JP2010016450A - Image capturing apparatus - Google Patents
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Abstract
Description
本発明は、CCDやCMOSイメージセンサ等の固体撮像素子(以後、撮像素子と称する)を用いた撮像装置に関し、特に、撮像された画像の画質の向上技術に特徴のある撮像装置に関する。 The present invention relates to an image pickup apparatus using a solid-state image pickup device (hereinafter referred to as an image pickup device) such as a CCD or a CMOS image sensor, and more particularly to an image pickup device characterized by a technique for improving the image quality of a picked-up image.
現在、固体メモリ素子を有するメモリカードを記録媒体として、CCD、CMOSイメージセンサ等の撮像素子で撮像した静止画像や動画像を記録及び再生するディジタルカメラ等の電子画像処理装置が広く普及している。 At present, electronic image processing apparatuses such as digital cameras that record and reproduce still images and moving images captured by an image sensor such as a CCD or CMOS image sensor using a memory card having a solid-state memory element as a recording medium are widely used. .
図10は、従来の撮像素子(CMOSイメージセンサ)の概略構成図である。 FIG. 10 is a schematic configuration diagram of a conventional image sensor (CMOS image sensor).
各画素60はカラーフィルタにより赤(R)、緑(G1、G2)、青(B)の3色4画素毎に配列(一般的にベイヤー配列と称される)されている。そして、各々の画素は、光電変換を行い、スイッチ部等により、所定のタイミングで出力線67に出力し、S−N回路ブロック75、出力アンプ74を介して、後段のAD変換回路等に転送・読み出しを行う。
Each
画像に関しては、上記ベイヤー配列の各色を用いて現像処理を行うことで、被写体の色再現を行うものである。 Regarding the image, the color of the subject is reproduced by performing development processing using each color of the Bayer array.
図11は、図10の撮像素子の画素60の回路図である。
FIG. 11 is a circuit diagram of the
フォトダイオード(以下PDと称する)61は、不図示の撮影レンズによって結像された光画像を受けて電荷を発生し蓄積する。転送スイッチ(以下TXと称する)62は、MOSトランジスタで構成されている。 A photodiode (hereinafter referred to as PD) 61 receives a light image formed by a photographing lens (not shown) and generates and accumulates charges. The transfer switch (hereinafter referred to as TX) 62 is composed of a MOS transistor.
フローティングディフージョン(以下FDと称する)64はコンデンサになっている。PD61で蓄積された電荷は、TX62でFD64に転送されて電圧に変換され、アンプ65からソースフォロワで出力される。
A floating diffusion (hereinafter referred to as FD) 64 is a capacitor. The electric charge accumulated in the
行の選択スイッチ66は、垂直出力線67に画素出力を出力する。リセットスイッチ63は、FD64の電位をリセットする。
The row selection switch 66 outputs a pixel output to the
ところで、撮像素子は、製造過程等に画素毎の欠陥が生じ、異常なレベルを出力する画素等が現れることがある。 By the way, in the imaging device, a defect for each pixel occurs in a manufacturing process or the like, and a pixel or the like that outputs an abnormal level may appear.
欠陥を持つ画素(欠陥画素)の影響を低減するために、近年の撮像装置においては画素欠陥補正(欠陥補正)を行うのが一般的である。 In order to reduce the influence of defective pixels (defective pixels), in recent imaging apparatuses, pixel defect correction (defect correction) is generally performed.
上記欠陥画素の判定については、主に、予め、所定の条件下における標準電荷蓄積時間でのセンサ出力を評価し、評価結果に基づき欠陥画素と判定し、この欠陥画素のアドレスとその欠陥レベル等のデータを取得する方法が採られている。このデータには、欠陥画素の位置データ(x、y)及びそのレベル等が記載されている。 Regarding the determination of the defective pixel, mainly, the sensor output at the standard charge accumulation time under a predetermined condition is evaluated in advance, and it is determined as a defective pixel based on the evaluation result. The address of the defective pixel, its defect level, etc. The method of acquiring the data of is taken. This data describes the position data (x, y) of the defective pixel and its level.
欠陥補正では、上記欠陥画素の判定が行われた欠陥画素データを記憶部に記憶し、記憶部のデータにより欠陥画素判定を行い、欠陥画素の位置に対して隣接する同色画素の画像データ(画素出力)に基づいた補間演算処理を行う(例えば、特許文献1、2を参照)。
In the defect correction, the defective pixel data for which the defective pixel is determined is stored in the storage unit, the defective pixel is determined based on the data in the storage unit, and image data (pixels) of the same color pixel adjacent to the position of the defective pixel is detected. Output) is performed (for example, refer to
これにより、画質劣化を更に低減することが可能である。 Thereby, it is possible to further reduce image quality degradation.
補間に使用する隣接画素については、自然な補間を行うために、極力、上下左右(場合によっては斜め方向)の周辺の縦・横両方向の隣接同色画素を使用するのが望ましい(図12を参照。グレー画素が欠陥画素)。 For adjacent pixels used for interpolation, it is desirable to use adjacent pixels of the same color in both the vertical and horizontal directions around the top, bottom, left, and right (in some cases oblique directions) in order to perform natural interpolation (see FIG. 12). Gray pixels are defective pixels).
しかしながら、画素欠陥に関しては、様々な原因があるため、欠陥の箇所によっては複数画素が連なる欠陥となる場合がある。 However, since there are various causes for pixel defects, there may be a defect in which a plurality of pixels are connected depending on the location of the defect.
例えば、出力線に欠陥が発生した場合、従来のCMOSイメージセンサにおいては垂直方向に一列が欠陥になってしまう場合等がある(CCDイメージセンサの場合は、水平1行が欠陥になってしまう)。このような現象は、一般的には“線欠陥”と言われている。 For example, when a defect occurs in the output line, there is a case where a column in the vertical direction becomes defective in the conventional CMOS image sensor (in the case of a CCD image sensor, one horizontal row becomes defective). . Such a phenomenon is generally called a “line defect”.
線欠陥に対して、周辺の画素を使用した補間(補正)をする場合、上下(CCDイメージセンサの場合は左右)の隣接画素も欠陥があるため、左右(CCDイメージセンサの場合は上下)の画素のみでの補間になる。このため、補間精度が下がってしまい、画像として、補正痕が目立ちやすい状況となってしまう(図13を参照。グレー画素が接続されている出力線が欠損)。 When interpolating (correcting) using peripheral pixels for a line defect, the adjacent pixels above and below (left and right in the case of a CCD image sensor) are also defective, so left and right (up and down in the case of a CCD image sensor) Interpolation with pixels only. For this reason, the interpolation accuracy is lowered, and the correction mark is easily noticeable as an image (see FIG. 13, the output line to which the gray pixel is connected is lost).
線欠陥に対して、出力線が直線でなければ、画像として欠陥部が分散し、目立ちにくくなることが考えられる。 If the output line is not a straight line with respect to the line defect, it is conceivable that the defect portion is dispersed as an image and becomes inconspicuous.
上記、出力線が直線でない構成としては、目的は異なるが、ベイヤー配列の画素の偶数行と奇数行の画素配置が1/2画素ずつシフトしており、垂直出力線は該シフトした画素の間を蛇行して配置する提案がなされている(特許文献3、4を参照)。
しかし、上記特許文献3、4に提案された技術では、図14に示すように、欠陥となる出力線が緑(G1、G2)画素に接続されていた場合、画素2列分の緑画素が欠陥となってしまい、欠陥補間の精度が下がってしまう。
However, in the techniques proposed in
本発明の目的は、複数画素に対して画像上の連なる欠陥(=線欠陥)を低減すると共に、補正精度を向上させ、画質劣化を低減することができる撮像装置を提供することにある。 An object of the present invention is to provide an imaging apparatus capable of reducing continuous defects (= line defects) on an image with respect to a plurality of pixels, improving correction accuracy, and reducing image quality deterioration.
上記目的を達成するために、請求項1記載の撮像装置は、二次元に配列され、被写体からの光を光電変換して蓄積する画素と、前記画素に接続されて蓄積された電荷を信号として後段へ転送する複数の出力線を備え、前記出力線に全色の前記画素が接続されていると共に、同列もしくは同行に配設されている前記画素の出力を、複数画素毎に左右に隣接する、異なる前記出力線へ交互に出力する撮像素子を備えることを特徴とする。
In order to achieve the above object, an imaging apparatus according to
本発明の撮像装置によれば、複数画素に対して画像上の連なる欠陥(=線欠陥)を低減すると共に、補正精度を向上させ、画質劣化を低減することができる。 According to the imaging apparatus of the present invention, it is possible to reduce consecutive defects (= line defects) on an image for a plurality of pixels, improve correction accuracy, and reduce image quality deterioration.
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
(第1の実施の形態)
図1は、本発明の撮像装置に使用する撮像素子としてのCMOSイメージセンサの第1の例を示す概略構成図である。
(First embodiment)
FIG. 1 is a schematic configuration diagram showing a first example of a CMOS image sensor as an image pickup element used in the image pickup apparatus of the present invention.
各画素60は、カラーフィルタにより赤(R)、緑(G1、G2)、青(B)の3色(全色)4画素毎に二次元に配列(一般的にベイヤー配列と称される)されている。
Each
具体的には、画素60(1−1)〔1列1行目の画素〕乃至60(m−n)〔m列n行目の画素〕という形式で配列されている。 Specifically, the pixels 60 (1-1) [pixels in the first row and the first row] to 60 (mn) [pixels in the m column and the nth row] are arranged.
各画素60(1−1)乃至60(m−n)は、光電変換した信号を蓄積し、スイッチ部等により、所定のタイミングで接続されている出力線67〔具体的には67(1)乃至67(m)〕に蓄積信号を出力する。そして、各画素60は、S−N回路ブロック75〔具体的には75(1)乃至75(m)〕、出力アンプ74〔具体的には74(a)、74(b)〕を介して、後段のAD変換回路等に転送・読み出しを行う。
Each pixel 60 (1-1) to 60 (m−n) accumulates photoelectrically converted signals, and is connected to the output line 67 [specifically, 67 (1) by a switch unit or the like at a predetermined timing. To 67 (m)] is output. Each
画素60は垂直方向に2画素ずつ、異なる出力線67(1)乃至67(m)に接続されている。
The
本実施の形態では、例えば、画素60(1−1)及び60(1−2)は、出力線67(2)へ出力し、続く2画素60(1−3)及び60(1−4)は、出力線67(1)へ出力する。また、続く2画素60(1−5)及び60(1−6)は、出力線67(2)へ出力する。このことで、垂直同列に配設された画素が、複数画素(本実施の形態では2画素)毎に左右に隣接する、異なる出力線に交互に出力されている。 In the present embodiment, for example, the pixels 60 (1-1) and 60 (1-2) output to the output line 67 (2), and the subsequent two pixels 60 (1-3) and 60 (1-4). Is output to the output line 67 (1). The subsequent two pixels 60 (1-5) and 60 (1-6) output to the output line 67 (2). As a result, the pixels arranged in the same vertical column are alternately output to different output lines adjacent to the left and right for each of a plurality of pixels (two pixels in the present embodiment).
また、各出力線67には、各々カラーフィルタ赤(R)、緑(G1、G2)、青(B)の3色4画素が全て接続されている。
Each
上記構成を採用することで、図2に示すように、本発明の撮像装置は、従来、出力線が欠損した場合に起こる連なる欠陥“線欠陥”が、画像上の同一列に発生することなく、欠陥画素が分散して発生するため、目立ちにくくなる。 By adopting the above configuration, as shown in FIG. 2, the imaging apparatus of the present invention has a conventional defect “line defect” that occurs when an output line is lost, without occurring in the same column on the image. Since defective pixels occur in a dispersed manner, they are less noticeable.
加えて、欠陥画素の隣接同色画素は、同列上下及び左右が正常画素である可能性が高いため、従来の隣接同色画素による補間を行うことで、欠陥補正を精度よく行うことが可能となる。 In addition, since the adjacent same color pixels of the defective pixel are highly likely to be normal pixels in the same column, the upper and lower sides and the left and right are highly likely to perform defect correction with high accuracy by performing interpolation using the adjacent adjacent same color pixels.
尚、本発明の第1の実施の形態は、撮像素子に関して記載しているが、本発明はそれに限定したものではない。 Although the first embodiment of the present invention has been described with respect to an image sensor, the present invention is not limited thereto.
図3は、本発明の撮像装置に使用する撮像素子としてのCCDイメージセンサの概略構成図である。 FIG. 3 is a schematic configuration diagram of a CCD image sensor as an image pickup element used in the image pickup apparatus of the present invention.
図3に示すCCDイメージセンサは、画素70(1−1)乃至70(m−n)、垂直転送用CCD71(1)乃至71(m)、水平転送用CCD72、出力アンプ73を備える。
The CCD image sensor shown in FIG. 3 includes pixels 70 (1-1) to 70 (m−n), vertical transfer CCDs 71 (1) to 71 (m), a
この構成においても、画素からの出力線に当たる垂直転送用CCDに対して、各画素が複数画素毎(図3では2画素毎)に左右に隣接する、異なる方向に出力するものでも同様の効果を得ることができる。 Even in this configuration, the same effect can be obtained even when the pixels are output in different directions adjacent to the left and right of each pixel (every two pixels in FIG. 3) with respect to the vertical transfer CCD that hits the output line from the pixel. Obtainable.
さらに、前述した特許文献4のような画素配置が1/2画素ずれた構成の撮像素子があるが、そのような撮像素子に関しても、図15に示すように、蛇行する出力線に対して複数画素毎に左右に隣接する、異なる出力線に接続することで、同様の効果が得られる。
Furthermore, there is an image sensor having a configuration in which the pixel arrangement is shifted by 1/2 pixel as described in
図15は、従来の撮像素子の画素配列(a)と図1の撮像素子の画素配列の変形例(b)を示す図である。 FIG. 15 is a diagram illustrating a pixel array (a) of the conventional image sensor and a modification (b) of the pixel array of the image sensor of FIG.
(第2の実施の形態)
第1の実施の形態は、複数画素毎に異なる出力線に出力する構成となっており、図11に示したような単位画素毎に各々個別構成してある撮像素子の前提で考えると、図1の例のような2画素毎だけでなく、3画素毎・4画素毎・5画素毎等を設定できる。しかし、近年の撮像素子は、回路面積縮小を目的に、1画素の回路構成内の一部の構成を共有しているものが増えてきている。
(Second Embodiment)
The first embodiment is configured to output to a different output line for each of a plurality of pixels. Considering the premise of an image sensor configured individually for each unit pixel as shown in FIG. Not only every 2 pixels as in the example 1, but every 3 pixels, every 4 pixels, every 5 pixels, etc. can be set. However, in recent years, an increasing number of image sensors share a part of the circuit configuration of one pixel for the purpose of reducing the circuit area.
第2の実施の形態は、画素構成の一部を複数画素で共有化した場合の一例を示す。 The second embodiment shows an example in which a part of the pixel configuration is shared by a plurality of pixels.
図4は、本発明の撮像装置に使用する撮像素子としてのCMOSイメージセンサの第2の例を示す概略構成図である。 FIG. 4 is a schematic configuration diagram showing a second example of a CMOS image sensor as an image pickup element used in the image pickup apparatus of the present invention.
図4は、画素構成の一部を複数画素で共有化した画素の基本構成を示した一例であり、前述した図11の基本画素構成のうち、一部を複数画素により共通化したものである。 FIG. 4 is an example showing a basic configuration of a pixel in which a part of the pixel configuration is shared by a plurality of pixels, and a part of the basic pixel configuration of FIG. 11 described above is shared by a plurality of pixels. .
図4(a)は2画素共通、(b)は4画素共通の例である。 4A shows an example common to two pixels, and FIG. 4B shows an example common to four pixels.
単位画素60(y)、60(y+1)は、電荷蓄積を行うPD61(y)、61(y+1)、TX62(y)、62(y+1)、リセットスイッチ63(y)、63(y+1)を各々個別で備えている。 The unit pixels 60 (y) and 60 (y + 1) include PDs 61 (y) and 61 (y + 1), TX62 (y) and 62 (y + 1), and reset switches 63 (y) and 63 (y + 1) that perform charge accumulation, respectively. Prepared individually.
これに対して、共通構成600に示すFD64、アンプ65、行の選択スイッチ66は、画素60(y)乃至61(y+1)で共通化されている。
On the other hand, the
単位画素は、4画素共通では画素60(y)乃至60(y+3)である。また、PDは、4画素共通ではPD61(y)乃至61(y+3)である。また、TX62は、4画素共通ではTX62(y)乃至62(y+3)である。また、リセットスイッチは、4画素共通ではリセットスイッチ63(y)乃至63(y+3)である。 The unit pixels are pixels 60 (y) to 60 (y + 3) when the four pixels are common. PDs are PD61 (y) to 61 (y + 3) when the four pixels are common. Further, TX62 is TX62 (y) to 62 (y + 3) when the four pixels are common. In addition, the reset switches are reset switches 63 (y) to 63 (y + 3) in common for four pixels.
図5は、図4の撮像素子における出力線への接続の一例を示す図である。 FIG. 5 is a diagram illustrating an example of connection to an output line in the image sensor of FIG.
図5(a)は、2画素共通であり、垂直方向に2画素一組として同一出力線に出力し、次の2画素が異なる出力線に出力する構成になっている。 FIG. 5A is common to two pixels, and is configured to output a set of two pixels in the vertical direction to the same output line, and the next two pixels output to different output lines.
一方、図5(b)は、4画素共通であり、垂直方向に4画素一組として同一出力線に出力し、次の4画素が異なる出力線に出力する構成になっている。 On the other hand, FIG. 5B is common to four pixels, and is configured to output a set of four pixels in the vertical direction to the same output line, and the next four pixels output to different output lines.
以上のように、第2の実施の形態では、一画素の回路構成内の一部の構成を共有している画素の数毎に異なる出力線へ接続することで、欠陥が画像上の同一列に発生することなく、欠陥画素が分散して発生するため、目立ちにくくする効果が得られる。 As described above, in the second embodiment, the defect is connected to the same column on the image by connecting to a different output line for each number of pixels sharing a partial configuration in the circuit configuration of one pixel. In this case, defective pixels are generated in a dispersed manner, so that an effect of making the pixels inconspicuous is obtained.
尚、本実施の形態は、2画素共通の場合は2画素毎、4画素共通の場合は4画素毎に異なる出力線へ出力しているが、本発明はそれに限ったものではない。 In this embodiment, when two pixels are common, the output is output to a different output line every two pixels, and when four pixels are common, the output is output to a different output line. However, the present invention is not limited to this.
例えば、回路構成の一部を共有している画素数を最小単位とした画素数毎(具体的には、2画素共通の場合、2画素を最小単位として、4画素毎や6画素毎)に出力線を変えても同様の効果が得られる。 For example, every number of pixels with the minimum number of pixels sharing a part of the circuit configuration as a minimum unit (specifically, when two pixels are common, every four pixels or every six pixels with 2 pixels as the minimum unit) The same effect can be obtained even if the output line is changed.
即ち、従来の出力線が欠損した場合に起こる連なる欠陥“線欠陥”が、画像上の同一列に発生することなく、欠陥画素が分散して発生するため、目立ちにくくなる。 In other words, the continuous defect “line defect” that occurs when the conventional output line is lost does not occur in the same column on the image, and the defective pixels are dispersed and become inconspicuous.
(第3の実施の形態)
第1、第2の実施の形態の撮像素子を使用した場合、画素の配列に対して出力線が一致していないので、出力線の順序で読み出した場合、行によって出力する色の順序が異なってくる。
(Third embodiment)
When the imaging elements of the first and second embodiments are used, the output lines do not match the pixel arrangement. Therefore, when reading in the order of the output lines, the order of the colors to be output differs depending on the rows. Come.
例えば、図1において、出力線67(1)、67(2)、67(3)・・・67(m)の順で読み出すシーケンスである場合、1、2行目は出力線67(1)のタイミングで出力がなく、出力線67(2)のタイミングで画素R及びG2の出力がなされる。 For example, in FIG. 1, when the output line 67 (1), 67 (2), 67 (3)... 67 (m) is read out in this order, the first and second rows are output lines 67 (1). The output of the pixels R and G2 is made at the timing of the output line 67 (2).
一方、3、4行目では、出力線67(1)のタイミングで画素R及びG2の出力がなされ、出力線67(2)のタイミングで画素G1及びBの出力がなされる。 On the other hand, in the third and fourth rows, the pixels R and G2 are output at the timing of the output line 67 (1), and the pixels G1 and B are output at the timing of the output line 67 (2).
従って、行によって出力がなかったり、同一のタイミングで異なる色の信号が出力されることとなる。即ち、出力タイミングのずれが生じることとなる。 Accordingly, there is no output depending on the row, or different color signals are output at the same timing. That is, the output timing shifts.
出力タイミングのずれは、複数画素を使用して行う現像処理(ホワイトバランス、シャープネス、コントラスト、色変換等の処理)において、ベイヤー配列を考慮するために処理手順が複雑になってしまうという問題となる。 The deviation of the output timing becomes a problem that the processing procedure becomes complicated in consideration of the Bayer arrangement in the development processing (white balance, sharpness, contrast, color conversion, etc.) performed using a plurality of pixels. .
また、出力線は、全ての電気的特性を一致させることはできないため、出力線毎に基準電位にわずかな差が生じる。その基準電位ずれの影響は、シェーディング補正を行うことで低減できるが、上記出力タイミングのずれにより、出力線起因のシェーディングが生じるタイミングもずれてしまう。 In addition, since all the electrical characteristics of the output lines cannot match, there is a slight difference in the reference potential for each output line. Although the influence of the reference potential shift can be reduced by performing shading correction, the timing at which shading due to the output line is shifted due to the shift in the output timing.
例えば、1、2行目は出力線67(2)、67(3)・・・の順で画素R及びG2、画素G1及びBの出力信号が発生し、3、4行目は出力線67(1)、67(2)・・・の順で画素R及びG2、画素G1及びBの出力信号が発生する。 For example, the output signals of the pixels R and G2 and the pixels G1 and B are generated in the order of the output lines 67 (2), 67 (3). Output signals of the pixels R and G2 and the pixels G1 and B are generated in the order of (1), 67 (2).
そのため、同一列に配列された画素を異なる出力線に接続することで、シェーディング補正を行うためのデータは、出力タイミングのずれに応じて、複数ライン分の補正データを持つ必要が出てくる等の問題が発生する。 For this reason, by connecting pixels arranged in the same column to different output lines, the data for performing shading correction needs to have correction data for a plurality of lines in accordance with the deviation in output timing, etc. Problems occur.
第3の実施の形態は、第1、第2の実施の形態で説明した撮像素子を使用した撮像装置における上記問題に対応するための、画像信号処理方式及び補正タイミングに関するものである。 The third embodiment relates to an image signal processing method and correction timing for dealing with the above problem in the imaging apparatus using the imaging device described in the first and second embodiments.
図6は、本発明の実施の形態に係る撮像装置の全体ブロック図である。 FIG. 6 is an overall block diagram of the imaging apparatus according to the embodiment of the present invention.
図6において、撮像素子1の内部構成については、前述の図1と同様とする。アナログフロントエンド(AFE)2は図7で後述する。デジタルフロントエンド(DFE)3は、各画素のデジタル出力を受けて補正や並び替え等をデジタル処理している。DFE3については図8で後述する。
In FIG. 6, the internal configuration of the
メモリ4は各種データを保存する。画像処理部5は、DFE3から受けた出力を補正し、また、現像処理を行う。制御部6は各種回路の制御を行う。操作部7は、撮影開始スイッチ・電源スイッチ・各種モード(AFモード、ストロボモード、連写モード等)の切替スイッチ等を含む。
The
表示部8は、画像処理部5により現像処理が行われた画像等を表示する。記録部9は、撮像された画像等を保存する。タイミング発生部10は、撮像素子1、AFE2、DFE3等に駆動タイミングの信号を出力する。
The
図7は、図6におけるAFE2のブロック図である。
FIG. 7 is a block diagram of the
ゲインコントロールアンプ21は感度調整を行う。水平OBクランプ部22は、撮像素子1内に配置された遮光画素であるオプティカルブラック(OB)を基準レベルとしてクランプする機能を有し、撮像素子1の各ラインのOB出力と黒レベルとのオフセットに係数をかけて徐々に追随させている。これは、本来、微小かつ緩やかなダークシェーディングを補正するものである。AD変換部23は、ゲインコントロールアンプ21の出力をアナログデジタル変換する。
The
図8は、図6におけるDFE3のブロック図である。また、図9は、図6の撮像装置の画素出力タイミングを示す図である。
FIG. 8 is a block diagram of the
図9(a)に示す各出力線の読み出しタイミング信号は、図6のタイミング発生部10にて撮像素子1へ送られている。
The readout timing signals of the output lines shown in FIG. 9A are sent to the
図8において、水平シェーディングデータ読み出し部31は、予めメモリ4に記憶されている撮像素子1の所定範囲の暗出力のシェーディングデータを読み出す。シェーディングデータは、AFE2のOBクランプ動作で補正する緩やかなダークシェーディングで補正しきれない出力線単位等でのずれを補正するためのデータである。
In FIG. 8, the horizontal shading
水平シェーディング補正部32は、シェーディングデータを用いて、水平シェーディングを補正する。その結果、図9(c)のようなシェーディングが、図9(d)のように基準電位と略一致するレベルまで補正される。
The horizontal
配列補正部33は、水平シェーディング補正部32にてシェーディング補正された画素出力のうち、出力タイミングのベイヤー配列のずれが生じている行に対して、水平方向の配列補正を行う。
The
具体的には、図9(b)のように、1行目の画素Rと3行目の画素Rがずれているものに対し、画素Rが同じ行になるように、図9(e)のように、3行目のデータを1画素分配列をシフトする(4行目も同様にシフトする)。配列補正部33は、ベイヤー配列を一致させた画像データを画像処理部5へ送る。画像処理部5では、欠陥画素の補正及び現像処理を行う。
Specifically, as shown in FIG. 9B, the pixel R is in the same row as the pixel R in the first row and the pixel R in the third row are shifted from each other. As described above, the arrangement of the data in the third row is shifted by one pixel (the fourth row is similarly shifted). The
即ち、本実施の形態では、水平シェーディング補正部32と配列補正部33の機能を共にDFE3が備えており、シェーディング補正を行った後にベイヤー配列補正を行うものである。
That is, in the present embodiment, both the functions of the horizontal
本実施の形態の処理手順により、シェーディングにずれが生じないために、シェーディング補正データの1ライン分のみで処理が可能になり、かつ、シェーディング補正された状態でベイヤー配列も従来通りとなる。そのため、画像処理における複雑化を避けることが可能となる。 Due to the processing procedure of the present embodiment, since there is no deviation in shading, processing can be performed with only one line of shading correction data, and the Bayer arrangement is also the same as before with shading correction. For this reason, it is possible to avoid complication in image processing.
尚、本実施の形態では、シェーディング補正・配列補正共にDFE3で行っているが、本発明はそれに限定したものではない。例えば、シェーディング補正をAFE2で行い、配列補正を画像処理部5で行う等、撮像装置の構成により、他の機能素子をシェーディング補正・配列補正に利用しても、何ら問題はない。
In this embodiment, both the shading correction and the array correction are performed by the
また、本実施の形態では、画素に接続されて出力する出力線が垂直方向に配設されている撮像素子に対して説明しているため、同列に配設されている画素の出力を複数画素毎に左右に隣接する、異なる出力線へ出力する例を挙げている。 In this embodiment, since an output device connected to a pixel and outputting an output line is described in the vertical direction, the output of the pixels arranged in the same column is a plurality of pixels. An example of outputting to different output lines adjacent to each other on the left and right is given.
しかし、例えば、素子レイアウトとして画素に接続される出力線が水平方向に配設されているものにおいては、同行に配設されている画素の出力を複数画素毎に上下に隣接する、異なる出力線へ出力することで。同様の効果を得ることができるものである。 However, for example, in the case where the output lines connected to the pixels are arranged in the horizontal direction as the element layout, the output of the pixels arranged in the same row is adjacent to the upper and lower sides of every plurality of pixels. By outputting to Similar effects can be obtained.
1 撮像素子
2 アナログフロントエンド(AFE)
3 デジタルフロントエンド(DFE)
60 画素
67 出力線
74 出力アンプ
75 S−N回路ブロック
1
3 Digital Front End (DFE)
60
Claims (3)
前記シェーディング補正手段により前記シェーディングを補正した後に、出力タイミングのベイヤー配列のずれが生じている前記画素の行に対して配列補正を行う配列補正手段と、
を備えることを特徴とする請求項1または2記載の撮像装置。 Shading correction means for correcting shading;
After correcting the shading by the shading correction means, an array correction means for performing an array correction on the row of pixels in which a shift in the Bayer array of output timing has occurred;
The imaging apparatus according to claim 1, further comprising:
Priority Applications (1)
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JP2008172243A JP2010016450A (en) | 2008-07-01 | 2008-07-01 | Image capturing apparatus |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2011199196A (en) * | 2010-03-23 | 2011-10-06 | Toshiba Corp | Solid-state imaging device |
-
2008
- 2008-07-01 JP JP2008172243A patent/JP2010016450A/en active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2011199196A (en) * | 2010-03-23 | 2011-10-06 | Toshiba Corp | Solid-state imaging device |
US8542304B2 (en) | 2010-03-23 | 2013-09-24 | Kabushiki Kaisha Toshiba | Solid-state imaging device |
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