JP2010010459A

JP2010010459A - Semiconductor device

Info

Publication number: JP2010010459A
Application number: JP2008168790A
Authority: JP
Inventors: Tomoko Matsudai; 知子末代; Norio Yasuhara; 紀夫安原; Kazutoshi Nakamura; 和敏中村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-06-27
Filing date: 2008-06-27
Publication date: 2010-01-14

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device wherein a short channel can be attained without shortening the gate length of a gate electrode itself. <P>SOLUTION: In this semiconductor device, the end part on the gate electrode 4 side in a drift region 8 extends to the underneath of the gate electrode 4, and when the gate length of the gate electrode 4 is denoted by Lg, and the length of the portion 8a underneath the gate electrode 4 in the drift region 8 is denoted by Ld, Ld<Lg/2 is satisfied. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置に関し、特に横方向拡散型の半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a lateral diffusion type semiconductor device.

近年、横方向拡散型ＭＯＳ（ＬＤＭＯＳ：Lateral Diffusion Metal-Oxide-Semiconductor）に対しても、低オン抵抗化、高速化を図るため、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）同様の微細プロセス、微細設計ルールを適用することが増えてきた。 In recent years, micro-processes and micro-designs similar to CMOS (Complementary Metal-Oxide-Semiconductor) have also been implemented in order to achieve low on-resistance and high speed for lateral diffusion MOS (Lateral Diffusion Metal-Oxide-Semiconductor). The application of rules has increased.

しかし、ＬＤＭＯＳにおいては、例えば特許文献１に開示されるように、拡散領域をゲート電極に対して左右非対称に形成するためのマスク端をゲート電極上に形成する必要があるが、これはゲート電極とマスクとの合わせずれのマージンをとる必要があり、ゲート電極の長さ（ゲート長）を短くすることが困難であった。
特開２００７−５３２５７号公報 However, in LDMOS, for example, as disclosed in Patent Document 1, it is necessary to form a mask end on the gate electrode for forming a diffusion region asymmetrically with respect to the gate electrode. Therefore, it is difficult to reduce the length of the gate electrode (gate length).
JP 2007-53257 A

本発明は、ゲート電極自体のゲート長を短くすることなく、短チャネル化が図れる半導体装置を提供する。 The present invention provides a semiconductor device capable of shortening the channel without shortening the gate length of the gate electrode itself.

本発明の一態様によれば、第２導電型の半導体領域と、前記半導体領域に設けられた第１導電型のソース領域と、前記半導体領域に前記ソース領域と離間して設けられた第１導電型のドレイン領域と、前記半導体領域上で前記ソース領域と前記ドレイン領域との間に設けられた絶縁膜と、前記絶縁膜上に設けられたゲート電極と、前記半導体領域と前記ドレイン領域との間で前記ドレイン領域に接して設けられ、前記ドレイン領域よりも不純物濃度が低い第１導電型のドリフト領域と、を備え、前記ドリフト領域における前記ゲート電極側の端部は前記ゲート電極下まで延びており、前記ゲート電極のゲート長をＬｇ、前記ドリフト領域における前記ゲート電極下の部分の長さをＬｄとすると、Ｌｄ＜Ｌｇ／２であることを特徴とする半導体装置が提供される。 According to one embodiment of the present invention, a second conductive type semiconductor region, a first conductive type source region provided in the semiconductor region, and a first provided in the semiconductor region spaced apart from the source region. A conductive drain region; an insulating film provided between the source region and the drain region on the semiconductor region; a gate electrode provided on the insulating film; the semiconductor region and the drain region; And a first conductivity type drift region having an impurity concentration lower than that of the drain region, and an end of the drift region on the gate electrode side extends to below the gate electrode. Ld <Lg / 2, where Lg is the length of the gate electrode and the length of the portion under the gate electrode in the drift region is Ld. Location is provided.

本発明によれば、ゲート電極自体のゲート長を短くすることなく、短チャネル化が図れる半導体装置が提供される。 According to the present invention, there is provided a semiconductor device capable of shortening a channel without shortening the gate length of the gate electrode itself.

以下、図面を参照し本発明の実施形態について説明する。なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としても本発明は実現可能である。 Embodiments of the present invention will be described below with reference to the drawings. In the following embodiments, the first conductivity type is described as n-type and the second conductivity type is defined as p-type. However, the present invention can be realized even when the first conductivity type is p-type and the second conductivity type is n-type. is there.

図１は、本発明の実施形態に係る半導体装置の要部断面構造を例示する模式図である。図２は、図１におけるゲート電極下部分の拡大図である。 FIG. 1 is a schematic view illustrating a cross-sectional structure of a main part of a semiconductor device according to an embodiment of the invention. FIG. 2 is an enlarged view of a lower portion of the gate electrode in FIG.

本実施形態に係る半導体装置は、半導体層１の表層部に、ｐ^＋型のコンタクト領域１３、ｎ^＋型のソース領域１１、ｎ型領域６、ｐ型のチャネル領域２、ｎ⁻型のドリフト領域８、ｎ^＋型のドレイン領域１２の各不純物拡散領域が形成され、さらにその上にソース電極１４、ゲート電極４、ドレイン電極１５が設けられた構造を有する。 The semiconductor device according to the present embodiment includes a p ⁺ -type contact region 13, an n ⁺ -type source region 11, an n-type region 6, a p-type channel region 2, and an n ⁻ -type drift in the surface layer portion of the semiconductor layer 1. The impurity diffusion regions of the region 8 and the n ⁺ -type drain region 12 are formed, and the source electrode 14, the gate electrode 4, and the drain electrode 15 are further provided thereon.

半導体層１は、ｐ⁻型の基板もしくは基板に形成されたｐ⁻型のウェル層である。ソース領域１１とドレイン領域１２とは、横方向（ゲート長方向）に互いに離間して形成されている。 The semiconductor layer 1 is a p ⁻ type substrate or a p ⁻ type well layer formed on the substrate. The source region 11 and the drain region 12 are formed apart from each other in the lateral direction (gate length direction).

ソース領域１１とドレイン領域１２との間に、ソース領域１１側から順に、ｎ型領域６、チャネル領域２、ドリフト領域８が形成されている。ｎ型領域６はソース領域１１に接し、チャネル領域２はソース領域１１の反対側でｎ型領域６に接している。ｎ型領域６は、ソース領域１１及びドレイン領域１２よりも不純物濃度が低い。 Between the source region 11 and the drain region 12, an n-type region 6, a channel region 2, and a drift region 8 are formed in this order from the source region 11 side. N-type region 6 is in contact with source region 11, and channel region 2 is in contact with n-type region 6 on the opposite side of source region 11. The n-type region 6 has a lower impurity concentration than the source region 11 and the drain region 12.

ドリフト領域８は、ソース領域１１及びドレイン領域１２よりも不純物濃度が低く、ドレイン領域１２に接している。ドリフト領域８の横方向の長さは、素子に必要とされる耐圧によって変わってくる。 The drift region 8 has a lower impurity concentration than the source region 11 and the drain region 12 and is in contact with the drain region 12. The lateral length of the drift region 8 varies depending on the breakdown voltage required for the element.

ソース領域１１におけるｎ型領域６と接する部分の反対側にコンタクト領域１３が接している。コンタクト領域１３は、半導体層１よりも不純物濃度が高い。 A contact region 13 is in contact with the source region 11 on the opposite side of the portion in contact with the n-type region 6. The contact region 13 has a higher impurity concentration than the semiconductor layer 1.

コンタクト領域１３及びソース領域１１の表面上にはソース電極１４が設けられている。ソース電極１４は、コンタクト領域１３及びソース領域１１とオーミック接触している。コンタクト領域１３を介して半導体層１はソース電位とされる。 A source electrode 14 is provided on the surfaces of the contact region 13 and the source region 11. The source electrode 14 is in ohmic contact with the contact region 13 and the source region 11. The semiconductor layer 1 is set to the source potential via the contact region 13.

ドレイン領域１２の表面上にはドレイン電極１５が設けられ、ドレイン電極１５はドレイン領域１２とオーミック接触している。 A drain electrode 15 is provided on the surface of the drain region 12, and the drain electrode 15 is in ohmic contact with the drain region 12.

ソース電極１４とドレイン電極１５との間における半導体層１表面上には、絶縁膜３を介してゲート電極４が設けられている。ゲート電極４の下には、チャネル領域２と、ドリフト領域８におけるチャネル領域２側の端部８ａが存在する。ゲート電極４の下において、ソース側にチャネル領域２が形成され、ドレイン側にドリフト領域８の端部８ａが形成されている。 A gate electrode 4 is provided on the surface of the semiconductor layer 1 between the source electrode 14 and the drain electrode 15 with an insulating film 3 interposed therebetween. Under the gate electrode 4, there are a channel region 2 and an end 8 a on the channel region 2 side in the drift region 8. Under the gate electrode 4, a channel region 2 is formed on the source side, and an end 8a of the drift region 8 is formed on the drain side.

絶縁膜３は例えばシリコン酸化膜である。絶縁膜３は、ゲート電極４下を含む、ソース電極１４とドレイン電極１５との間の半導体層１表面上に形成されている。絶縁膜３においてゲート電極４下の部分の膜厚は略均一である。 The insulating film 3 is a silicon oxide film, for example. The insulating film 3 is formed on the surface of the semiconductor layer 1 between the source electrode 14 and the drain electrode 15 including under the gate electrode 4. In the insulating film 3, the thickness of the portion under the gate electrode 4 is substantially uniform.

ゲート電極４におけるゲート長方向の両側壁部にはサイドウォール絶縁膜９が設けられている。サイドウォール絶縁膜９は例えばシリコン窒化膜であり、また複数の絶縁膜から構成されてもよい。 Side wall insulating films 9 are provided on both side walls of the gate electrode 4 in the gate length direction. The sidewall insulating film 9 is a silicon nitride film, for example, and may be composed of a plurality of insulating films.

各不純物拡散領域及びゲート電極４は、例えば紙面奥行き方向に延在するストライプ状のパターンで形成されている。あるいは、コンタクト領域１３とソース領域１１は、紙面奥行き方向に交互もしくはある間隔を保って並んだ構造であってもよい。 Each impurity diffusion region and the gate electrode 4 are formed, for example, in a stripe pattern extending in the depth direction of the drawing. Alternatively, the contact region 13 and the source region 11 may have a structure in which the contact region 13 and the source region 11 are arranged alternately or in a certain interval in the depth direction of the drawing.

次に、図３〜５を参照して、本実施形態に係る半導体装置の製造方法について説明する。 Next, with reference to FIGS. 3 to 5, a method for manufacturing the semiconductor device according to the present embodiment will be described.

まず、図示はしないが、半導体基板を用意する。ここにイオン注入法でｐ型不純物を注入して半導体層１を形成する。半導体層１は通常ウェル層である。以下、図面では半導体基板を省略し、半導体層１より上部を記載していく。
図３（ａ）に示すように、半導体層１の表層部に選択的にｐ型不純物をイオン注入法で注入し、さらに熱処理を行うことで、チャネル領域２を形成する。 First, although not shown, a semiconductor substrate is prepared. A semiconductor layer 1 is formed by implanting p-type impurities therein by ion implantation. The semiconductor layer 1 is usually a well layer. Hereinafter, the semiconductor substrate is omitted in the drawing, and the upper part from the semiconductor layer 1 is described.
As shown in FIG. 3A, a channel region 2 is formed by selectively implanting a p-type impurity into the surface layer portion of the semiconductor layer 1 by an ion implantation method and further performing a heat treatment.

次に、図３（ｂ）に示すように、半導体層１の表面上に絶縁膜３を形成し、その絶縁膜３上にゲート電極材を形成し、その後ゲート電極材を所望の位置に残るように所望の形状に加工してゲート電極４を形成する。チャネル領域２の一端部側の一部はゲート電極４下に位置する。 Next, as shown in FIG. 3B, an insulating film 3 is formed on the surface of the semiconductor layer 1, a gate electrode material is formed on the insulating film 3, and then the gate electrode material remains at a desired position. Thus, the gate electrode 4 is formed by processing into a desired shape. A part of one end side of the channel region 2 is located under the gate electrode 4.

次に、図３（ｃ）に示すように、前述したドリフト領域８とドレイン領域１２が形成される部分、およびゲート電極４におけるドレイン側の一部をマスク５で覆い、その状態でチャネル領域２にｎ型不純物をイオン注入法で注入してｎ型領域６を形成する。ｎ型領域６とチャネル領域２との境界（ｐｎ接合部）は、ゲート電極４におけるソース側の端部付近に位置する。 Next, as shown in FIG. 3C, the above-described portion where the drift region 8 and drain region 12 are formed, and a portion on the drain side of the gate electrode 4 are covered with a mask 5, and in this state, the channel region 2 An n-type impurity is implanted by ion implantation to form an n-type region 6. The boundary between the n-type region 6 and the channel region 2 (pn junction) is located near the source-side end of the gate electrode 4.

次に、図４（ａ）に示すように、ｎ型領域６が形成された部分、およびゲート電極４におけるソース側の一部（チャネル領域２上の部分）をマスク７で覆い、その状態でドレイン側の半導体層１表層部に、ｎ型不純物をイオン注入法で注入してドリフト領域８を形成する。 Next, as shown in FIG. 4A, a portion where the n-type region 6 is formed and a portion on the source side of the gate electrode 4 (portion on the channel region 2) are covered with a mask 7, and in this state A drift region 8 is formed by implanting an n-type impurity into the surface layer of the semiconductor layer 1 on the drain side by ion implantation.

ゲート電極４下の半導体層１表層部においてチャネル領域２が形成されていない部分１ａのｐ型不純物濃度は比較的低くされており、ドリフト領域８形成時のイオン注入及びその後の熱処理により、ｎ型不純物がゲート電極４下の上記部分１ａにまで拡散する。これにより、ドリフト領域８におけるゲート電極４側の端部８ａがゲート電極４下にまで延びて形成される。 The p-type impurity concentration of the portion 1a where the channel region 2 is not formed in the surface layer of the semiconductor layer 1 under the gate electrode 4 is relatively low, and the n-type is obtained by ion implantation at the time of forming the drift region 8 and subsequent heat treatment. Impurities diffuse to the portion 1a below the gate electrode 4. As a result, the end portion 8 a on the gate electrode 4 side in the drift region 8 is formed to extend below the gate electrode 4.

ドリフト領域８におけるゲート電極４下の端部８ａは、ゲート電極４とドレイン領域１２との間の部分８ｂよりも厚みが薄い（表面側からの深さが浅い）。本実施形態では、このようなドリフト領域８を、複数段階に分けたイオン注入ではなく、１回のイオン注入で形成することができ、工程数の増大をまねかない。
これは半導体層１が拡散層でできており、かつ表面近傍の不純物濃度が下がるような濃度プロファイルをもっているため、この表面近傍の濃度が低い部分にドリフト領域８の拡散が入り込み、図４のようなドリフト領域端部８ａの形状が形成される。 The end 8a below the gate electrode 4 in the drift region 8 is thinner than the portion 8b between the gate electrode 4 and the drain region 12 (the depth from the surface side is shallow). In the present embodiment, such a drift region 8 can be formed not by ion implantation divided into a plurality of stages but by one ion implantation, which does not increase the number of processes.
This is because the semiconductor layer 1 is made of a diffusion layer and has a concentration profile in which the impurity concentration in the vicinity of the surface decreases, so that the diffusion of the drift region 8 enters the portion in the vicinity of the surface where the concentration is low, as shown in FIG. A shape of the drift region end 8a is formed.

次に、図４（ｂ）に示すように、ゲート電極４におけるゲート長方向の両側壁部にサイドウォール絶縁膜９を形成する。 Next, as shown in FIG. 4B, sidewall insulating films 9 are formed on both side walls of the gate electrode 4 in the gate length direction.

次に、図５（ａ）に示すように、ｎ型領域６の一部、ゲート電極４におけるドリフト領域８側の一部、ドリフト領域８側のサイドウォール絶縁膜９、およびドリフト領域８の一部をマスク１０で覆う。そして、マスク１０で覆われていないｎ型領域６およびドリフト領域８にｎ型不純物をイオン注入法で注入して、図５（ｂ）に示すようにソース領域１１及びドレイン領域１２を形成する。 Next, as shown in FIG. 5A, a part of the n-type region 6, a part of the gate electrode 4 on the drift region 8 side, the side wall insulating film 9 on the drift region 8 side, and one of the drift regions 8 The part is covered with a mask 10. Then, an n-type impurity is implanted into the n-type region 6 and the drift region 8 that are not covered with the mask 10 by an ion implantation method to form a source region 11 and a drain region 12 as shown in FIG.

その後、図示しないマスクで必要な部分を覆った上で、ソース領域１１中にｐ型不純物の選択的イオン注入を行い、コンタクト領域１３を形成する。さらに、ソース電極１４及びドレイン電極１５を形成して、図１に示す構造が得られる。 Thereafter, a necessary portion is covered with a mask (not shown), and then selective ion implantation of p-type impurities is performed in the source region 11 to form a contact region 13. Further, the source electrode 14 and the drain electrode 15 are formed to obtain the structure shown in FIG.

ゲート電極４に所定のゲート電圧が印加されると、チャネル領域２に反転層が形成され、ソース領域１１、ｎ型領域６、反転層、ドリフト領域８、ドレイン領域１２を介して、ソース電極１４とドレイン電極１５間が導通し、オン状態とされる。チャネル領域２の不純物濃度の制御により、しきい値電圧が調整される。 When a predetermined gate voltage is applied to the gate electrode 4, an inversion layer is formed in the channel region 2, and the source electrode 14 is passed through the source region 11, the n-type region 6, the inversion layer, the drift region 8, and the drain region 12. And the drain electrode 15 are brought into conduction and turned on. The threshold voltage is adjusted by controlling the impurity concentration of the channel region 2.

また、本実施形態に係る半導体装置は、横方向拡散型ＭＯＳ（ＬＤＭＯＳ：Lateral Diffusion Metal-Oxide-Semiconductor）構造を有し、比較的不純物濃度が低いドリフト領域８（またはRESURF（REduced SURface Field）とも呼ばれる）を設けることで、ドレインとソース間に逆バイアスが印加された場合、ドリフト領域８が空乏化することで電界を緩和し、素子耐圧を維持する。さらに、素子に必要とされる耐圧に応じて、ドリフト領域８の不純物濃度と横方向長さを調整することで、所望の耐圧を実現できる。 The semiconductor device according to the present embodiment has a lateral diffusion metal-oxide-semiconductor (LDMOS) structure and a drift region 8 (or RESURF (REduced SURface Field)) having a relatively low impurity concentration. When a reverse bias is applied between the drain and the source, the drift region 8 is depleted to relax the electric field and maintain the device breakdown voltage. Furthermore, a desired breakdown voltage can be realized by adjusting the impurity concentration and the lateral length of the drift region 8 according to the breakdown voltage required for the element.

また、本発明の実施形態によれば、ドリフト領域８の一部がゲート電極４下にまで延びて形成されていることで、ゲート電極４自体の長さ（ゲート長）はそれほど微細化せずとも、実効チャネル長を短くできる。すなわち、チャネル領域２の長さ（ゲート長方向の長さ）が実効チャネル長となる。実効チャネル長を短くすることで、オン抵抗を下げることができ、また高速スイッチングが可能となる。 Further, according to the embodiment of the present invention, a part of the drift region 8 is formed so as to extend below the gate electrode 4, so that the length of the gate electrode 4 itself (gate length) is not reduced so much. In both cases, the effective channel length can be shortened. That is, the length of the channel region 2 (the length in the gate length direction) is the effective channel length. By shortening the effective channel length, the on-resistance can be lowered and high-speed switching can be performed.

ゲート電極４自体の長さはある程度大きくできることから、前述した図３（ｃ）、図４（ａ）、図５（ａ）に示すように、拡散領域をゲート電極４に対して左右非対称に形成するためのマスク５、７、１０をゲート電極４上に形成することができ、プロセス難易度の増大をまねかない。 Since the length of the gate electrode 4 itself can be increased to some extent, the diffusion regions are formed asymmetrically with respect to the gate electrode 4 as shown in FIGS. 3 (c), 4 (a) and 5 (a). Masks 5, 7, and 10 can be formed on the gate electrode 4 without increasing the process difficulty.

短チャネル長のＬＤＭＯＳを実現できることで、微細ＣＭＯＳとＬＤＭＯＳとを混載（モノリシック化）した回路設計も可能となる。 By realizing an LDMOS with a short channel length, it is possible to design a circuit in which a fine CMOS and an LDMOS are mixed (monolithic).

ドリフト領域８の一部がゲート電極４下に存在すると、ゲート−ドリフト間容量Ｃｇｄの増大が懸念される。 If a part of the drift region 8 exists under the gate electrode 4, there is a concern about an increase in the gate-drift capacitance Cgd.

しかし、ドリフト領域８におけるゲート電極４下の端部８ａの厚さ（深さ）や、不純物濃度（ドリフト領域端部８ａがｐｎ接合する領域１ａの不純物濃度との関係で決まる不純物濃度）を制御することにより、ゲート電極４下のドリフト領域端部８ａはオフ状態で空乏化し容量Ｃｇｄには実質寄与しない。 However, the thickness (depth) of the end 8a under the gate electrode 4 in the drift region 8 and the impurity concentration (impurity concentration determined by the relationship with the impurity concentration of the region 1a where the drift region end 8a is pn-junction) are controlled. As a result, the drift region end 8a under the gate electrode 4 is depleted in the off state and does not substantially contribute to the capacitance Cgd.

また、上記Ｌｄ＜Ｌｇ／２の関係を満たすようにすることで、オフ状態におけるドレイン−ソース間のリーク電流（オフリーク）を抑えることができる。 Further, by satisfying the relationship of Ld <Lg / 2, the drain-source leakage current (off leakage) in the off state can be suppressed.

図６は、ゲート電極４下のドリフト領域端部８ａの長さＬｄと、オフ状態におけるドレイン−ソース間リーク電流との関係を示すグラフである。図１において紙面奥行き方向の素子サイズは１μｍに設定した。 FIG. 6 is a graph showing the relationship between the length Ld of the drift region end 8a under the gate electrode 4 and the drain-source leakage current in the off state. In FIG. 1, the element size in the depth direction of the paper is set to 1 μm.

この図６の結果より、Ｌｄを、Ｌｇ／２より小さくすることで、Ｌｇ／２以上とした場合に比べて、リーク電流を２桁以上低く抑えることができる。 From the result of FIG. 6, by making Ld smaller than Lg / 2, the leakage current can be suppressed by two orders of magnitude or more compared to the case where Ld / 2 or more.

以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。 The embodiments of the present invention have been described above with reference to specific examples. However, the present invention is not limited to them, and various modifications can be made based on the technical idea of the present invention.

半導体材料としては例えばシリコンを用いることができるが、これに限らず、他の半導体材料を用いてもよい。また、単元素の半導体に限らず、化合物半導体を用いてもよい。 For example, silicon can be used as the semiconductor material, but not limited to this, other semiconductor materials may be used. Further, not only a single element semiconductor but also a compound semiconductor may be used.

本発明の実施形態に係る半導体装置の要部断面構造を例示する模式図。FIG. 5 is a schematic view illustrating the cross-sectional structure of a main part of a semiconductor device according to an embodiment of the invention. 図１におけるゲート電極下部分の拡大図。The enlarged view of the lower part of the gate electrode in FIG. 本発明の実施形態に係る半導体装置の製造方法を例示する断面図。9 is a cross-sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the invention. FIG. 図３に続く工程を示す断面図。Sectional drawing which shows the process of following FIG. 図４に続く工程を示す断面図。Sectional drawing which shows the process of following FIG. ドリフト領域におけるゲート電極下の端部の長さＬｄと、オフ状態におけるドレイン−ソース間のリーク電流との関係を示すグラフ。The graph which shows the relationship between the length Ld of the edge part under the gate electrode in a drift area | region, and the leak current between drain-sources in an OFF state.

Explanation of symbols

２…チャネル領域、３…絶縁膜、４…ゲート電極、８…ドリフト領域、１１…ソース領域、１２…ドレイン領域、１３…コンタクト領域、１４…ソース電極、１５…ドレイン電極 2 ... channel region, 3 ... insulating film, 4 ... gate electrode, 8 ... drift region, 11 ... source region, 12 ... drain region, 13 ... contact region, 14 ... source electrode, 15 ... drain electrode

Claims

A second conductivity type semiconductor region;
A source region of a first conductivity type provided in the semiconductor region;
A drain region of a first conductivity type provided in the semiconductor region apart from the source region;
An insulating film provided between the source region and the drain region on the semiconductor region;
A gate electrode provided on the insulating film;
A drift region of a first conductivity type provided in contact with the drain region between the semiconductor region and the drain region and having a lower impurity concentration than the drain region;
With
The end of the drift region on the gate electrode side extends to the bottom of the gate electrode, where Lg is the gate length of the gate electrode and Ld is the length of the portion of the drift region under the gate electrode. A semiconductor device characterized by being Lg / 2.

The semiconductor device according to claim 1, wherein a portion under the gate electrode in the drift region is depleted in an off state.

The semiconductor device according to claim 1, further comprising a semiconductor substrate, wherein the semiconductor region is an impurity diffusion region provided in the semiconductor substrate.

The semiconductor device according to claim 1, wherein the drift region is formed by one ion implantation.

A channel region of a second conductivity type in which an inversion layer is formed in an on state is provided on the source region side opposite to the portion where the drift region extends under the gate electrode. The semiconductor device according to claim 1.