JP2009532996A - Method and apparatus for dynamic packet relocation - Google Patents

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Abstract

ダイナミックなパケット再配置に対する方法および装置。１つの観点において、オンザフライでスロットデータを処理して、デコード可能なパケットを生成させ、スロットデータは、インタリーブされた変調シンボルを含む方法を提供する。方法は、インタリーブされた変調シンボルのストリームをデインタリーブして、変調シンボルのストリームを生成させることと、変調シンボルのストリームに基づいて、ＬＬＲメトリックの並列ストリームを計算することと、ＬＬＲメトリックの並列ストリームをマッピングして、デコード可能なパケットのストリームを生成させることとを含む。  Method and apparatus for dynamic packet relocation. In one aspect, the slot data is processed on the fly to produce a decodable packet, which provides a method in which the slot data includes interleaved modulation symbols. The method deinterleaves a stream of interleaved modulation symbols to generate a stream of modulation symbols, calculates a parallel stream of LLR metrics based on the stream of modulation symbols, and a parallel stream of LLR metrics. Mapping to generate a stream of decodable packets.

Description

背景background

分野
本出願は一般的にデータネットワークに対するデータの配布に関し、より詳細には、ダイナミックなパケットの再配置のための方法および装置に関する。 FIELD This application relates generally to the distribution of data to a data network, and more particularly to a method and apparatus for dynamic packet relocation.

背景
ワイヤレス通信ネットワークのようなデータネットワークは、単一の端末に対してカスタマイズされたサービスと、多数の端末に提供されるサービスとの間でトレードオフしなければならない。例えば、リソースが限定された多数のポータブルデバイス（加入者）に対するマルチメディアコンテンツの配布は、複雑な問題である。それゆえに、ネットワーク管理者や、コンテンツ小売業者や、サービスプロバイダが、ネットワーク接続されたデバイス上での提示に対して、高速で、効率的な方法でコンテンツおよび／または他のネットワークサービスを配信する方法を有することが大変重要である。 Background Data networks, such as wireless communication networks, must trade off between services customized for a single terminal and services provided to multiple terminals. For example, the distribution of multimedia content to a large number of portable devices (subscribers) with limited resources is a complex problem. Therefore, a method by which network administrators, content retailers, and service providers deliver content and / or other network services in a fast, efficient manner for presentation on networked devices. It is very important to have

現在の、コンテンツ配信／メディア配布システムにおいて、リアルタイムおよび非リアルタイムのサービスは、送信フレームにパケット化され、ネットワーク上のデバイスに配信される。例えば、通信ネットワークは、直交周波数分割多重化（ＯＦＤＭ）を利用して、ネットワークサーバと１つ以上の移動デバイスとの間に通信を提供する。この技術は、配布ネットワークに対して配信すべきサービスでパケット化されているデータスロットを有する送信フレームを提供する。   In current content distribution / media distribution systems, real-time and non-real-time services are packetized into transmission frames and distributed to devices on the network. For example, a communication network utilizes orthogonal frequency division multiplexing (OFDM) to provide communication between a network server and one or more mobile devices. This technique provides a transmission frame having data slots that are packetized with a service to be delivered to a distribution network.

一般的に、１つ以上のサービスを表わすデータは、レート調整され、１つ以上の誤り訂正技術を使用して、処理される。例えば、データは、ターボエンコードされ、ビットインタリーブされ、次に、ビットスクランブルされるスロットに分割される。付加的に、コンステレーションマッピングおよびシンボルインタリーブを実行してもよい。最後に、データがインタレースにマッピングされて、ＯＦＤＭシンボルが形成される。   In general, data representing one or more services is rate adjusted and processed using one or more error correction techniques. For example, the data is turbo encoded, bit interleaved, and then divided into slots that are bit scrambled. Additionally, constellation mapping and symbol interleaving may be performed. Finally, data is mapped to interlaces to form OFDM symbols.

受信デバイスにおいて、デコードして、送信されたサービスを回復できるデータパケットを得るためには、上述のプロセスを逆にする必要がある。残念ながら、従来のシステムは、中間メモリを利用する段階的な方法で、上述のプロセスを逆にする。これは、受信ロジックのサイズおよびコストを増加させるだけでなく、処理待ち時間を生じさせる。例えば、上述のプロセスのすべてが段階的に逆にされる場合、ステップ間で中間メモリを必要とし、かなりの処理待ち時間が生じるだろう。   In order to obtain a data packet that can be decoded and recover the transmitted service at the receiving device, the above process needs to be reversed. Unfortunately, conventional systems reverse the above process in a step-wise manner that utilizes intermediate memory. This not only increases the size and cost of the receiving logic, but also causes processing latency. For example, if all of the above processes are reversed in steps, intermediate memory will be required between steps, resulting in significant processing latency.

それゆえに、データをエンコードするために使用されたプロセスを逆にでき、その一方で、中間メモリの量を低減または除去し、その結果、処理待ち時間を最小化する、受信された送信フレームにおけるデータを処理するシステムが必要とされる。   Therefore, the data in the received transmission frame that can reverse the process used to encode the data, while reducing or eliminating the amount of intermediate memory, thus minimizing processing latency A system for processing is needed.

概要Overview

１つ以上の実施形態において、方法および装置を備える再配置システムを提供し、再配置システムは、ダイナミックなパケット再配置を提供するように動作する。例えば、１つの観点において、システムは“オンザフライ”で、かつ、受信された変調シンボルをデコード可能なパケットに再配置するための並列処理を使用して動作し、この並列処理は、配布ネットワークに対して送信されたサービスを回復するために使用できる。システムは、並列処理を使用して、オンザフライで動作することから、中間メモリが低減または除去され、その結果、処理待ち時間が最小化される。   In one or more embodiments, a relocation system comprising methods and apparatus is provided, the relocation system operating to provide dynamic packet relocation. For example, in one aspect, the system operates “on the fly” and uses parallel processing to relocate received modulation symbols into decodable packets, which is parallel to the distribution network. Can be used to recover the service sent. Since the system operates on the fly using parallel processing, intermediate memory is reduced or eliminated, thereby minimizing processing latency.

１つの観点において、オンザフライでスロットデータを処理して、デコード可能なパケットを生じさせる方法を提供する。スロットデータは、インタリーブされた変調シンボルを含む。方法は、インタリーブされた変調シンボルのストリームをデインタリーブして、変調シンボルのストリームを生成させることと、変調シンボルのストリームに基づいて、ＬＬＲメトリックの並列ストリームを計算することと、ＬＬＲメトリックの並列ストリームをマッピングして、デコード可能なパケットのストリームを生成させることとを含む。   In one aspect, a method is provided for processing slot data on the fly to produce a decodable packet. The slot data includes interleaved modulation symbols. The method deinterleaves a stream of interleaved modulation symbols to generate a stream of modulation symbols, calculates a parallel stream of LLR metrics based on the stream of modulation symbols, and a parallel stream of LLR metrics. Mapping to generate a stream of decodable packets.

別の観点において、オンザフライでスロットデータを処理して、デコード可能なパケットを生じさせる装置を提供する。スロットデータは、インタリーブされた変調シンボルを含む。装置は、インタリーブされた変調シンボルのストリームをデインタリーブして、変調シンボルのストリームを生成させるように構成されたデインタリーブロジックを備える。装置はまた、変調シンボルのストリームに基づいて、ＬＬＲメトリックの並列ストリームを生成させるように構成されたメトリック処理ロジックと、ＬＬＲメトリックの並列ストリームをマッピングして、デコード可能なパケットのストリームを生成させるように構成されたマッピングロジックとを備える。   In another aspect, an apparatus is provided for processing slot data on the fly to produce a decodable packet. The slot data includes interleaved modulation symbols. The apparatus comprises deinterleaving logic configured to deinterleave the interleaved stream of modulation symbols to generate a stream of modulation symbols. The apparatus also maps metric processing logic configured to generate a parallel stream of LLR metrics based on the stream of modulation symbols and a parallel stream of LLR metrics to generate a stream of decodable packets. And mapping logic configured in the above.

別の観点において、オンザフライでスロットデータを処理して、デコード可能なパケットを生じさせる装置を提供する。スロットデータは、インタリーブされた変調シンボルを含む。装置は、インタリーブされた変調シンボルのストリームをデインタリーブして、変調シンボルのストリームを生成させる手段を備える。装置はまた、変調シンボルのストリームに基づいて、ＬＬＲメトリックの並列ストリームを計算する手段と、ＬＬＲメトリックの並列ストリームをマッピングして、デコード可能なパケットのストリームを生成させる手段とを備える。   In another aspect, an apparatus is provided for processing slot data on the fly to produce a decodable packet. The slot data includes interleaved modulation symbols. The apparatus comprises means for deinterleaving the interleaved stream of modulation symbols to generate a stream of modulation symbols. The apparatus also comprises means for computing a parallel stream of LLR metrics based on the stream of modulation symbols and means for mapping the parallel stream of LLR metrics to generate a stream of decodable packets.

別の観点において、コンピュータプログラムを備えるコンピュータ読取り可能媒体を提供し、コンピュータプログラムが少なくとも１つのプロセッサにより実行されるとき、コンピュータプログラムは、オンザフライでスロットデータを処理して、デコード可能なパケットを生成させるように動作する。スロットデータは、インタリーブされた変調シンボルを含む。コンピュータプログラムは、インタリーブされた変調シンボルのストリームをデインタリーブして、変調シンボルのストリームを生成させる命令を含む。コンピュータプログラムはまた、変調シンボルのストリームに基づいて、ＬＬＲメトリックの並列ストリームを計算する命令と、ＬＬＲメトリックの並列ストリームをマッピングして、デコード可能なパケットのストリームを生成させる命令とを含む。   In another aspect, a computer-readable medium comprising a computer program is provided, and when the computer program is executed by at least one processor, the computer program processes slot data on the fly to generate a decodable packet. To work. The slot data includes interleaved modulation symbols. The computer program includes instructions for deinterleaving the interleaved stream of modulation symbols to generate a stream of modulation symbols. The computer program also includes instructions for calculating a parallel stream of LLR metrics based on the modulation symbol stream and instructions for mapping the parallel stream of LLR metrics to generate a stream of decodable packets.

さらに別の観点において、オンザフライでスロットデータを処理して、デコード可能なパケットを生じさせる方法を実行するように構成されている少なくとも１つのプロセッサを提供する。スロットデータは、インタリーブされた変調シンボルを含む。方法は、インタリーブされた変調シンボルのストリームをデインタリーブして、変調シンボルのストリームを生成させることと、変調シンボルのストリームに基づいて、ＬＬＲメトリックの並列ストリームを計算することと、ＬＬＲメトリックの並列ストリームをマッピングして、デコード可能なパケットのストリームを生成させることとを含む。   In yet another aspect, at least one processor is provided that is configured to perform a method of processing slot data on the fly to produce a decodable packet. The slot data includes interleaved modulation symbols. The method deinterleaves a stream of interleaved modulation symbols to generate a stream of modulation symbols, calculates a parallel stream of LLR metrics based on the stream of modulation symbols, and a parallel stream of LLR metrics. Mapping to generate a stream of decodable packets.

図面の簡単な説明、詳細な説明、および特許請求の範囲の検討後に、実施形態の他の観点が明らかになるだろう。   Other aspects of the embodiments will become apparent after review of the drawings, detailed description, and claims.

添付図面とともに考慮するとき、以下の詳細な説明に対する参照により、ここで記述する実施形態の上述の観点は、より容易に明らかになるだろう。   The foregoing aspects of the embodiments described herein will become more readily apparent by reference to the following detailed description when considered in conjunction with the accompanying drawings.

説明Explanation

１つ以上の実施形態において、送信フレームにおいて受信されるデータの、ダイナミックなオンザフライの再配置を行うように動作する再配置システムを提供する。例えば、送信フレームは、特定の、配列、シーケンス、ミキシング、インタリーブ、スクランブル、ならびに／あるいは、リアルタイムおよび／またはリアルタイム以外のサービスの他のエンコーディング、を有する多重化されたコンテンツフローを含む。並列処理を使用してオンザフライで、受信データをダイナミックに再配置して、送信されたサービスを得るためにデコードできるパケットを生成させるようにシステムは動作する。したがって、中間メモリに対する必要性が低減または除去され、処理待ち時間が最小化される。システムは、ワイヤレスネットワーク環境における使用に対して、特によく適しているが、インターネットのような、通信ネットワークや、公衆ネットワークや、仮想プライベートネットワーク（ＶＰＮ）のようなプライベートネットワークや、ローカルエリアネットワークや、ワイドエリアネットワークや、長距離ネットワークや、または他の任意のタイプのネットワーク、を含むが、これらに限定されない任意のタイプのネットワーク環境において、システムを使用してもよい。   In one or more embodiments, a relocation system is provided that operates to perform dynamic on-the-fly relocation of data received in a transmission frame. For example, a transmission frame includes a multiplexed content flow having a particular arrangement, sequence, mixing, interleaving, scrambling, and / or other encodings of real-time and / or non-real-time services. The system operates to dynamically reorder received data on-the-fly using parallel processing to generate packets that can be decoded to obtain the transmitted service. Thus, the need for intermediate memory is reduced or eliminated and processing latency is minimized. The system is particularly well-suited for use in a wireless network environment, but it includes communication networks such as the Internet, public networks, private networks such as virtual private networks (VPN), local area networks, The system may be used in any type of network environment including, but not limited to, a wide area network, a long distance network, or any other type of network.

この説明の目的のために、直交周波数分割多重化（ＯＦＤＭ）を利用してネットワークサーバと１つ以上の移動デバイスとの間で通信を提供する通信ネットワークに関して、再配置システムの実施形態をここで記述する。例えば、ＯＦＤＭシステムの１つの実施形態において、時分割多重（ＴＤＭ）パイロット信号、周波数分割多重（ＦＤＭ）パイロット信号、オーバーヘッド情報シンボル（ＯＩＳ）、およびデータシンボルを含むフレームを規定する。データシンボルは、サーバから受信デバイスにサービスを運ぶために使用される。１つのＯＦＤＭシンボル時間にわったて生じる、１組の５００個のデータシンボルとして、データスロットを規定する。さらに、フレームにおけるＯＦＤＭシンボル時間は、データの７個のスロットを搬送する。   For purposes of this description, an embodiment of a relocation system is now described for a communication network that utilizes orthogonal frequency division multiplexing (OFDM) to provide communication between a network server and one or more mobile devices. Describe. For example, in one embodiment of an OFDM system, a frame is defined that includes time division multiplexed (TDM) pilot signals, frequency division multiplexed (FDM) pilot signals, overhead information symbols (OIS), and data symbols. Data symbols are used to carry services from the server to the receiving device. A data slot is defined as a set of 500 data symbols generated over one OFDM symbol time. Furthermore, the OFDM symbol time in the frame carries 7 slots of data.

マルチプレクサシステムの１つ以上の実施形態を記述するために、以下の定義をここでは使用する。   The following definitions are used herein to describe one or more embodiments of a multiplexer system.

フロー：サービスの要素であり、例えば、サービスは、２つのフローである、オーデ
ィオフローとビデオフローとを有していてもよい。
サービス：１つ以上のフローを有することができるメディアコンテンツ。
ＭＬＣ：データまたは制御情報のために使用されるメディア論理チャネル（“チャネ
ル”）。
オーバーヘッド情報シンボル（ＯＩＳ）：フレーム中のさまざまなＭＬＣの位置に関する情報を搬送する、フレーム中のシンボル。
スロット：ＯＦＤＭシンボルに対するＭＬＣに割り振られた、帯域幅の最小単位。 Flow: An element of a service, for example, a service may have two flows, an audio flow and a video flow.
Service: Media content that can have one or more flows.
MLC: Media logical channel (“channel”) used for data or control information.
Overhead information symbol (OIS): A symbol in a frame that carries information about the location of various MLCs in the frame.
Slot: The smallest unit of bandwidth allocated to the MLC for an OFDM symbol.

図１は、再配置システムの実施形態を備えるネットワーク１００を示す。ネットワーク１００は、移動デバイス１０２と、サーバ１０４と、データネットワーク１０６とを備えている。この説明の目的のために、データネットワーク１０６は、ＯＦＤＭ技術を使用して、サーバ１０４と、１つ以上のポータブルデバイスとの間に通信を提供するように動作することを仮定するが、再配置システムの実施形態はまた、他の送信技術による使用に対しても適している。   FIG. 1 shows a network 100 comprising an embodiment of a relocation system. The network 100 includes a mobile device 102, a server 104, and a data network 106. For the purposes of this description, it is assumed that the data network 106 operates to provide communication between the server 104 and one or more portable devices using OFDM technology. System embodiments are also suitable for use with other transmission technologies.

１つの実施形態において、サーバ１０４は、ネットワーク１０６と通信するデバイスにより申し込まれているサービスを提供するように動作する。サーバ１０４は、通信リンク１０８を通してネットワーク１０６に結合されている。通信リンク１０８は、ワイヤードおよび／またはワイヤレスのリンクのような、任意の適切なリンクを備えており、それらのリンクは、サーバ１０４がネットワーク１０６と通信することを可能にする。ネットワーク１０６は、ワイヤードおよび／またはワイヤレスのネットワークの任意の組み合せを備えており、ワイヤードおよび／またはワイヤレスのネットワークの任意の組み合せは、サーバ１０４から、デバイス１０２のような、ネットワーク１０６と通信するデバイスにサービスを配信することを可能にする。   In one embodiment, the server 104 operates to provide services that are subscribed to by devices that communicate with the network 106. Server 104 is coupled to network 106 through communication link 108. Communication link 108 comprises any suitable link, such as a wired and / or wireless link, that allows server 104 to communicate with network 106. Network 106 comprises any combination of wired and / or wireless networks, and any combination of wired and / or wireless networks may be transmitted from server 104 to a device that communicates with network 106, such as device 102. Enables delivery of services.

ネットワーク１０６は、実施形態の範囲内にある、何らかの、数および／またはタイプのポータブルデバイスと通信できることに注目すべきである。例えば、再配置システムの実施形態において使用するのに適した他のデバイスは、パーソナルデジタルアシスタント（ＰＤＡ）や、電子メールデバイスや、ページャや、ノートブックコンピュータや、ｍｐ３プレイヤーや、ビデオプレイヤーや、またはデスクトップコンピュータを含むが、これらに限定されない。ワイヤレスリンク１１０は、ＯＦＤＭ技術に基づいたワイヤレス通信リンクを備えているが、他の実施形態において、ワイヤレスリンクは、デバイスがネットワーク１０６と通信することを可能にするように動作する、任意の適切なワイヤレス技術を備えていてもよい。   It should be noted that the network 106 can communicate with any number and / or type of portable devices that are within the scope of the embodiments. For example, other devices suitable for use in the relocation system embodiments include personal digital assistants (PDAs), email devices, pagers, notebook computers, mp3 players, video players, or Including but not limited to desktop computers. Although the wireless link 110 comprises a wireless communication link based on OFDM technology, in other embodiments, the wireless link operates in any suitable manner that allows the device to communicate with the network 106. Wireless technology may be provided.

本実施形態におけるデバイス１０２は、ワイヤレスリンク１１０を通してネットワーク１０６と通信する移動電話機を含んでいてもよい。デバイス１０２は活性化プロセスに参加し、活性化プロセスは、ネットワーク１０６を通してサービスを受信する申し込みをデバイス１０２ができるようにする。活性化プロセスは、サーバ１０４と実行してもよいが、活性化プロセスは、示していない、他の何らかのサーバと、サービスプロバイダと、コンテンツ小売業者と、または他のネットワークエンティティと実行してもよい。この説明の目的ために、デバイス１０２は、サーバ１０４と活性化プロセスを実行し、現在、サービスに申し込み、サーバ１０４からサービスを受信する準備ができていることを仮定する。   The device 102 in this embodiment may include a mobile telephone that communicates with the network 106 through the wireless link 110. Device 102 participates in the activation process, which enables device 102 to subscribe to receive services through network 106. The activation process may be performed with the server 104, but the activation process may be performed with any other server, service provider, content retailer, or other network entity not shown. . For purposes of this description, assume that device 102 has performed an activation process with server 104 and is currently ready to subscribe to and receive services from server 104.

サーバ１０４は、１つ以上のリアルタイムサービス（ＲＴＳ）１１２、および／または１つ以上の“リアルタイム以外のサービス”（ＯＲＴＳ）１１４を含むコンテンツを含んでいる。例えば、サービス（１１２、１１４）は、ニュース、スポーツ、天気、金融情報、映画、および／またはアプリケーション、プログラム、スクリプト、あるいは、他の任意のタイプの適切なコンテンツまたはサービス、を含むマルチメディアコンテンツを含んでいる。したがって、サービス（１１２、１１４）は、何らかの適切なフォーマットでフォーマットされた、ビデオ、オーディオ、または他の情報を含んでいてもよい。サーバ１０４はまた、マルチプレクサ（ＭＵＸ）１１６を備えており、マルチプレクサ（ＭＵＸ）１１６は、パス１２０により示したような、ネットワーク１０６を通してデバイス１０２に送信するために、サービス（１１２、１１４）のうちの１つ以上を送信フレーム１１８に多重化するように動作する。送信フレーム１１８の発生の間に、サービス（１１２、１１４）を表わすデータは、エンコードされ、レート調整され、インタリーブされ、スクランブルされ、または、さもなければ送信エラーに対して耐性のある、帯域幅効率のよい方法で送信されるように処理される。   Server 104 includes content that includes one or more real-time services (RTS) 112 and / or one or more “non-real-time services” (ORTS) 114. For example, the services (112, 114) may include multimedia content including news, sports, weather, financial information, movies, and / or applications, programs, scripts, or any other type of appropriate content or service. Contains. Thus, the service (112, 114) may include video, audio, or other information formatted in any suitable format. The server 104 also includes a multiplexer (MUX) 116, which is one of the services (112, 114) for transmission to the device 102 through the network 106, as indicated by path 120. It operates to multiplex one or more into the transmission frame 118. During the generation of the transmission frame 118, the data representing the service (112, 114) is encoded, rate adjusted, interleaved, scrambled, or otherwise bandwidth efficient, resistant to transmission errors. To be sent in a good way.

デバイス１０２は、送信フレーム１１８を受信し、基本的な、物理層の処理を実行して、スロットデータを取得する。１つの実施形態において、デバイス１０２は再配置パイプライン１２２を備え、再配置パイプライン１２２は、スロットデータを受信し、送信機で実行されたエンコーディングプロセスを逆にするように動作する。この動作は、以下“再配置”と呼ぶ。例えば、デインタリーブ、デスクランブル、および／または、送信機で実行されたエンコーディングプロセスを逆にするために必要とされる他の任意のプロセス、を提供する並列処理を使用して、再配置パイプライン１２２はオンザフライで動作する。再配置パイプライン１２２は、並列処理を使用して、オンザフライでデータを再配置することから、中間データ記憶装置が除去され、その結果、処理待ち時間が最小化される。いったんパケット１２４が回復されると、それらはデコーダ１２６に入力され、デコーダ１２６は、パケットをデコードして、送信されたサービス（１１２、１１４）を得るように動作する。再配置パイプライン１２２の動作の、より詳細な説明は、この文書の別のセクションで提供する。   The device 102 receives the transmission frame 118 and performs basic physical layer processing to obtain slot data. In one embodiment, device 102 comprises a rearrangement pipeline 122 that operates to receive slot data and reverse the encoding process performed at the transmitter. This operation is hereinafter referred to as “relocation”. For example, a relocation pipeline using parallel processing that provides deinterleaving, descrambling, and / or any other process required to reverse the encoding process performed at the transmitter 122 operates on the fly. The relocation pipeline 122 uses parallel processing to relocate data on the fly, thus eliminating intermediate data storage and, as a result, processing latency is minimized. Once the packets 124 are recovered, they are input to the decoder 126, which operates to decode the packets and obtain the transmitted services (112, 114). A more detailed description of the operation of the relocation pipeline 122 is provided in another section of this document.

それゆえに、再配置システムの実施形態は、並列処理を使用して、オンザフライでデータを効率的に再配置して、１つ以上のＲＴＳおよび／またはＯＲＴＳサービスを回復するためにデコードできるパケットを発生させるように動作する。再配置システムは、図１に関して記述した構成に限定されず、他の構成が本発明の範囲内で可能であることに注目すべきである。   Therefore, an embodiment of a relocation system uses parallel processing to generate packets that can be efficiently relocated on-the-fly and decoded to recover one or more RTS and / or ORTS services. Works to let you. It should be noted that the relocation system is not limited to the configuration described with respect to FIG. 1, and other configurations are possible within the scope of the present invention.

図２は、ＯＦＤＭデータスロットと、論理チャネルに対するスロットの割り振りとを図示する、再配置システムを使用するためのフレーム２００の実施形態を示す。フレーム２００は、７個のデータスロットをそれぞれ有する、“Ｎ”個のＯＦＤＭシンボルを含んでいる。論理チャネルに対するスロットの割り振りを、３０２において網掛けされている領域により一般的に示す。スロットの割り振りを記述するために、２つの変数、すなわち、長さと高さを使用する。長さはＯＦＤＭシンボルにおけるものであり、高さは、スロットにおけるものである。   FIG. 2 shows an embodiment of a frame 200 for using a relocation system illustrating OFDM data slots and slot allocation for logical channels. Frame 200 includes “N” OFDM symbols, each having 7 data slots. Slot allocation for logical channels is generally indicated by the shaded area at 302. Two variables are used to describe the allocation of slots: length and height. The length is in the OFDM symbol and the height is in the slot.

図３は、再配置システムにおいて使用するための変調テーブル３００の実施形態を示す。変調テーブルは、モードインジケータ３０２と、意味ディスクリプタ３０４と、パケット長インジケータ３０６と、パケット当たりのスロットインジケータ３０８と、メモリリセットアドレスインジケータ３１０と、読取り開始ポインタ３１２とを含んでいる。変調テーブル３００は、データをフォーマットするさまざまなデータモードに関する情報を提供する。テーブル３００中で示したように、データは、直角位相偏移キーイング（ＱＰＳＫ）フォーマットで、または直角振幅変調（ＱＡＭ）フォーマットでフォーマットされてもよい。１２個のモード３０２のそれぞれは、関係付けられたターボパケット長３０６と、ターボパケット当たりのスロット３０８の割り振りとを有する。テーブル３００中のパラメータは、再配置システムのさまざまな部分により使用されて、デコード可能なパケットを生成させる。再配置システムの実施形態は、オンザフライで１２個のモード３０２のすべての制約を満たして、デコード可能なパケットを生成させるように動作することに注目すべきである。   FIG. 3 shows an embodiment of a modulation table 300 for use in a relocation system. The modulation table includes a mode indicator 302, a semantic descriptor 304, a packet length indicator 306, a per-packet slot indicator 308, a memory reset address indicator 310, and a read start pointer 312. The modulation table 300 provides information regarding various data modes for formatting data. As shown in table 300, the data may be formatted in quadrature phase shift keying (QPSK) format or in quadrature amplitude modulation (QAM) format. Each of the twelve modes 302 has an associated turbo packet length 306 and an allocation of slots 308 per turbo packet. The parameters in table 300 are used by various parts of the relocation system to generate a decodable packet. It should be noted that the relocation system embodiment operates to generate a decodable packet that meets all the constraints of the 12 modes 302 on the fly.

図４は、再配置システムにおいて使用するための再配置パイプライン４００の実施形態を示す。例えば、再配置パイプライン４００は、図１中で示した再配置パイプライン１２２として使用してもよい。再配置パイプライン４００は、シンボルデインタリーブロジック４０２と、ログ尤度比（ＬＬＲ）計算ロジック４０４と、ＬＬＲメトリックデスクランブルロジック４０６と、ＬＬＲメトリックデインタリーブロジック４０８と、マッピングロジック４１０とを備えている。再配置パイプライン４００は、ただ１つの構成を表わし、他の構成が、実施形態の範囲内で可能であることに注目すべきである。例えば、再配置パイプライン４００の機能は、コンピュータプログラムを実行するために構成された１つ以上のプロセッサにより実現してもよい。   FIG. 4 shows an embodiment of a relocation pipeline 400 for use in a relocation system. For example, the relocation pipeline 400 may be used as the relocation pipeline 122 shown in FIG. The rearrangement pipeline 400 includes symbol deinterleaving logic 402, log likelihood ratio (LLR) calculation logic 404, LLR metric descrambling logic 406, LLR metric deinterleaving logic 408, and mapping logic 410. . It should be noted that the relocation pipeline 400 represents only one configuration, and other configurations are possible within the scope of the embodiments. For example, the functionality of the relocation pipeline 400 may be implemented by one or more processors configured to execute computer programs.

この説明の目的のために、低レベル受信ロジック４３８が送信フレームを受信し、受信され、インタリーブされた変調シンボル４１６をスロットバッファ４１２に記憶させるように動作することを仮定する。スロットバッファ４１２は、何らかの適切な、メモリまたはバッファリングロジックを備えていてもよい。   For purposes of this description, assume that the low-level receive logic 438 operates to receive a transmission frame and store received and interleaved modulation symbols 416 in the slot buffer 412. Slot buffer 412 may comprise any suitable memory or buffering logic.

１つの実施形態において、シンボルデインタリーブロジック４０２は、ＣＰＵ、プロセッサ、ゲートアレイ、ハードウェアロジック、仮想機械、ソフトウェア、および／または、ハードウェアとソフトウェアとの何らかの組み合せを備えている。以下の手続きにしたがって、スロットバッファ読出しアドレス４２２を発生させることにより、シンボルデインタリーブロジック４０２は、スロットバッファ４１２中に記憶された、インタリーブされた変調シンボル４１６をオンザフライでデインタリーブするように構成されている。   In one embodiment, the symbol deinterleave logic 402 comprises a CPU, processor, gate array, hardware logic, virtual machine, software, and / or some combination of hardware and software. The symbol deinterleave logic 402 is configured to deinterleave the interleaved modulation symbols 416 stored in the slot buffer 412 on the fly by generating the slot buffer read address 422 according to the following procedure. Yes.

１．変数ｉbを０に初期化する。ｉbは、範囲（ｉb∈｛０、５１１｝）中の９ビット
のカウンタであると仮定する。
２．ｉbのビットを逆にする。結果とし生じる値をｉbrとして表わす。ｉbr＜５００
である場合、スロット読出しアドレス（ｓｌｏｔ＿ａｄｄｒ）４２２にｉbrを割り当て、４２０において示したように、スロットバッファ４１２から、インタリーブされた変調シンボル４１６を読み出す。
３．ｉbr＞５００である場合、ｉbを１だけ増やし、ステップ２に行く。 1. The variable i b is initialized to 0. Assume i b is a 9-bit counter in the range (i b ε {0,511}).
2. Invert the bits of i b . It represents the result was resulting value as i br. i br <500
, I br is assigned to the slot read address (slot_addr) 422 and the interleaved modulation symbol 416 is read from the slot buffer 412 as indicated at 420.
3. If i br > 500, increase i b by 1 and go to step 2.

上の動作の結果として、インタリーブされた変調シンボル４１６は、ＱＰＳＫモードに対するクロックサイクル毎に、およびＱＡＭモードに対する他のクロックサイクル毎に、スロットバッファ４１２から読み出される。（４２０において示したような）この読出しプロセスは、インタリーブされた変調シンボル４１６をデインタリーブして、変調シンボルのストリーム４２８を生成させる。変調シンボルのストリーム４２８は、シンボルデインタリーブロジック４０２から出力され、ＬＬＲ計算ロジック４０４に入力される。   As a result of the above operations, interleaved modulation symbols 416 are read from slot buffer 412 every clock cycle for QPSK mode and every other clock cycle for QAM mode. This read process (as shown at 420) deinterleaves the interleaved modulation symbols 416 to produce a stream of modulation symbols 428. A stream of modulation symbols 428 is output from symbol deinterleave logic 402 and input to LLR calculation logic 404.

１つの実施形態において、ＬＬＲ計算ロジック４０４は、ＣＰＵ、プロセッサ、ゲートアレイ、ハードウェアロジック、仮想機械、ソフトウェア、および／または、ハードウェアとソフトウェアとの何らかの組み合せを備えている。ＬＬＲ計算ロジック４０４は、変調シンボルのストリーム４２８とチャネル推定パラメータ４２６とを受け取って、データモード次第で、１つのクロックサイクル中に、スクランブルされたＬＬＲメトリックの並列ストリーム４３０（各６ビット）を発生させるように構成されている。例えば、ＱＰＳＫモードにおいて、２個のスクランブルされたＬＬＲメトリックが１つのクロックサイクル中に発生され、４個のスクランブルされたＬＬＲメトリックが、１６ＱＡＭモードに対して発生される。これ以降、再配置パイプライン４００は、並列構成で動作して、１つのクロックサイクル中で、スクランブルされたＬＬＲメトリックの並列ストリームを処理する。例えば、ＬＬＲ計算ロジック４０４は、スクランブルされたＬＬＲメトリックの並列ストリーム４３０を出力し、スクランブルされたＬＬＲメトリックの並列ストリーム４３０は、ＬＬＲメトリックデスクランブルロジック４０６に入力される。チャネル推定パラメータ４２６は、受信ロジック４３８により提供され、送信チャネルを推定するための、何らかの適切なパラメータを含んでいてもよい。   In one embodiment, the LLR calculation logic 404 comprises a CPU, processor, gate array, hardware logic, virtual machine, software, and / or some combination of hardware and software. The LLR calculation logic 404 receives the modulation symbol stream 428 and the channel estimation parameter 426 and generates a parallel stream 430 of scrambled LLR metrics (6 bits each) in one clock cycle, depending on the data mode. It is configured as follows. For example, in QPSK mode, two scrambled LLR metrics are generated during one clock cycle, and four scrambled LLR metrics are generated for 16QAM mode. From this point on, the relocation pipeline 400 operates in a parallel configuration to process a parallel stream of scrambled LLR metrics in one clock cycle. For example, the LLR calculation logic 404 outputs a scrambled LLR metric parallel stream 430 that is input to the LLR metric descrambling logic 406. Channel estimation parameters 426 may be provided by reception logic 438 and include any suitable parameters for estimating the transmission channel.

１つの実施形態において、ＬＬＲ計算ロジック４０４は、受信信号から、バイナリシンボルのＬＬＲメトリックを計算するように動作する。受信信号は、ノイズおよび干渉により破損した、非バイナリシンボルである。例えば、Ｎ個のバイナリシンボルｂ1 ｂ2．．．ｂNがグループ化されて、単一の非バイナリシンボルＳを形成すると仮定すると、シンボルＳは次に、グレイマッピングを通して高次のコンステレーション上に変調される。変調されたシンボルは、（単一の平均された振幅を有する）Ｇ（Ｓ）として表わされ、対応する受信信号は、ｒである。バイナリシンボルｂnのＬＬＲは、次のように計算できる。

Figure 2009532996
In one embodiment, the LLR calculation logic 404 operates to calculate a binary symbol LLR metric from the received signal. The received signal is a non-binary symbol that is corrupted by noise and interference. For example, N binary symbols b 1 b 2 . . . Assuming b N is grouped to form a single non-binary symbol S, symbol S is then modulated onto a higher order constellation through gray mapping. The modulated symbol is represented as G (S) (with a single averaged amplitude) and the corresponding received signal is r. The LLR of the binary symbol b n can be calculated as follows.
Figure 2009532996

次のチャネルモデルを仮定する。

Figure 2009532996
Assume the following channel model:
Figure 2009532996

ここでｃは、集中（複素）チャネル利得であり、既知であると仮定する。ｎは、０の平均と分散Ｎ0とを有する白色複素ガウスノイズプロセスである。 Where c is the concentrated (complex) channel gain and is assumed to be known. n is a white complex Gaussian noise process with an average of 0 and a variance N 0 .

このケースにおいて、等式（１）は次のようになる。

Figure 2009532996
In this case, equation (1) becomes:
Figure 2009532996

上の計算を実現する際に、すべてのコンステレーション点Ｓkに対する｜ｒ−ｃＧ（Ｓk）｜2／Ｎ0のすべての値を最初に計算し、ｍａｘ*（．，．）［１］を次のように定義する。

Figure 2009532996
In realizing the above calculation, all values of | r-cG (S k ) | 2 / N 0 for all constellation points S k are calculated first and max * (.,.) [1] Is defined as follows.
Figure 2009532996

等式（４）は、異なるビット位置ｎに対するＬＬＲnを得るために使用される。次に以下の条件を考える。

Figure 2009532996
Equation (4) is used to obtain LLR n for different bit positions n. Next, consider the following conditions.
Figure 2009532996

上の条件が成立するとき、結果として次の式（５）が成立する。

Figure 2009532996
When the above condition is satisfied, the following expression (5) is satisfied as a result.
Figure 2009532996

式（５）を等式（３）に適用すると、次の“デュアル最大”近似式が得られる。

Figure 2009532996
Applying equation (5) to equation (3) yields the following “dual maximum” approximation.
Figure 2009532996

１つの実施形態において、ＬＬＲメトリックデスクランブルロジック４０６は、ＣＰＵ、プロセッサ、ゲートアレイ、ハードウェアロジック、仮想機械、ソフトウェア、および／または、ハードウェアとソフトウェアとの何らかの組み合せを備えている。ＬＬＲメトリックデスクランブルロジック４０６は、情報源の送信機において実行されたデスクランブルプロセスを逆にするように構成されている。例えば、送信機は、２０次の擬似ランダムノイズ（ＰＮ）シーケンス発生器を使用して、ビットスクランブルを実行する。スクランブルされたＬＬＲメトリックの並列ストリーム４３０をデスクランブルしてインタリーブされたＬＬＲメトリックの並列ストリーム４３２を生成させるために、同じＰＮシーケンスがＬＬＲメトリックデスクランブルロジック４０６により使用される。インタリーブされたＬＬＲメトリックの並列ストリーム４３２は、ＬＬＲメトリックデインタリーブロジック４０８に入力される。   In one embodiment, the LLR metric descrambling logic 406 comprises a CPU, processor, gate array, hardware logic, virtual machine, software, and / or some combination of hardware and software. The LLR metric descrambling logic 406 is configured to reverse the descrambling process performed at the source transmitter. For example, the transmitter performs bit scrambling using a 20th order pseudorandom noise (PN) sequence generator. The same PN sequence is used by the LLR metric descrambling logic 406 to descramble the scrambled LLR metric parallel stream 430 to generate an interleaved LLR metric parallel stream 432. The interleaved LLR metric parallel stream 432 is input to the LLR metric deinterleave logic 408.

図５は、再配置システムにおいて使用するためのＰＮシーケンス発生器５００の実施形態を示す。例えば、ＰＮシーケンスを発生させて、情報源の送信機において実行されたスクランブルプロセスを逆にするために、ＬＬＲメトリックデスクランブルロジック４０６による使用に、発生器５００は適している。発生器５００は、２つのシーケンスを出力する。１つのシーケンスは発生器部分５０２により出力され、別のシーケンスは発生器部分５０４により出力される。対応するデスクランブルビットシーケンスが１である場合、スクランブルされたＬＬＲメトリックの並列ストリーム４３０のそれぞれは、反転され、その他の場合、データは通過する。発生器部分５０２、５０４は、２０個のタップの線形フィードバックシフトレジスタ（ＬＦＳＲ）を備えており、２０個のタップの線形フィードバックシフトレジスタ（ＬＦＳＲ）は、ｈ（Ｄ）＝Ｄ２０＋Ｄ１７＋１に対応するデスクランブルビットシーケンスを生成させる。１つのクロックサイクルにおいて、ＱＰＳＫモードは、２個のスクランブルされたＬＬＲメトリックを発生させることができ、１６ＱＡＭモードは、４個のスクランブルされたＬＬＲメトリックを発生させることができることから、デスクランブルは並列に実行されて、待ち時間を低減させる。   FIG. 5 shows an embodiment of a PN sequence generator 500 for use in a relocation system. For example, the generator 500 is suitable for use by the LLR metric descrambling logic 406 to generate a PN sequence and reverse the scrambling process performed at the source transmitter. Generator 500 outputs two sequences. One sequence is output by generator portion 502 and another sequence is output by generator portion 504. If the corresponding descrambling bit sequence is 1, each of the scrambled LLR metric parallel streams 430 is inverted, otherwise the data passes. The generator portions 502, 504 include a 20-tap linear feedback shift register (LFSR), the 20-tap linear feedback shift register (LFSR) is a descrambling corresponding to h (D) = D20 + D17 + 1. Generate a bit sequence. In one clock cycle, QPSK mode can generate two scrambled LLR metrics, and 16QAM mode can generate four scrambled LLR metrics, so that descrambling is parallel Run to reduce latency.

再度図４を参照すると、ＬＬＲメトリックデインタリーブロジック４０８は、ＣＰＵ、プロセッサ、ゲートアレイ、ハードウェアロジック、仮想機械、ソフトウェア、および／または、ハードウェアとソフトウェアとの何らかの組み合せを備えている。動作の間、ＬＬＲメトリックデインタリーブロジック４０８は、インタリーブされたＬＬＲメトリックの並列ストリーム４３２を受け取り、ＬＬＲメトリックの並列ストリーム４３４を発生させる。パケットバッファ４１４に対して、インタリーブされたＬＬＲメトリックの並列ストリーム４３２を書き込むときにアドレスをホップすることにより、インタリーブされたＬＬＲメトリックの並列ストリーム４３２のデインタリーブが達成される。１つの実施形態において、ＬＬＲメトリックデインタリーブロジック４０８は、アドレスを発生させるために使用される状態遷移機械とカウンタとを備えており、このアドレスにより、インタリーブされたＬＬＲメトリックの並列ストリーム４３２をデインタリーブする。ブロック４０４と４０６と４０８は、４３６により示したような、メトリック処理ロジックと呼ばれてもよい。   Referring again to FIG. 4, the LLR metric deinterleave logic 408 comprises a CPU, processor, gate array, hardware logic, virtual machine, software, and / or some combination of hardware and software. During operation, the LLR metric deinterleave logic 408 receives the interleaved LLR metric parallel stream 432 and generates an LLR metric parallel stream 434. De-interleaving of the interleaved LLR metric parallel stream 432 is achieved by hopping the address when writing the interleaved LLR metric parallel stream 432 to the packet buffer 414. In one embodiment, the LLR metric deinterleave logic 408 includes a state transition machine and a counter used to generate an address, which deinterleaves a parallel stream 432 of interleaved LLR metrics. To do. Blocks 404, 406, and 408 may be referred to as metric processing logic, as indicated by 436.

図６は、再配置システムにおいて使用するのに適したデインタリーブテーブルロジック６００の１つの実施形態を示す。例えば、ＬＬＲメトリックデインタリーブロジック４０８は、テーブルロジック６００と、アドレスを発生させる状態遷移機械およびカウンタとを備え、このアドレスにより、インタリーブされたＬＬＲメトリックのストリーム６０２をデインタリーブテーブル６０４に書き込み、そして、デインタリーブテーブル６０４から、デインタリーブされたＬＬＲメトリックのストリーム６０６を読み出す。ＬＬＲメトリックデインタリーブロジック４０８は、テーブルロジック６００の複数のバージョンを備えていてもよく、それにより、インタリーブされたＬＬＲメトリックの並列ストリームをデインタリーブすることができる。   FIG. 6 illustrates one embodiment of deinterleave table logic 600 suitable for use in a relocation system. For example, the LLR metric deinterleave logic 408 comprises table logic 600 and a state transition machine and counter that generates an address, by which the interleaved LLR metric stream 602 is written to the deinterleave table 604, and The deinterleaved LLR metric stream 606 is read from the deinterleave table 604. The LLR metric deinterleave logic 408 may comprise multiple versions of the table logic 600 so that a parallel stream of interleaved LLR metrics can be deinterleaved.

再度図４を参照すると、１つの実施形態において、マッピングロジック４１０は、ＣＰＵ、プロセッサ、ゲートアレイ、ハードウェアロジック、仮想機械、ソフトウェア、および／または、ハードウェアとソフトウェアとの何らかの組み合せを備えている。マッピングロジック４１０は、読み出し／書き込み信号４２４を提供して、ＬＬＲメトリックの並列ストリーム４３４をパケットバッファ４１４にどのように書き込むかをマッピングするように動作し、それにより、デコード可能なターボパケット４１８をパケットバッファ４１４から読み出すことができる。１つの実施形態において、マッピングロジック４１０は、スロットバッファ４１２およびパイプライン４００の他の要素のステータスを示すステータス入力４４０を受け取る。パケットバッファ４１４の動作の、より詳細な記述は、図７の記述に関連して提供する。   Referring again to FIG. 4, in one embodiment, the mapping logic 410 comprises a CPU, processor, gate array, hardware logic, virtual machine, software, and / or some combination of hardware and software. . The mapping logic 410 operates to provide a read / write signal 424 to map how the parallel stream 434 of LLR metrics is written to the packet buffer 414, thereby packetizing the decodable turbo packet 418. It can be read from the buffer 414. In one embodiment, the mapping logic 410 receives a status input 440 that indicates the status of the slot buffer 412 and other elements of the pipeline 400. A more detailed description of the operation of the packet buffer 414 is provided in connection with the description of FIG.

図７は、再配置システムにおいて使用するためのパケットバッファ７００の実施形態を示す。例えば、パケットバッファ７００は、図４中で示したパケットバッファ４１４として使用するのに適している。明瞭にするために、パケットバッファ７００の動作は、図４中で示したマッピングロジック４１０に関連して記述する。   FIG. 7 shows an embodiment of a packet buffer 700 for use in a relocation system. For example, the packet buffer 700 is suitable for use as the packet buffer 414 shown in FIG. For clarity, the operation of the packet buffer 700 is described in connection with the mapping logic 410 shown in FIG.

パケットバッファ７００は、Ｔ＿ＢＵＦＦ０、Ｔ＿ＢＵＦＦ１、Ｔ＿ＢＵＦＦ２、およびＴ＿ＢＵＦＦ３と呼ばれる４個のバッファを備えている。４個のバッファは、複数のバンクと、関係付けられたステータス状態とを有する。ステータス状態は次の通りである。   The packet buffer 700 includes four buffers called T_BUFF0, T_BUFF1, T_BUFF2, and T_BUFF3. The four buffers have a plurality of banks and associated status states. The status status is as follows.

１． ｂｕｆｆ＿ｆｕｌｌ（） バッファが一杯であるときを示す。
２． ｂｕｆｆ＿ｅｍｐｔｙ（） バッファが空であるときを示す。
３． ｂｕｆｆ＿ｍｏｄｅ（） バッファモードを示す。
４． ｂｕｆｆ＿ｐｌｃ（） メモリ中のターボパケットのＭＬＣ識別子を示す。
５． ｂｕｆｆｗｒ＿ｓｔａｔ（） バッファの書き込みステータスを示す。 1. buff_full () Indicates when the buffer is full.
2. buff_empty () Indicates when the buffer is empty.
3. buff_mode () Indicates the buffer mode.
4). buff_plc () Indicates the MLC identifier of the turbo packet in the memory.
5. buffwr_stat () Indicates the write status of the buffer.

１つの実施形態において、読み出し、書き込み、およびステータス状態は、制御信号４２４を使用して提供される。ＬＬＲメトリックの並列ストリーム４３４を書き込むために選択されるＴ＿ＢＵＦＦと、デコード可能なパケット４１８を読み出すための別のＴ＿ＢＵＦＦとを選ぶことにより、マッピングロジック４１０はマッピングプロセスを提供するように動作する。１つの実施形態において、すべてのＴ＿ＢＵＦＦをポーリングして、デコード可能なパケット４１８を出力するための書き込みおよび読み出し動作を制御するポーリングアルゴリズムを、マッピングロジック４１０は備えている。   In one embodiment, read, write, and status states are provided using control signal 424. By choosing a T_BUFF selected to write the parallel stream 434 of LLR metrics and another T_BUFF to read the decodable packet 418, the mapping logic 410 operates to provide a mapping process. In one embodiment, the mapping logic 410 includes a polling algorithm that controls write and read operations to poll all T_BUFFs and output a decodable packet 418.

動作の間、ＬＬＲメトリックの並列ストリーム４３４は、Ｔ＿ＢＵＦＦバンク（すなわち、ｂａｎｋ０およびｂａｎｋ１）に二者択一的に書き込まれる。マッピングロジック４１０は、１つのＴ＿ＢＵＦＦメモリ書き込みアドレスカウンタ（ｔｂｕｆｗｒ＿ｃｎｔ［９：０］）を備えている。このカウンタは、ターボパケット長の４分の１であり、他のクロックサイクル毎に増加するだろう。書き込みシーケンスは、ｂａｎｋ０、ｂａｎｋ１、ｂａｎｋ１、ｂａｎｋ０、ｂａｎｋ０、ｂａｎｋ１、ｂａｎｋ１、ｂａｎｋ０、ｂａｎｋ０、などである。   During operation, the parallel stream 434 of LLR metrics is alternatively written to the T_BUFF banks (ie, bank0 and bank1). The mapping logic 410 includes one T_BUFF memory write address counter (tbufwr_cnt [9: 0]). This counter is a quarter of the turbo packet length and will increase every other clock cycle. The write sequence is bank0, bank1, bank1, bank0, bank0, bank1, bank1, bank0, bank0, and so on.

マッピングロジック４１０はまた、４個の異なるＴ＿ＢＵＦＦメモリに対応する、４個の１１ビットのレジスタを備えており、４個の１１ビットのレジスタは、各メモリの書き込みに対するカウンタ値を記憶するために使用される。スロットが部分的なターボパケットだけを含んでいるかもしれないことから、レジスタが使用される。スロット処理動作の開始において、ｔｂｕｆｗｒ＿ｃｎｔ［９：０］は、対応するレジスタ値がロードされ、その後増加する。   The mapping logic 410 also includes four 11-bit registers corresponding to four different T_BUFF memories, which are used to store counter values for each memory write. Is done. Registers are used because a slot may contain only partial turbo packets. At the start of the slot processing operation, tbuwwr_cnt [9: 0] is incremented after being loaded with the corresponding register value.

ＯＩＳデータのターボパケットのサイズは大きいが、レートは低い（すなわち、ＱＰＳＫの１／５）。１つの実施形態において、最初の２つのＴ＿ＢＵＦＦメモリだけがＯＩＳターボパケットのために使用される。例えば、読み出しおよび書き込みのポーリングが、２つのＴ＿ＢＵＦＦメモリである、Ｔ＿ＢＵＦＦ０とＴ＿ＢＵＦＦ１との間で生じる。   The size of the OIS data turbo packet is large, but the rate is low (ie, 1/5 of QPSK). In one embodiment, only the first two T_BUFF memories are used for OIS turbo packets. For example, read and write polling occurs between two T_BUFF memories, T_BUFF0 and T_BUFF1.

マッピングロジック４１０およびパケットバッファ４１４は、何らかの適切なハードウェアおよび／またはソフトウェアを備えていてもよいことに注目すべきである。１つの実現は、上で相互参照された出願（代理人ドケット第０６０９４０号）中で見出すことができる。   It should be noted that the mapping logic 410 and the packet buffer 414 may comprise any suitable hardware and / or software. One realization can be found in the above-referenced application (Attorney Docket 060940).

再度図４を参照すると、１つの実施形態において、再配置システムは、コンピュータ読み取り可能媒体上に記憶された、１つ以上のプログラム命令（“命令”）を有するコンピュータプログラムを備えている。例えば、再配置パイプライン４００におけるプロセッサのような、少なくとも１つのプロセッサにより実行されるとき、コンピュータプログラムは、ここで記述した再配置システムの機能を提供する。例えば、フロッピー（登録商標）ディスク、ＣＤＲＯＭ、メモリカード、フラッシュメモリデバイス、ＲＡＭ、ＲＯＭ、または他の何らかのタイプのメモリデバイス、のようなコンピュータ読み取り可能媒体から、あるいは再配置パイプライン４００とインターフェースするコンピュータ読み取り可能媒体から、命令は再配置パイプライン４００にロードされる。別の実施形態において、再配置パイプライン４００とインターフェースする、外部のデバイスまたはネットワークリソースから、命令を再配置パイプライン４００にダウンロードしてもよい。処理ロジックにより実行されるとき、命令は、ここで記述したような再配置システムの実施形態を提供するように動作する。   Referring again to FIG. 4, in one embodiment, the relocation system comprises a computer program having one or more program instructions (“instructions”) stored on a computer readable medium. For example, when executed by at least one processor, such as a processor in relocation pipeline 400, the computer program provides the functionality of the relocation system described herein. A computer that interfaces from the computer-readable medium, such as a floppy disk, CDROM, memory card, flash memory device, RAM, ROM, or some other type of memory device, or with the relocation pipeline 400 From the readable medium, instructions are loaded into the relocation pipeline 400. In another embodiment, instructions may be downloaded to the relocation pipeline 400 from external devices or network resources that interface with the relocation pipeline 400. When executed by processing logic, the instructions operate to provide an embodiment of a relocation system as described herein.

こうして、中間メモリを除去し、処理待ち時間を最小化する方法で、再配置パイプライン４００は、並列なプロセスにおいてオンザフライでスロットデータを効率的に再配置して、デコード可能なパケットを生成させる再配置システムの実施形態を提供するように動作する。   Thus, in a manner that eliminates intermediate memory and minimizes processing latency, the relocation pipeline 400 efficiently reallocates slot data on-the-fly in parallel processes to generate decodable packets. Operates to provide an embodiment of a placement system.

図８は、再配置システムにおいて使用するための、再配置パイプラインを動作させる方法８００の実施形態を示す。例えば、以下で記述するように、再配置パイプライン３００は、方法８００の機能を提供するように動作する。   FIG. 8 illustrates an embodiment of a method 800 for operating a relocation pipeline for use in a relocation system. For example, as described below, relocation pipeline 300 operates to provide the functionality of method 800.

ブロック８０２において、有効なスロットデータを待つために、アイドル状態に入る。例えば、シンボルデインタリーブロジック４０２は、インタリーブされた変調シンボル４１６がスロットバッファ４１２中で利用可能になるのを待つ。例えば、受信ロジック４３８は、インタリーブされた変調シンボルを含む送信フレームを受信するように動作し、インタリーブされた変調シンボルは、スロットバッファ４１２中に記憶される。   In block 802, an idle state is entered to wait for valid slot data. For example, the symbol deinterleave logic 402 waits for an interleaved modulation symbol 416 to become available in the slot buffer 412. For example, receive logic 438 operates to receive a transmission frame that includes interleaved modulation symbols, and the interleaved modulation symbols are stored in slot buffer 412.

ブロック８０４において、シンボルのデインタリーブが実行される。例えば、シンボルデインタリーブロジック４０２が、インタリーブされた変調シンボル４１６をデインタリーブして、変調シンボルのストリーム４２８を生成させるように動作する。   At block 804, symbol deinterleaving is performed. For example, the symbol deinterleave logic 402 operates to deinterleave the interleaved modulation symbols 416 to generate a stream 428 of modulation symbols.

ブロック８０６において、ＬＬＲの計算が実行される。例えば、ＬＬＲ計算ロジック４０４が、ＬＬＲの計算を行うように動作し、それにより、変調シンボルのストリーム４２８を使用して、スクランブルされたＬＬＲメトリックの並列ストリーム４３０を生成させることができる。   At block 806, the LLR calculation is performed. For example, the LLR calculation logic 404 may operate to perform LLR calculations, thereby using the modulation symbol stream 428 to generate a parallel stream 430 of scrambled LLR metrics.

ブロック８０８において、ＬＬＲのデスクランブルが実行される。例えば、ＬＬＲメトリックデスクランブルロジック４０６が、デスクランブルを行うように動作し、それにより、スクランブルされたＬＬＲメトリックの並列ストリーム４３０をデスクランブルして、インタリーブされたＬＬＲメトリックの並列ストリーム４３２を生成させることができる。   At block 808, LLR descrambling is performed. For example, the LLR metric descrambling logic 406 operates to perform descrambling, thereby descrambling the scrambled LLR metric parallel stream 430 to generate the interleaved LLR metric parallel stream 432. Can do.

ブロック８１０において、ＬＬＲのデインタリーブが実行される。例えば、ＬＬＲメトリックデインタリーブロジック４０８が、デインタリーブを行うように動作し、それにより、インタリーブされたＬＬＲメトリックの並列ストリーム４３２を処理して、ＬＬＲメトリックの並列ストリーム４３４を生成させることができる。   At block 810, LLR deinterleaving is performed. For example, the LLR metric deinterleave logic 408 may operate to perform deinterleaving, thereby processing the interleaved LLR metric parallel stream 432 to generate an LLR metric parallel stream 434.

ブロック８１２において、パケットマッピングおよびパケット出力が実行される。例えば、マッピングロジック４１０が、制御信号４２４を使用して、パケットバッファ４１４の書き込みおよび読み出し動作を制御するように動作する。マッピングロジック４１０は、書き込み制御を提供して、ＬＬＲメトリックの並列ストリーム４３４がパケットバッファ４１４にどのように書き込まれるかを制御するように動作する。マッピングロジック４１０はまた、読み出し制御を提供して、記憶されたＬＬＲメトリックがパケットバッファ４１４からどのように読み出されて、デコード可能なターボパケット４１８を生成させるかを制御するように動作する。例えば、マッピングロジック４１０は、図７に関連して記述したようなパケットバッファ４１４を制御するように動作する。   At block 812, packet mapping and packet output are performed. For example, the mapping logic 410 operates to control the write and read operations of the packet buffer 414 using the control signal 424. The mapping logic 410 operates to provide write control to control how the parallel stream 434 of LLR metrics is written to the packet buffer 414. The mapping logic 410 also operates to provide read control to control how stored LLR metrics are read from the packet buffer 414 to produce a decodable turbo packet 418. For example, the mapping logic 410 operates to control the packet buffer 414 as described in connection with FIG.

こうして、再配置システムは、受信デバイスにおいて使用するためのダイナミックなパケット再配置を行う。方法８００は、ただ１つの構成を表わし、方法８００の、変更や、追加や、削除や、組み合せや、または他の修正は、実施形態の範囲内で可能であることに注目すべきである。方法８００において、シンボルのデインタリーブと、ＬＬＲの計算と、ＬＬＲメトリックのデスクランブルと、ＬＬＲメトリックのデインタリーブと、ターボパケットのマッピングとを、並列処理技術を使用して、オンザフライで実行することに対して、メモリの２つのグループだけを利用する。結果として、プロセス待ち時間およびバッファ要求が最小化される。ここで記述した再配置システムは、１つのＯＦＤＭシンボル内で処理できるＭＬＣの最大数に制限を持たないことにも注目すべきである。   Thus, the relocation system performs dynamic packet relocation for use at the receiving device. It should be noted that the method 800 represents only one configuration and that changes, additions, deletions, combinations, or other modifications of the method 800 are possible within the scope of the embodiments. In method 800, performing symbol deinterleaving, LLR calculation, LLR metric descrambling, LLR metric deinterleaving, and turbo packet mapping on-the-fly using parallel processing techniques. In contrast, only two groups of memory are used. As a result, process latency and buffer requirements are minimized. It should also be noted that the relocation system described here has no limit on the maximum number of MLCs that can be processed within one OFDM symbol.

図９はＬＬＲ計算ロジック９００の実施形態を示す。例えば、ＬＬＲ計算ロジック９００は、図４中で示したＬＬＲ計算ロジック４０４として使用するのに適している。ＬＬＲ計算ロジック９００は、ＬＬＲ発生器９０２とマルチプレクサ９０４とを備えている。発生器９０２とマルチプレクサ９０４は、何らかの適切な、プロセッサ、ＣＰＵ、ゲートアレイ、ハードウェア、および／またはソフトウェアを備えている。発生器９０２は、チャネル推定パラメータ９０６と変調シンボルデータ９０８とを受け取るように構成されている。発生器９０２は、アルゴリズムを実行して、９１０において一般的に示したＱＰＳＫおよびＱＡＭ信号を生成させるように動作する。例えば、発生器９０２はＬＬＲメトリックを計算して、ＱＰＳＫおよびＱＡＭ信号を生成させる。マルチプレクサ９０４は、９１０において示した信号を受け取り、９１２において一般的に示した、メトリックの並列ストリームを生成させるように構成されている。ＬＬＲ計算ロジック９００は、ただ１つの構成を表わし、他の構成が実施形態の範囲内で可能であることに注目すべきである。   FIG. 9 shows an embodiment of LLR calculation logic 900. For example, the LLR calculation logic 900 is suitable for use as the LLR calculation logic 404 shown in FIG. The LLR calculation logic 900 includes an LLR generator 902 and a multiplexer 904. Generator 902 and multiplexer 904 comprise any suitable processor, CPU, gate array, hardware, and / or software. Generator 902 is configured to receive channel estimation parameters 906 and modulation symbol data 908. Generator 902 operates to execute an algorithm to generate the QPSK and QAM signals generally indicated at 910. For example, the generator 902 calculates LLR metrics to generate QPSK and QAM signals. Multiplexer 904 is configured to receive the signal indicated at 910 and generate a parallel stream of metrics, generally indicated at 912. It should be noted that the LLR calculation logic 900 represents only one configuration and other configurations are possible within the scope of the embodiments.

図１０は、再配置システム１０００の実施形態を示す。再配置システム１０００は、インタリーブされた変調シンボルのストリームをデインタリーブする手段（１００２）と、ＬＬＲメトリックの並列ストリームを計算する手段（１００４）と、ＬＬＲメトリックの並列ストリームをマッピングして、デコード可能なパケットのストリームを生成させる手段（１００６）とを備えている。１つの実施形態において、手段１００２と１００４と１００６は、ここで記述した再配置システムの実施形態を提供するためのプログラム命令を実行するように構成された、１つ以上のプロセッサを備えている。   FIG. 10 illustrates an embodiment of a relocation system 1000. The relocation system 1000 can map and decode the means for deinterleaving the stream of interleaved modulation symbols (1002), the means for calculating the parallel stream of LLR metrics (1004), and the parallel stream of LLR metrics Means (1006) for generating a stream of packets. In one embodiment, the means 1002, 1004, and 1006 comprise one or more processors configured to execute program instructions to provide an embodiment of the relocation system described herein.

それゆえに、汎用目的のプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラム可能ゲートアレイ（ＦＰＧＡ）または他のプログラム可能論理デバイス、ディスクリートゲートまたはトランジスタ論理、ディスクリートハードウェアコンポーネント、あるいはここで記述した機能を実行するために設計された、これらの任意の組み合わせにより、ここで開示した実施形態に関して記述した、さまざまな実例となるロジック、論理ブロック、コンポーネント、モジュールおよび回路を実現または実行してもよい。汎用目的のプロセッサはマイクロプロセッサでもよいが、代わりに、プロセッサは任意の従来のプロセッサ、制御装置、マイクロ制御装置、または状態遷移機械であってもよい。計算デバイスの組み合わせ、例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアに関連した１つ以上のマイクロプロセッサ、または他の任意のこのような構成として、プロセッサを実現してもよい。   Therefore, general purpose processors, digital signal processors (DSPs), application specific integrated circuits (ASICs), field programmable gate arrays (FPGAs) or other programmable logic devices, discrete gate or transistor logic, discrete hardware components Or any combination of these designed to perform the functions described herein, to implement the various illustrative logic, logic blocks, components, modules, and circuits described with respect to the embodiments disclosed herein. Or it may be executed. A general purpose processor may be a microprocessor, but in the alternative, the processor may be any conventional processor, controller, microcontroller, or state machine. The processor may be implemented as a combination of computing devices, eg, a DSP and microprocessor combination, multiple microprocessors, one or more microprocessors associated with a DSP core, or any other such configuration. .

ここで開示した実施形態に関して記述した方法またはアルゴリズムのステップを、ハードウェア中で直接、プロセッサにより実行されるソフトウェアモジュール中で、またはその２つの組み合わせ中で具体化してもよい。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバルディスク、ＣＤ−ＲＯＭ、または技術的に知られている他の任意の形態の記憶媒体中に存在してもよい。プロセッサが記憶媒体から情報を読み取ることができ、記憶媒体に情報を書き込むことができるように、例示的な記憶媒体はプロセッサに結合されている。代替では、記憶媒体はプロセッサと一体化されていてもよい。プロセッサおよび記憶媒体は、ＡＳＩＣ中に存在してもよい。ＡＳＩＣはユーザ端末中に存在してもよい。代替では、プロセッサおよび記憶媒体は、ユーザ端末中にディスクリートコンポーネントとして存在してもよい。   The method or algorithm steps described with respect to the embodiments disclosed herein may be embodied directly in hardware, in a software module executed by a processor, or in a combination of the two. A software module resides in RAM memory, flash memory, ROM memory, EPROM memory, EEPROM memory, registers, hard disk, removable disk, CD-ROM, or any other form of storage medium known in the art. May be. An exemplary storage medium is coupled to the processor such that the processor can read information from, and write information to, the storage medium. In the alternative, the storage medium may be integral to the processor. The processor and storage medium may reside in an ASIC. The ASIC may be present in the user terminal. In the alternative, the processor and the storage medium may reside as discrete components in a user terminal.

いかなる当業者であっても本発明を作成または使用できるように、開示した実施形態の記述をこれまでに提供している。これらの実施形態に対してさまざまな修正が当業者に容易に明らかであり、本発明の精神または範囲から逸脱することなく、ここで規定した一般的な原理を、例えば、インスタントメッセージングサービスまたは何らかの一般的なワイヤレスデータ通信アプリケーションにおけるような、他の実施形態に適用してもよい。したがって、本発明は、ここで示した実施形態に限定されるように意図されていないが、ここで開示した原理および新規な特徴に矛盾しない最も広い範囲に一致すべきである。語“例示的な”は、“例、具体例、または実例としての機能を果たすこと”を意味するようにここではもっぱら使用されている。“例示的な”としてここで記述した任意の実施形態は、必ずしも他の実施形態に対して好ましいまたは有利であるように解釈される必要はない。   The previous description of the disclosed embodiments is provided to enable any person skilled in the art to make or use the present invention. Various modifications to these embodiments will be readily apparent to those skilled in the art, and the general principles defined herein may be used, for example, as an instant messaging service or some general public, without departing from the spirit or scope of the invention. Other embodiments may be applied, such as in typical wireless data communication applications. Accordingly, the present invention is not intended to be limited to the embodiments shown herein but is to be accorded the widest scope consistent with the principles and novel features disclosed herein. The word “exemplary” is used exclusively herein to mean “serving as an example, instance, or illustration”. Any embodiment described herein as "exemplary" is not necessarily to be construed as preferred or advantageous over other embodiments.

したがって、再配置システムの実施形態をここで図示および記述してきたが、実施形態の精神または本質的な特性から逸脱することなく、実施形態に対してさまざまな変更を実施できることが理解される。それゆえに、ここでの開示および記述は、例示的であるように向けられており、特許請求の範囲において示される発明の範囲を限定しない。   Thus, while embodiments of relocation systems have been shown and described herein, it is understood that various changes can be made to the embodiments without departing from the spirit or essential characteristics of the embodiments. Therefore, the disclosure and description herein are intended to be exemplary and do not limit the scope of the invention as set forth in the claims.

図１は、再配置システムの実施形態を備えるネットワークを示す。FIG. 1 shows a network comprising an embodiment of a relocation system. 図２は、ＯＦＤＭデータスロットと、論理チャネルに対するスロットの割り振りとを図示する、再配置システムを使用するためのフレーム２００の実施形態を示す。FIG. 2 shows an embodiment of a frame 200 for using a relocation system illustrating OFDM data slots and slot allocation for logical channels. 図３は、再配置システムにおいて使用するための変調テーブルの実施形態を示す。FIG. 3 shows an embodiment of a modulation table for use in a relocation system. 図４は、再配置システムにおいて使用するための再配置パイプラインの実施形態を示す。FIG. 4 illustrates an embodiment of a relocation pipeline for use in a relocation system. 図５は、再配置システムにおいて使用するためのＰＮシーケンス発生器の実施形態を示す。FIG. 5 shows an embodiment of a PN sequence generator for use in a relocation system. 図６は、再配置システムにおいて使用するためのデインタリーブテーブルロジックの実施形態を示す。FIG. 6 illustrates an embodiment of deinterleave table logic for use in a relocation system. 図７は、再配置システムにおいて使用するためのパケットバッファの実施形態を示す。FIG. 7 shows an embodiment of a packet buffer for use in a relocation system. 図８は、再配置システムにおいて使用するための、再配置パイプラインを動作する方法の実施形態を示す。FIG. 8 illustrates an embodiment of a method for operating a relocation pipeline for use in a relocation system. 図９は、再配置システムにおいて使用するためのＬＬＲ計算ロジックの実施形態を示す。FIG. 9 illustrates an embodiment of LLR calculation logic for use in a relocation system. 図１０は、再配置システムの実施形態を示す。FIG. 10 illustrates an embodiment of a relocation system.

Claims (35)

オンザフライでスロットデータを処理して、デコード可能なパケットを生成させ、前記スロットデータは、インタリーブされた変調シンボルを含む方法において、
前記方法は、
前記インタリーブされた変調シンボルのストリームをデインタリーブして、変調シンボルのストリームを生成させることと、
前記変調シンボルのストリームに基づいて、ＬＬＲメトリックの並列ストリームを計算することと、
前記ＬＬＲメトリックの並列ストリームをマッピングして、デコード可能なパケットのストリームを生成させることとを含む方法。 Processing slot data on-the-fly to generate a decodable packet, wherein the slot data includes interleaved modulation symbols;
The method
Deinterleaving the interleaved stream of modulation symbols to generate a stream of modulation symbols;
Calculating a parallel stream of LLR metrics based on the stream of modulation symbols;
Mapping the parallel stream of LLR metrics to generate a stream of decodable packets. 前記計算することは、
前記変調シンボルのストリームに基づいて、スクランブルされたＬＬＲメトリックの並列ストリームを計算することと、
前記スクランブルされたＬＬＲメトリックの並列ストリームをデスクランブルして、インタリーブされたＬＬＲメトリックの並列ストリームを生成させることと、
前記インタリーブされたＬＬＲメトリックの並列ストリームをデインタリーブして、前記ＬＬＲメトリックの並列ストリームを生成させることとを含む請求項１記載の方法。 Said calculating is
Calculating a parallel stream of scrambled LLR metrics based on the stream of modulation symbols;
Descrambling the scrambled parallel stream of LLR metrics to generate a parallel stream of interleaved LLR metrics;
The method of claim 1, comprising deinterleaving the interleaved LLR metric parallel streams to generate the LLR metric parallel streams. チャネル推定パラメータを使用して、前記スクランブルされたＬＬＲメトリックの並列ストリームを計算することをさらに含む請求項２記載の方法。   The method of claim 2, further comprising calculating a parallel stream of the scrambled LLR metrics using channel estimation parameters. 擬似ランダムシーケンスを使用して、前記スクランブルされたＬＬＲメトリックの並列ストリームをデスクランブルすることをさらに含む請求項２記載の方法。   The method of claim 2, further comprising descrambling the parallel stream of scrambled LLR metrics using a pseudo-random sequence. デインタリーブテーブルを使用して、前記インタリーブされたＬＬＲメトリックの並列ストリームをデインタリーブすることをさらに含む請求項２記載の方法。   The method of claim 2, further comprising deinterleaving the parallel stream of the interleaved LLR metrics using a deinterleave table. パケットバッファを使用して、前記ＬＬＲメトリックの並列ストリームをマッピングすることをさらに含む請求項１記載の方法。   The method of claim 1, further comprising mapping a parallel stream of the LLR metrics using a packet buffer. ＯＦＤＭ送信フレームにおいて、前記インタリーブされた変調シンボルを受信することをさらに含む請求項１記載の方法。   The method of claim 1, further comprising receiving the interleaved modulation symbols in an OFDM transmission frame. オンザフライでスロットデータを処理して、デコード可能なパケットを生成させ、前記スロットデータは、インタリーブされた変調シンボルを含む装置において、
前記装置は、
前記インタリーブされた変調シンボルのストリームをデインタリーブして、変調シンボルのストリームを生成させるように構成されたデインタリーブロジックと、
前記変調シンボルのストリームに基づいて、ＬＬＲメトリックの並列ストリームを生成させるように構成されたメトリック処理ロジックと、
前記ＬＬＲメトリックの並列ストリームをマッピングして、デコード可能なパケットのストリームを生成させるように構成されたマッピングロジックとを具備する装置。 Processing the slot data on-the-fly to produce a decodable packet, wherein the slot data comprises an interleaved modulation symbol;
The device is
Deinterleave logic configured to deinterleave the interleaved stream of modulation symbols to generate a stream of modulation symbols;
Metric processing logic configured to generate a parallel stream of LLR metrics based on the stream of modulation symbols;
Mapping logic configured to map the parallel stream of LLR metrics to generate a stream of decodable packets. 前記メトリック処理ロジックは、
前記変調シンボルのストリームに基づいて、スクランブルされたＬＬＲメトリックの並列ストリームを計算するように構成された計算ロジックと、
前記スクランブルされたＬＬＲメトリックの並列ストリームをデスクランブルして、インタリーブされたＬＬＲメトリックの並列ストリームを生成させるように構成されたデスクランブルロジックと、
前記インタリーブされたＬＬＲメトリックの並列ストリームをデインタリーブして、前記ＬＬＲメトリックの並列ストリームを生成させるように構成されたデインタリーブロジックとを備えている請求項８記載の装置。 The metric processing logic is
Calculation logic configured to calculate a parallel stream of scrambled LLR metrics based on the stream of modulation symbols;
Descrambling logic configured to descramble the scrambled parallel stream of LLR metrics to generate a parallel stream of interleaved LLR metrics;
9. The apparatus of claim 8, comprising deinterleaving logic configured to deinterleave the parallel stream of interleaved LLR metrics to generate the parallel stream of LLR metrics. 前記計算ロジックは、チャネル推定パラメータを使用して、前記スクランブルされたＬＬＲメトリックの並列ストリームを計算するように構成されている請求項９記載の装置。   The apparatus of claim 9, wherein the calculation logic is configured to calculate a parallel stream of the scrambled LLR metrics using channel estimation parameters. 前記デスクランブルロジックは、擬似ランダムシーケンスを使用して、前記スクランブルされたＬＬＲメトリックの並列ストリームをデスクランブルするように構成されている請求項９記載の装置。   The apparatus of claim 9, wherein the descrambling logic is configured to descramble the scrambled parallel stream of LLR metrics using a pseudo-random sequence. 前記デインタリーブロジックは、デインタリーブテーブルを使用して、前記インタリーブされたＬＬＲメトリックの並列ストリームをデインタリーブするように構成されている請求項９記載の装置。   The apparatus of claim 9, wherein the deinterleaving logic is configured to deinterleave the parallel stream of the interleaved LLR metrics using a deinterleaving table. 前記マッピングロジックは、パケットバッファを使用して、前記ＬＬＲメトリックの並列ストリームをマッピングするように構成されている請求項８記載の装置。   The apparatus of claim 8, wherein the mapping logic is configured to map the parallel stream of LLR metrics using a packet buffer. ＯＦＤＭ送信フレームにおいて、前記インタリーブされた変調シンボルを受信するように構成された受信ロジックをさらに具備する請求項８記載の装置。   The apparatus of claim 8, further comprising receive logic configured to receive the interleaved modulation symbols in an OFDM transmission frame. オンザフライでスロットデータを処理して、デコード可能なパケットを生成させ、前記スロットデータは、インタリーブされた変調シンボルを含む装置において、
前記装置は、
前記インタリーブされた変調シンボルのストリームをデインタリーブして、変調シンボルのストリームを生成させる手段と、
前記変調シンボルのストリームに基づいて、ＬＬＲメトリックの並列ストリームを計算する手段と、
前記ＬＬＲメトリックの並列ストリームをマッピングして、デコード可能なパケットのストリームを生成させる手段とを具備する装置。 Processing the slot data on-the-fly to produce a decodable packet, wherein the slot data comprises an interleaved modulation symbol;
The device is
Means for deinterleaving the interleaved stream of modulation symbols to generate a stream of modulation symbols;
Means for calculating a parallel stream of LLR metrics based on the stream of modulation symbols;
Means for mapping the parallel streams of LLR metrics to generate a stream of decodable packets. 前記計算することは、
前記変調シンボルのストリームに基づいて、スクランブルされたＬＬＲメトリックの並列ストリームを計算する手段と、
前記スクランブルされたＬＬＲメトリックの並列ストリームをデスクランブルして、インタリーブされたＬＬＲメトリックの並列ストリームを生成させる手段と、
前記インタリーブされたＬＬＲメトリックの並列ストリームをデインタリーブして、前記ＬＬＲメトリックの並列ストリームを生成させる手段とを備えている請求項１５記載の装置。 Said calculating is
Means for calculating a parallel stream of scrambled LLR metrics based on the stream of modulation symbols;
Means for descrambling the scrambled parallel stream of LLR metrics to generate a parallel stream of interleaved LLR metrics;
16. The apparatus of claim 15, comprising: means for deinterleaving the interleaved LLR metric parallel stream to generate the LLR metric parallel stream. チャネル推定パラメータを使用して、前記スクランブルされたＬＬＲメトリックの並列ストリームを計算する手段をさらに具備する請求項１６記載の装置。   The apparatus of claim 16, further comprising means for calculating a parallel stream of the scrambled LLR metrics using channel estimation parameters. 擬似ランダムシーケンスを使用して、前記スクランブルされたＬＬＲメトリックの並列ストリームをデスクランブルする手段をさらに具備する請求項１６記載の装置。   The apparatus of claim 16, further comprising means for descrambling the parallel stream of scrambled LLR metrics using a pseudo-random sequence. デインタリーブテーブルを使用して、前記インタリーブされたＬＬＲメトリックの並列ストリームをデインタリーブする手段をさらに具備する請求項１６記載の装置。   17. The apparatus of claim 16, further comprising means for deinterleaving the parallel stream of interleaved LLR metrics using a deinterleave table. パケットバッファを使用して、前記ＬＬＲメトリックの並列ストリームをマッピングする手段をさらに具備する請求項１５記載の装置。   The apparatus of claim 15, further comprising means for mapping the parallel stream of LLR metrics using a packet buffer. ＯＦＤＭ送信フレームにおいて、前記インタリーブされた変調シンボルを受信する手段をさらに具備する請求項１５記載の装置。   The apparatus of claim 15, further comprising means for receiving the interleaved modulation symbols in an OFDM transmission frame. 少なくとも１つのプロセッサにより実行されるとき、オンザフライでスロットデータを処理して、デコード可能なパケットを生成させるように動作するコンピュータプログラムを備え、前記スロットデータは、インタリーブされた変調シンボルを含むコンピュータ読み取り可能媒体において、
前記コンピュータプログラムは、
前記インタリーブされた変調シンボルのストリームをデインタリーブして、変調シンボルのストリームを生成させる命令と、
前記変調シンボルのストリームに基づいて、ＬＬＲメトリックの並列ストリームを計算する命令と、
前記ＬＬＲメトリックの並列ストリームをマッピングして、デコード可能なパケットのストリームを生成させる命令とを含むコンピュータ読み取り可能媒体。 Comprising a computer program operable to process slot data on-the-fly to generate a decodable packet when executed by at least one processor, the slot data comprising interleaved modulation symbols In the medium,
The computer program is
Instructions for deinterleaving the interleaved stream of modulation symbols to generate a stream of modulation symbols;
Instructions for calculating a parallel stream of LLR metrics based on the stream of modulation symbols;
A computer readable medium comprising instructions for mapping the parallel stream of LLR metrics to generate a stream of decodable packets. 前記計算することは、
前記変調シンボルのストリームに基づいて、スクランブルされたＬＬＲメトリックの並列ストリームを計算する命令と、
前記スクランブルされたＬＬＲメトリックの並列ストリームをデスクランブルして、インタリーブされたＬＬＲメトリックの並列ストリームを生成させる命令と、
前記インタリーブされたＬＬＲメトリックの並列ストリームをデインタリーブして、前記ＬＬＲメトリックの並列ストリームを生成させる命令とを含む請求項２２記載のコンピュータプログラム。 Said calculating is
Instructions for calculating a parallel stream of scrambled LLR metrics based on the stream of modulation symbols;
Instructions to descramble the scrambled parallel stream of LLR metrics to generate a parallel stream of interleaved LLR metrics;
23. The computer program product of claim 22, comprising instructions for deinterleaving the interleaved LLR metric parallel stream to generate the LLR metric parallel stream. チャネル推定パラメータを使用して、前記スクランブルされたＬＬＲメトリックの並列ストリームを計算する命令をさらに含む請求項２３記載のコンピュータプログラム。   24. The computer program product of claim 23, further comprising instructions for calculating a parallel stream of the scrambled LLR metrics using channel estimation parameters. 擬似ランダムシーケンスを使用して、前記スクランブルされたＬＬＲメトリックの並列ストリームをデスクランブルする命令をさらに含む請求項２３記載のコンピュータプログラム。   24. The computer program product of claim 23, further comprising instructions for descrambling the parallel stream of scrambled LLR metrics using a pseudo-random sequence. デインタリーブテーブルを使用して、前記インタリーブされたＬＬＲメトリックの並列ストリームをデインタリーブする命令をさらに含む請求項２３記載のコンピュータプログラム。   24. The computer program product of claim 23, further comprising instructions for deinterleaving the parallel stream of the interleaved LLR metrics using a deinterleave table. パケットバッファを使用して、前記ＬＬＲメトリックの並列ストリームをマッピングする命令をさらに含む請求項２２記載のコンピュータプログラム。   23. The computer program product of claim 22, further comprising instructions for mapping the parallel stream of LLR metrics using a packet buffer. ＯＦＤＭ送信フレームにおいて、前記インタリーブされた変調シンボルを受信する命令をさらに含む請求項２２記載のコンピュータプログラム。   23. The computer program product of claim 22, further comprising instructions for receiving the interleaved modulation symbols in an OFDM transmission frame. オンザフライでスロットデータを処理する方法を実行して、デコード可能なパケットを生成させるように構成され、前記スロットデータは、インタリーブされた変調シンボルを含む少なくとも１つのプロセッサにおいて、
前記方法は、
前記インタリーブされた変調シンボルのストリームをデインタリーブして、変調シンボルのストリームを生成させることと、
前記変調シンボルのストリームに基づいて、ＬＬＲメトリックの並列ストリームを計算することと、
前記ＬＬＲメトリックの並列ストリームをマッピングして、デコード可能なパケットのストリームを生成させることとを含む少なくとも１つのプロセッサ。 Configured to perform a method of processing slot data on the fly to generate a decodable packet, wherein the slot data comprises at least one processor including interleaved modulation symbols;
The method
Deinterleaving the interleaved stream of modulation symbols to generate a stream of modulation symbols;
Calculating a parallel stream of LLR metrics based on the stream of modulation symbols;
Mapping the parallel stream of LLR metrics to generate a stream of decodable packets. 前記計算することは、
前記変調シンボルのストリームに基づいて、スクランブルされたＬＬＲメトリックの並列ストリームを計算することと、
前記スクランブルされたＬＬＲメトリックの並列ストリームをデスクランブルして、インタリーブされたＬＬＲメトリックの並列ストリームを生成させることと、
前記インタリーブされたＬＬＲメトリックの並列ストリームをデインタリーブして、前記ＬＬＲメトリックの並列ストリームを生成させることとを含む請求項２９記載の方法。 Said calculating is
Calculating a parallel stream of scrambled LLR metrics based on the stream of modulation symbols;
Descrambling the scrambled parallel stream of LLR metrics to generate a parallel stream of interleaved LLR metrics;
30. The method of claim 29, comprising deinterleaving the interleaved LLR metric parallel stream to generate the LLR metric parallel stream. チャネル推定パラメータを使用して、前記スクランブルされたＬＬＲメトリックの並列ストリームを計算することをさらに含む請求項３０記載の方法。   31. The method of claim 30, further comprising calculating a parallel stream of the scrambled LLR metrics using channel estimation parameters. 擬似ランダムシーケンスを使用して、前記スクランブルされたＬＬＲメトリックの並列ストリームをデスクランブルすることをさらに含む請求項３０記載の方法。   31. The method of claim 30, further comprising descrambling the parallel stream of scrambled LLR metrics using a pseudo-random sequence. デインタリーブテーブルを使用して、前記インタリーブされたＬＬＲメトリックの並列ストリームをデインタリーブすることをさらに含む請求項３０記載の方法。   31. The method of claim 30, further comprising deinterleaving the parallel stream of the interleaved LLR metrics using a deinterleave table. パケットバッファを使用して、前記ＬＬＲメトリックの並列ストリームをマッピングすることをさらに含む請求項２９記載の方法。   30. The method of claim 29, further comprising mapping a parallel stream of the LLR metrics using a packet buffer. ＯＦＤＭ送信フレームにおいて、前記インタリーブされた変調シンボルを受信することをさらに含む請求項２９記載の方法。   30. The method of claim 29, further comprising receiving the interleaved modulation symbols in an OFDM transmission frame.
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