JP2009531987A - Viterbiパック命令 - Google Patents
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Abstract
Description
ここでRDは目的レジスタ130であり、P0は第1のプレディケートレジスタ110であり、P1は第2のプレディケートレジスタ120である。
Claims (24)
- Viterbiパック方法であって、
第1のマスクされたデータを生成するために、第1のマスキング値を用いて第1のプレディケートレジスタのコンテンツをマスクし、第2のマスクされたデータを生成するために、第2のマスキング値を用いて第2のプレディケートレジスタのコンテンツをマスクすることと、
前記第1のマスクされたデータと前記第2のマスクされたデータとを目的レジスタ内へ書き込むことと
を備える方法。 - 前記第1のマスクされたデータは、前記第1のプレディケートレジスタのコンテンツの偶数ビットと、前記第2のプレディケートレジスタのコンテンツの奇数ビットとを備える請求項1に記載のViterbiパック方法。
- 前記書き込むことの前に、前記第1のマスクされたデータと前記第2のマスクされたデータとの論理和をとることを更に備える請求項1に記載のViterbiパック方法。
- 前記第1のプレディケートレジスタのコンテンツをマスクすることは、前記第1のプレディケートレジスタのコンテンツと前記第1のマスキング値との論理積をとることを備え、前記第2のプレディケートレジスタのコンテンツをマスクすることは、前記第2のプレディケートレジスタのコンテンツと前記第2のマスキング値との論理積をとることを備える請求項1に記載のViterbiパック方法。
- 前記第1のマスキング値は16進法の55を備え、前記第2のマスキング値は16進法のAAを備える請求項4に記載のViterbiパック方法。
- ビットワイズ方式で動作する請求項1に記載のViterbiパック方法。
- Viterbiパック回路を有するデバイスであって、前記Viterbiパック回路が、
第1のプレディケートレジスタと、
第2のプレディケートレジスタと、
目的レジスタと、
少なくとも1つのメモリと、
前記第1のプレディケートレジスタに接続された第1の入力と、前記少なくとも1つのメモリに接続された第2の入力と、出力とを有する第1のANDゲートと、
前記第2のプレディケートレジスタに接続された第1の入力と、前記少なくとも1つのメモリに接続された第2の入力と、出力とを有する第2のANDゲートと、
前記第1のANDゲートの出力に接続された第1の入力と、前記第2のANDゲートの出力に接続された第2の入力と、前記目的レジスタに接続された出力とを有するORゲートと
を備えるデバイス。 - 前記少なくとも1つのメモリが、第1のマスキング値と第2のマスキング値とを格納する請求項7に記載のデバイス。
- 前記第1のマスキング値は16進法の55を備え、前記第2のマスキング値は16進法のAAを備える請求項8に記載のデバイス。
- デジタル信号プロセッサを更に備える請求項7に記載のデバイス。
- 無線通信デバイスを更に備える請求項7に記載のデバイス。
- Viterbiパックを実行するように構成されたデバイスであって、
第1のマスクされたデータを生成するために、第1のマスキング値を用いて第1のプレディケートレジスタのコンテンツをマスクし、第2のマスクされたデータを生成するために、第2のマスキング値を用いて第2のプレディケートレジスタのコンテンツをマスクする手段と、
前記第1のマスクされたデータと前記第2のマスクされたデータとを目的レジスタ内へ書き込む手段と
を備えるデバイス。 - 前記第1のマスクされたデータは、前記第1のプレディケートレジスタのコンテンツの偶数ビットと、前記第2のプレディケートレジスタのコンテンツの奇数ビットとを備える請求項12に記載のデバイス。
- 前記第1のマスクされたデータと前記第2のマスクされたデータとの論理和をとる手段を更に備える請求項12に記載のデバイス。
- 前記第1のプレディケートレジスタのコンテンツと前記第1のマスキング値との論理積をとる手段と、
前記第2のプレディケートレジスタのコンテンツと前記第2のマスキング値との論理積をとる手段と
を更に備える請求項12に記載のデバイス。 - 前記第1のマスキング値は16進法の55を備え、前記第2のマスキング値は16進法のAAを備える請求項15に記載のデバイス。
- デジタル信号プロセッサを更に備える請求項12に記載のデバイス。
- 無線通信デバイスを更に備える請求項12に記載のデバイス。
- Viterbiパック方法の各ステップを実行するために機械によって実行可能な命令のプログラムを組み込んだ、前記機械によって読取可能なプログラム記憶媒体であって、前記方法は、
第1のマスクされたデータを生成するために、第1のマスキング値を用いて第1のプレディケートレジスタのコンテンツをマスクし、第2のマスクされたデータを生成するために、第2のマスキング値を用いて第2のプレディケートレジスタのコンテンツをマスクすることと、
前記第1のマスクされたデータと前記第2のマスクされたデータとを目的レジスタ内へ書き込むことと
を備えるプログラム記憶媒体。 - 前記第1のマスクされたデータは、前記第1のプレディケートレジスタのコンテンツの偶数ビットと、前記第2のプレディケートレジスタのコンテンツの奇数ビットとを備える請求項19に記載のプログラム記憶媒体。
- 前記方法は、前記書き込むことの前に、前記第1のマスクされたデータと前記第2のマスクされたデータとの論理和をとることを更に備える請求項19に記載のプログラム記憶媒体。
- 前記第1のプレディケートレジスタのコンテンツをマスクすることは、前記第1のプレディケートレジスタのコンテンツと前記第1のマスキング値との論理積をとることを備え、前記第2のプレディケートレジスタのコンテンツをマスクすることは、前記第2のプレディケートレジスタのコンテンツと前記第2のマスキング値との論理積をとることを備える請求項19に記載のプログラム記憶媒体。
- 前記第1のマスキング値は16進法の55を備え、前記第2のマスキング値は16進法のAAを備える請求項22に記載のプログラム記憶媒体。
- 前記方法がビットワイズ方式で動作する請求項19に記載のプログラム記憶媒体。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/389,443 US8290095B2 (en) | 2006-03-23 | 2006-03-23 | Viterbi pack instruction |
US11/389,443 | 2006-03-23 | ||
PCT/US2007/064816 WO2007109793A2 (en) | 2006-03-23 | 2007-03-23 | Viterbi pack instruction |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009531987A true JP2009531987A (ja) | 2009-09-03 |
JP5180186B2 JP5180186B2 (ja) | 2013-04-10 |
Family
ID=38523331
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009503182A Expired - Fee Related JP5180186B2 (ja) | 2006-03-23 | 2007-03-23 | Viterbiパック命令 |
Country Status (11)
Country | Link |
---|---|
US (1) | US8290095B2 (ja) |
EP (1) | EP1997229A2 (ja) |
JP (1) | JP5180186B2 (ja) |
KR (3) | KR101585492B1 (ja) |
CN (1) | CN101405945B (ja) |
BR (1) | BRPI0708809A2 (ja) |
CA (1) | CA2643940A1 (ja) |
IN (1) | IN266883B (ja) |
MX (1) | MX2008011985A (ja) |
RU (1) | RU2008141908A (ja) |
WO (1) | WO2007109793A2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9354877B2 (en) * | 2011-12-23 | 2016-05-31 | Intel Corporation | Systems, apparatuses, and methods for performing mask bit compression |
US9367309B2 (en) | 2013-09-24 | 2016-06-14 | Apple Inc. | Predicate attribute tracker |
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US10061584B2 (en) | 2015-09-19 | 2018-08-28 | Microsoft Technology Licensing, Llc | Store nullification in the target field |
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-
2006
- 2006-03-23 US US11/389,443 patent/US8290095B2/en active Active
-
2007
- 2007-03-23 KR KR1020127022669A patent/KR101585492B1/ko active IP Right Grant
- 2007-03-23 BR BRPI0708809-4A patent/BRPI0708809A2/pt not_active IP Right Cessation
- 2007-03-23 JP JP2009503182A patent/JP5180186B2/ja not_active Expired - Fee Related
- 2007-03-23 KR KR1020087025411A patent/KR20080112311A/ko not_active Application Discontinuation
- 2007-03-23 CA CA002643940A patent/CA2643940A1/en not_active Abandoned
- 2007-03-23 IN IN2124MUN2008 patent/IN266883B/en unknown
- 2007-03-23 MX MX2008011985A patent/MX2008011985A/es not_active Application Discontinuation
- 2007-03-23 CN CN2007800095654A patent/CN101405945B/zh not_active Expired - Fee Related
- 2007-03-23 KR KR20157006068A patent/KR20150038630A/ko not_active Application Discontinuation
- 2007-03-23 EP EP07759275A patent/EP1997229A2/en not_active Ceased
- 2007-03-23 WO PCT/US2007/064816 patent/WO2007109793A2/en active Application Filing
- 2007-03-23 RU RU2008141908/09A patent/RU2008141908A/ru not_active Application Discontinuation
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Also Published As
Publication number | Publication date |
---|---|
US20070223629A1 (en) | 2007-09-27 |
IN266883B (ja) | 2015-06-11 |
JP5180186B2 (ja) | 2013-04-10 |
CN101405945A (zh) | 2009-04-08 |
KR20150038630A (ko) | 2015-04-08 |
US8290095B2 (en) | 2012-10-16 |
WO2007109793A3 (en) | 2007-12-27 |
CN101405945B (zh) | 2013-03-27 |
KR20120116500A (ko) | 2012-10-22 |
CA2643940A1 (en) | 2007-09-27 |
EP1997229A2 (en) | 2008-12-03 |
KR101585492B1 (ko) | 2016-01-22 |
MX2008011985A (es) | 2008-10-03 |
RU2008141908A (ru) | 2010-04-27 |
BRPI0708809A2 (pt) | 2011-06-14 |
WO2007109793A2 (en) | 2007-09-27 |
KR20080112311A (ko) | 2008-12-24 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110624 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110726 |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111026 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120417 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20120717 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20120724 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120815 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121211 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130110 |
|
R150 | Certificate of patent or registration of utility model |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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LAPS | Cancellation because of no payment of annual fees |