JP2009531987A

JP2009531987A - Ｖｉｔｅｒｂｉパック命令

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Publication number: JP2009531987A
Application number: JP2009503182A
Authority: JP
Inventors: ジェング、マオ; コドレスキュ、ルシアン
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2006-03-23
Filing date: 2007-03-23
Publication date: 2009-09-03
Anticipated expiration: 2027-03-23
Also published as: US20070223629A1; IN266883B; JP5180186B2; CN101405945A; KR20150038630A; US8290095B2; WO2007109793A3; CN101405945B; KR20120116500A; CA2643940A1; EP1997229A2; KR101585492B1; MX2008011985A; RU2008141908A; BRPI0708809A2; WO2007109793A2; KR20080112311A

Abstract

第１のマスキング値を用いて第１のプレディケートレジスタのコンテンツをマスクし、第２のマスキング値を用いて第２のプレディケートレジスタのコンテンツをマスクするＶｉｔｅｒｂｉパック命令が開示される。その結果生じるマスクされたデータは、目的レジスタへ書き込まれる。Ｖｉｔｅｒｂｉパック命令は、ハードウェア、ファームウェア、ソフトウェア、又はこれらの任意の組み合わせにおいて実現されうる。

Description

本開示は、一般にＶｉｔｅｒｂｉパック命令に関する。特に、複数のプレディケートレジスタから単一の目的レジスタへビットをパックするＶｉｔｅｒｂｉパック命令に関する。

Ｖｉｔｅｒｂｉアルゴリズムは、通信において便利なアルゴリズムである。Ｖｉｔｅｒｂｉアルゴリズムは、無線通信システムにおいて、重畳コードを復号するために用いられることができる。このようなコードは、単なる一例として、符号分割多元接続（ＣＤＭＡ）、ＣＤＭＡ２０００、広帯域符号分割多元接続（ＷＣＤＭＡ）、時分割同期符号分割多元接続（ＴＤ−ＳＣＤＭＡ）、及びグローバル・システム・フォー・モバイル・コミュニケーション（ＧＳＭ）のような多数の形式の無線通信において用いられる。Ｖｉｔｅｒｂｉアルゴリズムはまた、８０２．１１無線ローカルアクセスネットワーク（ＷＬＡＮ）において、音声認識における誤り補正スキームとしても用いられ、その他多数の目的のために用いられることができる。

Ｖｉｔｅｒｂｉアルゴリズムを用いると、各状態へ導く複数のパスを伴う複数の状態が存在する状態のトレリスの中に、（しばしばＶｉｔｅｒｂｉパスと称される）最もありそうな隠蔽状態のシーケンスが見られる。状態間のどの遷移が（しばしば残存パスと称される）最もありそうな遷移かを決定するために、異なる遷移の可能性を比較することができる。残存パスは、トレリスにわたって、関連する状態遷移期間の各々に関して決定されることができる。Ｖｉｔｅｒｂｉデコーダでは、例えばトレースバックが、出力ビットを生成するために残存パスとともに後に実行される。

Ｖｉｔｅｒｂｉアルゴリズムを実行する場合、一般的に、異なる遷移の可能性を表すパスメトリックを生成し比較する。フラグビットは、このような比較の出力を表すことができる。この出力は、例えば後でトレースバックを実行する時に用いられるために、メモリ内に格納されうる。別々のレジスタからメモリ内へ書き込まれたいくつかの比較の結果を有することは、より多くのメモリを占有する。

例えばＷＣＤＭＡ及びＣＤＭＡ２０００のような３Ｇ無線通信システムにおいて、もし２つのパスメトリックの比較の出力を表すフラグの各々が、メモリの別々のバイトに格納されれば、２６８ｘ２５６バイト＝６８キロバイトのメモリが必要である。しかし、もしこれらのビットがバイトではなくビットとして格納されることができれば、２６８ｘ２５６／８＝８キロバイトのメモリで済む。

より多くのセーブ動作が必要とされることによって、速度に悪影響がもたらされる。これは、キャッシュミスの可能性を高くする。加えて、もしフラグが自然な順番で格納されなければ、トレースバックを実行するためにより多くのサイクルが必要である。

Ｖｉｔｅｒｂｉアルゴリズムは、例えば多数の無線通信システムで用いられる重畳コードを復号するために不可欠であるので、アルゴリズムの実行の速度は、例えば無線通信システムの実行に直接的に影響する。

従って、処理時間を短縮しメモリスペースをセーブするために、複数のプレディケートレジスタ内のビットを単一の目的レジスタ内へパックするＶｉｔｅｒｂｉパック命令を提供することが有利であろう。

発明の概要

Ｖｉｔｅｒｂｉパック命令が開示される。Ｖｉｔｅｒｂｉパック命令は、１つのプレディケートレジスタの選択されたビットと別のプレディケートレジスタの選択されたビットとを、単一の目的レジスタ内へパックすることを含む。

特定の実施形態において、Ｖｉｔｅｒｂｉパック命令は、第１のマスキング値を用いて第１のプレディケートレジスタのコンテンツをマスクし、第２のマスキング値を用いて第２のプレディケートレジスタのコンテンツをマスクする。その結果生じるマスクされたデータは、目的レジスタへ書き込まれる。別の特定の実施形態において、第１のマスキング値は１６進法の５５であり、第２のマスキング値は１６進法のＡＡである。更なる特定の実施形態において、結果として生じるマスクされたデータは、目的レジスタへ書き込まれる前に、論理和をとられる。

別の特定の実施形態において、Ｖｉｔｅｒｂｉパック命令は、Ｖｉｔｅｒｂｉパック回路を備える。Ｖｉｔｅｒｂｉパック回路は、第１及び第２のプレディケートレジスタと、目的レジスタと、メモリと、第１及び第２のＡＮＤゲートと、ＯＲゲートとを備える。

また別の特定の実施形態において、Ｖｉｔｅｒｂｉパック命令を動作させるデジタル信号プロセッサが開示される。別の特定の実施形態において、Ｖｉｔｅｒｂｉパック命令を備える無線通信デバイスが開示される。

本明細書に開示される１つ又は複数の実施形態の利点は、Ｖｉｔｅｒｂｉアルゴリズムを実行する時間を低減することを含むことができる。

本明細書に開示される１つ又は複数の実施形態の利点は、メモリスペースをセーブすることを含むことができる。

別の利点は、無線通信システムにおける例えばセルラー電話のような無線通信デバイスに関するより短い取得時間を含むことができる。

本開示のその他の局面、利点、及び特徴が、特許請求の範囲、詳細な説明、及び図面の簡単な説明を含む本出願全体を精査した後で明らかになるであろう。

詳細な説明

本明細書に記載される実施形態の局面及びそれに伴う利点が、添付の図面と関連して考慮される場合、以下の詳細な説明の参照によってより容易に明らかになるであろう。

図１は、例えばＶｉｔｅｒｂｉアルゴリズムに関連するような状態のトレリスの例を示す。この例において、１６の起こりうる状態（０乃至１５）が示される。図示されるように、右側の状態０乃至７の各々は、左側の異なる２つの状態から到達されることができる。例えば状態０は、状態０又は状態８の何れかから到達されることができる。

図２は、図１に示す状態間の起こりうる遷移を示すベクトル図である。この例において、４つのベクトルＡ乃至Ｄが示される。ベクトルＡは、状態０、１、２及び３から状態０、２、４及び６への遷移を表す。ベクトルＢは、状態８、９、１０及び１１から状態０、２、４及び６への遷移を表す。ベクトルＣは、状態０、１、２及び３から状態１、３、５及び７への遷移を表す。ベクトルＤは、状態８、９、１０及び１１から状態１、３、５及び７への遷移を表す。

上述したように、Ｖｉｔｅｒｂｉアルゴリズムでは、最もありそうなパスが決定される。どのパスが最もありそうかを決定するために、異なる遷移ベクトルの可能性を比較するベクトル比較が用いられうる。

レジスタのコンテンツを比較することができる比較命令を有することが望ましい。汎用的な比較命令は、バイト比較、１６ビットハーフワード比較、ワード比較、及び長ワード比較を実行することができるので、様々な状況でアルゴリズムを用いることができる。このような比較命令を用いて、長ワードと他との比較によって、例えば、どの長ワードがより大きいかを示す単一ビットの出力を生成することができる。２つのワードと他の２つのワードとの比較によって、各々がワード比較のうちの１つの結果を表す２ビットの出力を生成することができる。同様に、４つのハーフワード比較によって４ビットを生成し、８バイト比較によって８ビットを生成することができる。結果の格納を簡略化するために、各比較結果は、目的レジスタ内のデータのバイトへ書き込まれることができ、長ワード比較によって、結果ビットは、ただ１つのビットではなく目的レジスタ内のバイトの全てのビット内へ書き込まれることができる。ワード比較に関して、第１の結果ビットはバイトの最初の４ビットへ書き込まれ、第２の結果ビットは残りの４ビットへ書き込まれることができる。ハーフワード比較に関して、第１の結果ビットは最初の２ビットへ書き込まれ、第２の結果ビットは次の２ビットへ書き込まれ、と続くことができる。

図３は、例えばＶｉｔｅｒｂｉ復号中のように、Ｖｉｔｅｒｂｉアルゴリズムとともに用いるのに便利な汎用ベクトル比較命令１００の機能を示す。

Ｖｉｔｅｒｂｉ復号で用いられるベクトル比較命令１００において、例えば、レジスタ１０１に格納されたＡベクトルとレジスタ１０２に格納されたＢベクトルとが比較され、その結果がプレディケートレジスタ１１０に格納される。ベクトル及びレジスタは、任意の適切なサイズであることができる。例えば、Ａベクトル及びＢベクトルの両者は、各ハーフワードが、図１及び図２に示す例えば状態０から状態０のような状態遷移うちの１つのパスメトリックを表す４つの１６ビットハーフワード１０１ｗ乃至１０１ｚ及び１０２ｗ乃至１０２ｚからなることができる。Ａベクトルは６４ビットのレジスタ１０１に格納され、Ｂベクトルは６４ビットのレジスタ１０２に格納されることができる。レジスタ１０１及びレジスタ１０２は、代わりに複数のレジスタとして実現されうる。例えば、一方又は両方のレジスタが、それぞれ２つの分離したレジスタから成ることができる。

図示されるように、各々がハーフワード１０１ｗ乃至１０１ｚとハーフワード１０２ｗ乃至１０２ｚとをそれぞれ比較する１０３乃至１０６を比較されたい。上述したように、汎用ベクトル比較命令は、プレディケートレジスタ１１０内の隣接する２つのビットに、比較１０３乃至１０６の各々に関する結果ビットを簡単に格納することができる。従って、比較１０３の結果であるビットｄは、プレディケートレジスタ１１０のビット７及び６の両方へ書き込まれうる。同様に、ビットｃ、ｂ及びａはそれぞれ、プレディケートレジスタ１１０の２つのビットへ書き込まれることができる。

図４は、典型的なＶｉｔｅｒｂｉパック命令１５０の機能を示す。この限定的でない例において、プレディケートレジスタ１１０はベクトル比較命令１００の結果を含み、プレディケートレジスタ１２０は、例えば他のベクトルＣ及びＤを比較させるベクトル比較命令の結果を含む。Ｖｉｔｅｒｂｉパック命令１５０では、２つのベクトル比較命令の結果を２つのレジスタ内に残さず、これらの結果は目的レジスタ１３０内へパックされる。目的レジスタ１３０は、例えば長さ８ビット又はそれより大きいサイズのような任意の適切なサイズであることができる。Ｖｉｔｅｒｂｉパック命令１５０は、ソフトウェア、ファームウェア、ハードウェア、又はこれらの任意の組み合わせによって実現されることができる。

限定的でない実施形態において、Ｖｉｔｅｒｂｉパック命令１５０は、以下のように表されることができる。

Ｒ_Ｄ＝（Ｐ_０＆０ｘ５５）｜（Ｐ_１＆０ｘＡＡ）
ここでＲ_Ｄは目的レジスタ１３０であり、Ｐ_０は第１のプレディケートレジスタ１１０であり、Ｐ_１は第２のプレディケートレジスタ１２０である。

このＶｉｔｅｒｂｉパック命令１５０の限定的でない実施形態の実行中、プレディケートレジスタ１１０の偶数ビット（ｄ、ｃ、ｂ及びａ）は、目的レジスタ１３０の偶数ビット（ビット６、４、２及び０）内へ書き込まれる。加えて、プレディケートレジスタ１２０の奇数ビット（ｈ、ｇ、ｆ及びｅ）は、目的レジスタ１３０の奇数ビット（ビット７、５、３及び１）内へ書き込まれる。従って、目的レジスタ１３０内のビットは、２つのプレディケートレジスタ１１０及び１２０内に格納されたビットを交互にする。このようにして、目的レジスタ１３０内のビットは、処理速度を上げるために、より自然な順番に配置される。

長ワード又はワードを比較するベクトル比較に関して、８つ又は４つのプレディケートレジスタが、各レジスタからのビットを交互にすることによって、目的レジスタ内の単一のバイトへパックされうることが留意されるべきである。

図５は、Ｖｉｔｅｒｂｉパック方法を示す。方法３００の限定的でない実施形態に従うと、ステップ３１０において、第１のマスキング値が第１のプレディケートレジスタ１１０のコンテンツに適用され、第２のマスキング値が第２のプレディケートレジスタ１２０のコンテンツに適用されることができる。例えば、第１のマスキング値は１６進法の５５であり、第２のマスキング値は１６進法のＡＡでありうる。例えば長ワード比較又はワード比較が実行される場合のように、２つより多くのレジスタをパックするために、他の異なる１６進法のマスキング値が用いられるであろう。

ステップ３２０において、２つのマスキングの結果生じるマスクされたデータは、両者の論理和をとられる。その後ステップ３３０において、論理和をとられたデータは、目的レジスタ１３０へ書き込まれる。これらのステップは、もし望まれれば、異なるビットに関して同時に起こるステップを伴ってビットワイズベースで起こることができる。

図６は、Ｖｉｔｅｒｂｉパック回路４００の限定的でない実施形態を示す。第１のプレディケートレジスタ１１０のコンテンツはＡＮＤゲート４０１へ送られ、例えばメモリ４０５に格納されうる１６進法の５５との論理積をとられる。第２のプレディケートレジスタ１２０のコンテンツはＡＮＤゲート４０２へ送られ、例えばメモリ４０６に格納されうる１６進法のＡＡとの論理積をとられる。２つより多くのレジスタをパックするために、他の適切な１６進法の値が用いられるであろう。メモリ４０５及びメモリ４０６は、単一のメモリ要素であるか、任意の適切なタイプの別々のメモリ要素であることができる。ＡＮＤゲート４０１及び４０２は、ＯＲゲート４１０の入力に接続されている。ＯＲゲート４１０の出力は、目的レジスタ１３０へ送られる。

図７は、一般的に設計された無線通信デバイス５２０の限定的でなく典型的な実施形態を示す。無線通信デバイスは、デジタル信号プロセッサ５２４を含むシステム５２２を含む。ディスプレイコントローラ５２６は、デジタル信号プロセッサ５２４及びディスプレイ５２８に接続されている。更に、入力デバイス５３０は、デジタル信号プロセッサ５２４に接続されている。図示するように、メモリ５３２は、デジタル信号プロセッサ５２４に接続されている。加えて、符号器／復号器（ＣＯＤＥＣ）５３４が、デジタル信号プロセッサ５２４に接続されることができる。スピーカ５３６及びマイクロホン５３８は、ＣＯＤＥＣ５３０に接続されている。デジタル信号プロセッサ５２４は、図４乃至６で提供された任意のタイプの例であるＶｉｔｅｒｂｉパック命令５５０を実行できるハードウェア又はファームウェアを含むか、又はソフトウェアを実行することができる。もしＶｉｔｅｒｂｉパック命令５５０がソフトウェア形式であれば、ソフトウェアは代わりにメモリ５３２内に格納され、単にデジタル信号プロセッサ５２４で実行されることができる。

図７はまた、無線コントローラ５４０が、デジタル信号プロセッサ５２４及び無線アンテナ５４２に接続されうることも示す。特定の実施形態において、システム５２２に、電源５４４が接続されている。ディスプレイ５２８、入力デバイス５３０、スピーカ５３６、マイクロホン５３８、無線アンテナ５４２、及び電源５４４は、システム５２２に外付けでありうる。しかし、各々はシステム５２２の構成要素に接続されている。

当業者は更に、本明細書に開示された実施形態に関連して記載された、実例となる様々な論理ブロック、構成、モジュール、回路、及びアルゴリズムステップが、ハードウェア、ファームウェア、ソフトウェア、又はこれらの組み合わせとして実現されうることをよく理解するであろう。当業者は、各特定のアプリケーションのために上述した機能を様々な方法で実装することができるが、このような実現の決定は、本開示の範囲から逸脱させるものとして解釈されてはならない。

本明細書で開示された実施形態に関連して記述された方法やアルゴリズムのステップは、ハードウェアによって直接的に、ファームウェアによって、プロセッサによって実行されるソフトウェアモジュールによって、又は、これらの組み合わせによって具現化される。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＰＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、あるいは当該技術で知られているその他の形式の記憶媒体に収納されうる。典型的な記憶媒体は、プロセッサがそこから情報を読み取り、またそこに情報を書き込むことができるようにプロセッサに結合されうる。プロセッサ及び記憶媒体は、ＡＳＩＣ内に存在することができる。ＡＳＩＣは、計算デバイス又はユーザ端末内に存在することができる。あるいはプロセッサ及び記憶媒体は、計算デバイス又はユーザ端末内のディスクリート部品として存在することができる。

開示された実施形態における上記記載は、当業者をして、本開示の製造又は利用を可能とするために提供される。これらの実施形態への様々な変形例もまた、当業者に対しては明らかであって、本明細書で定義された一般原理は、本開示の主旨又は範囲から逸脱することなくその他の実施形態にも適用されうる。従って、本開示は、本明細書に開示された実施形態に限定することは意図されておらず、請求項によって定義されたような原理及び新規特徴と整合が取れた最も広い範囲と一致するように意図されている。

図１は、Ｖｉｔｅｒｂｉアルゴリズムに関する典型的な状態図である。図２は、図１の状態図に基づくベクトル図である。図３は、ベクトル比較命令を示す機能図である。図４は、Ｖｉｔｅｒｂｉパック命令を示す機能図である。図５は、Ｖｉｔｅｒｂｉパック命令の方法を示すフローチャートである。図６は、Ｖｉｔｅｒｂｉパック命令回路を示す論理図である。図７は、図４乃至６の任意のＶｉｔｅｒｂｉパック命令を組み込む無線通信デバイスの図である。

Claims

Ｖｉｔｅｒｂｉパック方法であって、
第１のマスクされたデータを生成するために、第１のマスキング値を用いて第１のプレディケートレジスタのコンテンツをマスクし、第２のマスクされたデータを生成するために、第２のマスキング値を用いて第２のプレディケートレジスタのコンテンツをマスクすることと、
前記第１のマスクされたデータと前記第２のマスクされたデータとを目的レジスタ内へ書き込むことと
を備える方法。
前記第１のマスクされたデータは、前記第１のプレディケートレジスタのコンテンツの偶数ビットと、前記第２のプレディケートレジスタのコンテンツの奇数ビットとを備える請求項１に記載のＶｉｔｅｒｂｉパック方法。
前記書き込むことの前に、前記第１のマスクされたデータと前記第２のマスクされたデータとの論理和をとることを更に備える請求項１に記載のＶｉｔｅｒｂｉパック方法。
前記第１のプレディケートレジスタのコンテンツをマスクすることは、前記第１のプレディケートレジスタのコンテンツと前記第１のマスキング値との論理積をとることを備え、前記第２のプレディケートレジスタのコンテンツをマスクすることは、前記第２のプレディケートレジスタのコンテンツと前記第２のマスキング値との論理積をとることを備える請求項１に記載のＶｉｔｅｒｂｉパック方法。
前記第１のマスキング値は１６進法の５５を備え、前記第２のマスキング値は１６進法のＡＡを備える請求項４に記載のＶｉｔｅｒｂｉパック方法。
ビットワイズ方式で動作する請求項１に記載のＶｉｔｅｒｂｉパック方法。
Ｖｉｔｅｒｂｉパック回路を有するデバイスであって、前記Ｖｉｔｅｒｂｉパック回路が、
第１のプレディケートレジスタと、
第２のプレディケートレジスタと、
目的レジスタと、
少なくとも１つのメモリと、
前記第１のプレディケートレジスタに接続された第１の入力と、前記少なくとも１つのメモリに接続された第２の入力と、出力とを有する第１のＡＮＤゲートと、
前記第２のプレディケートレジスタに接続された第１の入力と、前記少なくとも１つのメモリに接続された第２の入力と、出力とを有する第２のＡＮＤゲートと、
前記第１のＡＮＤゲートの出力に接続された第１の入力と、前記第２のＡＮＤゲートの出力に接続された第２の入力と、前記目的レジスタに接続された出力とを有するＯＲゲートと
を備えるデバイス。
前記少なくとも１つのメモリが、第１のマスキング値と第２のマスキング値とを格納する請求項７に記載のデバイス。
前記第１のマスキング値は１６進法の５５を備え、前記第２のマスキング値は１６進法のＡＡを備える請求項８に記載のデバイス。
デジタル信号プロセッサを更に備える請求項７に記載のデバイス。
無線通信デバイスを更に備える請求項７に記載のデバイス。
Ｖｉｔｅｒｂｉパックを実行するように構成されたデバイスであって、
第１のマスクされたデータを生成するために、第１のマスキング値を用いて第１のプレディケートレジスタのコンテンツをマスクし、第２のマスクされたデータを生成するために、第２のマスキング値を用いて第２のプレディケートレジスタのコンテンツをマスクする手段と、
前記第１のマスクされたデータと前記第２のマスクされたデータとを目的レジスタ内へ書き込む手段と
を備えるデバイス。
前記第１のマスクされたデータは、前記第１のプレディケートレジスタのコンテンツの偶数ビットと、前記第２のプレディケートレジスタのコンテンツの奇数ビットとを備える請求項１２に記載のデバイス。
前記第１のマスクされたデータと前記第２のマスクされたデータとの論理和をとる手段を更に備える請求項１２に記載のデバイス。
前記第１のプレディケートレジスタのコンテンツと前記第１のマスキング値との論理積をとる手段と、
前記第２のプレディケートレジスタのコンテンツと前記第２のマスキング値との論理積をとる手段と
を更に備える請求項１２に記載のデバイス。
前記第１のマスキング値は１６進法の５５を備え、前記第２のマスキング値は１６進法のＡＡを備える請求項１５に記載のデバイス。
デジタル信号プロセッサを更に備える請求項１２に記載のデバイス。
無線通信デバイスを更に備える請求項１２に記載のデバイス。
Ｖｉｔｅｒｂｉパック方法の各ステップを実行するために機械によって実行可能な命令のプログラムを組み込んだ、前記機械によって読取可能なプログラム記憶媒体であって、前記方法は、
第１のマスクされたデータを生成するために、第１のマスキング値を用いて第１のプレディケートレジスタのコンテンツをマスクし、第２のマスクされたデータを生成するために、第２のマスキング値を用いて第２のプレディケートレジスタのコンテンツをマスクすることと、
前記第１のマスクされたデータと前記第２のマスクされたデータとを目的レジスタ内へ書き込むことと
を備えるプログラム記憶媒体。
前記第１のマスクされたデータは、前記第１のプレディケートレジスタのコンテンツの偶数ビットと、前記第２のプレディケートレジスタのコンテンツの奇数ビットとを備える請求項１９に記載のプログラム記憶媒体。
前記方法は、前記書き込むことの前に、前記第１のマスクされたデータと前記第２のマスクされたデータとの論理和をとることを更に備える請求項１９に記載のプログラム記憶媒体。
前記第１のプレディケートレジスタのコンテンツをマスクすることは、前記第１のプレディケートレジスタのコンテンツと前記第１のマスキング値との論理積をとることを備え、前記第２のプレディケートレジスタのコンテンツをマスクすることは、前記第２のプレディケートレジスタのコンテンツと前記第２のマスキング値との論理積をとることを備える請求項１９に記載のプログラム記憶媒体。
前記第１のマスキング値は１６進法の５５を備え、前記第２のマスキング値は１６進法のＡＡを備える請求項２２に記載のプログラム記憶媒体。
前記方法がビットワイズ方式で動作する請求項１９に記載のプログラム記憶媒体。