JP2009290434A

JP2009290434A - Differential voltage comparator and differential circuit

Info

Publication number: JP2009290434A
Application number: JP2008139392A
Authority: JP
Inventors: Takeshi Takayama; 武志高山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2008-05-28
Filing date: 2008-05-28
Publication date: 2009-12-10

Abstract

PROBLEM TO BE SOLVED: To provide a differential voltage comparator capable of suppressing an increase in an input offset voltage by suppressing an increase in variation of thresholds of an input transistor due to NBTI (negative bias temperature instability) deterioration or PBTI (positive bias temperature instability) deterioration, for example, suppressing a deterioration in A/D conversion accuracy of an INL (integral non linearity), a DNL (differential non linearity), or the like in the case of using an A/D converter. SOLUTION: An input control part 28, during a determination result output period, interrupts the supply of an input voltage VIP and an input voltage VIM to a noninverted input terminal 3A and an inverted input terminal 3B of a differential circuit 3, supplies a power supply voltage VDD to the noninverted input terminal 3A and the inverted input terminal 3B of the differential circuit 3, and makes voltage between the gate and the bulk of a PMOS transistor constituting the input transistor of the differential circuit 3 be 0V. COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、差動電圧比較器及び差動回路に関する。 The present invention relates to a differential voltage comparator and a differential circuit.

差動電圧比較器はＡ／Ｄ変換器（アナログ／デジタル変換器）等に使用される。図４２は従来の差動電圧比較器の一例を示す回路図である。図４２中、ＶＩＰ、ＶＩＭは差動電圧である入力電圧、１は入力電圧ＶＩＰを入力するためのＶＩＰ入力端子、２は入力電圧ＶＩＭを入力するためのＶＩＭ入力端子、３は電圧出力型の差動回路である。ＶＩＰ入力端子１は差動回路３の非反転入力端子３Ａに接続され、ＶＩＭ入力端子２は差動回路３の反転入力端子３Ｂに接続されている。 The differential voltage comparator is used for an A / D converter (analog / digital converter) or the like. FIG. 42 is a circuit diagram showing an example of a conventional differential voltage comparator. In FIG. 42, VIP and VIM are input voltages which are differential voltages, 1 is a VIP input terminal for inputting the input voltage VIP, 2 is a VIP input terminal for inputting the input voltage VIM, and 3 is a voltage output type. It is a differential circuit. The VIP input terminal 1 is connected to the non-inverting input terminal 3 A of the differential circuit 3, and the VIP input terminal 2 is connected to the inverting input terminal 3 B of the differential circuit 3.

４は差動回路３の出力電圧をラッチして入力電圧ＶＩＰ、ＶＩＭの大小比較結果を示す出力電圧ＶＯ、ＶＸＯを出力するラッチ部、５は出力電圧ＶＯが出力されるＶＯ出力端子、６は出力電圧ＶＸＯが出力されるＶＸＯ出力端子、７はＶＯ出力端子５及びＶＸＯ出力端子６を接地電圧（Ｌレベル）にリセットするリセット部である。 4 latches the output voltage of the differential circuit 3 and outputs output voltages VO and VXO indicating the comparison results of the input voltages VIP and VIM, 5 denotes a VO output terminal from which the output voltage VO is output, and 6 denotes A VXO output terminal from which the output voltage VXO is output, and 7 is a reset unit that resets the VO output terminal 5 and the VXO output terminal 6 to the ground voltage (L level).

ラッチ部４において、８は電源電圧ＶＤＤ（１.２Ｖ）を供給するＶＤＤ電源線、９、１０はインバータ、１１、１２はスイッチ素子である。インバータ９は、その入力端子を差動回路３の反転出力端子３Ｃ及びインバータ１０の出力端子に接続し、その出力端子をＶＯ出力端子５に接続し、その電源端子をスイッチ素子１１を介してＶＤＤ電源線８に接続し、その接地端子を接地している。インバータ１０は、その入力端子を差動回路３の非反転出力端子３Ｄ及びインバータ９の出力端子に接続し、その出力端子をＶＸＯ出力端子６に接続し、その電源端子をスイッチ素子１２を介してＶＤＤ電源線８に接続し、その接地端子を接地している。 In the latch unit 4, 8 is a VDD power supply line for supplying a power supply voltage VDD (1.2 V), 9 and 10 are inverters, and 11 and 12 are switch elements. The inverter 9 has its input terminal connected to the inverting output terminal 3C of the differential circuit 3 and the output terminal of the inverter 10, its output terminal connected to the VO output terminal 5, and its power supply terminal connected to the VDD via the switch element 11. It is connected to the power line 8 and its ground terminal is grounded. The inverter 10 has its input terminal connected to the non-inverting output terminal 3D of the differential circuit 3 and the output terminal of the inverter 9, its output terminal connected to the VXO output terminal 6, and its power supply terminal via the switch element 12. It is connected to the VDD power line 8 and its ground terminal is grounded.

スイッチ素子１１、１２は、クロック信号ＣＬＫを反転した反転クロック信号／ＣＬＫにより導通（以下、ＯＮと言う）、非導通（以下、ＯＦＦと言う）が制御されるものであり、反転クロック信号／ＣＬＫがＨレベルのときはＯＮとなり、反転クロック信号／ＣＬＫがＬレベルのときはＯＦＦとなる。 The switch elements 11 and 12 are controlled to be conductive (hereinafter referred to as ON) and non-conductive (hereinafter referred to as OFF) by an inverted clock signal / CLK obtained by inverting the clock signal CLK. Is ON when H is H level, and OFF when the inverted clock signal / CLK is L level.

リセット部７において、１３、１４はスイッチ素子である。スイッチ素子１３は、一方の端子をＶＯ出力端子５に接続し、他方の端子を接地している。スイッチ素子１４は、一方の端子をＶＸＯ出力端子６に接続し、他方の端子を接地している。スイッチ素子１３、１４は、クロック信号ＣＬＫによりＯＮ、ＯＦＦが制御されるものであり、クロック信号ＣＬＫがＨレベルのときはＯＮとなり、クロック信号ＣＬＫがＬレベルのときはＯＦＦとなる。 In the reset unit 7, reference numerals 13 and 14 denote switch elements. The switch element 13 has one terminal connected to the VO output terminal 5 and the other terminal grounded. The switch element 14 has one terminal connected to the VXO output terminal 6 and the other terminal grounded. The switch elements 13 and 14 are controlled to be turned on and off by the clock signal CLK, and are turned on when the clock signal CLK is at the H level and turned off when the clock signal CLK is at the L level.

図４３は差動回路３の構成を示す回路図である。図４３中、１６はＶＤＤ電源線、１７〜１９はＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと言う）、２０、２１はＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと言う）である。ＰＭＯＳトランジスタ１７は、定電流源をなすものであり、ソース及びバルクをＶＤＤ電源線１６に接続し、ゲートをバイアス電圧ＶＢ１が印加されるバイアス電圧入力端子に接続されている。 FIG. 43 is a circuit diagram showing a configuration of the differential circuit 3. In FIG. 43, 16 is a VDD power supply line, 17 to 19 are P channel MOS transistors (hereinafter referred to as PMOS transistors), and 20 and 21 are N channel MOS transistors (hereinafter referred to as NMOS transistors). The PMOS transistor 17 forms a constant current source, and has a source and a bulk connected to the VDD power supply line 16, and a gate connected to a bias voltage input terminal to which a bias voltage VB1 is applied.

ＰＭＯＳトランジスタ１８、１９は差動動作を行う入力トランジスタである。ＰＭＯＳトランジスタ１８は、ソースをＰＭＯＳトランジスタ１７のドレインに接続し、ゲートを非反転入力端子３Ａに接続し、ドレインをノード２５に接続し、バルクをＶＤＤ電源線１６に接続している。ＰＭＯＳトランジスタ１９は、ソースをＰＭＯＳトランジスタ１７のドレインに接続し、ゲートを反転入力端子３Ｂに接続し、ドレインをノード２６に接続し、バルクをＶＤＤ電源線１６に接続している。 The PMOS transistors 18 and 19 are input transistors that perform a differential operation. The PMOS transistor 18 has a source connected to the drain of the PMOS transistor 17, a gate connected to the non-inverting input terminal 3 A, a drain connected to the node 25, and a bulk connected to the VDD power supply line 16. The PMOS transistor 19 has a source connected to the drain of the PMOS transistor 17, a gate connected to the inverting input terminal 3 B, a drain connected to the node 26, and a bulk connected to the VDD power supply line 16.

ＮＭＯＳトランジスタ２０は、ＰＭＯＳトランジスタ１８の負荷素子をなすものであり、ドレイン及びゲートをノード２５に接続し、ソース及びバルクを接地している。ＮＭＯＳトランジスタ２１は、ＰＭＯＳトランジスタ１９の負荷素子をなすものであり、ドレイン及びゲートをノード２６に接続し、ソース及びバルクを接地している。 The NMOS transistor 20 forms a load element of the PMOS transistor 18, and has a drain and a gate connected to the node 25, and a source and a bulk grounded. The NMOS transistor 21 forms a load element of the PMOS transistor 19, and has a drain and a gate connected to the node 26 and a source and a bulk grounded.

図４４は図４２に示す従来の差動電圧比較器の動作例を示すタイミングチャートであり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合を例にしている。（Ａ）はクロック信号ＣＬＫ、（Ｂ）は反転クロック信号／ＣＬＫ、（Ｃ）は入力電圧ＶＩＰ、（Ｄ）は入力電圧ＶＩＭ、（Ｅ）は出力電圧ＶＯ、（Ｆ）は出力電圧ＶＸＯ、（Ｇ）はＰＭＯＳトランジスタ１９のゲート−バルク間電圧を示している。 FIG. 44 is a timing chart showing an operation example of the conventional differential voltage comparator shown in FIG. 42, taking as an example the case where the input voltage VIP is at the H level and the input voltage VIM is at the L level. (A) is the clock signal CLK, (B) is the inverted clock signal / CLK, (C) is the input voltage VIP, (D) is the input voltage VIM, (E) is the output voltage VO, (F) is the output voltage VXO, (G) shows the gate-bulk voltage of the PMOS transistor 19.

図４２に示す従来の差動電圧比較器においては、クロック信号ＣＬＫがＬレベルのときは比較期間とされ、クロック信号ＣＬＫがＨレベルのときはリセット期間とされる。また、比較期間になってから、ラッチ部４により出力電圧ＶＯ、ＶＸＯのレベルが確定されるまでの期間が判定期間とされ、判定期間が終了してから比較期間が終了するまでの期間が判定結果出力期間とされる。 In the conventional differential voltage comparator shown in FIG. 42, the comparison period is set when the clock signal CLK is at L level, and the reset period is set when the clock signal CLK is at H level. The period from the comparison period until the level of the output voltages VO and VXO is determined by the latch unit 4 is set as the determination period, and the period from the end of the determination period to the end of the comparison period is determined. Result output period.

ここで、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態となる。リセット部７では、スイッチ素子１３、１４がＯＮとなり、ＶＯ出力端子５はスイッチ素子１３を介して接地されると共に、ＶＸＯ出力端子６はスイッチ素子１４を介して接地される。この結果、出力電圧ＶＯ、ＶＸＯはＬレベルにリセットされる。また、この状態で、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路３では、ＰＭＯＳトランジスタ１８がＯＦＦ、ＰＭＯＳトランジスタ１９がＯＮとなる。 Here, when the clock signal CLK changes to the H level and the inverted clock signal / CLK changes to the L level and the reset period starts, in the latch unit 4, the switch elements 11 and 12 are turned off, and the inverters 9 and 10 are in an inactive state. Become. In the reset unit 7, the switch elements 13 and 14 are turned ON, the VO output terminal 5 is grounded via the switch element 13, and the VXO output terminal 6 is grounded via the switch element 14. As a result, the output voltages VO and VXO are reset to the L level. In this state, if the input voltage VIP is H level and the input voltage VIM is L level, in the differential circuit 3, the PMOS transistor 18 is turned off and the PMOS transistor 19 is turned on.

この状態から、クロック信号ＣＬＫがＬレベル、反転クロック信号／ＣＬＫがＨレベルに変化して比較期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＮとなり、インバータ９、１０は活性状態となる。リセット部７では、スイッチ素子１３、１４はＯＦＦとなる。この結果、入力電圧ＶＩＰ、ＶＩＭの大小判定が行われるが、差動回路３では、ＰＭＯＳトランジスタ１８がＯＦＦ、ＰＭＯＳトランジスタ１９がＯＮとなっているので、差動回路３の反転出力端子３Ｃの電圧ＶＯＰ＜差動回路３の非反転出力端子３Ｄの電圧ＶＯＭとなる。この状態がラッチ部４に取り込まれ、出力電圧ＶＯがＨレベル、出力電圧ＶＸＯがＬレベルになる。これにより、判定期間が終了し、リセット期間が開始されるまで、判定結果出力期間となる。 From this state, when the clock signal CLK changes to the L level and the inverted clock signal / CLK changes to the H level and the comparison period starts, in the latch unit 4, the switch elements 11 and 12 are turned on, and the inverters 9 and 10 are in the active state. Become. In the reset unit 7, the switch elements 13 and 14 are turned off. As a result, the magnitudes of the input voltages VIP and VIM are determined, but in the differential circuit 3, the PMOS transistor 18 is OFF and the PMOS transistor 19 is ON, so that the voltage at the inverting output terminal 3C of the differential circuit 3 VOP <the voltage VOM of the non-inverting output terminal 3D of the differential circuit 3. This state is captured by the latch unit 4, and the output voltage VO becomes H level and the output voltage VXO becomes L level. Thus, the determination result output period is reached until the determination period ends and the reset period starts.

その後、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態となる。リセット部７では、スイッチ素子１３、１４がＯＮとなり、ＶＯ出力端子５はスイッチ素子１３を介して接地されると共に、ＶＸＯ出力端子６はスイッチ素子１４を介して接地される。この結果、出力電圧ＶＯ、ＶＸＯはＬレベルにリセットされる。 Thereafter, when the clock signal CLK changes to the H level and the inverted clock signal / CLK changes to the L level and the reset period starts, in the latch unit 4, the switch elements 11 and 12 are turned off, and the inverters 9 and 10 are deactivated. . In the reset unit 7, the switch elements 13 and 14 are turned ON, the VO output terminal 5 is grounded via the switch element 13, and the VXO output terminal 6 is grounded via the switch element 14. As a result, the output voltages VO and VXO are reset to the L level.

ところで、ＭＯＳトランジスタは、使用されることにより経年劣化する。経年劣化には、ＮＢＴＩ（negative bias temperature instability）劣化と、ＰＢＴＩ（positive bias temperature instability）劣化がある。ＮＢＴＩ劣化とは、ＰＭＯＳトランジスタに起こるものであり、高温状態でバルク電位を基準にして大きな負電圧をゲートに与え続けると、閾値の増加やドレイン電流の減少などが起こる現象である。これに対して、ＰＢＴＩ劣化とは、ＮＭＯＳトランジスタに起こるものであり、高温状態でバルク電位を基準にして大きな正電圧をゲートに与え続けると、閾値の増加やドレイン電流の減少などが起こる現象である。 By the way, the MOS transistor deteriorates with age. Aged deterioration includes NBTI (negative bias temperature instability) deterioration and PBTI (positive bias temperature instability) deterioration. The NBTI degradation occurs in the PMOS transistor, and is a phenomenon in which, when a large negative voltage is continuously applied to the gate at a high temperature state with reference to the bulk potential, the threshold value is increased and the drain current is decreased. On the other hand, PBTI degradation occurs in an NMOS transistor. When a large positive voltage is continuously applied to the gate with reference to the bulk potential at a high temperature, the threshold value increases or the drain current decreases. is there.

これらの経年劣化は、高温状態でゲート−バルク間に大きな電界がかかると、ゲート酸化膜とシリコン基板との界面に、固定電荷や界面準位が形成されることに起因するものである。なお、ＭＯＳトランジスタに高い負荷を与えている状態（ＰＭＯＳトランジスタの場合は、高温状態でバルク電位を基準にして大きい負電圧をゲートに与え続ける状態。ＮＭＯＳトランジスタの場合は、高温状態でバルク電位を基準にして大きい正電圧をゲートに与え続ける状態。）が長ければ長いほど、劣化量（閾値の増加量やドレイン電流の減少量など）が大きくなる。 These aging deteriorations are caused by the formation of fixed charges and interface states at the interface between the gate oxide film and the silicon substrate when a large electric field is applied between the gate and the bulk at a high temperature. Note that a high load is applied to the MOS transistor (in the case of a PMOS transistor, a state where a large negative voltage is continuously applied to the gate at a high temperature state with respect to the bulk potential. In the case of an NMOS transistor, the bulk potential is applied at a high temperature state. The longer the positive voltage is applied to the gate as a reference, the longer the amount of deterioration (such as an increase in threshold value or a decrease in drain current) becomes larger.

図４２に示す従来の差動電圧比較器においては、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合、判定結果出力期間及びリセット期間の間、ＰＭＯＳトランジスタ１９のゲート−バルク間電圧は−１.２Ｖとなり、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化が進行してしまう。これに対して、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルの場合は、判定結果出力期間及びリセット期間の間、ＰＭＯＳトランジスタ１８のゲート−バルク間電圧が−１.２Ｖとなり、ＰＭＯＳトランジスタ１８のＮＢＴＩ劣化が進行してしまう。 In the conventional differential voltage comparator shown in FIG. 42, when the input voltage VIP is at the H level and the input voltage VIM is at the L level, the voltage between the gate and the bulk of the PMOS transistor 19 is between the determination result output period and the reset period. As a result, the NBTI deterioration of the PMOS transistor 19 proceeds. On the other hand, when the input voltage VIP is L level and the input voltage VIM is H level, the gate-bulk voltage of the PMOS transistor 18 becomes −1.2 V during the determination result output period and the reset period, and the PMOS transistor 18 NBTI degradation proceeds.

ＮＢＴ１劣化の進行によりＰＭＯＳトランジスタ１８、１９の閾値のバラツキが大きくなると、入力オフセット電圧が大きくなり、判定電圧誤差が大きくなってしまう。ここで、例えば、図４２に示す従来の差動電圧比較器をＡ／Ｄ変換器に使用した場合において、ＮＢＴＩ劣化によりＰＭＯＳトランジスタ１８、１９の閾値のバラツキが大きくなり、入力オフセット電圧が大きくなることにより、判定電圧誤差が大きくなってしまうと、ＩＮＬ（integral non linearity：積分非直線性）やＤＮＬ（differential non linearity：微分非直線性）などのＡ／Ｄ変換精度が悪化してしまうという不都合がある。 When the variation in the threshold value of the PMOS transistors 18 and 19 increases due to the progress of the NBT1 deterioration, the input offset voltage increases and the determination voltage error increases. Here, for example, in the case where the conventional differential voltage comparator shown in FIG. 42 is used for the A / D converter, the threshold value variation of the PMOS transistors 18 and 19 increases due to NBTI degradation, and the input offset voltage increases. As a result, if the determination voltage error increases, the A / D conversion accuracy such as INL (integral non-linearity) and DNL (differential non-linearity) deteriorates. There is.

入力トランジスタをＮＭＯＳトランジスタとする差動回路を備える従来の差動電圧比較器においても、ＰＢＴＩ劣化により差動回路の入力トランジスタをなすＮＭＯＳトランジスタの閾値のバラツキが大きくなると、入力オフセット電圧が大きくなり、判定電圧誤差が大きくなってしまう。差動回路を単体で使用する場合においても、同様のことが言える。したがって、差動電圧比較器や差動回路においては、ＮＢＴＩ劣化やＰＢＴＩ劣化による入力トランジスタの閾値のバラツキの増大化を抑制することが要請される。
J.Craninckx and G.Van der Plas,“65fj/Conversion-Step 0-to-50MS/s 0-to-0.7mW 9b Charge-Sharing SAR ADC in 90nm Digital CMOS,” IEEE ISSCC2007, Dig.of Tech. Papers, pp246-247, Feb. 2007. Y.Shimizu, S.Murayama, K.kudoh, H.Yatsuda, and A.Ogawa,“A 30mW 12b 40MS/s Subranging ADC with a High-Gain Offset-Canceling Positive-Feedback Amplifier in 90nm Digital CMOS,” IEEE ISSCC2006, Dig.of Tech. Papers, pp222-225, Feb. 2006. Even in a conventional differential voltage comparator having a differential circuit in which an input transistor is an NMOS transistor, if the variation in threshold value of the NMOS transistor forming the input transistor of the differential circuit increases due to PBTI degradation, the input offset voltage increases. The determination voltage error becomes large. The same can be said when the differential circuit is used alone. Therefore, in the differential voltage comparator and the differential circuit, it is required to suppress an increase in variation in the threshold value of the input transistor due to NBTI degradation or PBTI degradation.
J. Craninckx and G. Van der Plas, “65fj / Conversion-Step 0-to-50MS / s 0-to-0.7mW 9b Charge-Sharing SAR ADC in 90nm Digital CMOS,” IEEE ISSCC2007, Dig.of Tech. Papers , pp246-247, Feb. 2007. Y. Shimizu, S. Murayama, K. kudoh, H. Yatsuda, and A. Ogawa, “A 30mW 12b 40MS / s Subranging ADC with a High-Gain Offset-Canceling Positive-Feedback Amplifier in 90nm Digital CMOS,” IEEE ISSCC2006 , Dig.of Tech. Papers, pp222-225, Feb. 2006.

本発明は、かかる点に鑑み、ＮＢＴＩ劣化又はＰＢＴＩ劣化による入力トランジスタの閾値のバラツキの増大化を抑制することにより、入力オフセット電圧の増大化を抑制し、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができるようにした差動電圧比較器及び差動回路を提供することを目的とする。 In view of this point, the present invention suppresses an increase in input transistor threshold variation due to NBTI degradation or PBTI degradation, thereby suppressing an increase in input offset voltage, for example, for use in an A / D converter. In this case, an object of the present invention is to provide a differential voltage comparator and a differential circuit capable of suppressing deterioration in A / D conversion accuracy such as INL and DNL.

（開示する第１の差動電圧比較器）
ここで開示する第１の差動電圧比較器は、差動回路と、ラッチ部と、リセット部と、入力制御部とを有するものである。前記差動回路は、第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力するものである。前記ラッチ部は、クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記クロック信号が第２の論理レベルのときは非活性状態となるものである。前記リセット部は、前記クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするものである。 (Disclosed first differential voltage comparator)
The first differential voltage comparator disclosed herein includes a differential circuit, a latch unit, a reset unit, and an input control unit. The differential circuit has a first input terminal and a second input terminal, and outputs a first output voltage and a second output voltage. The latch unit is in an active state when the clock signal is at the first logic level, and takes in the first output voltage and the second output voltage and has a complementary relationship between the third output voltage and the fourth output. Voltages are output to the first output terminal and the second output terminal, respectively, and become inactive when the clock signal is at the second logic level. The reset unit resets the first output terminal and the second output terminal to the same logic level when the clock signal is at the second logic level.

前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一のときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子及び前記第２の入力端子に所定電圧を供給するものである。 When the logic level of the first output terminal is the same as the logic level of the second output terminal, the input control unit outputs the first input voltage and the second input voltage, respectively, to the first input voltage. Terminal and the second input terminal, and when the logic level of the first output terminal and the logic level of the second output terminal are different, the first input voltage and the second input voltage are The supply to the first input terminal and the second input terminal is cut off, and a predetermined voltage is supplied to the first input terminal and the second input terminal.

（開示する第２の差動電圧比較器）
ここで開示する第２の差動電圧比較器は、差動回路と、ラッチ部と、リセット部と、入力制御部とを有するものである。前記差動回路は、第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力するものである。前記ラッチ部は、クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記クロック信号が第２の論理レベルのときは非活性状態となるものである。前記リセット部は、前記クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするものである。 (Disclosed second differential voltage comparator)
The second differential voltage comparator disclosed here has a differential circuit, a latch unit, a reset unit, and an input control unit. The differential circuit has a first input terminal and a second input terminal, and outputs a first output voltage and a second output voltage. The latch unit is in an active state when the clock signal is at the first logic level, and takes in the first output voltage and the second output voltage and has a complementary relationship between the third output voltage and the fourth output. Voltages are output to the first output terminal and the second output terminal, respectively, and become inactive when the clock signal is at the second logic level. The reset unit resets the first output terminal and the second output terminal to the same logic level when the clock signal is at the second logic level.

前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一のときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子と前記第２の入力端子とを電気的に接続するものである。 When the logic level of the first output terminal is the same as the logic level of the second output terminal, the input control unit outputs the first input voltage and the second input voltage, respectively, to the first input voltage. Terminal and the second input terminal, and when the logic level of the first output terminal and the logic level of the second output terminal are different, the first input voltage and the second input voltage are The supply to the first input terminal and the second input terminal is cut off, and the first input terminal and the second input terminal are electrically connected.

（開示する第３の差動電圧比較器）
ここで開示する第３の差動電圧比較器は、差動回路と、ラッチ部と、リセット部と、入力制御部とを有するものである。前記差動回路は、第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力するものである。前記ラッチ部は、クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記クロック信号が第２の論理レベルのときは非活性状態となるものである。前記リセット部は、前記クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするものである。 (Disclosed third differential voltage comparator)
The third differential voltage comparator disclosed here includes a differential circuit, a latch unit, a reset unit, and an input control unit. The differential circuit has a first input terminal and a second input terminal, and outputs a first output voltage and a second output voltage. The latch unit is in an active state when the clock signal is at the first logic level, and takes in the first output voltage and the second output voltage and has a complementary relationship between the third output voltage and the fourth output. Voltages are output to the first output terminal and the second output terminal, respectively, and become inactive when the clock signal is at the second logic level. The reset unit resets the first output terminal and the second output terminal to the same logic level when the clock signal is at the second logic level.

前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一のときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力電圧及び前記第２の入力電圧をそれぞれ前記第２の入力端子及び前記第１の入力端子に供給するものである。 When the logic level of the first output terminal is the same as the logic level of the second output terminal, the input control unit outputs the first input voltage and the second input voltage, respectively, to the first input voltage. Terminal and the second input terminal, and when the logic level of the first output terminal and the logic level of the second output terminal are different, the first input voltage and the second input voltage are The supply to the first input terminal and the second input terminal is cut off, and the first input voltage and the second input voltage are supplied to the second input terminal and the first input terminal, respectively. To do.

（開示する第４の差動電圧比較器）
ここで開示する第４の差動電圧比較器は、差動回路と、ラッチ部と、リセット部と、入力制御部とを有するものである。前記差動回路は、第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力するものである。前記ラッチ部は、クロック信号を所定時間遅延した遅延クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記遅延クロック信号が第２の論理レベルのときは非活性状態となるものである。前記リセット部は、前記遅延クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするものである。 (Disclosed fourth differential voltage comparator)
The fourth differential voltage comparator disclosed here includes a differential circuit, a latch unit, a reset unit, and an input control unit. The differential circuit has a first input terminal and a second input terminal, and outputs a first output voltage and a second output voltage. The latch unit is activated when a delayed clock signal obtained by delaying a clock signal by a predetermined time is at a first logic level, and takes a first output voltage and a second output voltage to have a complementary relationship. And the fourth output voltage are output to the first output terminal and the second output terminal, respectively, and become inactive when the delayed clock signal is at the second logic level. The reset unit resets the first output terminal and the second output terminal to the same logic level when the delayed clock signal is at the second logic level.

前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一、かつ、前記クロック信号が前記第１の論理レベルのときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子及び前記第２の入力端子に所定電圧を供給するものである。 When the logic level of the first output terminal is the same as the logic level of the second output terminal and the clock signal is at the first logic level, the input control unit has a first input voltage. And a second input voltage is applied to the first input terminal and the second input terminal, respectively, and the logic level of the first output terminal is different from the logic level of the second output terminal, or When the clock signal is at the second logic level, supply of the first input voltage and the second input voltage to the first input terminal and the second input terminal is interrupted, and A predetermined voltage is supplied to one input terminal and the second input terminal.

（開示する第５の差動電圧比較器）
ここで開示する第５の差動電圧比較器は、差動回路と、ラッチ部と、リセット部と、入力制御部とを有するものである。前記差動回路は、第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力するものである。前記ラッチ部は、クロック信号を所定時間遅延した遅延クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記遅延クロック信号が第２の論理レベルのときは非活性状態となるものである。前記リセット部は、前記遅延クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするものである。 (Disclosed fifth differential voltage comparator)
The fifth differential voltage comparator disclosed herein includes a differential circuit, a latch unit, a reset unit, and an input control unit. The differential circuit has a first input terminal and a second input terminal, and outputs a first output voltage and a second output voltage. The latch unit is activated when a delayed clock signal obtained by delaying a clock signal by a predetermined time is at a first logic level, and takes a first output voltage and a second output voltage to have a complementary relationship. And the fourth output voltage are output to the first output terminal and the second output terminal, respectively, and become inactive when the delayed clock signal is at the second logic level. The reset unit resets the first output terminal and the second output terminal to the same logic level when the delayed clock signal is at the second logic level.

前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一、かつ、前記クロック信号が前記第１の論理レベルのときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子と前記第２の入力端子とを電気的に接続するものである。 When the logic level of the first output terminal is the same as the logic level of the second output terminal and the clock signal is at the first logic level, the input control unit has a first input voltage. And a second input voltage is applied to the first input terminal and the second input terminal, respectively, and the logic level of the first output terminal is different from the logic level of the second output terminal, or When the clock signal is at the second logic level, supply of the first input voltage and the second input voltage to the first input terminal and the second input terminal is interrupted, and The first input terminal and the second input terminal are electrically connected.

（開示する第６の差動電圧比較器）
ここで開示する第６の差動電圧比較器は、差動回路と、ラッチ部と、リセット部と、入力制御部とを有するものである。前記差動回路は、第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力するものである。前記ラッチ部は、クロック信号を所定時間遅延した遅延クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記遅延クロック信号が第２の論理レベルのときは非活性状態となるものである。前記リセット部は、前記遅延クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするものである。 (Sixth differential voltage comparator to be disclosed)
The sixth differential voltage comparator disclosed herein includes a differential circuit, a latch unit, a reset unit, and an input control unit. The differential circuit has a first input terminal and a second input terminal, and outputs a first output voltage and a second output voltage. The latch unit is activated when a delayed clock signal obtained by delaying a clock signal by a predetermined time is at a first logic level, and takes a first output voltage and a second output voltage to have a complementary relationship. And the fourth output voltage are output to the first output terminal and the second output terminal, respectively, and become inactive when the delayed clock signal is at the second logic level. The reset unit resets the first output terminal and the second output terminal to the same logic level when the delayed clock signal is at the second logic level.

前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一、かつ、前記クロック信号が前記第１の論理レベルのときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力電圧及び前記第２の入力電圧をそれぞれ前記第２の入力端子及び前記第１の入力端子に供給するものである。 When the logic level of the first output terminal is the same as the logic level of the second output terminal and the clock signal is at the first logic level, the input control unit has a first input voltage. And a second input voltage is applied to the first input terminal and the second input terminal, respectively, and the logic level of the first output terminal is different from the logic level of the second output terminal, or When the clock signal is at the second logic level, supply of the first input voltage and the second input voltage to the first input terminal and the second input terminal is interrupted, and 1 input voltage and the second input voltage are supplied to the second input terminal and the first input terminal, respectively.

（開示する差動回路）
ここで開示する差動回路は、絶縁ゲート型電界効果トランジスタからなる第１、第２の入力トランジスタと、第１モード時に、前記第１、第２の入力トランジスタのバルクに電源電圧を印加する電源電圧印加手段と、第２モード時に、前記第１、第２の入力トランジスタのバルクに接地電圧を印加する接地電圧印加手段とを有するものである。 (Disclosed differential circuit)
The differential circuit disclosed herein includes a first and second input transistors composed of insulated gate field effect transistors, and a power supply for applying a power supply voltage to the bulk of the first and second input transistors in the first mode. Voltage application means and ground voltage application means for applying a ground voltage to the bulk of the first and second input transistors in the second mode are provided.

（開示した第１の差動電圧比較器の効果）
開示した第１の差動電圧比較器においては、前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき（即ち、判定結果出力期間の間）は、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子及び前記第２の入力端子に所定電圧を供給する。これにより、判定結果出力期間の間は、前記差動回路の入力トランジスタのゲート−バルク間電圧を０Ｖにし、前記差動回路の入力トランジスタのＮＢＴＩ劣化又はＰＢＴＩ劣化を抑制することができる。 (Effect of disclosed first differential voltage comparator)
In the disclosed first differential voltage comparator, the input control unit is configured such that when the logic level of the first output terminal is different from the logic level of the second output terminal (that is, in the determination result output period). Between the first input terminal and the second input terminal, and the supply of the first input terminal and the second input terminal to the first input terminal and the second input terminal is interrupted. A predetermined voltage is supplied to the terminal. Thereby, during the determination result output period, the gate-bulk voltage of the input transistor of the differential circuit can be set to 0 V, and the NBTI deterioration or PBTI deterioration of the input transistor of the differential circuit can be suppressed.

したがって、開示した第１の差動電圧比較器によれば、ＮＢＴＩ劣化又はＰＢＴＩ劣化による前記差動回路の第１及び第２の入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、この開示した第１の差動電圧比較器を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 Therefore, according to the disclosed first differential voltage comparator, an increase in threshold variation of the first and second input transistors of the differential circuit due to NBTI degradation or PBTI degradation is suppressed, and the input offset voltage is reduced. When the disclosed first differential voltage comparator is used for, for example, an A / D converter, the deterioration of A / D conversion accuracy such as INL and DNL is suppressed. can do.

（開示した第２の差動電圧比較器の効果）
開示した第２の差動電圧比較器においては、前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき（即ち、判定結果出力期間の間）は、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子と前記第２の入力端子とを電気的に接続する。これにより、判定結果出力期間の間は、前記差動回路の第１及び第２の入力トランジスタは同量劣化するので、前記差動回路の第１及び第２の入力トランジスタの劣化量が平均化され、前記差動回路の第１及び第２の入力トランジスタ間のＮＢＴＩ劣化又はＰＢＴＩ劣化の差の増大化を抑制することができる。 (Effect of Disclosed Second Differential Voltage Comparator)
In the disclosed second differential voltage comparator, the input control unit is configured such that the logic level of the first output terminal is different from the logic level of the second output terminal (that is, in the determination result output period). Between the first input terminal and the second input terminal, the supply of the first input voltage and the second input voltage to the first input terminal and the second input terminal is interrupted. Connect the terminals electrically. As a result, during the determination result output period, the first and second input transistors of the differential circuit deteriorate by the same amount, so the deterioration amounts of the first and second input transistors of the differential circuit are averaged. Thus, an increase in the difference between NBTI degradation or PBTI degradation between the first and second input transistors of the differential circuit can be suppressed.

したがって、開示した第２の差動電圧比較器によれば、ＮＢＴＩ劣化又はＰＢＴＩ劣化による前記差動回路の第１及び第２の入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、この開示した第２の差動電圧比較器を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 Therefore, according to the disclosed second differential voltage comparator, it is possible to suppress an increase in variation in threshold values of the first and second input transistors of the differential circuit due to NBTI degradation or PBTI degradation, and to reduce the input offset voltage. When the disclosed second differential voltage comparator is used for an A / D converter, for example, it suppresses deterioration of A / D conversion accuracy such as INL and DNL. can do.

（開示した第３の差動電圧比較器の効果）
開示した第３の差動電圧比較器においては、前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき（即ち、判定結果出力期間の間）は、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力電圧及び前記第２の入力電圧をそれぞれ前記第２の入力端子及び前記第１の入力端子に供給する。これにより、前記差動回路の第１及び第２の入力トランジスタの劣化量が平均化されるので、前記差動回路の第１及び第２の入力トランジスタ間のＮＢＴＩ劣化又はＰＢＴＩ劣化の差の増大化を抑制することができる。 (Effect of disclosed third differential voltage comparator)
In the disclosed third differential voltage comparator, the input control unit is configured such that the logic level of the first output terminal is different from the logic level of the second output terminal (that is, in the determination result output period). Between the first input voltage and the second input voltage, and the supply of the first input voltage and the second input voltage to the first input terminal and the second input terminal is interrupted. Voltage is supplied to the second input terminal and the first input terminal, respectively. As a result, the deterioration amounts of the first and second input transistors of the differential circuit are averaged, so that the difference in NBTI deterioration or PBTI deterioration between the first and second input transistors of the differential circuit is increased. Can be suppressed.

したがって、開示した第３の差動電圧比較器によれば、ＮＢＴＩ劣化又はＰＢＴＩ劣化による前記差動回路の第１及び第２の入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、この開示した第３の差動電圧比較器を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 Therefore, according to the disclosed third differential voltage comparator, an increase in threshold variation of the first and second input transistors of the differential circuit due to NBTI degradation or PBTI degradation is suppressed, and the input offset voltage is reduced. When the disclosed third differential voltage comparator is used for an A / D converter, for example, it suppresses deterioration of A / D conversion accuracy such as INL and DNL. can do.

（開示した第４の差動電圧比較器の効果）
開示した第４の差動電圧比較器においては、前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき（即ち、判定結果出力期間の間）、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子及び前記第２の入力端子に所定電圧を供給する。これにより、判定結果出力期間及びリセット期間の間は、前記差動回路の入力トランジスタのゲート−バルク間電圧を０Ｖにし、前記差動回路の入力トランジスタのＮＢＴＩ劣化又はＰＢＴＩ劣化を抑制することができる。 (Effect of disclosed fourth differential voltage comparator)
In the disclosed fourth differential voltage comparator, the input control unit is configured such that when the logic level of the first output terminal is different from the logic level of the second output terminal (that is, in the determination result output period). Or when the clock signal is at the second logic level, supply the first input voltage and the second input voltage to the first input terminal and the second input terminal. A predetermined voltage is supplied to the first input terminal and the second input terminal. Thereby, during the determination result output period and the reset period, the gate-bulk voltage of the input transistor of the differential circuit can be set to 0 V, and the NBTI deterioration or PBTI deterioration of the input transistor of the differential circuit can be suppressed. .

したがって、開示した第４の差動電圧比較器によれば、ＮＢＴＩ劣化又はＰＢＴＩ劣化による前記差動回路の第１及び第２の入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、この開示した第４の差動電圧比較器を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 Therefore, according to the disclosed fourth differential voltage comparator, an increase in threshold variation of the first and second input transistors of the differential circuit due to NBTI degradation or PBTI degradation is suppressed, and the input offset voltage is reduced. When the disclosed fourth differential voltage comparator is used for an A / D converter, for example, it suppresses deterioration of A / D conversion accuracy such as INL and DNL. can do.

（開示した第５の差動電圧比較器の効果）
開示した第５の差動電圧比較器においては、前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき（即ち、判定結果出力期間の間）、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子と前記第２の入力端子とを電気的に接続する。これにより、判定結果出力期間及びリセット期間の間は、前記差動回路の第１及び第２の入力トランジスタは同量劣化するので、前記差動回路の第１及び第２の入力トランジスタの劣化量が平均化され、前記差動回路の第１及び第２の入力トランジスタ間のＮＢＴＩ劣化又はＰＢＴＩ劣化の差の増大化を抑制することができる。 (Effect of disclosed fifth differential voltage comparator)
In the disclosed fifth differential voltage comparator, the input control unit is configured such that when the logic level of the first output terminal is different from the logic level of the second output terminal (that is, in the determination result output period). Or when the clock signal is at the second logic level, supply the first input voltage and the second input voltage to the first input terminal and the second input terminal. Shut off and electrically connect the first input terminal and the second input terminal. Thereby, during the determination result output period and the reset period, the first and second input transistors of the differential circuit are deteriorated by the same amount. Therefore, the deterioration amounts of the first and second input transistors of the differential circuit are reduced. Are averaged, and an increase in the difference between NBTI degradation or PBTI degradation between the first and second input transistors of the differential circuit can be suppressed.

したがって、開示した第５の差動電圧比較器によれば、ＮＢＴＩ劣化又はＰＢＴＩ劣化による前記差動回路の第１及び第２の入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、この開示した第５の差動電圧比較器を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 Therefore, according to the disclosed fifth differential voltage comparator, an increase in threshold variation of the first and second input transistors of the differential circuit due to NBTI degradation or PBTI degradation is suppressed, and the input offset voltage is reduced. When the disclosed fifth differential voltage comparator is used for, for example, an A / D converter, the deterioration of A / D conversion accuracy such as INL and DNL is suppressed. can do.

（開示した第６の差動電圧比較器の効果）
開示した第６の差動電圧比較器においては、前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき（即ち、判定結果出力期間の間）、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力電圧及び前記第２の入力電圧をそれぞれ前記第２の入力端子及び前記第１の入力端子に供給する。これにより、前記差動回路の第１及び第２の入力トランジスタの劣化量が平均化されるので、前記差動回路の第１及び第２の入力トランジスタのＮＢＴＩ劣化又はＰＢＴＩ劣化の差の増大化を抑制することができる。 (Effect of Disclosed Sixth Differential Voltage Comparator)
In the disclosed sixth differential voltage comparator, the input control unit is configured such that when the logic level of the first output terminal is different from the logic level of the second output terminal (that is, in the determination result output period). Or when the clock signal is at the second logic level, supply the first input voltage and the second input voltage to the first input terminal and the second input terminal. The first input voltage and the second input voltage are supplied to the second input terminal and the first input terminal, respectively. As a result, since the deterioration amounts of the first and second input transistors of the differential circuit are averaged, the difference between the NBTI deterioration or the PBTI deterioration of the first and second input transistors of the differential circuit is increased. Can be suppressed.

したがって、開示した第６の差動電圧比較器によれば、ＮＢＴＩ劣化又はＰＢＴＩ劣化による前記差動回路の第１及び第２の入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、この開示した第６の差動電圧比較器を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 Therefore, according to the disclosed sixth differential voltage comparator, an increase in threshold variation of the first and second input transistors of the differential circuit due to NBTI degradation or PBTI degradation is suppressed, and the input offset voltage is reduced. When the disclosed sixth differential voltage comparator is used for an A / D converter, for example, it suppresses deterioration of A / D conversion accuracy such as INL and DNL. can do.

（開示した差動回路の効果）
開示した差動回路においては、前記第１、第２の入力トランジスタがＰチャネル絶縁ゲート型電界効果トランジスタの場合には、判定結果出力期間以外の期間を第１モード時とし、判定結果出力期間を第２モード時とすると、判定結果出力期間の間は、前記第１、第２の入力トランジスタのゲートにＨレベル電圧を印加することにより、前記第１、第２の入力トランジスタにゲートからバルクに向かう電界を形成することができる。これにより、前記第１、第２の入力トランジスタのうち、判定期間の間はゲートにＬレベル電圧が印加され、バルクからゲートに向かう電界が形成されていた入力トランジスタについては、そのゲート酸化膜とシリコン基板との界面の固定電荷や界面準位を修復し、ＮＢＴＩ劣化を回復することができる。 (Effect of disclosed differential circuit)
In the disclosed differential circuit, when the first and second input transistors are P-channel insulated gate field effect transistors, the period other than the determination result output period is set to the first mode, and the determination result output period is set to In the second mode, during the determination result output period, by applying an H level voltage to the gates of the first and second input transistors, the first and second input transistors are bulked from the gate to the first and second input transistors. An incoming electric field can be formed. As a result, of the first and second input transistors, an L-level voltage is applied to the gate during the determination period and an electric field from the bulk to the gate is formed. The fixed charge and interface state at the interface with the silicon substrate can be repaired, and NBTI degradation can be recovered.

また、前記第１、第２の入力トランジスタがＰチャネル絶縁ゲート型電界効果トランジスタの場合には、判定結果出力期間及びリセット期間以外の期間を第１モード時とし、判定結果出力期間及びリセット期間を第２モード時とすると、判定結果出力期間及びリセット期間の間は、前記第１、第２の入力トランジスタのゲートにＨレベル電圧を印加することにより、前記第１、第２の入力トランジスタにゲートからバルクに向かう電界を形成することができる。これにより、前記第１、第２の入力トランジスタのうち、判定期間の間はゲートにＬレベル電圧が印加され、バルクからゲートに向かう電界が形成されていた入力トランジスタについては、そのゲート酸化膜とシリコン基板との界面の固定電荷や界面準位を修復し、ＮＢＴＩ劣化を回復することができる。 When the first and second input transistors are P-channel insulated gate field effect transistors, the period other than the determination result output period and the reset period is set to the first mode, and the determination result output period and the reset period are In the second mode, during the determination result output period and the reset period, by applying an H level voltage to the gates of the first and second input transistors, the first and second input transistors are gated. An electric field from the bulk to the bulk can be formed. As a result, of the first and second input transistors, an L-level voltage is applied to the gate during the determination period and an electric field from the bulk to the gate is formed. The fixed charge and interface state at the interface with the silicon substrate can be repaired, and NBTI degradation can be recovered.

また、前記第１、第２の入力トランジスタがＮチャネル絶縁ゲート型電界効果トランジスタの場合には、判定結果出力期間を第１モード時とし、判定結果出力期間以外の期間を第２モード時とすると、判定結果出力期間の間は、前記第１、第２の入力トランジスタのゲートにＬレベル電圧を印加することにより、前記第１、第２の入力トランジスタにバルクからゲートに向かう電界を形成することができる。これにより、前記第１、第２の入力トランジスタのうち、判定期間の間はゲートにＨレベル電圧が印加され、ゲートからバルクに向かう電界が形成されていた入力トランジスタについては、そのゲート酸化膜とシリコン基板との界面の固定電荷や界面準位を修復し、ＰＢＴＩ劣化を回復することができる。 When the first and second input transistors are N-channel insulated gate field effect transistors, the determination result output period is set to the first mode, and the period other than the determination result output period is set to the second mode. During the determination result output period, by applying an L level voltage to the gates of the first and second input transistors, an electric field from the bulk to the gate is formed in the first and second input transistors. Can do. As a result, of the first and second input transistors, an H level voltage is applied to the gate during the determination period and an electric field from the gate to the bulk is formed. The fixed charge and interface state at the interface with the silicon substrate can be repaired, and the PBTI degradation can be recovered.

また、前記第１、第２の入力トランジスタがＮチャネル絶縁ゲート型電界効果トランジスタの場合には、判定結果出力期間及びリセット期間を第１モード時とし、判定結果出力期間及びリセット期間以外の期間を第２モード時とすると、判定結果出力期間及びリセット期間の間は、前記第１、第２の入力トランジスタのゲートにＬレベル電圧を印加することにより、前記第１、第２の入力トランジスタにバルクからゲートに向かう電界を形成することができる。これにより、前記第１、第２の入力トランジスタのうち、判定期間の間はゲートにＨレベル電圧が印加され、ゲートからバルクに向かう電界が形成されていた入力トランジスタについては、そのゲート酸化膜とシリコン基板との界面の固定電荷や界面準位を修復し、ＰＢＴＩ劣化が回復される。 When the first and second input transistors are N-channel insulated gate field effect transistors, the determination result output period and the reset period are set to the first mode, and a period other than the determination result output period and the reset period is set. In the second mode, during the determination result output period and the reset period, an L level voltage is applied to the gates of the first and second input transistors, whereby the first and second input transistors are bulked. An electric field from the gate to the gate can be formed. As a result, of the first and second input transistors, an H level voltage is applied to the gate during the determination period and an electric field from the gate to the bulk is formed. The fixed charge and interface state at the interface with the silicon substrate are restored, and the PBTI degradation is recovered.

したがって、開示した差動回路によれば、ＮＢＴＩ劣化又はＰＢＴＩ劣化による入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、開示した差動回路を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 Therefore, according to the disclosed differential circuit, it is possible to suppress an increase in threshold variation of the input transistor due to NBTI degradation or PBTI degradation and suppress an increase in input offset voltage. For example, when used in an A / D converter, deterioration of A / D conversion accuracy such as INL and DNL can be suppressed.

（本発明の差動電圧比較器の第１実施形態）
図１は本発明の差動電圧比較器の第１実施形態を示す回路図である。本発明の差動電圧比較器の第１実施形態は、ＶＩＰ入力端子１及びＶＩＭ入力端子２と差動回路３との間に入力制御部２８を設けると共に、ＥＯＲ（排他的論理和）回路２９と、インバータ３０とを設け、その他については、図４２に示す従来の差動電圧比較器と同様に構成したものである。 (First embodiment of differential voltage comparator of the present invention)
FIG. 1 is a circuit diagram showing a first embodiment of a differential voltage comparator of the present invention. In the first embodiment of the differential voltage comparator of the present invention, an input control unit 28 is provided between the VIP input terminal 1 and the VIM input terminal 2 and the differential circuit 3, and an EOR (exclusive OR) circuit 29 is provided. And the inverter 30, and the others are configured in the same manner as the conventional differential voltage comparator shown in FIG. 42.

入力制御部２８において、３１はＶＤＤ電源線、３２〜３５はスイッチ素子である。スイッチ素子３２は、ＶＩＰ入力端子１と差動回路３の非反転入力端子３Ａとの間に接続されている。スイッチ素子３３は、ＶＩＭ入力端子２と差動回路３の反転入力端子３Ｂとの間に接続されている。スイッチ素子３２、３３は、反転入力制御信号／ＣＡによりＯＮ、ＯＦＦが制御され、反転入力制御信号／ＣＡがＨレベルのときはＯＮ、反転入力制御信号／ＣＡがＬレベルのときはＯＦＦとなる。 In the input control unit 28, 31 is a VDD power line, and 32 to 35 are switch elements. The switch element 32 is connected between the VIP input terminal 1 and the non-inverting input terminal 3 A of the differential circuit 3. The switch element 33 is connected between the VIM input terminal 2 and the inverting input terminal 3 B of the differential circuit 3. The switch elements 32 and 33 are ON / OFF controlled by the inverting input control signal / CA, and are ON when the inverting input control signal / CA is at the H level, and are OFF when the inverting input control signal / CA is at the L level. .

また、スイッチ素子３４は、ＶＤＤ電源線３１と差動回路３の非反転入力端子３Ａとの間に接続されている。スイッチ素子３５は、ＶＤＤ電源線３１と差動回路３の反転入力端子３Ｂとの間に接続されている。スイッチ素子３４、３５は、入力制御信号ＣＡによりＯＮ、ＯＦＦが制御され、入力制御信号ＣＡがＨレベルのときはＯＮ、入力制御信号ＣＡがＬレベルのときはＯＦＦとなる。 The switch element 34 is connected between the VDD power supply line 31 and the non-inverting input terminal 3 A of the differential circuit 3. The switch element 35 is connected between the VDD power supply line 31 and the inverting input terminal 3 B of the differential circuit 3. The switch elements 34 and 35 are controlled to be turned on and off by the input control signal CA, and are turned on when the input control signal CA is at the H level and turned off when the input control signal CA is at the L level.

ＥＯＲ回路２９は、入力電圧ＶＩＰ、ＶＩＭの大小判定が終了したことを検出する判定終了検出回路をなすものである。ＥＯＲ回路２９は、一方の入力端子をインバータ９の出力端子に接続し、他方の入力端子をインバータ１０の出力端子に接続し、入力制御信号ＣＡを出力するように構成されている。インバータ３０は、入力端子をＥＯＲ回路２９の出力端子に接続し、ＥＯＲ回路２９が出力する入力制御信号ＣＡを反転して反転入力制御信号／ＣＡを出力するように構成されている。 The EOR circuit 29 constitutes a determination end detection circuit that detects that the magnitude determination of the input voltages VIP and VIM has ended. The EOR circuit 29 is configured to connect one input terminal to the output terminal of the inverter 9 and connect the other input terminal to the output terminal of the inverter 10 to output the input control signal CA. The inverter 30 is configured to connect the input terminal to the output terminal of the EOR circuit 29, invert the input control signal CA output from the EOR circuit 29, and output the inverted input control signal / CA.

図２は本発明の差動電圧比較器の第１実施形態の動作例を示すタイミングチャートであり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合を例にしている。（Ａ）はクロック信号ＣＬＫ、（Ｂ）は反転クロック信号／ＣＬＫ、（Ｃ）は入力電圧ＶＩＰ、（Ｄ）は入力電圧ＶＩＭ、（Ｅ）は出力電圧ＶＯ、（Ｆ）は出力電圧ＶＸＯ、（Ｇ）は入力制御信号ＣＡ、（Ｈ）は反転入力制御信号／ＣＡ、（Ｉ）は差動回路３の非反転入力端子３Ａの電圧ＶＩＣＰ、（Ｊ）は差動回路３の反転入力端子３Ｂの電圧ＶＩＣＭ、（Ｋ）はＰＭＯＳトランジスタ１９のゲート−バルク間電圧を示している。 FIG. 2 is a timing chart showing an operation example of the first embodiment of the differential voltage comparator of the present invention, taking as an example the case where the input voltage VIP is at the H level and the input voltage VIM is at the L level. (A) is the clock signal CLK, (B) is the inverted clock signal / CLK, (C) is the input voltage VIP, (D) is the input voltage VIM, (E) is the output voltage VO, (F) is the output voltage VXO, (G) is the input control signal CA, (H) is the inverting input control signal / CA, (I) is the voltage VICP of the non-inverting input terminal 3A of the differential circuit 3, and (J) is the inverting input terminal of the differential circuit 3. A voltage VICM of 3B, (K) indicates a gate-bulk voltage of the PMOS transistor 19.

本発明の差動電圧比較器の第１実施形態においては、クロック信号ＣＬＫがＬレベルのときは比較期間とされ、クロック信号ＣＬＫがＨレベルのときはリセット期間とされる。また、比較期間になってから、入力制御信号ＣＡがＨレベルとなるまでの期間が判定期間とされ、入力制御信号ＣＡがＨレベルになってから、比較期間が終了するまでの期間が判定結果出力期間とされる。 In the first embodiment of the differential voltage comparator of the present invention, the comparison period is set when the clock signal CLK is at L level, and the reset period is set when the clock signal CLK is at H level. The period from the comparison period until the input control signal CA becomes H level is the determination period, and the period from when the input control signal CA becomes H level to the end of the comparison period is the determination result. The output period.

ここで、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態となる。リセット部７では、スイッチ素子１３、１４がＯＮとなり、ＶＯ出力端子５はスイッチ素子１３を介して接地されると共に、ＶＸＯ出力端子６はスイッチ素子１４を介して接地される。この結果、出力電圧ＶＯ、ＶＸＯはＬレベルにリセットされる。 Here, when the clock signal CLK changes to the H level and the inverted clock signal / CLK changes to the L level and the reset period starts, in the latch unit 4, the switch elements 11 and 12 are turned off, and the inverters 9 and 10 are in an inactive state. Become. In the reset unit 7, the switch elements 13 and 14 are turned ON, the VO output terminal 5 is grounded via the switch element 13, and the VXO output terminal 6 is grounded via the switch element 14. As a result, the output voltages VO and VXO are reset to the L level.

また、出力電圧ＶＯ、ＶＸＯがＬレベルにリセットされると、ＥＯＲ回路２９が出力する入力制御信号ＣＡはＬレベルとなり、インバータ３０が出力する反転入力制御信号／ＣＡはＨレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭは、それぞれ差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに印加される。 When output voltages VO and VXO are reset to L level, input control signal CA output from EOR circuit 29 is set to L level, and inverted input control signal / CA output from inverter 30 is set to H level. As a result, in the input control unit 28, the switch elements 32 and 33 are turned on and the switch elements 34 and 35 are turned off, and the input voltage VIP and the input voltage VIM are respectively the non-inverting input terminal 3A and the inverting input terminal of the differential circuit 3. Applied to 3B.

ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路３では、ＰＭＯＳトランジスタ１８がＯＦＦ、ＰＭＯＳトランジスタ１９がＯＮとなる。この場合、ＰＭＯＳトランジスタ１９では、ゲート−バルク間電圧は−１.２Ｖとなり、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化が進行する。 Here, when the input voltage VIP is H level and the input voltage VIM is L level, in the differential circuit 3, the PMOS transistor 18 is turned off and the PMOS transistor 19 is turned on. In this case, in the PMOS transistor 19, the gate-bulk voltage becomes −1.2 V, and the NBTI degradation of the PMOS transistor 19 proceeds.

この状態から、クロック信号ＣＬＫがＬレベル、反転クロック信号／ＣＬＫがＨレベルに変化して比較期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＮとなり、インバータ９、１０は活性状態となる。リセット部７では、スイッチ素子１３、１４がＯＦＦとなる。 From this state, when the clock signal CLK changes to the L level and the inverted clock signal / CLK changes to the H level and the comparison period starts, in the latch unit 4, the switch elements 11 and 12 are turned on, and the inverters 9 and 10 are in the active state. Become. In the reset unit 7, the switch elements 13 and 14 are turned off.

この結果、入力電圧ＶＩＰ、ＶＩＭの大小判定が行われるが、差動回路３では、ＰＭＯＳトランジスタ１８がＯＦＦ、ＰＭＯＳトランジスタ１９がＯＮとなっているので、差動回路３の反転出力端子３Ｃの電圧ＶＯＰ＜差動回路３の非反転出力端子３Ｄの電圧ＶＯＭとなる。この状態がラッチ部４に取り込まれ、出力電圧ＶＯがＨレベル、出力電圧ＶＸＯがＬレベルになる。これにより、判定期間が終了し、リセット期間が開始されるまで、判定結果出力期間となる。 As a result, the magnitudes of the input voltages VIP and VIM are determined, but in the differential circuit 3, the PMOS transistor 18 is OFF and the PMOS transistor 19 is ON, so that the voltage at the inverting output terminal 3C of the differential circuit 3 VOP <the voltage VOM of the non-inverting output terminal 3D of the differential circuit 3. This state is captured by the latch unit 4, and the output voltage VO becomes H level and the output voltage VXO becomes L level. Thus, the determination result output period is reached until the determination period ends and the reset period starts.

ここで、出力電圧ＶＯがＨレベルに変化すると、ＥＯＲ回路２９が出力する入力制御信号ＣＡはＨレベルとなり、インバータ３０が出力する反転入力制御信号／ＣＡはＬレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３がＯＦＦ、スイッチ素子３４、３５がＯＮとなる。 Here, when the output voltage VO changes to H level, the input control signal CA output from the EOR circuit 29 becomes H level, and the inverted input control signal / CA output from the inverter 30 becomes L level. As a result, in the input control unit 28, the switch elements 32 and 33 are turned off and the switch elements 34 and 35 are turned on.

したがって、差動回路３の非反転入力端子３Ａにはスイッチ素子３４を介して電源電圧ＶＤＤが供給され、差動回路３の反転入力端子３Ｂにはスイッチ素子３５を介して電源電圧ＶＤＤが供給される。この結果、判定結果出力期間の間は、ＰＭＯＳトランジスタ１９のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化の進行が停止される。 Therefore, the power supply voltage VDD is supplied to the non-inverting input terminal 3A of the differential circuit 3 via the switch element 34, and the power supply voltage VDD is supplied to the inverting input terminal 3B of the differential circuit 3 via the switch element 35. The As a result, during the determination result output period, the gate-bulk voltage of the PMOS transistor 19 is 0 V, and the NBTI degradation of the PMOS transistor 19 is performed even though the input voltage VIP is H level and the input voltage VIM is L level. Progress is stopped.

また、出力電圧ＶＯ、ＶＸＯがＬレベルにリセットされることから、ＥＯＲ回路２９が出力する入力制御信号ＣＡはＬレベルとなり、インバータ３０が出力する反転入力制御信号／ＣＡはＨレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭは、それぞれ差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに印加される。 Since the output voltages VO and VXO are reset to the L level, the input control signal CA output from the EOR circuit 29 is set to the L level, and the inverted input control signal / CA output from the inverter 30 is set to the H level. As a result, in the input control unit 28, the switch elements 32 and 33 are turned on and the switch elements 34 and 35 are turned off, and the input voltage VIP and the input voltage VIM are respectively the non-inverting input terminal 3A and the inverting input terminal of the differential circuit 3. Applied to 3B.

なお、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルのときは、判定期間の間、ＰＭＯＳトランジスタ１８がＯＮとなり、そのゲート−バルク間電圧は−１.２Ｖとなり、ＰＭＯＳトランジスタ１８のＮＢＴＩ劣化が進行する。しかし、判定結果出力期間の間は、ＰＭＯＳトランジスタ１８のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルであるにも関わらず、ＰＭＯＳトランジスタ１８のＮＢＴＩ劣化の進行が停止される。 When the input voltage VIP is at the L level and the input voltage VIM is at the H level, the PMOS transistor 18 is turned on during the determination period, the gate-bulk voltage is −1.2 V, and the NBTI deterioration of the PMOS transistor 18 is caused. Progresses. However, during the determination result output period, the gate-bulk voltage of the PMOS transistor 18 is 0 V, and the NBTI degradation of the PMOS transistor 18 is reduced despite the input voltage VIP being L level and the input voltage VIM being H level. Progress is stopped.

以上のように、本発明の差動電圧比較器の第１実施形態によれば、入力制御部２８は、判定結果出力期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂへの供給を遮断し、差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに電源電圧ＶＤＤを供給し、差動回路３のＰＭＯＳトランジスタ１８、１９のゲート−バルク間電圧を０Ｖにしているので、差動回路３のＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化を抑制することができる。 As described above, according to the first embodiment of the differential voltage comparator of the present invention, the input control unit 28 determines whether the differential circuit 3 for the input voltage VIP and the input voltage VIM is not used during the determination result output period. The supply to the inverting input terminal 3A and the inverting input terminal 3B is cut off, the power supply voltage VDD is supplied to the non-inverting input terminal 3A and the inverting input terminal 3B of the differential circuit 3, and the PMOS transistors 18 and 19 of the differential circuit 3 are connected. Since the gate-bulk voltage is set to 0 V, NBTI degradation of the PMOS transistors 18 and 19 of the differential circuit 3 can be suppressed.

したがって、ＮＢＴＩ劣化によるＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 Therefore, it is possible to suppress an increase in threshold variation of the PMOS transistors 18 and 19 due to NBTI degradation, and to suppress an increase in input offset voltage. For example, the first embodiment of the differential voltage comparator of the present invention is When used in an A / D converter, deterioration of A / D conversion accuracy such as INL and DNL can be suppressed.

なお、本発明の差動電圧比較器の第１実施形態においては、判定終了検出回路としてＥＯＲ回路２９を設けた場合について説明したが、ＥＯＲ回路２９の代わりに、ＯＲ回路を設けるようにしても良い。 In the first embodiment of the differential voltage comparator of the present invention, the case where the EOR circuit 29 is provided as the determination end detection circuit has been described. However, instead of the EOR circuit 29, an OR circuit may be provided. good.

（本発明の差動電圧比較器の第２実施形態）
図３は本発明の差動電圧比較器の第２実施形態を示す回路図である。本発明の差動電圧比較器の第２実施形態は、リセット部として、本発明の差動電圧比較器の第１実施形態が備えるリセット部７と構成の異なるリセット部３７を設けると共に、判定終了検出回路としてＮＡＮＤ回路３８、反転入力制御信号生成回路としてインバータ３９を設け、その他については、本発明の差動電圧比較器の第１実施形態と同様に構成したものである。 (Second Embodiment of Differential Voltage Comparator of the Present Invention)
FIG. 3 is a circuit diagram showing a second embodiment of the differential voltage comparator of the present invention. In the second embodiment of the differential voltage comparator of the present invention, a reset unit 37 having a configuration different from that of the reset unit 7 included in the first embodiment of the differential voltage comparator of the present invention is provided as a reset unit, and the determination ends. A NAND circuit 38 is provided as a detection circuit, an inverter 39 is provided as an inverting input control signal generation circuit, and the others are configured similarly to the first embodiment of the differential voltage comparator of the present invention.

リセット部３７において、４０はＶＤＤ電源線、４１、４２はスイッチ素子である。スイッチ素子４１はＶＤＤ電源線４０とＶＯ出力端子５との間に接続されている。スイッチ素子４２はＶＤＤ電源線４０とＶＸＯ出力端子６との間に接続されている。スイッチ素子４１、４２は、クロック信号ＣＬＫによりＯＮ、ＯＦＦが制御され、クロック信号ＣＬＫがＨレベルのときはＯＮ、クロック信号ＣＬＫがＬレベルのときはＯＦＦとなる。 In the reset unit 37, reference numeral 40 denotes a VDD power supply line, and 41 and 42 denote switch elements. The switch element 41 is connected between the VDD power line 40 and the VO output terminal 5. The switch element 42 is connected between the VDD power supply line 40 and the VXO output terminal 6. The switch elements 41 and 42 are controlled to be turned on and off by the clock signal CLK, and are turned on when the clock signal CLK is at the H level and turned off when the clock signal CLK is at the L level.

ＮＡＮＤ回路３８は、一方の入力端子をインバータ９の出力端子に接続し、他方の入力端子をインバータ１０の出力端子に接続し、入力制御信号ＣＡを出力するように構成されている。インバータ３９は、入力端子をＮＡＮＤ回路３８の出力端子に接続し、ＮＡＮＤ回路３８が出力する入力制御信号ＣＡを反転して反転入力制御信号／ＣＡを出力するように構成されている。 The NAND circuit 38 is configured to connect one input terminal to the output terminal of the inverter 9 and connect the other input terminal to the output terminal of the inverter 10 to output the input control signal CA. The inverter 39 is configured to connect the input terminal to the output terminal of the NAND circuit 38, invert the input control signal CA output from the NAND circuit 38, and output the inverted input control signal / CA.

図４は本発明の差動電圧比較器の第２実施形態の動作例を示すタイミングチャートであり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合を例にしている。（Ａ）はクロック信号ＣＬＫ、（Ｂ）は反転クロック信号／ＣＬＫ、（Ｃ）は入力電圧ＶＩＰ、（Ｄ）は入力電圧ＶＩＭ、（Ｅ）は出力電圧ＶＯ、（Ｆ）は出力電圧ＶＸＯ、（Ｇ）は入力制御信号ＣＡ、（Ｈ）は反転入力制御信号／ＣＡ、（Ｉ）は差動回路３の非反転入力端子３Ａの電圧ＶＩＣＰ、（Ｊ）は差動回路３の反転入力端子３Ｂの電圧ＶＩＣＭ、（Ｋ）はＰＭＯＳトランジスタ１９のゲート−バルク間電圧を示している。 FIG. 4 is a timing chart showing an operation example of the second embodiment of the differential voltage comparator of the present invention, taking as an example the case where the input voltage VIP is at the H level and the input voltage VIM is at the L level. (A) is the clock signal CLK, (B) is the inverted clock signal / CLK, (C) is the input voltage VIP, (D) is the input voltage VIM, (E) is the output voltage VO, (F) is the output voltage VXO, (G) is the input control signal CA, (H) is the inverting input control signal / CA, (I) is the voltage VICP of the non-inverting input terminal 3A of the differential circuit 3, and (J) is the inverting input terminal of the differential circuit 3. A voltage VICM of 3B, (K) indicates a gate-bulk voltage of the PMOS transistor 19.

本発明の差動電圧比較器の第２実施形態においても、本発明の差動電圧比較器の第１実施形態と同様に、クロック信号ＣＬＫがＨレベルのときはリセット期間とされ、クロック信号ＣＬＫがＬレベルのときは比較期間とされる。また、比較期間になってから、入力制御信号ＣＡがＨレベルとなるまでの期間が判定期間とされ、入力制御信号ＣＡがＨレベルになってから、比較期間が終了するまでの期間が判定結果出力期間とされる。 Also in the second embodiment of the differential voltage comparator of the present invention, as in the first embodiment of the differential voltage comparator of the present invention, when the clock signal CLK is at the H level, the reset period is set, and the clock signal CLK When L is at the L level, a comparison period is set. The period from the comparison period until the input control signal CA becomes H level is the determination period, and the period from when the input control signal CA becomes H level to the end of the comparison period is the determination result. The output period.

ここで、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部３７では、スイッチ素子４１、４２がＯＮとなり、ＶＯ出力端子５にはスイッチ素子４１を介して電源電圧ＶＤＤが供給され、ＶＸＯ出力端子６にはスイッチ素子４２を介して電源電圧ＶＤＤが供給される。この結果、出力電圧ＶＯ、ＶＸＯはＨレベルにリセットされる。 Here, when the clock signal CLK changes to the H level and the inverted clock signal / CLK changes to the L level and the reset period starts, in the latch unit 4, the switch elements 11 and 12 are turned OFF, and the inverters 9 and 10 are deactivated. Become. In the reset unit 37, the switch elements 41 and 42 are turned ON, the power supply voltage VDD is supplied to the VO output terminal 5 via the switch element 41, and the power supply voltage VDD is supplied to the VXO output terminal 6 via the switch element 42. Is done. As a result, the output voltages VO and VXO are reset to the H level.

また、出力電圧ＶＯ、ＶＸＯがＨレベルにリセットされると、ＮＡＮＤ回路３８が出力する入力制御信号ＣＡはＬレベルとなり、インバータ３９が出力する反転入力制御信号／ＣＡはＨレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭは、それぞれ差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに印加される。 When output voltages VO and VXO are reset to H level, input control signal CA output from NAND circuit 38 is at L level, and inverted input control signal / CA output from inverter 39 is at H level. As a result, in the input control unit 28, the switch elements 32 and 33 are turned on and the switch elements 34 and 35 are turned off, and the input voltage VIP and the input voltage VIM are respectively the non-inverting input terminal 3A and the inverting input terminal of the differential circuit 3. Applied to 3B.

この状態から、クロック信号ＣＬＫがＬレベル、反転クロック信号／ＣＬＫがＨレベルに変化して比較期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＮとなり、インバータ９、１０は活性状態となる。リセット部３７では、スイッチ素子４１、４２はＯＦＦとなる。 From this state, when the clock signal CLK changes to the L level and the inverted clock signal / CLK changes to the H level and the comparison period starts, in the latch unit 4, the switch elements 11 and 12 are turned on, and the inverters 9 and 10 are in the active state. Become. In the reset unit 37, the switch elements 41 and 42 are turned off.

ここで、出力電圧ＶＸＯがＬレベルに変化すると、ＮＡＮＤ回路３８が出力する入力制御信号ＣＡはＨレベルとなり、インバータ３９が出力する反転入力制御信号／ＣＡはＬレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３がＯＦＦ、スイッチ素子３４、３５がＯＮとなる。 Here, when the output voltage VXO changes to L level, the input control signal CA output from the NAND circuit 38 becomes H level, and the inverted input control signal / CA output from the inverter 39 becomes L level. As a result, in the input control unit 28, the switch elements 32 and 33 are turned off and the switch elements 34 and 35 are turned on.

その後、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部３７では、スイッチ素子４１、４２がＯＮとなり、ＶＯ出力端子５にはスイッチ素子４１を介して電源電圧ＶＤＤが供給され、ＶＸＯ出力端子６にはスイッチ素子４２を介して電源電圧ＶＤＤが供給される。この結果、出力電圧ＶＯ、ＶＸＯはＨレベルにリセットされる。 Thereafter, when the clock signal CLK changes to the H level and the inverted clock signal / CLK changes to the L level and the reset period starts, in the latch unit 4, the switch elements 11 and 12 are turned off, and the inverters 9 and 10 are deactivated. . In the reset unit 37, the switch elements 41 and 42 are turned ON, the power supply voltage VDD is supplied to the VO output terminal 5 via the switch element 41, and the power supply voltage VDD is supplied to the VXO output terminal 6 via the switch element 42. Is done. As a result, the output voltages VO and VXO are reset to the H level.

また、出力電圧ＶＯ、ＶＸＯがＨレベルにリセットされると、ＮＡＮＤ回路３８が出力する入力制御信号ＣＡはＬレベルとなり、インバータ３９が出力する反転入力制御信号／ＣＡはＨレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３はＯＮ、スイッチ素子３４、３５はＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭは、それぞれ差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに印加される。 When output voltages VO and VXO are reset to H level, input control signal CA output from NAND circuit 38 is at L level, and inverted input control signal / CA output from inverter 39 is at H level. As a result, in the input control unit 28, the switch elements 32 and 33 are turned on and the switch elements 34 and 35 are turned off, and the input voltage VIP and the input voltage VIM are respectively the non-inverting input terminal 3A and the inverting input terminal of the differential circuit 3. Applied to 3B.

以上のように、本発明の差動電圧比較器の第２実施形態によれば、入力制御部２８は、判定結果出力期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂへの供給を遮断し、差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに電源電圧ＶＤＤを供給し、差動回路３のＰＭＯＳトランジスタ１８、１９のゲート−バルク間電圧を０Ｖにしているので、差動回路３のＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化を抑制することができる。 As described above, according to the second embodiment of the differential voltage comparator of the present invention, the input control unit 28 determines whether or not the input voltage VIP and the input voltage VIM are not in the differential circuit 3 during the determination result output period. The supply to the inverting input terminal 3A and the inverting input terminal 3B is cut off, the power supply voltage VDD is supplied to the non-inverting input terminal 3A and the inverting input terminal 3B of the differential circuit 3, and the PMOS transistors 18 and 19 of the differential circuit 3 are connected. Since the gate-bulk voltage is set to 0 V, NBTI degradation of the PMOS transistors 18 and 19 of the differential circuit 3 can be suppressed.

したがって、ＮＢＴＩ劣化によるＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第２実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 Therefore, it is possible to suppress an increase in threshold variation of the PMOS transistors 18 and 19 due to NBTI degradation, and to suppress an increase in input offset voltage. For example, the second embodiment of the differential voltage comparator of the present invention is When used in an A / D converter, deterioration of A / D conversion accuracy such as INL and DNL can be suppressed.

なお、本発明の差動電圧比較器の第２実施形態においては、判定終了検出回路としてＮＡＮＤ回路３８を設けた場合について説明したが、ＮＡＮＤ回路３８の代わりに、ＥＯＲ回路を設けるようにしても良い。 In the second embodiment of the differential voltage comparator of the present invention, the case where the NAND circuit 38 is provided as the determination end detection circuit has been described. However, instead of the NAND circuit 38, an EOR circuit may be provided. good.

（本発明の差動電圧比較器の第３実施形態）
図５は本発明の差動電圧比較器の第３実施形態を示す回路図である。本発明の差動電圧比較器の第３実施形態は、図１に示す本発明の差動電圧比較器の第１実施形態を改良するものであり、遅延回路４４と、インバータ４５と、ＯＲ回路４６とが追加されている。 (Third embodiment of the differential voltage comparator of the present invention)
FIG. 5 is a circuit diagram showing a third embodiment of the differential voltage comparator of the present invention. The third embodiment of the differential voltage comparator of the present invention is an improvement over the first embodiment of the differential voltage comparator of the present invention shown in FIG. 1, and includes a delay circuit 44, an inverter 45, and an OR circuit. 46 is added.

遅延回路４４は、クロック信号ＣＬＫを遅延して遅延クロック信号ＣＬＫ＿ｄを生成するものであり、複数個のインバータ４７−１〜４７−２ｎを縦列接続して構成されている。遅延回路４４の遅延時間は、スイッチ素子３２、３３をＯＮ、スイッチ素子３４、３５をＯＦＦとしてから、差動回路３の出力が確定するまでの時間（入力電圧確定時間）と同一時間とされる。また、インバータ４５は、遅延回路４４が出力する遅延クロック信号ＣＬＫ＿ｄを反転して反転遅延クロック信号／ＣＬＫ＿ｄを出力するものである。 The delay circuit 44 delays the clock signal CLK to generate the delayed clock signal CLK_d, and is configured by connecting a plurality of inverters 47-1 to 47-2n in cascade. The delay time of the delay circuit 44 is the same as the time from when the switch elements 32 and 33 are turned ON and the switch elements 34 and 35 are turned OFF until the output of the differential circuit 3 is determined (input voltage determination time). . The inverter 45 inverts the delayed clock signal CLK_d output from the delay circuit 44 and outputs an inverted delayed clock signal / CLK_d.

ＯＲ回路４６は、一方の入力端子にクロック信号ＣＬＫが与えられ、他方の入力端子にＥＯＲ回路２９の出力信号ＣＡが与えられ、入力制御信号ＣＢを出力するように構成されている。また、本例では、インバータ３０は、入力端子をＯＲ回路４６の出力端子に接続し、ＯＲ回路４６が出力する入力制御信号ＣＢを反転して反転入力制御信号／ＣＢを出力するようにされている。 The OR circuit 46 is configured such that the clock signal CLK is supplied to one input terminal, the output signal CA of the EOR circuit 29 is supplied to the other input terminal, and the input control signal CB is output. In this example, the inverter 30 has an input terminal connected to the output terminal of the OR circuit 46, inverts the input control signal CB output from the OR circuit 46, and outputs an inverted input control signal / CB. Yes.

また、ラッチ部４では、スイッチ素子１１、１２は、反転遅延クロック信号／ＣＬＫ＿ｄによりＯＮ、ＯＦＦが制御され、反転遅延クロック信号／ＣＬＫ＿ｄがＨレベルのときはＯＮ、反転遅延クロック信号／ＣＬＫ＿ｄがＬレベルのときはＯＦＦとなるようにされている。リセット部７では、スイッチ素子１３、１４は、遅延クロック信号ＣＬＫ＿ｄによりＯＮ、ＯＦＦが制御され、遅延クロック信号ＣＬＫ＿ｄがＨレベルのときはＯＮ、遅延クロック信号ＣＬＫ＿ｄがＬレベルのときはＯＦＦとなるようにされている。 In the latch unit 4, the switching elements 11 and 12 are controlled to be turned on and off by the inverted delay clock signal / CLK_d. When the inverted delay clock signal / CLK_d is at the H level, the switch elements 11 and 12 are turned on. When it is level, it is set to OFF. In the reset unit 7, the switching elements 13 and 14 are controlled to be turned on and off by the delayed clock signal CLK_d, and are turned on when the delayed clock signal CLK_d is at the H level and turned off when the delayed clock signal CLK_d is at the L level. Has been.

また、入力制御部２８では、スイッチ素子３２、３３は、反転入力制御信号／ＣＢによりＯＮ、ＯＦＦが制御され、反転入力制御信号／ＣＢがＨレベルのときはＯＮ、反転入力制御信号／ＣＢがＬレベルのときはＯＦＦとなるようにされている。スイッチ素子３４、３５は、入力制御信号ＣＢによりＯＮ、ＯＦＦが制御され、入力制御信号ＣＢがＨレベルのときはＯＮ、入力制御信号ＣＢがＬレベルのときはＯＦＦとなるようにされている。その他については、本発明の第１実施形態と同様に構成されている。 In the input control unit 28, the switch elements 32 and 33 are ON / OFF controlled by the inverted input control signal / CB. When the inverted input control signal / CB is at the H level, the switch elements 32 and 33 are ON and the inverted input control signal / CB is When it is at the L level, it is set to OFF. The switch elements 34 and 35 are controlled to be turned on and off by the input control signal CB, and are turned on when the input control signal CB is at the H level and turned off when the input control signal CB is at the L level. About others, it is comprised similarly to 1st Embodiment of this invention.

図６は本発明の差動電圧比較器の第３実施形態の動作例を示すタイミングチャートであり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合を例にしている。（Ａ）はクロック信号ＣＬＫ、（Ｂ）は遅延クロック信号ＣＬＫ＿ｄ、（Ｃ）は反転遅延クロック信号／ＣＬＫ＿ｄ、（Ｄ）は入力電圧ＶＩＰ、（Ｅ）は入力電圧ＶＩＭ、（Ｆ）は出力電圧ＶＯ、（Ｇ）は出力電圧ＶＸＯ、（Ｈ）はＥＯＲ回路２９の出力信号ＣＡ、（Ｉ）は入力制御信号ＣＢ、（Ｊ）は差動回路３の非反転入力端子３Ａの電圧ＶＩＣＰ、（Ｋ）は差動回路３の反転入力端子３Ｂの電圧ＶＩＣＭ、（Ｌ）はＰＭＯＳトランジスタ１９のゲート−バルク間電圧を示している。 FIG. 6 is a timing chart showing an operation example of the third embodiment of the differential voltage comparator of the present invention, taking as an example the case where the input voltage VIP is at the H level and the input voltage VIM is at the L level. (A) is the clock signal CLK, (B) is the delayed clock signal CLK_d, (C) is the inverted delayed clock signal / CLK_d, (D) is the input voltage VIP, (E) is the input voltage VIM, and (F) is the output voltage. VO, (G) is the output voltage VXO, (H) is the output signal CA of the EOR circuit 29, (I) is the input control signal CB, (J) is the voltage VICP of the non-inverting input terminal 3A of the differential circuit 3, ( K) represents the voltage VICM of the inverting input terminal 3B of the differential circuit 3, and (L) represents the gate-bulk voltage of the PMOS transistor 19.

本発明の差動電圧比較器の第３実施形態においては、クロック信号ＣＬＫがＬレベルになったときから、遅延クロック信号ＣＬＫ＿ｄがＨレベルとなるまでの期間が比較期間とされる。また、遅延クロック信号ＣＬＫ＿ｄがＨレベルになったときから、クロック信号ＣＬＫがＬレベルとなるまでの期間がリセット期間とされる。また、比較期間になってから、遅延クロック信号ＣＬＫ＿ｄがＬレベルとなるまでの期間が入力電圧整定期間とされる。また、遅延クロック信号ＣＬＫ＿ｄがＬレベルになったときから、入力制御信号ＣＢがＨレベルとなるまでの期間が判定期間とされる。また、入力制御信号ＣＢがＨレベルになったときから、比較期間が終了するまでの期間が判定結果出力期間とされる。 In the third embodiment of the differential voltage comparator of the present invention, a period from when the clock signal CLK becomes L level to when the delayed clock signal CLK_d becomes H level is set as a comparison period. A period from when the delayed clock signal CLK_d becomes H level to when the clock signal CLK becomes L level is a reset period. Further, a period from the comparison period until the delayed clock signal CLK_d becomes L level is set as an input voltage settling period. A period from when the delayed clock signal CLK_d becomes L level to when the input control signal CB becomes H level is set as a determination period. Further, a period from when the input control signal CB becomes H level to when the comparison period ends is set as a determination result output period.

ここで、クロック信号ＣＬＫがＬレベルからＨレベルに変化すると、遅延回路４４の遅延時間経過後、遅延クロック信号ＣＬＫ＿ｄがＨレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＬレベルに変化してリセット期間になる。リセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部７では、スイッチ素子１３、１４がＯＮとなり、ＶＯ出力端子５はスイッチ素子１３を介して接地され、ＶＸＯ出力端子６はスイッチ素子１４を介して接地される。この結果、出力電圧ＶＯ、ＶＸＯはＬレベルにリセットされる。 Here, when the clock signal CLK changes from the L level to the H level, the delay clock signal CLK_d changes to the H level and the inverted delay clock signal / CLK_d changes to the L level after the delay time of the delay circuit 44 elapses, and the reset period starts. . In the reset period, in the latch unit 4, the switch elements 11 and 12 are turned off, and the inverters 9 and 10 are deactivated. In the reset unit 7, the switch elements 13 and 14 are turned ON, the VO output terminal 5 is grounded via the switch element 13, and the VXO output terminal 6 is grounded via the switch element 14. As a result, the output voltages VO and VXO are reset to the L level.

また、出力電圧ＶＯ、ＶＸＯがＬレベルにリセットされると、ＥＯＲ回路２９の出力信号ＣＡはＬレベルとなる。ここで、クロック信号ＣＬＫはＨレベルを維持するので、ＯＲ回路４６が出力する入力制御信号ＣＢはＨレベル、インバータ３０が出力する反転入力制御信号／ＣＢはＬレベルを維持する。この結果、入力制御部２８では、スイッチ素子３２、３３はＯＦＦ、スイッチ素子３４、３５はＯＮを維持する。また、この結果、差動回路３では、ＰＭＯＳトランジスタ１８、１９はＯＦＦの状態が維持される。 Further, when the output voltages VO and VXO are reset to the L level, the output signal CA of the EOR circuit 29 becomes the L level. Here, since the clock signal CLK is maintained at the H level, the input control signal CB output from the OR circuit 46 is maintained at the H level, and the inverted input control signal / CB output from the inverter 30 is maintained at the L level. As a result, in the input control unit 28, the switch elements 32 and 33 are kept OFF and the switch elements 34 and 35 are kept ON. As a result, in the differential circuit 3, the PMOS transistors 18 and 19 are maintained in the OFF state.

したがって、リセット期間の間は、ＰＭＯＳトランジスタ１８、１９のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルである場合でも、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化の進行が停止される。 Therefore, during the reset period, the gate-bulk voltages of the PMOS transistors 18 and 19 are 0 V, and even when the input voltage VIP is at the H level and the input voltage VIM is at the L level, the NBTI deterioration of the PMOS transistor 19 proceeds. Stopped.

この状態から、クロック信号ＣＬＫがＬレベルに変化して比較期間になると、ＯＲ回路４６が出力する入力制御信号ＣＢはＬレベル、ＯＲ回路３０が出力する反転入力制御信号／ＣＢはＨレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭが、それぞれ差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに印加される。ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路３では、ＰＭＯＳトランジスタ１８はＯＦＦ、ＰＭＯＳトランジスタ１９はＯＮとなる。 From this state, when the clock signal CLK changes to the L level and enters the comparison period, the input control signal CB output from the OR circuit 46 is at the L level, and the inverted input control signal / CB output from the OR circuit 30 is at the H level. . As a result, in the input control unit 28, the switch elements 32 and 33 are turned on, the switch elements 34 and 35 are turned off, and the input voltage VIP and the input voltage VIM are respectively the non-inverting input terminal 3A and the inverting input terminal of the differential circuit 3. Applied to 3B. Here, when the input voltage VIP is H level and the input voltage VIM is L level, in the differential circuit 3, the PMOS transistor 18 is OFF and the PMOS transistor 19 is ON.

また、クロック信号ＣＬＫがＨレベルからＬレベルに変化して比較期間になると、遅延回路４４の遅延時間が経過した後、遅延クロック信号ＣＬＫ＿ｄがＬレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＨレベルに変化して入力電圧整定期間から判定期間となる。この場合、ラッチ部４では、スイッチ素子１１、１２がＯＮとなり、インバータ９、１０は活性状態になる。リセット部７では、スイッチ素子１３、１４がＯＦＦとなる。 Further, when the clock signal CLK changes from H level to L level and becomes a comparison period, the delay clock signal CLK_d changes to L level and the inverted delay clock signal / CLK_d changes to H level after the delay time of the delay circuit 44 elapses. Thus, the determination period starts from the input voltage settling period. In this case, in the latch unit 4, the switch elements 11 and 12 are turned on, and the inverters 9 and 10 are activated. In the reset unit 7, the switch elements 13 and 14 are turned off.

また、出力電圧ＶＯがＨレベルに変化して判定結果出力期間になると、ＥＯＲ回路２９の出力信号ＣＡはＨレベルとなり、ＯＲ回路４６が出力する入力制御信号ＣＢはＨレベルとなり、インバータ３０が出力する反転入力制御信号／ＣＢはＬレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３がＯＦＦ、スイッチ素子３４、３５がＯＮとなる。 When the output voltage VO changes to H level and the determination result output period is reached, the output signal CA of the EOR circuit 29 becomes H level, the input control signal CB output from the OR circuit 46 becomes H level, and the inverter 30 outputs. The inverting input control signal / CB to be turned to L level. As a result, in the input control unit 28, the switch elements 32 and 33 are turned off and the switch elements 34 and 35 are turned on.

したがって、差動回路３の非反転入力端子３Ａにはスイッチ素子３４を介して電源電圧ＶＤＤが供給され、差動回路３の反転入力端子３Ｂにはスイッチ素子３５を介して電源電圧ＶＤＤが供給される。この結果、判定結果出力期間の間は、ＰＭＯＳトランジスタ１８、１９のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化の進行が停止される。その後、クロック信号ＣＬＫがＬレベルからＨレベルに変化する。この場合、ＯＲ回路４６が出力する入力制御信号ＣＢがＨレベル、インバータ３０が出力する反転入力制御信号／ＣＢがＬレベルの状態は変化しない。 Therefore, the power supply voltage VDD is supplied to the non-inverting input terminal 3A of the differential circuit 3 via the switch element 34, and the power supply voltage VDD is supplied to the inverting input terminal 3B of the differential circuit 3 via the switch element 35. The As a result, during the determination result output period, the gate-bulk voltage of the PMOS transistors 18 and 19 is 0 V, the input voltage VIP is at the H level, and the input voltage VIM is at the L level. The progress of NBTI degradation is stopped. Thereafter, the clock signal CLK changes from the L level to the H level. In this case, the state where the input control signal CB output from the OR circuit 46 is at the H level and the inverted input control signal / CB output from the inverter 30 is at the L level does not change.

また、クロック信号ＣＬＫがＬレベルからＨレベルに変化すると、遅延回路４４の遅延時間経過後、遅延クロック信号ＣＬＫ＿ｄがＨレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＬレベルに変化してリセット期間になる。リセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部７では、スイッチ素子１３、１４がＯＮとなり、ＶＯ出力端子５はスイッチ素子１３を介して接地され、ＶＸＯ出力端子６はスイッチ素子１４を介して接地される。この結果、出力電圧ＶＯ、ＶＸＯはＬレベルにリセットされる。 When the clock signal CLK changes from the L level to the H level, the delay clock signal CLK_d changes to the H level and the inverted delay clock signal / CLK_d changes to the L level after the delay time of the delay circuit 44, and the reset period starts. In the reset period, in the latch unit 4, the switch elements 11 and 12 are turned off, and the inverters 9 and 10 are deactivated. In the reset unit 7, the switch elements 13 and 14 are turned ON, the VO output terminal 5 is grounded via the switch element 13, and the VXO output terminal 6 is grounded via the switch element 14. As a result, the output voltages VO and VXO are reset to the L level.

したがって、リセット期間の間は、ＰＭＯＳトランジスタ１８、１９のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化の進行が停止される。 Therefore, during the reset period, the gate-bulk voltages of the PMOS transistors 18 and 19 are 0 V, and the NBTI degradation of the PMOS transistor 19 is reduced although the input voltage VIP is H level and the input voltage VIM is L level. Progress is stopped.

なお、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルのときは、判定期間の間、ＰＭＯＳトランジスタ１８がＯＮとなり、そのゲート−バルク間電圧は−１.２Ｖとなり、ＰＭＯＳトランジスタ１８のＮＢＴＩ劣化が進行する。しかし、判定結果出力期間及びリセット期間の間は、ＰＭＯＳトランジスタ１８のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルであるにも関わらず、ＰＭＯＳトランジスタ１８のＮＢＴＩ劣化の進行が停止される。 When the input voltage VIP is at the L level and the input voltage VIM is at the H level, the PMOS transistor 18 is turned on during the determination period, the gate-bulk voltage is −1.2 V, and the NBTI deterioration of the PMOS transistor 18 is caused. Progresses. However, during the determination result output period and the reset period, the gate-bulk voltage of the PMOS transistor 18 is 0 V, and the input voltage VIP is at the L level and the input voltage VIM is at the H level. The progress of NBTI degradation is stopped.

以上のように、本発明の差動電圧比較器の第３実施形態によれば、入力制御部２８は、判定結果出力期間及びリセット期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂへの供給を遮断し、差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに電源電圧ＶＤＤを供給し、差動回路３のＰＭＯＳトランジスタ１８、１９のゲート−バルク間電圧を０Ｖにしているので、差動回路３のＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化を抑制することができる。 As described above, according to the third embodiment of the differential voltage comparator of the present invention, the input control unit 28 includes the differential circuit for the input voltage VIP and the input voltage VIM during the determination result output period and the reset period. 3 is cut off from being supplied to the non-inverting input terminal 3A and the inverting input terminal 3B, the power supply voltage VDD is supplied to the non-inverting input terminal 3A and the inverting input terminal 3B of the differential circuit 3, and the PMOS transistor 18 of the differential circuit 3 is supplied. , 19 has a gate-bulk voltage of 0 V, so that the NBTI degradation of the PMOS transistors 18 and 19 of the differential circuit 3 can be suppressed.

したがって、ＮＢＴＩ劣化によるＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第３実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 Accordingly, it is possible to suppress an increase in threshold variation of the PMOS transistors 18 and 19 due to NBTI degradation, and to suppress an increase in input offset voltage. For example, the third embodiment of the differential voltage comparator of the present invention is When used in an A / D converter, deterioration of A / D conversion accuracy such as INL and DNL can be suppressed.

なお、本発明の差動電圧比較器の第３実施形態においては、判定終了検出回路としてＥＯＲ回路２９を設けた場合について説明したが、ＥＯＲ回路２９の代わりに、ＯＲ回路を設けるようにしても良い。 In the third embodiment of the differential voltage comparator of the present invention, the case where the EOR circuit 29 is provided as the determination end detection circuit has been described. However, instead of the EOR circuit 29, an OR circuit may be provided. good.

（本発明の差動電圧比較器の第４実施形態）
図７は本発明の差動電圧比較器の第４実施形態を示す回路図である。本発明の差動電圧比較器の第４実施形態は、本発明の差動電圧比較器の第２実施形態を改良するものであり、遅延回路４９と、インバータ５０と、ＯＲ回路５１とが追加されている。 (Fourth embodiment of the differential voltage comparator of the present invention)
FIG. 7 is a circuit diagram showing a fourth embodiment of the differential voltage comparator of the present invention. The fourth embodiment of the differential voltage comparator of the present invention is an improvement over the second embodiment of the differential voltage comparator of the present invention, and includes a delay circuit 49, an inverter 50, and an OR circuit 51. Has been.

遅延回路４９は、クロック信号ＣＬＫを遅延して遅延クロック信号ＣＬＫ＿ｄを生成するものであり、複数個のインバータ５２−１〜５２−２ｎを縦列接続して構成されている。遅延回路４９の遅延時間は、スイッチ素子３２、３３をＯＮ、スイッチ素子３４、３５をＯＦＦとしてから、差動回路３の出力が確定するまでの時間（入力電圧確定時間）と同一時間とされる。また、インバータ５０は、遅延回路４９が出力する遅延クロック信号ＣＬＫ＿ｄを反転して反転遅延クロック信号／ＣＬＫ＿ｄを出力するものである。 The delay circuit 49 delays the clock signal CLK and generates a delayed clock signal CLK_d, and is configured by connecting a plurality of inverters 52-1 to 52-2n in cascade. The delay time of the delay circuit 49 is the same as the time from when the switch elements 32 and 33 are turned ON and the switch elements 34 and 35 are turned OFF until the output of the differential circuit 3 is determined (input voltage determination time). . The inverter 50 inverts the delayed clock signal CLK_d output from the delay circuit 49 and outputs an inverted delayed clock signal / CLK_d.

ＯＲ回路５１は、一方の入力端子にクロック信号ＣＬＫが与えられ、他方の入力端子にＮＡＮＤ回路３８の出力信号ＣＡが与えられ、入力制御信号ＣＢを出力するように構成されている。また、本例では、インバータ３９は、入力端子をＯＲ回路５１の出力端子に接続し、ＯＲ回路５１が出力する入力制御信号ＣＢを反転して反転入力制御信号／ＣＢを出力するようにされている。 The OR circuit 51 is configured such that the clock signal CLK is supplied to one input terminal, the output signal CA of the NAND circuit 38 is supplied to the other input terminal, and the input control signal CB is output. In this example, the inverter 39 has an input terminal connected to the output terminal of the OR circuit 51, inverts the input control signal CB output from the OR circuit 51, and outputs an inverted input control signal / CB. Yes.

また、ラッチ部４では、スイッチ素子１１、１２は、反転遅延クロック信号／ＣＬＫ＿ｄによりＯＮ、ＯＦＦが制御され、反転遅延クロック信号／ＣＬＫ＿ｄがＨレベルのときはＯＮ、反転遅延クロック信号／ＣＬＫ＿ｄがＬレベルのときはＯＦＦとなるようにされている。リセット部３７では、スイッチ素子４１、４２は、遅延クロック信号ＣＬＫ＿ｄによりＯＮ、ＯＦＦが制御され、遅延クロック信号ＣＬＫ＿ｄがＨレベルのときはＯＮ、遅延クロック信号ＣＬＫ＿ｄがＬレベルのときはＯＦＦとなるようにされている。 In the latch unit 4, the switching elements 11 and 12 are controlled to be turned on and off by the inverted delay clock signal / CLK_d. When the inverted delay clock signal / CLK_d is at the H level, the switch elements 11 and 12 are turned on. When it is level, it is set to OFF. In the reset unit 37, the switch elements 41 and 42 are controlled to be turned on and off by the delayed clock signal CLK_d, and are turned on when the delayed clock signal CLK_d is at the H level and turned off when the delayed clock signal CLK_d is at the L level. Has been.

また、入力制御部２８では、スイッチ素子３２、３３は、反転入力制御信号／ＣＢによりＯＮ、ＯＦＦが制御され、反転入力制御信号／ＣＢがＨレベルのときはＯＮ、反転入力制御信号／ＣＢがＬレベルのときはＯＦＦとなるようにされている。スイッチ素子３４、３５は、入力制御信号ＣＢによりＯＮ、ＯＦＦが制御され、入力制御信号ＣＢがＨレベルのときはＯＮ、入力制御信号ＣＢがＬレベルのときはＯＦＦとなるようにされている。その他については、本発明の差動電圧比較器の第２実施形態と同様に構成されている。 In the input control unit 28, the switch elements 32 and 33 are ON / OFF controlled by the inverted input control signal / CB. When the inverted input control signal / CB is at the H level, the switch elements 32 and 33 are ON and the inverted input control signal / CB is When it is at the L level, it is set to OFF. The switch elements 34 and 35 are controlled to be turned on and off by the input control signal CB, and are turned on when the input control signal CB is at the H level and turned off when the input control signal CB is at the L level. The other configurations are the same as those of the second embodiment of the differential voltage comparator of the present invention.

図８は本発明の差動電圧比較器の第４実施形態の動作例を示すタイミングチャートであり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合を例にしている。（Ａ）はクロック信号ＣＬＫ、（Ｂ）は遅延クロック信号ＣＬＫ＿ｄ、（Ｃ）は反転遅延クロック信号／ＣＬＫ＿ｄ、（Ｄ）は入力電圧ＶＩＰ、（Ｅ）は入力電圧ＶＩＭ、（Ｆ）は出力電圧ＶＯ、（Ｇ）は出力電圧ＶＸＯ、（Ｈ）はＮＡＮＤ回路３８の出力信号ＣＡ、（Ｉ）は入力制御信号ＣＢ、（Ｊ）は差動回路３の非反転入力端子３Ａの電圧ＶＩＣＰ、（Ｋ）は差動回路３の反転入力端子３Ｂの電圧ＶＩＣＭ、（Ｌ）はＰＭＯＳトランジスタ１９のゲート−バルク間電圧を示している。 FIG. 8 is a timing chart showing an operation example of the fourth embodiment of the differential voltage comparator of the present invention, taking as an example the case where the input voltage VIP is at the H level and the input voltage VIM is at the L level. (A) is the clock signal CLK, (B) is the delayed clock signal CLK_d, (C) is the inverted delayed clock signal / CLK_d, (D) is the input voltage VIP, (E) is the input voltage VIM, and (F) is the output voltage. VO, (G) is the output voltage VXO, (H) is the output signal CA of the NAND circuit 38, (I) is the input control signal CB, (J) is the voltage VICP of the non-inverting input terminal 3A of the differential circuit 3, ( K) represents the voltage VICM of the inverting input terminal 3B of the differential circuit 3, and (L) represents the gate-bulk voltage of the PMOS transistor 19.

本発明の差動電圧比較器の第４実施形態においても、本発明の差動電圧比較器の第３実施形態と同様に、クロック信号ＣＬＫがＬレベルになったときから、遅延クロック信号ＣＬＫ＿ｄがＨレベルとなるまでの期間が比較期間とされる。また、遅延クロック信号ＣＬＫ＿ｄがＨレベルになったときから、クロック信号ＣＬＫがＬレベルとなるまでの期間がリセット期間とされる。また、比較期間になってから、遅延クロック信号ＣＬＫ＿ｄがＬレベルとなるまでの期間が入力電圧整定期間とされる。また、遅延クロック信号ＣＬＫ＿ｄがＬレベルになったときから、入力制御信号ＣＢがＨレベルとなるまでの期間が判定期間とされる。また、入力制御信号ＣＢがＨレベルになったときから、比較期間が終了するまでの期間が判定結果出力期間とされる。 Also in the fourth embodiment of the differential voltage comparator of the present invention, the delayed clock signal CLK_d is changed from the time when the clock signal CLK becomes L level, as in the third embodiment of the differential voltage comparator of the present invention. The period until the H level is reached is the comparison period. A period from when the delayed clock signal CLK_d becomes H level to when the clock signal CLK becomes L level is a reset period. Further, a period from the comparison period until the delayed clock signal CLK_d becomes L level is set as an input voltage settling period. A period from when the delayed clock signal CLK_d becomes L level to when the input control signal CB becomes H level is set as a determination period. Further, a period from when the input control signal CB becomes H level to when the comparison period ends is set as a determination result output period.

ここで、クロック信号ＣＬＫがＬレベルからＨレベルに変化すると、遅延回路４９の遅延時間経過後、遅延クロック信号ＣＬＫ＿ｄがＨレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＬレベルに変化してリセット期間になる。リセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部３７では、スイッチ素子４１、４２がＯＮとなり、ＶＯ出力端子５にはスイッチ素子４１を介して電源電圧ＶＤＤが供給され、ＶＸＯ出力端子６にはスイッチ素子４２を介して電源電圧ＶＤＤが供給される。この結果、出力電圧ＶＯ、ＶＸＯはＨレベルにリセットされる。 Here, when the clock signal CLK changes from the L level to the H level, after the delay time of the delay circuit 49 elapses, the delay clock signal CLK_d changes to the H level and the inverted delay clock signal / CLK_d changes to the L level to enter the reset period. . In the reset period, in the latch unit 4, the switch elements 11 and 12 are turned off, and the inverters 9 and 10 are deactivated. In the reset unit 37, the switch elements 41 and 42 are turned ON, the power supply voltage VDD is supplied to the VO output terminal 5 via the switch element 41, and the power supply voltage VDD is supplied to the VXO output terminal 6 via the switch element 42. Is done. As a result, the output voltages VO and VXO are reset to the H level.

また、出力電圧ＶＯ、ＶＸＯがＨレベルにリセットされると、ＮＡＮＤ回路３８の出力信号ＣＡはＬレベルとなる。ここで、クロック信号ＣＬＫはＨレベルを維持するので、ＯＲ回路５１が出力する入力制御信号ＣＢはＨレベル、インバータ３９が出力する反転入力制御信号／ＣＢはＬレベルを維持する。この結果、入力制御部２８では、スイッチ素子３２、３３はＯＦＦ、スイッチ素子３４、３５はＯＮを維持する。また、この結果、差動回路３では、ＰＭＯＳトランジスタ１８、１９はＯＦＦの状態が維持される。 Further, when the output voltages VO and VXO are reset to the H level, the output signal CA of the NAND circuit 38 becomes the L level. Here, since the clock signal CLK is maintained at the H level, the input control signal CB output from the OR circuit 51 is maintained at the H level, and the inverted input control signal / CB output from the inverter 39 is maintained at the L level. As a result, in the input control unit 28, the switch elements 32 and 33 are kept OFF and the switch elements 34 and 35 are kept ON. As a result, in the differential circuit 3, the PMOS transistors 18 and 19 are maintained in the OFF state.

この状態から、クロック信号ＣＬＫがＬレベルに変化して比較期間になると、ＯＲ回路５１が出力する入力制御信号ＣＢはＬレベル、インバータ３９が出力する反転入力制御信号／ＣＢはＨレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭが、それぞれ差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに印加される。ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路３では、ＰＭＯＳトランジスタ１８はＯＦＦ、ＰＭＯＳトランジスタ１９はＯＮとなる。 From this state, when the clock signal CLK changes to the L level and enters the comparison period, the input control signal CB output from the OR circuit 51 becomes the L level and the inverted input control signal / CB output from the inverter 39 becomes the H level. As a result, in the input control unit 28, the switch elements 32 and 33 are turned on, the switch elements 34 and 35 are turned off, and the input voltage VIP and the input voltage VIM are respectively the non-inverting input terminal 3A and the inverting input terminal of the differential circuit 3. Applied to 3B. Here, when the input voltage VIP is H level and the input voltage VIM is L level, in the differential circuit 3, the PMOS transistor 18 is OFF and the PMOS transistor 19 is ON.

また、クロック信号ＣＬＫがＨレベルからＬレベルに変化して比較期間になると、遅延回路４９の遅延時間が経過した後、遅延クロック信号ＣＬＫ＿ｄがＬレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＨレベルに変化して入力電圧整定期間から判定期間となる。この場合、ラッチ部４では、スイッチ素子１１、１２がＯＮとなり、インバータ９、１０は活性状態になる。リセット部３７では、スイッチ素子４１、４２がＯＦＦとなる。 When the clock signal CLK changes from the H level to the L level and becomes a comparison period, the delay clock signal CLK_d changes to the L level and the inverted delay clock signal / CLK_d changes to the H level after the delay time of the delay circuit 49 has elapsed. Thus, the determination period starts from the input voltage settling period. In this case, in the latch unit 4, the switch elements 11 and 12 are turned on, and the inverters 9 and 10 are activated. In the reset unit 37, the switch elements 41 and 42 are turned off.

また、出力電圧ＶＸＯがＬレベルに変化して判定結果出力期間になると、ＮＡＮＤ回路３８の出力信号ＣＡはＨレベルとなり、ＯＲ回路５１が出力する入力制御信号ＣＢはＨレベルとなり、インバータ３９が出力する反転入力制御信号／ＣＢはＬレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３がＯＦＦ、スイッチ素子３４、３５がＯＮとなる。 Further, when the output voltage VXO changes to the L level and enters the determination result output period, the output signal CA of the NAND circuit 38 becomes the H level, the input control signal CB output from the OR circuit 51 becomes the H level, and the inverter 39 outputs. The inverting input control signal / CB to be turned to L level. As a result, in the input control unit 28, the switch elements 32 and 33 are turned off and the switch elements 34 and 35 are turned on.

したがって、差動回路３の非反転入力端子３Ａにはスイッチ素子３４を介して電源電圧ＶＤＤが供給され、差動回路３の反転入力端子３Ｂにはスイッチ素子３５を介して電源電圧ＶＤＤが供給される。この結果、判定結果出力期間の間は、ＰＭＯＳトランジスタ１８、１９のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化の進行が停止される。その後、クロック信号ＣＬＫがＬレベルからＨレベルに変化する。この場合、ＯＲ回路５１が出力する入力制御信号ＣＢがＨレベル、インバータ３９が出力する反転入力制御信号／ＣＢがＬレベルの状態は変化しない。 Therefore, the power supply voltage VDD is supplied to the non-inverting input terminal 3A of the differential circuit 3 via the switch element 34, and the power supply voltage VDD is supplied to the inverting input terminal 3B of the differential circuit 3 via the switch element 35. The As a result, during the determination result output period, the gate-bulk voltage of the PMOS transistors 18 and 19 is 0 V, the input voltage VIP is at the H level, and the input voltage VIM is at the L level. The progress of NBTI degradation is stopped. Thereafter, the clock signal CLK changes from the L level to the H level. In this case, the state in which the input control signal CB output from the OR circuit 51 is at the H level and the inverted input control signal / CB output from the inverter 39 is at the L level does not change.

また、クロック信号ＣＬＫがＬレベルからＨレベルに変化すると、遅延回路４９の遅延時間経過後、遅延クロック信号ＣＬＫ＿ｄがＨレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＬレベルに変化してリセット期間になる。リセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部３７では、スイッチ素子４１、４２がＯＮとなり、ＶＯ出力端子５にはスイッチ素子４１を介して電源電圧ＶＤＤが供給され、ＶＸＯ出力端子６にはスイッチ素子４２を介して電源電圧ＶＤＤが供給される。この結果、出力電圧ＶＯ、ＶＸＯはＨレベルにリセットされる。 When the clock signal CLK changes from the L level to the H level, after the delay time of the delay circuit 49 elapses, the delay clock signal CLK_d changes to the H level and the inverted delay clock signal / CLK_d changes to the L level to enter the reset period. In the reset period, in the latch unit 4, the switch elements 11 and 12 are turned off, and the inverters 9 and 10 are deactivated. In the reset unit 37, the switch elements 41 and 42 are turned ON, the power supply voltage VDD is supplied to the VO output terminal 5 via the switch element 41, and the power supply voltage VDD is supplied to the VXO output terminal 6 via the switch element 42. Is done. As a result, the output voltages VO and VXO are reset to the H level.

以上のように、本発明の差動電圧比較器の第４実施形態によれば、入力制御部２８は、判定結果出力期間及びリセット期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂへの供給を遮断し、差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに電源電圧ＶＤＤを供給し、差動回路３のＰＭＯＳトランジスタ１８、１９のゲート−バルク間電圧を０Ｖにしているので、差動回路３のＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化を抑制することができる。 As described above, according to the fourth embodiment of the differential voltage comparator of the present invention, the input control unit 28 includes the differential circuit for the input voltage VIP and the input voltage VIM during the determination result output period and the reset period. 3 is cut off from being supplied to the non-inverting input terminal 3A and the inverting input terminal 3B, the power supply voltage VDD is supplied to the non-inverting input terminal 3A and the inverting input terminal 3B of the differential circuit 3, and the PMOS transistor 18 of the differential circuit 3 is supplied. , 19 has a gate-bulk voltage of 0 V, so that the NBTI degradation of the PMOS transistors 18 and 19 of the differential circuit 3 can be suppressed.

したがって、ＮＢＴＩ劣化によるＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第４実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 Therefore, it is possible to suppress an increase in threshold variation of the PMOS transistors 18 and 19 due to NBTI degradation, and to suppress an increase in input offset voltage. For example, the fourth embodiment of the differential voltage comparator of the present invention is When used in an A / D converter, deterioration of A / D conversion accuracy such as INL and DNL can be suppressed.

なお、本発明の差動電圧比較器の第４実施形態においては、判定終了検出回路としてＮＡＮＤ回路３８を設けた場合について説明したが、ＮＡＮＤ回路３８の代わりに、ＥＯＲ回路を設けるようにしても良い。 In the fourth embodiment of the differential voltage comparator of the present invention, the case where the NAND circuit 38 is provided as the determination end detection circuit has been described. However, instead of the NAND circuit 38, an EOR circuit may be provided. good.

（本発明の差動電圧比較器の第５実施形態）
図９は本発明の差動電圧比較器の第５実施形態を示す回路図である。本発明の差動電圧比較器の第５実施形態は、入力制御部として、本発明の差動電圧比較器の第１実施形態が備える入力制御部２８と構成の異なる入力制御部５４を設け、その他については、本発明の差動電圧比較器の第１実施形態と同様に構成したものである。 (Fifth embodiment of differential voltage comparator of the present invention)
FIG. 9 is a circuit diagram showing a fifth embodiment of the differential voltage comparator of the present invention. In the fifth embodiment of the differential voltage comparator of the present invention, an input control unit 54 having a configuration different from that of the input control unit 28 included in the first embodiment of the differential voltage comparator of the present invention is provided as an input control unit. Others are the same as those of the first embodiment of the differential voltage comparator of the present invention.

入力制御部５４は、入力制御部２８が備えるＶＤＤ電源線３１を削除すると共に、入力制御部２８が備えるスイッチ素子３４、３５の代わりにスイッチ素子５５を設け、その他については、入力制御部２８と同様に構成したものである。スイッチ素子５５は、差動回路３の非反転入力端子３Ａと反転入力端子３Ｂとの間に接続されており、入力制御信号ＣＡによりＯＮ、ＯＦＦが制御され、入力制御信号ＣＡがＨレベルのときはＯＮ、入力制御信号ＣＡがＬレベルのときはＯＦＦとなるものである。 The input control unit 54 deletes the VDD power supply line 31 included in the input control unit 28 and provides a switch element 55 instead of the switch elements 34 and 35 included in the input control unit 28. It is constituted similarly. The switch element 55 is connected between the non-inverting input terminal 3A and the inverting input terminal 3B of the differential circuit 3, and is ON / OFF controlled by the input control signal CA, and when the input control signal CA is at the H level. Is ON, and is OFF when the input control signal CA is at L level.

本発明の差動電圧比較器の第５実施形態においては、入力制御信号ＣＡがＨレベルとなる判定結果出力期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５５はＯＮとなる。これに対して、入力制御信号ＣＡがＬレベルとなる判定結果出力期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５５はＯＦＦとなる。即ち、判定結果出力期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂへの供給を遮断し、差動回路３の非反転入力端子３Ａと反転入力端子３Ｂとをスイッチ素子５５を介して電気的に接続する。その他については、本発明の差動電圧比較器の第１実施形態と同様に動作する。 In the fifth embodiment of the differential voltage comparator of the present invention, the switch elements 32 and 33 are OFF and the switch element 55 is ON during the determination result output period when the input control signal CA is at the H level. On the other hand, the switch elements 32 and 33 are ON and the switch element 55 is OFF during a period other than the determination result output period in which the input control signal CA is at the L level. That is, during the determination result output period, the supply of the input voltage VIP and the input voltage VIM to the non-inverting input terminal 3A and the inverting input terminal 3B of the differential circuit 3 is cut off, and the non-inverting input terminal 3A of the differential circuit 3 is cut off. And the inverting input terminal 3 B are electrically connected via the switch element 55. Other operations are the same as those of the first embodiment of the differential voltage comparator of the present invention.

本発明の差動電圧比較器の第５実施形態によれば、差動回路３のＰＭＯＳトランジスタ１８、１９は、判定結果出力期間の間は同量劣化する。これにより、ＰＭＯＳトランジスタ１８、１９の劣化量は平均化されるので、ＰＭＯＳトランジスタ１８、１９間のＮＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＮＢＴＩ劣化による差動回路３のＰＭＯＳトランジスタ１８、１９間の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第５実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 According to the fifth embodiment of the differential voltage comparator of the present invention, the PMOS transistors 18 and 19 of the differential circuit 3 deteriorate by the same amount during the determination result output period. As a result, the deterioration amounts of the PMOS transistors 18 and 19 are averaged, so that an increase in the difference in NBTI deterioration between the PMOS transistors 18 and 19 can be suppressed. Therefore, it is possible to suppress an increase in threshold variation between the PMOS transistors 18 and 19 of the differential circuit 3 due to NBTI deterioration, and to suppress an increase in the input offset voltage. The differential voltage comparator according to the present invention For example, when the fifth embodiment is used in an A / D converter, it is possible to suppress deterioration in A / D conversion accuracy such as INL and DNL.

（本発明の差動電圧比較器の第６実施形態）
図１０は本発明の差動電圧比較器の第６実施形態を示す回路図である。本発明の差動電圧比較器の第６実施形態は、入力制御部として、本発明の差動電圧比較器の第５実施形態と同様に入力制御部５４を設け、その他については、本発明の差動電圧比較器の第２実施形態と同様に構成したものである。 (Sixth embodiment of the differential voltage comparator of the present invention)
FIG. 10 is a circuit diagram showing a sixth embodiment of the differential voltage comparator of the present invention. In the sixth embodiment of the differential voltage comparator of the present invention, the input control unit 54 is provided as the input control unit in the same manner as the fifth embodiment of the differential voltage comparator of the present invention. The differential voltage comparator is configured similarly to the second embodiment.

本発明の差動電圧比較器の第６実施形態においては、入力制御信号ＣＡがＨレベルとなる判定結果出力期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５５はＯＮとなる。これに対して、入力制御信号ＣＡがＬレベルとなる判定結果出力期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５５はＯＦＦとなる。即ち、判定結果出力期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂへの供給を遮断し、差動回路３の非反転入力端子３Ａと反転入力端子３Ｂとをスイッチ素子５５を介して電気的に接続する。その他については、本発明の差動電圧比較器の第２実施形態と同様に動作する。 In the sixth embodiment of the differential voltage comparator of the present invention, the switch elements 32 and 33 are OFF and the switch element 55 is ON during the determination result output period when the input control signal CA is at the H level. On the other hand, the switch elements 32 and 33 are ON and the switch element 55 is OFF during a period other than the determination result output period in which the input control signal CA is at the L level. That is, during the determination result output period, the supply of the input voltage VIP and the input voltage VIM to the non-inverting input terminal 3A and the inverting input terminal 3B of the differential circuit 3 is cut off, and the non-inverting input terminal 3A of the differential circuit 3 is cut off. And the inverting input terminal 3 B are electrically connected via the switch element 55. Other operations are the same as in the second embodiment of the differential voltage comparator of the present invention.

本発明の差動電圧比較器の第６実施形態によれば、差動回路３のＰＭＯＳトランジスタ１８、１９は、判定結果出力期間の間は同量劣化する。これにより、ＰＭＯＳトランジスタ１８、１９の劣化量は平均化されるので、ＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＮＢＴＩ劣化による差動回路３のＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第６実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 According to the sixth embodiment of the differential voltage comparator of the present invention, the PMOS transistors 18 and 19 of the differential circuit 3 deteriorate by the same amount during the determination result output period. Thereby, the deterioration amounts of the PMOS transistors 18 and 19 are averaged, so that an increase in the difference in NBTI deterioration of the PMOS transistors 18 and 19 can be suppressed. Therefore, it is possible to suppress an increase in threshold variation of the PMOS transistors 18 and 19 of the differential circuit 3 due to NBTI deterioration, and to suppress an increase in the input offset voltage, and the sixth differential voltage comparator of the present invention. When the embodiment is used for an A / D converter, for example, it is possible to suppress degradation of A / D conversion accuracy such as INL and DNL.

（本発明の差動電圧比較器の第７実施形態）
図１１は本発明の差動電圧比較器の第７実施形態を示す回路図である。本発明の差動電圧比較器の第７実施形態は、入力制御部として入力制御部５４を設け、その他については、本発明の差動電圧比較器の第３実施形態と同様に構成したものである。但し、本例では、スイッチ素子３２、３３は反転入力制御信号／ＣＢによりＯＮ、ＯＦＦが制御され、反転入力制御信号／ＣＢがＨレベルのときはＯＮ、反転入力制御信号／ＣＢがＬレベルのときはＯＦＦとなる。また、スイッチ素子５５は入力制御信号ＣＢによりＯＮ、ＯＦＦが制御され、入力制御信号ＣＢがＨレベルのときはＯＮ、入力制御信号ＣＢがＬレベルのときはＯＦＦとなる。 (Seventh embodiment of the differential voltage comparator of the present invention)
FIG. 11 is a circuit diagram showing a seventh embodiment of the differential voltage comparator of the present invention. In the seventh embodiment of the differential voltage comparator of the present invention, an input control unit 54 is provided as an input control unit, and the others are configured similarly to the third embodiment of the differential voltage comparator of the present invention. is there. However, in this example, the switch elements 32 and 33 are ON / OFF controlled by the inverting input control signal / CB, and are ON when the inverting input control signal / CB is H level, and the inverting input control signal / CB is L level. When turned off. The switch element 55 is controlled to be turned on and off by the input control signal CB. The switch element 55 is turned on when the input control signal CB is at the H level and turned off when the input control signal CB is at the L level.

本発明の差動電圧比較器の第７実施形態においては、入力制御信号ＣＢがＨレベルとなる判定結果出力期間及びリセット期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５５はＯＮとなる。これに対して、入力制御信号ＣＢがＬレベルとなる判定結果出力期間及びリセット期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５５はＯＦＦとなる。即ち、判定結果出力期間及びリセット期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂへの供給を遮断し、差動回路３の非反転入力端子３Ａと反転入力端子３Ｂとをスイッチ素子５５を介して電気的に接続する。その他については、本発明の差動電圧比較器の第３実施形態と同様に動作する。 In the seventh embodiment of the differential voltage comparator of the present invention, the switch elements 32 and 33 are OFF and the switch element 55 is ON during the determination result output period and the reset period when the input control signal CB is at the H level. Become. On the other hand, the switch elements 32 and 33 are ON and the switch element 55 is OFF during a period other than the determination result output period and the reset period in which the input control signal CB is at the L level. That is, during the determination result output period and the reset period, the supply of the input voltage VIP and the input voltage VIM to the non-inverting input terminal 3A and the inverting input terminal 3B of the differential circuit 3 is interrupted, and the non-inverting of the differential circuit 3 The input terminal 3A and the inverting input terminal 3B are electrically connected via the switch element 55. Other operations are the same as those of the third embodiment of the differential voltage comparator of the present invention.

本発明の差動電圧比較器の第７実施形態によれば、差動回路３のＰＭＯＳトランジスタ１８、１９は、判定結果出力期間及びリセット期間の間は同量劣化する。これにより、ＰＭＯＳトランジスタ１８、１９の劣化量は平均化されるので、ＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＮＢＴＩ劣化による差動回路３のＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第７実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 According to the seventh embodiment of the differential voltage comparator of the present invention, the PMOS transistors 18 and 19 of the differential circuit 3 deteriorate by the same amount during the determination result output period and the reset period. Thereby, the deterioration amounts of the PMOS transistors 18 and 19 are averaged, so that an increase in the difference in NBTI deterioration of the PMOS transistors 18 and 19 can be suppressed. Therefore, it is possible to suppress an increase in threshold variation of the PMOS transistors 18 and 19 of the differential circuit 3 due to NBTI degradation, and to suppress an increase in the input offset voltage, which is the seventh feature of the differential voltage comparator of the present invention. When the embodiment is used for an A / D converter, for example, it is possible to suppress degradation of A / D conversion accuracy such as INL and DNL.

（本発明の差動電圧比較器の第８実施形態）
図１２は本発明の差動電圧比較器の第８実施形態を示す回路図である。本発明の差動電圧比較器の第８実施形態は、入力制御部として、本発明の差動電圧比較器の第７実施形態と同様に入力制御部５４を設け、その他については、本発明の差動電圧比較器の第４実施形態と同様に構成したものである。 (Eighth embodiment of differential voltage comparator of the present invention)
FIG. 12 is a circuit diagram showing an eighth embodiment of the differential voltage comparator of the present invention. In the eighth embodiment of the differential voltage comparator of the present invention, the input control section 54 is provided as the input control section in the same manner as the seventh embodiment of the differential voltage comparator of the present invention. The differential voltage comparator is configured similarly to the fourth embodiment.

本発明の差動電圧比較器の第８実施形態においては、入力制御信号ＣＢがＨレベルとなる判定結果出力期間及びリセット期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５５はＯＮとなる。これに対して、入力制御信号ＣＢがＬレベルとなる判定結果出力期間及びリセット期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５５はＯＦＦとなる。即ち、判定結果出力期間及びリセット期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂへの供給を遮断し、差動回路３の非反転入力端子３Ａと反転入力端子３Ｂとをスイッチ素子５５を介して電気的に接続する。その他については、本発明の差動電圧比較器の第４実施形態と同様に動作する。 In the eighth embodiment of the differential voltage comparator of the present invention, the switch elements 32 and 33 are OFF and the switch element 55 is ON during the determination result output period and reset period in which the input control signal CB is at the H level. Become. On the other hand, the switch elements 32 and 33 are ON and the switch element 55 is OFF during a period other than the determination result output period and the reset period in which the input control signal CB is at the L level. That is, during the determination result output period and the reset period, the supply of the input voltage VIP and the input voltage VIM to the non-inverting input terminal 3A and the inverting input terminal 3B of the differential circuit 3 is interrupted, and the non-inverting of the differential circuit 3 The input terminal 3A and the inverting input terminal 3B are electrically connected via the switch element 55. Other operations are the same as those of the fourth embodiment of the differential voltage comparator of the present invention.

本発明の差動電圧比較器の第８実施形態によれば、差動回路３のＰＭＯＳトランジスタ１８、１９は、判定結果出力期間及びリセット期間の間は同量劣化する。これにより、ＰＭＯＳトランジスタ１８、１９の劣化量が平均化されるので、ＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＮＢＴＩ劣化による差動回路３のＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第８実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 According to the eighth embodiment of the differential voltage comparator of the present invention, the PMOS transistors 18 and 19 of the differential circuit 3 are deteriorated by the same amount during the determination result output period and the reset period. As a result, the deterioration amounts of the PMOS transistors 18 and 19 are averaged, so that an increase in the difference in NBTI deterioration of the PMOS transistors 18 and 19 can be suppressed. Therefore, it is possible to suppress an increase in threshold variation of the PMOS transistors 18 and 19 of the differential circuit 3 due to NBTI deterioration, and to suppress an increase in the input offset voltage. When the embodiment is used for an A / D converter, for example, it is possible to suppress degradation of A / D conversion accuracy such as INL and DNL.

（本発明の差動電圧比較器の第９実施形態）
図１３は本発明の差動電圧比較器の第９実施形態を示す回路図である。本発明の差動電圧比較器の第９実施形態は、入力制御部として、本発明の差動電圧比較器の第１実施形態が備える入力制御部２８と構成の異なる入力制御部５７を設け、その他については、本発明の差動電圧比較器の第１実施形態と同様に構成したものである。 (Ninth embodiment of differential voltage comparator of the present invention)
FIG. 13 is a circuit diagram showing a ninth embodiment of the differential voltage comparator of the present invention. The ninth embodiment of the differential voltage comparator of the present invention is provided with an input control unit 57 having a configuration different from that of the input control unit 28 included in the first embodiment of the differential voltage comparator of the present invention as an input control unit. Others are the same as those of the first embodiment of the differential voltage comparator of the present invention.

入力制御部５７は、入力制御部２８が備えるＶＤＤ電源線３１を削除すると共に、入力制御部２８が備えるスイッチ素子３４、３５の代わりに、スイッチ素子５８、５９を設け、その他については、入力制御部２８と同様に構成したものである。スイッチ素子５８はＶＩＰ入力端子１と差動回路３の反転入力端子３Ｂとの間に接続されている。スイッチ素子５９はＶＩＭ入力端子２と差動回路３の非反転入力端子３Ａとの間に接続されている。スイッチ素子５８、５９は、入力制御信号ＣＡによりＯＮ、ＯＦＦが制御され、入力制御信号ＣＡがＨレベルのときはＯＮ、入力制御信号ＣＡがＬレベルのときはＯＦＦとなるものである。 The input control unit 57 deletes the VDD power supply line 31 included in the input control unit 28 and provides switch elements 58 and 59 instead of the switch elements 34 and 35 included in the input control unit 28. The configuration is the same as that of the unit 28. The switch element 58 is connected between the VIP input terminal 1 and the inverting input terminal 3B of the differential circuit 3. The switch element 59 is connected between the VIM input terminal 2 and the non-inverting input terminal 3 A of the differential circuit 3. The switch elements 58 and 59 are ON / OFF controlled by the input control signal CA. The switch elements 58 and 59 are ON when the input control signal CA is at the H level, and OFF when the input control signal CA is at the L level.

本発明の差動電圧比較器の第９実施形態においては、入力制御信号ＣＡがＨレベルとなる判定結果出力期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５８、５９はＯＮとなる。これに対して、入力制御信号ＣＡがＬレベルとなる判定結果出力期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５８、５９はＯＦＦとなる。即ち、判定結果出力期間の間は、入力電圧ＶＩＰの差動回路３の非反転入力端子３Ａへの供給及び入力電圧ＶＩＭの差動回路３の反転入力端子３Ｂへの供給を遮断し、入力電圧ＶＩＰを差動回路３の反転入力端子３Ｂに供給し、入力電圧ＶＩＭを差動回路３の非反転入力端子３Ａに供給する。その他については、本発明の差動電圧比較器の第１実施形態と同様に動作する。 In the ninth embodiment of the differential voltage comparator of the present invention, the switch elements 32 and 33 are OFF and the switch elements 58 and 59 are ON during the determination result output period when the input control signal CA is at the H level. . On the other hand, the switch elements 32 and 33 are ON and the switch elements 58 and 59 are OFF during a period other than the determination result output period in which the input control signal CA is at the L level. That is, during the determination result output period, the supply of the input voltage VIP to the non-inverting input terminal 3A of the differential circuit 3 and the supply of the input voltage VIM to the inverting input terminal 3B of the differential circuit 3 are interrupted. VIP is supplied to the inverting input terminal 3B of the differential circuit 3, and the input voltage VIM is supplied to the non-inverting input terminal 3A of the differential circuit 3. Other operations are the same as those of the first embodiment of the differential voltage comparator of the present invention.

本発明の差動電圧比較器の第９実施形態によれば、差動回路３のＰＭＯＳトランジスタ１８、１９の劣化量が平均化され、差動回路３のＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＮＢＴＩ劣化による差動回路３のＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第９実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 According to the ninth embodiment of the differential voltage comparator of the present invention, the deterioration amounts of the PMOS transistors 18 and 19 of the differential circuit 3 are averaged, and the difference between the NBTI deteriorations of the PMOS transistors 18 and 19 of the differential circuit 3 is determined. Can be prevented from increasing. Therefore, it is possible to suppress an increase in threshold variation of the PMOS transistors 18 and 19 of the differential circuit 3 due to NBTI deterioration, and to suppress an increase in the input offset voltage, and the ninth differential voltage comparator of the present invention. When the embodiment is used for an A / D converter, for example, it is possible to suppress degradation of A / D conversion accuracy such as INL and DNL.

（本発明の差動電圧比較器の第１０実施形態）
図１４は本発明の差動電圧比較器の第１０実施形態を示す回路図である。本発明の差動電圧比較器の第１０実施形態は、入力制御部として、本発明の差動電圧比較器の第９実施形態と同様に入力制御部５７を設け、その他については、本発明の差動電圧比較器の第２実施形態と同様に構成したものである。 (10th Embodiment of the differential voltage comparator of this invention)
FIG. 14 is a circuit diagram showing a tenth embodiment of the differential voltage comparator of the present invention. In the tenth embodiment of the differential voltage comparator of the present invention, the input control unit 57 is provided as the input control unit in the same manner as the ninth embodiment of the differential voltage comparator of the present invention. The differential voltage comparator is configured similarly to the second embodiment.

本発明の差動電圧比較器の第１０実施形態においては、入力制御信号ＣＡがＨレベルとなる判定結果出力期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５８、５９はＯＮとなる。これに対して、入力制御信号ＣＡがＬレベルとなる判定結果出力期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５８、５９はＯＦＦとなる。即ち、判定結果出力期間の間は、入力電圧ＶＩＰの差動回路３の非反転入力端子３Ａへの供給及び入力電圧ＶＩＭの差動回路３の反転入力端子３Ｂへの供給を遮断し、入力電圧ＶＩＰを差動回路３の反転入力端子３Ｂに供給し、入力電圧ＶＩＭを差動回路３の非反転入力端子３Ａに供給する。その他については、本発明の差動電圧比較器の第２実施形態と同様に動作する。 In the tenth embodiment of the differential voltage comparator of the present invention, the switch elements 32 and 33 are OFF and the switch elements 58 and 59 are ON during the determination result output period when the input control signal CA is at the H level. . On the other hand, the switch elements 32 and 33 are ON and the switch elements 58 and 59 are OFF during a period other than the determination result output period in which the input control signal CA is at the L level. That is, during the determination result output period, the supply of the input voltage VIP to the non-inverting input terminal 3A of the differential circuit 3 and the supply of the input voltage VIM to the inverting input terminal 3B of the differential circuit 3 are interrupted. VIP is supplied to the inverting input terminal 3B of the differential circuit 3, and the input voltage VIM is supplied to the non-inverting input terminal 3A of the differential circuit 3. Other operations are the same as in the second embodiment of the differential voltage comparator of the present invention.

本発明の差動電圧比較器の第１０実施形態によれば、差動回路３のＰＭＯＳトランジスタ１８、１９の劣化量が平均化され、差動回路３のＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＮＢＴＩ劣化による差動回路３のＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１０実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 According to the tenth embodiment of the differential voltage comparator of the present invention, the deterioration amounts of the PMOS transistors 18 and 19 of the differential circuit 3 are averaged, and the difference in the NBTI deterioration of the PMOS transistors 18 and 19 of the differential circuit 3 is determined. Can be prevented from increasing. Accordingly, it is possible to suppress an increase in threshold variation of the PMOS transistors 18 and 19 of the differential circuit 3 due to NBTI degradation, and to suppress an increase in the input offset voltage, and the tenth differential voltage comparator of the present invention. When the embodiment is used for an A / D converter, for example, it is possible to suppress degradation of A / D conversion accuracy such as INL and DNL.

（本発明の差動電圧比較器の第１１実施形態）
図１５は本発明の差動電圧比較器の第１１実施形態を示す回路図である。本発明の差動電圧比較器の第１１実施形態は、入力制御部として、本発明の差動電圧比較器の第９実施形態と同様に入力制御部５７を設け、その他については、本発明の差動電圧比較器の第３実施形態と同様に構成したものである。 (Eleventh embodiment of differential voltage comparator of the present invention)
FIG. 15 is a circuit diagram showing an eleventh embodiment of the differential voltage comparator of the present invention. In the eleventh embodiment of the differential voltage comparator of the present invention, an input control unit 57 is provided as an input control unit in the same manner as the ninth embodiment of the differential voltage comparator of the present invention. The differential voltage comparator is configured similarly to the third embodiment.

但し、入力制御部５７では、スイッチ素子３２、３３は、反転入力制御信号／ＣＢによりＯＮ、ＯＦＦが制御され、反転入力制御信号／ＣＢがＨレベルのときはＯＮ、反転入力制御信号／ＣＢがＬレベルのときはＯＦＦとなるようにされている。スイッチ素子５８、５９は、入力制御信号ＣＢによりＯＮ、ＯＦＦが制御され、入力制御信号ＣＢがＨレベルのときはＯＮ、入力制御信号ＣＢがＬレベルのときはＯＦＦとなるようにされている。 However, in the input control unit 57, the switch elements 32 and 33 are ON / OFF controlled by the inverted input control signal / CB. When the inverted input control signal / CB is at the H level, the switch elements 32 and 33 are ON and the inverted input control signal / CB is When it is at L level, it is set to OFF. The switch elements 58 and 59 are ON / OFF controlled by the input control signal CB, and are ON when the input control signal CB is at the H level and OFF when the input control signal CB is at the L level.

本発明の差動電圧比較器の第１１実施形態においては、入力制御信号ＣＢがＨレベルとなる判定結果出力期間及びリセット期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５８、５９はＯＮとなる。これに対して、入力制御信号ＣＢがＬレベルとなる判定結果出力期間及びリセット期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５８、５９はＯＦＦとなる。即ち、判定結果出力期間及びリセットの間は、入力電圧ＶＩＰの差動回路３の非反転入力端子３Ａへの供給及び入力電圧ＶＩＭの差動回路３の反転入力端子３Ｂへの供給を遮断し、入力電圧ＶＩＰを差動回路３の反転入力端子３Ｂに供給し、入力電圧ＶＩＭを差動回路３の非反転入力端子３Ａに供給する。その他については、本発明の差動電圧比較器の第３実施形態と同様に動作する。 In the eleventh embodiment of the differential voltage comparator of the present invention, the switch elements 32 and 33 are OFF and the switch elements 58 and 59 are OFF during the determination result output period and the reset period when the input control signal CB is at the H level. It becomes ON. On the other hand, the switch elements 32 and 33 are ON and the switch elements 58 and 59 are OFF during a period other than the determination result output period and the reset period in which the input control signal CB is at the L level. That is, during the determination result output period and reset, the supply of the input voltage VIP to the non-inverting input terminal 3A of the differential circuit 3 and the supply of the input voltage VIM to the inverting input terminal 3B of the differential circuit 3 are shut off. The input voltage VIP is supplied to the inverting input terminal 3B of the differential circuit 3, and the input voltage VIM is supplied to the non-inverting input terminal 3A of the differential circuit 3. Other operations are the same as those of the third embodiment of the differential voltage comparator of the present invention.

本発明の差動電圧比較器の第１１実施形態によれば、差動回路３のＰＭＯＳトランジスタ１８、１９の劣化量が平均化され、差動回路３のＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＮＢＴＩ劣化による差動回路３のＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１１実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 According to the eleventh embodiment of the differential voltage comparator of the present invention, the deterioration amounts of the PMOS transistors 18 and 19 of the differential circuit 3 are averaged, and the difference in the NBTI deterioration of the PMOS transistors 18 and 19 of the differential circuit 3 is determined. Can be prevented from increasing. Therefore, it is possible to suppress an increase in threshold variation of the PMOS transistors 18 and 19 of the differential circuit 3 due to the NBTI deterioration, and to suppress an increase in the input offset voltage, and the 11th differential voltage comparator according to the present invention. When the embodiment is used for an A / D converter, for example, it is possible to suppress degradation of A / D conversion accuracy such as INL and DNL.

（本発明の差動電圧比較器の第１２実施形態）
図１６は本発明の差動電圧比較器の第１２実施形態を示す回路図である。本発明の差動電圧比較器の第１２実施形態は、入力制御部として、本発明の差動電圧比較器の第１１実施形態と同様に入力制御部５７を設け、その他については、本発明の差動電圧比較器の第４実施形態と同様に構成したものである。 (Twelfth embodiment of differential voltage comparator of the present invention)
FIG. 16 is a circuit diagram showing a twelfth embodiment of the differential voltage comparator of the present invention. In the twelfth embodiment of the differential voltage comparator of the present invention, the input control unit 57 is provided as the input control unit in the same manner as the eleventh embodiment of the differential voltage comparator of the present invention. The differential voltage comparator is configured similarly to the fourth embodiment.

本発明の差動電圧比較器の第１２実施形態においては、入力制御信号ＣＢがＨレベルとなる判定結果出力期間及びリセット期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５８、５９はＯＮとなる。これに対して、入力制御信号ＣＢがＬレベルとなる判定結果出力期間及びリセット期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５８、５９はＯＦＦとなる。即ち、判定結果出力期間及びリセットの間は、入力電圧ＶＩＰの差動回路３の非反転入力端子３Ａへの供給及び入力電圧ＶＩＭの差動回路３の反転入力端子３Ｂへの供給を遮断し、入力電圧ＶＩＰを差動回路３の反転入力端子３Ｂに供給し、入力電圧ＶＩＭを差動回路３の非反転入力端子３Ａに供給する。その他については、本発明の差動電圧比較器の第４実施形態と同様に動作する。 In the twelfth embodiment of the differential voltage comparator of the present invention, the switch elements 32 and 33 are OFF and the switch elements 58 and 59 are OFF during the determination result output period and the reset period when the input control signal CB is at the H level. It becomes ON. On the other hand, the switch elements 32 and 33 are ON and the switch elements 58 and 59 are OFF during a period other than the determination result output period and the reset period in which the input control signal CB is at the L level. That is, during the determination result output period and reset, the supply of the input voltage VIP to the non-inverting input terminal 3A of the differential circuit 3 and the supply of the input voltage VIM to the inverting input terminal 3B of the differential circuit 3 are shut off. The input voltage VIP is supplied to the inverting input terminal 3B of the differential circuit 3, and the input voltage VIM is supplied to the non-inverting input terminal 3A of the differential circuit 3. Other operations are the same as those of the fourth embodiment of the differential voltage comparator of the present invention.

本発明の差動電圧比較器の第１２実施形態によれば、差動回路３のＰＭＯＳトランジスタ１８、１９の劣化量が平均化され、差動回路３のＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＮＢＴＩ劣化による差動回路３のＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１２実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 According to the twelfth embodiment of the differential voltage comparator of the present invention, the deterioration amounts of the PMOS transistors 18 and 19 of the differential circuit 3 are averaged, and the difference in the NBTI deterioration of the PMOS transistors 18 and 19 of the differential circuit 3 is determined. Can be prevented from increasing. Therefore, it is possible to suppress an increase in variation in threshold values of the PMOS transistors 18 and 19 of the differential circuit 3 due to NBTI degradation, and to suppress an increase in input offset voltage, and the twelfth differential voltage comparator of the present invention. When the embodiment is used for an A / D converter, for example, it is possible to suppress degradation of A / D conversion accuracy such as INL and DNL.

なお、本発明の第１実施形態〜第１２実施形態においては、差動回路３として、図４２に示す差動回路を設ける場合について説明したが、この代わりに、図１７に示す差動回路又は図１８に示す差動回路を設けるようにしても良い。 In the first to twelfth embodiments of the present invention, the case where the differential circuit shown in FIG. 42 is provided as the differential circuit 3 has been described. Instead, the differential circuit shown in FIG. A differential circuit shown in FIG. 18 may be provided.

（本発明の差動電圧比較器の第１３実施形態）
図１９は本発明の差動電圧比較器の第１３実施形態を示す回路図である。本発明の差動電圧比較器の第１３実施形態は、差動回路及び入力制御部として、本発明の差動電圧比較器の第１実施形態が備える差動回路３及び入力制御部２８と構成の異なる差動回路６１及び入力制御部６２を設け、その他については、本発明の差動電圧比較器の第１実施形態と同様に構成したものである。 (Thirteenth embodiment of the differential voltage comparator of the present invention)
FIG. 19 is a circuit diagram showing a thirteenth embodiment of the differential voltage comparator of the present invention. A differential voltage comparator according to a thirteenth embodiment of the present invention is configured as a differential circuit and an input control unit with the differential circuit 3 and the input control unit 28 included in the first embodiment of the differential voltage comparator of the present invention. The other differential circuit 61 and the input control unit 62 are provided, and the others are configured similarly to the first embodiment of the differential voltage comparator of the present invention.

図２０は差動回路６１の構成を示す回路図である。図２０中、６４はＶＤＤ電源線、６５〜６７はＮＭＯＳトランジスタ、６８、６９はＰＭＯＳトランジスタである。ＮＭＯＳトランジスタ６５は、定電流源をなすものであり、ソース及びバルクを接地し、ゲートをバイアス電圧ＶＢ２が印加されるバイアス電圧入力端子７２に接続している。 FIG. 20 is a circuit diagram showing a configuration of the differential circuit 61. In FIG. 20, 64 is a VDD power supply line, 65 to 67 are NMOS transistors, and 68 and 69 are PMOS transistors. The NMOS transistor 65 constitutes a constant current source, the source and bulk are grounded, and the gate is connected to the bias voltage input terminal 72 to which the bias voltage VB2 is applied.

ＮＭＯＳトランジスタ６６、６７は差動動作を行う入力トランジスタである。ＮＭＯＳトランジスタ６６は、ソースをＮＭＯＳトランジスタ６５のドレインに接続し、ゲートを非反転入力端子６１Ａに接続し、ドレインをノード７３に接続し、バルクを接地している。ＮＭＯＳトランジスタ６７は、ソースをＮＭＯＳトランジスタ６５のドレインに接続し、ゲートを反転入力端子６１Ｂに接続し、ドレインをノード７４に接続し、バルクを接地している。 The NMOS transistors 66 and 67 are input transistors that perform a differential operation. The NMOS transistor 66 has a source connected to the drain of the NMOS transistor 65, a gate connected to the non-inverting input terminal 61A, a drain connected to the node 73, and a bulk grounded. The NMOS transistor 67 has a source connected to the drain of the NMOS transistor 65, a gate connected to the inverting input terminal 61B, a drain connected to the node 74, and a bulk grounded.

ＰＭＯＳトランジスタ６８は、ＮＭＯＳトランジスタ６６の負荷素子をなすものであり、ドレイン及びゲートをノード７３に接続し、ソース及びバルクをＶＤＤ電源線６４に接続している。ＰＭＯＳトランジスタ６９は、ＮＭＯＳトランジスタ６７の負荷素子をなすものであり、ドレイン及びゲートをノード７４に接続し、ソース及びバルクをＶＤＤ電源線６４に接地している。 The PMOS transistor 68 forms a load element of the NMOS transistor 66, and has a drain and a gate connected to the node 73, and a source and a bulk connected to the VDD power supply line 64. The PMOS transistor 69 is a load element of the NMOS transistor 67, and has a drain and a gate connected to the node 74, and a source and a bulk grounded to the VDD power supply line 64.

また、入力制御部６２は、スイッチ素子３４を差動回路６１の非反転入力端子６１Ａと接地との間に接続すると共に、スイッチ素子３５を差動回路６１の反転入力端子６１Ｂと接地との間に接続し、その他については、図１に示す入力制御部２８と同様に構成したものである。 The input control unit 62 connects the switch element 34 between the non-inverting input terminal 61A of the differential circuit 61 and the ground, and connects the switch element 35 between the inverting input terminal 61B of the differential circuit 61 and the ground. The other components are the same as those of the input control unit 28 shown in FIG.

図２１は本発明の差動電圧比較器の第１３実施形態の動作例を示すタイミングチャートであり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合を例にしている。（Ａ）はクロック信号ＣＬＫ、（Ｂ）は反転クロック信号／ＣＬＫ、（Ｃ）は入力電圧ＶＩＰ、（Ｄ）は入力電圧ＶＩＭ、（Ｅ）は出力電圧ＶＯ、（Ｆ）は出力電圧ＶＸＯ、（Ｇ）は入力制御信号ＣＡ、（Ｈ）は反転入力制御信号／ＣＡ、（Ｉ）は差動回路６１の非反転入力端子６１Ａの電圧ＶＩＣＰ、（Ｊ）は差動回路６１の反転入力端子６１Ｂの電圧ＶＩＣＭ、（Ｋ）はＮＭＯＳトランジスタ６６のゲート−バルク間電圧を示している。 FIG. 21 is a timing chart showing an operation example of the thirteenth embodiment of the differential voltage comparator of the present invention, taking as an example the case where the input voltage VIP is at H level and the input voltage VIM is at L level. (A) is the clock signal CLK, (B) is the inverted clock signal / CLK, (C) is the input voltage VIP, (D) is the input voltage VIM, (E) is the output voltage VO, (F) is the output voltage VXO, (G) is the input control signal CA, (H) is the inverting input control signal / CA, (I) is the voltage VICP of the non-inverting input terminal 61A of the differential circuit 61, and (J) is the inverting input terminal of the differential circuit 61. The voltage VICM 61K (K) indicates the gate-bulk voltage of the NMOS transistor 66.

本発明の差動電圧比較器の第１３実施形態においては、クロック信号ＣＬＫがＬレベルのときは比較期間とされ、クロック信号ＣＬＫがＨレベルのときはリセット期間とされる。また、比較期間になってから、入力制御信号ＣＡがＨレベルとなるまでの期間が判定期間とされ、入力制御信号ＣＡがＨレベルになってから、比較期間が終了するまでの期間が判定結果出力期間とされる。 In the thirteenth embodiment of the differential voltage comparator of the present invention, the comparison period is set when the clock signal CLK is at the L level, and the reset period is set when the clock signal CLK is at the H level. The period from the comparison period until the input control signal CA becomes H level is the determination period, and the period from when the input control signal CA becomes H level to the end of the comparison period is the determination result. The output period.

ここで、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部７では、スイッチ素子１３、１４がＯＮとなり、ＶＯ出力端子５はスイッチ素子１３を介して接地され、ＶＸＯ出力端子６はスイッチ素子１４を介して接地される。この結果、出力電圧ＶＯ、ＶＸＯはＬレベルにリセットされる。 Here, when the clock signal CLK changes to the H level and the inverted clock signal / CLK changes to the L level and the reset period starts, in the latch unit 4, the switch elements 11 and 12 are turned OFF, and the inverters 9 and 10 are deactivated. Become. In the reset unit 7, the switch elements 13 and 14 are turned ON, the VO output terminal 5 is grounded via the switch element 13, and the VXO output terminal 6 is grounded via the switch element 14. As a result, the output voltages VO and VXO are reset to the L level.

また、出力電圧ＶＯ、ＶＸＯがＬレベルにリセットされると、ＥＯＲ回路２９が出力する入力制御信号ＣＡはＬレベルとなり、インバータ３０が出力する反転入力制御信号／ＣＡはＨレベルとなる。この結果、入力制御部６２では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭは、それぞれ差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂに印加される。 When output voltages VO and VXO are reset to L level, input control signal CA output from EOR circuit 29 is set to L level, and inverted input control signal / CA output from inverter 30 is set to H level. As a result, in the input control unit 62, the switch elements 32 and 33 are turned on and the switch elements 34 and 35 are turned off, and the input voltage VIP and the input voltage VIM are respectively the non-inverting input terminal 61A and the inverting input terminal of the differential circuit 61. Applied to 61B.

ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路６１では、ＮＭＯＳトランジスタ６６がＯＮ、ＮＭＯＳトランジスタ６７がＯＦＦとなる。この場合、ＮＭＯＳトランジスタ６６のゲート−バルク間電圧は１.２Ｖとなり、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化が進行する。 Here, when the input voltage VIP is at the H level and the input voltage VIM is at the L level, in the differential circuit 61, the NMOS transistor 66 is turned on and the NMOS transistor 67 is turned off. In this case, the gate-bulk voltage of the NMOS transistor 66 becomes 1.2 V, and the PBTI deterioration of the NMOS transistor 66 proceeds.

この結果、入力電圧ＶＩＰ、ＶＩＭの大小判定が行われるが、差動回路６１では、ＮＭＯＳトランジスタ６６がＯＮ、ＮＭＯＳトランジスタ６７がＯＦＦとなっているので、差動回路６１の反転出力端子６１Ｃの電圧ＶＯＰ＜差動回路６１の非反転出力端子６１Ｄの電圧ＶＯＭとなる。この状態がラッチ部４に取り込まれ、出力電圧ＶＯがＨレベル、出力電圧ＶＸＯがＬレベルになる。これにより、判定期間が終了し、リセット期間が開始されるまで、判定結果出力期間となる。 As a result, the magnitudes of the input voltages VIP and VIM are determined. In the differential circuit 61, the NMOS transistor 66 is ON and the NMOS transistor 67 is OFF, so that the voltage at the inverting output terminal 61C of the differential circuit 61 is determined. VOP <the voltage VOM of the non-inverting output terminal 61D of the differential circuit 61. This state is captured by the latch unit 4, and the output voltage VO becomes H level and the output voltage VXO becomes L level. Thus, the determination result output period is reached until the determination period ends and the reset period starts.

ここで、出力電圧ＶＯがＨレベルに変化すると、ＥＯＲ回路２９が出力する入力制御信号ＣＡはＨレベルとなり、インバータ３０が出力する反転入力制御信号／ＣＡはＬレベルとなる。この結果、入力制御部６２では、スイッチ素子３２、３３がＯＦＦとなり、スイッチ素子３４、３５がＯＮとなる。 Here, when the output voltage VO changes to H level, the input control signal CA output from the EOR circuit 29 becomes H level, and the inverted input control signal / CA output from the inverter 30 becomes L level. As a result, in the input control unit 62, the switch elements 32 and 33 are turned off and the switch elements 34 and 35 are turned on.

したがって、差動回路６１の非反転入力端子６１Ａはスイッチ素子３４を介して接地され、差動回路６１の反転入力端子６１Ｂはスイッチ素子３５を介して接地される。この結果、判定結果出力期間の間は、ＮＭＯＳトランジスタ６６のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化の進行が停止される。 Therefore, the non-inverting input terminal 61A of the differential circuit 61 is grounded via the switch element 34, and the inverting input terminal 61B of the differential circuit 61 is grounded via the switch element 35. As a result, during the determination result output period, the gate-bulk voltage of the NMOS transistor 66 is 0 V, and the PBTI deterioration of the NMOS transistor 66 is performed even though the input voltage VIP is H level and the input voltage VIM is L level. Progress is stopped.

その後、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部７では、スイッチ素子１３、１４がＯＮとなり、ＶＯ出力端子５はスイッチ素子１３を介して接地され、ＶＸＯ出力端子６はスイッチ素子１４を介して接地される。この結果、出力電圧ＶＯ、ＶＸＯはＬレベルにリセットされる。 Thereafter, when the clock signal CLK changes to the H level and the inverted clock signal / CLK changes to the L level and the reset period starts, in the latch unit 4, the switch elements 11 and 12 are turned off, and the inverters 9 and 10 are deactivated. . In the reset unit 7, the switch elements 13 and 14 are turned ON, the VO output terminal 5 is grounded via the switch element 13, and the VXO output terminal 6 is grounded via the switch element 14. As a result, the output voltages VO and VXO are reset to the L level.

ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路６１では、ＮＭＯＳトランジスタ６６がＯＮとなる。この場合、ＮＭＯＳトランジスタ６６のゲート−バルク間電圧は１.２Ｖとなり、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化が進行する。 Here, when the input voltage VIP is H level and the input voltage VIM is L level, in the differential circuit 61, the NMOS transistor 66 is turned ON. In this case, the gate-bulk voltage of the NMOS transistor 66 becomes 1.2 V, and the PBTI deterioration of the NMOS transistor 66 proceeds.

なお、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルのときは、判定期間の間、ＮＭＯＳトランジスタ６７がＯＮとなり、そのゲート−バルク間電圧は１.２Ｖとなり、ＮＭＯＳトランジスタ６７のＰＢＴＩ劣化が進行する。しかし、判定結果出力期間の間は、ＮＭＯＳトランジスタ６７のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルであるにも関わらず、ＮＭＯＳトランジスタ６７のＰＢＴＩ劣化の進行が停止される。 When the input voltage VIP is at the L level and the input voltage VIM is at the H level, the NMOS transistor 67 is turned on during the determination period, the gate-bulk voltage is 1.2 V, and the PBTI deterioration of the NMOS transistor 67 is reduced. proceed. However, during the determination result output period, the gate-bulk voltage of the NMOS transistor 67 is 0V, and the PBTI degradation of the NMOS transistor 67 is reduced although the input voltage VIP is L level and the input voltage VIM is H level. Progress is stopped.

以上のように、本発明の差動電圧比較器の第１３実施形態によれば、入力制御部６２は、判定結果出力期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂへの供給を遮断し、差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂを接地し、差動回路６１のＮＭＯＳトランジスタ６６、６７のゲート−バルク間電圧を０Ｖにしているので、差動回路６１のＮＭＯＳトランジスタ６６、６７のＰＢＴＩ劣化を抑制することができる。 As described above, according to the thirteenth embodiment of the differential voltage comparator of the present invention, the input control unit 62 determines that the input voltage VIP and the input voltage VIM differential circuit 61 are not used during the determination result output period. The supply to the inverting input terminal 61A and the inverting input terminal 61B is cut off, the non-inverting input terminal 61A and the inverting input terminal 61B of the differential circuit 61 are grounded, and between the gates and the bulk of the NMOS transistors 66 and 67 of the differential circuit 61 Since the voltage is set to 0 V, the PBTI deterioration of the NMOS transistors 66 and 67 of the differential circuit 61 can be suppressed.

したがって、ＰＢＴＩ劣化によるＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１３実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 Accordingly, it is possible to suppress an increase in threshold variation of the NMOS transistors 66 and 67 due to the PBTI deterioration, and to suppress an increase in the input offset voltage. For example, the 13th embodiment of the differential voltage comparator of the present invention is When used in an A / D converter, deterioration of A / D conversion accuracy such as INL and DNL can be suppressed.

なお、本発明の差動電圧比較器の第１３実施形態においては、判定終了検出回路としてＥＯＲ回路２９を設けた場合について説明したが、ＥＯＲ回路２９の代わりに、ＯＲ回路を設けるようにしても良い。 In the thirteenth embodiment of the differential voltage comparator of the present invention, the case where the EOR circuit 29 is provided as the determination end detection circuit has been described. However, instead of the EOR circuit 29, an OR circuit may be provided. good.

（本発明の差動電圧比較器の第１４実施形態）
図２２は本発明の差動電圧比較器の第１４実施形態を示す回路図である。本発明の差動電圧比較器の第１４実施形態は、差動回路及び入力制御部として、本発明の差動電圧比較器の第１３実施形態と同様に差動回路６１及び入力制御部６２を設け、その他については、本発明の差動電圧比較器の第２実施形態と同様に構成したものである。 (Fourteenth embodiment of the differential voltage comparator of the present invention)
FIG. 22 is a circuit diagram showing a fourteenth embodiment of the differential voltage comparator of the present invention. The fourteenth embodiment of the differential voltage comparator of the present invention includes a differential circuit 61 and an input control unit 62 as the differential circuit and input control unit, as in the thirteenth embodiment of the differential voltage comparator of the present invention. The other components are the same as those of the second embodiment of the differential voltage comparator of the present invention.

図２３は本発明の差動電圧比較器の第１４実施形態の動作例を示すタイミングチャートであり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合を例にしている。（Ａ）はクロック信号ＣＬＫ、（Ｂ）は反転クロック信号／ＣＬＫ、（Ｃ）は入力電圧ＶＩＰ、（Ｄ）は入力電圧ＶＩＭ、（Ｅ）は出力電圧ＶＯ、（Ｆ）は出力電圧ＶＸＯ、（Ｇ）は入力制御信号ＣＡ、（Ｈ）は反転入力制御信号／ＣＡ、（Ｉ）は差動回路６１の非反転入力端子６１Ａの電圧ＶＩＣＰ、（Ｊ）は差動回路６１の反転入力端子６１Ｂの電圧ＶＩＣＭ、（Ｋ）はＮＭＯＳトランジスタ６６のゲート−バルク間電圧を示している。 FIG. 23 is a timing chart showing an operation example of the fourteenth embodiment of the differential voltage comparator of the present invention, and exemplifies a case where the input voltage VIP is at H level and the input voltage VIM is at L level. (A) is the clock signal CLK, (B) is the inverted clock signal / CLK, (C) is the input voltage VIP, (D) is the input voltage VIM, (E) is the output voltage VO, (F) is the output voltage VXO, (G) is the input control signal CA, (H) is the inverting input control signal / CA, (I) is the voltage VICP of the non-inverting input terminal 61A of the differential circuit 61, and (J) is the inverting input terminal of the differential circuit 61. The voltage VICM 61K (K) indicates the gate-bulk voltage of the NMOS transistor 66.

本発明の差動電圧比較器の第１４実施形態においても、本発明の差動電圧比較器の第１３実施形態と同様に、クロック信号ＣＬＫがＬレベルのときは比較期間とされ、クロック信号ＣＬＫがＨレベルのときはリセット期間とされる。また、比較期間になってから、入力制御信号ＣＡがＨレベルとなるまでの期間が判定期間とされ、入力制御信号ＣＡがＨレベルになってから、比較期間が終了するまでの期間が判定結果出力期間とされる。 Also in the fourteenth embodiment of the differential voltage comparator of the present invention, as in the thirteenth embodiment of the differential voltage comparator of the present invention, when the clock signal CLK is at L level, the comparison period is set, and the clock signal CLK When is at the H level, a reset period is set. The period from the comparison period until the input control signal CA becomes H level is the determination period, and the period from when the input control signal CA becomes H level to the end of the comparison period is the determination result. The output period.

ここで、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２はＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部３７では、スイッチ素子４１、４２はＯＮとなり、ＶＯ出力端子５にはスイッチ素子４１を介して電源電圧ＶＤＤが供給され、ＶＸＯ出力端子６にはスイッチ素子４２を介して電源電圧ＶＤＤが供給される。この結果、出力電圧ＶＯ、ＶＸＯはＨレベルにリセットされる。 Here, when the clock signal CLK changes to the H level and the inverted clock signal / CLK changes to the L level and the reset period starts, in the latch unit 4, the switch elements 11 and 12 are turned off and the inverters 9 and 10 are deactivated. Become. In the reset unit 37, the switch elements 41 and 42 are turned on, the power supply voltage VDD is supplied to the VO output terminal 5 via the switch element 41, and the power supply voltage VDD is supplied to the VXO output terminal 6 via the switch element 42. Is done. As a result, the output voltages VO and VXO are reset to the H level.

また、出力電圧ＶＯ、ＶＸＯがＨレベルにリセットされると、ＮＡＮＤ回路３８が出力する入力制御信号ＣＡはＬレベルとなり、インバータ３９が出力する反転入力制御信号／ＣＡはＨレベルとなる。この結果、入力制御部６２では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭは、それぞれ差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂに印加される。 When output voltages VO and VXO are reset to H level, input control signal CA output from NAND circuit 38 is at L level, and inverted input control signal / CA output from inverter 39 is at H level. As a result, in the input control unit 62, the switch elements 32 and 33 are turned on and the switch elements 34 and 35 are turned off, and the input voltage VIP and the input voltage VIM are respectively the non-inverting input terminal 61A and the inverting input terminal of the differential circuit 61. Applied to 61B.

ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路６１では、ＮＭＯＳトランジスタ６６がＯＮ、ＮＭＯＳトランジスタ６７がＯＦＦとなる。この場合、ＮＭＯＳトランジスタ６６では、ゲート−バルク間電圧は１.２Ｖとなり、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化が進行する。 Here, when the input voltage VIP is at the H level and the input voltage VIM is at the L level, in the differential circuit 61, the NMOS transistor 66 is turned on and the NMOS transistor 67 is turned off. In this case, in the NMOS transistor 66, the gate-bulk voltage becomes 1.2V, and the PBTI deterioration of the NMOS transistor 66 proceeds.

この状態から、クロック信号ＣＬＫがＬレベル、反転クロック信号／ＣＬＫがＨレベルに変化して比較期間になると、ラッチ部４では、スイッチ素子１１、１２はＯＮとなり、インバータ９、１０は活性状態となる。リセット部３７では、スイッチ素子４１、４２はＯＦＦとなる。 From this state, when the clock signal CLK changes to the L level and the inverted clock signal / CLK changes to the H level and the comparison period starts, in the latch unit 4, the switch elements 11 and 12 are turned on, and the inverters 9 and 10 are in the active state. Become. In the reset unit 37, the switch elements 41 and 42 are turned off.

ここで、出力電圧ＶＸＯがＬレベルに変化すると、ＮＡＮＤ回路３８が出力する入力制御信号ＣＡはＨレベルとなり、インバータ３９が出力する反転入力制御信号／ＣＡはＬレベルとなる。この結果、入力制御部６２では、スイッチ素子３２、３３がＯＦＦとなり、スイッチ素子３４、３５がＯＮとなる。 Here, when the output voltage VXO changes to L level, the input control signal CA output from the NAND circuit 38 becomes H level, and the inverted input control signal / CA output from the inverter 39 becomes L level. As a result, in the input control unit 62, the switch elements 32 and 33 are turned off and the switch elements 34 and 35 are turned on.

その後、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２はＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部３７では、スイッチ素子４１、４２はＯＮとなり、ＶＯ出力端子５にはスイッチ素子４１を介して電源電圧ＶＤＤが供給され、ＶＸＯ出力端子６にはスイッチ素子４２を介して電源電圧ＶＤＤが供給される。この結果、出力電圧ＶＯ、ＶＸＯはＨレベルにリセットされる。 Thereafter, when the clock signal CLK changes to the H level and the inverted clock signal / CLK changes to the L level and the reset period starts, in the latch unit 4, the switch elements 11 and 12 are turned off, and the inverters 9 and 10 are deactivated. . In the reset unit 37, the switch elements 41 and 42 are turned on, the power supply voltage VDD is supplied to the VO output terminal 5 via the switch element 41, and the power supply voltage VDD is supplied to the VXO output terminal 6 via the switch element 42. Is done. As a result, the output voltages VO and VXO are reset to the H level.

ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路６１では、ＮＭＯＳトランジスタ６６がＯＮとなる。この場合、ＮＭＯＳトランジスタ６６では、ゲート−バルク間電圧は１.２Ｖとなり、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化が進行する。 Here, when the input voltage VIP is H level and the input voltage VIM is L level, in the differential circuit 61, the NMOS transistor 66 is turned ON. In this case, in the NMOS transistor 66, the gate-bulk voltage becomes 1.2V, and the PBTI deterioration of the NMOS transistor 66 proceeds.

以上のように、本発明の差動電圧比較器の第１４実施形態によれば、入力制御部６２は、判定結果出力期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂへの供給を遮断し、差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂを接地し、差動回路６１のＮＭＯＳトランジスタ６６、６７のゲート−バルク間電圧を０Ｖにしているので、差動回路６１のＮＭＯＳトランジスタ６６、６７のＰＢＴＩ劣化を抑制することができる。 As described above, according to the fourteenth embodiment of the differential voltage comparator of the present invention, the input control unit 62 determines whether the input voltage VIP and the input voltage VIM differential circuit 61 are not used during the determination result output period. The supply to the inverting input terminal 61A and the inverting input terminal 61B is cut off, the non-inverting input terminal 61A and the inverting input terminal 61B of the differential circuit 61 are grounded, and between the gates and the bulk of the NMOS transistors 66 and 67 of the differential circuit 61 Since the voltage is set to 0 V, the PBTI deterioration of the NMOS transistors 66 and 67 of the differential circuit 61 can be suppressed.

したがって、ＰＢＴＩ劣化によるＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１４実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 Therefore, it is possible to suppress an increase in threshold variation of the NMOS transistors 66 and 67 due to the PBTI deterioration and to suppress an increase in the input offset voltage. For example, the fourteenth embodiment of the differential voltage comparator according to the present invention is When used in an A / D converter, deterioration of A / D conversion accuracy such as INL and DNL can be suppressed.

なお、本発明の差動電圧比較器の第１４実施形態においては、判定終了検出回路としてＮＡＮＤ回路３８を設けた場合について説明したが、ＮＡＮＤ回路３８の代わりに、ＥＯＲ回路を設けるようにしても良い。 In the fourteenth embodiment of the differential voltage comparator of the present invention, the case where the NAND circuit 38 is provided as the determination end detection circuit has been described. However, instead of the NAND circuit 38, an EOR circuit may be provided. good.

（本発明の差動電圧比較器の第１５実施形態）
図２４は本発明の差動電圧比較器の第１５実施形態を示す回路図である。本発明の差動電圧比較器の第１５実施形態は、差動回路及び入力制御部として差動回路６１及び入力制御部６２を設け、その他については、本発明の差動電圧比較器の第３実施形態と同様に構成したものである。但し、本例では、スイッチ素子３２、３３は、反転入力制御信号／ＣＢによりＯＮ、ＯＦＦが制御され、反転入力制御信号／ＣＢがＨレベルのときはＯＮ、反転入力制御信号／ＣＢがＬレベルのときはＯＦＦとなるようにされている。スイッチ素子３４、３５は、入力制御信号ＣＢによりＯＮ、ＯＦＦが制御され、入力制御信号ＣＢがＨレベルのときはＯＮ、入力制御信号ＣＢがＬレベルのときはＯＦＦとなるようにされている。 (Fifteenth embodiment of the differential voltage comparator of the present invention)
FIG. 24 is a circuit diagram showing a fifteenth embodiment of the differential voltage comparator of the present invention. In the fifteenth embodiment of the differential voltage comparator of the present invention, the differential circuit 61 and the input control unit 62 are provided as the differential circuit and the input control unit, and the others are the third embodiment of the differential voltage comparator of the present invention. It is comprised similarly to embodiment. However, in this example, the switch elements 32 and 33 are ON / OFF controlled by the inverting input control signal / CB, and are ON when the inverting input control signal / CB is H level, and the inverting input control signal / CB is L level. In this case, it is set to OFF. The switch elements 34 and 35 are controlled to be turned on and off by the input control signal CB, and are turned on when the input control signal CB is at the H level and turned off when the input control signal CB is at the L level.

図２５は本発明の差動電圧比較器の第１５実施形態の動作例を示すタイミングチャートであり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合を例にしている。（Ａ）はクロック信号ＣＬＫ、（Ｂ）は遅延クロック信号ＣＬＫ＿ｄ、（Ｃ）は反転遅延クロック信号／ＣＬＫ＿ｄ、（Ｄ）は入力電圧ＶＩＰ、（Ｅ）は入力電圧ＶＩＭ、（Ｆ）は出力電圧ＶＯ、（Ｇ）は出力電圧ＶＸＯ、（Ｈ）はＥＯＲ回路２９の出力信号ＣＡ、（Ｉ）は入力制御信号ＣＢ、（Ｊ）は差動回路６１の非反転入力端子６１Ａの電圧ＶＩＣＰ、（Ｋ）は差動回路６１の反転入力端子６１Ｂの電圧ＶＩＣＭ、（Ｌ）はＮＭＯＳトランジスタ６６のゲート−バルク間電圧を示している。 FIG. 25 is a timing chart showing an operation example of the fifteenth embodiment of the differential voltage comparator of the present invention, and exemplifies a case where the input voltage VIP is at H level and the input voltage VIM is at L level. (A) is the clock signal CLK, (B) is the delayed clock signal CLK_d, (C) is the inverted delayed clock signal / CLK_d, (D) is the input voltage VIP, (E) is the input voltage VIM, and (F) is the output voltage. VO, (G) is the output voltage VXO, (H) is the output signal CA of the EOR circuit 29, (I) is the input control signal CB, (J) is the voltage VICP of the non-inverting input terminal 61A of the differential circuit 61, ( K) shows the voltage VICM of the inverting input terminal 61 B of the differential circuit 61, and (L) shows the gate-bulk voltage of the NMOS transistor 66.

本発明の差動電圧比較器の第１５実施形態においては、クロック信号ＣＬＫがＬレベルになったときから、遅延クロック信号ＣＬＫ＿ｄがＨレベルになるまでの期間が比較期間とされる。また、遅延クロック信号ＣＬＫ＿ｄがＨレベルになったときから、クロック信号ＣＬＫがＬレベルとなるまでの期間がリセット期間とされる。また、比較期間になってから、遅延クロック信号ＣＬＫ＿ｄがＬレベルとなるまでの期間が入力電圧整定期間とされる。また、遅延クロック信号ＣＬＫ＿ｄがＬレベルになったときから、入力制御信号ＣＢがＨレベルとなるまでの期間が判定期間とされる。また、入力制御信号ＣＢがＨレベルになったときから、比較期間が終了するまでの期間が判定結果出力期間とされる。 In the fifteenth embodiment of the differential voltage comparator of the present invention, the period from when the clock signal CLK goes to L level to when the delayed clock signal CLK_d goes to H level is the comparison period. A period from when the delayed clock signal CLK_d becomes H level to when the clock signal CLK becomes L level is a reset period. Further, a period from the comparison period until the delayed clock signal CLK_d becomes L level is set as an input voltage settling period. A period from when the delayed clock signal CLK_d becomes L level to when the input control signal CB becomes H level is set as a determination period. Further, a period from when the input control signal CB becomes H level to when the comparison period ends is set as a determination result output period.

また、出力電圧ＶＯ、ＶＸＯがＬレベルにリセットされると、ＥＯＲ回路２９の出力信号ＣＡはＬレベルとなる。ここで、クロック信号ＣＬＫはＨレベルを維持するので、ＯＲ回路４６が出力する入力制御信号ＣＢはＨレベル、インバータ３０が出力する反転入力制御信号／ＣＢはＬレベルを維持する。この結果、入力制御部６２では、スイッチ素子３２、３３はＯＦＦ、スイッチ素子３４、３５はＯＮを維持する。また、この結果、差動回路６１では、ＮＭＯＳトランジスタ６６、６７はＯＦＦの状態が維持される。 Further, when the output voltages VO and VXO are reset to the L level, the output signal CA of the EOR circuit 29 becomes the L level. Here, since the clock signal CLK is maintained at the H level, the input control signal CB output from the OR circuit 46 is maintained at the H level, and the inverted input control signal / CB output from the inverter 30 is maintained at the L level. As a result, in the input control unit 62, the switch elements 32 and 33 are kept OFF and the switch elements 34 and 35 are kept ON. As a result, in the differential circuit 61, the NMOS transistors 66 and 67 are kept off.

したがって、リセット期間の間は、ＮＭＯＳトランジスタ６６、６７のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルである場合でも、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化の進行が停止される。 Therefore, during the reset period, the gate-bulk voltage of the NMOS transistors 66 and 67 is 0 V, and even when the input voltage VIP is at the H level and the input voltage VIM is at the L level, the PBTI deterioration of the NMOS transistor 66 proceeds. Stopped.

この状態から、クロック信号ＣＬＫがＨレベルからＬレベルに変化して比較期間になると、ＯＲ回路４６が出力する入力制御信号ＣＢはＬレベル、インバータ３０が出力する反転入力制御信号／ＣＢはＨレベルとなる。この結果、入力制御部６２では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭが、それぞれ差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂに印加される。ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路６１では、ＮＭＯＳトランジスタ６６はＯＮ、ＮＭＯＳトランジスタ６７はＯＦＦとなる。 From this state, when the clock signal CLK changes from H level to L level and becomes a comparison period, the input control signal CB output from the OR circuit 46 is L level, and the inverted input control signal / CB output from the inverter 30 is H level. It becomes. As a result, in the input control unit 62, the switch elements 32 and 33 are turned on and the switch elements 34 and 35 are turned off, and the input voltage VIP and the input voltage VIM are respectively input to the non-inverting input terminal 61A and the inverting input terminal of the differential circuit 61. Applied to 61B. Here, when the input voltage VIP is H level and the input voltage VIM is L level, in the differential circuit 61, the NMOS transistor 66 is ON and the NMOS transistor 67 is OFF.

また、出力電圧ＶＯがＨレベルに変化して判定結果出力期間になると、ＥＯＲ回路２９の出力信号ＣＡはＨレベルとなり、ＯＲ回路４６が出力する入力制御信号ＣＢはＨレベルとなり、インバータ３０が出力する反転入力制御信号／ＣＢはＬレベルとなる。この結果、入力制御部６２では、スイッチ素子３２、３３がＯＦＦ、スイッチ素子３４、３５がＯＮとなる。 When the output voltage VO changes to H level and the determination result output period is reached, the output signal CA of the EOR circuit 29 becomes H level, the input control signal CB output from the OR circuit 46 becomes H level, and the inverter 30 outputs. The inverting input control signal / CB to be turned to L level. As a result, in the input control unit 62, the switch elements 32 and 33 are turned off and the switch elements 34 and 35 are turned on.

したがって、差動回路６１の非反転入力端子６１Ａはスイッチ素子３４を介して接地され、差動回路６１の反転入力端子６１Ｂはスイッチ素子３５を介して接地される。この結果、判定結果出力期間の間は、ＮＭＯＳトランジスタ６６、６７のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化の進行が停止される。その後、クロック信号ＣＬＫがＬレベルからＨレベルに変化する。この場合、ＯＲ回路４６が出力する入力制御信号ＣＢがＨレベル、インバータ３０が出力する反転入力制御信号／ＣＢがＬレベルの状態は変化しない。 Therefore, the non-inverting input terminal 61A of the differential circuit 61 is grounded via the switch element 34, and the inverting input terminal 61B of the differential circuit 61 is grounded via the switch element 35. As a result, during the determination result output period, the gate-bulk voltage of the NMOS transistors 66 and 67 is 0 V, and the input voltage VIP is at the H level and the input voltage VIM is at the L level. Progress of PBTI degradation is stopped. Thereafter, the clock signal CLK changes from the L level to the H level. In this case, the state where the input control signal CB output from the OR circuit 46 is at the H level and the inverted input control signal / CB output from the inverter 30 is at the L level does not change.

したがって、リセット期間の間は、ＮＭＯＳトランジスタ６６、６７のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化の進行が停止される。 Therefore, during the reset period, the gate-bulk voltage of the NMOS transistors 66 and 67 is 0 V, and the PBTI deterioration of the NMOS transistor 66 is deteriorated even though the input voltage VIP is H level and the input voltage VIM is L level. Progress is stopped.

なお、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルのときは、判定期間の間、ＮＭＯＳトランジスタ６７がＯＮとなり、そのゲート−バルク間電圧は１.２Ｖとなり、ＮＭＯＳトランジスタ６７のＰＢＴＩ劣化が進行する。しかし、判定結果出力期間及びリセット期間の間は、ＮＭＯＳトランジスタ６７のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルであるにも関わらず、ＮＭＯＳトランジスタ６７のＰＢＴＩ劣化の進行が停止される。 When the input voltage VIP is at the L level and the input voltage VIM is at the H level, the NMOS transistor 67 is turned on during the determination period, the gate-bulk voltage is 1.2 V, and the PBTI deterioration of the NMOS transistor 67 is reduced. proceed. However, during the determination result output period and the reset period, the gate-bulk voltage of the NMOS transistor 67 is 0 V, and the input voltage VIP is at the L level and the input voltage VIM is at the H level. Progress of PBTI degradation is stopped.

以上のように、本発明の差動電圧比較器の第１５実施形態によれば、入力制御部６２は、判定結果出力期間及びリセット期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂへの供給を遮断し、差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂを接地し、差動回路６１のＮＭＯＳトランジスタ６６、６７のゲート−バルク間電圧を０Ｖにしているので、差動回路６１のＮＭＯＳトランジスタ６６、６７のＰＢＴＩ劣化を抑制することができる。 As described above, according to the fifteenth embodiment of the differential voltage comparator of the present invention, the input control unit 62 includes the differential circuit for the input voltage VIP and the input voltage VIM during the determination result output period and the reset period. 61, the supply to the non-inverting input terminal 61A and the inverting input terminal 61B is cut off, the non-inverting input terminal 61A and the inverting input terminal 61B of the differential circuit 61 are grounded, and the gates of the NMOS transistors 66 and 67 of the differential circuit 61 -Since the voltage between the bulks is set to 0 V, the PBTI deterioration of the NMOS transistors 66 and 67 of the differential circuit 61 can be suppressed.

したがって、ＰＢＴＩ劣化によるＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１５実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 Therefore, increase in threshold variation of the NMOS transistors 66 and 67 due to PBTI degradation can be suppressed, and increase in the input offset voltage can be suppressed. The fifteenth embodiment of the differential voltage comparator of the present invention is When used in an A / D converter, deterioration of A / D conversion accuracy such as INL and DNL can be suppressed.

なお、本発明の差動電圧比較器の第１５実施形態においては、判定終了検出回路としてＥＯＲ回路２９を設けた場合について説明したが、ＥＯＲ回路２９の代わりに、ＯＲ回路を設けるようにしても良い。 In the fifteenth embodiment of the differential voltage comparator of the present invention, the case where the EOR circuit 29 is provided as the determination end detection circuit has been described. However, instead of the EOR circuit 29, an OR circuit may be provided. good.

（本発明の差動電圧比較器の第１６実施形態）
図２６は本発明の差動電圧比較器の第１６実施形態を示す回路図である。本発明の差動電圧比較器の第１６実施形態は、差動回路及び入力制御部として、本発明の差動電圧比較器の第１５実施形態と同様に差動回路６１及び入力制御部６２を設け、その他については、本発明の差動電圧比較器の第４実施形態と同様に構成したものである。 (Sixteenth embodiment of differential voltage comparator of the present invention)
FIG. 26 is a circuit diagram showing a sixteenth embodiment of the differential voltage comparator of the present invention. The sixteenth embodiment of the differential voltage comparator of the present invention includes a differential circuit 61 and an input control unit 62 as a differential circuit and an input control unit as in the fifteenth embodiment of the differential voltage comparator of the present invention. The other arrangements are the same as those of the fourth embodiment of the differential voltage comparator of the present invention.

図２７は本発明の差動電圧比較器の第１６実施形態の動作例を示すタイミングチャートであり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合を例にしている。（Ａ）はクロック信号ＣＬＫ、（Ｂ）は遅延クロック信号ＣＬＫ＿ｄ、（Ｃ）は反転遅延クロック信号／ＣＬＫ＿ｄ、（Ｄ）は入力電圧ＶＩＰ、（Ｅ）は入力電圧ＶＩＭ、（Ｆ）は出力電圧ＶＯ、（Ｇ）は出力電圧ＶＸＯ、（Ｈ）はＮＡＮＤ回路３８の出力信号ＣＡ、（Ｉ）は入力制御信号ＣＢ、（Ｊ）は差動回路６１の非反転入力端子６１Ａの電圧ＶＩＣＰ、（Ｋ）は差動回路６１の反転入力端子６１Ｂの電圧ＶＩＣＭ、（Ｌ）はＮＭＯＳトランジスタ６６のゲート−バルク間電圧を示している。 FIG. 27 is a timing chart showing an operation example of the sixteenth embodiment of the differential voltage comparator of the present invention, and exemplifies a case where the input voltage VIP is at the H level and the input voltage VIM is at the L level. (A) is the clock signal CLK, (B) is the delayed clock signal CLK_d, (C) is the inverted delayed clock signal / CLK_d, (D) is the input voltage VIP, (E) is the input voltage VIM, and (F) is the output voltage. VO, (G) is the output voltage VXO, (H) is the output signal CA of the NAND circuit 38, (I) is the input control signal CB, (J) is the voltage VICP of the non-inverting input terminal 61A of the differential circuit 61, ( K) shows the voltage VICM of the inverting input terminal 61 B of the differential circuit 61, and (L) shows the gate-bulk voltage of the NMOS transistor 66.

本発明の差動電圧比較器の第１６実施形態においても、本発明の差動電圧比較器の第１５実施形態と同様に、クロック信号ＣＬＫがＬレベルになったときから、遅延クロック信号ＣＬＫ＿ｄがＨレベルになるまでの期間が比較期間とされる。また、遅延クロック信号ＣＬＫ＿ｄがＨレベルになったときから、クロック信号ＣＬＫがＬレベルとなるまでの期間がリセット期間とされる。また、比較期間になってから、遅延クロック信号ＣＬＫ＿ｄがＬレベルとなるまでの期間が入力電圧整定期間とされる。また、遅延クロック信号ＣＬＫ＿ｄがＬレベルになったときから、入力制御信号ＣＢがＨレベルとなるまでの期間が判定期間とされる。また、入力制御信号ＣＢがＨレベルになったときから、比較期間が終了するまでの期間が判定結果出力期間とされる。 Also in the sixteenth embodiment of the differential voltage comparator of the present invention, similarly to the fifteenth embodiment of the differential voltage comparator of the present invention, the delayed clock signal CLK_d is changed from when the clock signal CLK becomes L level. A period until the H level is reached is a comparison period. A period from when the delayed clock signal CLK_d becomes H level to when the clock signal CLK becomes L level is a reset period. Further, a period from the comparison period until the delayed clock signal CLK_d becomes L level is set as an input voltage settling period. A period from when the delayed clock signal CLK_d becomes L level to when the input control signal CB becomes H level is set as a determination period. Further, a period from when the input control signal CB becomes H level to when the comparison period ends is set as a determination result output period.

また、出力電圧ＶＯ、ＶＸＯがＨレベルにリセットされると、ＮＡＮＤ回路３８の出力信号ＣＡはＬレベルとなる。ここで、クロック信号ＣＬＫはＨレベルを維持するので、ＯＲ回路５１が出力する入力制御信号ＣＢはＨレベル、インバータ３９が出力する反転入力制御信号／ＣＢはＬレベルを維持する。この結果、入力制御部６２では、スイッチ素子３２、３３はＯＦＦ、スイッチ素子３４、３５はＯＮを維持する。また、この結果、差動回路６１では、ＮＭＯＳトランジスタ６６、６７はＯＦＦの状態が維持される。 Further, when the output voltages VO and VXO are reset to the H level, the output signal CA of the NAND circuit 38 becomes the L level. Here, since the clock signal CLK is maintained at the H level, the input control signal CB output from the OR circuit 51 is maintained at the H level, and the inverted input control signal / CB output from the inverter 39 is maintained at the L level. As a result, in the input control unit 62, the switch elements 32 and 33 are kept OFF and the switch elements 34 and 35 are kept ON. As a result, in the differential circuit 61, the NMOS transistors 66 and 67 are kept off.

この状態から、クロック信号ＣＬＫがＨレベルからＬレベルに変化して比較期間になると、ＯＲ回路５１が出力する入力制御信号ＣＢはＬレベル、インバータ３９が出力する反転入力制御信号／ＣＢはＨレベルとなる。この結果、入力制御部６２では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭが、それぞれ差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂに印加される。ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路６１では、ＮＭＯＳトランジスタ６６はＯＮ、ＮＭＯＳトランジスタ６７はＯＦＦとなる。 From this state, when the clock signal CLK changes from H level to L level and becomes a comparison period, the input control signal CB output from the OR circuit 51 is L level, and the inverted input control signal / CB output from the inverter 39 is H level. It becomes. As a result, in the input control unit 62, the switch elements 32 and 33 are turned on and the switch elements 34 and 35 are turned off, and the input voltage VIP and the input voltage VIM are respectively input to the non-inverting input terminal 61A and the inverting input terminal of the differential circuit 61. Applied to 61B. Here, when the input voltage VIP is H level and the input voltage VIM is L level, in the differential circuit 61, the NMOS transistor 66 is ON and the NMOS transistor 67 is OFF.

また、出力電圧ＶＸＯがＬレベルに変化して判定結果出力期間になると、ＮＡＮＤ回路３８の出力信号ＣＡはＨレベルとなり、ＯＲ回路５１が出力する入力制御信号ＣＢはＨレベルとなり、インバータ３９が出力する反転入力制御信号／ＣＢはＬレベルとなる。この結果、入力制御部６２では、スイッチ素子３２、３３がＯＦＦ、スイッチ素子３４、３５がＯＮとなる。 Further, when the output voltage VXO changes to the L level and enters the determination result output period, the output signal CA of the NAND circuit 38 becomes the H level, the input control signal CB output from the OR circuit 51 becomes the H level, and the inverter 39 outputs. The inverting input control signal / CB to be turned to L level. As a result, in the input control unit 62, the switch elements 32 and 33 are turned off and the switch elements 34 and 35 are turned on.

したがって、差動回路６１の非反転入力端子６１Ａはスイッチ素子３４を介して接地され、差動回路６１の反転入力端子６１Ｂはスイッチ素子３５を介して接地される。この結果、判定結果出力期間の間は、ＮＭＯＳトランジスタ６６、６７のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化の進行が停止される。その後、クロック信号ＣＬＫがＬレベルからＨレベルに変化する。この場合、ＯＲ回路５１が出力する入力制御信号ＣＢがＨレベル、インバータ３９が出力する反転入力制御信号／ＣＢがＬレベルの状態は変化しない。 Therefore, the non-inverting input terminal 61A of the differential circuit 61 is grounded via the switch element 34, and the inverting input terminal 61B of the differential circuit 61 is grounded via the switch element 35. As a result, during the determination result output period, the gate-bulk voltage of the NMOS transistors 66 and 67 is 0 V, and the input voltage VIP is at the H level and the input voltage VIM is at the L level. Progress of PBTI degradation is stopped. Thereafter, the clock signal CLK changes from the L level to the H level. In this case, the state in which the input control signal CB output from the OR circuit 51 is at the H level and the inverted input control signal / CB output from the inverter 39 is at the L level does not change.

以上のように、本発明の差動電圧比較器の第１６実施形態によれば、入力制御部６２は、判定結果出力期間及びリセット期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂへの供給を遮断し、差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂを接地し、差動回路６１のＮＭＯＳトランジスタ６６、６７のゲート−バルク間電圧を０Ｖにしているので、差動回路６１のＮＭＯＳトランジスタ６６、６７のＰＢＴＩ劣化を抑制することができる。 As described above, according to the sixteenth embodiment of the differential voltage comparator of the present invention, the input control unit 62 includes the differential circuit for the input voltage VIP and the input voltage VIM during the determination result output period and the reset period. 61, the supply to the non-inverting input terminal 61A and the inverting input terminal 61B is cut off, the non-inverting input terminal 61A and the inverting input terminal 61B of the differential circuit 61 are grounded, and the gates of the NMOS transistors 66 and 67 of the differential circuit 61 -Since the voltage between the bulks is set to 0 V, the PBTI deterioration of the NMOS transistors 66 and 67 of the differential circuit 61 can be suppressed.

したがって、ＰＢＴＩ劣化によるＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１６実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 Therefore, it is possible to suppress an increase in variation in threshold values of the NMOS transistors 66 and 67 due to PBTI degradation, and to suppress an increase in input offset voltage. For example, the sixteenth embodiment of the differential voltage comparator of the present invention is When used in an A / D converter, deterioration of A / D conversion accuracy such as INL and DNL can be suppressed.

なお、本発明の差動電圧比較器の第１６実施形態においては、判定終了検出回路としてＮＡＮＤ回路３８を設けた場合について説明したが、ＮＡＮＤ回路３８の代わりに、ＥＯＲ回路を設けるようにしても良い。 In the sixteenth embodiment of the differential voltage comparator of the present invention, the case where the NAND circuit 38 is provided as the determination end detection circuit has been described. However, instead of the NAND circuit 38, an EOR circuit may be provided. good.

（本発明の差動電圧比較器の第１７実施形態）
図２８は本発明の差動電圧比較器の第１７実施形態を示す回路図である。本発明の差動電圧比較器の第１７実施形態は、差動回路として差動回路６１を設け、その他については、本発明の差動電圧比較器の第５実施形態と同様に構成したものである。 (Seventeenth embodiment of the differential voltage comparator of the present invention)
FIG. 28 is a circuit diagram showing a seventeenth embodiment of the differential voltage comparator of the present invention. In the seventeenth embodiment of the differential voltage comparator of the present invention, a differential circuit 61 is provided as a differential circuit, and the others are configured similarly to the fifth embodiment of the differential voltage comparator of the present invention. is there.

本発明の差動電圧比較器の第１７実施形態においては、入力制御信号ＣＡがＨレベルとなる判定結果出力期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５５はＯＮとなる。これに対して、入力制御信号ＣＡがＬレベルとなる判定結果出力期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５５はＯＦＦとなる。即ち、判定結果出力期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂへの供給を遮断し、差動回路６１の非反転入力端子６１Ａと反転入力端子６１Ｂとをスイッチ素子５５を介して電気的に接続する。その他については、本発明の差動電圧比較器の第１３実施形態と同様に動作する。 In the seventeenth embodiment of the differential voltage comparator of the present invention, the switch elements 32 and 33 are OFF and the switch element 55 is ON during the determination result output period when the input control signal CA is at the H level. On the other hand, the switch elements 32 and 33 are ON and the switch element 55 is OFF during a period other than the determination result output period in which the input control signal CA is at the L level. That is, during the determination result output period, the supply of the input voltage VIP and the input voltage VIM to the non-inverting input terminal 61A and the inverting input terminal 61B of the differential circuit 61 is cut off, and the non-inverting input terminal 61A of the differential circuit 61 is cut off. And the inverting input terminal 61B are electrically connected via the switch element 55. Other operations are the same as those in the thirteenth embodiment of the differential voltage comparator of the present invention.

本発明の差動電圧比較器の第１７実施形態によれば、差動回路６１のＮＭＯＳトランジスタ６６、６７は、判定期間の間は同量劣化する。これにより、差動回路６１のＮＭＯＳトランジスタ６６、６７の劣化量が平均化されるので、差動回路６１のＮＭＯＳトランジスタ６６、６７間のＰＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＰＢＴＩ劣化による差動回路６１のＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１７実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 According to the seventeenth embodiment of the differential voltage comparator of the present invention, the NMOS transistors 66 and 67 of the differential circuit 61 deteriorate by the same amount during the determination period. As a result, the deterioration amounts of the NMOS transistors 66 and 67 of the differential circuit 61 are averaged, so that an increase in the difference in PBTI deterioration between the NMOS transistors 66 and 67 of the differential circuit 61 can be suppressed. Therefore, it is possible to suppress an increase in threshold variation of the NMOS transistors 66 and 67 of the differential circuit 61 due to the PBTI deterioration, and to suppress an increase in the input offset voltage, and the 17th differential voltage comparator of the present invention. When the embodiment is used for an A / D converter, for example, it is possible to suppress degradation of A / D conversion accuracy such as INL and DNL.

（本発明の差動電圧比較器の第１８実施形態）
図２９は本発明の差動電圧比較器の第１８実施形態を示す回路図である。本発明の差動電圧比較器の第１８実施形態は、差動回路として差動回路６１を設け、その他については、本発明の差動電圧比較器の第６実施形態と同様に構成したものである。 (Eighteenth embodiment of the differential voltage comparator of the present invention)
FIG. 29 is a circuit diagram showing an eighteenth embodiment of the differential voltage comparator of the present invention. In the eighteenth embodiment of the differential voltage comparator of the present invention, a differential circuit 61 is provided as a differential circuit, and the others are configured in the same manner as the sixth embodiment of the differential voltage comparator of the present invention. is there.

本発明の差動電圧比較器の第１８実施形態においては、入力制御信号ＣＡがＨレベルとなる判定結果出力期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５５はＯＮとなる。これに対して、入力制御信号ＣＡがＬレベルとなる判定結果出力期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５５はＯＦＦとなる。即ち、判定結果出力期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂへの供給を遮断し、差動回路６１の非反転入力端子６１Ａと反転入力端子６１Ｂとをスイッチ素子５５を介して電気的に接続する。その他については、本発明の差動電圧比較器の第１４実施形態と同様に動作する。 In the eighteenth embodiment of the differential voltage comparator of the present invention, the switch elements 32 and 33 are OFF and the switch element 55 is ON during the determination result output period when the input control signal CA is at the H level. On the other hand, the switch elements 32 and 33 are ON and the switch element 55 is OFF during a period other than the determination result output period in which the input control signal CA is at the L level. That is, during the determination result output period, the supply of the input voltage VIP and the input voltage VIM to the non-inverting input terminal 61A and the inverting input terminal 61B of the differential circuit 61 is cut off, and the non-inverting input terminal 61A of the differential circuit 61 is cut off. And the inverting input terminal 61B are electrically connected via the switch element 55. Other operations are the same as those in the fourteenth embodiment of the differential voltage comparator of the present invention.

本発明の差動電圧比較器の第１８実施形態によれば、差動回路６１のＮＭＯＳトランジスタ６６、６７は、判定期間の間は同量劣化する。これにより、差動回路６１のＮＭＯＳトランジスタ６６、６７の劣化量が平均化されるので、差動回路６１のＮＭＯＳトランジスタ６６、６７間のＰＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＰＢＴＩ劣化による差動回路６１のＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１８実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 According to the eighteenth embodiment of the differential voltage comparator of the present invention, the NMOS transistors 66 and 67 of the differential circuit 61 deteriorate by the same amount during the determination period. As a result, the deterioration amounts of the NMOS transistors 66 and 67 of the differential circuit 61 are averaged, so that an increase in the difference in PBTI deterioration between the NMOS transistors 66 and 67 of the differential circuit 61 can be suppressed. Therefore, it is possible to suppress an increase in threshold variation of the NMOS transistors 66 and 67 of the differential circuit 61 due to the PBTI deterioration, and to suppress an increase in the input offset voltage, and the 18th differential voltage comparator of the present invention. When the embodiment is used for an A / D converter, for example, it is possible to suppress degradation of A / D conversion accuracy such as INL and DNL.

（本発明の差動電圧比較器の第１９実施形態）
図３０は本発明の差動電圧比較器の第１９実施形態を示す回路図である。本発明の差動電圧比較器の第１９実施形態は、差動回路として差動回路６１を設け、その他については、本発明の差動電圧比較器の第７実施形態と同様に構成したものである。 (Nineteenth embodiment of the differential voltage comparator of the present invention)
FIG. 30 is a circuit diagram showing a nineteenth embodiment of the differential voltage comparator of the present invention. The nineteenth embodiment of the differential voltage comparator of the present invention is provided with a differential circuit 61 as a differential circuit, and the others are configured in the same manner as the seventh embodiment of the differential voltage comparator of the present invention. is there.

本発明の差動電圧比較器の第１９実施形態においては、入力制御信号ＣＢがＨレベルとなる判定結果出力期間及びリセット期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５５はＯＮとなる。これに対して、入力制御信号ＣＢがＬレベルとなる判定結果出力期間及びリセット期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５５はＯＦＦとなる。即ち、判定結果出力期間及びリセット期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂへの供給を遮断し、差動回路６１の非反転入力端子６１Ａと反転入力端子６１Ｂとをスイッチ素子５５を介して電気的に接続する。その他については、本発明の差動電圧比較器の第１５実施形態と同様に動作する。 In the nineteenth embodiment of the differential voltage comparator of the present invention, the switch elements 32 and 33 are OFF and the switch element 55 is ON during the determination result output period and reset period in which the input control signal CB is at the H level. Become. On the other hand, the switch elements 32 and 33 are ON and the switch element 55 is OFF during a period other than the determination result output period and the reset period in which the input control signal CB is at the L level. That is, during the determination result output period and the reset period, the supply of the input voltage VIP and the input voltage VIM to the non-inverting input terminal 61A and the inverting input terminal 61B of the differential circuit 61 is interrupted, and the non-inverting of the differential circuit 61 The input terminal 61A and the inverting input terminal 61B are electrically connected through the switch element 55. Other operations are the same as those of the fifteenth embodiment of the differential voltage comparator of the present invention.

本発明の差動電圧比較器の第１９実施形態によれば、差動回路６１のＮＭＯＳトランジスタ６６、６７は、判定期間の間は同量劣化する。これにより、差動回路６１のＮＭＯＳトランジスタ６６、６７の劣化量が平均化されるので、差動回路６１のＮＭＯＳトランジスタ６６、６７間のＰＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＰＢＴＩ劣化による差動回路６１のＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１９実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 According to the nineteenth embodiment of the differential voltage comparator of the present invention, the NMOS transistors 66 and 67 of the differential circuit 61 deteriorate by the same amount during the determination period. As a result, the deterioration amounts of the NMOS transistors 66 and 67 of the differential circuit 61 are averaged, so that an increase in the difference in PBTI deterioration between the NMOS transistors 66 and 67 of the differential circuit 61 can be suppressed. Therefore, it is possible to suppress an increase in variation in threshold values of the NMOS transistors 66 and 67 of the differential circuit 61 due to the PBTI deterioration, and to suppress an increase in the input offset voltage, and the 19th differential voltage comparator of the present invention. When the embodiment is used for an A / D converter, for example, it is possible to suppress degradation of A / D conversion accuracy such as INL and DNL.

（本発明の差動電圧比較器の第２０実施形態）
図３１は本発明の差動電圧比較器の第２０実施形態を示す回路図である。本発明の差動電圧比較器の第２０実施形態は、差動回路として差動回路６１を設け、その他については、本発明の差動電圧比較器の第８実施形態と同様に構成したものである。 (20th embodiment of the differential voltage comparator of the present invention)
FIG. 31 is a circuit diagram showing a twentieth embodiment of the differential voltage comparator of the present invention. In the twentieth embodiment of the differential voltage comparator of the present invention, a differential circuit 61 is provided as a differential circuit, and the others are configured similarly to the eighth embodiment of the differential voltage comparator of the present invention. is there.

本発明の差動電圧比較器の第２０実施形態においては、入力制御信号ＣＢがＨレベルとなる判定結果出力期間及びリセット期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５５はＯＮとなる。これに対して、入力制御信号ＣＢがＬレベルとなる判定結果出力期間及びリセット期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５５はＯＦＦとなる。即ち、判定結果出力期間及びリセット期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂへの供給を遮断し、差動回路６１の非反転入力端子６１Ａと反転入力端子６１Ｂとをスイッチ素子５５を介して電気的に接続する。その他については、本発明の差動電圧比較器の第１６実施形態と同様に動作する。 In the twentieth embodiment of the differential voltage comparator of the present invention, the switch elements 32 and 33 are OFF and the switch element 55 is ON during the determination result output period and reset period in which the input control signal CB is at the H level. Become. On the other hand, the switch elements 32 and 33 are ON and the switch element 55 is OFF during a period other than the determination result output period and the reset period in which the input control signal CB is at the L level. That is, during the determination result output period and the reset period, the supply of the input voltage VIP and the input voltage VIM to the non-inverting input terminal 61A and the inverting input terminal 61B of the differential circuit 61 is interrupted, and the non-inverting of the differential circuit 61 The input terminal 61A and the inverting input terminal 61B are electrically connected through the switch element 55. Other operations are the same as in the sixteenth embodiment of the differential voltage comparator of the present invention.

本発明の差動電圧比較器の第２０実施形態によれば、差動回路６１のＮＭＯＳトランジスタ６６、６７は、判定期間の間は同量劣化する。これにより、差動回路６１のＮＭＯＳトランジスタ６６、６７の劣化量が平均化されるので、差動回路６１のＮＭＯＳトランジスタ６６、６７のＰＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＰＢＴＩ劣化による差動回路６１のＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第２０実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 According to the twentieth embodiment of the differential voltage comparator of the present invention, the NMOS transistors 66 and 67 of the differential circuit 61 deteriorate by the same amount during the determination period. As a result, the deterioration amounts of the NMOS transistors 66 and 67 of the differential circuit 61 are averaged, so that an increase in the difference in PBTI deterioration of the NMOS transistors 66 and 67 of the differential circuit 61 can be suppressed. Accordingly, it is possible to suppress an increase in threshold variation of the NMOS transistors 66 and 67 of the differential circuit 61 due to the PBTI deterioration, and to suppress an increase in the input offset voltage, and the differential voltage comparator according to the twentieth aspect of the present invention. When the embodiment is used for an A / D converter, for example, it is possible to suppress degradation of A / D conversion accuracy such as INL and DNL.

（本発明の差動電圧比較器の第２１実施形態）
図３２は本発明の差動電圧比較器の第２１実施形態を示す回路図である。本発明の差動電圧比較器の第２１実施形態は、差動回路として差動回路６１を設け、その他については、本発明の差動電圧比較器の第９実施形態と同様に構成したものである。 (Twenty-first embodiment of differential voltage comparator of the present invention)
FIG. 32 is a circuit diagram showing a twenty-first embodiment of the differential voltage comparator of the present invention. In the twenty-first embodiment of the differential voltage comparator of the present invention, a differential circuit 61 is provided as a differential circuit, and the others are configured similarly to the ninth embodiment of the differential voltage comparator of the present invention. is there.

本発明の差動電圧比較器の第２１実施形態においては、入力制御信号ＣＡがＨレベルとなる判定結果出力期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５８、５９はＯＮとなる。これに対して、入力制御信号ＣＡがＬレベルとなる判定結果出力期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５８、５９はＯＦＦとなる。即ち、判定結果出力期間の間は、入力電圧ＶＩＰの差動回路６１の非反転入力端子６１Ａへの供給及び入力電圧ＶＩＭの差動回路６１の反転入力端子６１Ｂへの供給を遮断し、入力電圧ＶＩＰを差動回路６１の反転入力端子６１Ｂに供給し、入力電圧ＶＩＭを差動回路６１の非反転入力端子６１Ａに供給する。その他については、本発明の差動電圧比較器の第１３実施形態と同様に動作する。 In the twenty-first embodiment of the differential voltage comparator of the present invention, the switch elements 32 and 33 are OFF and the switch elements 58 and 59 are ON during the determination result output period when the input control signal CA is at the H level. . On the other hand, the switch elements 32 and 33 are ON and the switch elements 58 and 59 are OFF during a period other than the determination result output period in which the input control signal CA is at the L level. That is, during the determination result output period, the supply of the input voltage VIP to the non-inverting input terminal 61A of the differential circuit 61 and the supply of the input voltage VIM to the inverting input terminal 61B of the differential circuit 61 are interrupted. VIP is supplied to the inverting input terminal 61B of the differential circuit 61, and the input voltage VIM is supplied to the non-inverting input terminal 61A of the differential circuit 61. Other operations are the same as those in the thirteenth embodiment of the differential voltage comparator of the present invention.

本発明の差動電圧比較器の第２１実施形態によれば、差動回路６１のＮＭＯＳトランジスタ６６、６７の劣化量が平均化されるので、差動回路６１のＮＭＯＳトランジスタ６６、６７間のＰＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＰＢＴＩ劣化による差動回路６１のＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第２１実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 According to the twenty-first embodiment of the differential voltage comparator of the present invention, the deterioration amounts of the NMOS transistors 66 and 67 of the differential circuit 61 are averaged, so that the PBTI between the NMOS transistors 66 and 67 of the differential circuit 61 is averaged. An increase in the difference in deterioration can be suppressed. Therefore, it is possible to suppress an increase in variation in threshold values of the NMOS transistors 66 and 67 of the differential circuit 61 due to PBTI deterioration, and to suppress an increase in input offset voltage, and the differential voltage comparator according to the 21st aspect of the present invention. When the embodiment is used for an A / D converter, for example, it is possible to suppress degradation of A / D conversion accuracy such as INL and DNL.

（本発明の差動電圧比較器の第２２実施形態）
図３３は本発明の差動電圧比較器の第２２実施形態を示す回路図である。本発明の差動電圧比較器の第２２実施形態は、差動回路として差動回路６１を設け、その他については、本発明の差動電圧比較器の第１０実施形態と同様に構成したものである。 (Twenty-second embodiment of differential voltage comparator of the present invention)
FIG. 33 is a circuit diagram showing a 22nd embodiment of the differential voltage comparator of the present invention. In the twenty-second embodiment of the differential voltage comparator of the present invention, a differential circuit 61 is provided as a differential circuit, and the others are configured similarly to the tenth embodiment of the differential voltage comparator of the present invention. is there.

本発明の差動電圧比較器の第２２実施形態においては、入力制御信号ＣＡがＨレベルとなる判定結果出力期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５８、５９はＯＮとなる。これに対して、入力制御信号ＣＡがＬレベルとなる判定結果出力期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５８、５９はＯＦＦとなる。即ち、判定結果出力期間の間は、入力電圧ＶＩＰの差動回路６１の非反転入力端子６１Ａへの供給及び入力電圧ＶＩＭの差動回路６１の反転入力端子６１Ｂへの供給を遮断し、入力電圧ＶＩＰを差動回路６１の反転入力端子６１Ｂに供給し、入力電圧ＶＩＭを差動回路６１の非反転入力端子６１Ａに供給する。その他については、本発明の差動電圧比較器の第１４実施形態と同様に動作する。 In the twenty-second embodiment of the differential voltage comparator of the present invention, the switch elements 32 and 33 are OFF and the switch elements 58 and 59 are ON during the determination result output period when the input control signal CA is at the H level. . On the other hand, the switch elements 32 and 33 are ON and the switch elements 58 and 59 are OFF during a period other than the determination result output period in which the input control signal CA is at the L level. That is, during the determination result output period, the supply of the input voltage VIP to the non-inverting input terminal 61A of the differential circuit 61 and the supply of the input voltage VIM to the inverting input terminal 61B of the differential circuit 61 are interrupted. VIP is supplied to the inverting input terminal 61B of the differential circuit 61, and the input voltage VIM is supplied to the non-inverting input terminal 61A of the differential circuit 61. Other operations are the same as those in the fourteenth embodiment of the differential voltage comparator of the present invention.

本発明の差動電圧比較器の第２２実施形態によれば、差動回路６１のＮＭＯＳトランジスタ６６、６７の劣化量が平均化されるので、差動回路６１のＮＭＯＳトランジスタ６６、６７のＰＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＰＢＴＩ劣化による差動回路６１のＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第２２実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 According to the twenty-second embodiment of the differential voltage comparator of the present invention, since the deterioration amounts of the NMOS transistors 66 and 67 of the differential circuit 61 are averaged, the PBTI deterioration of the NMOS transistors 66 and 67 of the differential circuit 61 is averaged. An increase in the difference can be suppressed. Therefore, it is possible to suppress an increase in variation in threshold values of the NMOS transistors 66 and 67 of the differential circuit 61 due to the PBTI deterioration, thereby suppressing an increase in the input offset voltage, and the 22nd of the differential voltage comparator of the present invention. When the embodiment is used for an A / D converter, for example, it is possible to suppress degradation of A / D conversion accuracy such as INL and DNL.

なお、本発明の差動電圧比較器の第２２実施形態においては、判定終了検出回路としてＮＡＮＤ回路３８を設けた場合について説明したが、ＮＡＮＤ回路３８の代わりに、ＥＯＲ回路を設けるようにしても良い。 In the twenty-second embodiment of the differential voltage comparator of the present invention, the case where the NAND circuit 38 is provided as the determination end detection circuit has been described. However, instead of the NAND circuit 38, an EOR circuit may be provided. good.

（本発明の差動電圧比較器の第２３実施形態）
図３４は本発明の差動電圧比較器の第２３実施形態を示す回路図である。本発明の差動電圧比較器の第２３実施形態は、入力制御部として、本発明の差動電圧比較器の第２１実施形態と同様に入力制御部５７を設け、その他については、本発明の差動電圧比較器の第１５実施形態と同様に構成したものである。 (The 23rd embodiment of the differential voltage comparator of the present invention)
FIG. 34 is a circuit diagram showing a 23rd embodiment of the differential voltage comparator of the present invention. In the twenty-third embodiment of the differential voltage comparator of the present invention, the input control unit 57 is provided as the input control unit in the same manner as the twenty-first embodiment of the differential voltage comparator of the present invention. The differential voltage comparator is configured similarly to the fifteenth embodiment.

但し、入力制御部５７では、スイッチ素子３２、３３は、反転入力制御信号／ＣＢによりＯＮ、ＯＦＦが制御され、反転入力制御信号／ＣＢがＨレベルのときはＯＮ、反転入力制御信号／ＣＢがＬレベルのときはＯＦＦとなるようにされている。スイッチ素子５８、５９は、入力制御信号ＣＢによりＯＮ、ＯＦＦが制御され、入力制御信号ＣＢがＨレベルのときはＯＮ、入力制御信号ＣＢがＬレベルのときはＯＦＦとなるようにされている。 However, in the input control unit 57, the switch elements 32 and 33 are ON / OFF controlled by the inverted input control signal / CB. When the inverted input control signal / CB is at the H level, the switch elements 32 and 33 are ON and the inverted input control signal / CB is When it is at the L level, it is set to OFF. The switch elements 58 and 59 are ON / OFF controlled by the input control signal CB, and are ON when the input control signal CB is at the H level and OFF when the input control signal CB is at the L level.

本発明の差動電圧比較器の第２３実施形態においては、入力制御信号ＣＢがＨレベルとなる判定結果出力期間及びリセット期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５８、５９はＯＮとなる。これに対して、入力制御信号ＣＢがＬレベルとなる判定結果出力期間及びリセット期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５８、５９はＯＦＦとなる。即ち、判定結果出力期間及びリセットの間は、入力電圧ＶＩＰの差動回路６１の非反転入力端子６１Ａへの供給及び入力電圧ＶＩＭの差動回路６１の反転入力端子６１Ｂへの供給を遮断し、入力電圧ＶＩＰを差動回路６１の反転入力端子６１Ｂに供給し、入力電圧ＶＩＭを差動回路６１の非反転入力端子６１Ａに供給する。その他については、本発明の差動電圧比較器の第１５実施形態と同様に動作する。 In the twenty-third embodiment of the differential voltage comparator of the present invention, the switch elements 32 and 33 are OFF and the switch elements 58 and 59 are OFF during the determination result output period and the reset period when the input control signal CB is at the H level. It becomes ON. On the other hand, the switch elements 32 and 33 are ON and the switch elements 58 and 59 are OFF during a period other than the determination result output period and the reset period in which the input control signal CB is at the L level. That is, during the determination result output period and reset, the supply of the input voltage VIP to the non-inverting input terminal 61A of the differential circuit 61 and the supply of the input voltage VIM to the inverting input terminal 61B of the differential circuit 61 are shut off. The input voltage VIP is supplied to the inverting input terminal 61B of the differential circuit 61, and the input voltage VIM is supplied to the non-inverting input terminal 61A of the differential circuit 61. Other operations are the same as those of the fifteenth embodiment of the differential voltage comparator of the present invention.

本発明の差動電圧比較器の第２３実施形態によれば、差動回路６１のＮＭＯＳトランジスタ６６、６７の劣化量が平均化されるので、差動回路６１のＮＭＯＳトランジスタ６６、６７間のＰＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＰＢＴＩ劣化による差動回路６１のＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第２３実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 According to the twenty-third embodiment of the differential voltage comparator of the present invention, the deterioration amounts of the NMOS transistors 66 and 67 of the differential circuit 61 are averaged, so that the PBTI between the NMOS transistors 66 and 67 of the differential circuit 61 is averaged. An increase in the difference in deterioration can be suppressed. Therefore, it is possible to suppress an increase in threshold variation of the NMOS transistors 66 and 67 of the differential circuit 61 due to the PBTI deterioration, and to suppress an increase in the input offset voltage, and the differential voltage comparator according to the 23rd aspect of the present invention. When the embodiment is used for an A / D converter, for example, it is possible to suppress degradation of A / D conversion accuracy such as INL and DNL.

（本発明の差動電圧比較器の第２４実施形態）
図３５は本発明の差動電圧比較器の第２４実施形態を示す回路図である。本発明の差動電圧比較器の第２４実施形態は、入力制御部として、本発明の差動電圧比較器の第２３実施形態と同様に入力制御部５７を設け、その他については、本発明の差動電圧比較器の第１６実施形態と同様に構成したものである。 (The twenty-fourth embodiment of the differential voltage comparator of the present invention)
FIG. 35 is a circuit diagram showing a 24th embodiment of the differential voltage comparator of the present invention. In the twenty-fourth embodiment of the differential voltage comparator of the present invention, the input control unit 57 is provided as the input control unit similarly to the twenty-third embodiment of the differential voltage comparator of the present invention. The differential voltage comparator is configured similarly to the sixteenth embodiment.

本発明の差動電圧比較器の第２４実施形態においては、入力制御信号ＣＢがＨレベルとなる判定結果出力期間及びリセット期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５８、５９はＯＮとなる。これに対して、入力制御信号ＣＢがＬレベルとなる判定結果出力期間及びリセット期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５８、５９はＯＦＦとなる。即ち、判定結果出力期間及びリセットの間は、入力電圧ＶＩＰの差動回路６１の非反転入力端子６１Ａへの供給及び入力電圧ＶＩＭの差動回路６１の反転入力端子６１Ｂへの供給を遮断し、入力電圧ＶＩＰを差動回路６１の反転入力端子６１Ｂに供給し、入力電圧ＶＩＭを差動回路６１の非反転入力端子６１Ａに供給する。その他については、本発明の差動電圧比較器の第１６実施形態と同様に動作する。 In the twenty-fourth embodiment of the differential voltage comparator of the present invention, the switch elements 32 and 33 are OFF and the switch elements 58 and 59 are OFF during the determination result output period and the reset period when the input control signal CB is at the H level. It becomes ON. On the other hand, the switch elements 32 and 33 are ON and the switch elements 58 and 59 are OFF during a period other than the determination result output period and the reset period in which the input control signal CB is at the L level. That is, during the determination result output period and reset, the supply of the input voltage VIP to the non-inverting input terminal 61A of the differential circuit 61 and the supply of the input voltage VIM to the inverting input terminal 61B of the differential circuit 61 are shut off. The input voltage VIP is supplied to the inverting input terminal 61B of the differential circuit 61, and the input voltage VIM is supplied to the non-inverting input terminal 61A of the differential circuit 61. Other operations are the same as in the sixteenth embodiment of the differential voltage comparator of the present invention.

本発明の差動電圧比較器の第２４実施形態によれば、差動回路６１のＮＭＯＳトランジスタ６６、６７の劣化量が平均化されるので、差動回路６１のＮＭＯＳトランジスタ６６、６７間のＰＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＰＢＴＩ劣化による差動回路６１のＰＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第２４実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 According to the twenty-fourth embodiment of the differential voltage comparator of the present invention, since the deterioration amounts of the NMOS transistors 66 and 67 of the differential circuit 61 are averaged, the PBTI between the NMOS transistors 66 and 67 of the differential circuit 61 is averaged. An increase in the difference in deterioration can be suppressed. Accordingly, it is possible to suppress an increase in variation in threshold values of the PMOS transistors 66 and 67 of the differential circuit 61 due to the PBTI deterioration, thereby suppressing an increase in the input offset voltage, and the 24th differential voltage comparator of the present invention. When the embodiment is used for an A / D converter, for example, it is possible to suppress degradation of A / D conversion accuracy such as INL and DNL.

なお、本発明の第１３実施形態〜第２４実施形態においては、差動回路６１として、図２０に示す差動回路を設ける場合について説明したが、この代わりに、図３６に示す差動回路又は図３７に示す差動回路を設けるようにしても良い。 In the thirteenth to twenty-fourth embodiments of the present invention, the case where the differential circuit shown in FIG. 20 is provided as the differential circuit 61 has been described. Instead, the differential circuit shown in FIG. A differential circuit shown in FIG. 37 may be provided.

（本発明の差動回路の第１実施形態）
図３８は本発明の差動回路の第１実施形態を示す回路図である。本発明の差動回路の第１実施形態は、例えば、図５に示す本発明の差動電圧比較器の第３実施形態が備える差動回路３の代わりとして、又は、図７に示す本発明の差動電圧比較器の第４実施形態が備える差動回路３の代わりとして使用されるものである。 (First Embodiment of Differential Circuit of the Present Invention)
FIG. 38 is a circuit diagram showing a first embodiment of the differential circuit of the present invention. The first embodiment of the differential circuit of the present invention is, for example, an alternative to the differential circuit 3 included in the third embodiment of the differential voltage comparator of the present invention shown in FIG. 5 or the present invention shown in FIG. The differential voltage comparator is used in place of the differential circuit 3 included in the fourth embodiment.

本発明の差動回路の第１実施形態は、図４３に示す差動回路３にＰＭＯＳトランジスタ７６、７７とＮＭＯＳトランジスタ７８〜８０とを追加すると共に、ＰＭＯＳトランジスタ１８、１９のバルクとＶＤＤ電源線１６とを直接に接続しないようにしたものである。 In the first embodiment of the differential circuit of the present invention, PMOS transistors 76 and 77 and NMOS transistors 78 to 80 are added to the differential circuit 3 shown in FIG. 43, and the bulk of the PMOS transistors 18 and 19 and the VDD power supply line are added. 16 is not directly connected.

ＰＭＯＳトランジスタ７６は、ソース及びバルクをＶＤＤ電源線１６に接続し、ドレインをＰＭＯＳトランジスタ１８、１９のバルクに接続し、ゲートに入力制御信号ＣＢが与えられるように構成されている。ＰＭＯＳトランジスタ７７は、ソース及びバルクをＶＤＤ電源線１６に接続し、ドレインをＰＭＯＳトランジスタ１７のゲートに接続し、ゲートに反転入力制御信号／ＣＢが与えられるように構成されている。 The PMOS transistor 76 is configured such that the source and bulk are connected to the VDD power supply line 16, the drain is connected to the bulk of the PMOS transistors 18 and 19, and the input control signal CB is given to the gate. The PMOS transistor 77 has a source and a bulk connected to the VDD power supply line 16, a drain connected to the gate of the PMOS transistor 17, and an inverted input control signal / CB applied to the gate.

ＮＭＯＳトランジスタ７８は、ドレインをＰＭＯＳトランジスタ１８、１９のバルクに接続し、ソース及びバルクを接地し、ゲートに入力制御信号ＣＢが与えられるように構成されている。ＮＭＯＳトランジスタ７９は、ドレインをノード２５に接続し、ソース及びバルクを接地し、ゲートに入力制御信号ＣＢが与えられるように構成されている。ＮＭＯＳトランジスタ８０は、ドレインをノード２６に接続し、ソース及びバルクを接地し、ゲートに入力制御信号ＣＢが与えられるように構成されている。 The NMOS transistor 78 is configured such that the drain is connected to the bulk of the PMOS transistors 18 and 19, the source and the bulk are grounded, and the input control signal CB is supplied to the gate. The NMOS transistor 79 is configured such that the drain is connected to the node 25, the source and the bulk are grounded, and the input control signal CB is supplied to the gate. The NMOS transistor 80 is configured such that the drain is connected to the node 26, the source and the bulk are grounded, and the input control signal CB is supplied to the gate.

このように構成された本発明の差動回路の第１実施形態は、入力制御信号ＣＢがＬレベルの期間、即ち、入力電圧整定期間及び判定期間の間は、ＰＭＯＳトランジスタ７６はＯＮとなり、ＰＭＯＳトランジスタ１８、１９のバルクにはＰＭＯＳトランジスタ７６を介して電源電圧ＶＤＤが与えられる。また、ＰＭＯＳトランジスタ７７はＯＦＦとなり、ＰＭＯＳトランジスタ１７のゲートにはバイアス電圧ＶＢ１が与えられ、ＰＭＯＳトランジスタ１７は定電流源として動作する。また、ＮＭＯＳトランジスタ７８〜８０はＯＦＦとなる。したがって、この場合には、本発明の差動回路の第１実施形態は、差動回路３と同様に動作する。 In the first embodiment of the differential circuit of the present invention configured as described above, the PMOS transistor 76 is turned on during the period when the input control signal CB is at L level, that is, during the input voltage settling period and the determination period. The bulk of the transistors 18 and 19 is supplied with the power supply voltage VDD via the PMOS transistor 76. Further, the PMOS transistor 77 is turned off, the bias voltage VB1 is applied to the gate of the PMOS transistor 17, and the PMOS transistor 17 operates as a constant current source. Also, the NMOS transistors 78-80 are turned off. Therefore, in this case, the first embodiment of the differential circuit of the present invention operates in the same manner as the differential circuit 3.

これに対して、入力制御信号ＣＢがＨレベルの期間、即ち、判定結果出力期間及びリセット期間の間は、ＰＭＯＳトランジスタ７６はＯＦＦとなる。また、ＰＭＯＳトランジスタ７７はＯＮとなり、ＰＭＯＳトランジスタ１７のゲートには電源電圧ＶＤＤが与えられ、ＰＭＯＳトランジスタ１７はＯＦＦとなる。また、ＮＭＯＳトランジスタ７８はＯＮとなり、ＰＭＯＳトランジスタ１８、１９のバルクはＮＭＯＳトランジスタ７８を介して接地され、ＰＭＯＳトランジスタ１８、１９のバルク電圧は０Ｖとなる。 On the other hand, the PMOS transistor 76 is turned off while the input control signal CB is at the H level, that is, during the determination result output period and the reset period. The PMOS transistor 77 is turned on, the power supply voltage VDD is applied to the gate of the PMOS transistor 17, and the PMOS transistor 17 is turned off. Also, the NMOS transistor 78 is turned on, the bulk of the PMOS transistors 18 and 19 is grounded via the NMOS transistor 78, and the bulk voltage of the PMOS transistors 18 and 19 becomes 0V.

また、ＮＭＯＳトランジスタ７９はＯＮとなり、ＰＭＯＳトランジスタ１８のドレインは、ＮＭＯＳトランジスタ７９を介して接地され、ＰＭＯＳトランジスタ１８のドレイン電圧は０Ｖとなる。また、ＮＭＯＳトランジスタ８０はＯＮとなり、ＰＭＯＳトランジスタ１９のソースは、ＮＭＯＳトランジスタ８０を介して接地され、ＰＭＯＳトランジスタ１９のソース電圧は０Ｖとなる。 Further, the NMOS transistor 79 is turned on, the drain of the PMOS transistor 18 is grounded via the NMOS transistor 79, and the drain voltage of the PMOS transistor 18 becomes 0V. Further, the NMOS transistor 80 is turned on, the source of the PMOS transistor 19 is grounded via the NMOS transistor 80, and the source voltage of the PMOS transistor 19 becomes 0V.

この結果、判定結果出力期間及びリセット期間の間は、ＰＭＯＳトランジスタ１８、１９においては、ＶＩＣＰ＞０、ＶＩＣＭ＞０の時、ゲートからバルク及びゲートからドレインに向かう電界が形成される。したがって、ＰＭＯＳトランジスタ１８、１９のうち、入力電圧整定期間及び判定期間の間、ゲートにＬレベルが印加され、バルクからゲートに向かう電界が形成されていた入力トランジスタについては、そのゲート酸化膜とシリコン基板との界面の固定電荷や界面準位を修復し、ＮＢＴＩ劣化を回復することができる。 As a result, during the determination result output period and the reset period, in the PMOS transistors 18 and 19, when VICP> 0 and VICM> 0, electric fields are formed from the gate to the bulk and from the gate to the drain. Therefore, among the PMOS transistors 18 and 19, for the input transistor in which the L level is applied to the gate during the input voltage settling period and the determination period and the electric field from the bulk to the gate is formed, the gate oxide film and silicon The fixed charge and interface state at the interface with the substrate can be repaired, and NBTI degradation can be recovered.

したがって、本発明の差動回路の第１実施形態によれば、ＮＢＴＩ劣化による入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動回路の第１実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 Therefore, according to the first embodiment of the differential circuit of the present invention, it is possible to suppress an increase in variation in the threshold value of the input transistor due to NBTI degradation, and to suppress an increase in the input offset voltage. For example, when the first embodiment of the dynamic circuit is used in an A / D converter, it is possible to suppress deterioration in A / D conversion accuracy such as INL and DNL.

（本発明の差動回路の第２実施形態）
図３９は本発明の差動回路の第２実施形態を示す回路図である。本発明の差動回路の第２実施形態は、電圧／電流変換素子をなすＮＭＯＳトランジスタ２２、２３を設け、その他については、本発明の差動回路の第１実施形態と同様に構成したものである。 (Second Embodiment of Differential Circuit of the Present Invention)
FIG. 39 is a circuit diagram showing a second embodiment of the differential circuit of the present invention. The second embodiment of the differential circuit of the present invention is provided with NMOS transistors 22 and 23 that form voltage / current conversion elements, and the others are configured in the same manner as the first embodiment of the differential circuit of the present invention. is there.

ＮＭＯＳトランジスタ２２は、ドレインを非反転出力端子３Ｄに接続し、ゲートをノード２５に接続し、ソース及びバルクを接地している。ＮＭＯＳトランジスタ２３は、ドレインを反転出力端子３Ｃに接続し、ゲートをノード２６に接続し、ソース及びバルクを接地している。 The NMOS transistor 22 has a drain connected to the non-inverting output terminal 3D, a gate connected to the node 25, and a source and a bulk grounded. The NMOS transistor 23 has a drain connected to the inverting output terminal 3C, a gate connected to the node 26, and a source and a bulk grounded.

本発明の差動回路の第２実施形態によっても、本発明の差動回路の第１実施形態と同様に、ＮＢＴＩ劣化による入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動回路の第１実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 Also in the second embodiment of the differential circuit of the present invention, as in the first embodiment of the differential circuit of the present invention, an increase in the variation of the threshold value of the input transistor due to NBTI degradation is suppressed, and the input offset voltage is increased. For example, when the first embodiment of the differential circuit of the present invention is used in an A / D converter, it is possible to suppress deterioration in A / D conversion accuracy such as INL and DNL. be able to.

なお、本発明の差動回路の第１実施形態及び第２実施形態においては、判定結果出力期間及びリセット期間の間、ゲートからバルク及びゲートからドレインに向う電界を形成するようにしているが、いずれか一方を形成するようにしても良い。即ち、ＮＭＯＳトランジスタ７８を設けないようにしても良いし、又は、ＮＭＯＳトランジスタ７９、８０を設けないようにしても良い。 In the first and second embodiments of the differential circuit of the present invention, an electric field from the gate to the bulk and from the gate to the drain is formed during the determination result output period and the reset period. Either one may be formed. That is, the NMOS transistor 78 may not be provided, or the NMOS transistors 79 and 80 may not be provided.

また、本発明の差動回路の第１実施形態及び第２実施形態は、図１に示す本発明の差動電圧比較器の第１実施形態が備える差動回路３の代わりとして、又は、図３に示す本発明の差動電圧比較器の第２実施形態が備える差動回路３の代わりとして使用することもできる。この場合には、入力制御信号ＣＢ及び反転入力制御信号／ＣＢの代わりに入力制御信号ＣＡ及び反転入力制御信号／ＣＡを使用するようにする。 In addition, the first and second embodiments of the differential circuit of the present invention can be used in place of the differential circuit 3 provided in the first embodiment of the differential voltage comparator of the present invention shown in FIG. 3 can be used in place of the differential circuit 3 included in the second embodiment of the differential voltage comparator of the present invention shown in FIG. In this case, the input control signal CA and the inverted input control signal / CA are used instead of the input control signal CB and the inverted input control signal / CB.

このようにすると、判定結果出力期間の間は、ＰＭＯＳトランジスタ１８、１９においては、ゲートからバルク及びゲートからドレインに向かう電界を形成することができる。これにより、ＰＭＯＳトランジスタ１８、１９のうち、判定期間の間、ゲートにＬレベルが印加され、バルクからゲートに向かう電界が形成されていた入力トランジスタについては、そのゲート酸化膜とシリコン基板との界面の固定電荷や界面準位を修復し、ＮＢＴＩ劣化を回復することができる。 In this way, during the determination result output period, in the PMOS transistors 18 and 19, an electric field from the gate to the bulk and from the gate to the drain can be formed. As a result, among the PMOS transistors 18 and 19, the input transistor in which the L level is applied to the gate and the electric field from the bulk toward the gate is formed during the determination period, the interface between the gate oxide film and the silicon substrate. NFTI degradation can be recovered by repairing fixed charges and interface states.

（本発明の差動回路の第３実施形態）
図４０は本発明の差動回路の第３実施形態を示す回路図である。本発明の差動回路の第３実施形態は、例えば、図２４に示す本発明の差動電圧比較器の第１５実施形態が備える差動回路６１の代わりとして、又は、図２６に示す本発明の差動電圧比較器の第１６実施形態が備える差動回路６１の代わりとして使用されるものである。 (Third embodiment of the differential circuit of the present invention)
FIG. 40 is a circuit diagram showing a third embodiment of the differential circuit of the present invention. The third embodiment of the differential circuit of the present invention is, for example, a substitute for the differential circuit 61 provided in the fifteenth embodiment of the differential voltage comparator of the present invention shown in FIG. 24 or the present invention shown in FIG. This is used in place of the differential circuit 61 provided in the sixteenth embodiment of the differential voltage comparator.

本発明の差動回路の第３実施形態は、図２０に示す差動回路６１にＮＭＯＳトランジスタ８２、８３とＰＭＯＳトランジスタ８４〜８６とを追加すると共に、ＮＭＯＳトランジスタ６６、６７のバルクを直接に接地しないようにしたものである。 In the third embodiment of the differential circuit of the present invention, NMOS transistors 82 and 83 and PMOS transistors 84 to 86 are added to the differential circuit 61 shown in FIG. 20, and the bulk of the NMOS transistors 66 and 67 is directly grounded. This is what I did not.

ＮＭＯＳトランジスタ８２は、ドレインをＮＭＯＳトランジスタ６６、６７のバルクに接続し、ソース及びバルクを接地し、ゲートに反転入力制御信号／ＣＢが与えられるように構成されている。ＮＭＯＳトランジスタ８３は、ドレインをＮＭＯＳトランジスタ６５のゲートに接続し、ソース及びバルクを接地し、ゲートに入力制御信号ＣＢが与えられるように構成されている。 The NMOS transistor 82 is configured such that the drain is connected to the bulk of the NMOS transistors 66 and 67, the source and the bulk are grounded, and the inverted input control signal / CB is given to the gate. The NMOS transistor 83 has a drain connected to the gate of the NMOS transistor 65, a source and a bulk are grounded, and an input control signal CB is given to the gate.

ＰＭＯＳトランジスタ８４は、ソース及びバルクをＶＤＤ電源線６４に接続し、ドレインをＮＭＯＳトランジスタ６６、６７のバルクに接続し、ゲートに反転入力制御信号／ＣＢが与えられるように構成されている。ＰＭＯＳトランジスタ８５は、ソース及びバルクをＶＤＤ電源線６４に接続し、ドレインをノード７３に接続し、ゲートに反転入力制御信号／ＣＢが与えられるように構成されている。ＰＭＯＳトランジスタ８６は、ソース及びバルクをＶＤＤ電源線６４に接続し、ドレインをノード７４に接続し、ゲートに反転入力制御信号／ＣＢが与えられるように構成されている。 The PMOS transistor 84 has a source and a bulk connected to the VDD power supply line 64, a drain connected to the bulk of the NMOS transistors 66 and 67, and an inverted input control signal / CB provided to the gate. The PMOS transistor 85 is configured such that the source and bulk are connected to the VDD power supply line 64, the drain is connected to the node 73, and the inverted input control signal / CB is given to the gate. The PMOS transistor 86 has a source and a bulk connected to the VDD power supply line 64, a drain connected to the node 74, and an inverted input control signal / CB applied to the gate.

このように構成された本発明の差動回路の第３実施形態は、入力制御信号ＣＢがＬレベルの期間、即ち、入力電圧整定期間及び判定期間の間は、ＮＭＯＳトランジスタ８２はＯＮとなり、ＮＭＯＳトランジスタ６６、６７のバルクはＮＭＯＳトランジスタ８２を介して接地される。また、ＮＭＯＳトランジスタ８３はＯＦＦとなり、ＮＭＯＳトランジスタ６５のゲートにはバイアス電圧ＶＢ２が与えられ、ＮＭＯＳトランジスタ６５は定電流源として動作する。また、ＰＭＯＳトランジスタ８４〜８６はＯＦＦとなる。したがって、この場合には、本発明の差動回路の第３実施形態は、差動回路６１と同様に動作する。 In the third embodiment of the differential circuit of the present invention configured as described above, the NMOS transistor 82 is ON during the period when the input control signal CB is at L level, that is, during the input voltage settling period and the determination period. The bulks of the transistors 66 and 67 are grounded via the NMOS transistor 82. Further, the NMOS transistor 83 is turned off, the bias voltage VB2 is applied to the gate of the NMOS transistor 65, and the NMOS transistor 65 operates as a constant current source. Further, the PMOS transistors 84 to 86 are turned off. Therefore, in this case, the third embodiment of the differential circuit of the present invention operates in the same manner as the differential circuit 61.

これに対して、入力制御信号ＣＢがＨレベルの期間、即ち、判定結果出力期間及びリセット期間の間は、ＮＭＯＳトランジスタ８２はＯＦＦとなる。また、ＮＭＯＳトランジスタ８３はＯＮとなり、ＮＭＯＳトランジスタ６５のゲートは接地され、ＮＭＯＳトランジスタ６５はＯＦＦとなる。また、ＰＭＯＳトランジスタ８４はＯＮとなり、ＮＭＯＳトランジスタ６６、６７のバルクにはＰＭＯＳトランジスタ８４を介して電源電圧ＶＤＤが与えられる。 On the other hand, the NMOS transistor 82 is turned off while the input control signal CB is at the H level, that is, during the determination result output period and the reset period. Further, the NMOS transistor 83 is turned on, the gate of the NMOS transistor 65 is grounded, and the NMOS transistor 65 is turned off. Further, the PMOS transistor 84 is turned on, and the power supply voltage VDD is applied to the bulk of the NMOS transistors 66 and 67 via the PMOS transistor 84.

また、ＰＭＯＳトランジスタ８５はＯＮとなり、ＮＭＯＳトランジスタ６６のドレインにはＰＭＯＳトランジスタ８５を介して電源電圧ＶＤＤが与えられる。また、ＰＭＯＳトランジスタ８６はＯＮとなり、ＮＭＯＳトランジスタ６７のドレインにはＰＭＯＳトランジスタ８６を介して電源電圧ＶＤＤが与えられる。 Further, the PMOS transistor 85 is turned on, and the power supply voltage VDD is applied to the drain of the NMOS transistor 66 via the PMOS transistor 85. Further, the PMOS transistor 86 is turned on, and the power supply voltage VDD is applied to the drain of the NMOS transistor 67 via the PMOS transistor 86.

この結果、判定結果出力期間及びリセット期間の間は、ＮＭＯＳトランジスタ６６、６７においては、ＶＩＣＰ＜ＶＤＤ、ＶＩＣＭ＜ＶＤＤの時、バルクからゲート及びドレインからゲートに向かう電界が形成される。したがって、ＮＭＯＳトランジスタ６６、６７のうち、入力電圧整定期間及び判定期間の間、ゲートにＨレベルが印加され、ゲートからバルクに向かう電界が形成されていた入力トランジスタについては、そのゲート酸化膜とシリコン基板との界面の固定電荷や界面準位を修復し、ＰＢＴＩ劣化を回復することができる。 As a result, during the determination result output period and the reset period, in the NMOS transistors 66 and 67, when VICP <VDD and VICM <VDD, electric fields from the bulk to the gate and from the drain to the gate are formed. Therefore, among the NMOS transistors 66 and 67, for the input transistor in which the H level is applied to the gate during the input voltage settling period and the determination period and the electric field from the gate toward the bulk is formed, the gate oxide film and silicon The fixed charge and interface state at the interface with the substrate can be repaired, and the PBTI degradation can be recovered.

したがって、本発明の差動回路の第３実施形態によれば、ＰＢＴＩ劣化による入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動回路の第３実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 Therefore, according to the third embodiment of the differential circuit of the present invention, it is possible to suppress an increase in variation in the threshold value of the input transistor due to PBTI degradation, and to suppress an increase in the input offset voltage. For example, when the third embodiment of the dynamic circuit is used in an A / D converter, it is possible to suppress deterioration in A / D conversion accuracy such as INL and DNL.

（本発明の差動回路の第４実施形態）
図４１は本発明の差動回路の第４実施形態を示す回路図である。本発明の差動回路の第４実施形態は、電圧／電流変換素子をなすＰＭＯＳトランジスタ７０、７１を設け、その他については、本発明の差動回路の第３実施形態と同様に構成したものである。 (Fourth Embodiment of the Differential Circuit of the Present Invention)
FIG. 41 is a circuit diagram showing a fourth embodiment of the differential circuit of the present invention. The fourth embodiment of the differential circuit of the present invention is provided with PMOS transistors 70 and 71 that form voltage / current conversion elements, and the others are configured similarly to the third embodiment of the differential circuit of the present invention. is there.

ＰＭＯＳトランジスタ７０は、ドレインを非反転入力端子６１Ｄに接続し、ゲートをノード７３に接続し、ソース及びバルクをＶＤＤ電源線６４に接続している。ＰＭＯＳトランジスタ７１は、ドレインを反転入力端子６１Ｃに接続し、ゲートをノード７４に接続し、ソース及びバルクをＶＤＤ電源線６４に接続している。 The PMOS transistor 70 has a drain connected to the non-inverting input terminal 61D, a gate connected to the node 73, and a source and a bulk connected to the VDD power supply line 64. The PMOS transistor 71 has a drain connected to the inverting input terminal 61C, a gate connected to the node 74, and a source and a bulk connected to the VDD power supply line 64.

本発明の差動回路の第４実施形態によっても、本発明の差動回路の第３実施形態と同様に、ＰＢＴＩ劣化による入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動回路の第４実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。 Also in the fourth embodiment of the differential circuit of the present invention, as in the third embodiment of the differential circuit of the present invention, an increase in the threshold value of the input transistor due to PBTI degradation is suppressed, and the input offset voltage is increased. When the fourth embodiment of the differential circuit of the present invention is used for, for example, an A / D converter, the deterioration of A / D conversion accuracy such as INL and DNL is suppressed. be able to.

なお、本発明の差動回路の第３実施形態及び第４実施形態においては、判定結果出力期間及びリセット期間の間、バルクからゲート及びバルクからドレインに向う電界を形成するようにしているが、いずれか一方を形成するようにしても良い。即ち、ＰＭＯＳトランジスタ８４を設けないようにしても良いし、又は、ＰＭＯＳトランジスタ８５、８６を設けないようにしても良い。 In the third and fourth embodiments of the differential circuit of the present invention, an electric field from the bulk to the gate and from the bulk to the drain is formed during the determination result output period and the reset period. Either one may be formed. That is, the PMOS transistor 84 may not be provided, or the PMOS transistors 85 and 86 may not be provided.

また、本発明の差動回路の第３実施形態及び第４実施形態は、図１９に示す本発明の差動電圧比較器の第１３実施形態が備える差動回路６１の代わりとして、又は、図２２に示す本発明の差動電圧比較器の第１４実施形態が備える差動回路６１の代わりとして使用することもできる。この場合には、入力制御信号ＣＢ及び反転入力制御信号／ＣＢの代わりに入力制御信号ＣＡ及び反転入力制御信号／ＣＡを使用するようにする。 Further, the third embodiment and the fourth embodiment of the differential circuit of the present invention are replaced with the differential circuit 61 provided in the thirteenth embodiment of the differential voltage comparator of the present invention shown in FIG. It can also be used as a substitute for the differential circuit 61 provided in the fourteenth embodiment of the differential voltage comparator of the present invention shown in FIG. In this case, the input control signal CA and the inverted input control signal / CA are used instead of the input control signal CB and the inverted input control signal / CB.

このようにすると、判定結果出力期間の間は、ＮＭＯＳトランジスタ６６、６７においては、バルクからゲート及びバルクからドレインに向かう電界を形成することができる。これにより、ＮＭＯＳトランジスタ６６、６７のうち、判定期間の間、ゲートにＨレベルが印加され、ゲートからバルクに向かう電界が形成されていた入力トランジスタについては、そのゲート酸化膜とシリコン基板との界面の固定電荷や界面準位を修復し、ＰＢＴＩ劣化を回復することができる。 In this manner, during the determination result output period, the NMOS transistors 66 and 67 can form an electric field from the bulk to the gate and from the bulk to the drain. As a result, among the NMOS transistors 66 and 67, for the input transistor in which the H level is applied to the gate during the determination period and the electric field from the gate toward the bulk is formed, the interface between the gate oxide film and the silicon substrate It is possible to restore the fixed charge and interface state of the PBTI and restore the PBTI degradation.

ここで、本発明を整理すると、本発明には、少なくとも、以下の差動電圧比較器及び差動回路が含まれる。 Here, to summarize the present invention, the present invention includes at least the following differential voltage comparator and differential circuit.

（付記１）第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力する差動回路と、
クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記クロック信号が第２の論理レベルのときは非活性状態となるラッチ部と、
前記クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするリセット部と、
前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一のときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子及び前記第２の入力端子に所定電圧を供給する入力制御部と、を有することを特徴とする差動電圧比較器。 (Supplementary Note 1) A differential circuit having a first input terminal and a second input terminal and outputting a first output voltage and a second output voltage;
When the clock signal is at the first logic level, the active state is entered, and the third output voltage and the fourth output voltage that are complementary to each other by taking in the first output voltage and the second output voltage are respectively set to the first output voltage. And a latch unit which is inactivated when the clock signal is at the second logic level,
A reset unit that resets the first output terminal and the second output terminal to the same logic level when the clock signal is at the second logic level;
When the logic level of the first output terminal is the same as the logic level of the second output terminal, the first input voltage and the second input voltage are set to the first input terminal and the second input voltage, respectively. The first input terminal of the first input voltage and the second input voltage when the logic level of the first output terminal is different from the logic level of the second output terminal. And a differential voltage comparator comprising: an input control unit that cuts off supply to the second input terminal and supplies a predetermined voltage to the first input terminal and the second input terminal. .

（付記２）第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力する差動回路と、
クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記クロック信号が第２の論理レベルのときは非活性状態となるラッチ部と、
前記クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするリセット部と、
前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一のときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子と前記第２の入力端子とを電気的に接続する入力制御部と、を有することを特徴とする差動電圧比較器。 (Supplementary Note 2) A differential circuit having a first input terminal and a second input terminal and outputting a first output voltage and a second output voltage;
When the clock signal is at the first logic level, the active state is entered, and the third output voltage and the fourth output voltage that are complementary to each other by taking in the first output voltage and the second output voltage are respectively set to the first output voltage. And a latch unit which is inactivated when the clock signal is at the second logic level,
A reset unit that resets the first output terminal and the second output terminal to the same logic level when the clock signal is at the second logic level;
When the logic level of the first output terminal is the same as the logic level of the second output terminal, the first input voltage and the second input voltage are set to the first input terminal and the second input voltage, respectively. The first input terminal of the first input voltage and the second input voltage when the logic level of the first output terminal is different from the logic level of the second output terminal. And a differential voltage comparison comprising: an input control unit that cuts off supply to the second input terminal and electrically connects the first input terminal and the second input terminal. vessel.

（付記３）第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力する差動回路と、
クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記クロック信号が第２の論理レベルのときは非活性状態となるラッチ部と、
前記クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするリセット部と、
前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一のときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力電圧及び前記第２の入力電圧をそれぞれ前記第２の入力端子及び前記第１の入力端子に供給する入力制御部と、を有することを特徴とする差動電圧比較器。 (Supplementary Note 3) A differential circuit having a first input terminal and a second input terminal and outputting a first output voltage and a second output voltage;
When the clock signal is at the first logic level, the active state is entered, and the third output voltage and the fourth output voltage that are complementary to each other by taking in the first output voltage and the second output voltage are respectively set to the first output voltage. And a latch unit which is inactivated when the clock signal is at the second logic level,
A reset unit that resets the first output terminal and the second output terminal to the same logic level when the clock signal is at the second logic level;
When the logic level of the first output terminal is the same as the logic level of the second output terminal, the first input voltage and the second input voltage are set to the first input terminal and the second input voltage, respectively. The first input terminal of the first input voltage and the second input voltage when the logic level of the first output terminal is different from the logic level of the second output terminal. And an input control unit that cuts off supply to the second input terminal and supplies the first input voltage and the second input voltage to the second input terminal and the first input terminal, respectively. A differential voltage comparator comprising:

（付記４）第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力する差動回路と、
クロック信号を所定時間遅延した遅延クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記遅延クロック信号が第２の論理レベルのときは非活性状態となるラッチ部と、
前記遅延クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするリセット部と、
前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一、かつ、前記クロック信号が前記第１の論理レベルのときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子及び前記第２の入力端子に所定電圧を供給する入力制御部と、を有することを特徴とする差動電圧比較器。 (Supplementary Note 4) A differential circuit having a first input terminal and a second input terminal and outputting a first output voltage and a second output voltage;
When the delayed clock signal obtained by delaying the clock signal for a predetermined time is at the first logic level, the clock signal is activated and takes in the first output voltage and the second output voltage to complement the third output voltage and the second output voltage. 4 output voltages to the first output terminal and the second output terminal, respectively, and a latch unit which is inactivated when the delayed clock signal is at the second logic level;
A reset unit that resets the first output terminal and the second output terminal to the same logic level when the delayed clock signal is at the second logic level;
When the logic level of the first output terminal is the same as the logic level of the second output terminal and the clock signal is the first logic level, the first input voltage and the second input voltage Are respectively supplied to the first input terminal and the second input terminal, and when the logic level of the first output terminal is different from the logic level of the second output terminal, or the clock signal is When the logic level is 2, the supply of the first input voltage and the second input voltage to the first input terminal and the second input terminal is interrupted, and the first input terminal and the second input voltage And an input control unit that supplies a predetermined voltage to the second input terminal.

（付記５）第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力する差動回路と、
クロック信号を所定時間遅延した遅延クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記遅延クロック信号が第２の論理レベルのときは非活性状態となるラッチ部と、
前記遅延クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするリセット部と、
前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一、かつ、前記クロック信号が前記第１の論理レベルのときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子と前記第２の入力端子とを電気的に接続する入力制御部と、を有することを特徴とする差動電圧比較器。 (Additional remark 5) The differential circuit which has a 1st input terminal and a 2nd input terminal, and outputs a 1st output voltage and a 2nd output voltage,
When the delayed clock signal obtained by delaying the clock signal for a predetermined time is at the first logic level, the clock signal is activated and takes in the first output voltage and the second output voltage to complement the third output voltage and the second output voltage. 4 output voltages to the first output terminal and the second output terminal, respectively, and a latch unit which is inactivated when the delayed clock signal is at the second logic level;
A reset unit for resetting the first output terminal and the second output terminal to the same logic level when the delayed clock signal is at the second logic level;
When the logic level of the first output terminal is the same as the logic level of the second output terminal and the clock signal is the first logic level, the first input voltage and the second input voltage Are respectively supplied to the first input terminal and the second input terminal, and when the logic level of the first output terminal is different from the logic level of the second output terminal, or the clock signal is When the logic level is 2, the supply of the first input voltage and the second input voltage to the first input terminal and the second input terminal is interrupted, and the first input terminal and the second input voltage A differential voltage comparator comprising: an input control unit that electrically connects the second input terminal;

（付記６）第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力する差動回路と、
クロック信号を所定時間遅延した遅延クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記遅延クロック信号が第２の論理レベルのときは非活性状態となるラッチ部と、
前記遅延クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするリセット部と、
前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一、かつ、前記クロック信号が前記第１の論理レベルのときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力電圧及び前記第２の入力電圧をそれぞれ前記第２の入力端子及び前記第１の入力端子に供給する入力制御部と、を有することを特徴とする差動電圧比較器。 (Supplementary Note 6) A differential circuit having a first input terminal and a second input terminal and outputting a first output voltage and a second output voltage;
When the delayed clock signal obtained by delaying the clock signal for a predetermined time is at the first logic level, the clock signal is activated and takes in the first output voltage and the second output voltage to complement the third output voltage and the second output voltage. 4 output voltages to the first output terminal and the second output terminal, respectively, and a latch unit which is inactivated when the delayed clock signal is at the second logic level;
A reset unit for resetting the first output terminal and the second output terminal to the same logic level when the delayed clock signal is at the second logic level;
When the logic level of the first output terminal is the same as the logic level of the second output terminal and the clock signal is the first logic level, the first input voltage and the second input voltage Are respectively supplied to the first input terminal and the second input terminal, and when the logic level of the first output terminal is different from the logic level of the second output terminal, or the clock signal is When the logic level is 2, the supply of the first input voltage and the second input voltage to the first input terminal and the second input terminal is cut off, and the first input voltage and the second input voltage are cut off. An input control unit that supplies a second input voltage to the second input terminal and the first input terminal, respectively, and a differential voltage comparator.

（付記７）絶縁ゲート型電界効果トランジスタからなる第１、第２の入力トランジスタと、
第１モード時に、前記第１、第２の入力トランジスタのバルクに電源電圧を印加する電源電圧印加手段と、
第２モード時に、前記第１、第２の入力トランジスタのバルクに接地電圧を印加する接地電圧印加手段と、を有することを特徴とする差動回路。 (Supplementary Note 7) First and second input transistors made of insulated gate field effect transistors;
Power supply voltage applying means for applying a power supply voltage to the bulk of the first and second input transistors in the first mode;
And a ground voltage applying means for applying a ground voltage to the bulk of the first and second input transistors in the second mode.

（付記８）前記第１、第２の入力トランジスタは、Ｐチャネル絶縁ゲート型電界効果トランジスタであり、
前記第２モード時に、前記第１、第２の入力トランジスタのドレインに接地電圧を印加する第２の接地電圧印加手段を有することを特徴とする付記７に記載の差動回路。 (Appendix 8) The first and second input transistors are P-channel insulated gate field effect transistors,
8. The differential circuit according to appendix 7, further comprising second ground voltage applying means for applying a ground voltage to the drains of the first and second input transistors in the second mode.

（付記９）前記第１、第２の入力トランジスタは、Ｎチャネル絶縁ゲート型電界効果トランジスタであり、
前記第２モード時に、前記第１、第２の入力トランジスタのドレインに電源電圧を印加する第２の電源電圧印加手段を有することを特徴とする付記７に記載の差動回路。 (Supplementary Note 9) The first and second input transistors are N-channel insulated gate field effect transistors,
The differential circuit according to appendix 7, further comprising second power supply voltage applying means for applying a power supply voltage to the drains of the first and second input transistors in the second mode.

（付記１０）前記所定電圧は、前記差動回路の入力トランジスタのバルク電圧であることを特徴とする付記１又は４に記載の差動電圧比較器。 (Additional remark 10) The said predetermined voltage is a bulk voltage of the input transistor of the said differential circuit, The differential voltage comparator of Additional remark 1 or 4 characterized by the above-mentioned.

本発明の差動電圧比較器の第１実施形態を示す回路図である。1 is a circuit diagram showing a first embodiment of a differential voltage comparator of the present invention. 本発明の差動電圧比較器の第１実施形態の動作例を示すタイミングチャートである。It is a timing chart which shows the operation example of 1st Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第２実施形態を示す回路図である。It is a circuit diagram which shows 2nd Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第２実施形態の動作例を示すタイミングチャートである。It is a timing chart which shows the operation example of 2nd Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第３実施形態を示す回路図である。It is a circuit diagram which shows 3rd Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第３実施形態の動作例を示すタイミングチャートである。It is a timing chart which shows the operation example of 3rd Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第４実施形態を示す回路図である。It is a circuit diagram which shows 4th Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第４実施形態の動作例を示すタイミングチャートである。It is a timing chart which shows the operation example of 4th Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第５実施形態を示す回路図である。It is a circuit diagram which shows 5th Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第６実施形態を示す回路図である。It is a circuit diagram which shows 6th Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第７実施形態を示す回路図である。It is a circuit diagram which shows 7th Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第８実施形態を示す回路図である。It is a circuit diagram which shows 8th Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第９実施形態を示す回路図である。It is a circuit diagram which shows 9th Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第１０実施形態を示す回路図である。It is a circuit diagram which shows 10th Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第１１実施形態を示す回路図である。It is a circuit diagram which shows 11th Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第１２実施形態を示す回路図である。It is a circuit diagram which shows 12th Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第１実施形態〜第１２実施形態が備える差動回路の代わりに使用することができる差動回路の一例を示す回路図である。It is a circuit diagram which shows an example of the differential circuit which can be used instead of the differential circuit with which 1st Embodiment-12th Embodiment of the differential voltage comparator of this invention is provided. 本発明の差動電圧比較器の第１実施形態〜第１２実施形態が備える差動回路の代わりに使用することができる差動回路の他の例を示す回路図である。It is a circuit diagram which shows the other example of the differential circuit which can be used instead of the differential circuit with which 1st Embodiment-12th Embodiment of the differential voltage comparator of this invention is provided. 本発明の差動電圧比較器の第１３実施形態を示す回路図である。It is a circuit diagram which shows 13th Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第１３実施形態が備える差動回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the differential circuit with which 13th Embodiment of the differential voltage comparator of this invention is provided. 本発明の差動電圧比較器の第１３実施形態の動作例を示すタイミングチャートである。It is a timing chart which shows the operation example of 13th Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第１４実施形態を示す回路図である。It is a circuit diagram which shows 14th Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第１４実施形態の動作例を示すタイミングチャートである。It is a timing chart which shows the operation example of 14th Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第１５実施形態を示す回路図である。It is a circuit diagram which shows 15th Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第１５実施形態の動作例を示すタイミングチャートである。It is a timing chart which shows the operation example of 15th Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第１６実施形態を示す回路図である。It is a circuit diagram which shows 16th Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第１６実施形態の動作例を示すタイミングチャートである。It is a timing chart which shows the operation example of 16th Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第１７実施形態を示す回路図である。It is a circuit diagram which shows 17th Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第１８実施形態を示す回路図である。It is a circuit diagram which shows 18th Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第１９実施形態を示す回路図である。It is a circuit diagram which shows 19th Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第２０実施形態を示す回路図である。It is a circuit diagram which shows 20th Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第２１実施形態を示す回路図である。It is a circuit diagram which shows 21st Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第２２実施形態を示す回路図である。It is a circuit diagram which shows 22nd Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第２３実施形態を示す回路図である。It is a circuit diagram which shows 23rd Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第２４実施形態を示す回路図である。It is a circuit diagram which shows 24th Embodiment of the differential voltage comparator of this invention. 本発明の差動電圧比較器の第１３実施形態〜第２４実施形態が備える差動回路の代わりに使用することができる差動回路の一例を示す回路図である。It is a circuit diagram which shows an example of the differential circuit which can be used instead of the differential circuit with which 13th Embodiment-24th Embodiment of the differential voltage comparator of this invention is provided. 本発明の差動電圧比較器の第１３実施形態〜第２４実施形態が備える差動回路の代わりに使用することができる差動回路の他の例を示す回路図である。It is a circuit diagram which shows the other example of the differential circuit which can be used instead of the differential circuit with which 13th Embodiment-24th Embodiment of the differential voltage comparator of this invention is provided. 本発明の差動回路の第１実施形態を示す回路図である。1 is a circuit diagram showing a first embodiment of a differential circuit of the present invention. 本発明の差動回路の第２実施形態を示す回路図である。It is a circuit diagram which shows 2nd Embodiment of the differential circuit of this invention. 本発明の差動回路の第３実施形態を示す回路図である。It is a circuit diagram which shows 3rd Embodiment of the differential circuit of this invention. 本発明の差動回路の第４実施形態を示す回路図である。It is a circuit diagram which shows 4th Embodiment of the differential circuit of this invention. 従来の差動電圧比較器の一例を示す回路図である。It is a circuit diagram which shows an example of the conventional differential voltage comparator. 図４２に示す従来の差動電圧比較器が備える差動回路の構成を示す回路図である。FIG. 43 is a circuit diagram showing a configuration of a differential circuit included in the conventional differential voltage comparator shown in FIG. 42. 図４２に示す従来の差動電圧比較器の動作例を示すタイミングチャートである。43 is a timing chart showing an operation example of the conventional differential voltage comparator shown in FIG.

Explanation of symbols

ＶＩＰ、ＶＩＭ…入力電圧
ＶＯ、ＶＯＸ…出力電圧
１…ＶＩＰ入力端子
２…ＶＩＭ入力端子
３…差動増幅回路
４…ラッチ部
５…ＶＯ出力端子
６…ＶＸＯ出力端子
７…リセット部
８…ＶＤＤ電源線
９、１０…インバータ
１１〜１４…スイッチ素子
１６…ＶＤＤ電源線
１７〜１９…ＰＭＯＳトランジスタ
２０〜２３…ＮＭＯＳトランジスタ
２４…バイアス電圧入力端子
２５、２６…ノード
２８…入力制御部
２９…ＥＯＲ（排他的論理和）回路
３０…インバータ
３１…ＶＤＤ電源線
３２〜３５…スイッチ素子
３７…リセット部
３８…ＮＡＮＤ回路
３９…インバータ
４０…ＶＤＤ電源線
４１、４２…スイッチ素子
４４…遅延回路
４５…インバータ
４６…ＯＲ回路
４７−１、４７−２、４７−２ｎ…インバータ
４９…遅延回路
５０…インバータ
５１…ＯＲ回路
５２−１、５２−２、５２−２ｎ…インバータ
５４…入力制御部
５５…スイッチ素子
５７…入力制御部
５８、５９…スイッチ素子
６１…差動回路
６２…入力制御部
６４…ＶＤＤ電源線
６５〜６７…ＮＭＯＳトランジスタ
６８〜７１…ＰＭＯＳトランジスタ
７２…バイアス電圧入力端子
７３、７４…ノード
７６、７７…ＰＭＯＳトランジスタ
７８〜８０、８２、８３…ＮＭＯＳトランジスタ
８４〜８６…ＰＭＯＳトランジスタ VIP, VIM ... Input voltage VO, VOX ... Output voltage 1 ... VIP input terminal 2 ... VIM input terminal 3 ... Differential amplifier circuit 4 ... Latch part 5 ... VO output terminal 6 ... VXO output terminal 7 ... Reset part 8 ... VDD power supply Lines 9, 10 ... Inverter 11-14 ... Switch element 16 ... VDD power supply line 17-19 ... PMOS transistor 20-23 ... NMOS transistor 24 ... Bias voltage input terminal 25, 26 ... Node 28 ... Input control unit 29 ... EOR (exclusive) Circuit 30 ... inverter 31 ... VDD power supply line 32 to 35 ... switch element 37 ... reset unit 38 ... NAND circuit 39 ... inverter 40 ... VDD power supply line 41, 42 ... switch element 44 ... delay circuit 45 ... inverter 46 ... OR circuit 47-1, 47-2, 47-2n ... inverter 49 ... delay circuit 5 ... Inverter 51 ... OR circuit 52-1, 52-2, 52-2n ... Inverter 54 ... Input control unit 55 ... Switch element 57 ... Input control unit 58, 59 ... Switch element 61 ... Differential circuit 62 ... Input control unit 64 ... VDD power supply line 65-67 ... NMOS transistor 68-71 ... PMOS transistor 72 ... Bias voltage input terminal 73, 74 ... Node 76, 77 ... PMOS transistor 78-80, 82, 83 ... NMOS transistor 84-86 ... PMOS transistor

Claims

A differential circuit having a first input terminal and a second input terminal and outputting a first output voltage and a second output voltage;
When the clock signal is at the first logic level, the active state is entered, and the third output voltage and the fourth output voltage that are complementary to each other by taking in the first output voltage and the second output voltage are respectively set to the first output voltage. And a latch unit which is inactivated when the clock signal is at the second logic level,
A reset unit that resets the first output terminal and the second output terminal to the same logic level when the clock signal is at the second logic level;
When the logic level of the first output terminal is the same as the logic level of the second output terminal, the first input voltage and the second input voltage are set to the first input terminal and the second input voltage, respectively. The first input terminal of the first input voltage and the second input voltage when the logic level of the first output terminal is different from the logic level of the second output terminal. And an input control unit that cuts off the supply to the second input terminal and supplies a predetermined voltage to the first input terminal and the second input terminal;
A differential voltage comparator comprising:

A differential circuit having a first input terminal and a second input terminal and outputting a first output voltage and a second output voltage;
When the clock signal is at the first logic level, the active state is entered, and the third output voltage and the fourth output voltage that are complementary to each other by taking in the first output voltage and the second output voltage are respectively set to the first output voltage. And a latch unit which is inactivated when the clock signal is at the second logic level,
A reset unit that resets the first output terminal and the second output terminal to the same logic level when the clock signal is at the second logic level;
When the logic level of the first output terminal is the same as the logic level of the second output terminal, the first input voltage and the second input voltage are set to the first input terminal and the second input voltage, respectively. The first input terminal of the first input voltage and the second input voltage when the logic level of the first output terminal is different from the logic level of the second output terminal. And an input control unit that cuts off the supply to the second input terminal and electrically connects the first input terminal and the second input terminal;
A differential voltage comparator comprising:

A differential circuit having a first input terminal and a second input terminal and outputting a first output voltage and a second output voltage;
When the clock signal is at the first logic level, the active state is entered, and the third output voltage and the fourth output voltage that are complementary to each other by taking in the first output voltage and the second output voltage are respectively set to the first output voltage. And a latch unit which is inactivated when the clock signal is at the second logic level,
A reset unit that resets the first output terminal and the second output terminal to the same logic level when the clock signal is at the second logic level;
When the logic level of the first output terminal is the same as the logic level of the second output terminal, the first input voltage and the second input voltage are set to the first input terminal and the second input voltage, respectively. The first input terminal of the first input voltage and the second input voltage when the logic level of the first output terminal is different from the logic level of the second output terminal. And an input control unit that cuts off supply to the second input terminal and supplies the first input voltage and the second input voltage to the second input terminal and the first input terminal, respectively.
A differential voltage comparator comprising:

A differential circuit having a first input terminal and a second input terminal and outputting a first output voltage and a second output voltage;
When the delayed clock signal obtained by delaying the clock signal for a predetermined time is at the first logic level, the clock signal is activated and takes in the first output voltage and the second output voltage to complement the third output voltage and the second output voltage. 4 output voltages to the first output terminal and the second output terminal, respectively, and a latch unit which is inactivated when the delayed clock signal is at the second logic level;
A reset unit for resetting the first output terminal and the second output terminal to the same logic level when the delayed clock signal is at the second logic level;
When the logic level of the first output terminal is the same as the logic level of the second output terminal and the clock signal is the first logic level, the first input voltage and the second input voltage Are respectively supplied to the first input terminal and the second input terminal, and when the logic level of the first output terminal is different from the logic level of the second output terminal, or the clock signal is When the logic level is 2, the supply of the first input voltage and the second input voltage to the first input terminal and the second input terminal is interrupted, and the first input terminal and the second input voltage An input control unit for supplying a predetermined voltage to the second input terminal;
A differential voltage comparator comprising:

First and second input transistors comprising insulated gate field effect transistors;
Power supply voltage applying means for applying a power supply voltage to the bulk of the first and second input transistors in the first mode;
Ground voltage applying means for applying a ground voltage to the bulk of the first and second input transistors in the second mode;
A differential circuit comprising: