JP2009272648A - Nonvolatile semiconductor storage device - Google Patents

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寛 中村
Hideko Ohira
秀子 大平
Kenichi Imamiya
賢一 今宮
Takeshi Takeuchi
健 竹内
Seiichi Aritome
誠一 有留
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Abstract

<P>PROBLEM TO BE SOLVED: To prevent incorrect readout due to capacitance coupling between wires. <P>SOLUTION: Selective gate wires SG1 (149) are disposed in blocks BLOCKi-1 and BLOCKi, respectively. A contact portion X1 for the selective gate wire SG1 (149) in the block BLOCKi-1 is formed in a shunt area QQ. A selective gate bypass wire 21i-1, which is connected to the selective gate wire SG1 (149) in the block BLOCKi-1, is disposed in the block BLOCKi adjacent to the block BLOCKi-1. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、不揮発性半導体記憶装置に関し、特に、ＮＡＮＤセル型、ＮＯＲセル型、ＤＩＮＯＲセル型及びＡＮＤセル型ＥＥＰＲＯＭに使用される。   The present invention relates to a nonvolatile semiconductor memory device, and in particular, is used for a NAND cell type, a NOR cell type, a DINOR cell type, and an AND cell type EEPROM.

従来、不揮発性半導体記憶装置であるＥＥＰＲＯＭに関しては、ＮＡＮＤセル型、ＮＯＲセル型、ＤＩＮＯＲセル型、ＡＮＤセル型などの数々のタイプのものが知られている。特に、直列接続された複数のメモリセルからなるＮＡＮＤ列を有するＮＡＮＤセル型ＥＥＰＲＯＭは、素子の高集積化（記憶容量の増大）に都合のよいレイアウトを確保できるものとして注目されている。   Conventionally, various types of EEPROMs, such as NAND cell types, NOR cell types, DINOR cell types, and AND cell types, are known as EEPROMs that are nonvolatile semiconductor memory devices. In particular, a NAND cell type EEPROM having a NAND string composed of a plurality of memory cells connected in series is attracting attention as being able to secure a layout that is convenient for high integration of elements (increase in storage capacity).

図１２５は、従来のＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイ部の回路図を示している。   FIG. 125 shows a circuit diagram of a memory cell array portion of a conventional NAND cell type EEPROM.

ＮＡＮＤセルユニットは、直列接続された複数（例えば、４、８、１６個など）のメモリセルＭ１〜ＭｎからなるＮＡＮＤ列とその両端に接続された選択トランジスタＳ１，Ｓ２とから構成される。ＮＡＮＤセルユニットの一端は、ソース線ＳＬに接続され、他端は、ビット線ＢＬに接続される。   The NAND cell unit includes a NAND string composed of a plurality of (for example, 4, 8, 16, etc.) memory cells M1 to Mn connected in series and select transistors S1 and S2 connected to both ends thereof. One end of the NAND cell unit is connected to the source line SL, and the other end is connected to the bit line BL.

メモリセルアレイは、複数のブロックから構成されている。１ブロック（ＢＬＯＣＫ）内には、ロウ方向に複数のＮＡＮＤセルユニットが配置される。ワード線（制御ゲート線＝制御ゲート電極）ＣＧｉ（ｉ＝１，２，…ｎ）及び選択ゲート線（選択ゲート電極）ＳＧ１，ＳＧ２は、ロウ方向に延び、ビット線ＢＬは、カラム方向に延びている。   The memory cell array is composed of a plurality of blocks. In one block (BLOCK), a plurality of NAND cell units are arranged in the row direction. The word line (control gate line = control gate electrode) CGi (i = 1, 2,... N) and the selection gate lines (selection gate electrodes) SG1, SG2 extend in the row direction, and the bit line BL extends in the column direction. ing.

１本のワード線（制御ゲート線）に繋がる複数のメモリセルは、ページＰＡＧＥという単位を構成している。通常、１回の読み出し動作で１ページ分のデータが読み出される。この１ページ分のデータは、ラッチ回路にラッチされた後、メモリチップの外部にシリアルに出力される。   A plurality of memory cells connected to one word line (control gate line) constitute a unit called page PAGE. Normally, data for one page is read out by one read operation. The data for one page is latched by the latch circuit and then serially output to the outside of the memory chip.

図１２５のＮＡＮＤセル型ＥＥＰＲＯＭの動作は、次の通りである。   The operation of the NAND cell type EEPROM of FIG. 125 is as follows.

データ書き込み動作は、１つのＮＡＮＤセルユニットにおいては、ビット線コンタクト部Ｃｂに最も離れているメモリセル、即ち、最もソース線ＳＬ寄りのメモリセルＭｎから、ビット線ＢＬのコンタクト部Ｃｂに最も近いメモリセル、即ち、最もビット線ＢＬ寄りのメモリセルＭ１に向って、１セルずつ、順次、行っていく。   In one NAND cell unit, the data write operation is performed by the memory cell farthest from the bit line contact portion Cb, that is, the memory cell Mn closest to the source line SL to the memory closest to the contact portion Cb of the bit line BL. One cell at a time is sequentially performed toward the cell, that is, the memory cell M1 closest to the bit line BL.

データの書き込みに際して、選択ワード線、即ち、選択されたメモリセルの制御ゲート電極には、高電位ＶＰＰ（２０Ｖ程度）が印加される。選択されたメモリセルよりもビット線コンタクト部Ｃｂ側に存在するメモリセルの制御ゲート電極（非選択ワード線）及び選択ゲート線ＳＧ１には、中間電位Ｖｍｃ（例えば、１０Ｖ程度）が印加される。ソース線ＳＬ側の選択ゲート線ＳＧ２には、接地電位（０Ｖ）が印加される。ビット線ＢＬには、データに応じて、０Ｖ又は中間電位Ｖｍｂ（例えば、８Ｖ程度）が印加される。   When writing data, a high potential VPP (about 20 V) is applied to the selected word line, that is, the control gate electrode of the selected memory cell. An intermediate potential Vmc (for example, about 10 V) is applied to the control gate electrode (unselected word line) and the select gate line SG1 of the memory cell existing on the bit line contact portion Cb side with respect to the selected memory cell. A ground potential (0 V) is applied to the selection gate line SG2 on the source line SL side. Depending on the data, 0 V or an intermediate potential Vmb (for example, about 8 V) is applied to the bit line BL.

ビット線ＢＬに０Ｖが与えられた時、その電位は、選択トランジスタＳ１及び選択されたメモリセルよりもビット線コンタクト部Ｃｂ側に存在するメモリセルを経由して、選択されたメモリセルのドレインまで伝達される。つまり、選択されたメモリセルでは、制御ゲート電極の電位が高電位ＶＰＰ、ドレインの電位が０Ｖとなり、ドレインから浮遊ゲート電極に電子が移動する。   When 0V is applied to the bit line BL, the potential thereof reaches the drain of the selected memory cell via the selection transistor S1 and the memory cell that is closer to the bit line contact portion Cb than the selected memory cell. Communicated. That is, in the selected memory cell, the potential of the control gate electrode is the high potential VPP and the potential of the drain is 0 V, and electrons move from the drain to the floating gate electrode.

よって、その選択されたメモリセルの閾値は、正方向にシフトする。この状態を、例えば、メモリセルにデータ“１”が書き込まれた状態とする。   Therefore, the threshold value of the selected memory cell shifts in the positive direction. This state is, for example, a state where data “1” is written in the memory cell.

ビット線に中間電位Ｖｍｂが与えられた時も、その電位は、選択トランジスタＳ１及び選択されたメモリセルよりもビット線コンタクト部Ｃｂ側に存在するメモリセルを経由して、選択されたメモリセルのドレインまで伝達される。しかし、選択されたメモリセルでは、制御ゲート電極の電位が高電位ＶＰＰ、ドレインの電位がＶｍｂとなるため、ドレインから浮遊ゲート電極に電子が移動することはない。   Even when the intermediate potential Vmb is applied to the bit line, the potential of the selected memory cell passes through the select transistor S1 and the memory cell that is closer to the bit line contact portion Cb than the selected memory cell. It is transmitted to the drain. However, in the selected memory cell, since the potential of the control gate electrode is the high potential VPP and the potential of the drain is Vmb, electrons do not move from the drain to the floating gate electrode.

よって、その選択されたメモリセルの閾値は、変化することなく、負の状態を維持する。この状態を、例えば、メモリセルにデータ“０”が書き込まれた状態とする。   Therefore, the threshold value of the selected memory cell remains negative without changing. This state is, for example, a state in which data “0” is written in the memory cell.

なお、書き込みの対象となる全てのメモリセルのデータは、データ書き込み動作前に、予め“０”の状態（消去状態）に設定されているものとする。   It is assumed that the data of all the memory cells to be written are set to a “0” state (erased state) in advance before the data writing operation.

データ消去動作は、選択されたブロック内の全てのメモリセルに対して同時に行われる。即ち、選択されたブロック内の全てのワード線（制御ゲート線）ＣＧ１〜ＣＧｎを０Ｖに設定し、ビット線ＢＬ、ソース線ＳＬ、ｐ型ウェル領域（又はｐ型基板）、選択されていないブロック内の全てのワード線ＣＧ１〜ＣＧｎ及び全ての選択ゲート線（選択ゲート電極）ＳＧ１，ＳＧ２を高電位（２０Ｖ程度）に設定する。   The data erasing operation is performed simultaneously on all the memory cells in the selected block. That is, all word lines (control gate lines) CG1 to CGn in the selected block are set to 0 V, the bit line BL, the source line SL, the p-type well region (or p-type substrate), and the unselected block All the word lines CG1 to CGn and all the selection gate lines (selection gate electrodes) SG1 and SG2 are set to a high potential (about 20V).

これにより、選択されたブロック内の全てのメモリセルでは、浮遊ゲート電極中の電子がｐ型ウェル領域（又はｐ型基板）に移動し、これら全てのメモリセルの閾値が負方向にシフトする。   As a result, in all memory cells in the selected block, electrons in the floating gate electrode move to the p-type well region (or p-type substrate), and the threshold values of all these memory cells shift in the negative direction.

データ読み出し動作は、選択されたメモリセルの制御ゲート電極を０Ｖに設定し、それ以外のメモリセルの制御ゲート電極及び選択トランジスタＳ１，Ｓ２の選択ゲート電極を電源電位Ｖｃｃに設定し、選択されたメモリセルで電流が流れるか否かを検出することにより行われる。   In the data read operation, the control gate electrode of the selected memory cell is set to 0 V, the control gate electrodes of the other memory cells and the selection gate electrodes of the selection transistors S1 and S2 are set to the power supply potential Vcc and selected. This is done by detecting whether a current flows in the memory cell.

図１２６は、メモリセルアレイ内の１つのＮＡＮＤセルユニットの平面パターンを示している。図１２７は、図１２６の等価回路図である。また、図１２８は、図１２６のＣＸＸＶＩＩＩ−ＣＸＸＶＩＩＩ線に沿う断面図、図１２９は、図１２６のＣＸＸＩＸ−ＣＸＸＩＸ線に沿う断面図、図１３０は、図１２６のＣＸＸＸ−ＣＸＸＸ線に沿う断面図である。   FIG. 126 shows a plane pattern of one NAND cell unit in the memory cell array. 127 is an equivalent circuit diagram of FIG. 126. 128 is a sectional view taken along line CXXVIII-CXXVIII in FIG. 126, FIG. 129 is a sectional view taken along line CXXIX-CXXIX in FIG. 126, and FIG. 130 is a sectional view taken along line CXXX-CXXX in FIG. is there.

ＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート電極（電荷蓄積層）と制御ゲート電極（ワード線）が積み重ねられたＦＥＴ−ＭＯＳ構造を有する。   The memory cell of the NAND cell type EEPROM has a FET-MOS structure in which a floating gate electrode (charge storage layer) and a control gate electrode (word line) are stacked on a semiconductor substrate via an insulating film.

以下、具体的に、メモリセルの構造について説明する。   Hereinafter, the structure of the memory cell will be specifically described.

ｐ型シリコン基板（又はｐ型ウェル領域）１１上には、素子分離酸化膜１２が形成される。素子分離酸化膜１２は、素子領域を取り囲むように形成される。素子領域には、ＮＡＮＤセルユニットが形成される。   An element isolation oxide film 12 is formed on the p-type silicon substrate (or p-type well region) 11. The element isolation oxide film 12 is formed so as to surround the element region. A NAND cell unit is formed in the element region.

本例では、１つのＮＡＮＤセルユニットは、直列接続された８個のメモリセルＭ１〜Ｍ８からなるＮＡＮＤ列とその両端に接続される選択トランジスタＳ１，Ｓ２から構成される。   In this example, one NAND cell unit includes a NAND string composed of eight memory cells M1 to M8 connected in series and select transistors S1 and S2 connected to both ends thereof.

１つのＮＡＮＤセルユニットが形成される素子領域においては、シリコン基板１１上にゲート絶縁膜１３を介して浮遊ゲート電極１４1 ，１４2 ，…１４8 が形成される。この浮遊ゲート電極１４1 ，１４2 ，…１４8 上には、層間絶縁膜１５を介して制御ゲート電極１６1 ，１６2 ，…１６8 が形成される。 In one element region NAND cell unit is formed, the floating gate electrode 14 1 via a gate insulating film 13 on the silicon substrate 11, 14 2, ... 14 8 is formed. The floating gate electrode 14 1, 14 2, on ... 14 8, the control gate electrode 16 1 via an interlayer insulating film 15, 16 2, ... 16 8 is formed.

また、シリコン基板１１上にゲート絶縁膜１３を介して選択ゲート電極１４9 ，１４10，１６9 ，１６10が形成される。選択ゲート電極１４9 ，１４10，１６9 ，１６10は、浮遊ゲート電極１４1 ，１４2 ，…１４8 及び制御ゲート電極１６1 ，１６2 ，…１６8 と同時に形成される。 In addition, select gate electrodes 14 9 , 14 10 , 16 9 and 16 10 are formed on the silicon substrate 11 via the gate insulating film 13. Select gate electrodes 14 9, 14 10, 16 9, 16 10, floating gate electrode 14 1, 14 2, ... 14 8 and the control gate electrode 16 1, 16 2, ... 16 8 simultaneously formed.

なお、選択ゲート電極１４9 ，１４10，１６9 ，１６10のうち実際にゲート電極として機能するのは、下層となる選択ゲート電極１４9 ，１４10である。 Of the selection gate electrodes 14 9 , 14 10 , 16 9 , 16 10 , the lower selection gate electrodes 14 9 , 14 10 actually function as gate electrodes.

シリコン基板１１中には、ｎ型拡散層１９1 ，１９2 ，…１９9 が形成される。ｎ型拡散層１９1 ，１９2 ，…１９9 は、互いに隣接する２つのトランジスタ（メモリセル及び選択トランジスタ）において共有されている。ドレイン側の最も端に存在する拡散層１９0 は、ビット線ＢＬに接続され、ソース側の最も端に存在する拡散層１９10は、ソース線ＳＬに接続される。 In the silicon substrate 11, n-type diffusion layer 19 1, 19 2, ... 19 9 is formed. n-type diffusion layer 19 1, 19 2, ... 19 9 is shared two transistors (memory cells and select transistors) which are adjacent to each other. Diffusion layer 19 0 existing in the endmost drain side is connected to the bit line BL, and the diffusion layer 19 10 present in the endmost source side is connected to a source line SL.

メモリセルＭ１〜Ｍ８及び選択トランジスタＳ１，Ｓ２は、シリコン基板１１上に形成された層間絶縁膜（例えば、シリコン酸化膜）１７により覆われている。層間絶縁膜１７上には、ビット線１８（ＢＬ）が形成される。   The memory cells M1 to M8 and the select transistors S1 and S2 are covered with an interlayer insulating film (for example, silicon oxide film) 17 formed on the silicon substrate 11. A bit line 18 (BL) is formed on the interlayer insulating film 17.

制御ゲート電極１６1 ，１６2 ，…１６8 及び選択ゲート電極１６9 ，１６10が形成される層よりも上層で、かつ、ビット線ＢＬが形成される層よりも下層には、いわゆるバイパス線と呼ばれる配線層が形成される。 The control gate electrodes 16 1 , 16 2 ,... 16 8 and the selection gate electrodes 16 9 , 16 10 are above the layer where the bit line BL is formed and below the layer where the bit line BL is formed. A wiring layer called is formed.

バイパス線は、それよりも下層に形成される配線（選択ゲート線、ソース線など）の抵抗を下げることを目的として配置されるため、その抵抗値は、少なくともバイパス線の下層に形成される配線よりも低いことが必要である。   Since the bypass line is arranged for the purpose of lowering the resistance of the wiring (selection gate line, source line, etc.) formed below it, its resistance value is at least the wiring formed below the bypass line. Need to be lower.

本例では、ドレイン側の選択トランジスタＳ１の選択ゲート電極１６9 、即ち、選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１が層間絶縁膜１７中に形成されている。 In this example, the selection gate electrode 16 9 of the selection transistor S 1 on the drain side, that is, the selection gate bypass line 21 connected to the selection gate line SG 1 is formed in the interlayer insulating film 17.

図１３１は、メモリセルアレイ内のＮＡＮＤセル領域とシャント領域の配置関係を示している。図１３２は、メモリセルアレイ内のシャント領域ＱＱを示している。   FIG. 131 shows an arrangement relationship between the NAND cell region and the shunt region in the memory cell array. FIG. 132 shows a shunt region QQ in the memory cell array.

シャント領域とは、選択ゲート線と選択ゲートバイパス線を接続する領域のことをいう。   The shunt region refers to a region connecting the selection gate line and the selection gate bypass line.

本例では、ドレイン側の選択ゲート線ＳＧ１に対して選択ゲートバイパス線を設ける場合について検討する。   In this example, a case where a selection gate bypass line is provided for the drain-side selection gate line SG1 will be considered.

ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１とブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１は、互いに隣接している。ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１を選択ゲートバイパス線に接続するためのコンタクト部Ｘ１と、ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１を選択ゲートバイパス線に接続するためのコンタクト部Ｘ２は、カラム方向において互いに対向しておらず、ロウ方向に一定間隔で交互に配置されている。   The selection gate line SG1 in the block BLOCKi-1 and the selection gate line SG1 in the block BLOCKi are adjacent to each other. A contact portion X1 for connecting the selection gate line SG1 in the block BLOCKi-1 to the selection gate bypass line and a contact portion X2 for connecting the selection gate line SG1 in the block BLOCKi to the selection gate bypass line are in the column direction. Are not opposed to each other, and are alternately arranged at regular intervals in the row direction.

図１３３は、図１３２の領域Ａ１のパターンを詳細に示している。図１３４は、図１３２の領域Ａ２のパターンを詳細に示している。図１３５は、図１３３のパターンの一部を立体的に見たものである。   FIG. 133 shows the pattern of the area A1 in FIG. 132 in detail. FIG. 134 shows the pattern of the area A2 in FIG. 132 in detail. FIG. 135 shows a part of the pattern of FIG. 133 viewed three-dimensionally.

ロウ方向に延びる選択ゲート線１６9 は、シャント領域ＱＱにおいて切断され、その切断された部分では、選択ゲート線１４9 が剥き出しになっている。選択ゲート線と選択ゲートバイパス線のコンタクト部Ｘ１，Ｘ２は、この剥き出しになった選択ゲート線１４9 上に設けられる。 Select gate lines 16 9 extending in the row direction is cut in the shunt region QQ, in the cut portion, the select gate lines 14 9 is exposed. Contact section X1, X2 of the select gate bypass line and the select gate lines are provided on the selection gate lines 14 9 Was this exposed.

大きなコンタクト部Ｘ１，Ｘ２を確保するために、シャント領域ＱＱ内における選択ゲート線１６9 の端部は、９０度に折り曲げられた形を有している。そして、選択ゲート線１４9 の幅は、シャント領域ＱＱ内のコンタクト部Ｘ１，Ｘ２において広くなっている。 In order to secure a large contact portion X1, X2, end of the select gate line 16 9 in the shunt region QQ has a shape bent at 90 degrees. Then, the width of the select gate line 14 9 is wider at the contact portion X1, X2 in the shunt region QQ.

なお、Ｄは、ＮＡＮＤセルユニットのドレイン側の拡散層に対するコンタクト部を表している。   D represents a contact portion for the diffusion layer on the drain side of the NAND cell unit.

上述の構成を有するＮＡＮＤセル型ＥＥＰＲＯＭの特徴は、選択ゲート線ＳＧ１とこれに対応する選択ゲートバイパス線２１が同一ブロック内に存在し、かつ、この選択ゲートバイパス線２１が１本のワード線（制御ゲート線）ＣＧ１上に配置されている点にある。即ち、選択ゲートバイパス線２１は、最もドレイン寄りのメモリセルのワード線ＣＧ１を覆うように、ワード線ＣＧ１に沿って配置される。   The NAND cell type EEPROM having the above-described configuration is characterized in that the selection gate line SG1 and the selection gate bypass line 21 corresponding to the selection gate line SG1 exist in the same block, and the selection gate bypass line 21 is one word line ( Control gate line) CG1. That is, the select gate bypass line 21 is arranged along the word line CG1 so as to cover the word line CG1 of the memory cell closest to the drain.

図１３６は、上述したような従来のＮＡＮＤセル型ＥＥＰＲＯＭの動作タイミングを示している。   FIG. 136 shows the operation timing of the conventional NAND cell type EEPROM as described above.

読出し動作（ワード線ＣＧ１が選択される場合）は、以下の順番で行われる。   The read operation (when the word line CG1 is selected) is performed in the following order.

（１） ビット線ＢＬを電源電位Ｖｃｃにプリチャージした後、フローティング状態にする。 (1) The bit line BL is precharged to the power supply potential Vcc and then brought into a floating state.

（２） 選択ブロック内の非選択ワード線ＣＧ２〜ＣＧ８及び選択ゲート線ＳＧ２に対して電源電位Ｖｃｃの充電を開始する（選択ワード線ＣＧ１は０Ｖを維持する）。 (2) Start charging of the power supply potential Vcc for the unselected word lines CG2 to CG8 and the selected gate line SG2 in the selected block (the selected word line CG1 maintains 0V).

（３） 選択ゲート線ＳＧ１に対して電源電位Ｖｃｃの充電を開始し、この後、この状態をしばらく保持する。 (3) The charging of the power supply potential Vcc is started with respect to the selection gate line SG1, and then this state is maintained for a while.

ここで、選択ワード線ＣＧ１に繋がる選択メモリセルのデータが“０”のときは、選択メモリセルがオン状態になり、ビット線ＢＬの電位が低下する。一方、選択メモリセルのデータが“１”のときは、選択メモリセルがオフ状態になるため、ビット線ＢＬは、電源電位Ｖｃｃを維持する。   Here, when the data of the selected memory cell connected to the selected word line CG1 is “0”, the selected memory cell is turned on, and the potential of the bit line BL is lowered. On the other hand, when the data in the selected memory cell is “1”, the selected memory cell is turned off, so that the bit line BL maintains the power supply potential Vcc.

（４） 選択ブロック内の非選択ワード線ＣＧ２〜ＣＧ８及び選択ゲート線ＳＧ１，ＳＧ２を０Ｖにする。 (4) Unselected word lines CG2 to CG8 and select gate lines SG1 and SG2 in the selected block are set to 0V.

選択ゲート線ＳＧ１に選択ゲートバイパス線を接続する場合、選択ゲートバイパス線の抵抗は選択ゲート線ＳＧ２やワード線ＣＧ１〜ＣＧ８の抵抗に比べてずっと小さいため、選択ゲート線ＳＧ１の充放電時間は、選択ゲートバイパス線に接続されないワード線ＣＧ１〜ＣＧ８や選択ゲート線ＳＧ２の充放電時間に比べて遥かに短くなる。   When the selection gate bypass line is connected to the selection gate line SG1, since the resistance of the selection gate bypass line is much smaller than the resistance of the selection gate line SG2 and the word lines CG1 to CG8, the charge / discharge time of the selection gate line SG1 is The charge / discharge time of the word lines CG1 to CG8 and the selection gate line SG2 not connected to the selection gate bypass line is much shorter.

即ち、選択ゲート線ＳＧ１の電位が０ＶからＶｃｃ又はＶｃｃから０Ｖに変化する速度（波形が急峻）は、ワード線ＣＧ１〜ＣＧ８や選択ゲート線ＳＧ２が０ＶからＶｃｃ又はＶｃｃから０Ｖに変化する速度（波形がなだらか）よりも速くなる。   That is, the speed at which the potential of the selection gate line SG1 changes from 0V to Vcc or Vcc to 0V (the waveform is steep) is the speed at which the word lines CG1 to CG8 and the selection gate line SG2 change from 0V to Vcc or Vcc to 0V ( The waveform is gentler).

従って、選択ゲート線ＳＧ１に対する電源電位Ｖｃｃの充電時期（上述の（３）工程）を、ワード線ＣＧ１〜ＣＧ８や選択ゲート線ＳＧ２に対する電源電位Ｖｃｃの充電時期（上述の（２）工程）より遅くした場合にも、動作時間を長くすることなく、読み出し動作を行うことができる。   Therefore, the charging timing of the power supply potential Vcc for the selection gate line SG1 (step (3) described above) is later than the charging timing of the power supply potential Vcc for the word lines CG1 to CG8 and the selection gate line SG2 (step (2) described above). In this case, the read operation can be performed without increasing the operation time.

つまり、ビット線ＢＬの放電開始のタイミング（データの読み出しのタイミング）を選択ゲート線ＳＧ１の充電タイミングにより制御することができる。   That is, the timing of starting the discharge of the bit line BL (data reading timing) can be controlled by the charging timing of the selection gate line SG1.

しかしながら、上述の構成（平面パターン）では、選択ゲートバイパス線２１が、ワード線（制御ゲート線）ＣＧ１の真上に、ワード線ＣＧ１を覆うようにして配置されている。   However, in the above-described configuration (planar pattern), the select gate bypass line 21 is arranged directly above the word line (control gate line) CG1 so as to cover the word line CG1.

このため、ワード線ＣＧ１と選択ゲートバイパス線２１の間の容量が非常に大きくなっている。つまり、ワード線ＣＧ１と選択ゲートバイパス線２１の間の容量カップリングによるワード線ＣＧ１の電位の変動が問題となる。   For this reason, the capacitance between the word line CG1 and the select gate bypass line 21 is very large. That is, the fluctuation of the potential of the word line CG1 due to capacitive coupling between the word line CG1 and the select gate bypass line 21 becomes a problem.

例えば、上述の（３）工程で、選択ゲート線ＳＧ１に対して電源電位Ｖｃｃの充電を開始した時、ワード線ＣＧ１と選択ゲートバイパス線２１の間の容量カップリングにより、選択ゲートバイパス線２１直下のワード線ＣＧ１の電位が一時的に上昇する。   For example, when charging of the power supply potential Vcc to the selection gate line SG1 is started in the above-described step (3), the capacitive coupling between the word line CG1 and the selection gate bypass line 21 causes the selection gate to directly below the selection gate bypass line 21. The potential of the word line CG1 temporarily rises.

このワード線ＣＧ１の電位の上昇は、選択メモリセルのデータが“０”のときは問題ないが、“１”のときには、誤読み出しを生じさせる可能性がある。   This increase in the potential of the word line CG1 causes no problem when the data of the selected memory cell is “0”, but may cause erroneous reading when it is “1”.

即ち、“１”データを記憶する選択メモリセルの閾値は、本来、０Ｖを超えている。ワード線ＣＧ１の読み出し電位は、本来、０Ｖであるから、この選択メモリセルはオフ状態を維持するはずである。   That is, the threshold value of the selected memory cell that stores “1” data originally exceeds 0V. Since the read potential of the word line CG1 is originally 0V, this selected memory cell should be kept off.

しかし、ワード線ＣＧ１の電位がΔVだけ上昇した場合、選択メモリセルの閾値Ｖｔ（ｃｅｌｌ）が、０＜Ｖｔ（ｃｅｌｌ）≦ΔVであると仮定すると、本来、オフ状態であるはずの選択メモリセルがオン状態になってしまい、ビット線ＢＬの電位が放電されてしまう。   However, when the potential of the word line CG1 is increased by ΔV, it is assumed that the threshold Vt (cell) of the selected memory cell is 0 <Vt (cell) ≦ ΔV. Is turned on, and the potential of the bit line BL is discharged.

よって、“１”データを“０”データとして読み出してしまう誤読み出しが発生する。   Therefore, erroneous reading that reads “1” data as “0” data occurs.

このように、従来のＮＡＮＤセル型ＥＥＰＲＯＭなどの不揮発性半導体記憶装置においては、同一ブロック内の選択ゲート線とワード線に関し、その選択ゲート線に接続される選択ゲートバイパス線が当該ワード線の真上に当該ワード線を覆うようにして配置されていた。   As described above, in a conventional nonvolatile semiconductor memory device such as a NAND cell type EEPROM, the selection gate bypass line connected to the selection gate line is connected to the selection gate line and the word line in the same block. It was arranged so as to cover the word line.

このため、データ読出し動作で、選択メモリセルのデータをビット線に読み出す際に、選択ゲートバイパス線とワード線（制御ゲート線）との容量カップリングにより、選択ブロック内の選択されたワード線の電位が誤って上昇することがあり、この場合には、選択メモリセルのデータが“１”から“０”に変化し、誤読み出し（データ読出し不良）が発生するという問題があった。   For this reason, when the data of the selected memory cell is read to the bit line in the data read operation, capacitive coupling between the selection gate bypass line and the word line (control gate line) causes the selection of the selected word line in the selected block. In some cases, the potential may rise erroneously. In this case, there is a problem that data in the selected memory cell changes from “1” to “0” and erroneous reading (data reading failure) occurs.

特開平８−７８６４３号公報JP-A-8-78643 特開平６−６１４５８号公報JP-A-6-61458 特開平８−６４７０１号公報JP-A-8-64701 特開平１０−２２３８６７号公報JP-A-10-223867

本発明の例では、選択ゲートバイパス線とワード線（制御ゲート線）との容量カップリングにより、選択ブロック内の選択されたワード線の電位が誤って上昇するという事態を回避することが可能な選択ゲートバイパス線のレイアウトについて提案する。   In the example of the present invention, it is possible to avoid a situation in which the potential of the selected word line in the selected block is erroneously increased due to capacitive coupling between the selection gate bypass line and the word line (control gate line). The layout of the select gate bypass line is proposed.

（１） 本発明の不揮発性半導体記憶装置は、直列又は並列に接続される複数のメモリセルとその両端に接続される選択ゲートトランジスタからなるセルユニットを有するブロックと、前記ブロックの一端側に配置され、前記ブロックの選択の有無を示すブロック選択信号を生成する第１ロウデコーダと、前記ブロックの他端側に配置され、前記ブロック選択信号を受け取る第２ロウデコーダとを備え、前記第１ロウデコーダに接続される前記セルユニット内のメモリセルの制御ゲート線の数は、前記第２ロウデコーダに接続される前記セルユニット内のメモリセルの制御ゲート線の数よりも少なくなっている。 (1) A nonvolatile semiconductor memory device according to the present invention includes a block having a cell unit composed of a plurality of memory cells connected in series or in parallel and select gate transistors connected to both ends thereof, and arranged on one end side of the block. A first row decoder that generates a block selection signal indicating whether or not the block is selected, and a second row decoder that is disposed on the other end side of the block and receives the block selection signal. The number of control gate lines of the memory cells in the cell unit connected to the decoder is smaller than the number of control gate lines of the memory cells in the cell unit connected to the second row decoder.

前記第１ロウデコーダに接続される前記セルユニット内の選択ゲートトランジスタの選択ゲート線の数及びメモリセルの制御ゲート線の数の合計は、前記第２ロウデコーダに接続される前記セルユニット内のメモリセルの制御ゲート線の数に等しい。   The sum of the number of select gate lines of the select gate transistor and the number of control gate lines of the memory cell in the cell unit connected to the first row decoder is calculated in the cell unit connected to the second row decoder. Equal to the number of control gate lines of the memory cell.

前記セルユニット内の選択ゲートトランジスタの選択ゲート線の全てが、前記第１ロウデコーダに接続されている。   All of the selection gate lines of the selection gate transistors in the cell unit are connected to the first row decoder.

前記ブロック選択信号は、前記第１ロウデコーダから前記ブロック内の複数のメモリセル上に配置されるブロックデコード線を経由して前記第２ロウデコーダに供給される。   The block selection signal is supplied from the first row decoder to the second row decoder via block decode lines arranged on a plurality of memory cells in the block.

（２） 本発明の不揮発性半導体記憶装置は、直列又は並列に接続されるｎ個のメモリセルとその両端に接続される選択トランジスタからなるセルユニットを有するブロックと、前記ブロックの一端側に配置され、前記ブロックの選択の有無を示すブロック選択信号を生成する第１ロウデコーダと、前記ブロックの他端側に配置され、前記ブロック選択信号を受け取る第２ロウデコーダとを備え、前記第１ロウデコーダは、前記セルユニット内の選択トランジスタの選択ゲート線及び前記セルユニット内のｊ個のメモリセルの制御ゲート線に接続され、前記第２ロウデコーダは、前記セルユニット内のｋ（ｋ＞ｊ、ｊ＋ｋ＝ｎ）個のメモリセルの制御ゲート線に接続されている。 (2) A nonvolatile semiconductor memory device of the present invention is arranged on a block having a cell unit composed of n memory cells connected in series or in parallel and select transistors connected to both ends thereof, and arranged on one end side of the block. A first row decoder that generates a block selection signal indicating whether or not the block is selected, and a second row decoder that is disposed on the other end side of the block and receives the block selection signal. The decoder is connected to a selection gate line of a selection transistor in the cell unit and a control gate line of j memory cells in the cell unit, and the second row decoder is connected to k (k> j in the cell unit). , J + k = n) connected to the control gate lines of the memory cells.

本発明の例によれば、選択ゲートバイパス線とワード線（制御ゲート線）との容量カップリングにより、選択ブロック内の選択されたワード線の電位が誤って上昇するという事態を回避することが可能になる。   According to the example of the present invention, it is possible to avoid a situation in which the potential of the selected word line in the selected block is erroneously increased due to capacitive coupling between the selection gate bypass line and the word line (control gate line). It becomes possible.

本発明の第１実施の形態に関わるＥＥＰＲＯＭを示す平面図。1 is a plan view showing an EEPROM according to a first embodiment of the present invention. 図１の領域Ａ１を詳細に示す図。The figure which shows area | region A1 of FIG. 1 in detail. 図１の領域Ａ２を詳細に示す図。The figure which shows area | region A2 of FIG. 1 in detail. 図３のパターンの一部を立体的に示す図。The figure which shows a part of pattern of FIG. 3 in three dimensions. ＮＡＮＤセルユニットを示す平面図。The top view which shows a NAND cell unit. 図５の等価回路を示す図。The figure which shows the equivalent circuit of FIG. 図５のＶＩＩ−ＶＩＩ線に沿う断面図。Sectional drawing which follows the VII-VII line of FIG. 図５のＶＩＩＩ−ＶＩＩＩ線に沿う断面図。Sectional drawing which follows the VIII-VIII line of FIG. 図５のＩＸ−ＩＸ線に沿う断面図。Sectional drawing which follows the IX-IX line | wire of FIG. 図２及び図３のＥＥＰＲＯＭの動作例を示す波形図。FIG. 4 is a waveform diagram showing an operation example of the EEPROM of FIGS. 2 and 3. 本発明の第２実施の形態で、図１の領域Ａ１に対応する図。The figure corresponding to area | region A1 of FIG. 1 in 2nd Embodiment of this invention. 本発明の第２実施の形態で、図１の領域Ａ２に対応する図。The figure corresponding to area | region A2 of FIG. 1 in 2nd Embodiment of this invention. 図１１及び図１２のＥＥＰＲＯＭの動作例を示す波形図。FIG. 13 is a waveform diagram showing an operation example of the EEPROM of FIGS. 11 and 12. 本発明の第３実施の形態で、図１の領域Ａ１に対応する図。The figure corresponding to area | region A1 of FIG. 1 in 3rd Embodiment of this invention. 本発明の第４実施の形態で、図１の領域Ａ１に対応する図。The figure corresponding to area | region A1 of FIG. 1 in 4th Embodiment of this invention. 本発明の第５実施の形態で、図１の領域Ａ１に対応する図。The figure corresponding to area | region A1 of FIG. 1 in 5th Embodiment of this invention. 本発明の第６実施の形態に関わるＥＥＰＲＯＭを示す平面図。The top view which shows EEPROM concerning the 6th Embodiment of this invention. 図１７の領域Ａ１を詳細に示す図。The figure which shows area | region A1 of FIG. 17 in detail. 図１７の領域Ａ２を詳細に示す図。The figure which shows area | region A2 of FIG. 17 in detail. 図１８及び図１９のＥＥＰＲＯＭの動作例を示す波形図。The wave form diagram which shows the operation example of EEPROM of FIG.18 and FIG.19. 本発明の第７実施の形態で、図１７の領域Ａ１に対応する図。The figure corresponding to area | region A1 of FIG. 17 in 7th Embodiment of this invention. 本発明の第７実施の形態で、図１７の領域Ａ２に対応する図。The figure corresponding to area | region A2 of FIG. 17 in 7th Embodiment of this invention. 本発明の第８実施の形態に関わるＥＥＰＲＯＭを示す平面図。The top view which shows EEPROM concerning the 8th Embodiment of this invention. 図２３の領域Ａ１を詳細に示す図。The figure which shows area | region A1 of FIG. 23 in detail. 図２３の領域Ａ２を詳細に示す図。The figure which shows area | region A2 of FIG. 23 in detail. ＮＡＮＤセルユニットを示す平面図。The top view which shows a NAND cell unit. 図２６の等価回路を示す図。The figure which shows the equivalent circuit of FIG. 図２６のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図。FIG. 27 is a cross-sectional view taken along line XXVIII-XXVIII in FIG. 26. 本発明の第９実施の形態に関わるＥＥＰＲＯＭを示す平面図。A top view showing EEPROM concerning a 9th embodiment of the present invention. 図２９の領域Ａ１を詳細に示す図。The figure which shows area | region A1 of FIG. 29 in detail. 図２９の領域Ａ２を詳細に示す図。The figure which shows area | region A2 of FIG. 29 in detail. 本発明の第１０実施の形態に関わるＥＥＰＲＯＭを示す平面図。A top view showing EEPROM concerning a 10th embodiment of the present invention. 図３２の領域Ａ１を詳細に示す図。The figure which shows area | region A1 of FIG. 32 in detail. 図３２の領域Ａ２を詳細に示す図。The figure which shows area | region A2 of FIG. 32 in detail. 本発明の第１１実施の形態に関わるＥＥＰＲＯＭを示す平面図。The top view which shows EEPROM concerning the 11th Embodiment of this invention. 図３５の領域Ａ１を詳細に示す図。The figure which shows area | region A1 of FIG. 35 in detail. 本発明の第１２実施の形態に関わるＥＥＰＲＯＭを示す平面図。The top view which shows EEPROM concerning the 12th Embodiment of this invention. 図３７の領域Ａ１を詳細に示す図。The figure which shows area | region A1 of FIG. 37 in detail. 本発明の第１３実施の形態に関わるＥＥＰＲＯＭを示す平面図。The top view which shows EEPROM concerning the 13th Embodiment of this invention. 本発明の第１４実施の形態に関わるＥＥＰＲＯＭを示す平面図。A top view showing EEPROM concerning a 14th embodiment of the present invention. 選択ゲート線と選択ゲートバイパス線の配置例を示す図。The figure which shows the example of arrangement | positioning of a selection gate line and a selection gate bypass line. 選択ゲート線と選択ゲートバイパス線の配置例を示す図。The figure which shows the example of arrangement | positioning of a selection gate line and a selection gate bypass line. 選択ゲート線と選択ゲートバイパス線の配置例を示す図。The figure which shows the example of arrangement | positioning of a selection gate line and a selection gate bypass line. 選択ゲート線と選択ゲートバイパス線の配置例を示す図。The figure which shows the example of arrangement | positioning of a selection gate line and a selection gate bypass line. 選択ゲート線と選択ゲートバイパス線の配置例を示す図。The figure which shows the example of arrangement | positioning of a selection gate line and a selection gate bypass line. 選択ゲート線と選択ゲートバイパス線の配置例を示す図。The figure which shows the example of arrangement | positioning of a selection gate line and a selection gate bypass line. 選択ゲート線と選択ゲートバイパス線の配置例を示す図。The figure which shows the example of arrangement | positioning of a selection gate line and a selection gate bypass line. 選択ゲート線と選択ゲートバイパス線の配置例を示す図。The figure which shows the example of arrangement | positioning of a selection gate line and a selection gate bypass line. 選択ゲート線と選択ゲートバイパス線の配置例を示す図。The figure which shows the example of arrangement | positioning of a selection gate line and a selection gate bypass line. 選択ゲート線と選択ゲートバイパス線の配置例を示す図。The figure which shows the example of arrangement | positioning of a selection gate line and a selection gate bypass line. 選択ゲート線と選択ゲートバイパス線の配置例を示す図。The figure which shows the example of arrangement | positioning of a selection gate line and a selection gate bypass line. 選択ゲート線と選択ゲートバイパス線の配置例を示す図。The figure which shows the example of arrangement | positioning of a selection gate line and a selection gate bypass line. 選択ゲート線と選択ゲートバイパス線の配置例を示す図。The figure which shows the example of arrangement | positioning of a selection gate line and a selection gate bypass line. 選択ゲート線と選択ゲートバイパス線の配置例を示す図。The figure which shows the example of arrangement | positioning of a selection gate line and a selection gate bypass line. 選択ゲート線と選択ゲートバイパス線の配置例を示す図。The figure which shows the example of arrangement | positioning of a selection gate line and a selection gate bypass line. 選択ゲート線と選択ゲートバイパス線の配置例を示す図。The figure which shows the example of arrangement | positioning of a selection gate line and a selection gate bypass line. 選択ゲート線と選択ゲートバイパス線の配置例を示す図。The figure which shows the example of arrangement | positioning of a selection gate line and a selection gate bypass line. 選択ゲート線と選択ゲートバイパス線の配置例を示す図。The figure which shows the example of arrangement | positioning of a selection gate line and a selection gate bypass line. 選択ゲート線と選択ゲートバイパス線の配置例を示す図。The figure which shows the example of arrangement | positioning of a selection gate line and a selection gate bypass line. 選択ゲート線と選択ゲートバイパス線の配置例を示す図。The figure which shows the example of arrangement | positioning of a selection gate line and a selection gate bypass line. 選択ゲート線と選択ゲートバイパス線の配置例を示す図。The figure which shows the example of arrangement | positioning of a selection gate line and a selection gate bypass line. 選択ゲート線と選択ゲートバイパス線の配置例を示す図。The figure which shows the example of arrangement | positioning of a selection gate line and a selection gate bypass line. 選択ゲート線と選択ゲートバイパス線の配置例を示す図。The figure which shows the example of arrangement | positioning of a selection gate line and a selection gate bypass line. 選択ゲート線と選択ゲートバイパス線の配置例を示す図。The figure which shows the example of arrangement | positioning of a selection gate line and a selection gate bypass line. 選択ゲート線と選択ゲートバイパス線の配置例を示す図。The figure which shows the example of arrangement | positioning of a selection gate line and a selection gate bypass line. 選択ゲート線と選択ゲートバイパス線の配置例を示す図。The figure which shows the example of arrangement | positioning of a selection gate line and a selection gate bypass line. 本発明のＥＥＰＲＯＭの動作例を示す図。The figure which shows the operation example of EEPROM of this invention. 本発明のＥＥＰＲＯＭの動作例を示す図。The figure which shows the operation example of EEPROM of this invention. 本発明のＥＥＰＲＯＭの動作例を示す図。The figure which shows the operation example of EEPROM of this invention. 本発明のＥＥＰＲＯＭの動作例を示す図。The figure which shows the operation example of EEPROM of this invention. 本発明のＥＥＰＲＯＭの動作例を示す図。The figure which shows the operation example of EEPROM of this invention. 本発明のＥＥＰＲＯＭの動作例を示す図。The figure which shows the operation example of EEPROM of this invention. ＮＡＮＤセルユニットを示す平面図。The top view which shows a NAND cell unit. 図７３の等価回路を示す図。The figure which shows the equivalent circuit of FIG. 本発明の第１５実施の形態に関わるＥＥＰＲＯＭを示す図。The figure which shows EEPROM in connection with 15th Embodiment of this invention. 本発明の第１５実施の形態に関わるＥＥＰＲＯＭを示す図。The figure which shows EEPROM in connection with 15th Embodiment of this invention. 図７６のＬＸＸＶＩＩ−ＬＸＸＶＩＩ線に沿う断面図。Sectional drawing which follows the LXXVII-LXXVII line of FIG. 図７６のＬＸＸＶＩＩＩ−ＬＸＸＶＩＩＩ線に沿う断面図。FIG. 77 is a cross-sectional view along the line LXXVIII-LXXVIII in FIG. 76. 図７６のＥＥＰＲＯＭのシャント領域の構成例を示す図。FIG. 77 is a diagram showing a configuration example of a shunt area of the EEPROM of FIG. 76. 図７６のＥＥＰＲＯＭのシャント領域の構成例を示す図。FIG. 77 is a diagram showing a configuration example of a shunt area of the EEPROM of FIG. 76. 図７６のＥＥＰＲＯＭのシャント領域の構成例を示す図。FIG. 77 is a diagram showing a configuration example of a shunt area of the EEPROM of FIG. 76. 図７６のＥＥＰＲＯＭのシャント領域の構成例を示す図。FIG. 77 is a diagram showing a configuration example of a shunt area of the EEPROM of FIG. 76. 図７６のＥＥＰＲＯＭのシャント領域の構成例を示す図。FIG. 77 is a diagram showing a configuration example of a shunt area of the EEPROM of FIG. 76. 図７６のＥＥＰＲＯＭのシャント領域の構成例を示す図。FIG. 77 is a diagram showing a configuration example of a shunt area of the EEPROM of FIG. 76. 図７６のＥＥＰＲＯＭのメモリセルアレイ周辺領域の構成例を示す図。FIG. 77 is a diagram showing a configuration example of a memory cell array peripheral region of the EEPROM of FIG. 76. 図７６のＥＥＰＲＯＭのメモリセルアレイ周辺領域の構成例を示す図。FIG. 77 is a diagram showing a configuration example of a memory cell array peripheral region of the EEPROM of FIG. 76. ＮＡＮＤセルユニットを示す平面図。The top view which shows a NAND cell unit. 図８７の等価回路を示す図。88 is a diagram showing an equivalent circuit of FIG. 87. FIG. 本発明の第１６実施の形態に関わるＥＥＰＲＯＭを示す図。The figure which shows EEPROM concerning the 16th Embodiment of this invention. 本発明の第１６実施の形態に関わるＥＥＰＲＯＭを示す図。The figure which shows EEPROM concerning the 16th Embodiment of this invention. 図８９のＥＥＰＲＯＭのシャント領域の構成例を示す図。FIG. 90 is a diagram showing a configuration example of a shunt area of the EEPROM of FIG. 図８９のＥＥＰＲＯＭのシャント領域の構成例を示す図。FIG. 90 is a diagram showing a configuration example of a shunt area of the EEPROM of FIG. 図９０のＥＥＰＲＯＭのシャント領域の構成例を示す図。FIG. 91 is a diagram showing a configuration example of a shunt area of the EEPROM of FIG. 90. 図９０のＥＥＰＲＯＭのシャント領域の構成例を示す図。FIG. 91 is a diagram showing a configuration example of a shunt area of the EEPROM of FIG. 90. 図９０のＥＥＰＲＯＭのシャント領域の構成例を示す図。FIG. 91 is a diagram showing a configuration example of a shunt area of the EEPROM of FIG. 90. 図９０のＥＥＰＲＯＭのシャント領域の構成例を示す図。FIG. 91 is a diagram showing a configuration example of a shunt area of the EEPROM of FIG. 90. 図９０のＥＥＰＲＯＭのシャント領域の構成例を示す図。FIG. 91 is a diagram showing a configuration example of a shunt area of the EEPROM of FIG. 90. 図９０のＥＥＰＲＯＭのシャント領域の構成例を示す図。FIG. 91 is a diagram showing a configuration example of a shunt area of the EEPROM of FIG. 90. ロウデコーダとメモリセルアレイの配置例を示す図。The figure which shows the example of arrangement | positioning of a row decoder and a memory cell array. ロウデコーダとメモリセルアレイの配置例を示す図。The figure which shows the example of arrangement | positioning of a row decoder and a memory cell array. ロウデコーダとメモリセルアレイの配置例を示す図。The figure which shows the example of arrangement | positioning of a row decoder and a memory cell array. ロウデコーダとメモリセルアレイの配置例を示す図。The figure which shows the example of arrangement | positioning of a row decoder and a memory cell array. 本発明のＥＥＰＲＯＭのシャント領域の構成例を示す図。The figure which shows the structural example of the shunt area | region of EEPROM of this invention. 本発明のＥＥＰＲＯＭのシャント領域の構成例を示す図。The figure which shows the structural example of the shunt area | region of EEPROM of this invention. 本発明のＥＥＰＲＯＭのシャント領域の構成例を示す図。The figure which shows the structural example of the shunt area | region of EEPROM of this invention. 本発明のＥＥＰＲＯＭのシャント領域の構成例を示す図。The figure which shows the structural example of the shunt area | region of EEPROM of this invention. 本発明のＥＥＰＲＯＭのシャント領域の構成例を示す図。The figure which shows the structural example of the shunt area | region of EEPROM of this invention. 本発明のＥＥＰＲＯＭのシャント領域の構成例を示す図。The figure which shows the structural example of the shunt area | region of EEPROM of this invention. ＮＯＲセル型ＥＥＰＲＯＭのメモリセルアレイ領域の回路図。The circuit diagram of the memory cell array area | region of NOR cell type | mold EEPROM. ＤＩＮＯＲセル型ＥＥＰＲＯＭのメモリセルアレイ領域の回路図。The circuit diagram of the memory cell array area | region of a DINOR cell type EEPROM. ＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイ領域の回路図。4 is a circuit diagram of a memory cell array region of an AND cell type EEPROM. FIG. 選択トランジスタ付ＮＯＲセル型ＥＥＰＲＯＭの回路図。The circuit diagram of the NOR cell type EEPROM with a selection transistor. ウェハ及びメモリチップの概略を示す図。The figure which shows the outline of a wafer and a memory chip. 素子分離領域とアクティブ領域のレイアウトの第１例を示す平面図。The top view which shows the 1st example of the layout of an element isolation region and an active region. 図１１４に選択ゲート線及びワード線を追加した図。114 is a diagram in which selection gate lines and word lines are added to FIG. 図１１４に選択ゲート線及びワード線を追加した図。114 is a diagram in which selection gate lines and word lines are added to FIG. 図１１４のレイアウトでのＣＭＰ前の状態を示す断面図。FIG. 115 is a cross-sectional view showing a state before CMP in the layout of FIG. 114. 図１１４のレイアウトでのＣＭＰ後の状態を示す断面図。114 is a cross-sectional view showing a state after CMP in the layout of FIG. 素子分離領域とアクティブ領域のレイアウトの第２例を示す平面図。The top view which shows the 2nd example of the layout of an element isolation region and an active region. シャント領域ＱＱ内のＳＴＩ部の幅Ｈ１及び間隔Ｈ２を示す図。The figure which shows the width | variety H1 and the space | interval H2 of the STI part in shunt area | region QQ. 図１１９に選択ゲート線及びワード線を追加した図。119 is a diagram in which selection gate lines and word lines are added to FIG. 図１１９に選択ゲート線及びワード線を追加した図。119 is a diagram in which selection gate lines and word lines are added to FIG. 図１１９のレイアウトでのＣＭＰ前の状態を示す断面図。119 is a cross-sectional view showing a state before CMP in the layout of FIG. 図１１９のレイアウトでのＣＭＰ後の状態を示す断面図。119 is a cross-sectional view showing a state after CMP in the layout of FIG. ＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイ領域の回路図。The circuit diagram of the memory cell array area | region of NAND cell type EEPROM. ＮＡＮＤセルユニットを示す平面図。The top view which shows a NAND cell unit. 図１２６の等価回路を示す図。The figure which shows the equivalent circuit of FIG. 図１２６のＣＸＸＶＩＩＩ−ＣＸＸＶＩＩＩ線に沿う断面図。Sectional drawing which follows the CXXVIII-CXXVIII line | wire of FIG. 図１２６のＣＸＸＩＸ−ＣＸＸＩＸ線に沿う断面図。FIG. 127 is a sectional view taken along line CXXIX-CXXIX in FIG. 126. 図１２６のＣＸＸＸ−ＣＸＸＸ線に沿う断面図。FIG. 127 is a sectional view taken along line CXXX-CXXX in FIG. 126. ＮＡＮＤセル領域とシャント領域の配置例を示す図。The figure which shows the example of arrangement | positioning of a NAND cell area | region and a shunt area | region. シャント領域の構成例を示す平面図。The top view which shows the structural example of a shunt area | region. 図１３２の領域Ａ１内の構成を示す図。The figure which shows the structure in area | region A1 of FIG. 図１３２の領域Ａ２内の構成を示す図。The figure which shows the structure in area | region A2 of FIG. 図１３３のＥＥＰＲＯＭの一部を立体的に示す図。The figure which shows a part of EEPROM of FIG. 133 in three dimensions. 図１３３及び図１３４のＥＥＰＲＯＭの動作例を示す波形図。FIG. 135 is a waveform diagram showing an operation example of the EEPROM of FIGS. 133 and 134.

以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。   The best mode for carrying out an example of the present invention will be described below in detail with reference to the drawings.

図１は、本発明の第１実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの平面パターンを示している。図２は、図１の領域Ａ１内を詳細に示す図、図３は、図１の領域Ａ２内を詳細に示す図である。   FIG. 1 shows a plane pattern of a NAND cell type EEPROM according to the first embodiment of the present invention. 2 is a diagram showing in detail the area A1 in FIG. 1, and FIG. 3 is a diagram showing in detail the area A2 in FIG.

メモリセルアレイは、複数のブロックＢＬＯＣＫｉ−１，ＢＬＯＣＫｉ，ＢＬＯＣＫｉ＋１，…から構成されている。各ブロック内には、ロウ方向に延びる複数本のワード線（制御ゲート線＝制御ゲート電極）ＣＧ１〜ＣＧ８及び選択ゲート線ＳＧ１，ＳＧ２が配置されている。カラム方向に延びる複数本のビット線ＢＬは、各ブロックに共通になっている。   The memory cell array is composed of a plurality of blocks BLOCKi-1, BLOCKi, BLOCKi + 1,. In each block, a plurality of word lines (control gate lines = control gate electrodes) CG1 to CG8 and select gate lines SG1, SG2 extending in the row direction are arranged. A plurality of bit lines BL extending in the column direction are common to each block.

シャント領域ＱＱは、ロウ方向に一定間隔で設けられている。シャント領域ＱＱでは、選択ゲート線ＳＧ１，ＳＧ２と、この選択ゲート線ＳＧ１，ＳＧ２よりも上層に形成され、かつ、低抵抗の選択ゲートバイパス線２１ｉ，２１ｉ−１との接続が行われる。本例では、ドレイン側の選択ゲート線ＳＧ１に対して選択ゲートバイパス線２１ｉ，２１ｉ−１を設ける場合について検討する。   The shunt regions QQ are provided at regular intervals in the row direction. In the shunt region QQ, the selection gate lines SG1 and SG2 are connected to the selection gate bypass lines 21i and 21i-1 which are formed above the selection gate lines SG1 and SG2 and have low resistance. In this example, a case where selection gate bypass lines 21i and 21i-1 are provided for the drain-side selection gate line SG1 will be considered.

ここで、選択ゲートバイパス線を設ける意義について述べる。   Here, the significance of providing the selection gate bypass line will be described.

メモリセルアレイは、大容量になればなる程、微細かつ膨大な数のメモリセルから構成されることになり、チップ上に占める面積も非常に大きくなる。これに伴い、メモリセルアレイ上に配置される選択ゲート線ＳＧ１，ＳＧ２も、細くかつ長くなる。このため、選択ゲート線ＳＧ１，ＳＧ２の配線抵抗は、非常に高くなる。   The larger the capacity of the memory cell array, the smaller and enormous number of memory cells, and the larger the area occupied on the chip. As a result, the select gate lines SG1 and SG2 arranged on the memory cell array are also thin and long. For this reason, the wiring resistance of the select gate lines SG1 and SG2 becomes very high.

一方、ブロックの選択／非選択の制御は、選択ゲート線ＳＧ１，ＳＧ２の電位により行われる。つまり、ブロックの選択／非選択は、選択ゲートトランジスタのオン／オフにより決定される。ここで、ブロックの選択動作を高速にし、メモリ動作の信頼性を向上させるためには、選択ゲート線ＳＧ１，ＳＧ２の充放電時間を短縮する必要がある。   On the other hand, block selection / non-selection control is performed by the potentials of the selection gate lines SG1 and SG2. That is, the selection / non-selection of the block is determined by turning on / off the selection gate transistor. Here, in order to increase the speed of the block selection operation and improve the reliability of the memory operation, it is necessary to shorten the charge / discharge time of the selection gate lines SG1 and SG2.

そこで、選択ゲート線ＳＧ１，ＳＧ２の充放電時間を短縮するために、選択ゲート線ＳＧ１，ＳＧ２よりも低抵抗（例えば、ワード線ＣＧ１，ＣＧ２に影響されずに配線幅を広くでき、低抵抗材料から構成できる。）の選択ゲートバイパス線２１ｉ，２１ｉ−１が設けられる。   Therefore, in order to shorten the charging / discharging time of the selection gate lines SG1, SG2, the resistance can be made lower than that of the selection gate lines SG1, SG2 (for example, the wiring width can be increased without being affected by the word lines CG1, CG2, and the low resistance material). Selection gate bypass lines 21i and 21i-1 are provided.

ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１とブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１は、互いに隣接している。選択ゲート線ＳＧ１は、ワード線（制御ゲート電極）ＣＧ１〜ＣＧ８と同一層に形成されており、選択ゲート線ＳＧ１は、ワード線ＣＧ１〜ＣＧ８と同様に、細くかつ長くなっている。   The selection gate line SG1 in the block BLOCKi-1 and the selection gate line SG1 in the block BLOCKi are adjacent to each other. The selection gate line SG1 is formed in the same layer as the word lines (control gate electrodes) CG1 to CG8, and the selection gate line SG1 is thin and long like the word lines CG1 to CG8.

ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１を選択ゲートバイパス線２１ｉ−１に接続するためのコンタクト部Ｘ１と、ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１を選択ゲートバイパス線２１ｉに接続するためのコンタクト部Ｘ２は、カラム方向において互いに対向しておらず、ロウ方向に一定間隔で交互に配置されている。   A contact part X1 for connecting the selection gate line SG1 in the block BLOCKi-1 to the selection gate bypass line 21i-1, and a contact part X2 for connecting the selection gate line SG1 in the block BLOCKi to the selection gate bypass line 21i. Are not opposed to each other in the column direction, and are alternately arranged at regular intervals in the row direction.

ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１ｉ−１は、ブロックＢＬＯＣＫｉ内のワード線（制御ゲート電極）ＣＧ１上に配置されている。また、ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１ｉは、ブロックＢＬＯＣＫｉ−１内のワード線（制御ゲート電極）ＣＧ１上に配置されている。   The selection gate bypass line 21i-1 connected to the selection gate line SG1 in the block BLOCKi-1 is disposed on the word line (control gate electrode) CG1 in the block BLOCKi. The selection gate bypass line 21i connected to the selection gate line SG1 in the block BLOCKi is disposed on the word line (control gate electrode) CG1 in the block BLOCKi-1.

つまり、選択ゲートバイパス線２１ｉ−１は、それが接続される選択ゲート線ＳＧ１が存在するブロックＢＬＯＣＫｉ−１とは異なるブロックＢＬＯＣＫｉ内に配置され、選択ゲートバイパス線２１ｉは、それが接続される選択ゲート線ＳＧ１が存在するブロックＢＬＯＣＫｉとは異なるブロックＢＬＯＣＫｉ−１内に配置されている。   In other words, the selection gate bypass line 21i-1 is arranged in a block BLOCKi different from the block BLOCKi-1 where the selection gate line SG1 to which the selection gate bypass line SG1 is connected exists, and the selection gate bypass line 21i is selected to be connected thereto. The gate line SG1 is arranged in a block BLOCKi-1 different from the block BLOCKi in which the gate line SG1 exists.

なお、本例では、選択ゲートバイパス線２１ｉ−１，２１ｉは、それが接続される選択ゲート線ＳＧ１が存在するブロックとは異なるブロック内のワード線ＣＧ１上に配置されているが、これに限らず、他のワード線上又は複数のワード線上に配置されるようにしてもよい。   In this example, the selection gate bypass lines 21i-1 and 21i are arranged on the word line CG1 in a block different from the block in which the selection gate line SG1 to which the selection gate bypass line 21i is connected is present. Instead, it may be arranged on another word line or a plurality of word lines.

図４は、図３のパターンの一部を立体的に見たものである。   FIG. 4 is a three-dimensional view of a part of the pattern of FIG.

ロウ方向に延びる選択ゲート線１６9 は、シャント領域ＱＱにおいて切断され、その切断された部分では、選択ゲート線ＳＧ１（１４9 ）が剥き出しになっている。実際に、選択ゲートトランジスタＳ１の選択ゲート電極として機能するのは、選択ゲート線ＳＧ１（１４9 ）であり、選択ゲート線ＳＧ１（１４9 ）と選択ゲートバイパス線２１ｉ−１のコンタクト部Ｘ１は、この剥き出しになった選択ゲート線ＳＧ１（１４9 ）上に設けられる。 The selection gate line 16 9 extending in the row direction is cut in the shunt region QQ, and the selection gate line SG1 (14 9 ) is exposed in the cut portion. Actually, the selection gate line SG1 (14 9 ) functions as the selection gate electrode of the selection gate transistor S1, and the contact portion X1 between the selection gate line SG1 (14 9 ) and the selection gate bypass line 21i-1 It is provided on the exposed selection gate line SG1 (14 9 ).

大きなコンタクト部Ｘ１を確保するために、シャント領域ＱＱ内における選択ゲート線１６9 が切断された部分において、選択ゲート線ＳＧ１（１４9 ）の幅は、シャント領域ＱＱ外よりも広くなっている。 In order to secure a large contact portion X1, at a portion where the select gate lines 16 9 is cut in the shunt region QQ, the width of the select gate lines SG1 (14 9) is wider than the outer shunt region QQ.

上述の構成を有するＮＡＮＤセル型ＥＥＰＲＯＭの特徴は、選択ゲートバイパス線２１ｉ−１，２１ｉが、これに対応する選択ゲート線ＳＧ１が存在するブロックとは異なるブロック内に存在している点にある。つまり、選択されたブロック内の選択ゲート線に接続される選択ゲートバイパス線は、選択されていないブロック内に配置されている。   The NAND cell type EEPROM having the above-described configuration is characterized in that the selection gate bypass lines 21i-1 and 21i exist in a block different from the block in which the corresponding selection gate line SG1 exists. That is, the selection gate bypass line connected to the selection gate line in the selected block is arranged in the unselected block.

よって、選択されたブロック内の選択ゲート線に接続される選択ゲートバイパス線にブロックを選択するための電源電位Ｖｃｃが印加されたとき、選択されたブロック内のワード線の電位が容量カップリングにより上昇するという事態が生じないため、誤読み出しを防止することができる。   Therefore, when the power supply potential Vcc for selecting a block is applied to the selection gate bypass line connected to the selection gate line in the selected block, the potential of the word line in the selected block is caused by capacitive coupling. Since the situation of rising does not occur, erroneous reading can be prevented.

この点については、本発明のメモリの動作の説明で詳述する。   This point will be described in detail in the description of the operation of the memory of the present invention.

また、選択ゲート線ＳＧ１には、低抵抗の選択ゲートバイパス線２１ｉ−１，２１ｉが接続されているため、選択ゲート線ＳＧ１を充電する時間を短くでき、動作速度を速くできる。また、選択ゲートバイパス線２１ｉ−１，２１ｉは、狭い間隔で配置されるワード線ＣＧ１〜ＣＧ８及び選択ゲート線ＳＧ１，ＳＧ２の上層に形成されるため、デザインルールによる制約も緩やかになる。   Further, since the selection gate line SG1 is connected to the selection gate bypass lines 21i-1 and 21i having low resistance, the time for charging the selection gate line SG1 can be shortened and the operation speed can be increased. In addition, since the selection gate bypass lines 21i-1 and 21i are formed in the upper layers of the word lines CG1 to CG8 and the selection gate lines SG1 and SG2 that are arranged at a narrow interval, the restrictions due to the design rules are relaxed.

図５は、図２及び図３メモリセルアレイ内の１つのＮＡＮＤセルユニット及びその近傍の平面パターンを示している。図６は、図５の１つのＮＡＮＤセルユニットの等価回路図である。また、図７は、図５のＶＩＩ−ＶＩＩ線に沿う断面図、図８は、図５のＶＩＩＩ−ＶＩＩＩ線に沿う断面図、図９は、図５のＩＸ−ＩＸ線に沿う断面図である。   FIG. 5 shows one NAND cell unit in the memory cell array of FIGS. 2 and 3 and a planar pattern in the vicinity thereof. FIG. 6 is an equivalent circuit diagram of one NAND cell unit of FIG. 7 is a sectional view taken along line VII-VII in FIG. 5, FIG. 8 is a sectional view taken along line VIII-VIII in FIG. 5, and FIG. 9 is a sectional view taken along line IX-IX in FIG. is there.

ｐ型シリコン基板（又はｐ型ウェル領域）１１上には、素子分離酸化膜１２が形成される。素子分離酸化膜１２は、素子領域を取り囲むように形成される。素子領域には、ＮＡＮＤセルユニットが形成される。   An element isolation oxide film 12 is formed on the p-type silicon substrate (or p-type well region) 11. The element isolation oxide film 12 is formed so as to surround the element region. A NAND cell unit is formed in the element region.

本例では、１つのＮＡＮＤセルユニットは、直列接続された８個のメモリセルＭ１〜Ｍ８からなるＮＡＮＤ列とその両端に接続される選択トランジスタＳ１，Ｓ２から構成される。   In this example, one NAND cell unit includes a NAND string composed of eight memory cells M1 to M8 connected in series and select transistors S1 and S2 connected to both ends thereof.

１つのＮＡＮＤセルユニットが形成される素子領域においては、シリコン基板１１上にゲート絶縁膜１３を介して浮遊ゲート電極１４1 ，１４2 ，…１４8 が形成される。この浮遊ゲート電極１４1 ，１４2 ，…１４8 上には、層間絶縁膜１５を介して制御ゲート電極１６1 ，１６2 ，…１６8 が形成される。 In one element region NAND cell unit is formed, the floating gate electrode 14 1 via a gate insulating film 13 on the silicon substrate 11, 14 2, ... 14 8 is formed. The floating gate electrode 14 1, 14 2, on ... 14 8, the control gate electrode 16 1 via an interlayer insulating film 15, 16 2, ... 16 8 is formed.

また、シリコン基板１１上にゲート絶縁膜１３を介して選択ゲート電極１４9 ，１４10，１６9 ，１６10が形成される。選択ゲート電極１４9 ，１４10，１６9 ，１６10は、浮遊ゲート電極１４1 ，１４2 ，…１４8 及び制御ゲート電極１６1 ，１６2 ，…１６8 と同時に形成される。 In addition, select gate electrodes 14 9 , 14 10 , 16 9 and 16 10 are formed on the silicon substrate 11 via the gate insulating film 13. Select gate electrodes 14 9, 14 10, 16 9, 16 10, floating gate electrode 14 1, 14 2, ... 14 8 and the control gate electrode 16 1, 16 2, ... 16 8 simultaneously formed.

なお、本例では、選択ゲート電極１４9 ，１４10，１６9 ，１６10のうち実際にゲート電極として機能するのは、下層となる選択ゲート電極１４9 ，１４10である。但し、下層の選択ゲート電極１４9 ，１４10と上層の選択ゲート電極１６9 ，１６10を電気的に接続し、両電極を実際に機能させてもよい。 In this example, of the selection gate electrodes 14 9 , 14 10 , 16 9 and 16 10 , the lower selection gate electrodes 14 9 and 14 10 actually function as gate electrodes. However, the lower selection gate electrodes 14 9 and 14 10 and the upper selection gate electrodes 16 9 and 16 10 may be electrically connected so that both electrodes actually function.

シリコン基板１１中には、ｎ型拡散層１９1 ，１９2 ，…１９9 が形成される。ｎ型拡散層１９1 ，１９2 ，…１９9 は、互いに隣接する２つのトランジスタ（メモリセル及び選択トランジスタ）において共有されている。ドレイン側の最も端に存在する拡散層１９0 は、ビット線ＢＬに接続され、ソース側の最も端に存在する拡散層１９10は、ソース線ＳＬに接続される。 In the silicon substrate 11, n-type diffusion layer 19 1, 19 2, ... 19 9 is formed. n-type diffusion layer 19 1, 19 2, ... 19 9 is shared two transistors (memory cells and select transistors) which are adjacent to each other. Diffusion layer 19 0 existing in the endmost drain side is connected to the bit line BL, and the diffusion layer 19 10 present in the endmost source side is connected to a source line SL.

メモリセルＭ１〜Ｍ８及び選択トランジスタＳ１，Ｓ２は、シリコン基板１１上に形成された層間絶縁膜（例えば、シリコン酸化膜）１７により覆われている。層間絶縁膜１７上には、ビット線１８（ＢＬ）が形成される。   The memory cells M1 to M8 and the select transistors S1 and S2 are covered with an interlayer insulating film (for example, silicon oxide film) 17 formed on the silicon substrate 11. A bit line 18 (BL) is formed on the interlayer insulating film 17.

制御ゲート電極１６1 ，１６2 ，…１６8 及び選択ゲート電極１６9 ，１６10が形成される層よりも上層で、かつ、ビット線ＢＬが形成される層よりも下層には、選択ゲートバイパス線２１ｉ−１，２１ｉが形成される。 The control gate electrodes 16 1 , 16 2 ,... 16 8 and the selection gate electrodes 16 9 , 16 10 are above the layer where the selection gate electrodes 16 9 , 16 10 are formed and below the layer where the bit line BL is formed. Lines 21i-1 and 21i are formed.

ブロックＢＬＯＣＫｉ−１内の選択ゲートバイパス線２１ｉは、ブロックＢＬＯＣＫｉ内のドレイン側の選択トランジスタＳ１の選択ゲート電極１６9 に接続され、ブロックＢＬＯＣＫｉ内の選択ゲートバイパス線２１ｉ−１は、ブロックＢＬＯＣＫｉ−１内のドレイン側の選択トランジスタＳ１の選択ゲート電極１６9 に接続されている。 Select gate bypass line 21i in the block BLOCKi-1 is connected to the selection gate electrodes 16 9 of the drain side select transistors S1 in a block BLOCKi, selection gate bypass line 21i-1 in the block BLOCKi are block BLOCKi-1 It is connected to the select gate electrodes 16 9 of the drain side select transistors S1 of the inner.

図１０は、本発明の第１実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの動作タイミングを示している。   FIG. 10 shows the operation timing of the NAND cell type EEPROM according to the first embodiment of the present invention.

読出し動作（ワード線ＣＧ１が選択される場合）は、従来と同様に、以下の順番で行われる。   The read operation (when the word line CG1 is selected) is performed in the following order as in the prior art.

（１） ビット線ＢＬを電源電位Ｖｃｃにプリチャージした後、フローティング状態にする。 (1) The bit line BL is precharged to the power supply potential Vcc and then brought into a floating state.

（２） 選択ブロック内の非選択ワード線ＣＧ２〜ＣＧ８及び選択ゲート線ＳＧ２に対して電源電位Ｖｃｃの充電を開始する。この時、選択ワード線ＣＧ１は、０Ｖを維持する。 (2) The charging of the power supply potential Vcc is started for the unselected word lines CG2 to CG8 and the selection gate line SG2 in the selected block. At this time, the selected word line CG1 is maintained at 0V.

（３） 選択ゲート線ＳＧ１に対して電源電位Ｖｃｃの充電を開始し、この後、この状態をしばらく保持する。 (3) The charging of the power supply potential Vcc is started with respect to the selection gate line SG1, and then this state is maintained for a while.

ここで、選択ワード線ＣＧ１に繋がる選択メモリセルのデータが“０”のときは、選択メモリセルがオン状態になり、ビット線ＢＬの電位が低下する。一方、選択メモリセルのデータが“１”のときは、選択メモリセルがオフ状態になるため、ビット線ＢＬは、電源電位Ｖｃｃを維持する。   Here, when the data of the selected memory cell connected to the selected word line CG1 is “0”, the selected memory cell is turned on, and the potential of the bit line BL is lowered. On the other hand, when the data in the selected memory cell is “1”, the selected memory cell is turned off, so that the bit line BL maintains the power supply potential Vcc.

（４） 選択ブロック内の非選択ワード線ＣＧ２〜ＣＧ８及び選択ゲート線ＳＧ１，ＳＧ２を０Ｖにする。 (4) Unselected word lines CG2 to CG8 and select gate lines SG1 and SG2 in the selected block are set to 0V.

本例のＮＡＮＤセル型ＥＥＰＲＯＭでは、選択ゲート線ＳＧ１に選択ゲートバイパス線２１ｉ−１，２１ｉが接続される。この選択ゲートバイパス線２１ｉ−１，２１ｉの抵抗は、選択ゲート線ＳＧ２やワード線ＣＧ１〜ＣＧ８の抵抗に比べて大幅に低くなっている。よって、選択ゲート線ＳＧ１の充放電時間は、選択ゲートバイパス線に接続されないワード線ＣＧ１〜ＣＧ８や選択ゲート線ＳＧ２の充放電時間に比べて遥かに短くなる。   In the NAND cell type EEPROM of this example, the selection gate bypass lines 21i-1 and 21i are connected to the selection gate line SG1. The resistances of the selection gate bypass lines 21i-1 and 21i are significantly lower than the resistances of the selection gate line SG2 and the word lines CG1 to CG8. Therefore, the charging / discharging time of the selection gate line SG1 is much shorter than the charging / discharging time of the word lines CG1 to CG8 and the selection gate line SG2 that are not connected to the selection gate bypass line.

即ち、選択ゲート線ＳＧ１の電位が０ＶからＶｃｃ又はＶｃｃから０Ｖに変化する速度（波形が急峻）は、ワード線ＣＧ１〜ＣＧ８や選択ゲート線ＳＧ２が０ＶからＶｃｃ又はＶｃｃから０Ｖに変化する速度（波形がなだらか）よりも速くなる。   That is, the speed at which the potential of the selection gate line SG1 changes from 0V to Vcc or Vcc to 0V (the waveform is steep) is the speed at which the word lines CG1 to CG8 and the selection gate line SG2 change from 0V to Vcc or Vcc to 0V ( The waveform is gentler).

従って、選択ゲート線ＳＧ１に対する電源電位Ｖｃｃの充電時期（上述の（３）工程）を、ワード線ＣＧ１〜ＣＧ８や選択ゲート線ＳＧ２に対する電源電位Ｖｃｃの充電時期（上述の（２）工程）より遅くした場合にも、動作時間を長くすることなく、読み出し動作を行うことができる。   Therefore, the charging timing of the power supply potential Vcc for the selection gate line SG1 (step (3) described above) is later than the charging timing of the power supply potential Vcc for the word lines CG1 to CG8 and the selection gate line SG2 (step (2) described above). In this case, the read operation can be performed without increasing the operation time.

つまり、ビット線ＢＬの放電開始のタイミング（データの読み出しのタイミング）を選択ゲート線ＳＧ１の充電タイミングにより制御することができる。   That is, the timing of starting the discharge of the bit line BL (data reading timing) can be controlled by the charging timing of the selection gate line SG1.

ところで、従来の構成では、例えば、ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線が、ブロックＢＬＯＣＫｉ内のワード線（制御ゲート電極）の真上に、ワード線を覆うようにして配置されていたため、選択ゲートバイパス線とワード線の間に容量カップリングが発生していた。よって、選択ゲートバイパス線の電位の上昇により、選択ワード線（通常は０Ｖ）の電位も上昇し、誤読み出しが生じていた。   By the way, in the conventional configuration, for example, the selection gate bypass line connected to the selection gate line SG1 in the block BLOCKi covers the word line directly above the word line (control gate electrode) in the block BLOCKi. As a result, capacitance coupling has occurred between the select gate bypass line and the word line. Therefore, the potential of the selected word line (usually 0 V) is increased due to the increase of the potential of the selection gate bypass line, and erroneous reading occurs.

しかし、本発明の構成では、例えば、ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１ｉ−１は、ブロックＢＬＯＣＫｉ−１とは異なるブロックＢＬＯＣＫｉ内に配置される。   However, in the configuration of the present invention, for example, the selection gate bypass line 21i-1 connected to the selection gate line SG1 in the block BLOCKi-1 is arranged in a block BLOCKi different from the block BLOCKi-1.

よって、例えば、ブロックＢＬＯＣＫｉ−１が選択された場合において、選択ゲートバイパス線２１ｉ−１の電位の上昇に伴い、選択ゲートバイパス線とワード線の容量カップリングにより上昇するワード線（通常は０Ｖ）ＣＧ１は、非選択ブロックＢＬＯＣＫｉ−１内に存在する。   Therefore, for example, when the block BLOCKi-1 is selected, the word line that rises due to capacitive coupling between the selection gate bypass line and the word line as the potential of the selection gate bypass line 21i-1 increases (usually 0V) CG1 exists in the non-selected block BLOCKi-1.

つまり、選択されたブロックＢＬＯＣＫｉ内の選択ワード線の電位（通常は０Ｖ）が誤って上昇するということがなくなるため、データ読み出し時における誤読み出しが防止される。   That is, the potential (usually 0 V) of the selected word line in the selected block BLOCKi is not erroneously increased, and erroneous reading during data reading is prevented.

このように、本発明のＮＡＮＤセル型ＥＥＰＲＯＭによれば、選択ブロック内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線が、選択ブロックのビット線コンタクト側に隣接する非選択ブロック内に配置される。このため、読み出し動作時に、選択ゲートバイパス線（０Ｖ→Ｖｃｃ）とワード線（制御ゲート電極）との容量カップリングにより電位が変動するワード線は、選択ブロックのビット線コンタクト側に隣接する非選択ブロック内にある。   Thus, according to the NAND cell type EEPROM of the present invention, the selection gate bypass line connected to the selection gate line SG1 in the selected block is arranged in the non-selected block adjacent to the bit line contact side of the selected block. The For this reason, during a read operation, a word line whose potential varies due to capacitive coupling between the select gate bypass line (0 V → Vcc) and the word line (control gate electrode) is not selected adjacent to the bit line contact side of the selected block. In the block.

また、非選択ブロック内では、選択ゲート線ＳＧ１，ＳＧ２は、０Ｖに設定され、選択ゲートトランジスタＳ１，Ｓ２は、オフ状態になっている。このため、非選択ブロック内では、ＮＡＮＤセルユニットは、ビット線ＢＬから切断された状態（ビット線ＢＬの放電パスが遮断された状態）となっており、容量カップリングの影響により、ワード線（制御ゲート電極）の電位が上昇しても、誤ってビット線ＢＬが放電されることはない。   In the non-selected block, the selection gate lines SG1 and SG2 are set to 0V, and the selection gate transistors S1 and S2 are in an off state. Therefore, in the non-selected block, the NAND cell unit is in a state disconnected from the bit line BL (a state in which the discharge path of the bit line BL is interrupted), and the word line ( Even if the potential of the control gate electrode) rises, the bit line BL is not accidentally discharged.

一方、選択ブロック内に配置される選択ゲートバイパス線は、選択ブロックのビット線コンタクト側に隣接する非選択ブロック内の選択ゲート線ＳＧ１に接続され、０Ｖに固定されたままとなる。よって、選択ブロック内では、選択ゲートバイパス線とワード線の容量カップリングにより、ワード線（制御ゲート電極）の電位が上昇することがない。   On the other hand, the selection gate bypass line arranged in the selected block is connected to the selection gate line SG1 in the non-selected block adjacent to the bit line contact side of the selected block and remains fixed at 0V. Therefore, in the selected block, the potential of the word line (control gate electrode) does not increase due to capacitive coupling between the selection gate bypass line and the word line.

また、選択ブロック内のワード線上には、０Ｖに固定された選択ゲートバイパス線が配置されるため、データ読み出し時にノイズが発生し難くなる。   Further, since the selection gate bypass line fixed at 0V is arranged on the word line in the selected block, noise is hardly generated at the time of data reading.

従って、図１０に示すように、正常なデータ読み出し動作を実現できる。   Therefore, a normal data read operation can be realized as shown in FIG.

本発明は、上述したような実施の形態に限定されるものではなく、種々の変更が可能である。   The present invention is not limited to the embodiment described above, and various modifications can be made.

以下、本発明の他の実施の形態について順次説明する。   Hereinafter, other embodiments of the present invention will be sequentially described.

図１１及び図１２は、本発明の第２実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの平面パターンを示している。図１１は、図１の領域Ａ１を詳細に示す図であり、図１２は、図１の領域Ａ２を詳細に示す図である。   11 and 12 show a plane pattern of a NAND cell type EEPROM according to the second embodiment of the present invention. FIG. 11 is a diagram showing in detail the area A1 in FIG. 1, and FIG. 12 is a diagram showing in detail the area A2 in FIG.

本例のＥＥＰＲＯＭは、上述の第１実施の形態のＥＥＰＲＯＭと比べると、選択ブロック内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線が当該選択ブロック内に存在する点において相違している。   The EEPROM of this example is different from the EEPROM of the first embodiment described above in that a selection gate bypass line connected to the selection gate line SG1 in the selection block exists in the selection block.

つまり、ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１ｉ−１は、ブロックＢＬＯＣＫｉ−１内に配置され、ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１ｉは、ブロックＢＬＯＣＫｉ内に配置されている。   In other words, the selection gate bypass line 21i-1 connected to the selection gate line SG1 in the block BLOCKi-1 is arranged in the block BLOCKi-1, and the selection gate bypass line connected to the selection gate line SG1 in the block BLOCKi-1. 21i is arranged in the block BLOCKi.

本実施の形態のＥＥＰＲＯＭの特徴は、以下の点にある。   The feature of the EEPROM of the present embodiment is as follows.

選択ゲートバイパス線２１ｉ−１，２１ｉは、選択ゲート線ＳＧ１のソース側エッジよりもドレイン（ビット線コンタクト部）側に配置されている。つまり、選択ゲートバイパス線２１ｉ−１，２１ｉは、ワード線ＣＧ１，ＣＧ２，…上に配置されない。   The selection gate bypass lines 21i-1 and 21i are arranged on the drain (bit line contact portion) side with respect to the source side edge of the selection gate line SG1. That is, the select gate bypass lines 21i-1, 21i are not arranged on the word lines CG1, CG2,.

実際には、選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１ｉ−１，２１ｉは、ブロックＢＬＯＣＫｉ−１，ＢＬＯＣＫｉごとに設けられるため、隣接する選択ゲートバイパス線２１ｉ−１，２１ｉの短絡を防止するため、選択ゲートバイパス線２１ｉ−１，２１ｉは、ビット線コンタクト部（の中央部）から選択ゲート線ＳＧ１のソース側エッジまでの範囲内に形成される。   Actually, since the selection gate bypass lines 21i-1 and 21i connected to the selection gate line SG1 are provided for each of the blocks BLOCKi-1 and BLOCKi, a short circuit between the adjacent selection gate bypass lines 21i-1 and 21i is prevented. Therefore, the select gate bypass lines 21i-1 and 21i are formed within a range from the bit line contact portion (the center portion thereof) to the source side edge of the select gate line SG1.

このように、選択ブロック内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線は、当該選択ブロック内に配置されるが、ワード線（制御ゲート電極）上には配置されないため、選択ゲートバイパス線とワード線の間の容量を極めて小さくできる。   As described above, the selection gate bypass line connected to the selection gate line SG1 in the selection block is arranged in the selection block, but is not arranged on the word line (control gate electrode). And the capacitance between the word lines can be made extremely small.

従って、図１３に示すように、選択ブロック内において、選択ゲートバイパス線とワード線の容量カップリングによるワード線（制御ゲート電極）の電位の変動量ΔＶは、無視できる程小さく、０Ｖとみなしてもよい。よって、ビット線ＢＬの誤った放電を防ぐことができ、データ読み出し動作の信頼性を大幅に向上できる。   Therefore, as shown in FIG. 13, in the selected block, the fluctuation amount ΔV of the potential of the word line (control gate electrode) due to capacitive coupling between the selection gate bypass line and the word line is negligibly small and is regarded as 0V. Also good. Therefore, erroneous discharge of the bit line BL can be prevented, and the reliability of the data read operation can be greatly improved.

また、低抵抗の選択ゲートバイパス線を設けることにより、選択ゲート線の充電時間が速くなり、高速動作が可能となる。これに伴い、データ読み出しのタイミングを選択ゲート線の充電タイミングで制御できるようになる。   In addition, by providing a low-resistance select gate bypass line, the charge time of the select gate line is shortened, and high-speed operation is possible. Accordingly, the data read timing can be controlled by the charging timing of the selection gate line.

図１４は、本発明の第３実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの平面パターンを示している。図１４は、図１の領域Ａ１を詳細に示す図である。本例においては、図１の領域Ａ２に相当する図は省略する。   FIG. 14 shows a plane pattern of a NAND cell type EEPROM according to the third embodiment of the present invention. FIG. 14 is a diagram showing the area A1 in FIG. 1 in detail. In this example, the figure corresponding to the area A2 in FIG. 1 is omitted.

本例のＥＥＰＲＯＭは、上述の第２実施の形態のＥＥＰＲＯＭと比べると、選択ブロック内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線が当該選択ブロック内に存在する点において一致し、選択ゲートバイパス線２１ｉ−１，２１ｉのソース側のエッジが、最もドレイン（ビット線コンタクト部）寄りのワード線（制御ゲート電極）ＣＧ１のドレイン側エッジと選択ゲート線ＳＧ１のソース側エッジの間に配置される点において相違する。   Compared with the EEPROM of the second embodiment described above, the EEPROM of this example matches in that the selection gate bypass line connected to the selection gate line SG1 in the selection block exists in the selection block, and the selection gate The source side edges of the bypass lines 21i-1 and 21i are arranged between the drain side edge of the word line (control gate electrode) CG1 closest to the drain (bit line contact portion) and the source side edge of the selection gate line SG1. It is different in point.

言い換えれば、選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１ｉ−１，２１ｉは、最もドレイン（ビット線コンタクト部）寄りのワード線（制御ゲート電極）ＣＧ１のドレイン側エッジよりも、さらに、ドレイン（ビット線コンタクト部）側に配置されている。つまり、選択ゲートバイパス線２１ｉ−１，２１ｉは、ワード線ＣＧ１，ＣＧ２，…上に配置されない。   In other words, the selection gate bypass lines 21i-1 and 21i connected to the selection gate line SG1 are further drained from the drain side edge of the word line (control gate electrode) CG1 closest to the drain (bit line contact portion). It is arranged on the (bit line contact part) side. That is, the select gate bypass lines 21i-1, 21i are not arranged on the word lines CG1, CG2,.

実際には、選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１ｉ−１，２１ｉは、ブロックＢＬＯＣＫｉ−１，ＢＬＯＣＫｉごとに設けられるため、隣接する選択ゲートバイパス線２１ｉ−１，２１ｉの短絡を防止するため、選択ゲートバイパス線２１ｉ−１，２１ｉは、ビット線コンタクト部（の中央部）からワード線ＣＧ１のドレイン側エッジまでの範囲内に形成される。   Actually, since the selection gate bypass lines 21i-1 and 21i connected to the selection gate line SG1 are provided for each of the blocks BLOCKi-1 and BLOCKi, a short circuit between the adjacent selection gate bypass lines 21i-1 and 21i is prevented. Therefore, the select gate bypass lines 21i-1 and 21i are formed in a range from the bit line contact portion (the center portion thereof) to the drain side edge of the word line CG1.

このように、選択ブロック内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線は、当該選択ブロック内に配置されるが、ワード線（制御ゲート電極）上には配置されないため、選択ゲートバイパス線とワード線の間の容量を極めて小さくできる。   As described above, the selection gate bypass line connected to the selection gate line SG1 in the selection block is arranged in the selection block, but is not arranged on the word line (control gate electrode). And the capacitance between the word lines can be made extremely small.

従って、選択ブロック内において、選択ゲートバイパス線とワード線の容量カップリングによるワード線（制御ゲート電極）の電位の変動量ΔＶは、無視できる程小さく、ビット線ＢＬの誤った放電を防止できる。   Therefore, the amount of change ΔV in the potential of the word line (control gate electrode) due to capacitive coupling between the selection gate bypass line and the word line in the selected block is negligibly small, and erroneous discharge of the bit line BL can be prevented.

また、低抵抗の選択ゲートバイパス線を設けることで、選択ゲート線の充電時間が速くなり、高速動作が可能となる。これに伴い、データ読み出しのタイミングを選択ゲート線の充電タイミングで制御できるようになる。   In addition, by providing a low-resistance select gate bypass line, the charge time of the select gate line is shortened, and high-speed operation is possible. Accordingly, the data read timing can be controlled by the charging timing of the selection gate line.

図１５は、本発明の第４実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの平面パターンを示している。図１５は、図１の領域Ａ１を詳細に示す図である。本例においても、図１の領域Ａ２に相当する図は省略する。   FIG. 15 shows a plane pattern of a NAND cell type EEPROM according to the fourth embodiment of the present invention. FIG. 15 shows the area A1 in FIG. 1 in detail. Also in this example, a diagram corresponding to the region A2 in FIG. 1 is omitted.

本例のＥＥＰＲＯＭは、上述の第３実施の形態のＥＥＰＲＯＭと比べると、選択ブロック内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線が当該選択ブロック内に存在する点において一致し、選択ゲートバイパス線２１ｉ−１，２１ｉのソース側のエッジが、最もドレイン（ビット線コンタクト部）寄りのワード線（制御ゲート電極）ＣＧ１上に配置される点において相違する。   Compared with the EEPROM of the above-described third embodiment, the EEPROM of this example matches in that the selection gate bypass line connected to the selection gate line SG1 in the selection block exists in the selection block, and the selection gate The difference is that the source-side edges of the bypass lines 21i-1 and 21i are arranged on the word line (control gate electrode) CG1 closest to the drain (bit line contact portion).

言い換えれば、選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１ｉ−１，２１ｉは、最もドレイン（ビット線コンタクト部）寄りのワード線（制御ゲート電極）ＣＧ１のソース側エッジよりも、さらに、ドレイン（ビット線コンタクト部）側に配置されている。つまり、選択ゲートバイパス線２１ｉ−１，２１ｉは、ワード線ＣＧ１と部分的にオーバーラップしている。   In other words, the selection gate bypass lines 21i-1 and 21i connected to the selection gate line SG1 are further drained from the source side edge of the word line (control gate electrode) CG1 closest to the drain (bit line contact portion). It is arranged on the (bit line contact part) side. That is, the select gate bypass lines 21i-1 and 21i partially overlap with the word line CG1.

このような構成によれば、選択ブロック内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線は、当該選択ブロック内に配置されるが、ワード線（制御ゲート電極）ＣＧ１を完全に覆うことはないため、選択ゲートバイパス線とワード線ＣＧ１の間の容量を小さくできる。   According to such a configuration, the selection gate bypass line connected to the selection gate line SG1 in the selection block is arranged in the selection block, but does not completely cover the word line (control gate electrode) CG1. Therefore, the capacitance between the select gate bypass line and the word line CG1 can be reduced.

従って、選択ブロック内において、選択ゲートバイパス線とワード線の容量カップリングによるワード線（制御ゲート電極）の電位の変動量ΔＶも小さくでき、ビット線ＢＬの誤った放電を防止できる。   Accordingly, the amount of change ΔV in the potential of the word line (control gate electrode) due to capacitive coupling between the selection gate bypass line and the word line can be reduced in the selected block, and erroneous discharge of the bit line BL can be prevented.

また、低抵抗の選択ゲートバイパス線を設けることで、選択ゲート線の充電時間が速くなり、高速動作が可能となる。これに伴い、データ読み出しのタイミングを選択ゲート線の充電タイミングで制御できるようになる。   In addition, by providing a low-resistance select gate bypass line, the charge time of the select gate line is shortened, and high-speed operation is possible. Accordingly, the data read timing can be controlled by the charging timing of the selection gate line.

図１６は、本発明の第５実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの平面パターンを示している。図１６は、図１の領域Ａ１を詳細に示す図である。本例においても、図１の領域Ａ２に相当する図は省略する。   FIG. 16 shows a plane pattern of a NAND cell type EEPROM according to the fifth embodiment of the present invention. FIG. 16 shows the area A1 in FIG. 1 in detail. Also in this example, a diagram corresponding to the region A2 in FIG. 1 is omitted.

本例のＥＥＰＲＯＭは、上述の第４実施の形態のＥＥＰＲＯＭと比べると、選択ブロック内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線が当該選択ブロック内に存在する点において一致し、選択ゲートバイパス線２１ｉ−１，２１ｉが、ワード線（制御ゲート電極）ＣＧ１，ＣＧ２の間のスペース上に配置される点において相違する。   Compared with the EEPROM of the fourth embodiment described above, the EEPROM of this example is identical in that the selection gate bypass line connected to the selection gate line SG1 in the selection block exists in the selection block, and the selection gate The bypass lines 21i-1 and 21i are different in that they are arranged on a space between the word lines (control gate electrodes) CG1 and CG2.

このような構成によれば、選択ブロック内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１ｉ−１，２１ｉは、当該選択ブロック内に配置されるが、ワード線（制御ゲート電極）ＣＧ１，ＣＧ２を完全に覆うことはないため、選択ゲートバイパス線とワード線ＣＧ１，ＣＧ２の間の容量を小さくできる。   According to such a configuration, the selection gate bypass lines 21i-1 and 21i connected to the selection gate line SG1 in the selection block are arranged in the selection block, but the word lines (control gate electrodes) CG1, Since CG2 is not completely covered, the capacitance between the select gate bypass line and the word lines CG1 and CG2 can be reduced.

従って、選択ブロック内において、選択ゲートバイパス線とワード線の容量カップリングによるワード線（制御ゲート電極）の電位の変動量ΔＶも小さくでき、ビット線ＢＬの誤った放電を防止できる。   Accordingly, the amount of change ΔV in the potential of the word line (control gate electrode) due to capacitive coupling between the selection gate bypass line and the word line can be reduced in the selected block, and erroneous discharge of the bit line BL can be prevented.

また、低抵抗の選択ゲートバイパス線を設けることで、選択ゲート線の充電時間が速くなり、高速動作が可能となる。これに伴い、データ読み出しのタイミングを選択ゲート線の充電タイミングで制御できるようになる。   In addition, by providing a low-resistance select gate bypass line, the charge time of the select gate line is shortened, and high-speed operation is possible. Accordingly, the data read timing can be controlled by the charging timing of the selection gate line.

なお、本例において、選択ゲートバイパス線２１ｉ−１，２１ｉが配置される領域は、ワード線間のスペース上であれば、ワード線ＣＧ１，ＣＧ２の間のスペース上に限られない。例えば、選択ゲートバイパス線２１ｉ−１，２１ｉは、ワード線ＣＧ２，ＣＧ３の間のスペース上に配置してもよい。   In this example, the region where the select gate bypass lines 21i-1 and 21i are arranged is not limited to the space between the word lines CG1 and CG2 as long as it is on the space between the word lines. For example, the select gate bypass lines 21i-1 and 21i may be disposed on the space between the word lines CG2 and CG3.

上述の第１乃至第５実施の形態についてまとめると、いずれも選択ブロック内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１ｉ−１，２１ｉは、当該選択ブロック内のワード線（制御ゲート電極）を完全に覆うことはないため、選択ゲートバイパス線とワード線の間の容量を小さくできる。   To summarize the first to fifth embodiments, the selection gate bypass lines 21i-1 and 21i connected to the selection gate line SG1 in the selected block are word lines (control gate electrodes) in the selected block. ) Is not completely covered, the capacity between the select gate bypass line and the word line can be reduced.

これら実施の形態において、容量カップリングによる電位の上昇ΔＶを完全に抑えることができるのは、第１実施の形態であり、また、他の実施の形態においてΔＶの値が小さい順に並べると、第２実施の形態（図１１）＜第３実施の形態（図１４）＜第４実施の形態（図１５）＜第５実施の形態（図１６）となる。   In these embodiments, the increase in potential ΔV due to capacitive coupling can be completely suppressed in the first embodiment. In other embodiments, when the values of ΔV are arranged in ascending order, Second Embodiment (FIG. 11) <Third Embodiment (FIG. 14) <Fourth Embodiment (FIG. 15) <Fifth Embodiment (FIG. 16)

しかしながら、第２実施の形態（図１１）では、選択ゲート線ＳＧ１のソース側エッジからビット線コンタクトの間という極めて狭い領域に選択ゲートバイパス線を配置しなければならないため、この例では、デザインルールに制約される欠点がある。   However, in the second embodiment (FIG. 11), the selection gate bypass line must be arranged in a very narrow region between the source side edge of the selection gate line SG1 and the bit line contact. There are drawbacks that are constrained.

デザインルールについて検討すると、上述の第１実施の形態では、原則としてデザインルールの制約を受けることは全くない。他の実施の形態において、デザインルールの制約が最も緩やかな順に並べると、第５実施の形態（図１６）＜第４実施の形態（図１５）＜第３実施の形態（図１４）＜第２実施の形態（図１１）となる。   Considering the design rule, in principle, the first embodiment described above is not restricted at all by the design rule. In another embodiment, when the constraints of the design rules are arranged in the most gradual order, the fifth embodiment (FIG. 16) <the fourth embodiment (FIG. 15) <the third embodiment (FIG. 14) <the first This is the second embodiment (FIG. 11).

従って、これら実施の形態のＥＥＰＲＯＭを実際の製品に適用するに当たっては、容量カップリングによる電位の上昇ΔＶとデザインルールの二つの条件を考慮して、最も妥当なパターンを選択することになる。   Therefore, when applying the EEPROM of these embodiments to an actual product, the most appropriate pattern is selected in consideration of two conditions of potential increase ΔV due to capacitive coupling and design rules.

以上の説明は、選択ゲートバイパス線をドレイン側選択ゲート線ＳＧ１に対して設ける場合について行ったが、本発明は、他の場合、例えば、選択ゲートバイパス線をソース側選択ゲート線ＳＧ２に対して設ける場合にも適用できる。   In the above description, the selection gate bypass line is provided with respect to the drain side selection gate line SG1. However, in other cases, for example, the selection gate bypass line is provided with respect to the source side selection gate line SG2. It can also be applied when provided.

図１７は、本発明の第６実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの平面パターンを示している。図１８は、図１７の領域Ａ１内を詳細に示す図、図１９は、図１７の領域Ａ２内を詳細に示す図である。   FIG. 17 shows a plane pattern of a NAND cell type EEPROM according to the sixth embodiment of the present invention. 18 is a diagram showing in detail the area A1 in FIG. 17, and FIG. 19 is a diagram showing in detail the area A2 in FIG.

メモリセルアレイは、複数のブロックＢＬＯＣＫｉ−１，ＢＬＯＣＫｉ，ＢＬＯＣＫｉ＋１，…から構成されている。各ブロック内には、ロウ方向に延びる複数本のワード線（制御ゲート電極）ＣＧ１〜ＣＧ８及び選択ゲート線ＳＧ１，ＳＧ２が配置されている。カラム方向に延びる複数本のビット線ＢＬは、各ブロックに共通になっている。   The memory cell array is composed of a plurality of blocks BLOCKi-1, BLOCKi, BLOCKi + 1,. In each block, a plurality of word lines (control gate electrodes) CG1 to CG8 and select gate lines SG1 and SG2 extending in the row direction are arranged. A plurality of bit lines BL extending in the column direction are common to each block.

シャント領域ＱＱは、ロウ方向に一定間隔で設けられている。シャント領域ＱＱでは、ソース側選択ゲート線ＳＧ２と、この選択ゲート線ＳＧ２よりも上層に形成され、かつ、低抵抗の選択ゲートバイパス線２１ｉ，２１ｉ−１との接続が行われる。   The shunt regions QQ are provided at regular intervals in the row direction. In the shunt region QQ, the source-side selection gate line SG2 is connected to the selection gate bypass lines 21i and 21i-1 which are formed above the selection gate line SG2 and have low resistance.

ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ２とブロックＢＬＯＣＫｉ＋１内の選択ゲート線ＳＧ２は、互いに隣接している。選択ゲート線ＳＧ２は、ワード線（制御ゲート電極）ＣＧ１〜ＣＧ８と同一層に形成されており、選択ゲート線ＳＧ２は、ワード線ＣＧ１〜ＣＧ８と同様に、細くかつ長くなっている。   The selection gate line SG2 in the block BLOCKi and the selection gate line SG2 in the block BLOCKi + 1 are adjacent to each other. The selection gate line SG2 is formed in the same layer as the word lines (control gate electrodes) CG1 to CG8, and the selection gate line SG2 is thin and long like the word lines CG1 to CG8.

ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ２を選択ゲートバイパス線２１ｉに接続するためのコンタクト部Ｘ３と、ブロックＢＬＯＣＫｉ＋１内の選択ゲート線ＳＧ２を選択ゲートバイパス線２１ｉ＋１に接続するためのコンタクト部Ｘ４は、カラム方向において互いに対向しておらず、ロウ方向に一定間隔で交互に配置されている。   The contact portion X3 for connecting the selection gate line SG2 in the block BLOCKi to the selection gate bypass line 21i and the contact portion X4 for connecting the selection gate line SG2 in the block BLOCKi + 1 to the selection gate bypass line 21i + 1 are in the column direction. Are not opposed to each other, and are alternately arranged at regular intervals in the row direction.

ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１ｉは、ブロックＢＬＯＣＫｉ＋１内のワード線（制御ゲート電極）ＣＧ８上に配置されている。また、ブロックＢＬＯＣＫｉ＋１内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１ｉ＋１は、ブロックＢＬＯＣＫｉ内のワード線（制御ゲート電極）ＣＧ８上に配置されている。   The selection gate bypass line 21i connected to the selection gate line SG2 in the block BLOCKi is disposed on the word line (control gate electrode) CG8 in the block BLOCKi + 1. The selection gate bypass line 21i + 1 connected to the selection gate line SG2 in the block BLOCKi + 1 is disposed on the word line (control gate electrode) CG8 in the block BLOCKi.

つまり、選択ゲートバイパス線２１ｉは、それが接続される選択ゲート線ＳＧ２が存在するブロックＢＬＯＣＫｉとは異なるブロック内ＢＬＯＣＫｉ＋１内に配置され、選択ゲートバイパス線２１ｉ＋１は、それが接続される選択ゲート線ＳＧ２が存在するブロックＢＬＯＣＫｉ＋１とは異なるブロックＢＬＯＣＫｉ内に配置されている。   That is, the selection gate bypass line 21i is arranged in a block BLOCKi + 1 different from the block BLOCKi in which the selection gate line SG2 to which the selection gate line SG2 is connected exists, and the selection gate bypass line 21i + 1 is selected in the selection gate line SG2 to which the selection gate bypass line 21i + 1 is connected. Is arranged in a block BLOCKi different from the block BLOCKi + 1 in which is present.

なお、本例では、選択ゲートバイパス線２１ｉ，２１ｉ＋１は、それが接続される選択ゲート線ＳＧ２が存在するブロックとは異なるブロック内のワード線ＣＧ８上に配置されているが、これに限らず、他のワード線上又は複数のワード線上に配置されるようにしてもよい。   In this example, the selection gate bypass lines 21i and 21i + 1 are arranged on the word line CG8 in a block different from the block where the selection gate line SG2 to which the selection gate bypass line 21i is connected is present. It may be arranged on another word line or a plurality of word lines.

上述の構成を有するＮＡＮＤセル型ＥＥＰＲＯＭの特徴は、選択ゲートバイパス線２１ｉ，２１ｉ＋１が、これに接続されるソース側選択ゲート線ＳＧ２が存在するブロックとは異なるブロック内に存在している点にある。つまり、選択されたブロック内の選択ゲート線に接続される選択ゲートバイパス線は、選択されていないブロック内に配置されている。   The NAND cell type EEPROM having the above-described configuration is characterized in that the select gate bypass lines 21i and 21i + 1 exist in a block different from the block in which the source side select gate line SG2 connected thereto is present. . That is, the selection gate bypass line connected to the selection gate line in the selected block is arranged in the unselected block.

よって、選択されたブロック内の選択ゲート線に接続される選択ゲートバイパス線にブロックを選択するための電源電位Ｖｃｃが印加されたとき、選択されたブロック内のワード線の電位が容量カップリングにより上昇するという事態が生じないため、誤読み出しを防止することができる。   Therefore, when the power supply potential Vcc for selecting a block is applied to the selection gate bypass line connected to the selection gate line in the selected block, the potential of the word line in the selected block is caused by capacitive coupling. Since the situation of rising does not occur, erroneous reading can be prevented.

また、低抵抗の選択ゲートバイパス線を設けることにより、選択ゲート線の充電時間が速くなり、高速動作が可能となる。これに伴い、データ読み出しのタイミングを選択ゲート線の充電タイミングで制御できるようになる。   In addition, by providing a low-resistance select gate bypass line, the charge time of the select gate line is shortened, and high-speed operation is possible. Accordingly, the data read timing can be controlled by the charging timing of the selection gate line.

図２０は、本発明の第６実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの動作タイミングを示している。   FIG. 20 shows the operation timing of the NAND cell type EEPROM according to the sixth embodiment of the present invention.

読出し動作（ワード線ＣＧ８が選択される場合）は、基本的には、上述の第１実施の形態と同じであるが、選択ゲート線ＳＧ１，ＳＧ２に電源電位Ｖｃｃを与える順序が上述の第１実施の形態と相違している。   The read operation (when the word line CG8 is selected) is basically the same as in the first embodiment described above, but the order in which the power supply potential Vcc is applied to the selection gate lines SG1 and SG2 is the same as that in the first embodiment. This is different from the embodiment.

読み出し動作は、以下の順番で行われる。   The read operation is performed in the following order.

（１） ビット線ＢＬを電源電位Ｖｃｃにプリチャージした後、フローティング状態にする。 (1) The bit line BL is precharged to the power supply potential Vcc and then brought into a floating state.

（２） 選択ブロック内の非選択ワード線ＣＧ１〜ＣＧ７及び選択ゲート線ＳＧ１に対して電源電位Ｖｃｃの充電を開始する。この時、選択ワード線ＣＧ８は、０Ｖを維持する。 (2) Start charging of the power supply potential Vcc for the unselected word lines CG1 to CG7 and the selection gate line SG1 in the selected block. At this time, the selected word line CG8 maintains 0V.

（３） 選択ゲート線ＳＧ２に対して電源電位Ｖｃｃの充電を開始し、この後、この状態をしばらく保持する。 (3) The charging of the power supply potential Vcc is started with respect to the selection gate line SG2, and then this state is maintained for a while.

ここで、選択ワード線ＣＧ８に繋がる選択メモリセルのデータが“０”のときは、選択メモリセルがオン状態になり、ビット線ＢＬの電位が低下する。一方、選択メモリセルのデータが“１”のときは、選択メモリセルがオフ状態になるため、ビット線ＢＬは、電源電位Ｖｃｃを維持する。   Here, when the data of the selected memory cell connected to the selected word line CG8 is “0”, the selected memory cell is turned on, and the potential of the bit line BL is lowered. On the other hand, when the data in the selected memory cell is “1”, the selected memory cell is turned off, so that the bit line BL maintains the power supply potential Vcc.

（４） 選択ブロック内の非選択ワード線ＣＧ１〜ＣＧ７及び選択ゲート線ＳＧ１，ＳＧ２を０Ｖにする。 (4) Unselected word lines CG1 to CG7 and select gate lines SG1 and SG2 in the selected block are set to 0V.

本例のＮＡＮＤセル型ＥＥＰＲＯＭでは、ソース側選択ゲート線ＳＧ２に選択ゲートバイパス線２１ｉ，２１ｉ＋１が接続されるため、選択ゲート線ＳＧ２の充放電時間は、選択ゲートバイパス線に接続されないワード線ＣＧ１〜ＣＧ８や選択ゲート線ＳＧ１の充放電時間に比べて遥かに短くなる。   In the NAND cell type EEPROM of this example, since the selection gate bypass lines 21i and 21i + 1 are connected to the source side selection gate line SG2, the charge / discharge time of the selection gate line SG2 is the word lines CG1 to CG1 that are not connected to the selection gate bypass line. This is much shorter than the charge / discharge time of CG8 and select gate line SG1.

即ち、選択ゲート線ＳＧ２の電位が０ＶからＶｃｃ又はＶｃｃから０Ｖに変化する速度（波形が急峻）は、ワード線ＣＧ１〜ＣＧ８や選択ゲート線ＳＧ１が０ＶからＶｃｃ又はＶｃｃから０Ｖに変化する速度（波形がなだらか）よりも速くなる。   That is, the speed at which the potential of the selection gate line SG2 changes from 0V to Vcc or Vcc to 0V (the waveform is steep) is the speed at which the word lines CG1 to CG8 and the selection gate line SG1 change from 0V to Vcc or Vcc to 0V ( The waveform is gentler).

従って、選択ゲート線ＳＧ２に対する電源電位Ｖｃｃの充電時期（上述の（３）工程）を、ワード線ＣＧ１〜ＣＧ７や選択ゲート線ＳＧ１に対する電源電位Ｖｃｃの充電時期（上述の（２）工程）より遅くしても、動作時間を長くすることなく、読み出し動作を行うことができる。   Therefore, the charging timing of the power supply potential Vcc for the selection gate line SG2 (step (3) described above) is later than the charging timing of the power supply potential Vcc for the word lines CG1 to CG7 and the selection gate line SG1 (step (2) described above). Even so, the read operation can be performed without lengthening the operation time.

つまり、ビット線ＢＬの放電開始のタイミング（データの読み出しのタイミング）を選択ゲート線ＳＧ２の充電タイミングにより制御することができる。   That is, the timing of starting the discharge of the bit line BL (data reading timing) can be controlled by the charging timing of the selection gate line SG2.

本発明の構成では、例えば、ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１ｉは、ブロックＢＬＯＣＫｉ＋１内に配置される。   In the configuration of the present invention, for example, the selection gate bypass line 21i connected to the selection gate line SG2 in the block BLOCKi is arranged in the block BLOCKi + 1.

よって、例えば、ブロックＢＬＯＣＫｉが選択された場合において、選択ゲートバイパス線２１ｉの電位の上昇に伴い、選択ゲートバイパス線とワード線の容量カップリングにより上昇するワード線（通常は０Ｖ）ＣＧ８は、非選択ブロックＢＬＯＣＫｉ＋１内に存在する。   Thus, for example, when the block BLOCKi is selected, the word line (usually 0 V) CG8 that rises due to the capacitive coupling between the selection gate bypass line and the word line as the potential of the selection gate bypass line 21i increases is non- It exists in the selected block BLOCKi + 1.

つまり、選択されたブロックＢＬＯＣＫｉ内の選択ワード線の電位（通常は０Ｖ）が誤って上昇するということがなくなるため、データ読み出し時における誤読み出しが防止される。   That is, the potential (usually 0 V) of the selected word line in the selected block BLOCKi is not erroneously increased, and erroneous reading during data reading is prevented.

このように、本発明のＮＡＮＤセル型ＥＥＰＲＯＭによれば、選択ブロック内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線が、選択ブロックのソース側に隣接する非選択ブロック内に配置される。このため、読み出し動作時に、選択ゲートバイパス線（０Ｖ→Ｖｃｃ）とワード線（制御ゲート電極）との容量カップリングにより電位が変動するワード線は、選択ブロックのソース側に隣接する非選択ブロック内にある。   Thus, according to the NAND cell type EEPROM of the present invention, the selection gate bypass line connected to the selection gate line SG2 in the selected block is arranged in the non-selected block adjacent to the source side of the selected block. For this reason, during a read operation, a word line whose potential fluctuates due to capacitive coupling between the select gate bypass line (0 V → Vcc) and the word line (control gate electrode) is in the unselected block adjacent to the source side of the selected block. It is in.

また、非選択ブロック内では、選択ゲート線ＳＧ１，ＳＧ２は、０Ｖに設定され、選択ゲートトランジスタＳ１，Ｓ２は、オフ状態になっている。このため、非選択ブロック内では、ＮＡＮＤセルユニットは、ビット線ＢＬから切断された状態（ビット線ＢＬの放電パスが遮断された状態）となっており、容量カップリングの影響により、ワード線（制御ゲート電極）の電位が上昇しても、誤ってビット線ＢＬが放電されることはない。   In the non-selected block, the selection gate lines SG1 and SG2 are set to 0V, and the selection gate transistors S1 and S2 are in an off state. Therefore, in the non-selected block, the NAND cell unit is in a state disconnected from the bit line BL (a state in which the discharge path of the bit line BL is interrupted), and the word line ( Even if the potential of the control gate electrode) rises, the bit line BL is not accidentally discharged.

一方、選択ブロック内に配置される選択ゲートバイパス線は、選択ブロックのソース側に隣接する非選択ブロック内の選択ゲート線ＳＧ２に接続され、０Ｖに固定されたままとなる。よって、選択ブロック内では、選択ゲートバイパス線とワード線の容量カップリングにより、ワード線（制御ゲート電極）の電位が上昇することがない。   On the other hand, the selection gate bypass line arranged in the selected block is connected to the selection gate line SG2 in the non-selected block adjacent to the source side of the selected block, and remains fixed at 0V. Therefore, in the selected block, the potential of the word line (control gate electrode) does not increase due to capacitive coupling between the selection gate bypass line and the word line.

従って、図２０に示すように、正常なデータ読み出し動作を実現できる。   Accordingly, a normal data read operation can be realized as shown in FIG.

本発明は、上述したような実施の形態に限定されるものではなく、種々の変更が可能である。   The present invention is not limited to the embodiment described above, and various modifications can be made.

図２１及び図２２は、本発明の第７実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの平面パターンを示している。図２１は、図１７の領域Ａ１を詳細に示す図であり、図２２は、図１７の領域Ａ２を詳細に示す図である。   21 and 22 show a plane pattern of a NAND cell type EEPROM according to the seventh embodiment of the present invention. FIG. 21 is a diagram showing in detail the area A1 in FIG. 17, and FIG. 22 is a diagram showing in detail the area A2 in FIG.

本例のＥＥＰＲＯＭは、上述の第６実施の形態のＥＥＰＲＯＭと比べると、選択ブロック内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線が当該選択ブロック内に存在する点において相違している。   The EEPROM of this example is different from the EEPROM of the sixth embodiment described above in that the selection gate bypass line connected to the selection gate line SG2 in the selection block exists in the selection block.

つまり、ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１ｉは、ブロックＢＬＯＣＫｉ内に配置され、ブロックＢＬＯＣＫｉ＋１内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１ｉ＋１は、ブロックＢＬＯＣＫｉ＋１内に配置されている。   That is, the selection gate bypass line 21i connected to the selection gate line SG2 in the block BLOCKi is arranged in the block BLOCKi, and the selection gate bypass line 21i + 1 connected to the selection gate line SG2 in the block BLOCKi + 1 is in the block BLOCKi + 1. Is arranged.

また、選択ゲートバイパス線２１ｉ，２１ｉ＋１は、ワード線（制御ゲート電極）ＣＧ８のドレイン（ビット線コンタクト部）側のエッジよりもドレイン側に配置されている。つまり、選択ゲートバイパス線２１ｉ，２１ｉ＋１は、ワード線ＣＧ１，ＣＧ２，…上に配置されない。   The select gate bypass lines 21i and 21i + 1 are arranged on the drain side of the edge on the drain (bit line contact portion) side of the word line (control gate electrode) CG8. That is, the select gate bypass lines 21i and 21i + 1 are not arranged on the word lines CG1, CG2,.

実際には、選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１ｉ，２１ｉ＋１は、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫｉ＋１ごとに設けられるため、隣接する選択ゲートバイパス線２１ｉ，２１ｉ＋１の短絡を防止するため、選択ゲートバイパス線２１ｉ，２１ｉ＋１は、ビット線コンタクト部（の中央部）からワード線ＣＧ８のドレイン側エッジまでの範囲内に形成される。   Actually, since the selection gate bypass lines 21i and 21i + 1 connected to the selection gate line SG2 are provided for each of the blocks BLOCKi and BLOCKi + 1, the selection gate bypass is selected in order to prevent the adjacent selection gate bypass lines 21i and 21i + 1 from being short-circuited. The lines 21i and 21i + 1 are formed within a range from the bit line contact portion (the central portion thereof) to the drain side edge of the word line CG8.

このように、選択ブロック内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線は、当該選択ブロック内に配置されるが、ワード線（制御ゲート電極）上には配置されないため、選択ゲートバイパス線とワード線の間の容量を極めて小さくできる。   As described above, the selection gate bypass line connected to the selection gate line SG2 in the selection block is arranged in the selection block but is not arranged on the word line (control gate electrode). And the capacitance between the word lines can be made extremely small.

従って、選択ブロック内において、選択ゲートバイパス線とワード線の容量カップリングによるワード線（制御ゲート電極）の電位の変動量ΔＶは、無視できる程小さく、０Ｖとみなしてもよい。よって、ビット線ＢＬの誤った放電を防ぐことができ、データ読み出し動作の信頼性を大幅に向上できる。   Therefore, the amount of change ΔV in the potential of the word line (control gate electrode) due to capacitive coupling between the selection gate bypass line and the word line in the selected block is negligibly small and may be regarded as 0V. Therefore, erroneous discharge of the bit line BL can be prevented, and the reliability of the data read operation can be greatly improved.

また、低抵抗の選択ゲートバイパス線を設けることにより、選択ゲート線の充電時間が速くなり、高速動作が可能となる。これに伴い、データ読み出しのタイミングを選択ゲート線の充電タイミングで制御できるようになる。   In addition, by providing a low-resistance select gate bypass line, the charge time of the select gate line is shortened, and high-speed operation is possible. Accordingly, the data read timing can be controlled by the charging timing of the selection gate line.

なお、本実施の形態における選択ゲートバイパス線２１ｉ，２１ｉ＋１のパターンは、上述の第３実施の形態における選択ゲートバイパス線２１ｉ−１，２１ｉのパターンに対応している。   Note that the patterns of the selection gate bypass lines 21i and 21i + 1 in the present embodiment correspond to the patterns of the selection gate bypass lines 21i-1 and 21i in the third embodiment described above.

また、図面を用いて詳細には説明しないが、当然に、ソース側の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１ｉ，２１ｉ＋１ついても、上述の第２、第４及び第５実施の形態に相当するパターンを採用することができる。   Although not described in detail with reference to the drawings, naturally, the second, fourth and fifth embodiments described above also apply to the selection gate bypass lines 21i and 21i + 1 connected to the selection gate line SG2 on the source side. A pattern corresponding to can be adopted.

上述の第１及び第６実施の形態に関しては、選択ゲートバイパス線のパターンに制約はない。即ち、選択ゲートバイパス線は、複数のワード線上に跨って配置されていても構わない。また、選択ブロック内の選択ゲート線に接続される選択ゲートバイパス線は、選択ブロックに隣接するブロックに限られず、その他のブロック内に形成されていてもよい。   In the first and sixth embodiments described above, there is no restriction on the pattern of the select gate bypass line. That is, the selection gate bypass line may be arranged over a plurality of word lines. Further, the selection gate bypass line connected to the selection gate line in the selection block is not limited to the block adjacent to the selection block, and may be formed in another block.

図２３は、本発明の第８実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの平面パターンを示している。図２４は、図２３の領域Ａ１内を詳細に示す図であり、図２５は、図２３の領域Ａ２内を詳細に示す図である。   FIG. 23 shows a plane pattern of a NAND cell type EEPROM according to the eighth embodiment of the present invention. FIG. 24 is a diagram showing in detail the area A1 in FIG. 23, and FIG. 25 is a diagram showing in detail the area A2 in FIG.

メモリセルアレイは、複数のブロックＢＬＯＣＫｉ−１，ＢＬＯＣＫｉ，ＢＬＯＣＫｉ＋１，…から構成されている。各ブロック内には、ロウ方向に延びる複数本のワード線（制御ゲート電極）ＣＧ１〜ＣＧ８及び選択ゲート線ＳＧ１，ＳＧ２が配置されている。カラム方向に延びる複数本のビット線ＢＬは、各ブロックに共通になっている。   The memory cell array is composed of a plurality of blocks BLOCKi-1, BLOCKi, BLOCKi + 1,. In each block, a plurality of word lines (control gate electrodes) CG1 to CG8 and select gate lines SG1 and SG2 extending in the row direction are arranged. A plurality of bit lines BL extending in the column direction are common to each block.

シャント領域ＱＱは、ロウ方向に一定間隔で設けられている。シャント領域ＱＱでは、ドレイン側選択ゲート線ＳＧ１と、この選択ゲート線ＳＧ１よりも上層に形成され、かつ、低抵抗の選択ゲートバイパス線２１ｉ−１，２１ｉとの接続が行われる。   The shunt regions QQ are provided at regular intervals in the row direction. In the shunt region QQ, the drain-side selection gate line SG1 is connected to the selection gate bypass lines 21i-1 and 21i which are formed above the selection gate line SG1 and have low resistance.

ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１とブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１は、互いに隣接している。選択ゲート線ＳＧ１は、ワード線（制御ゲート電極）ＣＧ１〜ＣＧ８と同一層に形成されており、選択ゲート線ＳＧ１は、ワード線ＣＧ１〜ＣＧ８と同様に、細くかつ長くなっている。   The selection gate line SG1 in the block BLOCKi-1 and the selection gate line SG1 in the block BLOCKi are adjacent to each other. The selection gate line SG1 is formed in the same layer as the word lines (control gate electrodes) CG1 to CG8, and the selection gate line SG1 is thin and long like the word lines CG1 to CG8.

ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１を選択ゲートバイパス線２１ｉ−１に接続するためのコンタクト部Ｘ１と、ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１を選択ゲートバイパス線２１ｉに接続するためのコンタクト部Ｘ２は、カラム方向において互いに対向しておらず、ロウ方向に一定間隔で交互に配置されている。   A contact part X1 for connecting the selection gate line SG1 in the block BLOCKi-1 to the selection gate bypass line 21i-1, and a contact part X2 for connecting the selection gate line SG1 in the block BLOCKi to the selection gate bypass line 21i. Are not opposed to each other in the column direction, and are alternately arranged at regular intervals in the row direction.

ここで、本例では、ブロックＢＬＯＣＫｉ−１内のコンタクト部Ｘ１に対向するブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１（１４9 、１６9 ）が除去されている。同様に、ブロックＢＬＯＣＫｉ内のコンタクト部Ｘ２に対向するブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１（１４9 、１６9 ）が除去されている。 Here, in this example, the selection gate line SG1 (14 9 , 16 9 ) in the block BLOCKi facing the contact portion X1 in the block BLOCKi-1 is removed. Similarly, the selection gate line SG1 (14 9 , 16 9 ) in the block BLOCKi-1 facing the contact part X2 in the block BLOCKi is removed.

例えば、ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１は、メモリセルアレイの端から偶数個目のシャント領域ＱＱでコンタクト部Ｘ１を有し、奇数個目のシャント領域ＱＱで切断される。この時、ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１は、メモリセルアレイの端から奇数個目のシャント領域ＱＱでコンタクト部Ｘ２を有し、偶数個目のシャント領域ＱＱで切断される。   For example, the selection gate line SG1 in the block BLOCKi-1 has the contact portion X1 in the even-numbered shunt region QQ from the end of the memory cell array, and is cut in the odd-numbered shunt region QQ. At this time, the selection gate line SG1 in the block BLOCKi has the contact portion X2 in the odd-numbered shunt region QQ from the end of the memory cell array, and is cut in the even-numbered shunt region QQ.

このような構成は、メモリセルアレイのカラム方向のサイズを狭くするのに効果的である。   Such a configuration is effective in reducing the size of the memory cell array in the column direction.

また、上述の第１実施の形態と同様に、ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１ｉ−１は、ブロックＢＬＯＣＫｉ内のワード線（制御ゲート電極）ＣＧ２上に配置されている。また、ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１ｉは、ブロックＢＬＯＣＫｉ−１内のワード線（制御ゲート電極）ＣＧ２上に配置されている。   Similarly to the first embodiment described above, the selection gate bypass line 21i-1 connected to the selection gate line SG1 in the block BLOCKi-1 is on the word line (control gate electrode) CG2 in the block BLOCKi. Has been placed. The selection gate bypass line 21i connected to the selection gate line SG1 in the block BLOCKi is disposed on the word line (control gate electrode) CG2 in the block BLOCKi-1.

つまり、選択ゲートバイパス線２１ｉ−１は、それが接続される選択ゲート線ＳＧ１が存在するブロックＢＬＯＣＫｉ−１とは異なるブロック内ＢＬＯＣＫｉ内に配置され、選択ゲートバイパス線２１ｉは、それが接続される選択ゲート線ＳＧ１が存在するブロックＢＬＯＣＫｉとは異なるブロックＢＬＯＣＫｉ−１内に配置されている。   That is, the selection gate bypass line 21i-1 is arranged in a block BLOCKi different from the block BLOCKi-1 in which the selection gate line SG1 to which the selection gate bypass line SG1 is connected exists, and the selection gate bypass line 21i is connected to the selection gate bypass line 21i-1. The selection gate line SG1 is arranged in a block BLOCKi-1 different from the block BLOCKi in which the selection gate line SG1 exists.

また、本例では、ソース拡散層上にソースコンタクト部Ｓが設けられており、ソースコンタクト部Ｓ上には、ソース線２１Ｓが配置されている。このソース線２１Ｓは、選択ゲートバイパス線２１ｉ−１，２１ｉと同一層に形成され、ロウ方向に延びている。   In this example, the source contact portion S is provided on the source diffusion layer, and the source line 21S is disposed on the source contact portion S. The source line 21S is formed in the same layer as the select gate bypass lines 21i-1 and 21i and extends in the row direction.

なお、ソース線２１Ｓは、選択ゲートバイパス線２１ｉ−１，２１ｉと異なる層に形成されていても構わない。   The source line 21S may be formed in a different layer from the selection gate bypass lines 21i-1 and 21i.

上述の構成を有するＮＡＮＤセル型ＥＥＰＲＯＭでは、上述の第１実施の形態と同様に、選択ゲートバイパス線２１ｉ−１，２１ｉが、これに接続される選択ゲート線ＳＧ１が存在するブロックとは異なるブロック内に存在している。つまり、選択されたブロック内の選択ゲート線に接続される選択ゲートバイパス線は、選択されていないブロック内に配置されている。   In the NAND cell type EEPROM having the above-described configuration, the selection gate bypass lines 21i-1 and 21i are different from the block in which the selection gate line SG1 connected thereto is present, as in the first embodiment. Exists within. That is, the selection gate bypass line connected to the selection gate line in the selected block is arranged in the unselected block.

よって、選択されたブロック内の選択ゲート線に接続される選択ゲートバイパス線にブロックを選択するための電源電位Ｖｃｃが印加されたとき、選択されたブロック内のワード線の電位が容量カップリングにより上昇するという事態が生じないため、誤読み出しを防止することができる。   Therefore, when the power supply potential Vcc for selecting a block is applied to the selection gate bypass line connected to the selection gate line in the selected block, the potential of the word line in the selected block is caused by capacitive coupling. Since the situation of rising does not occur, erroneous reading can be prevented.

また、低抵抗の選択ゲートバイパス線を設けることにより、選択ゲート線の充電時間が速くなり、高速動作が可能となる。これに伴い、データ読み出しのタイミングを選択ゲート線の充電タイミングで制御できるようになる。   In addition, by providing a low-resistance select gate bypass line, the charge time of the select gate line is shortened, and high-speed operation is possible. Accordingly, the data read timing can be controlled by the charging timing of the selection gate line.

図２６は、図２４及び図２５のメモリセルアレイから１つのＮＡＮＤセルユニットを取り出して示すものである。図２７は、図２６の等価回路図であり、図２８は、図２６のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図である。   FIG. 26 shows one NAND cell unit extracted from the memory cell array of FIGS. 27 is an equivalent circuit diagram of FIG. 26, and FIG. 28 is a cross-sectional view taken along line XXVIII-XXVIII of FIG.

本例のＥＥＰＲＯＭの特徴は、ソース線２１Ｓが設けられたため、ｐ型シリコン基板（又はｐ型ウェル領域）中に、ブロック内のＮＡＮＤセルユニットに共通のロウ方向に延びる共通ソース領域を設ける必要がない点にある。   The feature of the EEPROM of this example is that since the source line 21S is provided, it is necessary to provide a common source region extending in the row direction common to the NAND cell units in the block in the p-type silicon substrate (or p-type well region). There is no point.

即ち、いままで説明してきた本例以外の例では、ＮＡＮＤセルのアクティブ領域（素子分離領域を除いた領域、つまり、メモリセルや選択トランジスタのチャネル領域とｎ+ 領域を合せた領域）の形状は、ＮＡＮＤセルユニットが形成されるカラム方向に延びる直線状の領域と、共通ソース領域が形成されるロウ方向に延びる直線状の領域とからなる格子状を有していた。 That is, in the examples other than the present example described so far, the shape of the active region of the NAND cell (the region excluding the element isolation region, that is, the region including the channel region and the n + region of the memory cell or the selection transistor) is In addition, it has a lattice shape including a linear region extending in the column direction in which the NAND cell unit is formed and a linear region extending in the row direction in which the common source region is formed.

一方、本例では、ＮＡＮＤセルのアクティブ領域の形状は、ＮＡＮＤセルユニットが形成されるカラム方向に延びる領域からなる直線状となる。即ち、本例では、ロウ方向に隣接するＮＡＮＤセルユニットは、ソース領域（ｎ+ 領域）を共有しておらず、それぞれのソース領域は、ソース線２１Ｓにより互いに接続されている。 On the other hand, in this example, the shape of the active area of the NAND cell is a straight line formed of an area extending in the column direction in which the NAND cell unit is formed. That is, in this example, NAND cell units adjacent in the row direction do not share a source region (n + region), and each source region is connected to each other by a source line 21S.

なお、アクティブ領域が直線状となるのは、カラム方向においてＮＡＮＤセルユニットのアクティブ領域（ｎ+ 領域）が接しているためである。 The reason why the active region is linear is that the active region (n + region) of the NAND cell unit is in contact in the column direction.

本例の場合には、アクティブ領域が多くの角を持つ格子状ではなく、直線状であるため、素子分離領域（例えば、ＳＴＩ構造）の加工が容易となり、安定した形状のアクティブ領域を形成できるという利点がある。   In the case of this example, since the active region is not a lattice shape with many corners but a straight shape, the element isolation region (for example, the STI structure) can be easily processed, and an active region having a stable shape can be formed. There is an advantage.

図２９は、本発明の第９実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの平面パターンを示している。図３０は、図２９の領域Ａ１内を詳細に示す図であり、図３１は、図２９の領域Ａ２内を詳細に示す図である。   FIG. 29 shows a plane pattern of a NAND cell type EEPROM according to the ninth embodiment of the present invention. 30 is a diagram showing in detail the area A1 in FIG. 29, and FIG. 31 is a diagram showing in detail the area A2 in FIG.

本例は、上述の第８実施の形態の変形例であり、ＮＡＮＤセルユニットのドレイン（ビット線コンタクト部）側の選択ゲート線ＳＧ１、選択ゲートバイパス線２１ｉｄ，２１（ｉ−１）ｄのパターンは、第８実施の形態と同じである。   This example is a modification of the above-described eighth embodiment, and the pattern of the select gate line SG1 and select gate bypass lines 21id and 21 (i-1) d on the drain (bit line contact portion) side of the NAND cell unit. Is the same as in the eighth embodiment.

本例の特徴は、ＮＡＮＤセルユニットのソース側に、ソースコンタクト部Ｓ及びソース線２１Ｓを設けると共に、選択ゲートコンタクト部Ｘ３及び選択ゲートバイパス線２１ｉｓ，２１（ｉ＋１）ｓを設けた点にある。   The feature of this example is that the source contact portion S and the source line 21S are provided on the source side of the NAND cell unit, and the selection gate contact portion X3 and the selection gate bypass lines 21is and 21 (i + 1) s are provided.

ソース線２１Ｓは、シャント領域ＱＱで切断されており、その切断された部分には、選択ゲート線ＳＧ２のコンタクト部Ｘ３，Ｘ４が露出している。   The source line 21S is cut at the shunt region QQ, and the contact portions X3 and X4 of the selection gate line SG2 are exposed at the cut portion.

ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１ｉｓは、ブロックＢＬＯＣＫｉに隣接するブロックＢＬＯＣＫｉ＋１内に配置され、ブロックＢＬＯＣＫｉ＋１内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１（ｉ＋１）ｓは、ブロックＢＬＯＣＫｉ＋１に隣接するブロックＢＬＯＣＫｉ内に配置されている。   The selection gate bypass line 21is connected to the selection gate line SG2 in the block BLOCKi is arranged in the block BLOCKi + 1 adjacent to the block BLOCKi, and the selection gate bypass line 21 (i + 1) connected to the selection gate line SG2 in the block BLOCKi + 1. ) S is arranged in the block BLOCKi adjacent to the block BLOCKi + 1.

また、ブロックＢＬＯＣＫｉ内のコンタクト部Ｘ３に対向するブロックＢＬＯＣＫｉ＋１内の選択ゲート線ＳＧ２（１４10、１６10）が除去されている。同様に、ブロックＢＬＯＣＫｉ＋１内のコンタクト部Ｘ４に対向するブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ２（１４10、１６10）が除去されている。 Further, the selection gate line SG2 (14 10 , 16 10 ) in the block BLOCKi + 1 facing the contact part X3 in the block BLOCKi is removed. Similarly, the selection gate line SG2 (14 10 , 16 10 ) in the block BLOCKi facing the contact part X4 in the block BLOCKi + 1 is removed.

ソース線２１Ｓは、選択ゲートバイパス線２１ｉｓ，２１（ｉ＋１）ｓと同じ層に形成される。但し、ソース線２１Ｓ及び選択ゲートバイパス線２１ｉｓ，２１（ｉ＋１）ｓを二つの層に跨って形成したり、また、両者を互いに異なる層に形成してもよい。   The source line 21S is formed in the same layer as the selection gate bypass lines 21is and 21 (i + 1) s. However, the source line 21S and the select gate bypass lines 21is and 21 (i + 1) s may be formed across two layers, or both may be formed in different layers.

上記構成によれば、ＮＡＮＤセルユニットのソース側においては、選択ゲートバイパス線２１ｉｓ，２１（ｉ＋１）ｓ及びソース線２１Ｓが設けられている。ソース線２１Ｓは、低抵抗であり、各ＮＡＮＤセルユニットのソース領域にコンタクト部Ｓを介して接続される。よって、各ＮＡＮＤセルユニットのソース領域に安定した電位を供給できるようになる。   According to the above configuration, the select gate bypass lines 21is, 21 (i + 1) s and the source line 21S are provided on the source side of the NAND cell unit. The source line 21S has a low resistance and is connected to the source region of each NAND cell unit via the contact portion S. Therefore, a stable potential can be supplied to the source region of each NAND cell unit.

また、低抵抗の選択ゲートバイパス線２１ｉｓ，２１（ｉ＋１）ｓにより、選択ゲート線ＳＧ２の充電時間が速くなるため、高速動作が可能となる。これに伴い、データ読み出しのタイミングを選択ゲート線ＳＧ２の充電タイミングで制御できるようになる。また、ドレイン側においても、選択ゲートバイパス線２１（ｉ−１）ｄ，２１ｉｄが設けられるため、選択ゲート線ＳＧ１の充電時間が速くなり、高速動作が可能となる。   Further, the charging time of the selection gate line SG2 is shortened by the low resistance selection gate bypass lines 21is and 21 (i + 1) s, so that high-speed operation is possible. Accordingly, the data read timing can be controlled by the charging timing of the selection gate line SG2. Further, since the selection gate bypass lines 21 (i-1) d and 21id are also provided on the drain side, the charging time of the selection gate line SG1 is increased, and high-speed operation is possible.

また、本発明の基本的な効果であるワード線と選択ゲートバイパス線の容量カップリングに起因する誤読み出しも当然に防止できる。   In addition, the erroneous reading due to the capacitive coupling between the word line and the selection gate bypass line, which is the basic effect of the present invention, can be naturally prevented.

図３２は、本発明の第１０実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの平面パターンを示している。図３３は、図３２の領域Ａ１内を詳細に示す図であり、図３４は、図３２の領域Ａ２内を詳細に示す図である。   FIG. 32 shows a plane pattern of a NAND cell type EEPROM according to the tenth embodiment of the present invention. FIG. 33 is a diagram showing in detail the area A1 in FIG. 32, and FIG. 34 is a diagram showing in detail the area A2 in FIG.

本例は、上述の第９実施の形態の変形例である。   This example is a modification of the above-described ninth embodiment.

上述の第９実施の形態では、ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１に対するコンタクト部Ｘ２と選択ゲート線ＳＧ２に対するコンタクト部Ｘ３が、同じシャント領域に配置されている。   In the ninth embodiment, the contact part X2 for the selection gate line SG1 and the contact part X3 for the selection gate line SG2 in the block BLOCKi are arranged in the same shunt region.

一方、本例では、ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１に対するコンタクト部Ｘ２と選択ゲート線ＳＧ２に対するコンタクト部Ｘ３は、同じシャント領域に配置されていない。   On the other hand, in this example, the contact part X2 for the selection gate line SG1 and the contact part X3 for the selection gate line SG2 in the block BLOCKi are not arranged in the same shunt region.

即ち、ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１に対するコンタクト部Ｘ２とブロックＢＬＯＣＫｉ＋１内の選択ゲート線ＳＧ２に対するコンタクト部Ｘ４が、同じシャント領域に配置され、ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１に対するコンタクト部Ｘ１とブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ２に対するコンタクト部Ｘ３が、同じシャント領域に配置されている。   That is, the contact part X2 for the selection gate line SG1 in the block BLOCKi and the contact part X4 for the selection gate line SG2 in the block BLOCKi + 1 are arranged in the same shunt region, and the contact part X1 for the selection gate line SG1 in the block BLOCKi-1 The contact portion X3 for the selection gate line SG2 in the block BLOCKi is disposed in the same shunt region.

上記構成においても、ＮＡＮＤセルユニットのソース側においては、選択ゲートバイパス線２１ｉｓ，２１（ｉ＋１）ｓ及びソース線２１Ｓが設けられている。ソース線２１Ｓは、低抵抗であり、各ＮＡＮＤセルユニットのソース領域にコンタクト部Ｓを介して接続される。よって、各ＮＡＮＤセルユニットのソース領域に安定した電位を供給できるようになる。   Also in the above configuration, the selection gate bypass lines 21is, 21 (i + 1) s and the source line 21S are provided on the source side of the NAND cell unit. The source line 21S has a low resistance and is connected to the source region of each NAND cell unit via the contact portion S. Therefore, a stable potential can be supplied to the source region of each NAND cell unit.

また、低抵抗の選択ゲートバイパス線２１ｉｓ，２１（ｉ＋１）ｓにより、選択ゲート線ＳＧ２の充電時間が速くなるため、高速動作が可能となる。これに伴い、データ読み出しのタイミングを選択ゲート線ＳＧ２の充電タイミングで制御できるようになる。また、ドレイン側においても、選択ゲートバイパス線２１（ｉ−１）ｄ，２１ｉｄが設けられるため、選択ゲート線ＳＧ１の充電時間が速くなり、高速動作が可能となる。   Further, the charging time of the selection gate line SG2 is shortened by the low resistance selection gate bypass lines 21is and 21 (i + 1) s, so that high-speed operation is possible. Accordingly, the data read timing can be controlled by the charging timing of the selection gate line SG2. Further, since the selection gate bypass lines 21 (i-1) d and 21id are also provided on the drain side, the charging time of the selection gate line SG1 is increased, and high-speed operation is possible.

また、本発明の基本的な効果であるワード線と選択ゲートバイパス線の容量カップリングに起因する誤読み出しも当然に防止できる。   In addition, the erroneous reading due to the capacitive coupling between the word line and the selection gate bypass line, which is the basic effect of the present invention, can be naturally prevented.

ところで、上述の第９及び第１０実施の形態のパターンの良否について検討すると、選択ゲート線ＳＧ１，ＳＧ２の充放電のタイミングが同一である場合には、第９実施の形態のパターンの方が有利である。   By the way, considering the quality of the patterns of the ninth and tenth embodiments described above, the pattern of the ninth embodiment is more advantageous when the charge / discharge timings of the select gate lines SG1 and SG2 are the same. It is.

即ち、上述の第９実施の形態では、例えば、ブロックＢＬＯＣＫｉ内の各ＮＡＮＤセルユニットは、選択ゲート線ＳＧ１に対するコンタクト部Ｘ２からの距離と選択ゲート線ＳＧ２に対するコンタクト部Ｘ３からの距離が等しい位置に配置される。   That is, in the above-described ninth embodiment, for example, each NAND cell unit in the block BLOCKi is located at a position where the distance from the contact portion X2 to the selection gate line SG1 is equal to the distance from the contact portion X3 to the selection gate line SG2. Be placed.

このため、上述の第９実施の形態では、各ＮＡＮＤセルユニットにおける選択ゲートＳＧ１，ＳＧ２の充放電波形が同一となり、ＮＡＮＤセルの動作の制御、解析（特に、選択ブロック内の読み出し動作開始後のタイミングの制御、解析など）が容易になるという利点がある。   For this reason, in the above-described ninth embodiment, the charge / discharge waveforms of the select gates SG1 and SG2 in each NAND cell unit are the same, and control and analysis of the operation of the NAND cell (particularly after the start of the read operation in the selected block) There is an advantage that timing control, analysis, etc.) become easy.

一方、第１０実施の形態では、例えば、ブロックＢＬＯＣＫｉ内の各ＮＡＮＤセルユニットは、選択ゲート線ＳＧ１に対するコンタクト部Ｘ２からの距離と選択ゲート線ＳＧ２に対するコンタクト部Ｘ３からの距離が異なる位置に配置される場合が多くなる。   On the other hand, in the tenth embodiment, for example, each NAND cell unit in the block BLOCKi is arranged at a position where the distance from the contact portion X2 to the selection gate line SG1 is different from the distance from the contact portion X3 to the selection gate line SG2. There are many cases.

しかし、非選択ブロック内においてＮＡＮＤセルユニットをビット線ＢＬ及びソース線２１Ｓから確実に遮断するためには、第１０実施の形態のパターンの方が有利である。   However, the pattern of the tenth embodiment is more advantageous in order to surely block the NAND cell unit from the bit line BL and the source line 21S in the non-selected block.

即ち、第１０実施の形態では、ＮＡＮＤセルユニットに関し、コンタクト部Ｘ２からの距離とコンタクト部Ｘ３からの距離が互いに等しくなることはないが、共に最長になることもない（一方が最長なら他方は最短となる）。   That is, in the tenth embodiment, regarding the NAND cell unit, the distance from the contact portion X2 and the distance from the contact portion X3 are not equal to each other, but neither is the longest (if one is the longest, the other is Shortest).

このため、例えば、選択ゲート線ＳＧ１のコンタクト部Ｘ２に近いＮＡＮＤセルユニットでは、選択ゲート線ＳＧ１（０Ｖ）によりＮＡＮＤセルユニットを確実にビット線ＢＬから遮断でき、選択ゲート線ＳＧ２のコンタクト部Ｘ３に近いＮＡＮＤセルユニットでは、選択ゲート線ＳＧ２（０Ｖ）によりＮＡＮＤセルユニットを確実にソース線２１Ｓから遮断できる。   For this reason, for example, in the NAND cell unit close to the contact part X2 of the selection gate line SG1, the NAND cell unit can be surely cut off from the bit line BL by the selection gate line SG1 (0V), and the contact part X3 of the selection gate line SG2 In the near NAND cell unit, the NAND cell unit can be reliably cut off from the source line 21S by the select gate line SG2 (0 V).

図３５は、本発明の第１１実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの平面パターンを示している。図３６は、図３５の領域Ａ１内を詳細に示す図である。図３５の領域Ａ２内を示す図については省略する。   FIG. 35 shows a plane pattern of a NAND cell type EEPROM according to the eleventh embodiment of the present invention. FIG. 36 is a diagram showing in detail the area A1 in FIG. A diagram showing the area A2 in FIG. 35 is omitted.

本例は、上述の第９及び第１０実施の形態の変形例である。   This example is a modification of the ninth and tenth embodiments described above.

上述の第９及び第１０実施の形態では、ブロックＢＬＯＣＫｉ内のソース側選択ゲート線ＳＧ２とブロックＢＬＯＣＫｉ＋１内のソース側選択ゲート線ＳＧ２がそれぞれ異なる選択ゲートバイパス線２１ｉｓ，２１（ｉ＋１）ｓに接続されていた。   In the ninth and tenth embodiments described above, the source side selection gate line SG2 in the block BLOCKi and the source side selection gate line SG2 in the block BLOCKi + 1 are connected to different selection gate bypass lines 21is and 21 (i + 1) s, respectively. It was.

これに対し、本例では、ブロックＢＬＯＣＫｉ内のソース側選択ゲート線ＳＧ２とブロックＢＬＯＣＫｉ＋１内のソース側選択ゲート線ＳＧ２が、選択ゲートコンタクト部Ｘ５を介して同一の選択ゲートバイパス線２１ｉ（ｉ＋１）ｓに接続されている。   On the other hand, in this example, the source side select gate line SG2 in the block BLOCKi and the source side select gate line SG2 in the block BLOCKi + 1 have the same select gate bypass line 21i (i + 1) s via the select gate contact portion X5. It is connected to the.

この場合、ソース線２１Ｓを間に挟んで隣接するブロックＢＬＯＣＫｉ，ＢＬＯＣＫｉ＋１の選択ゲート線ＳＧ２は、同じタイミングで駆動される。   In this case, the selection gate lines SG2 of the blocks BLOCKi and BLOCKi + 1 adjacent to each other with the source line 21S interposed therebetween are driven at the same timing.

ここで、選択されたワード線（通常は０Ｖ）がＣＧ６である場合には、このワード線ＣＧ６と選択ゲートバイパス線２１ｉ（ｉ＋１）ｓの容量カップリングにより、ワード線ＣＧ６の電位がΔＶだけ上昇すると考えられる。   Here, when the selected word line (usually 0 V) is CG6, the potential of the word line CG6 increases by ΔV due to the capacitive coupling between the word line CG6 and the selection gate bypass line 21i (i + 1) s. I think that.

そこで、このような問題に対しては、動作手法により解決する。   Therefore, such a problem is solved by an operation method.

即ち、まず、ソース側の選択ゲート線ＳＧ２の充電を開始し、この後、しばらくたってから（ワード線の電位が容量カップリングによりΔＶだけ上昇した後、再び０Ｖ近傍まで戻った後に）、ドレイン側の選択ゲート線ＳＧ１の充電を開始するようにする。   That is, first, charging of the source side selection gate line SG2 is started, and after a while (after the potential of the word line has increased by ΔV due to capacitive coupling and then returned to near 0V), the drain side The charging of the selection gate line SG1 is started.

これにより、容量カップリングによる電位の上昇により、ビット線ＢＬの電位が誤って放電されてしまう事態を回避でき、信頼性の高いデータ読み出し動作を実現できる。   As a result, it is possible to avoid a situation where the potential of the bit line BL is accidentally discharged due to an increase in potential due to capacitive coupling, and a highly reliable data read operation can be realized.

図３７は、本発明の第１２実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの平面パターンを示している。図３８は、図３７の領域Ａ１内を詳細に示す図である。図３７の領域Ａ２内を示す図については省略する。   FIG. 37 shows a plane pattern of a NAND cell type EEPROM according to the twelfth embodiment of the present invention. FIG. 38 is a diagram showing in detail the area A1 in FIG. A diagram showing the area A2 in FIG. 37 is omitted.

本例も、上述の第９及び第１０実施の形態の変形例である。   This example is also a modification of the ninth and tenth embodiments described above.

上述の第９及び第１０実施の形態では、ブロックＢＬＯＣＫｉ−１内のドレイン側選択ゲート線ＳＧ１とブロックＢＬＯＣＫｉ内のドレイン側選択ゲート線ＳＧ１がそれぞれ異なる選択ゲートバイパス線２１（ｉ−１）ｄ，２１ｉｄに接続されていた。   In the ninth and tenth embodiments described above, the selection gate bypass lines 21 (i−1) d, in which the drain side selection gate line SG1 in the block BLOCKi−1 and the drain side selection gate line SG1 in the block BLOCKi are different from each other. It was connected to 21id.

これに対し、本例では、ブロックＢＬＯＣＫｉ−１内のドレイン側選択ゲート線ＳＧ１とブロックＢＬＯＣＫｉ内のドレイン側選択ゲート線ＳＧ１が、選択ゲートコンタクト部Ｘ０を介して同一の選択ゲートバイパス線２１（ｉ−１）ｉｄに接続されている。   On the other hand, in this example, the drain-side selection gate line SG1 in the block BLOCKi-1 and the drain-side selection gate line SG1 in the block BLOCKi are identical to each other via the selection gate contact portion X0. -1) Connected to id.

この場合、ブロックＢＬＯＣＫｉ−１，ＢＬＯＣＫｉの選択ゲート線ＳＧ１は、同じタイミングで駆動される。   In this case, the selection gate lines SG1 of the blocks BLOCKi-1 and BLOCKi are driven at the same timing.

ここで、選択されたワード線がＣＧ２の場合には、このワード線ＣＧ２と選択ゲートバイパス線２１（ｉ−１）ｉｄの容量カップリングにより、ワード線（通常は０Ｖ）ＣＧ２の電位がΔＶだけ上昇すると考えられる。   Here, when the selected word line is CG2, the potential of the word line (usually 0V) CG2 is ΔV by capacitive coupling of the word line CG2 and the selection gate bypass line 21 (i−1) id. It is expected to rise.

そこで、まず、ドレイン側の選択ゲート線ＳＧ１の充電を開始し、この後、しばらくたってから（ワード線の電位が容量カップリングによりΔＶだけ上昇した後、再び０Ｖ近傍まで戻った後に）、ソース側の選択ゲート線ＳＧ２の充電を開始する。   Therefore, charging of the drain side select gate line SG1 is started, and after a while (after the potential of the word line has increased by ΔV due to capacitive coupling and then returned to near 0 V), the source side The charging of the selection gate line SG2 is started.

これにより、容量カップリングによる電位の上昇により、ビット線ＢＬの電位が誤って放電されてしまう事態を回避でき、信頼性の高いデータ読み出し動作を実現できる。   As a result, it is possible to avoid a situation where the potential of the bit line BL is accidentally discharged due to an increase in potential due to capacitive coupling, and a highly reliable data read operation can be realized.

図３９は、本発明の第１３実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの平面パターンを示している。   FIG. 39 shows a plane pattern of a NAND cell type EEPROM according to the thirteenth embodiment of the present invention.

この例は、上述の第１２実施の形態の変形例である。   This example is a modification of the above-described twelfth embodiment.

本例の特徴は、ドレイン側選択ゲート線ＳＧ１（１４9 ）及びソース側選択ゲート線ＳＧ２（１４10）のそれぞれに対するコンタクト部Ｘ０，Ｘ５のカラム方向の幅が少し狭くなった点、即ち、コンタクト部Ｘ０が二つの選択ゲート線ＳＧ１のソース側エッジの間の幅よりも狭くなり、コンタクト部Ｘ５が二つの選択ゲート線ＳＧ２のドレイン側エッジの間の幅よりも狭くなった点にある。 The feature of this example is that the width in the column direction of the contact portions X0 and X5 with respect to each of the drain side select gate line SG1 (14 9 ) and the source side select gate line SG2 (14 10 ) is slightly reduced, that is, the contact The portion X0 is narrower than the width between the source side edges of the two selection gate lines SG1, and the contact portion X5 is narrower than the width between the drain side edges of the two selection gate lines SG2.

本例によれば、選択ゲート線ＳＧ１（１４9 ），ＳＧ２（１４10）の加工時のマージンを少し大きくできる。つまり、シャント領域ＱＱにおけるワード線（制御ゲート電極）ＣＧ１と選択ゲート線ＳＧ１（１４9 ）の距離及びワード線ＣＧ８と選択ゲート線ＳＧ２（１４10）の距離を大きめに確保しておけば、加工後におけるワード線ＣＧ１と選択ゲート線ＳＧ１（１４9 ）のショート及びワード線ＣＧ８と選択ゲート線ＳＧ２（１４10）のショートの発生の確率を大幅に低減できる。 According to this example, the margin for processing the select gate lines SG1 (14 9 ) and SG2 (14 10 ) can be slightly increased. That is, if the distance between the word line (control gate electrode) CG1 and the selection gate line SG1 (14 9 ) and the distance between the word line CG8 and the selection gate line SG2 (14 10 ) in the shunt region QQ are secured to be large. The probability of occurrence of a short circuit between the word line CG1 and the selection gate line SG1 (14 9 ) and a short circuit between the word line CG8 and the selection gate line SG2 (14 10 ) can be greatly reduced.

なお、コンタクト部Ｘ０，Ｘ５は、例えば、選択ゲート線の上層１６9 ，１６10を加工した後、レジストをコンタクト部Ｘ０，Ｘ５上に形成し、この後、下層１４9 ，１４10を加工すれば、容易に形成できる。 For the contact portions X0 and X5, for example, after processing the upper layers 16 9 and 16 10 of the selection gate line, a resist is formed on the contact portions X0 and X5, and then the lower layers 14 9 and 14 10 are processed. Can be easily formed.

図４０は、本発明の第１４実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの平面パターンを示している。   FIG. 40 shows a plane pattern of a NAND cell type EEPROM according to the fourteenth embodiment of the present invention.

この例は、上述の第１１実施の形態（図３６）の変形例である。   This example is a modification of the above-described eleventh embodiment (FIG. 36).

本例の特徴は、ブロックＢＬＯＣＫｉ内にのみ選択ゲートバイパス線２１ｉ（ｉ＋１）ｓを配置し、ブロックＢＬＯＣＫｉ＋１内では、ソース線２１Ｓの接続を行ったものである。   The feature of this example is that the selection gate bypass line 21i (i + 1) s is arranged only in the block BLOCKi, and the source line 21S is connected in the block BLOCKi + 1.

即ち、図３６の例では、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫｉ＋１内ににそれぞれ１本ずつ合計２本の選択ゲートバイパス線を設けたが、本例では、そのうちの１本を削除し、その空いた領域にソース線２１Ｓを配置している。   That is, in the example of FIG. 36, a total of two selection gate bypass lines are provided in each of the blocks BLOCKi and BLOCKi + 1. Line 21S is arranged.

これにより、ソース線２１Ｓは、同一層においてロウ方向に直線状に延びることができ、ソース線２１Ｓを複数の層に跨って形成する必要がなくなる。   Thereby, the source line 21S can extend linearly in the row direction in the same layer, and it is not necessary to form the source line 21S across a plurality of layers.

以上、第１乃至第１４実施の形態について順次説明したが、これらは、単独で用いることも、また、二つ以上の実施の形態を組み合わせて用いることも可能である。   Although the first to fourteenth embodiments have been described sequentially above, these can be used alone or in combination of two or more embodiments.

また、選択ゲート線ＳＧ１，ＳＧ２のいずれか一方について本発明を適用し、他方については従来の技術を適用することも可能である。この場合、従来の技術を適用した他方の選択ゲート線の充電開始後、しばらくたった後（ワード線の電位が容量カップリングによりΔＶだけ上昇した後、再び０Ｖ近傍まで戻った後）に、一方の選択ゲート線の充電を開始するようにすればよい。   It is also possible to apply the present invention to one of the select gate lines SG1 and SG2 and apply the conventional technique to the other. In this case, after a while after starting the charging of the other selection gate line to which the conventional technique is applied (after the potential of the word line has increased by ΔV due to capacitive coupling and then returned to near 0 V), What is necessary is just to start charge of a selection gate line.

図４１乃至図５３は、ドレイン（ビット線コンタクト部）側選択ゲート線ＳＧ１に接続される選択ゲートバイパス線のパターン模式図を示している。   41 to 53 are schematic diagrams of select gate bypass lines connected to the select gate line SG1 on the drain (bit line contact portion) side.

図４１の例は、上述の第２又は第３実施の形態（図１１、１２又は図１４）に相当する。即ち、ブロックＡ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１Ａは、ブロックＡ内の選択ゲート線ＳＧ１上に配置され、ブロックＢ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１Ｂは、ブロックＢ内の選択ゲート線ＳＧ１上に配置される。   The example of FIG. 41 corresponds to the above-described second or third embodiment (FIGS. 11, 12, or 14). That is, the selection gate bypass line 21A connected to the selection gate line SG1 in the block A is arranged on the selection gate line SG1 in the block A and is connected to the selection gate line SG1 in the block B. 21B is arranged on the select gate line SG1 in the block B.

本例のパターンによる効果は、選択ブロック内の非選択ワード線の電位が容量カップリングにより上昇しないという基本的なものの他、選択ゲートバイパス線が配置される層と同一層においてＮＡＮＤセル群のワード線上に広い領域を確保できるため、この層に、例えば、ブロックデコード線などの配線を配置できるという点がある。   In addition to the basic effect that the potential of the non-selected word line in the selected block does not rise due to capacitive coupling, the effect of the pattern of this example is the word of the NAND cell group in the same layer as the layer where the selection gate bypass line is arranged. Since a wide area can be secured on the line, for example, a wiring such as a block decode line can be arranged in this layer.

図４２の例は、上述の第４又は第５実施の形態（図１５又は図１６）や従来の形態（図１２１、図１２２又は図１２３）に相当する。即ち、ブロックＡ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１Ａは、ブロックＡ内の選択ゲート線ＳＧ１よりもソース側に配置され、ブロックＢ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１Ｂは、ブロックＢ内の選択ゲート線ＳＧ１よりもソース側に配置される。なお、第４又は第５実施の形態では、選択ゲートバイパス線２１Ａ，２１Ｂは、ワード線ＣＧ１〜ＣＧ８を覆うように配置されることはない。   The example of FIG. 42 corresponds to the above-described fourth or fifth embodiment (FIG. 15 or FIG. 16) or the conventional form (FIG. 121, FIG. 122 or FIG. 123). That is, the selection gate bypass line 21A connected to the selection gate line SG1 in the block A is arranged on the source side with respect to the selection gate line SG1 in the block A, and is connected to the selection gate line SG1 in the block B. The gate bypass line 21B is arranged on the source side with respect to the selection gate line SG1 in the block B. In the fourth or fifth embodiment, the select gate bypass lines 21A and 21B are not arranged so as to cover the word lines CG1 to CG8.

本例のパターンによる効果は、ブロックＡ内の選択ゲートバイパス線２１ＡとブロックＢ内の選択ゲートバイパス線２１Ｂの間隔を広くできるため、デザインルールによる制約を受けないという点がある。   The effect of the pattern of this example is that the space between the selection gate bypass line 21A in the block A and the selection gate bypass line 21B in the block B can be widened, and therefore, there is no restriction by the design rule.

図４３の例は、上述の第１実施の形態（図２乃至図４）に相当する。即ち、ブロックＡ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１Ａは、ブロックＢ内に配置され、ブロックＢ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１Ｂは、ブロックＡ内に配置される。   The example of FIG. 43 corresponds to the above-described first embodiment (FIGS. 2 to 4). That is, the selection gate bypass line 21A connected to the selection gate line SG1 in the block A is arranged in the block B, and the selection gate bypass line 21B connected to the selection gate line SG1 in the block B is in the block A. Placed in.

本例のパターンによれば、選択ゲートバイパス線２１Ａ，２１Ｂの位置及び幅を自由に設定できるため、容量カップリングによる誤読み出しの防止に加え、配線抵抗の低減や設計の容易化などの効果を得ることができる。   According to the pattern of this example, the positions and widths of the select gate bypass lines 21A and 21B can be freely set. Therefore, in addition to preventing erroneous reading due to capacitive coupling, effects such as reduction of wiring resistance and ease of design can be achieved. Obtainable.

図４４の例は、上述の第１２又は第１３実施の形態（図３８又は図３９）に相当する。即ち、ブロックＡ，Ｂ内の選択ゲート線ＳＧ１をシャント領域ＱＱで共通接続して、両者に共通の選択ゲートコンタクト部を設け、このコンタクト部に選択ゲートバイパス線２１ＡＢを接続している。   The example of FIG. 44 corresponds to the above-described twelfth or thirteenth embodiment (FIG. 38 or FIG. 39). That is, the selection gate line SG1 in the blocks A and B is commonly connected in the shunt region QQ, a common selection gate contact portion is provided for both, and the selection gate bypass line 21AB is connected to this contact portion.

本例では、選択ゲートバイパス線２１ＡＢは、ブロックＡ，Ｂ内にそれぞれ配置され、全てのシャント領域ＱＱで選択ゲート線ＳＧ１に接続されている。よって、選択ゲートバイパス線２１ＡＢの低抵抗化を図ることができる。また、容量カップリングによる誤読み出しの問題は、選択ゲート線ＳＧ１，ＳＧ２に与える電位のタイミングにより解決できる。   In this example, the selection gate bypass line 21AB is disposed in each of the blocks A and B, and is connected to the selection gate line SG1 in all the shunt regions QQ. Therefore, the resistance of the select gate bypass line 21AB can be reduced. Further, the problem of erroneous reading due to capacitive coupling can be solved by the timing of the potential applied to the select gate lines SG1 and SG2.

図４５の例では、ブロックＡ内の選択ゲート線ＳＧ１に対するコンタクト部を全てのシャント領域ＱＱに設けると共に、ブロックＢ内の選択ゲート線ＳＧ１に対するコンタクト部も全てのシャント領域ＱＱに設けている。つまり、１つのシャント領域ＱＱには、２つのコンタクト部が配置されている。選択ゲートバイパス線２１Ａは、ブロックＡ内の選択ゲート線ＳＧ１に接続され、選択ゲートバイパス線２１Ｂは、ブロックＢ内の選択ゲート線ＳＧ１に接続される。   In the example of FIG. 45, the contact portion for the selection gate line SG1 in the block A is provided in all shunt regions QQ, and the contact portion for the selection gate line SG1 in the block B is also provided in all shunt regions QQ. That is, two contact portions are arranged in one shunt region QQ. The selection gate bypass line 21A is connected to the selection gate line SG1 in the block A, and the selection gate bypass line 21B is connected to the selection gate line SG1 in the block B.

本例のパターンでは、１本の選択ゲート線ＳＧ１に対するコンタクト部の数を増やし、コンタクト部同士の間隔を狭めることができるため、選択ゲート線ＳＧ１における充電時間を短縮することができる。また、ブロックＡ内の選択ゲート線ＳＧ１とブロックＢ内の選択ゲート線ＳＧ１は、独立して電位を設定できるため、選択ゲート線ＳＧ１に対する動作上の制限もない。   In the pattern of this example, the number of contact portions with respect to one select gate line SG1 can be increased and the interval between the contact portions can be reduced, so that the charge time in the select gate line SG1 can be shortened. Further, since the selection gate line SG1 in the block A and the selection gate line SG1 in the block B can be independently set, there is no operational limitation on the selection gate line SG1.

図４６の例では、図４５の例と同様に、ブロックＡ内の選択ゲート線ＳＧ１に対するコンタクト部を全てのシャント領域ＱＱに設け、ブロックＢ内の選択ゲート線ＳＧ１に対するコンタクト部も全てのシャント領域ＱＱに設けている。但し、本例では、ブロックＡ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１Ａは、ブロックＢ内に配置され、ブロックＢ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１Ｂは、ブロックＡ内に配置される。   In the example of FIG. 46, as in the example of FIG. 45, the contact portion for the selection gate line SG1 in the block A is provided in all shunt regions QQ, and the contact portion for the selection gate line SG1 in the block B is also provided in all shunt regions. Provided in QQ. However, in this example, the selection gate bypass line 21A connected to the selection gate line SG1 in the block A is arranged in the block B, and the selection gate bypass line 21B connected to the selection gate line SG1 in the block B is Are arranged in the block A.

本例のパターンによれば、図４５の例と同様の効果が得られる他、選択ゲートバイパス線２１Ａ，２１Ｂの位置及び幅を自由に設定できるため、容量カップリングによる誤読み出しの防止、配線抵抗の低減や、設計の容易化などの効果を得ることができる。   According to the pattern of this example, the same effects as in the example of FIG. 45 can be obtained, and the positions and widths of the selection gate bypass lines 21A and 21B can be freely set. It is possible to obtain effects such as a reduction in design and ease of design.

図４７の例では、ブロックＡ，Ｂ内の選択ゲート線ＳＧ１をシャント領域ＱＱで共通接続して、両者に共通の選択ゲートコンタクト部を設け、このコンタクト部に選択ゲートバイパス線２１ＡＢを接続している。この例では、選択ゲートバイパス線２１ＡＢは、ブロックＡ内のみに配置されている。   In the example of FIG. 47, the selection gate line SG1 in the blocks A and B is commonly connected in the shunt region QQ, a common selection gate contact portion is provided for both, and the selection gate bypass line 21AB is connected to this contact portion. Yes. In this example, the selection gate bypass line 21AB is arranged only in the block A.

本例のパターンによる効果は、選択ゲートバイパス線２１ＡＢが配置される層と同一層においてブロックＢ内に広い領域が確保されるため、この領域に他の配線を配置できるという点がある。   The effect of the pattern of this example is that a wide area is secured in the block B in the same layer as the layer where the selection gate bypass line 21AB is arranged, and therefore another wiring can be arranged in this area.

図４８の例では、ブロックＡ，Ｂ内の選択ゲート線ＳＧ１をシャント領域ＱＱで共通接続して、両者に共通の選択ゲートコンタクト部を設け、このコンタクト部に選択ゲートバイパス線２１ＡＢを接続している。この例では、選択ゲートバイパス線２１ＡＢは、ブロックＡ，Ｂ内に交互に配置されるように、シャント領域ＱＱを介して矩形波状に（又は蛇行して）配置されている。   In the example of FIG. 48, the selection gate line SG1 in the blocks A and B is commonly connected in the shunt region QQ, a common selection gate contact portion is provided for both, and the selection gate bypass line 21AB is connected to this contact portion. Yes. In this example, the selection gate bypass lines 21AB are arranged in a rectangular wave shape (or meandering) via the shunt regions QQ so as to be alternately arranged in the blocks A and B.

本例では、ブロックＡ，Ｂ内におけるワード線（制御ゲート電極）と選択ゲートバイパス線がオーバーラップする部分の面積が半分になる、即ち、ワード線と選択ゲート線の容量カップリングの大きさが半分になるため、電位の上昇分ΔVも半分にでき、誤読み出し動作が生じ難く、信頼性の高いデータ読み出し動作が実現できる。   In this example, the area where the word line (control gate electrode) and the select gate bypass line in the blocks A and B overlap is halved, that is, the capacity coupling between the word line and the select gate line is small. Since the potential is increased by half, the potential increase ΔV can be halved, and an erroneous read operation hardly occurs and a highly reliable data read operation can be realized.

図４９の例では、ブロックＡ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１Ａは、ブロックＡ内の選択ゲート線ＳＧ１上に配置され、ブロックＢ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１Ｂは、ブロックＢ内の選択ゲート線ＳＧ１上に配置される。   In the example of FIG. 49, the selection gate bypass line 21A connected to the selection gate line SG1 in the block A is arranged on the selection gate line SG1 in the block A and connected to the selection gate line SG1 in the block B. The selection gate bypass line 21B is arranged on the selection gate line SG1 in the block B.

図５０の例では、ブロックＡ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１Ａは、ブロックＡ内の選択ゲート線ＳＧ１よりもソース側に配置され、ブロックＢ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１Ｂは、ブロックＢ内の選択ゲート線ＳＧ１よりもソース側に配置される。   In the example of FIG. 50, the selection gate bypass line 21A connected to the selection gate line SG1 in the block A is arranged on the source side with respect to the selection gate line SG1 in the block A, and is connected to the selection gate line SG1 in the block B. The selection gate bypass line 21B to be connected is arranged closer to the source side than the selection gate line SG1 in the block B.

図４９及び図５０の例において、ブロックＡ内の選択ゲート線ＳＧ１に対するコンタクト部が設けられる箇所では、ブロックＢ内の選択ゲート線ＳＧ１が切断され、ブロックＢ内の選択ゲート線ＳＧ１に対するコンタクト部が設けられる箇所では、ブロックＡ内の選択ゲート線ＳＧ１が切断される。   49 and FIG. 50, in a place where a contact portion for the selection gate line SG1 in the block A is provided, the selection gate line SG1 in the block B is cut, and a contact portion for the selection gate line SG1 in the block B is formed. At the provided location, the selection gate line SG1 in the block A is cut.

これら図４９及び図５０の例では、選択ゲート線ＳＧ１が所定箇所で切断されることにより、互いに隣接する二つの選択ゲート線ＳＧ１の間隔を狭めることができる。よって、カラム方向におけるメモリセル領域の大きさを縮小でき、メモリチップの縮小化に貢献できる。   In the examples of FIGS. 49 and 50, the selection gate line SG1 is cut at a predetermined location, whereby the interval between the two selection gate lines SG1 adjacent to each other can be reduced. Therefore, the size of the memory cell region in the column direction can be reduced, which can contribute to the reduction of the memory chip.

図５１の例は、上述の第８乃至第１１実施の形態（図２４，２５，３０，３１，３３，３４，３６など）に相当する。即ち、ブロックＡ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１Ａは、ブロックＢ内に配置され、ブロックＢ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１Ｂは、ブロックＡ内に配置される。   The example of FIG. 51 corresponds to the eighth to eleventh embodiments (FIGS. 24, 25, 30, 31, 33, 34, 36, etc.) described above. That is, the selection gate bypass line 21A connected to the selection gate line SG1 in the block A is arranged in the block B, and the selection gate bypass line 21B connected to the selection gate line SG1 in the block B is in the block A. Placed in.

ブロックＡ内の選択ゲート線ＳＧ１に対するコンタクト部が設けられる箇所では、ブロックＢ内の選択ゲート線ＳＧ１が切断され、ブロックＢ内の選択ゲート線ＳＧ１に対するコンタクト部が設けられる箇所では、ブロックＡ内の選択ゲート線ＳＧ１が切断される。   In the place where the contact portion for the selection gate line SG1 in the block A is provided, the selection gate line SG1 in the block B is cut and in the place where the contact portion for the selection gate line SG1 in the block B is provided, The selection gate line SG1 is cut.

本例では、図４９及び５０の例と同様の効果が得られる他、選択ゲートバイパス線２１Ａ，２１Ｂの位置及び幅を自由に設定できるため、容量カップリングによる誤読み出しの防止、配線抵抗の低減や、設計の容易化などの効果を得ることができる。   In this example, the same effects as in the examples of FIGS. 49 and 50 can be obtained, and the positions and widths of the selection gate bypass lines 21A and 21B can be freely set, so that erroneous reading is prevented by capacitive coupling and wiring resistance is reduced. In addition, effects such as simplification of design can be obtained.

図５２の例は、図４５の例の変形例である。即ち、１つのシャント領域ＱＱに、ブロックＡ内の選択ゲート線ＳＧ１に対するコンタクト部とブロックＢ内の選択ゲート線ＳＧ１に対するコンタクト部の双方を設けている。さらに、選択ゲート線ＳＧ１をシャント領域ＱＱで切断すると共に、切断された各選択ゲート線ＳＧ１をこれに対応するコンタクト部を介して選択ゲートバイパス線２１Ａ，２１Ｂに接続している。   The example of FIG. 52 is a modification of the example of FIG. That is, both the contact portion for the select gate line SG1 in the block A and the contact portion for the select gate line SG1 in the block B are provided in one shunt region QQ. Further, the selection gate line SG1 is cut at the shunt region QQ, and the cut selection gate lines SG1 are connected to the selection gate bypass lines 21A and 21B via the corresponding contact portions.

本例においても、図４９及び５０の例と同様の効果が得られる他、選択ゲート線ＳＧ１における充電時間を短縮できるという効果も得られる。   In this example, the same effect as in the examples of FIGS. 49 and 50 can be obtained, and the effect that the charging time in the select gate line SG1 can be shortened can also be obtained.

図５３の例は、図４６の例の変形例である。即ち、１つのシャント領域ＱＱに、ブロックＡ内の選択ゲート線ＳＧ１に対するコンタクト部とブロックＢ内の選択ゲート線ＳＧ１に対するコンタクト部の双方を設けている。さらに、選択ゲート線ＳＧ１をシャント領域ＱＱで切断すると共に、切断された各選択ゲート線ＳＧ１をこれに対応するコンタクト部を介して選択ゲートバイパス線２１Ａ，２１Ｂに接続している。   The example of FIG. 53 is a modification of the example of FIG. That is, both the contact portion for the select gate line SG1 in the block A and the contact portion for the select gate line SG1 in the block B are provided in one shunt region QQ. Further, the selection gate line SG1 is cut at the shunt region QQ, and the cut selection gate lines SG1 are connected to the selection gate bypass lines 21A and 21B via the corresponding contact portions.

本例においても、選択ゲート線ＳＧ１を所定箇所で切断しているため、選択ゲート線ＳＧ１同士の間隔を狭めることができ、カラム方向におけるメモリセルアレイのサイズの縮小やチップコストの低下に貢献できる。   Also in this example, since the selection gate line SG1 is cut at a predetermined location, the interval between the selection gate lines SG1 can be reduced, which can contribute to the reduction in the size of the memory cell array in the column direction and the reduction in chip cost.

図５４乃至図６６は、ソース側選択ゲート線ＳＧ２に接続される選択ゲートバイパス線のパターン模式図を示している。   54 to 66 are schematic diagrams of select gate bypass lines connected to the source side select gate line SG2.

ソース側選択ゲート線ＳＧ２に接続される選択ゲートバイパス線のパターンについても、ドレイン（ビット線コンタクト部）側選択ゲート線ＳＧ１に接続される選択ゲートバイパス線のパターンと同様のパターンを採用でき、かつ、その効果も、ドレイン側と同様の効果を得ることができる。   The pattern of the selection gate bypass line connected to the source side selection gate line SG2 can be the same pattern as the pattern of the selection gate bypass line connected to the drain (bit line contact portion) side selection gate line SG1, and Also, the same effect as that on the drain side can be obtained.

図５４の例は、図４１の例に対応している。即ち、ブロックＢ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１Ｂは、ブロックＢ内の選択ゲート線ＳＧ２上に配置され、ブロックＣ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１Ｃは、ブロックＣ内の選択ゲート線ＳＧ２上に配置されている。   The example of FIG. 54 corresponds to the example of FIG. That is, the selection gate bypass line 21B connected to the selection gate line SG2 in the block B is arranged on the selection gate line SG2 in the block B and is connected to the selection gate line SG2 in the block C. 21C is arranged on the selection gate line SG2 in the block C.

図５５の例は、図４２の例に対応している。即ち、ブロックＢ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１Ｂは、ブロックＢ内の選択ゲート線ＳＧ２よりもドレイン側に配置され、ブロックＣ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１Ｃは、ブロックＣ内の選択ゲート線ＳＧ２よりもドレイン側に配置される。   The example of FIG. 55 corresponds to the example of FIG. That is, the selection gate bypass line 21B connected to the selection gate line SG2 in the block B is arranged on the drain side with respect to the selection gate line SG2 in the block B, and is connected to the selection gate line SG2 in the block C. The gate bypass line 21C is arranged on the drain side with respect to the selection gate line SG2 in the block C.

図５６の例は、図４３の例に対応している。即ち、ブロックＢ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１Ｂは、ブロックＣ内に配置され、ブロックＣ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１Ｃは、ブロックＢ内に配置される。   The example of FIG. 56 corresponds to the example of FIG. That is, the selection gate bypass line 21B connected to the selection gate line SG2 in the block B is arranged in the block C, and the selection gate bypass line 21C connected to the selection gate line SG2 in the block C is in the block B. Placed in.

図５７の例は、図４４の例に対応している。即ち、ブロックＢ，Ｃ内の選択ゲート線ＳＧ２をシャント領域ＱＱで共通接続して、両者に共通の選択ゲートコンタクト部を設け、このコンタクト部に選択ゲートバイパス線２１ＢＣを接続している。この例では、選択ゲートバイパス線２１ＢＣは、ブロックＢ，Ｃ内にそれぞれ配置されている。   The example of FIG. 57 corresponds to the example of FIG. That is, the selection gate line SG2 in the blocks B and C is commonly connected in the shunt region QQ, a common selection gate contact portion is provided for both, and the selection gate bypass line 21BC is connected to this contact portion. In this example, the selection gate bypass line 21BC is arranged in each of the blocks B and C.

図５８の例は、図４５の例に対応している。即ち、ブロックＢ内の選択ゲート線ＳＧ２に対するコンタクト部を全てのシャント領域ＱＱに設けると共に、ブロックＣ内の選択ゲート線ＳＧ２に対するコンタクト部も全てのシャント領域ＱＱに設けている。つまり、１つのシャント領域ＱＱには、２つのコンタクト部が配置されている。   The example of FIG. 58 corresponds to the example of FIG. That is, a contact portion for the selection gate line SG2 in the block B is provided in all shunt regions QQ, and a contact portion for the selection gate line SG2 in the block C is also provided in all shunt regions QQ. That is, two contact portions are arranged in one shunt region QQ.

図５９の例は、図４６の例に対応している。即ち、１つのシャント領域ＱＱに、ブロックＢ内の選択ゲート線ＳＧ２に対するコンタクト部とブロックＣ内の選択ゲート線ＳＧ２に対するコンタクト部を設けている。本例では、ブロックＢ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１Ｂは、ブロックＣ内に配置され、ブロックＣ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１Ｃは、ブロックＢ内に配置される。   The example of FIG. 59 corresponds to the example of FIG. That is, a contact portion for the select gate line SG2 in the block B and a contact portion for the select gate line SG2 in the block C are provided in one shunt region QQ. In this example, the selection gate bypass line 21B connected to the selection gate line SG2 in the block B is arranged in the block C, and the selection gate bypass line 21C connected to the selection gate line SG2 in the block C is a block Arranged in B.

図６０の例は、図４７の例に対応している。即ち、ブロックＢ，Ｃ内の選択ゲート線ＳＧ２をシャント領域ＱＱで共通接続して、両者に共通の選択ゲートコンタクト部を設け、このコンタクト部に選択ゲートバイパス線２１ＢＣを接続している。この例では、選択ゲートバイパス線２１ＢＣは、ブロックＢ内のみに配置されている。   The example of FIG. 60 corresponds to the example of FIG. That is, the selection gate line SG2 in the blocks B and C is commonly connected in the shunt region QQ, a common selection gate contact portion is provided for both, and the selection gate bypass line 21BC is connected to this contact portion. In this example, the selection gate bypass line 21BC is arranged only in the block B.

図６１の例は、図４８の例に対応している。即ち、ブロックＢ，Ｃ内の選択ゲート線ＳＧ２をシャント領域ＱＱで共通接続して、両者に共通の選択ゲートコンタクト部を設け、このコンタクト部に選択ゲートバイパス線２１ＢＣを接続している。この例では、選択ゲートバイパス線２１ＢＣは、ブロックＢ，Ｃ内に交互に配置されるように、シャント領域ＱＱを介して矩形波状に（又は蛇行して）配置されている。   The example of FIG. 61 corresponds to the example of FIG. That is, the selection gate line SG2 in the blocks B and C is commonly connected in the shunt region QQ, a common selection gate contact portion is provided for both, and the selection gate bypass line 21BC is connected to this contact portion. In this example, the selection gate bypass lines 21BC are arranged in a rectangular wave shape (or meandering) via the shunt regions QQ so as to be alternately arranged in the blocks B and C.

図６２の例は、図４９の例に対応し、図６３の例は、図５０の例に対応している。これらの例において、ブロックＢ内の選択ゲート線ＳＧ２に対するコンタクト部が設けられる箇所では、ブロックＣ内の選択ゲート線ＳＧ２が切断され、ブロックＣ内の選択ゲート線ＳＧ２に対するコンタクト部が設けられる箇所では、ブロックＢ内の選択ゲート線ＳＧ２が切断される。   The example of FIG. 62 corresponds to the example of FIG. 49, and the example of FIG. 63 corresponds to the example of FIG. In these examples, in the place where the contact portion for the selection gate line SG2 in the block B is provided, the selection gate line SG2 in the block C is cut and the contact portion for the selection gate line SG2 in the block C is provided. The selection gate line SG2 in the block B is cut off.

図６４の例は、図５１の例に対応している。即ち、ブロックＢ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１Ｂは、ブロックＣ内に配置され、ブロックＣ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１Ｃは、ブロックＢ内に配置される。   The example of FIG. 64 corresponds to the example of FIG. That is, the selection gate bypass line 21B connected to the selection gate line SG2 in the block B is arranged in the block C, and the selection gate bypass line 21C connected to the selection gate line SG2 in the block C is in the block B. Placed in.

ブロックＢ内の選択ゲート線ＳＧ２に対するコンタクト部が設けられる箇所では、ブロックＣ内の選択ゲート線ＳＧ２が切断され、ブロックＣ内の選択ゲート線ＳＧ２に対するコンタクト部が設けられる箇所では、ブロックＢ内の選択ゲート線ＳＧ２が切断される。   In the place where the contact portion for the selection gate line SG2 in the block B is provided, the selection gate line SG2 in the block C is cut, and in the place where the contact portion for the selection gate line SG2 in the block C is provided, in the block B The selection gate line SG2 is cut off.

図６５の例は、図５２の例に対応している。即ち、１つのシャント領域ＱＱに、ブロックＢ内の選択ゲート線ＳＧ２に対するコンタクト部とブロックＣ内の選択ゲート線ＳＧ２に対するコンタクト部の双方を設けている。さらに、選択ゲート線ＳＧ２をシャント領域ＱＱで切断すると共に、切断された各選択ゲート線ＳＧ２をこれに対応するコンタクト部を介して選択ゲートバイパス線２１Ｂ，２１Ｃに接続している。   The example of FIG. 65 corresponds to the example of FIG. That is, both the contact portion for the select gate line SG2 in the block B and the contact portion for the select gate line SG2 in the block C are provided in one shunt region QQ. Further, the selection gate line SG2 is cut at the shunt region QQ, and the cut selection gate lines SG2 are connected to the selection gate bypass lines 21B and 21C through corresponding contact portions.

図６６の例は、図５３の例に対応している。即ち、１つのシャント領域ＱＱに、ブロックＢ内の選択ゲート線ＳＧ２に対するコンタクト部とブロックＣ内の選択ゲート線ＳＧ２に対するコンタクト部の双方を設けている。さらに、選択ゲート線ＳＧ２をシャント領域ＱＱで切断すると共に、切断された各選択ゲート線ＳＧ２をこれに対応するコンタクト部を介して選択ゲートバイパス線２１Ｂ，２１Ｃに接続している。   The example of FIG. 66 corresponds to the example of FIG. That is, both the contact portion for the select gate line SG2 in the block B and the contact portion for the select gate line SG2 in the block C are provided in one shunt region QQ. Further, the selection gate line SG2 is cut at the shunt region QQ, and the cut selection gate lines SG2 are connected to the selection gate bypass lines 21B and 21C through corresponding contact portions.

次に、データ読み出し動作と本発明の関係について検討する。   Next, the relationship between the data read operation and the present invention will be examined.

図６７の動作タイミングでは、非選択ワード線（制御ゲート電極）ＣＧ２〜ＣＧ８が充電された後（選択ワード線ＣＧ１は０Ｖのまま）、しばらくしてから、選択ゲート線ＳＧ１，ＳＧ２を同じタイミングで電源電位Ｖｃｃに充電している。この場合、選択ゲート線ＳＧ１，ＳＧ２を充電する際に、容量カップリングの影響により、選択ワード線ＣＧ１の電位がΔＶだけ上昇する危険性がある。   67, after the non-selected word lines (control gate electrodes) CG2 to CG8 are charged (the selected word line CG1 remains at 0V), after a while, the selected gate lines SG1 and SG2 are set at the same timing. The power supply potential Vcc is charged. In this case, when charging the select gate lines SG1 and SG2, there is a risk that the potential of the selected word line CG1 increases by ΔV due to the influence of capacitive coupling.

よって、この電位の上昇分ΔＶが全くないか、又は小さくなるような構成、例えば、選択ゲート線ＳＧ１に対して、図４１，４３，４５，４６，４８，４９，５１，５２，５３のレイアウト、選択ゲート線ＳＧ２に対して、図５４，５６，５８，５９，６１，６２，６４，６５，６６のレイアウトを採用するのが効果的である。   Therefore, the layout shown in FIGS. 41, 43, 45, 46, 48, 49, 51, 52, and 53 has a configuration in which the increase ΔV of the potential is zero or small, for example, with respect to the selection gate line SG1. It is effective to employ the layouts of FIGS. 54, 56, 58, 59, 61, 62, 64, 65 and 66 for the select gate line SG2.

図６８の動作タイミングでは、非選択ワード線（制御ゲート電極）ＣＧ１〜ＣＧ７及び選択ゲート線ＳＧ２が充電された後（選択ワード線ＣＧ８は０Ｖのまま）、しばらくしてから、選択ゲート線ＳＧ１を電源電位Ｖｃｃに充電している。また、選択ゲート線ＳＧ２を充電する際に、容量カップリングの影響により、選択ワード線ＣＧ８の電位がΔＶだけ上昇する場合と上昇しない場合（０Ｖ固定の場合）を合わせて示している。   68, after the unselected word lines (control gate electrodes) CG1 to CG7 and the selected gate line SG2 are charged (the selected word line CG8 remains at 0V), after a while, the selected gate line SG1 is turned on. The power supply potential Vcc is charged. In addition, when the selection gate line SG2 is charged, the case where the potential of the selected word line CG8 increases by ΔV and the case where it does not increase (fixed to 0V) due to the influence of capacitive coupling are shown together.

仮に、容量カップリングにより、ワード線ＣＧ８の電位がΔＶだけ上昇しても、このワード線ＣＧ８の電位ΔＶが再び０Ｖになった後に、選択ゲート線ＳＧ１の充電を開始するようなタイミングを採用する。   Even if the potential of the word line CG8 rises by ΔV due to capacitive coupling, the timing at which charging of the selection gate line SG1 is started after the potential ΔV of the word line CG8 becomes 0V again. .

この場合、ドレイン側の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線については、ワード線ＣＧ１が選択される場合を考慮して、容量カップリングによるワード線ＣＧ１の電位の上昇が全くないか、又は小さくなるような構成、例えば、図４１，４３，４５，４６，４８，４９，５１，５２，５３などの構成を採用する。   In this case, regarding the selection gate bypass line connected to the drain-side selection gate line SG1, in consideration of the case where the word line CG1 is selected, there is no increase in the potential of the word line CG1 due to capacitive coupling. Or the structure which becomes small, for example, the structure of FIG. 41, 43, 45, 46, 48, 49, 51, 52, 53 etc. is employ | adopted.

図６９の動作タイミングでは、非選択ワード線（制御ゲート電極）ＣＧ２〜ＣＧ８及び選択ゲート線ＳＧ１が充電された後（選択ワード線ＣＧ１は０Ｖのまま）、しばらくしてから、選択ゲート線ＳＧ２を電源電位Ｖｃｃに充電している。また、選択ゲート線ＳＧ１を充電する際に、容量カップリングの影響により、選択ワード線ＣＧ１の電位がΔＶだけ上昇する場合と上昇しない場合（０Ｖ固定の場合）を合わせて示している。   69, after the unselected word lines (control gate electrodes) CG2 to CG8 and the selected gate line SG1 are charged (the selected word line CG1 remains at 0V), after a while, the selected gate line SG2 is turned on. The power supply potential Vcc is charged. In addition, when charging the select gate line SG1, there are shown a case where the potential of the selected word line CG1 increases by ΔV and a case where it does not increase (fixed at 0V) due to the effect of capacitive coupling.

よって、容量カップリングにより上昇したワード線ＣＧ１の電位ΔＶが再び０Ｖになった後に、選択ゲート線ＳＧ２の充電を開始するようなタイミングを採用する。   Therefore, a timing is adopted in which charging of the select gate line SG2 is started after the potential ΔV of the word line CG1 raised by the capacitive coupling becomes 0V again.

この場合、ソース側の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線については、ワード線ＣＧ８が選択される場合を考慮して、容量カップリングによるワード線ＣＧ８の電位の上昇が全くないか、又は小さくなるような構成、例えば、図５４，５６，５８，５９，６１，６２，６４，６５，６６などの構成を採用する。   In this case, regarding the selection gate bypass line connected to the source-side selection gate line SG2, in consideration of the case where the word line CG8 is selected, there is no increase in the potential of the word line CG8 due to capacitive coupling. Or the structure which becomes small, for example, the structure of FIG. 54, 56, 58, 59, 61, 62, 64, 65, 66 etc. is employ | adopted.

次に、ワード線（制御ゲート電極）とメモリセルの拡散層（ソース／ドレイン）及びチャネルとの容量カップリングについて検討する。   Next, capacitive coupling between the word line (control gate electrode), the diffusion layer (source / drain) of the memory cell and the channel will be considered.

図７０の読み出し動作タイミングは、選択ゲート線ＳＧ１，ＳＧ２の充電のタイミングが同じ場合を示している。   The read operation timing in FIG. 70 shows the case where the charging timings of the select gate lines SG1 and SG2 are the same.

データ読み出し動作が開始すると、まず、ビット線ＢＬが電源電位Ｖｃｃにプリチャージされた後、フローティング状態となり、続いて、非選択ワード線ＣＧ２〜ＣＧ８の充電が行われる。続いて、選択ゲート線ＳＧ１，ＳＧ２の充電が行われる。   When the data read operation starts, first, the bit line BL is precharged to the power supply potential Vcc and then enters a floating state. Subsequently, the unselected word lines CG2 to CG8 are charged. Subsequently, the selection gate lines SG1 and SG2 are charged.

また、選択ゲート線ＳＧ１の充電が高速であるため、選択ゲート線ＳＧ１が電源電位Ｖｃｃになると、ほぼ同時に、例えば、図２８中のｎ+ 拡散層１９1 が［Ｖｃｃ−Ｖｔ（ＳＧ１）］となる。但し、Ｖｔ（ＳＧ１）は、選択ゲートトランジスタＳ１（例えば、図２６〜図２８参照）の閾値電圧である。 Further, since the selection gate line SG1 is charged at high speed, when the selection gate line SG1 becomes the power supply potential Vcc, for example, the n + diffusion layer 19 1 in FIG. 28 becomes [Vcc−Vt (SG1)] almost simultaneously. Become. However, Vt (SG1) is the threshold voltage of the select gate transistor S1 (see, for example, FIGS. 26 to 28).

この場合、選択されたワード線ＣＧ１の電位は、本来、０Ｖに固定されるべきであるが、ｎ+ 拡散層１９1とワード線ＣＧ１の容量カップリングにより、ΔＶ２となる。 In this case, the potential of the selected word line CG1 should originally be fixed at 0V, but becomes ΔV2 due to the capacitive coupling of the n + diffusion layer 19 1 and the word line CG1.

この時、選択ゲート線ＳＧ２も電源電位Ｖｃｃであるため、選択メモリセルの閾値電圧Ｖｔ（ｃｅｌｌ）が、０Ｖ＜Ｖｔ（ｃｅｌｌ）＜ΔＶ２の範囲にあると、本来、電源電位Ｖｃｃであるビット線ＢＬの電位が選択メモリセルを介して放電されることになり、読み出し不良となる。   At this time, since the selection gate line SG2 is also at the power supply potential Vcc, if the threshold voltage Vt (cell) of the selected memory cell is in the range of 0V <Vt (cell) <ΔV2, the bit line originally having the power supply potential Vcc The potential of BL is discharged through the selected memory cell, resulting in a read failure.

図７１の読み出しタイミングでは、非選択ワード線ＣＧ２〜ＣＧ８及び選択ゲート線ＳＧ１を電源電位Ｖｃｃに充電した後、しばらくしてから、選択ゲート線ＳＧ２の充電を行う。この場合、選択ゲート線ＳＧ１の充電時に、本来、０Ｖに固定されるワード線ＣＧ１の電位が、ｎ+ 拡散層１９1との容量カップリングにより、ΔＶ２となる。 At the read timing in FIG. 71, after the non-selected word lines CG2 to CG8 and the selection gate line SG1 are charged to the power supply potential Vcc, the selection gate line SG2 is charged after a while. In this case, when the selection gate line SG1 is charged, the potential of the word line CG1, which is originally fixed to 0V, becomes ΔV2 due to capacitive coupling with the n + diffusion layer 19 1 .

しかし、ワード線ＣＧ１の電位がΔＶ２になった場合でも、その後、選択ゲート線ＳＧ２の充電を開始する前までに、ワード線ＣＧ１の電位が再び０Ｖに戻る時間が十分にあるため、読み出し不良は生じない利点がある。   However, even when the potential of the word line CG1 becomes ΔV2, there is a sufficient time for the potential of the word line CG1 to return to 0 V again before the charging of the selection gate line SG2 is started. There is an advantage that does not occur.

従って、ビット線ＢＬを電源電位Ｖｃｃにプリチャージした後、フローティング状態にし、選択メモリセルの状態によりデータの読み出しを行う方式では、選択ゲート線ＳＧ２の充電開始タイミングを非選択ワード線ＣＧ２〜ＣＧ８や選択ゲート線ＳＧ１の充電開始タイミングよりも遅らせることで、信頼性の高いデータ読出し動作を実現できる。   Therefore, in the method in which the bit line BL is precharged to the power supply potential Vcc and then floated and data is read according to the state of the selected memory cell, the charging start timing of the selection gate line SG2 is set to the unselected word lines CG2 to CG8 and By delaying the charging start timing of the selection gate line SG1, a highly reliable data reading operation can be realized.

図７２のデータ読み出し動作タイミングは、０Ｖで、フローティング状態にあるビット線ＢＬに対し、ソース線からメモリセルを介して電源電位Ｖｃｃの充電を行い、充電後のビット線ＢＬの電位をセンスすることによりメモリセルのデータを判定する方式を示している。   The data read operation timing in FIG. 72 is 0 V, and the bit line BL in the floating state is charged from the source line via the memory cell with the power supply potential Vcc, and the charged potential of the bit line BL is sensed. Shows a method of determining data in a memory cell.

この方式では、読み出し動作の開始前にソース線は電源電位Ｖｃｃの状態にある。読み出し動作が開始すると、ビット線ＢＬは、０Ｖに固定された後、フローティング状態となる。続いて、選択ゲート線ＳＧ２及び非選択ワード線ＣＧ１〜ＣＧ７を電源電位Ｖｃｃに充電する。   In this method, the source line is in the power supply potential Vcc state before the start of the read operation. When the read operation is started, the bit line BL is fixed at 0V and then enters a floating state. Subsequently, the selected gate line SG2 and the unselected word lines CG1 to CG7 are charged to the power supply potential Vcc.

ここで、ｎ+ 拡散層１９9 は、選択ゲート線ＳＧ２の充電とほぼ同時に［Ｖｃｃ−Ｖｔ（ＳＧ２）］に充電される。但し、Ｖｔ（ＳＧ２）は、選択ゲートトランジスタＳ２の閾値電圧である。このため、選択ワード線ＣＧ８の電位は、ｎ+ 拡散層１９9 との容量カップリングによりΔＶ２となる。 Here, n + diffusion layer 19 9 is charged to approximately the same time [Vcc-Vt (SG2)] and the charge of the selection gate line SG2. However, Vt (SG2) is the threshold voltage of the select gate transistor S2. Therefore, the potential of the selected word line CG8 becomes ΔV2 due to capacitive coupling between the n + diffusion layer 19 9.

しかしながら、ワード線ＣＧ８の電位が上昇してから選択ゲート線ＳＧ１の充電を開始するまでには、ワード線ＣＧ８の電位を再び０Ｖに戻すための十分な時間が存在する。このため、選択ゲート線ＳＧ１の充電を開始するときには、ワード線ＣＧ８の電位は０Ｖに固定されており、正常な読み出し動作を行うことができる。   However, there is sufficient time to return the potential of the word line CG8 to 0 V again after the potential of the word line CG8 rises until charging of the selection gate line SG1 is started. For this reason, when charging of the selection gate line SG1 is started, the potential of the word line CG8 is fixed to 0 V, and a normal read operation can be performed.

即ち、選択ゲート線ＳＧ１の充電後、選択メモリセルのデータが“０”のときは、選択メモリセルはオン状態であり、ソース線から選択メモリセルを介してビット線ＢＬにＶＨ電位が充電され、“０”データが読み出される。一方、選択メモリセルのデータが“１”のときは、選択メモリセルはオフ状態であり、ビット線ＢＬの充電が行われないため、ビット線ＢＬの電位は０Ｖ程度の低い電位に維持され、“１”データが読み出される。   That is, when the data of the selected memory cell is “0” after the selection gate line SG1 is charged, the selected memory cell is in the ON state, and the VH potential is charged from the source line to the bit line BL via the selected memory cell. , “0” data is read out. On the other hand, when the data of the selected memory cell is “1”, the selected memory cell is in an off state and the bit line BL is not charged, so the potential of the bit line BL is maintained at a low potential of about 0V. “1” data is read.

このように、制御ゲート線ＳＧ１の充電の開始タイミングを、制御ゲート線ＳＧ２及び非選択ワード線ＣＧ１〜ＣＧ７の充電の開始タイミングよりも遅らせることにより、ｎ+ 拡散層１９9 と選択ワード線ＣＧ８の容量カップリングによる読み出し不良を防ぐことができる。 Thus, the start timing of the charging of the control gate lines SG1, by delaying than the start timing of the charging of the control gate line SG2 and unselected word lines CG1~CG7, n + diffusion layer 19 9 and the selected word line CG8 Read failures due to capacitive coupling can be prevented.

以上、図７１及び図７２に示したように、読み出し動作中の選択ゲート線の充電方式として、２つの選択ゲート線ＳＧ１，ＳＧ２の充電タイミングをずらし、ビット線とソース線のうち電位の高い方に近い選択ゲート線を先に充電し、しばらく待った後、残りの選択ゲート線の充電を行う方式は大変有効であり、この方式を用いることにより、信頼性の高いデータ読出し動作を実現できる。   As described above, as shown in FIGS. 71 and 72, as the charging method of the selection gate line during the read operation, the charging timing of the two selection gate lines SG1 and SG2 is shifted, and the higher potential of the bit line and the source line A method of charging a selection gate line close to 1 first, waiting for a while and then charging the remaining selection gate lines is very effective. By using this method, a highly reliable data read operation can be realized.

次に、本発明の不揮発性半導体記憶装置をＮＡＮＤセル型ＥＥＰＲＯＭに適用した場合の他のパターン例について説明する。   Next, another pattern example when the nonvolatile semiconductor memory device of the present invention is applied to a NAND cell type EEPROM will be described.

図７３は、以下の実施の形態に用いられるＮＡＮＤセルユニットのパターンを示している。図７４は、図７３のパターンの等価回路である。   FIG. 73 shows patterns of NAND cell units used in the following embodiments. FIG. 74 is an equivalent circuit of the pattern of FIG.

ＮＡＮＤセルユニットは、直列接続された８個のＮＡＮＤセルからなるＮＡＮＤセル列とその両端に接続された２つの選択ゲートトランジスタＳ１，Ｓ２から構成される。ＮＡＮＤセルユニットのドレイン側（選択ゲートトランジスタＳ１側）の最も端のｎ+ 拡散層には、ビット線コンタクト部Ｄが設けられ、ソース側（選択ゲートトランジスタＳ２側）の最も端のｎ+ 拡散層には、ソース線コンタクト部Ｓが設けられている。 The NAND cell unit includes a NAND cell string composed of eight NAND cells connected in series and two select gate transistors S1 and S2 connected to both ends thereof. The drain side of the NAND cell unit in the n + diffusion layer of the endmost (select gate transistors S1 side) is provided a bit line contact portion D, endmost n + diffusion layer of the source side (select gate transistor side S2) Is provided with a source line contact portion S.

ビット線コンタクト部Ｄは、ロウ方向に隣接する２つのＮＡＮＤセルユニット間でそれぞれ独立に設けられ（素子分離絶縁膜により分離されている）、カラム方向に隣接する２つのＮＡＮＤセルユニット間で共通に設けられている。ソース線コンタクト部Ｓも、ロウ方向に隣接する２つのＮＡＮＤセルユニット間でそれぞれ独立に設けられ、カラム方向に隣接する２つのＮＡＮＤセルユニット間で共通に設けられている。   The bit line contact portion D is provided independently between two NAND cell units adjacent in the row direction (separated by an element isolation insulating film), and is shared between two NAND cell units adjacent in the column direction. Is provided. The source line contact portion S is also provided independently between two NAND cell units adjacent in the row direction, and is provided in common between two NAND cell units adjacent in the column direction.

図７５乃至図７８は、本発明の第１５実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭを示している。   75 to 78 show a NAND cell type EEPROM according to the fifteenth embodiment of the present invention.

図７５は、ＮＡＮＤセルユニット上に形成される１つの配線層のパターンを示している。図７６は、図７５の配線層にこれよりも上層に形成される配線層も含めた２つの配線層のパターンを示している。   FIG. 75 shows a pattern of one wiring layer formed on the NAND cell unit. FIG. 76 shows a pattern of two wiring layers including the wiring layer formed above the wiring layer of FIG.

また、図７７は、図７６のＬＸＸＶＩＩ−ＬＸＸＶＩＩ線に沿う断面図、図７８は、図７６のＬＸＸＶＩＩＩ−ＬＸＸＶＩＩＩ線に沿う断面図を示している。   77 is a cross-sectional view taken along line LXXVII-LXXVII in FIG. 76, and FIG. 78 is a cross-sectional view taken along line LXXVIII-LXXVIII in FIG.

本例では、ロウ方向のＮＡＮＤセルユニットのソース線コンタクト部Ｓに共通に接続されるロウ方向に延びるソース線２１Ｓが配置されている。また、ソース側選択ゲート線ＳＧ２に接続される選択ゲートバイパス線として、例えば、ブロックＢ内には、ブロックＣ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１Ｃが配置されている。   In this example, a source line 21S extending in the row direction connected in common to the source line contact portion S of the NAND cell unit in the row direction is disposed. Further, as a selection gate bypass line connected to the source side selection gate line SG2, for example, a selection gate bypass line 21C connected to the selection gate line SG2 in the block C is arranged in the block B.

また、ドレイン側選択ゲート線ＳＧ１に接続される選択ゲートバイパス線として、例えば、ブロックＢ内には、ブロックＡ，Ｂ内の選択ゲート線ＳＧ１に共通に接続される選択ゲートバイパス線２１ＡＢが配置されている。   Further, as a selection gate bypass line connected to the drain side selection gate line SG1, for example, in the block B, a selection gate bypass line 21AB connected in common to the selection gate line SG1 in the blocks A and B is arranged. ing.

本例では、さらに、選択ゲートバイパス線２１ＡＢ，２１Ｃの間にブロックデコード線２１ＢＬＫが配置されている。ブロックデコード線２１ＢＬＫは、ブロックの選択／非選択に従ってレベルが変わる信号線であり、ブロックの選択／非選択を決定する際に用いられる。   In this example, a block decode line 21BLK is further arranged between the select gate bypass lines 21AB and 21C. The block decode line 21BLK is a signal line whose level changes according to block selection / non-selection, and is used when determining block selection / non-selection.

ブロックデコード線２１ＢＬＫは、１つのブロックに対応するロウデコーダがそのブロックのロウ方向の両端に設けられている場合に、この両端に存在するロウデコーダにそれぞれブロック選択信号を与えるために設けられる。なお、ブロックデコード線２１ＢＬＫを含めたロウデコーダの構成については、後の説明で詳述する。   When the row decoder corresponding to one block is provided at both ends of the block in the row direction, the block decode line 21BLK is provided for supplying a block selection signal to the row decoders existing at both ends. The configuration of the row decoder including the block decode line 21BLK will be described in detail later.

また、本例では、ビット線１８（ＢＬ）とＮＡＮＤセルユニットの接続は、ビット線１８とＮＡＮＤセルユニットの間の配線層に形成されるビット線−セル接続用配線２１ＢＬ−ＣＥＬＬを用いて行っている。このビット線−セル接続用配線２１ＢＬ−ＣＥＬＬは、ビット線１８とＮＡＮＤセルユニットを繋ぐコンタクトホールが深くなり過ぎないようにするため（浅いと加工が容易になる）、また、コンタクト部Ｂのピッチを広げることにより、コンタクトホールのずれや大きさのばらつきなどによる不良を防止するために設けられる。   In this example, the bit line 18 (BL) and the NAND cell unit are connected using the bit line-cell connection wiring 21BL-CELL formed in the wiring layer between the bit line 18 and the NAND cell unit. ing. This bit line-cell connection wiring 21BL-CELL is designed so that the contact hole connecting the bit line 18 and the NAND cell unit does not become too deep (when it is shallow, processing becomes easier), and the pitch of the contact portion B Is provided to prevent defects due to contact hole displacement and size variation.

よって、ビット線−セル接続用配線２１ＢＬ−ＣＥＬＬに設けられるコンタクト部Ｂの幅は、ビット線１８の配線幅（又はアクティブ領域の幅）よりも広くなっている。このため、コンタクト部Ｂは、コンタクト部Ｄに対してブロックＡ側及びブロックＢ側に交互に設けられている。   Therefore, the width of the contact portion B provided in the bit line-cell connection wiring 21BL-CELL is wider than the wiring width of the bit line 18 (or the width of the active region). For this reason, the contact portions B are alternately provided on the block A side and the block B side with respect to the contact portion D.

上述したような実施の形態に関わるＥＥＰＲＯＭでは、選択ゲートバイパス線２１ＡＢ，２１Ｃ、ブロックデコード線２１ＢＬＫ、ビット線−セル接続用配線２１ＢＬ−ＣＥＬＬ及びソース線２１Ｓを全て同一の配線層に設けることにより、これらの配線をそれぞれ異なる配線層に設ける場合に比べて配線層の数を大幅に少なくでき、安価なチップを実現できる。また、ビット線−セル接続用配線２１ＢＬ−ＣＥＬＬを設け、コンタクト部Ｂのピッチを広げているため、コンタクトホールのずれや大きさのばらつきに対するマージンを確保でき、デザインルールが小さいメモリセルに対しても、ビット線とメモリセルの接続を確実に行うことができる。   In the EEPROM according to the embodiment as described above, the selection gate bypass lines 21AB and 21C, the block decode line 21BLK, the bit line-cell connection wiring 21BL-CELL and the source line 21S are all provided in the same wiring layer. Compared to the case where these wirings are provided in different wiring layers, the number of wiring layers can be greatly reduced, and an inexpensive chip can be realized. Further, since the bit line-cell connection wiring 21BL-CELL is provided and the pitch of the contact portions B is increased, a margin for contact hole displacement and size variation can be secured, and a memory cell with a small design rule can be secured. In addition, the bit line and the memory cell can be reliably connected.

図７９及び図８０は、図７５乃至図７８のＥＥＰＲＯＭのシャント領域ＱＱの構成例を示している。   79 and 80 show a configuration example of the shunt region QQ of the EEPROM shown in FIGS.

なお、同図において、太線で示す配線は、全て同一層に形成されている。   In the figure, all the wirings indicated by bold lines are formed in the same layer.

本例では、例えば、メモリセルアレイの端から偶数個目のシャント領域に図７９のパターンを用い、奇数個目のシャント領域に図８０のパターンを用いる。即ち、図７９のパターンと図８０のパターンは、メモリセルアレイのロウ方向に交互に配置されることになる。   In this example, for example, the pattern of FIG. 79 is used for even-numbered shunt regions from the end of the memory cell array, and the pattern of FIG. 80 is used for odd-numbered shunt regions. That is, the pattern of FIG. 79 and the pattern of FIG. 80 are alternately arranged in the row direction of the memory cell array.

図７９のシャント領域ＱＱは、ドレイン側に、ブロックＡ，Ｂ内の選択ゲート線ＳＧ１に共通の選択ゲートコンタクト部Ｘ０（１４9 ）が設けられ、ソース側に、ブロックＣ内の選択ゲート線ＳＧ２の選択ゲートコンタクト部Ｘ４（１４10）が設けられている。 In the shunt region QQ of FIG. 79, the selection gate contact portion X0 (14 9 ) common to the selection gate line SG1 in the blocks A and B is provided on the drain side, and the selection gate line SG2 in the block C is provided on the source side. The select gate contact portion X4 (14 10 ) is provided.

選択ゲートバイパス線２１ＡＢは、コンタクト部Ｘ０を経由してブロックＡ，Ｂ内の選択ゲート線ＳＧ１に接続され、選択ゲートバイパス線２１Ｃは、コンタクト部Ｘ４を経由してブロックＣ内の選択ゲート線ＳＧ２に接続される。ブロックデコード線２１ＢＬＫは、選択ゲートバイパス線２１ＡＢ，２１Ｃの間に配置されている。   The selection gate bypass line 21AB is connected to the selection gate line SG1 in the blocks A and B via the contact part X0, and the selection gate bypass line 21C is connected to the selection gate line SG2 in the block C via the contact part X4. Connected to. Block decode line 21BLK is arranged between select gate bypass lines 21AB and 21C.

図８０のシャント領域ＱＱは、ドレイン側に、ＮＡＮＤセルユニットのメモリセル及び選択ゲートトランジスタが形成されるｐウェル領域１９11（図７７及び図７８のｐウェル領域に相当）に所定電位を与えるためのコンタクト部Ｘ６が設けられ、ソース側に、ブロックＢ内の選択ゲート線ＳＧ２の選択ゲートコンタクト部Ｘ３（１４10）が設けられている。 The shunt region QQ in FIG. 80 applies a predetermined potential to the p-well region 19 11 (corresponding to the p-well region in FIGS. 77 and 78) in which memory cells and select gate transistors of the NAND cell unit are formed on the drain side. The contact portion X6 is provided, and the select gate contact portion X3 (14 10 ) of the select gate line SG2 in the block B is provided on the source side.

コンタクト部Ｘ６が設けられる部分においては、ドレイン側選択ゲート線ＳＧ１は切断されている。セル−ｐウェル接続用配線２１ＣＥＬＬ−ＷＥＬＬは、コンタクト部Ｘ６を経由してシリコン基板内のｐウェル領域１９11に接続されている。 In the portion where the contact portion X6 is provided, the drain side select gate line SG1 is cut. Cell -p well connection wiring 21CELL-WELL is connected to the p-well region 19 11 in the silicon substrate via the contact portion X6.

図８１及び図８２は、図７９及び図８０の上層に形成される配線層のパターンを示している。   81 and 82 show the pattern of the wiring layer formed in the upper layer of FIGS. 79 and 80. FIG.

なお、同図において、太線で示す配線が同一層に形成される。   In the figure, wirings indicated by bold lines are formed in the same layer.

図８１のパターンは、図７９のパターンの上層に形成される配線層を示している。ビット線１８（ＢＬ）は、コンタクト部Ｂを経由してビット線−セル接続用配線２１ＢＬ−ＣＥＬＬに接続される。シャント領域ＱＱでは、ソース線１８がコンタクト部ＳＳを経由してソース線２１Ｓに接続される。   The pattern in FIG. 81 shows a wiring layer formed on the upper layer of the pattern in FIG. The bit line 18 (BL) is connected to the bit line-cell connection wiring 21BL-CELL via the contact portion B. In the shunt region QQ, the source line 18 is connected to the source line 21S via the contact portion SS.

図８２のパターンは、図８０のパターンの上層に形成される配線層を示している。セルｐ−ウェル線１８は、ビット線１８（ＢＬ）と同様に、カラム方向に延び、かつ、コンタクト部Ｘ６’を経由して、セル−ｐウェル接続用配線２１ＣＥＬＬ−ＷＥＬＬに接続される。また、ビット線１８（ＢＬ）は、コンタクト部Ｂを経由してビット線−セル接続用配線２１ＢＬ−ＣＥＬＬに接続される。シャント領域ＱＱでは、ソース線１８がコンタクト部ＳＳを経由してソース線２１Ｓに接続される。   The pattern in FIG. 82 shows a wiring layer formed on the upper layer of the pattern in FIG. Similarly to the bit line 18 (BL), the cell p-well line 18 extends in the column direction, and is connected to the cell-p well connection wiring 21 CELL-WELL via the contact portion X 6 ′. The bit line 18 (BL) is connected to the bit line-cell connection wiring 21BL-CELL via the contact portion B. In the shunt region QQ, the source line 18 is connected to the source line 21S via the contact portion SS.

図８３及び図８４は、図８１及び図８２の上層に形成される配線層のパターンを示している。   83 and 84 show the pattern of the wiring layer formed in the upper layer of FIGS. 81 and 82. FIG.

なお、図８３が図８１の上層に形成される配線層を示し、図８４が図８２の上層に形成される配線層を示している。同図において、太線で示す配線が同一層に形成される。   83 shows the wiring layer formed in the upper layer of FIG. 81, and FIG. 84 shows the wiring layer formed in the upper layer of FIG. In the same figure, wirings indicated by bold lines are formed in the same layer.

この配線層には、シャント領域ＱＱにおいてカラム方向に延びるソース線２２が配置されており、このソース線２２は、コンタクト部ＳＳＳを経由して、その下層のソース線１８に接続される。これにより、３つの層に形成されるソース線１８，２１Ｓ，２２は、互いに電気的に接続されることになる。   In the wiring layer, a source line 22 extending in the column direction in the shunt region QQ is disposed, and the source line 22 is connected to the source line 18 below the contact line SSS. Thereby, the source lines 18, 21S, and 22 formed in the three layers are electrically connected to each other.

以上のように、図７９，８１，８３のパターンと図８０，８２，８４のパターンがロウ方向に交互に配置される。   As described above, the patterns of FIGS. 79, 81, and 83 and the patterns of FIGS. 80, 82, and 84 are alternately arranged in the row direction.

ブロックＡ，Ｂ内のドレイン側選択ゲート線ＳＧ１は、シャント領域ＱＱで共通接続され、同電位となっている。この場合、ドレイン側の選択ゲート線ＳＧ１と選択ゲートバイパス線２１ＡＢのコンタクト部Ｘ０を、ロウ方向のシャント領域ＱＱに関して１つおきに設ければ、ソース側の選択ゲート線ＳＧ２と選択ゲートバイパス線のコンタクト部の数とドレイン側選択ゲート線ＳＧ１と選択ゲートバイパス線のコンタクト部の数とを等しくできる。   The drain side select gate lines SG1 in the blocks A and B are commonly connected in the shunt region QQ and have the same potential. In this case, if every other contact portion X0 between the drain-side selection gate line SG1 and the selection gate bypass line 21AB is provided with respect to the shunt region QQ in the row direction, the source-side selection gate line SG2 and the selection gate bypass line The number of contact portions and the number of contact portions of the drain side selection gate line SG1 and the selection gate bypass line can be made equal.

よって、コンタクト部Ｘ０が設けられないシャント領域ＱＱを、他の目的、例えば、セルｐ−ウェル線２１ＣＥＬＬ−ＷＥＬＬをｐウェル領域１９11に接続するために使用できる。 Thus, the shunt area QQ the contact portion X0 is not provided for other purposes, for example, it can be used to connect the cell p- well line 21CELL-WELL the p-well region 19 11.

この場合、セルｐ−ウェル線２１ＣＥＬＬ−ＷＥＬＬをｐウェル領域１９11に接続する領域を新たに設ける必要がないため、メモリセルアレイの面積を小さくできるという利点がある。 In this case, since there is no need to provide a cell p- well line 21CELL-WELL newly a region connected to the p-well region 19 11, it has the advantage of reducing the area of the memory cell array.

特に、隣接する２つのブロックで選択ゲート線ＳＧ１が共通接続される場合に有効である読み出し方式、即ち、選択ゲート線ＳＧ１の充電を行ってから十分な時間が経過した後に選択ゲート線ＳＧ２の充電を行う方式を採用すれば、上述のメモリセルアレイの縮小という効果に加え、選択ゲートバイパス線ＳＧ１とワード線ＣＧ１〜ＣＧ８の容量カップリングによる不良の発生を防止できるという効果も得られる。   In particular, a reading method that is effective when the selection gate line SG1 is commonly connected in two adjacent blocks, that is, charging the selection gate line SG2 after a sufficient time has elapsed since the selection gate line SG1 was charged. In addition to the effect of reducing the memory cell array described above, the effect of preventing defects due to capacitive coupling between the select gate bypass line SG1 and the word lines CG1 to CG8 can be obtained.

次に、ソース線２２やセルｐ−ウェル線１８を設ける理由について説明する。   Next, the reason why the source line 22 and the cell p-well line 18 are provided will be described.

通常、ＮＡＮＤセル型ＥＥＰＲＯＭのデータ読み出し動作時には、数千個程度のメモリセルからソース線を介して接地端子（０Ｖ）に数ｍＡの大電流が流れるため、ソース線の抵抗値を低く設定することは極めて重要である。   Usually, during a data read operation of a NAND cell type EEPROM, a large current of several mA flows from about several thousand memory cells to the ground terminal (0 V) via the source line, so the resistance value of the source line should be set low. Is extremely important.

一方、メモリセルや選択ゲートトランジスタが形成されるｐウェル領域には大電流が流れることはないため、このｐウェル領域を所定電位（例えば、０Ｖ）に固定するためのセルｐウェル線については、ソース線に比べて、配線抵抗の低抵抗化はそれほど重要とはならない。   On the other hand, since a large current does not flow in the p-well region where the memory cell and the select gate transistor are formed, a cell p-well line for fixing the p-well region to a predetermined potential (for example, 0V) Compared to the source line, lower wiring resistance is not so important.

また、図７９乃至図８４から明らかなように、ロウ方向に延びる配線は数多く存在するが、カラム方向に延びる配線は、ビット線１８（ＢＬ）を除けば、ソース線２２とセルｐ−ウェル線１８しか存在しない。また、通常、配線のシート抵抗は、下層に形成される配線よりも上層に形成される配線の方が低いため、低抵抗化の必要性が高い配線は、一般に、できるだけ上層に形成される。   79 to 84, there are many wirings extending in the row direction, but the wirings extending in the column direction are the source line 22 and the cell p-well line except for the bit line 18 (BL). There are only 18. In general, since the sheet resistance of the wiring is lower in the wiring formed in the upper layer than in the wiring formed in the lower layer, the wiring having a high necessity for reducing the resistance is generally formed in the upper layer as much as possible.

また、図８４から明らかなように、上層の配線層（例えば、配線層２２）は、下層の配線層（配線層１８）よりも配線を太く（配線幅を広く）できる。一般的には、シャント領域ＱＱにおいては、上層配線は、下層配線よりも太くできるため、配線の低抵抗化が可能である。   As is clear from FIG. 84, the upper wiring layer (for example, the wiring layer 22) can be thicker (wider wiring width) than the lower wiring layer (wiring layer 18). Generally, in the shunt region QQ, the upper layer wiring can be made thicker than the lower layer wiring, so that the resistance of the wiring can be reduced.

以上の理由から、シャント領域ＱＱ内においては、カラム方向に延びるソース線ＳＬとして配線層２２を用い、セルｐ−ウェル線としてソース線ＳＬよりも下層に存在する配線層１８を用いている。   For the above reasons, in the shunt region QQ, the wiring layer 22 is used as the source line SL extending in the column direction, and the wiring layer 18 existing below the source line SL is used as the cell p-well line.

上記実施の形態では、シャント領域ＱＱ中のソース線、セルｐ−ウェル線を構成する配線層の説明を行ったが、シャント領域ＱＱに限らず、他の領域に、これらソース線、セルｐ−ウェル線を配置することも可能である。例えば、メモリセルアレイ周辺領域や、メモリセルアレイと周辺回路の間の領域などにおいて、ソース線の配線抵抗の低抵抗化の実現のために、ソース線を、セルｐ−ウェル線が配置される配線層と同じ層又はこれよりも上層に配置したり、セルｐ−ウェル線のシート抵抗よりも低くなるような配線層に配置することもできる。   In the above embodiment, the wiring layers constituting the source line and the cell p-well line in the shunt region QQ have been described. However, the source line and the cell p− are not limited to the shunt region QQ. It is also possible to arrange well lines. For example, in the peripheral region of the memory cell array, the region between the memory cell array and the peripheral circuit, etc., the source line is the wiring layer in which the cell p-well line is arranged in order to reduce the wiring resistance of the source line. Can be arranged in the same layer or above, or in a wiring layer that is lower than the sheet resistance of the cell p-well line.

この場合の例を図８５及び図８６に示す。   An example of this case is shown in FIGS.

図８５及び図８６は、メモリセルアレイとメモリセルアレイ周辺領域の境界部を示している。図８５及び図８６の例では、シャント領域ＱＱに加え、メモリセルアレイとメモリセルアレイ周辺領域の境界部にも、ソース線やセル−ｐウェル線を配置している。   85 and 86 show the boundary between the memory cell array and the memory cell array peripheral region. In the example of FIGS. 85 and 86, in addition to the shunt region QQ, source lines and cell-p well lines are also arranged at the boundary between the memory cell array and the memory cell array peripheral region.

図８５及び図８６は、メモリセルアレイ周辺領域において、ビット線と垂直な方向にソース線及びセルｐ−ウェル線を設ける場合の構成例を示している。シャント領域ＱＱの構成としては、図８２及び図８４のレイアウトを採用する。図８５及び図８６のレイアウトは、例えば、１つのメモリチップ内のメモリセルアレイ周辺領域で同時に組み合わせて用いられる。よって、ソース線とセルｐ−ウェル線が互いに短絡しないように、配線層やレイアウトが決定される。   85 and 86 show a configuration example in the case where the source line and the cell p-well line are provided in the direction perpendicular to the bit line in the peripheral region of the memory cell array. As the configuration of the shunt region QQ, the layout of FIGS. 82 and 84 is adopted. The layouts of FIGS. 85 and 86 are used in combination at the same time in the peripheral area of the memory cell array in one memory chip, for example. Therefore, the wiring layer and layout are determined so that the source line and the cell p-well line are not short-circuited with each other.

図８５は、互いに異なる配線層に形成されるセルｐ−ウェル線１８，２１のコンタクト部Ｇを示している。図８６は、互いに異なる配線層に形成されるセルｐ−ウェル線１８とソース線２２を示している。   FIG. 85 shows the contact portions G of the cell p-well lines 18 and 21 formed in different wiring layers. FIG. 86 shows the cell p-well line 18 and the source line 22 formed in different wiring layers.

図８５及び図８６に示される構成では、シャント領域ＱＱにおいてカラム方向に延びるセルｐ−ウェル線１８を、メモリセルアレイ周辺領域においてロウ方向に延びるセルｐ−ウェル線２１に接続している。セルｐ−ウェル線２１は、シャント領域ＱＱ内のセルｐ−ウェル線１８（ビット線１８（ＢＬ）と同一層に形成される）とは異なる層に形成されるため、コンタクト部Ｇを経由して、シャント領域ＱＱ内のセルｐ−ウェル線１８に接続される。   85 and 86, the cell p-well line 18 extending in the column direction in the shunt region QQ is connected to the cell p-well line 21 extending in the row direction in the peripheral region of the memory cell array. The cell p-well line 21 is formed in a different layer from the cell p-well line 18 (formed in the same layer as the bit line 18 (BL)) in the shunt region QQ. Are connected to the cell p-well line 18 in the shunt region QQ.

シャント領域ＱＱ内のセルｐ−ウェル線１８は、図８２及び図８４に示すように、コンタクト部Ｘ６’を経由して、シリコン基板中のｐウェル領域に接続される。また、しゃんと領域ＱＱにおいて、カラム方向に延びるソース線２２を、そのままメモリセルアレイ周辺領域まで延長させ、かつ、このソース線２２をメモリセルアレイ周辺領域でロウ方向に延長させるようにしている。ソース線２２は、図８１乃至図８４に示すように、コンタクト部ＳＳＳ，ＳＳを経由して、ソース線１８，２１Ｓに接続される。   As shown in FIGS. 82 and 84, the cell p-well line 18 in the shunt region QQ is connected to the p-well region in the silicon substrate via the contact portion X6 '. In addition, in the region QQ, the source line 22 extending in the column direction is directly extended to the memory cell array peripheral region, and the source line 22 is extended in the row direction in the memory cell array peripheral region. As shown in FIGS. 81 to 84, the source line 22 is connected to the source lines 18 and 21S via the contact portions SSS and SS.

図８５及び図８６に示したメモリセルアレイ周辺領域では、ビット線がメモリセルアレイ内からそのまま出てくるため、シャント領域ＱＱ内のセルｐ−ウェル線１８を、メモリセルアレイ周辺領域でそのまま（同一層において）ロウ方向に延長させることができない。よって、メモリセルアレイ周辺領域では、セルｐ−ウェル線１８の代わりに、例えば、これよりも上層に形成されるセルｐ−ウェル線２１を用いている。また、ソース線２２は、シャント領域ＱＱからメモリセルアレイ周辺領域まで連続して同一層に形成されている。   In the peripheral area of the memory cell array shown in FIGS. 85 and 86, since the bit line comes out from the memory cell array as it is, the cell p-well line 18 in the shunt area QQ is left as it is in the peripheral area of the memory cell array (in the same layer ) Cannot be extended in the row direction. Therefore, in the memory cell array peripheral region, instead of the cell p-well line 18, for example, a cell p-well line 21 formed in an upper layer is used. The source line 22 is continuously formed in the same layer from the shunt region QQ to the memory cell array peripheral region.

このように、メモリセルアレイ周辺領域では、ソース線２２がセルｐ−ウェル線１８，２１よりも上層に形成されている。この場合、ソース線２２のシート抵抗を低くすることができるため、ソース電位の設定に大変有効となる。   Thus, in the memory cell array peripheral region, the source line 22 is formed in an upper layer than the cell p-well lines 18 and 21. In this case, the sheet resistance of the source line 22 can be lowered, which is very effective for setting the source potential.

また、図８５及び図８６とは異なり、メモリセルアレイ内からメモリセルアレイ周辺領域にビット線が出てこない領域では、シャント領域ＱＱでカラム方向に延びるセルｐ−ウェル線１８を、メモリセルアレイ周辺領域でそのまま（同一層において）ロウ方向に延長させることができる。この場合においても、ソース線２２は、セルｐ−ウェル線１８が配置される配線層よりも上層に形成できるため、ソース電位の設定に大変有効となる。   Also, unlike FIG. 85 and FIG. 86, in the region where the bit line does not come out from the memory cell array to the memory cell array peripheral region, the cell p-well line 18 extending in the column direction in the shunt region QQ is formed in the memory cell array peripheral region. It can be extended in the row direction as it is (in the same layer). Even in this case, since the source line 22 can be formed in an upper layer than the wiring layer in which the cell p-well line 18 is disposed, it is very effective for setting the source potential.

図８７は、本発明の第１６実施の形態に用いられるＮＡＮＤセルユニットのパターンを示している。図８８は、図８７のパターンの等価回路である。   FIG. 87 shows a pattern of the NAND cell unit used in the sixteenth embodiment of the present invention. FIG. 88 is an equivalent circuit of the pattern of FIG.

ＮＡＮＤセルユニットは、直列接続された１６個のＮＡＮＤセルからなるＮＡＮＤセル列とその両端に接続された２つの選択ゲートトランジスタＳ１，Ｓ２から構成される。ＮＡＮＤセルユニットのドレイン側（選択ゲートトランジスタＳ１側）の最も端のｎ+ 拡散層には、ビット線コンタクト部Ｄが設けられ、ソース側（選択ゲートトランジスタＳ２側）の最も端のｎ+ 拡散層には、ソース線コンタクト部Ｓが設けられている。 The NAND cell unit is composed of a NAND cell string composed of 16 NAND cells connected in series and two select gate transistors S1 and S2 connected to both ends thereof. The drain side of the NAND cell unit in the n + diffusion layer of the endmost (select gate transistors S1 side) is provided a bit line contact portion D, endmost n + diffusion layer of the source side (select gate transistor side S2) Is provided with a source line contact portion S.

ビット線コンタクト部Ｄは、ロウ方向に隣接する２つのＮＡＮＤセルユニット間でそれぞれ独立に設けられ（素子分離絶縁膜により分離されている）、カラム方向に隣接する２つのＮＡＮＤセルユニット間で共通に設けられている。ソース線コンタクト部Ｓも、ロウ方向に隣接する２つのＮＡＮＤセルユニット間でそれぞれ独立に設けられ、カラム方向に隣接する２つのＮＡＮＤセルユニット間で共通に設けられている。   The bit line contact portion D is provided independently between two NAND cell units adjacent in the row direction (separated by an element isolation insulating film), and is shared between two NAND cell units adjacent in the column direction. Is provided. The source line contact portion S is also provided independently between two NAND cell units adjacent in the row direction, and is provided in common between two NAND cell units adjacent in the column direction.

図８９及び図９０は、本発明の第１６実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭを示している。   89 and 90 show a NAND cell type EEPROM according to the sixteenth embodiment of the invention.

図８９は、ＮＡＮＤセルユニットのワード線（制御ゲート電極）ＣＧ１〜ＣＧ１６及び選択ゲート線ＳＧ１，ＳＧ２のパターンを示している。同図では、浮遊ゲート電極は省略している。図９０は、図８９のＮＡＮＤセルユニットの上層に形成される配線層のパターンを示している。   FIG. 89 shows a pattern of word lines (control gate electrodes) CG1 to CG16 and select gate lines SG1 and SG2 of the NAND cell unit. In the figure, the floating gate electrode is omitted. FIG. 90 shows a pattern of the wiring layer formed in the upper layer of the NAND cell unit of FIG.

本例では、ロウ方向のＮＡＮＤセルユニットのソース線コンタクト部Ｓに共通に接続されるソース線２１Ｓが配置されている。また、ソース側選択ゲート線ＳＧ２に接続される選択ゲートバイパス線として、例えば、ブロックＢ内には、ブロックＣ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１Ｃが配置され、ブロックＣ内には、ブロックＢ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１Ｂが配置されている。   In this example, a source line 21S commonly connected to the source line contact portion S of the NAND cell unit in the row direction is disposed. Further, as a selection gate bypass line connected to the source side selection gate line SG2, for example, in the block B, a selection gate bypass line 21C connected to the selection gate line SG2 in the block C is arranged. The selection gate bypass line 21B connected to the selection gate line SG2 in the block B is arranged.

また、ドレイン側選択ゲート線ＳＧ１に接続される選択ゲートバイパス線として、例えば、ブロックＡ，Ｂ内には、ブロックＡ，Ｂ内の選択ゲート線ＳＧ１に共通に接続される選択ゲートバイパス線２１ＡＢが配置されている。   As the selection gate bypass line connected to the drain side selection gate line SG1, for example, in the blocks A and B, there is a selection gate bypass line 21AB connected in common to the selection gate line SG1 in the blocks A and B. Has been placed.

本例では、さらに、選択ゲートバイパス線２１ＡＢ，２１Ｃの間にブロックデコード線２１ＢＬＫが配置されている。ブロックデコード線２１ＢＬＫは、ブロックの選択／非選択に従ってレベルが変わる信号線であり、ブロックの選択／非選択を決定する際に用いられる。   In this example, a block decode line 21BLK is further arranged between the select gate bypass lines 21AB and 21C. The block decode line 21BLK is a signal line whose level changes according to block selection / non-selection, and is used when determining block selection / non-selection.

また、本例では、ビット線１８（ＢＬ）とＮＡＮＤセルユニットの接続は、ビット線１８とＮＡＮＤセルユニットの間の配線層に形成されるビット線−セル接続用配線２１ＢＬ−ＣＥＬＬを用いて行っている。   In this example, the bit line 18 (BL) and the NAND cell unit are connected using the bit line-cell connection wiring 21BL-CELL formed in the wiring layer between the bit line 18 and the NAND cell unit. ing.

よって、ビット線−セル接続用配線２１ＢＬ−ＣＥＬＬに設けられるコンタクト部Ｂの幅は、ビット線１８の配線幅（又はアクティブ領域の幅）よりも広くなっている。このため、コンタクト部Ｂは、コンタクト部Ｄに対してブロックＡ側及びブロックＢ側に交互に設けられている。   Therefore, the width of the contact portion B provided in the bit line-cell connection wiring 21BL-CELL is wider than the wiring width of the bit line 18 (or the width of the active region). For this reason, the contact portions B are alternately provided on the block A side and the block B side with respect to the contact portion D.

本例のＥＥＰＲＯＭと上述の第１５実施の形態に関わるＥＥＰＲＯＭとを比較すると、両者の各配線層のパターンは、同一である。両者の異なる点は、ＮＡＮＤセルユニットを構成するメモリセルの数のみである。即ち、第１５実施の形態では、８個のメモリセルによりＮＡＮＤセルユニットが構成されているのに対し、第１６実施の形態では、１６個のメモリセルによりＮＡＮＤセルユニットが構成されている。   Comparing the EEPROM of this example with the EEPROM according to the fifteenth embodiment, the patterns of the respective wiring layers are the same. The only difference between the two is the number of memory cells constituting the NAND cell unit. That is, in the fifteenth embodiment, a NAND cell unit is configured by eight memory cells, whereas in the sixteenth embodiment, a NAND cell unit is configured by sixteen memory cells.

図９１及び図９２は、図８９及び図９０のＥＥＰＲＯＭのシャント領域ＱＱの構成例を示している。   91 and 92 show a configuration example of the shunt region QQ of the EEPROM of FIGS. 89 and 90. FIG.

本例では、例えば、メモリセルアレイの端から偶数個目のシャント領域に図９１のパターンを用い、奇数個目のシャント領域に図９２のパターンを用いる。即ち、図９１のパターンと図９２のパターンは、メモリセルアレイのロウ方向に交互に配置されることになる。   In this example, for example, the pattern of FIG. 91 is used for even-numbered shunt regions from the end of the memory cell array, and the pattern of FIG. 92 is used for odd-numbered shunt regions. That is, the pattern of FIG. 91 and the pattern of FIG. 92 are alternately arranged in the row direction of the memory cell array.

図９１のシャント領域ＱＱは、ドレイン側に、ブロックＡ，Ｂ内の選択ゲート線ＳＧ１に共通の選択ゲートコンタクト部Ｘ０（１４9 ）が設けられ、ソース側に、ブロックＣ内の選択ゲート線ＳＧ２の選択ゲートコンタクト部Ｘ４（１４10）が設けられている。 In the shunt region QQ of FIG. 91, the selection gate contact portion X0 (14 9 ) common to the selection gate line SG1 in the blocks A and B is provided on the drain side, and the selection gate line SG2 in the block C is provided on the source side. The select gate contact portion X4 (14 10 ) is provided.

図９２のシャント領域ＱＱは、ドレイン側に、ＮＡＮＤセルユニットのメモリセル及び選択ゲートトランジスタが形成されるｐウェル領域１９11に所定電位を与えるためのコンタクト部Ｘ６が設けられ、ソース側に、ブロックＢ内の選択ゲート線ＳＧ２の選択ゲートコンタクト部Ｘ３（１４10）が設けられている。 Shunt region QQ of Figure 92, the drain side, the contact portion X6 for the p-well region 19 11 in which the memory cell and the select gate transistor in the NAND cell unit is formed providing a predetermined potential is provided on the source side, block A selection gate contact portion X3 (14 10 ) of the selection gate line SG2 in B is provided.

図９３及び図９４は、図９１及び図９２の上層に形成される配線層のパターンを示している。   93 and 94 show the pattern of the wiring layer formed in the upper layer of FIGS. 91 and 92. FIG.

なお、同図において、太線で示す配線が同一層に形成される。   In the figure, wirings indicated by bold lines are formed in the same layer.

図９３は、図９１の上層に形成される配線層である。選択ゲートバイパス線２１ＡＢは、コンタクト部Ｘ０を経由してブロックＡ，Ｂ内の選択ゲート線ＳＧ１に接続され、選択ゲートバイパス線２１Ｃは、コンタクト部Ｘ４を経由してブロックＣ内の選択ゲート線ＳＧ２に接続される。ブロックデコード線２１ＢＬＫは、選択ゲートバイパス線２１ＡＢ，２１Ｃの間に配置されている。   FIG. 93 shows a wiring layer formed in the upper layer of FIG. The selection gate bypass line 21AB is connected to the selection gate line SG1 in the blocks A and B via the contact portion X0, and the selection gate bypass line 21C is connected to the selection gate line SG2 in the block C via the contact portion X4. Connected to. Block decode line 21BLK is arranged between select gate bypass lines 21AB and 21C.

図９４は、図９２の上層に形成される配線層である。   FIG. 94 shows a wiring layer formed in the upper layer of FIG.

コンタクト部Ｘ６が設けられる部分においては、ドレイン側選択ゲート線ＳＧ１は切断されている。セル−ｐウェル接続用配線２１ＣＥＬＬ−ＷＥＬＬは、コンタクト部Ｘ６を経由してシリコン基板内のｐウェル領域１９11に接続されている。 In the portion where the contact portion X6 is provided, the drain side select gate line SG1 is cut. Cell -p well connection wiring 21CELL-WELL is connected to the p-well region 19 11 in the silicon substrate via the contact portion X6.

図９５及び図９６は、図９３及び図９４の上層に形成される配線層のパターンを示している。   95 and 96 show the pattern of the wiring layer formed in the upper layer of FIGS. 93 and 94. FIG.

なお、同図において、太線で示す配線が同一層に形成される。   In the figure, wirings indicated by bold lines are formed in the same layer.

図９５のパターンは、図９３のパターンの上層に形成される配線層を示している。ビット線１８（ＢＬ）は、コンタクト部Ｂを経由してビット線−セル接続用配線２１ＢＬ−ＣＥＬＬに接続される。シャント領域ＱＱでは、ソース線１８がコンタクト部ＳＳを経由してソース線２１Ｓに接続される。   The pattern in FIG. 95 shows a wiring layer formed on the upper layer of the pattern in FIG. The bit line 18 (BL) is connected to the bit line-cell connection wiring 21BL-CELL via the contact portion B. In the shunt region QQ, the source line 18 is connected to the source line 21S via the contact portion SS.

図９６のパターンは、図９４のパターンの上層に形成される配線層を示している。セルｐ−ウェル線１８は、ビット線１８（ＢＬ）と同様に、カラム方向に延び、かつ、コンタクト部Ｘ６’を経由して、セル−ｐウェル接続用配線２１ＣＥＬＬ−ＷＥＬＬに接続される。また、ビット線１８（ＢＬ）は、コンタクト部Ｂを経由してビット線−セル接続用配線２１ＢＬ−ＣＥＬＬに接続される。シャント領域ＱＱでは、ソース線１８がコンタクト部ＳＳを経由してソース線２１Ｓに接続される。   The pattern in FIG. 96 shows a wiring layer formed on the upper layer of the pattern in FIG. Similarly to the bit line 18 (BL), the cell p-well line 18 extends in the column direction, and is connected to the cell-p well connection wiring 21 CELL-WELL via the contact portion X 6 ′. The bit line 18 (BL) is connected to the bit line-cell connection wiring 21BL-CELL via the contact portion B. In the shunt region QQ, the source line 18 is connected to the source line 21S via the contact portion SS.

図９７及び図９８は、図９５及び図９６の上層に形成される配線層のパターンを示している。   97 and 98 show the pattern of the wiring layer formed in the upper layer of FIGS. 95 and 96. FIG.

なお、図９７が図９５の上層に形成される配線層を示し、図９８が図９６の上層に形成される配線層を示している。同図において、太線で示す配線が同一層に形成される。   97 shows a wiring layer formed in the upper layer of FIG. 95, and FIG. 98 shows a wiring layer formed in the upper layer of FIG. In the same figure, wirings indicated by bold lines are formed in the same layer.

この配線層には、シャント領域ＱＱにおいてカラム方向に延びるソース線２２が配置されており、このソース線２２は、コンタクト部ＳＳＳを経由して、その下層のソース線１８に接続される。これにより、３つの層に形成されるソース線１８，２１Ｓ，２２は、互いに電気的に接続されることになる。   In the wiring layer, a source line 22 extending in the column direction in the shunt region QQ is disposed, and the source line 22 is connected to the source line 18 below the contact line SSS. Thereby, the source lines 18, 21S, and 22 formed in the three layers are electrically connected to each other.

以上のように、図９１，９３，９５，９７のパターンと図９２，９４，９６，９８のパターンがロウ方向に交互に配置される場合、まず、ブロックＡ，Ｂ内のドレイン側選択ゲート線ＳＧ１を、シャント領域ＱＱで共通接続し、同電位となるようにしている。選択ゲート線ＳＧ１と選択ゲートバイパス線２１ＡＢのコンタクト部Ｘ０は、ロウ方向のシャント領域ＱＱに関して１つおきに設けられる。   As described above, when the patterns of FIGS. 91, 93, 95, and 97 and the patterns of FIGS. 92, 94, 96, and 98 are alternately arranged in the row direction, first, the drain-side selection gate lines in the blocks A and B SG1 is commonly connected in the shunt region QQ so as to have the same potential. Every other contact portion X0 between the select gate line SG1 and the select gate bypass line 21AB is provided with respect to the shunt region QQ in the row direction.

よって、コンタクト部Ｘ０が設けられないシャント領域ＱＱを、他の目的、例えば、セルｐ−ウェル線２１ＣＥＬＬ−ＷＥＬＬをｐウェル領域１９11に接続のために使用することができる。 Thus, the shunt area QQ the contact portion X0 is not provided for other purposes, for example, can be used cell p- well line 21CELL-WELL for connection to the p-well region 19 11.

この場合、セルｐ−ウェル線２１ＣＥＬＬ−ＷＥＬＬをｐウェル領域１９11に接続する領域を新たに設ける必要がないため、メモリセルアレイの面積を小さくできるという利点がある。 In this case, since there is no need to provide a cell p- well line 21CELL-WELL newly a region connected to the p-well region 19 11, it has the advantage of reducing the area of the memory cell array.

特に、隣接する２つのブロックで選択ゲート線ＳＧ１が共通接続される場合に有効となる読み出し方式、即ち、選択ゲート線ＳＧ１の充電を行ってから十分な時間が経過した後に選択ゲート線ＳＧ２の充電を行う方式を採用すれば、上述のメモリセルアレイの縮小という効果に加え、選択ゲートバイパス線ＳＧ１とワード線ＣＧ１〜ＣＧ８の容量カップリングによる不良の発生を防止できるという効果も得られる。   In particular, a reading method that is effective when the selection gate line SG1 is commonly connected in two adjacent blocks, that is, charging the selection gate line SG2 after a sufficient time has elapsed since the selection gate line SG1 was charged. In addition to the effect of reducing the memory cell array described above, the effect of preventing defects due to capacitive coupling between the select gate bypass line SG1 and the word lines CG1 to CG8 can be obtained.

図９９乃至図１０２は、本発明のＥＥＰＲＯＭに適用されるロウデコーダの構成例を示している。   99 to 102 show a configuration example of a row decoder applied to the EEPROM of the present invention.

これら４つの例では、いずれもロウデコーダＲＤ１，ＲＤ２がメモリセルアレイＭＡのロウ方向の両端に配置されている。この場合、メモリセルアレイＭＡのロウ方向の両端に存在するロウデコーダＲＤ１，ＲＤ２にそれぞれブロック選択信号ＲＤＥＣＩを与える必要がある。   In these four examples, the row decoders RD1 and RD2 are arranged at both ends of the memory cell array MA in the row direction. In this case, it is necessary to apply the block selection signal RDECI to the row decoders RD1 and RD2 existing at both ends in the row direction of the memory cell array MA.

そこで、このブロック選択信号ＲＤＥＣＩをロウデコーダＲＤ１，ＲＤ２に与えるために、上述の第１５及び第１６実施の形態で説明したパターンを利用する。即ち、メモリセルアレイ上に配置されるブロックデコード線２１ＢＬＫにより、ロウデコーダＲＤ２にブロック選択信号ＲＤＥＣＩを供給する。   Therefore, in order to give this block selection signal RDECI to the row decoders RD1 and RD2, the patterns described in the fifteenth and sixteenth embodiments are used. In other words, the block selection signal RDECI is supplied to the row decoder RD2 by the block decode line 21BLK arranged on the memory cell array.

このブロックデコード線２１ＢＬＫは、上述の第１５及び第１６実施の形態で説明したように、選択ゲートバイパス線やソース線などが形成される配線層と同一の配線層に配置される。   As described in the fifteenth and sixteenth embodiments, the block decode line 21BLK is arranged in the same wiring layer as the wiring layer in which the selection gate bypass line, the source line, and the like are formed.

図９９の回路では、ブロックデコード線２１ＢＬＫは、１本であり、この１本のブロックデコード線２１ＢＬＫは、メモリセルアレイＭＡ上を通過する通過配線を構成している。ロウデコーダＲＤ１は、選択ゲート線ＳＧ１，ＳＧ２及びワード線ＣＧ２，ＣＧ４，ＣＧ６の電位を決定し、ロウデコーダＲＤ２は、ワード線ＣＧ１，ＣＧ３，ＣＧ５，ＣＧ７，ＣＧ８の電位を決定する。   In the circuit of FIG. 99, there is one block decode line 21BLK, and this one block decode line 21BLK constitutes a passing wiring that passes over the memory cell array MA. The row decoder RD1 determines the potentials of the selection gate lines SG1, SG2 and the word lines CG2, CG4, CG6, and the row decoder RD2 determines the potentials of the word lines CG1, CG3, CG5, CG7, CG8.

本例では、読み出し動作時、信号ＲＤＥＣが“Ｈ”となり、かつ、選択されたブロックでは、ＮＡＮＤセルブロックデコード信号の全てが“Ｈ”となる。よって、インバータＩの出力信号（ブロック選択信号）ＲＤＥＣＩは“Ｈ”となる。このブロック選択信号ＲＤＥＣＩは、ロウデコーダＲＤ１のＮＡＮＤ回路Ｎ１に入力されると共に、ブロックデコード線２１ＢＬＫを経由してロウデコーダＲＤ２のＮＡＮＤ回路Ｎ２に入力される。   In this example, during the read operation, the signal RDEC is “H”, and all of the NAND cell block decode signals are “H” in the selected block. Therefore, the output signal (block selection signal) RDECI of the inverter I becomes “H”. The block selection signal RDECI is input to the NAND circuit N1 of the row decoder RD1, and is also input to the NAND circuit N2 of the row decoder RD2 via the block decode line 21BLK.

このため、クロック信号ＯＳＣＲＤ，ＯＳＣに基づいて、回路ＨＶＬ，ＨＶＲにより高電位が生成され、この高電位がＭＯＳトランジスタＱのゲートに印加される。よって、ＭＯＳトランジスタＱがオン状態になり、図６７乃至図７２において説明したような読み出し動作が可能となる。   Therefore, a high potential is generated by the circuits HVL and HVR based on the clock signals OSCRD and OSC, and this high potential is applied to the gate of the MOS transistor Q. Therefore, the MOS transistor Q is turned on, and the read operation described with reference to FIGS. 67 to 72 is possible.

図１００の回路は、図９９の回路とほぼ同じ構成を有している。図１００の回路は、図９９の回路と比較すると、ロウデコーダＲＤ１，ＲＤ２が接続されるワード線ＣＧ１〜ＣＧ８に関して相違している。即ち、本例では、ロウデコーダＲＤ１は、選択ゲート線ＳＧ１，ＳＧ２及びワード線ＣＧ３，ＣＧ５，ＣＧ７の電位を決定し、ロウデコーダＲＤ２は、ワード線ＣＧ１，ＣＧ２，ＣＧ４，ＣＧ６，ＣＧ８の電位を決定する。   The circuit of FIG. 100 has almost the same configuration as the circuit of FIG. The circuit of FIG. 100 differs from the circuit of FIG. 99 with respect to the word lines CG1 to CG8 to which the row decoders RD1 and RD2 are connected. That is, in this example, the row decoder RD1 determines the potentials of the select gate lines SG1, SG2 and the word lines CG3, CG5, CG7, and the row decoder RD2 sets the potentials of the word lines CG1, CG2, CG4, CG6, CG8. decide.

図１０１の回路は、図９９の回路とほぼ同じ構成を有している。図１０１の回路は、図９９の回路と比較すると、ロウデコーダＲＤ１，ＲＤ２が接続されるワード線ＣＧ１〜ＣＧ８に関して相違している。即ち、本例では、ロウデコーダＲＤ１は、選択ゲート線ＳＧ１及びワード線ＣＧ２，ＣＧ４，ＣＧ６，ＣＧ８の電位を決定し、ロウデコーダＲＤ２は、選択ゲート線ＳＧ２及びワード線ＣＧ１，ＣＧ１，ＣＧ３，ＣＧ５，ＣＧ７の電位を決定する。   The circuit in FIG. 101 has substantially the same configuration as the circuit in FIG. The circuit of FIG. 101 is different from the circuit of FIG. 99 with respect to the word lines CG1 to CG8 to which the row decoders RD1 and RD2 are connected. That is, in this example, the row decoder RD1 determines the potentials of the selection gate line SG1 and the word lines CG2, CG4, CG6, and CG8, and the row decoder RD2 determines the selection gate line SG2 and the word lines CG1, CG1, CG3, and CG5. , CG7 potential is determined.

本例では、ロウデコーダＲＤ２が選択ゲート線ＳＧ２の電位の制御を行うことにしたため、メモリセルアレイ上を通過するブロックデコード線２１ＢＬＫの数が２本となる。新たに追加された１本は、ＮＡＮＤ回路Ｎ０の出力信号ＲＤＥＣＩＢをロウデコーダＲＤ２内のＭＯＳトランジスタＴのゲートに印加するためのものである。   In this example, since the row decoder RD2 controls the potential of the selection gate line SG2, the number of block decode lines 21BLK passing over the memory cell array is two. One newly added is for applying the output signal RDECIB of the NAND circuit N0 to the gate of the MOS transistor T in the row decoder RD2.

ブロックデコード線２１ＢＬＫが２本となる場合、ブロックデコード線２１ＢＬＫ又はこれと同一の配線層に形成される他の配線の幅を狭くする、ブロックデコード線２１ＢＬＫを含めた配線の間隔を狭くする、といったような工夫が必要である。   When there are two block decode lines 21BLK, the width of the block decode line 21BLK or other wiring formed in the same wiring layer is narrowed, or the interval between the wirings including the block decode line 21BLK is narrowed. Such ingenuity is necessary.

但し、ブロックデコード線２１ＢＬＫ又はこれと同一の配線層に形成される他の配線の幅を狭くする場合には、幅を狭くした配線の配線抵抗が大きくなるため、信号の伝達速度が低下し、回路動作が遅くなるという問題が生じる。   However, when the width of the block decode line 21BLK or another wiring formed in the same wiring layer is narrowed, the wiring resistance of the wiring with the narrowed width increases, so the signal transmission speed decreases, There arises a problem that the circuit operation becomes slow.

また、ブロックデコード線２１ＢＬＫを含めた配線の間隔を狭くする場合には、最小配線間隔がレイアウト上の制限となると共に、配線間ショートの危険性が高くなるという問題がある。   Further, when the interval between the wirings including the block decode line 21BLK is narrowed, there is a problem that the minimum wiring interval becomes a limitation on the layout and the risk of a short circuit between the wirings increases.

図１０２の回路は、図１０１で生じる問題を解決するものである。即ち、図１０２では、図１０１の回路を採用すると共に、ブロックデコード線２１ＢＬＫの数を１本にしている。ブロックデコード線２１ＢＬＫの数を１本にした結果、ブロック選択信号ＲＤＥＣＩＢは、ブロック選択信号ＲＤＥＣＩに基づいて、ロウデコーダＲＤ２内で生成するようにしている。   The circuit of FIG. 102 solves the problem that occurs in FIG. That is, in FIG. 102, the circuit of FIG. 101 is adopted and the number of block decode lines 21BLK is set to one. As a result of reducing the number of block decode lines 21BLK to one, the block selection signal RDECIB is generated in the row decoder RD2 based on the block selection signal RDECI.

具体的には、ロウデコーダＲＤ２内にインバータＩＢを追加している。本例では、図１０１で生じるような問題はないが、インバータＩＢが１つ追加されるため、ロウデコーダＲＤ２のパターン面積が多少大きくなる。   Specifically, an inverter IB is added in the row decoder RD2. In this example, there is no problem as shown in FIG. 101, but since one inverter IB is added, the pattern area of the row decoder RD2 becomes somewhat larger.

図９９乃至図１０２の回路では、ロウデコーダＲＤ１側のＭＯＳトランジスタＱ，Ｔの数とロウデコーダＲＤ２側のＭＯＳトランジスタＱ，Ｔの数を等しく設定することが好ましい。即ち、ロウデコーダＲＤ１が制御する選択ゲート線及びワード線の数の合計とロウデコーダＲＤ２が制御する選択ゲート線及びワード線の数の合計を等しくするのがよい。   99 to 102, it is preferable to set the number of MOS transistors Q and T on the row decoder RD1 side equal to the number of MOS transistors Q and T on the row decoder RD2 side. That is, it is preferable that the total number of selection gate lines and word lines controlled by the row decoder RD1 is equal to the total number of selection gate lines and word lines controlled by the row decoder RD2.

このように、ロウデコーダＲＤ１側で制御する選択ゲート線及びワード線の数の合計とロウデコーダＲＤ２側で制御する選択ゲート線及びワード線の数の合計を等しくする理由は、以下の通りである。   The reason why the total number of selection gate lines and word lines controlled on the row decoder RD1 side is made equal to the total number of selection gate lines and word lines controlled on the row decoder RD2 side is as follows. .

メモリセルアレイ領域内には選択ゲート線やワード線などの規則的なパターンが多く含まれる。この規則的なパターンは、不規則なパターンに比べて加工が容易である。しかし、メモリセルアレイ領域内の各配線のデザインルールは、ロウデコーダ内の各配線のデザインルールより小さく設定されている。つまり、メモリセルアレイ領域とロウデコーダとの間においては、デザインルールが異なる２つの配線を接続することになる。   The memory cell array region includes many regular patterns such as select gate lines and word lines. This regular pattern is easier to process than the irregular pattern. However, the design rule for each wiring in the memory cell array region is set smaller than the design rule for each wiring in the row decoder. That is, two wirings having different design rules are connected between the memory cell array region and the row decoder.

メモリセルアレイ領域の配線（ワード線、選択ゲート線）とロウデコーダ内の配線を繋ぐ領域のパターンは、不規則なパターンとなる。このため、この領域の配線パターンには、デザインルールにより決まる最小の間隔となる部分（狭ピッチの部分）が発生する。これは、配線数が多くなればなる程、顕著となり、加工マージンが低いパターンとなる。   The pattern of the region connecting the wiring (word line, selection gate line) in the memory cell array region and the wiring in the row decoder is an irregular pattern. For this reason, a portion (narrow pitch portion) having a minimum interval determined by the design rule occurs in the wiring pattern in this region. This becomes more prominent as the number of wirings increases, resulting in a pattern with a lower processing margin.

つまり、メモリセルアレイの両端に存在するロウデコーダＲＤ１，ＲＤ２に接続される配線数（ワード線、選択ゲート線の数）が異なる場合には、多くの配線が接続される方のロウデコーダにおいては、そのつなぎ目における配線の加工マージンが厳しくなる。   That is, when the number of wirings connected to the row decoders RD1 and RD2 existing at both ends of the memory cell array (number of word lines and selection gate lines) is different, in the row decoder to which many wirings are connected, The processing margin of the wiring at the joint becomes strict.

従って、ロウデコーダＲＤ１に接続される選択ゲート線及びワード線の数の合計とロウデコーダＲＤ２に接続される選択ゲート線及びワード線の数の合計は、互いに等しくなるようにする。   Therefore, the total number of selection gate lines and word lines connected to the row decoder RD1 is made equal to the total number of selection gate lines and word lines connected to the row decoder RD2.

以上、ロウデコーダに関して、４つの例について説明したが、レイアウト、動作速度、信頼性、チップ面積などを考慮すると、図９９や図１００の回路が本発明に最も適していると考えられる。   As described above, four examples of the row decoder have been described. However, considering the layout, operation speed, reliability, chip area, and the like, the circuits of FIGS. 99 and 100 are considered to be most suitable for the present invention.

即ち、ロウデコーダＲＤ１内にＮＡＮＤセルブロックデコード信号が入力されるＮＡＮＤ回路Ｎ０を設ける場合、ブロックデコード線２１ＢＬＫの数を１本とするため、選択ゲート線ＳＧ１，ＳＧ２に繋がる２つのＭＯＳトランジスタＴをロウデコーダＲＤ１内に設ける。さらに、ロウデコーダＲＤ１内に３本ワード線に繋がる３つのＭＯＳトランジスタＴを設け、ロウデコーダＲＤ２内に残りの５本のワード線に繋がる５つのＭＯＳトランジスタＴを設け、ロウデコーダＲＤ１，ＲＤ２内のＭＯＳトランジスタＱ，Ｔの数を等しくする。   That is, when the NAND circuit N0 to which the NAND cell block decode signal is input is provided in the row decoder RD1, the number of the block decode lines 21BLK is one, so that the two MOS transistors T connected to the selection gate lines SG1 and SG2 are provided. Provided in the row decoder RD1. Further, three MOS transistors T connected to the three word lines are provided in the row decoder RD1, and five MOS transistors T connected to the remaining five word lines are provided in the row decoder RD2, and in the row decoders RD1 and RD2. The number of MOS transistors Q and T is made equal.

図１０３乃至図１０８は、シャント領域ＱＱにおける選択ゲートコンタクト部とｐウェルコンタクト部の配置例を示している。   103 to 108 show arrangement examples of the select gate contact portion and the p well contact portion in the shunt region QQ.

図１０３では、ロウ方向のシャント領域ＱＱに、交互に、ブロックＡ内の選択ゲート線ＳＧ１に対するコンタクト部ＸＡ及びブロックＢ内の選択ゲート線ＳＧ１に対するコンタクト部ＸＢを設けている。そして、所定のシャント領域ＱＱにｐウェル領域に対するコンタクト部ＸＷを配置する。本例では、コンタクト部ＸＡが設けられるシャント領域ＳＳの１つにコンタクト部ＸＷを配置する。このシャント領域ＱＱでは、コンタクト部ＸＷを挟むように、２つのコンタクト部ＸＡが設けられる。   In FIG. 103, the contact portion XA for the select gate line SG1 in the block A and the contact portion XB for the select gate line SG1 in the block B are alternately provided in the shunt region QQ in the row direction. Then, a contact portion XW for the p-well region is arranged in a predetermined shunt region QQ. In this example, the contact part XW is arranged in one of the shunt regions SS where the contact part XA is provided. In the shunt region QQ, two contact portions XA are provided so as to sandwich the contact portion XW.

図１０４では、ロウ方向のシャント領域ＱＱに、交互に、ブロックＢ内の選択ゲート線ＳＧ２に対するコンタクト部ＸＢ及びブロックＣ内の選択ゲート線ＳＧ２に対するコンタクト部ＸＣを設けている。そして、所定のシャント領域ＱＱにｐウェル領域に対するコンタクト部ＸＷを配置する。本例では、コンタクト部ＸＢが設けられるシャント領域ＱＱの１つにコンタクト部ＸＷを配置する。このシャント領域ＱＱでは、コンタクト部ＸＷを挟むように、２つのコンタクト部ＸＢが設けられる。   In FIG. 104, a contact portion XB for the selection gate line SG2 in the block B and a contact portion XC for the selection gate line SG2 in the block C are alternately provided in the shunt region QQ in the row direction. Then, a contact portion XW for the p-well region is arranged in a predetermined shunt region QQ. In this example, the contact part XW is arranged in one of the shunt regions QQ where the contact part XB is provided. In the shunt region QQ, two contact portions XB are provided so as to sandwich the contact portion XW.

図１０５では、ロウ方向のシャント領域ＱＱに、交互に、ブロックＡ，Ｂ内の選択ゲート線ＳＧ１に対するコンタクト部ＸＡＢ及びｐウェル領域に対するコンタクト部ＸＷを配置している。コンタクト部ＸＷでは、選択ゲート線ＳＧ１は、切断されている。   In FIG. 105, a contact portion XAB for the select gate line SG1 in the blocks A and B and a contact portion XW for the p-well region are alternately arranged in the shunt region QQ in the row direction. In the contact part XW, the selection gate line SG1 is cut off.

図１０６では、ロウ方向のシャント領域ＱＱに、交互に、ブロックＢ，Ｃ内の選択ゲート線ＳＧ２に対するコンタクト部ＸＢＣ及びｐウェル領域に対するコンタクト部ＸＷを配置している。コンタクト部ＸＷでは、選択ゲート線ＳＧ１は、切断されている。   In FIG. 106, the contact portion XBC for the selection gate line SG2 in the blocks B and C and the contact portion XW for the p-well region are alternately arranged in the shunt region QQ in the row direction. In the contact part XW, the selection gate line SG1 is cut off.

図１０７では、ロウ方向のシャント領域ＱＱに、交互に、ブロックＡ内の選択ゲート線ＳＧ１に対するコンタクト部ＸＡ及びブロックＢ内の選択ゲート線ＳＧ１に対するコンタクト部ＸＢを設けている。そして、所定のシャント領域ＱＱにｐウェル領域に対するコンタクト部ＸＷを配置する。本例では、選択ゲート線ＳＧ１が切断されていないため、所定のシャント領域ＱＱには、コンタクト部ＸＡとコンタクト部ＸＷが１つずつ設けられる。   In FIG. 107, the contact portion XA for the select gate line SG1 in the block A and the contact portion XB for the select gate line SG1 in the block B are alternately provided in the shunt region QQ in the row direction. Then, a contact portion XW for the p-well region is arranged in a predetermined shunt region QQ. In this example, since the selection gate line SG1 is not cut, one contact portion XA and one contact portion XW are provided in the predetermined shunt region QQ.

図１０８では、ロウ方向のシャント領域ＱＱに、交互に、ブロックＢ内の選択ゲート線ＳＧ２に対するコンタクト部ＸＢ及びブロックＣ内の選択ゲート線ＳＧ２に対するコンタクト部ＸＣを設けている。そして、所定のシャント領域ＱＱにｐウェル領域に対するコンタクト部ＸＷを配置する。本例では、選択ゲート線ＳＧ２が切断されていないため、所定のシャント領域ＱＱには、コンタクト部ＸＢとコンタクト部ＸＷが１つずつ設けられる。   In FIG. 108, contact portions XB for the select gate lines SG2 in the block B and contact portions XC for the select gate lines SG2 in the block C are alternately provided in the shunt regions QQ in the row direction. Then, a contact portion XW for the p-well region is arranged in a predetermined shunt region QQ. In this example, since the selection gate line SG2 is not cut, one contact portion XB and one contact portion XW are provided in the predetermined shunt region QQ.

上述の第１５及び第１６実施の形態では、ＮＡＮＤセルユニットを構成するメモリセルの数をそれぞれ８個及び１６個としたが、当然に、任意の個数、例えば、２個、４個、３２個、６４個などであっても構わない。   In the fifteenth and sixteenth embodiments described above, the number of memory cells constituting the NAND cell unit is 8 and 16, respectively, but of course any number, for example 2, 4, 32, etc. 64 or the like.

また、全ての実施の形態においては、不揮発性半導体記憶装置としてＮＡＮＤセル型ＥＥＰＲＯＭを例にとって説明したが、本発明は、他のデバイス、例えば、ＮＯＲセル型ＥＥＰＲＯＭ、ＤＩＮＯＲセル型ＥＥＰＲＯＭ、ＡＮＤセル型ＥＥＰＲＯＭ、選択トランジスタ付ＮＯＲセル型ＥＥＰＲＯＭなどにも適用可能である。   In all the embodiments, the NAND cell type EEPROM has been described as an example of the nonvolatile semiconductor memory device. However, the present invention is not limited to other devices such as a NOR cell type EEPROM, a DINOR cell type EEPROM, and an AND cell type. The present invention can also be applied to an EEPROM, a NOR cell type EEPROM with a selection transistor, and the like.

図１０９乃至図１１２は、ＮＡＮＤセル型以外のＥＥＰＲＯＭのメモリセルの構成例を示している。   109 to 112 show configuration examples of memory cells of an EEPROM other than the NAND cell type.

図１０９は、ＮＯＲセル型ＥＥＰＲＯＭのメモリセルアレイ領域の回路図を示している。同図において、ＷＬは、ワード線、ＢＬは、ビット線、ＳＬは、ソース線である。   FIG. 109 shows a circuit diagram of the memory cell array region of the NOR cell type EEPROM. In the figure, WL is a word line, BL is a bit line, and SL is a source line.

図１１０は、ＤＩＮＯＲセル型ＥＥＰＲＯＭのメモリセルアレイ領域の回路図を示している。同図において、ＷＬは、ワード線、ＢＬは、ビット線、ＬＢは、ローカルビット線、ＳＴは、選択ゲート線、ＳＬは、ソース線である。   FIG. 110 shows a circuit diagram of the memory cell array region of the DINOR cell type EEPROM. In the figure, WL is a word line, BL is a bit line, LB is a local bit line, ST is a selection gate line, and SL is a source line.

図１１１は、ＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイ領域の回路図を示している。同図において、ＷＬは、ワード線、ＢＬは、ビット線、ＬＢは、ローカルビット線、ＳＴは、選択ゲート線、ＳＬは、ソース線、ＬＳは、ローカルソース線である。   FIG. 111 shows a circuit diagram of the memory cell array region of the AND cell type EEPROM. In the figure, WL is a word line, BL is a bit line, LB is a local bit line, ST is a selection gate line, SL is a source line, and LS is a local source line.

図１１２は、選択トランジスタ付ＮＯＲセル型ＥＥＰＲＯＭのメモリセルアレイ領域の回路図を示している。同図において、ＷＬは、ワード線、ＢＬは、ビット線、ＳＴは、選択ゲート線、ＳＬは、ソース線である。   FIG. 112 shows a circuit diagram of the memory cell array region of the NOR cell type EEPROM with select transistor. In the figure, WL is a word line, BL is a bit line, ST is a selection gate line, and SL is a source line.

なお、ＤＩＮＯＲセル型ＥＥＰＲＯＭの詳細に関しては、例えば、“H. Onoda et al., IEDM Tech. Digest, 1992, pp. 599-602”に記載され、ＡＮＤセル型ＥＥＰＲＯＭの詳細に関しては“H. Kume et al., IEDM Tech. Digest, 1992, pp. 991-993”に記載されている。   The details of the DINOR cell type EEPROM are described in, for example, “H. Onoda et al., IEDM Tech. Digest, 1992, pp. 599-602”, and the details of the AND cell type EEPROM are described in “H. Kume”. et al., IEDM Tech. Digest, 1992, pp. 991-993 ”.

次に、メモリセルアレイ領域内における素子分離領域とアクティブ領域（素子領域）のレイアウトについて検討する。   Next, the layout of the element isolation region and the active region (element region) in the memory cell array region will be considered.

図１１３に示すように、メモリチップ１０１は、メモリセルアレイ領域１０２とこれを取り囲むような周辺回路領域１０３を有している。また、メモリセルアレイ領域１０２の一部Ｂについて、素子分離領域とアクティブ領域のレイアウトを詳細に示したのが図１１４である。   As shown in FIG. 113, the memory chip 101 has a memory cell array region 102 and a peripheral circuit region 103 surrounding the memory cell array region 102. FIG. 114 shows the layout of the element isolation region and the active region in detail for part B of the memory cell array region 102.

図１１４に示すように、本例では、ＮＡＮＤセル領域におけるアクティブ領域１０４は、カラム方向に一直線に延びたパターンを有している。この点に関しては、上述の図８７乃至図９８に示した実施の形態と同じである。   As shown in FIG. 114, in this example, the active region 104 in the NAND cell region has a pattern extending in a straight line in the column direction. This is the same as the embodiment shown in FIGS. 87 to 98 described above.

また、本例では、シャント領域ＱＱにも、ダミーのアクティブ領域１０５が配置されている。ダミーのアクティブ領域１０５も、ＮＡＮＤセル領域におけるアクティブ領域１０４と同様に、カラム方向に一直線に延びたパターンを有し、かつ、アクティブ領域１０４と実質的に同じ（又はこれに準ずる）幅及びピッチで配置されている。但し、ダミーのアクティブ領域１０５は、選択ゲート線と選択ゲートバイパス線を互いに接続するコンタクト部Ｘ０，Ｘ３，Ｘ４及びウェルに電位を与えるためのコンタクト部Ｘ６でそれぞれ切断されている（図１１５及び図１１６参照）。   In this example, a dummy active region 105 is also disposed in the shunt region QQ. Similar to the active region 104 in the NAND cell region, the dummy active region 105 has a pattern extending in a straight line in the column direction, and has a width and a pitch that are substantially the same (or equivalent to) the active region 104. Has been placed. However, the dummy active region 105 is cut at the contact portions X0, X3, X4 for connecting the selection gate line and the selection gate bypass line to each other and the contact portion X6 for applying a potential to the well (FIG. 115 and FIG. 116).

なお、シャント領域ＱＱにおいてダミーのアクティブ領域１０５を設ける理由は、リソグラフィ時及びアクティブ領域の加工時に発生するＮＡＮＤセル領域の端部のアクティブ領域の寸法のバラツキを防止する点にある。   The reason why the dummy active region 105 is provided in the shunt region QQ is to prevent variation in the size of the active region at the end of the NAND cell region that occurs during lithography and processing of the active region.

また、アクティブ領域１０４及びダミーのアクティブ領域１０５以外の領域は、素子分離領域となっている。従来、素子分離領域としては、ＬＯＣＯＳ法によるフィールド酸化膜を用いるのが一般的であった。しかし、近年では、素子の高密度化による記憶容量の増大を目的として、素子分離領域に、ＳＴＩ（shallow trench isolation）構造を有する絶縁膜を配置するようになってきた。   The region other than the active region 104 and the dummy active region 105 is an element isolation region. Conventionally, a field oxide film by a LOCOS method has been generally used as an element isolation region. However, in recent years, an insulating film having an STI (shallow trench isolation) structure has been arranged in the element isolation region for the purpose of increasing the storage capacity by increasing the density of elements.

しかし、素子分離領域をＳＴＩ構造の絶縁膜により構成した場合、上述したようなレイアウトを採用すると、以下のような問題が発生する。   However, when the element isolation region is composed of an insulating film having an STI structure, the following problems occur when the layout as described above is employed.

ＳＴＩ構造の素子分離絶縁膜を形成するに当たっては、トレンチ埋め込みのためのＣＭＰ（chemical mechanical polishing）が一般に行われるが、このＣＭＰ時に、場所に応じて、絶縁膜の研磨量のむらが発生し、絶縁膜を均一に研磨できなかった。特に、メモリセルアレイ領域の中央部の研磨速度が周辺回路領域に比べて遅く、メモリセルアレイ領域の中央部に残膜が発生するという事態が生じていた。また、メモリセルアレイ領域の中央部の残膜をなくすため、ＣＭＰの研磨量を増加させると、周辺回路領域においてシリコン基板（アクティブ領域）が削られてしまう。   When forming an element isolation insulating film having an STI structure, CMP (chemical mechanical polishing) for filling a trench is generally performed. During this CMP, unevenness in the amount of polishing of the insulating film occurs depending on the location. The film could not be polished uniformly. In particular, the polishing rate in the central portion of the memory cell array region is slower than that in the peripheral circuit region, resulting in a situation in which a remaining film is generated in the central portion of the memory cell array region. Further, when the polishing amount of CMP is increased in order to eliminate the remaining film in the central portion of the memory cell array region, the silicon substrate (active region) is scraped in the peripheral circuit region.

以下、ＳＴＩの製造工程の説明と共に、この問題が生じる理由について詳細に説明する。   Hereinafter, the reason why this problem occurs will be described in detail together with the description of the STI manufacturing process.

まず、図１１７に示すように、シリコン基板２００上にシリコン酸化膜２０１及びシリコン窒化膜２０２を形成する。フォトリソグラフィにより、シリコン窒化膜２０２上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、シリコン窒化膜２０２、シリコン酸化膜２０１及びシリコン基板２００を順次エッチングする。その結果、シリコン基板２００には、素子分離のためのトレンチが形成される。   First, as shown in FIG. 117, a silicon oxide film 201 and a silicon nitride film 202 are formed on a silicon substrate 200. A resist pattern is formed on the silicon nitride film 202 by photolithography, and the silicon nitride film 202, the silicon oxide film 201, and the silicon substrate 200 are sequentially etched by RIE using the resist pattern as a mask. As a result, a trench for element isolation is formed in the silicon substrate 200.

メモリセルアレイ領域においては、素子分離用のトレンチは、実質的に一定の幅及び一定のピッチで規則的に形成される。一方、周辺回路領域においては、素子分離用のトレンチは、特に、規則的には形成されない。周辺回路領域におけるトレンチの幅及びトレンチ同士の間隔は、メモリセルアレイ領域におけるトレンチの幅及びピッチよりも大きくなっている。   In the memory cell array region, the trenches for element isolation are regularly formed with a substantially constant width and a constant pitch. On the other hand, in the peripheral circuit region, the element isolation trenches are not particularly regularly formed. The width of the trench in the peripheral circuit region and the interval between the trenches are larger than the width and pitch of the trench in the memory cell array region.

なお、レジストパターンは、トレンチを形成した後に除去される。   The resist pattern is removed after the trench is formed.

また、シリコン基板２００上には、ＣＶＤ法により、トレンチを完全に満たすシリコン酸化膜（例えば、ＴＥＯＳ膜）２０３が形成される。ここで、シリコン酸化膜２０３の表面は、メモリセルアレイ領域では、ほぼ平坦になり、周辺回路領域では、所々に、凹部ＥＥが形成される。これは、周辺回路領域のアクティブ領域がメモリセルアレイ領域のアクティブ領域よりも疎に配置されていること、即ち、周辺回路領域のトレンチの幅がメモリセルアレイ領域のトレンチの幅よりも広くなっていることに起因している。   Further, a silicon oxide film (for example, TEOS film) 203 that completely fills the trench is formed on the silicon substrate 200 by the CVD method. Here, the surface of the silicon oxide film 203 is substantially flat in the memory cell array region, and recesses EE are formed in places in the peripheral circuit region. This is because the active region in the peripheral circuit region is arranged more sparsely than the active region in the memory cell array region, that is, the trench width in the peripheral circuit region is wider than the trench width in the memory cell array region. Due to

次に、図１１８に示すように、ＣＭＰにより、シリコン窒化膜２０２をエッチングストッパとしてシリコン酸化膜２０３を研磨し、トレンチの外部に存在するシリコン酸化膜２０３を除去する。この時、メモリセルアレイ領域の研磨速度（特に、中央部）が周辺回路領域の研磨速度に比べて遅くなり、メモリセルアレイ領域のシリコン酸化膜２０３が十分に除去されず、メモリセルアレイ領域に残膜が発生する。   Next, as shown in FIG. 118, the silicon oxide film 203 is polished by CMP using the silicon nitride film 202 as an etching stopper, and the silicon oxide film 203 existing outside the trench is removed. At this time, the polishing rate (especially the central portion) of the memory cell array region is slower than the polishing rate of the peripheral circuit region, the silicon oxide film 203 in the memory cell array region is not sufficiently removed, and a remaining film is left in the memory cell array region. appear.

このようなＣＭＰにおける研磨量のむらは、シリコン酸化膜２０３の凹凸に原因があると考えられている。即ち、メモリセルアレイ領域のようにシリコン酸化膜２０３の表面が平坦な部分では、ＣＭＰの研磨剤（スラリ）が溜り難く、研磨速度が遅くなるのに対し、周辺回路領域におけるシリコン酸化膜２０３の凹部ＥＥでは、研磨剤が溜まり易く、研磨速度が速くなる。   Such unevenness of polishing amount in CMP is considered to be caused by unevenness of the silicon oxide film 203. That is, in the portion where the surface of the silicon oxide film 203 is flat like the memory cell array region, the polishing agent (slurry) of CMP is difficult to accumulate and the polishing rate is slow, whereas the concave portion of the silicon oxide film 203 in the peripheral circuit region. In EE, an abrasive | polishing agent tends to accumulate and a grinding | polishing speed becomes quick.

ところで、メモリセルアレイ領域の残膜をなくすため、ＣＭＰの研磨量を増加させると、周辺回路領域でシリコン窒化膜２０２及びシリコン酸化膜２０１が削られ、さらには、シリコン基板（アクティブ領域）２００も削られてしまう。   By the way, in order to eliminate the remaining film in the memory cell array region, if the polishing amount of CMP is increased, the silicon nitride film 202 and the silicon oxide film 201 are removed in the peripheral circuit region, and further, the silicon substrate (active region) 200 is also removed. It will be.

なお、シリコン酸化膜２０３は、ＴＥＯＳ膜の他、ＨＤＰ（high density plasma）法により形成される酸化膜であってもよい。   The silicon oxide film 203 may be an oxide film formed by HDP (high density plasma) method in addition to the TEOS film.

図１１９は、上述の問題点を解決し得る素子分離領域及びアクティブ領域（素子領域）のレイアウトを示している。   FIG. 119 shows a layout of an element isolation region and an active region (element region) that can solve the above-described problems.

本例では、ＮＡＮＤセル領域におけるアクティブ領域１０４は、カラム方向に一直線に延びたパターンを有している。また、シャント領域ＱＱには、ダミーのアクティブ領域が形成されておらず、幅の広いＳＴＩ部が配置されている。シャント領域ＱＱのＳＴＩ部（又は素子分離用のトレンチ）の幅Ｈ１は、メモリセルアレイ領域のＳＴＩ部（又は素子分離用のトレンチ）の幅Ｈ０よりも十分に大きく設定されている。例えば、シャント領域ＱＱのＳＴＩ部の幅Ｈ１は、０．５〜５μｍに設定される。また、図１２０に示すように、シャント領域ＱＱのＳＴＩ部（素子分離用のトレンチ）の間隔Ｈ２は、２０〜５００μｍに設定される。この場合、ＣＭＰの研磨量が場所によらず最も均一になる。   In this example, the active region 104 in the NAND cell region has a pattern extending in a straight line in the column direction. In addition, a dummy active region is not formed in the shunt region QQ, and a wide STI portion is disposed. The width H1 of the STI portion (or element isolation trench) in the shunt region QQ is set sufficiently larger than the width H0 of the STI portion (or element isolation trench) in the memory cell array region. For example, the width H1 of the STI portion of the shunt region QQ is set to 0.5 to 5 μm. As shown in FIG. 120, an interval H2 between STI portions (element isolation trenches) in the shunt region QQ is set to 20 to 500 μm. In this case, the CMP polishing amount becomes the most uniform regardless of the location.

このように、メモリセルアレイ領域の中央部の研磨速度と周辺回路領域の研磨速度を実質的に同じにして、ＣＭＰの研磨量の均一性を向上できるのは、周辺回路領域と同様に、メモリセルアレイ領域（のシャント領域ＱＱ）にも研磨剤が溜まる凹部を形成できるためである。   As described above, the uniformity of the polishing amount of CMP can be improved by making the polishing rate at the center of the memory cell array region and the polishing rate of the peripheral circuit region substantially the same as in the peripheral circuit region. This is because a concave portion in which the abrasive is accumulated can also be formed in the region (the shunt region QQ).

図１２１及び図１２２は、図１１９のレイアウトに選択ゲート線及びワード線（制御ゲート線）のレイアウトを追加したものを示している。   121 and 122 show a layout obtained by adding a layout of a selection gate line and a word line (control gate line) to the layout of FIG.

本例では、シャント領域ＱＱにダミーのアクティブ領域が配置されない。しかし、本例では、素子分離領域にＳＴＩ構造の素子分離絶縁膜を適用することを前提としているため、素子分離領域にＬＯＣＯＳ法によるフィールド酸化膜を用いる場合に生じるＮＡＮＤセル領域の端部の寸法のバラツキの問題は最小限に抑えられる。   In this example, no dummy active area is arranged in the shunt area QQ. However, in this example, since it is assumed that an element isolation insulating film having an STI structure is applied to the element isolation region, the dimensions of the end portion of the NAND cell region generated when a field oxide film by the LOCOS method is used for the element isolation region. The problem of variability is minimized.

以下、ＳＴＩの製造工程の説明と共に、ＣＭＰの研磨量の均一性を向上できる理由について詳細に説明する。   Hereinafter, the reason why the uniformity of the polishing amount of CMP can be improved will be described together with the description of the manufacturing process of STI.

まず、図１２３に示すように、シリコン基板２００上にシリコン酸化膜２０１及びシリコン窒化膜２０２を形成する。フォトリソグラフィにより、シリコン窒化膜２０２上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、シリコン窒化膜２０２、シリコン酸化膜２０１及びシリコン基板２００を順次エッチングする。その結果、シリコン基板２００には、素子分離のためのトレンチが形成される。   First, as shown in FIG. 123, a silicon oxide film 201 and a silicon nitride film 202 are formed on a silicon substrate 200. A resist pattern is formed on the silicon nitride film 202 by photolithography, and the silicon nitride film 202, the silicon oxide film 201, and the silicon substrate 200 are sequentially etched by RIE using the resist pattern as a mask. As a result, a trench for element isolation is formed in the silicon substrate 200.

メモリセルアレイ領域内のＮＡＮＤセル領域においては、素子分離用のトレンチは、実質的に一定の幅及び一定のピッチで規則的に形成される。また、メモリセルアレイ領域内のシャント領域ＱＱにおいては、素子分離用のトレンチは、０．５〜５μｍの幅で形成される。一方、周辺回路領域においては、素子分離用のトレンチは、特に、規則的には形成されない。   In the NAND cell region in the memory cell array region, element isolation trenches are regularly formed with a substantially constant width and a constant pitch. In the shunt region QQ in the memory cell array region, the element isolation trench is formed with a width of 0.5 to 5 μm. On the other hand, in the peripheral circuit region, the element isolation trenches are not particularly regularly formed.

なお、レジストパターンは、トレンチを形成した後に除去される。   The resist pattern is removed after the trench is formed.

また、シリコン基板２００上には、ＣＶＤ法により、トレンチを完全に満たすシリコン酸化膜（例えば、ＴＥＯＳ膜）２０３が形成される。ここで、シリコン酸化膜２０３の表面は、メモリセルアレイ領域内のＮＡＮＤセル領域においては、ほぼ平坦になるが、メモリセルアレイ領域内のシャント領域ＱＱ及び周辺回路領域では、凹部ＥＥが形成される。   Further, a silicon oxide film (for example, TEOS film) 203 that completely fills the trench is formed on the silicon substrate 200 by the CVD method. Here, the surface of the silicon oxide film 203 is substantially flat in the NAND cell region in the memory cell array region, but a recess EE is formed in the shunt region QQ and the peripheral circuit region in the memory cell array region.

次に、図１２４に示すように、ＣＭＰにより、シリコン窒化膜２０２をエッチングストッパとしてシリコン酸化膜２０３を研磨し、トレンチの外部に存在するシリコン酸化膜２０３を除去する。この時、メモリセルアレイ領域の研磨速度と周辺回路領域の研磨速度は、ほぼ等しくなる。これは、周辺回路領域と同様に、メモリセルアレイ領域のシャント領域ＱＱにも、研磨剤が溜まる凹部ＥＥが形成されているためである。   Next, as shown in FIG. 124, the silicon oxide film 203 is polished by CMP using the silicon nitride film 202 as an etching stopper, and the silicon oxide film 203 existing outside the trench is removed. At this time, the polishing rate of the memory cell array region and the polishing rate of the peripheral circuit region are substantially equal. This is because, like the peripheral circuit region, the recess EE in which the abrasive is accumulated is formed in the shunt region QQ of the memory cell array region.

よって、メモリセルアレイ領域に残膜を発生させずに、かつ、周辺回路領域のシリコン基板（アクティブ領域）２００を削ることなく、トレンチ内にシリコン酸化膜２０３を埋め込み、ＳＴＩ構造を得ることができる。   Therefore, the STI structure can be obtained by embedding the silicon oxide film 203 in the trench without generating a residual film in the memory cell array region and without removing the silicon substrate (active region) 200 in the peripheral circuit region.

なお、シリコン酸化膜２０３は、ＴＥＯＳ膜の他、ＨＤＰ（high density plasma）法により形成される酸化膜であってもよい。   The silicon oxide film 203 may be an oxide film formed by HDP (high density plasma) method in addition to the TEOS film.

また、上述の例では、シャント領域ＱＱに、ＮＡＮＤセル領域のＳＴＩ部の幅よりも広い幅を有するＳＴＩ部を設けたが、この他に、ＮＡＮＤセル領域内の任意の箇所にダミー領域を設け、このダミー領域に、ＮＡＮＤセル領域のＳＴＩ部の幅よりも広い幅を有するＳＴＩ部を設けてもよい。   In the above example, the shunt region QQ is provided with the STI portion having a width wider than the width of the STI portion of the NAND cell region. In addition to this, a dummy region is provided at an arbitrary position in the NAND cell region. In this dummy region, an STI portion having a width wider than the width of the STI portion of the NAND cell region may be provided.

さらに、本例は、ＮＡＮＤセル型に限られず、他のタイプのＥＥＰＲＯＭに適用できる他、他のメモリデバイス（ＤＲＡＭ、ＳＲＡＭ）などに応用することもできる。   Further, the present example is not limited to the NAND cell type, but can be applied to other types of EEPROMs, and can also be applied to other memory devices (DRAM, SRAM) and the like.

以上、説明したように、本発明の不揮発性半導体記憶装置によれば、新規なレイアウトを採用することにより、選択ゲート線の配線抵抗を下げる役割を果たす選択ゲートバイパス線とワード線（制御ゲート電極）の容量カップリングに起因する読み出し動作時の選択ワード線の電位変動を防止又は抑制することができる。また、読み出し動作時に、選択ワード線の電位変動が生じる場合には、選択ゲート線を充電するタイミングを調節することにより誤読み出しを防止できる。従って、通常は０Ｖである選択ワード線の電位変動に起因した読み出しデータ不良をなくし、信頼性の高いチップを実現できる。   As described above, according to the nonvolatile semiconductor memory device of the present invention, the selection gate bypass line and the word line (control gate electrode) that serve to lower the wiring resistance of the selection gate line by adopting a novel layout. The potential fluctuation of the selected word line during the read operation due to the capacitive coupling of () can be prevented or suppressed. Further, in the case where the potential variation of the selected word line occurs during the read operation, erroneous reading can be prevented by adjusting the timing for charging the select gate line. Accordingly, it is possible to eliminate a read data defect due to potential fluctuation of the selected word line, which is usually 0 V, and to realize a highly reliable chip.

本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。   The example of the present invention is not limited to the above-described embodiment, and can be embodied by modifying each component without departing from the scope of the invention. Various inventions can be configured by appropriately combining a plurality of constituent elements disclosed in the above-described embodiments. For example, some constituent elements may be deleted from all the constituent elements disclosed in the above-described embodiments, or constituent elements of different embodiments may be appropriately combined.

１１： ｐ型シリコン基板、 １２： 素子分離酸化膜、 １３： ゲート絶縁膜、 １４1 ，１４2 ，…１４8 ： 浮遊ゲート電極、 １５，１７： 層間絶縁膜、 １６1 ，１６2 ，…１６8 ： 制御ゲート電極、 １４9 ，１４10，１６9 ，１６10： 選択ゲート電極、 １８（ＢＬ）： ビット線、 １９1 ，１９2 ，…１９10： ｎ型拡散層、 １９11： ｐ型ウェル領域、 ２１ｉ，２１Ａ，２１Ｂ，２１Ｃ： 選択ゲートバイパス線、 ２１ＢＬＫ： ブロックデコード線、 ２１Ｓ，２２： ソース線、 ２１ＢＬ−ＣＥＬＬ： ビット線−セル接続用配線、 ２１ＣＥＬＬ−ＷＥＬＬ： セルｐ−ウェル接続用配線、 Ｄ： ビット線コンタクト部、 Ｓ： ソース線コンタクト部、 Ｘ０，Ｘ１，… Ｘ５： 選択ゲートコンタクト部、 Ｘ６： ｐウェルコンタクト部、 Ｑ，Ｔ： ＭＯＳトランジスタ、 Ｎ０，Ｎ１，Ｎ２： ＮＡＮＤ回路、 ＲＤ１，ＲＤ２： ロウデコーダ、 ＨＶＬ，ＨＶＲ： 高電位発生回路。 11: p-type silicon substrate, 12: element isolation oxide film, 13: gate insulating film, 14 1 , 14 2 ,... 14 8 : floating gate electrode, 15, 17: interlayer insulating film, 16 1 , 16 2 ,. 8 : Control gate electrode, 14 9 , 14 10 , 16 9 , 16 10 : Select gate electrode, 18 (BL): Bit line, 19 1 , 19 2 ,... 19 10 : N type diffusion layer, 19 11 : P type Well region 21i, 21A, 21B, 21C: Select gate bypass line, 21BLK: Block decode line, 21S, 22: Source line, 21BL-CELL: Bit line-cell connection wiring, 21CELL-WELL: Cell p-well connection Wiring: D: bit line contact portion, S: source line contact portion, X0, X1,... X5: selection gate contact portion, X6: p well contact portion, Q, T: MOS transistor, N0, N1, N2: NAND circuit, RD1, RD2: Row decoder, HVL, HVR: High potential generation circuit.

Claims (5)

直列又は並列に接続される複数のメモリセルとその両端に接続される選択ゲートトランジスタからなるセルユニットを有するブロックと、前記ブロックの一端側に配置され、前記ブロックの選択の有無を示すブロック選択信号を生成する第１ロウデコーダと、前記ブロックの他端側に配置され、前記ブロック選択信号を受け取る第２ロウデコーダとを具備し、前記第１ロウデコーダに接続される前記セルユニット内のメモリセルの制御ゲート線の数は、前記第２ロウデコーダに接続される前記セルユニット内のメモリセルの制御ゲート線の数よりも少ないことを特徴とする不揮発性半導体記憶装置。   A block having a cell unit composed of a plurality of memory cells connected in series or in parallel and selection gate transistors connected to both ends thereof, and a block selection signal arranged on one end side of the block and indicating whether or not the block is selected A memory cell in the cell unit connected to the first row decoder, and a second row decoder disposed on the other end side of the block and receiving the block selection signal. The number of control gate lines is smaller than the number of control gate lines of the memory cells in the cell unit connected to the second row decoder. 前記第１ロウデコーダに接続される前記セルユニット内の選択ゲートトランジスタの選択ゲート線の数及びメモリセルの制御ゲート線の数の合計は、前記第２ロウデコーダに接続される前記セルユニット内のメモリセルの制御ゲート線の数に等しいことを特徴とする請求項１記載の不揮発性半導体記憶装置。   The sum of the number of select gate lines of the select gate transistor and the number of control gate lines of the memory cell in the cell unit connected to the first row decoder is calculated in the cell unit connected to the second row decoder. 2. The nonvolatile semiconductor memory device according to claim 1, wherein the number is equal to the number of control gate lines of the memory cell. 前記セルユニット内の選択ゲートトランジスタの選択ゲート線の全てが、前記第１ロウデコーダに接続されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。   2. The nonvolatile semiconductor memory device according to claim 1, wherein all of the selection gate lines of the selection gate transistors in the cell unit are connected to the first row decoder. 前記ブロック選択信号は、前記第１ロウデコーダから前記ブロック内の複数のメモリセル上に配置されるブロックデコード線を経由して前記第２ロウデコーダに供給されることを特徴とする請求項１記載の不揮発性半導体記憶装置。   2. The block selection signal is supplied from the first row decoder to the second row decoder via block decode lines arranged on a plurality of memory cells in the block. Nonvolatile semiconductor memory device. 直列又は並列に接続されるｎ個のメモリセルとその両端に接続される選択トランジスタからなるセルユニットを有するブロックと、前記ブロックの一端側に配置され、前記ブロックの選択の有無を示すブロック選択信号を生成する第１ロウデコーダと、前記ブロックの他端側に配置され、前記ブロック選択信号を受け取る第２ロウデコーダとを具備し、前記第１ロウデコーダは、前記セルユニット内の選択トランジスタの選択ゲート線及び前記セルユニット内のｊ個のメモリセルの制御ゲート線に接続され、前記第２ロウデコーダは、前記セルユニット内のｋ（ｋ＞ｊ、ｊ＋ｋ＝ｎ）個のメモリセルの制御ゲート線に接続されていることを特徴とする不揮発性半導体記憶装置。   A block having a cell unit composed of n memory cells connected in series or in parallel and select transistors connected to both ends thereof, and a block selection signal arranged on one end side of the block and indicating whether or not the block is selected And a second row decoder disposed on the other end side of the block for receiving the block selection signal, wherein the first row decoder selects a selection transistor in the cell unit. The second row decoder is connected to a gate line and a control gate line of j memory cells in the cell unit, and the second row decoder controls a control gate of k (k> j, j + k = n) memory cells in the cell unit. A nonvolatile semiconductor memory device, wherein the nonvolatile semiconductor memory device is connected to a line.
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