JP2009260082A - Electrostatic protection circuit - Google Patents
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Abstract
Description
本発明は、異なる電源系統で動作する回路間で互いに信号の授受が行われる場合、そのインタフェイス部を構成するMOSトランジスタのゲート酸化膜が静電気サージによって破壊されることを防止する静電気保護回路に関するものである。 The present invention relates to an electrostatic protection circuit for preventing a gate oxide film of a MOS transistor constituting an interface portion from being destroyed by electrostatic surges when signals are exchanged between circuits operating in different power supply systems. Is.
特許文献1では、2種類以上の電源系を有する半導体装置において、分離された電源系で動作する回路間で互いに信号の授受が行われる場合、静電気サージの入力によって、互いの電源線に大きな電位差が生じた際に、信号線(信号配線)の電位が高電位側に追従して上昇することで、インタフェイス部の入力回路を構成するMOSトランジスタのゲート酸化膜が破壊されることを防ぐ保護回路が示されている。
In
特許文献1に開示された保護回路を図5に示す。同図には、信号線S11と右側の電源系の2つの電源線Vss2およびVdd2との間の電位差が過度に大きくなった際に動作する静電保護回路HK3,HK4が配置されている。これにより、信号線S11の電位の過大な上昇を抑え、入力回路44を構成するMOSトランジスタのゲート電位が過度に上昇してゲート酸化膜が破壊されることを防ぐ構成となっている。
A protection circuit disclosed in
また、特許文献1に開示されている別の保護回路を図6に示す。同図には、左右の電源系の各電源線vdd1、vss1、vdd2、vss2間にPMOSトランジスタT1〜T4を挿入した保護回路HK5が配置されている。これにより、高電位側と低電位側の各電源線間に静電気サージの流入があった場合に、信号線S11−電源線間に過度の電位差が生じることを防ぐ構成となっている。
Another protection circuit disclosed in
また、図7に示すように、2種類の電源系統を備え、互いに信号の授受を行う回路間において、vdd1−vss1間、vdd2−vss2間、vss1−vss2間および信号線とvss2間に保護回路を持つ静電気保護回路も知られている。この静電気保護回路は、各電源配線間への静電気サージの流入に対して電流の逃げ道となるパスを構成し、静電気破壊を防止する回路として用いられている。 In addition, as shown in FIG. 7, a protection circuit having two types of power supply systems, which exchange signals with each other, between vdd1 and vss1, between vdd2 and vss2, between vss1 and vss2, and between the signal line and vss2. There are also known electrostatic protection circuits. This electrostatic protection circuit is used as a circuit for preventing electrostatic breakdown by forming a path that serves as a current escape path against the inflow of electrostatic surges between power supply wires.
ここで、図7の静電気保護回路において、内部回路12のインバータを構成するMOSトランジスタのゲートがvss1(0V)に接続され、vdd2が接地(0V)された状態でvdd1に静電気サージが流入した場合の動作を考える。
Here, in the electrostatic protection circuit of FIG. 7, when an electrostatic surge flows into vdd1 with the gate of the MOS transistor constituting the inverter of the
静電気サージによる電流Iesdは、図7中に矢印で示された複数の経路を経由してvdd2のグランドに逃がされる。図7では、保護回路16,20を介して電流Iesd1が流れ、内部回路12のPMOS(P型MOSトランジスタ)および保護回路21を介して電流Iesd2が流れ、これらの電流Iesd1,2が合成され、保護回路18を介してvdd2のグランドに流れる。
The current Iesd due to the electrostatic surge is released to the ground of vdd2 via a plurality of paths indicated by arrows in FIG. In FIG. 7, the current Iesd1 flows through the
また、この際に保護回路16,18,20,21を含む各経路上の抵抗成分により、静電気サージによる電位Vesd1に電圧降下が生じる。vdd1の電位がVesd1まで上昇すると、内部回路12のPMOSがオン状態であるために、信号の授受を行うノード1の電位がVesd1から抵抗成分の分だけ降下したVesd2まで上昇し、内部回路14のPMOSのゲート酸化膜に過大な電圧が印加される虞がある。
At this time, a voltage drop occurs in the potential Vesd1 due to the electrostatic surge due to the resistance component on each path including the
そのため、十分な駆動力を持つ保護回路21をノード1とvss2との間に配置することにより、上記PMOSのオン抵抗と保護回路21の駆動力によってノード1の電位(Vesd2)が決定され、内部回路14のPMOSのゲート酸化膜にかかる電圧値を抑える構成となっている。
Therefore, by arranging the
前述の従来技術において、信号の授受を行うための信号線の電位上昇に伴う、第2の電源系(vdd2−vss2系統)で動作する内部回路の入力インバータを構成するPMOSおよびNMOSのゲート酸化膜にかかる電圧負荷を軽減し、ゲート酸化膜破壊を防ぐための構成として、図5の場合、HK3およびHK4、図6ではHK5、図7では保護回路21という静電気保護回路が用いられている。
In the above-described prior art, the gate oxide films of PMOS and NMOS constituting the input inverter of the internal circuit operating in the second power supply system (vdd2-vss2 system) accompanying the rise in the potential of the signal line for transmitting and receiving signals In the case of FIG. 5, an electrostatic protection circuit called HK3 and HK4, HK5 in FIG. 6, and a
近年、半導体装置の製造プロセスの微細化が進み、MOSトランジスタのゲート酸化膜が薄く形成されている。従って、異なる電源系統で動作する回路間で信号の授受を行う信号線の電位上昇を抑えるため、従来技術の構成では上記のような保護回路に大きい駆動力が期待される。そのため、各保護回路のサイズが大きくなり、回路面積の増大につながっている。 In recent years, the manufacturing process of a semiconductor device has been miniaturized, and the gate oxide film of a MOS transistor has been formed thin. Therefore, in order to suppress an increase in the potential of a signal line that transmits and receives signals between circuits operating on different power supply systems, a large driving force is expected for the protection circuit as described above in the configuration of the conventional technique. Therefore, the size of each protection circuit is increased, leading to an increase in circuit area.
また、図5のHK3,HK4および図7の保護回路21については、MOSトランジスタの寄生バイポーラ動作を用いた保護回路が使用されることが多く、動作のためには保護回路のMOSトランジスタのドレイン−ソース間に、ある程度の電位差が必要となる。この際、信号線の電位の上昇が保護回路の動作には十分ではなく、保護回路動作前にゲート酸化膜の静電破壊が発生したり、通常動作時よりも大きな電圧が長い時間印加されたりすることによって、MOSトランジスタに負荷を与える虞がある。
Further, as for HK3, HK4 in FIG. 5 and the
本発明の目的は、前記従来技術の問題点を解消し、回路面積を小型化することができ、しかも、MOSトランジスタのゲート酸化膜を静電気サージから保護することができる静電気保護回路を提供することにある。 An object of the present invention is to provide an electrostatic protection circuit capable of solving the problems of the prior art, reducing the circuit area, and protecting the gate oxide film of a MOS transistor from electrostatic surges. It is in.
上記目的を達成するために、本発明は、通常動作時に同一の電圧で駆動される、電源分離された複数の電源系統を持ち、異なる電源系統で動作する第1および第2の回路間で信号の授受が行われる半導体装置で用いられる静電気保護回路であって、
前記信号の授受が行われる信号線上に挿入された保護回路を備え、
前記保護回路は、直列に接続された、しきい値が負である2つのネイティブMOSトランジスタであり、前記2つのネイティブMOSトランジスタのゲートは、それぞれ前記第1および第2の回路の高電位電源に接続されており、ゲート酸化膜が、前記第1および第2の回路を構成するMOSトランジスタのゲート酸化膜よりも厚く形成されていることを特徴とする静電気保護回路を提供するものである。
In order to achieve the above object, the present invention provides a signal between a first circuit and a second circuit which have a plurality of power supply systems which are driven with the same voltage during normal operation and which are operated with different power supply systems. A static electricity protection circuit used in a semiconductor device for receiving and
A protection circuit inserted on a signal line through which the signal is transmitted and received,
The protection circuit is two native MOS transistors connected in series and having a negative threshold value, and the gates of the two native MOS transistors are respectively connected to the high-potential power supply of the first and second circuits. The present invention provides an electrostatic protection circuit characterized in that the gate oxide film is connected and formed thicker than the gate oxide film of the MOS transistor constituting the first and second circuits.
本発明によれば、保護回路は、直列に接続された2つのネイティブNMOSという簡単な構成なので、回路を小型化することができる。また、保護回路を構成するMOSデバイスは、ゲート酸化膜が厚く形成されているので、静電気サージによって破壊されづらい。しかも、2つのネイティブNMOSを異なる電源系統の高電位電源に接続していることで、異なる基準−印加の組み合わせの静電気サージ流入に対応することができ、通常動作の妨げにもならない。 According to the present invention, since the protection circuit has a simple configuration of two native NMOSs connected in series, the circuit can be reduced in size. In addition, since the gate oxide film is formed thick in the MOS device constituting the protection circuit, it is difficult to be destroyed by the electrostatic surge. In addition, by connecting the two native NMOSs to the high-potential power supply of different power supply systems, it is possible to cope with electrostatic surge inflows of different reference-application combinations, and does not hinder normal operation.
以下に、添付の図面に示す好適実施形態に基づいて、本発明の静電気保護回路を詳細に説明する。 Hereinafter, the electrostatic protection circuit of the present invention will be described in detail based on preferred embodiments shown in the accompanying drawings.
図1は、本発明の静電気保護回路の構成を表すブロック概念図である。同図は、電源分離された2つの電源系統を持ち、各々の電源系統で動作する回路間で信号の授受が行われる半導体装置10に本発明の静電気保護回路を適用したものである。
FIG. 1 is a block conceptual diagram showing the configuration of the electrostatic protection circuit of the present invention. In the figure, the electrostatic protection circuit of the present invention is applied to a
図1中、左側には、第1の電源系統(高電位電源vdd1および低電位電源vss1)で動作する内部回路(出力回路)12が示され、同右側には、第2の電源系統(高電位電源vdd2および低電位電源vss2)で動作する内部回路(入力回路)14が示されている。第1および第2の電源系統は互いに電源分離されているが、通常動作時には同一電圧で駆動される。 In FIG. 1, the left side shows an internal circuit (output circuit) 12 that operates in a first power supply system (high potential power supply vdd1 and low potential power supply vss1), and the right side shows a second power supply system (high potential power supply). An internal circuit (input circuit) 14 operating with a potential power supply vdd2 and a low potential power supply vss2) is shown. The first and second power supply systems are separated from each other, but are driven with the same voltage during normal operation.
静電気保護回路は、第1の電源系統の高電位電源vdd1と低電位電源vss1との間に接続された保護回路16と、第2の電源系統の高電位電源vdd2と低電位電源vss2との間に接続された保護回路18と、低電位電源vss1と低電位電源vss2との間に接続された保護回路20と、第1の内部回路12と第2の内部回路14との間で信号の授受が行われる信号線24上に挿入された保護回路22とによって構成されている。
The electrostatic protection circuit includes a
ここで、半導体装置10は、ゲート酸化膜の厚さが異なる、2種類以上のMOSデバイス(例えば、MOSトランジスタ)を用いるプロセスで製造されるものである。例えば、内部回路12,14を構成するMOSデバイスは、静電気サージ流入時にゲート酸化膜破壊が引き起こされやすい薄膜で形成されているが、保護回路22を構成するMOSデバイスは、厚膜のゲート酸化膜で形成されている。
Here, the
保護回路22は、通常動作時には、内部回路(出力回路)12の駆動力を落とすことはない。すなわち、保護回路22は、通常動作時には、内部回路12と内部回路14との間の信号の授受に何ら影響を与えない。一方、保護回路22は、静電気サージ流入時には、内部回路12と内部回路14のインタフェイス部を構成するMOSデバイスのゲート酸化膜が破壊されることを防止する。
The
保護回路16,18,20は、図7に示す従来の静電気保護回路で用いられているものと同じものである。保護回路16は、静電気サージ流入によってvdd1とvss1の電位差が大きくなりすぎるのを防止する。同様に、保護回路18は、vdd2とvss2の電位差が大きくなりすぎるのを防止する。保護回路20は、vss1とvss2の電位差が大きく成りすぎるのを防止する。
The
一方、保護回路22は、静電気サージ流入時に、内部回路12と内部回路14とを接続する信号線を遮断し、内部回路12,14を構成するMOSトランジスタのゲート酸化膜に静電気サージによる高電位が印加されるのを防止する。
On the other hand, the
保護回路22は信号線を遮断するという簡単な構成なので、回路を小型化することができる。また、保護回路22を構成するMOSデバイスは、ゲート酸化膜が厚く形成されているので、静電気サージによって破壊されづらい。しかも、2つのネイティブNMOSを異なる電源系統の高電位電源に接続していることで、異なる基準−印加の組み合わせの静電気サージ流入に対応することができ、通常動作の妨げにもならない。
Since the
次に、本発明の静電気保護回路10の具体例を挙げて説明する。
Next, a specific example of the
図2は、図1に示す静電気保護回路の構成を表す一例の概略図である。同図には、内部回路12,14のインタフェイス部としてCMOS型のインバータが示されている。インバータは、高電位電源vddと低電位電源vssとの間に直列に接続されたPMOS(P型MOSトランジスタ)26と、NMOS(N型MOSトランジスタ)28と、によって構成されている。
FIG. 2 is a schematic diagram illustrating an example of the configuration of the electrostatic protection circuit illustrated in FIG. In the figure, a CMOS type inverter is shown as an interface part of the
保護回路22は、内部回路12のインバータの出力と、内部回路14のインバータの入力と、の間を接続する信号線上に直列に接続された2つのネイティブNMOS30,32によって構成されている。図2中、左側のネイティブNMOS30のゲートは、第1の電源系統の高電位電源vdd1に接続され、同右側のネイティブNMOS32のゲートは第2の電源系統の高電位電源vdd2に接続されている。
The
ネイティブNMOS30,32は、内部回路12,14を構成するPMOS26やNMOS28と比べてゲート酸化膜が厚く、静電気に対する耐圧が高いものである。図2では、膜厚の違いを表現する目的で、ネイティブNMOS30,32のゲートは二重線で示されている。また、ネイティブNMOS30,32は、しきい値が負であり、高電位電源vddおよび低電位電源vssが通常の電位であれば、常にオン状態となる。
The native NMOSs 30 and 32 have a thicker gate oxide film and a higher withstand voltage against static electricity than the
従って、図2に示す静電気保護回路10では、通常動作時は、保護回路22の2つのネイティブNMOS30,32が常にオン状態であり、前述の通り、内部回路(出力回路)12の駆動力を落とすことはない。
Therefore, in the
次に、静電気サージの流入があった場合について考える。図2の構成で最もインタフェイス部のインバータに電圧負荷がかかる可能性がある場合は、例えば、以下の2つの場合が考えられる。
(1)vdd2を基準(接地)ノードとし、vdd1に静電気サージが流入する場合
(2)vdd1を基準(接地)ノードとし、vdd2に静電気サージが流入する場合
Next, consider the case where an electrostatic surge flows. When there is a possibility that voltage load is most likely applied to the inverter in the interface section in the configuration of FIG. 2, for example, the following two cases can be considered.
(1) When vdd2 is a reference (ground) node and an electrostatic surge flows into vdd1 (2) When vdd1 is a reference (ground) node and an electrostatic surge flows into vdd2
まず、(1)の場合について、図2に示す静電気保護回路10の動作を説明する。
First, the operation of the
以下の説明において、内部回路12のインバータの出力が接続されている信号線24をノード1、ネイティブNMOS30,32の間の信号線をノード2、内部回路14のインバータの入力が接続されている信号線24をノード3とする。
In the following description, the
図3に示すように、内部回路12のインバータの入力電位がvss1<vdd1であるとすると、PMOS26(P1)はオン状態、NMOS28(N1)はオフ状態であり、ノード1はvdd1と同じVesdの電位となっている。また、第1の内部回路12側のネイティブNMOS30(NaN1)のゲートにはVesdという最も高い電位が与えられており、常にオン状態にあるから、ノード2もVesdの電位となっている。
As shown in FIG. 3, when the input potential of the inverter of the
一方、内部回路14側のネイティブNMOS32(NaN2)のゲートは接地されている(0V)。前述の通り、ノード2の電位はVesdという十分に高い電位になっているから、ネイティブNMOS32のオン/オフは、ノード3の電位により決定される。
On the other hand, the gate of the native NMOS 32 (NaN2) on the
しかし、ここで、静電気サージの流入前は全てのノード1〜3の電位が0Vであったとすると、ノード3の電位がネイティブNMOS32のしきい値の絶対値分だけ上昇した時点でネイティブNMOS32はオン状態からオフ状態に変わる。そのため、ノード3の電位は、ネイティブNMOS32のしきい値の絶対値分までは上昇するが、静電気サージによる電位Vesdにまでは上昇しない。
However, if the potentials of all the
以上のことから、ネイティブNMOS30,32が挿入されていない場合には、Vesdの電位が内部回路14のPMOS26(P2)のゲート酸化膜に印加されていたものが、ネイティブNMOS30,32を挿入したことにより、電圧負荷が減少されたことになる。
From the above, when the
ここで、内部回路14のPMOS26のゲート酸化膜に印加される電圧は減少されたが、同様の電位VesdがネイティブNMOS32のゲート酸化膜に印加されている。しかし、ネイティブNMOS32のゲート酸化膜は、内部回路14を構成するPMOS26のゲート酸化膜よりも厚い。そのため、ネイティブNMOS32のゲート酸化膜は静電気サージによる電位Vesdに対して十分な耐性を持っている。
Here, although the voltage applied to the gate oxide film of the
続いて、(2)の場合について、図2に示す静電気保護回路10の動作を説明する。
Next, the operation of the
図4に示すように、内部回路12の入力電位をvdd1(0V)とし、ノード3には、最も負荷が大きくなるvdd2と同電位のVesdが与えられているとする。内部回路14側のネイティブNMOS32(NaN2)のゲートには電位Vesdが与えられているため、ネイティブNMOS32は常にオン状態となり、ノード2も電位Vesdまで上昇する。
As shown in FIG. 4, it is assumed that the input potential of the
一方、内部回路12側のネイティブNMOS30のゲートは接地されている(0V)。ノード2の電位は、Vesdという十分に大きな電位であるため、ネイティブNMOS30のオン/オフはノード1の電位により決定される。
On the other hand, the gate of the
ここで、(1)の場合と同様に、静電気サージの流入前は全てのノード1〜3の電位が0Vであったとすると、ノード1の電位がネイティブNMOS30のしきい値の絶対値分だけ大きくなった時点でネイティブNMOS30はオン状態からオフ状態に変わる。そのため、ノード1の電位は、ネイティブNMOS30のしきい値の絶対値分までは上昇するが、静電気サージによる電位Vesdにまでは上昇しない。
Here, as in the case of (1), if the potentials of all the
以上のことから、ネイティブNMOS30,32が挿入されていない場合には、Vesdの電位が内部回路12のPMOS26(P1)のゲート酸化膜に印加されていたものが、ネイティブNMOS30,32を挿入したことにより、電圧負荷が減少されたことになる。
From the above, when the native NMOSs 30 and 32 are not inserted, the native NMOSs 30 and 32 are inserted when the potential of Vesd is applied to the gate oxide film of the PMOS 26 (P1) of the
(2)の場合も、ネイティブNMOS30,32のゲート酸化膜は、内部回路12のPMOS26のゲート酸化膜よりも厚い。そのため、ネイティブNMOS30のゲート酸化膜は静電気サージによる電位Vesdに対して十分な耐性を持っている。
Also in the case of (2), the gate oxide film of the
上記(1)および(2)の場合のように、内部回路12,14を構成するMOSトランジスタのゲート酸化膜破壊が生じる可能性が最も高い場合であっても、信号線24上にネイティブNMOS30,32を挿入することによって、そのリスクを回避できる。
As in the cases (1) and (2) above, even when the gate oxide film destruction of the MOS transistors constituting the
なお、保護回路16,18,20は、基本的に、静電気サージ流入時に、電位の高い方から電位の低い方に向かって静電気サージによる電流を逃がす。これらの保護回路の構成や作用は公知であるから、その詳細な説明は省略する。
The
内部回路12が出力回路で、内部回路14が入力回路の例を挙げて説明したが、内部回路14が出力回路で、内部回路12が入力回路の場合も同様である。また、内部回路12,14のインタフェイス部としてインバータを例示したが、これも限定されず、どのような回路であっても同様である。さらに、2つの電源系統の間での信号の授受を例示したが、3つ以上の電源系統がある場合も同様である。
The example in which the
本発明は、基本的に以上のようなものである。
以上、本発明の静電気保護回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
The present invention is basically as described above.
Although the electrostatic protection circuit of the present invention has been described in detail above, the present invention is not limited to the above-described embodiment, and various modifications and changes may be made without departing from the spirit of the present invention. is there.
10 半導体装置
12、14 内部回路
16、18、20、22 保護回路
24 信号線
26 PMOS(P型MOSトランジスタ)
28 NMOS(N型MOSトランジスタ)
30,32 ネイティブNMOS
DESCRIPTION OF
28 NMOS (N-type MOS transistor)
30,32 Native NMOS
Claims (1)
前記信号の授受が行われる信号線上に挿入された保護回路を備え、
前記保護回路は、直列に接続された、しきい値が負である2つのネイティブMOSトランジスタであり、前記2つのネイティブMOSトランジスタのゲートは、それぞれ前記第1および第2の回路の高電位電源に接続されており、ゲート酸化膜が、前記第1および第2の回路を構成するMOSトランジスタのゲート酸化膜よりも厚く形成されていることを特徴とする静電気保護回路。 Static electricity protection used in a semiconductor device that has a plurality of power supply systems that are separated from each other and are driven by the same voltage during normal operation, and that exchanges signals between first and second circuits that operate in different power supply systems A circuit,
A protection circuit inserted on a signal line through which the signal is transmitted and received,
The protection circuit is two native MOS transistors connected in series and having a negative threshold value, and the gates of the two native MOS transistors are respectively connected to the high-potential power supplies of the first and second circuits. An electrostatic protection circuit, wherein the gate oxide film is connected and formed thicker than a gate oxide film of a MOS transistor constituting the first and second circuits.
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