JP2009258786A

JP2009258786A - Moving image encoding device

Info

Publication number: JP2009258786A
Application number: JP2008103689A
Authority: JP
Inventors: Akimasa Osawa; 淳真大澤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2008-04-11
Filing date: 2008-04-11
Publication date: 2009-11-05

Abstract

<P>PROBLEM TO BE SOLVED: To obtain a moving image encoding device which can reduce a circuit scale and decrease power consumption by sharing a conversion circuit. <P>SOLUTION: The moving image encoding device comprises a plurality of arithmetic units in each of which a DCT/IDCT section 3 performs a predetermined arithmetic operation, and is constituted so that signals given to a plurality of arithmetic units are switched under control of a switch control section 2 and performs one-dimensional operation of: integer approximation discrete cosine transform of 8×8; integer approximation discrete cosine transform of 4×4; integer approximation divergence cosine inverse transformation of 8×8 or integer approximation divergence cosine inverse transformation of 4×4. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

この発明は、８×８の整数近似離散コサイン変換、４×４の整数近似離散コサイン変換、８×８の整数近似離散コサイン逆変換又は４×４の整数近似離散コサイン逆変換の１次元演算を行う動画像符号化装置に関するものである。 The present invention performs one-dimensional operation of 8 × 8 integer approximate discrete cosine transform, 4 × 4 integer approximate discrete cosine transform, 8 × 8 integer approximate discrete cosine inverse transform, or 4 × 4 integer approximate discrete cosine inverse transform. The present invention relates to a moving image encoding apparatus.

動画圧縮規格であるＨ．２６４方式で動画像の符号化を行う際には、４×４の整数近似離散コサイン変換又は８×８の整数近似離散コサイン変換を実施する必要がある。
一方、局部復号画像を生成する際には、４×４の整数近似離散コサイン逆変換又は８×８の整数近似離散コサイン逆変換を実施する必要がある。
例えば、以下の特許文献１には、回路規模の削減を図るために、４×４アダマール変換回路と、４×４整数近似離散コサイン変換回路と、８×８整数近似コサイン変換回路とを共有化している技術が開示されている。
ただし、以下の特許文献１には、整数近似離散コサイン逆変換回路を共有化する技術については開示されていない。 H. is a video compression standard. When encoding a moving image using the H.264 system, it is necessary to perform 4 × 4 integer approximate discrete cosine transform or 8 × 8 integer approximate discrete cosine transform.
On the other hand, when generating a locally decoded image, it is necessary to perform 4 × 4 integer approximate discrete cosine inverse transform or 8 × 8 integer approximate discrete cosine inverse transform.
For example, Patent Document 1 below shares a 4 × 4 Hadamard transform circuit, a 4 × 4 integer approximate discrete cosine transform circuit, and an 8 × 8 integer approximate cosine transform circuit in order to reduce the circuit scale. The technology is disclosed.
However, Patent Document 1 below does not disclose a technique for sharing an integer approximate discrete cosine inverse transform circuit.

特開２００６−３３２８３６号公報（段落番号［００１４］、図１，２）JP 2006-332836 A (paragraph number [0014], FIGS. 1 and 2)

従来の動画像符号化装置は以上のように構成されているので、Ｈ．２６４方式で動画像の符号化を行う際には、４×４の整数近似離散コサイン変換又は８×８の整数近似離散コサイン変換を実施する必要があり、局部復号画像を生成する際には、４×４の整数近似離散コサイン逆変換又は８×８の整数近似離散コサイン逆変換を実施する必要がある。しかし、これらの変換を実現するには、４種類の変換回路を実装する必要があり、回路規模の増大と消費電力の増大を招くなどの課題があった。 Since the conventional video encoding apparatus is configured as described above, When encoding a moving image in the H.264 format, it is necessary to perform 4 × 4 integer approximate discrete cosine transform or 8 × 8 integer approximate discrete cosine transform, and when generating a locally decoded image, It is necessary to perform 4 × 4 integer approximate discrete cosine inverse transform or 8 × 8 integer approximate discrete cosine inverse transform. However, in order to realize these conversions, it is necessary to mount four types of conversion circuits, and there are problems such as an increase in circuit scale and an increase in power consumption.

この発明は上記のような課題を解決するためになされたもので、変換回路の共有化を図り、回路規模の削減と消費電力の低減を図ることができる動画像符号化装置を得ることを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a moving picture encoding apparatus capable of sharing a conversion circuit and reducing the circuit scale and power consumption. And

この発明に係る動画像符号化装置は、１次元演算手段が所定の演算を実施する複数の演算ユニットから構成されており、複数の演算ユニットに与えられる信号が切替制御手段の制御の下で切り替えられて、８×８の整数近似離散コサイン変換、４×４の整数近似離散コサイン変換、８×８の整数近似離散コサイン逆変換又は４×４の整数近似離散コサイン逆変換の１次元演算を行うようにしたものである。 The moving picture coding apparatus according to the present invention includes a plurality of arithmetic units in which a one-dimensional arithmetic unit performs a predetermined arithmetic operation, and signals given to the plural arithmetic units are switched under the control of the switching control unit. Then, one-dimensional operation of 8 × 8 integer approximate discrete cosine transform, 4 × 4 integer approximate discrete cosine transform, 8 × 8 integer approximate discrete cosine inverse transform, or 4 × 4 integer approximate discrete cosine inverse transform is performed. It is what I did.

この発明によれば、１次元演算手段が所定の演算を実施する複数の演算ユニットから構成されており、複数の演算ユニットに与えられる信号が切替制御手段の制御の下で切り替えられて、８×８の整数近似離散コサイン変換、４×４の整数近似離散コサイン変換、８×８の整数近似離散コサイン逆変換又は４×４の整数近似離散コサイン逆変換の１次元演算を行うように構成したので、変換回路の共有化が図られ、回路規模の削減と消費電力の低減を図ることができる効果がある。 According to this invention, the one-dimensional calculation means is composed of a plurality of calculation units that perform a predetermined calculation, and signals given to the plurality of calculation units are switched under the control of the switching control means, and 8 × Since it is configured to perform one-dimensional operation of 8 integer approximate discrete cosine transform, 4 × 4 integer approximate discrete cosine transform, 8 × 8 integer approximate discrete cosine transform, or 4 × 4 integer approximate discrete cosine transform. Thus, the conversion circuit can be shared, and the circuit scale and power consumption can be reduced.

実施の形態１．
図１はこの発明の実施の形態１による動画像符号化装置を示す構成図であり、図において、信号選択部１はＤＣＴ／ＩＤＣＴ部３における１次元演算処理の対象信号として、動画像の画素信号又は演算結果格納部４に格納されている信号（ＤＣＴ／ＩＤＣＴ部３の１次元演算結果が転置されている信号）を選択する処理を実施する。なお、信号選択部１は信号選択手段を構成している。
切替制御部２は８×８の整数近似離散コサイン変換、４×４の整数近似離散コサイン変換、８×８の整数近似離散コサイン逆変換又は４×４の整数近似離散コサイン逆変換の切り替えを制御する処理を実施する。なお、切替制御部２は切替制御手段を構成している。 Embodiment 1 FIG.
FIG. 1 is a block diagram showing a moving picture coding apparatus according to Embodiment 1 of the present invention. In the figure, a signal selection unit 1 is a pixel of a moving picture as a target signal for one-dimensional calculation processing in a DCT / IDCT unit 3. A process of selecting a signal or a signal stored in the calculation result storage unit 4 (a signal in which the one-dimensional calculation result of the DCT / IDCT unit 3 is transposed) is performed. The signal selection unit 1 constitutes a signal selection unit.
The switching control unit 2 controls switching between 8 × 8 integer approximate discrete cosine transform, 4 × 4 integer approximate discrete cosine transform, 8 × 8 integer approximate discrete cosine inverse transform, or 4 × 4 integer approximate discrete cosine inverse transform. Perform the process. The switching control unit 2 constitutes a switching control unit.

ＤＣＴ／ＩＤＣＴ部３は所定の演算を実施する複数の演算ユニットから構成されており、複数の演算ユニットに与えられる信号が切替制御部２の制御の下で切り替えられて、８×８の整数近似離散コサイン変換、４×４の整数近似離散コサイン変換、８×８の整数近似離散コサイン逆変換又は４×４の整数近似離散コサイン逆変換の１次元演算を行う。なお、ＤＣＴ／ＩＤＣＴ部３は１次元演算手段を構成している。
演算結果格納部４はＤＣＴ／ＩＤＣＴ部３の１次元演算結果を転置して格納するメモリである。なお、演算結果格納部４は演算結果格納手段を構成している。 The DCT / IDCT unit 3 is composed of a plurality of arithmetic units that perform predetermined arithmetic operations, and signals given to the plurality of arithmetic units are switched under the control of the switching control unit 2 to obtain an 8 × 8 integer approximation. One-dimensional calculation of discrete cosine transform, 4 × 4 integer approximate discrete cosine transform, 8 × 8 integer approximate discrete cosine inverse transform, or 4 × 4 integer approximate discrete cosine inverse transform is performed. The DCT / IDCT unit 3 constitutes a one-dimensional calculation means.
The calculation result storage unit 4 is a memory for transposing and storing the one-dimensional calculation result of the DCT / IDCT unit 3. The calculation result storage unit 4 constitutes calculation result storage means.

図２は図１のＤＣＴ／ＩＤＣＴ部３の内部を示す構成図である。
ＤＣＴ／ＩＤＣＴ部３は、セレクタ１１ａ〜１１ｈ，１２ａ〜１２ｈ，１３ａ〜１３ｄ，１４ａ〜１４ｈ，１５ａ〜１５ｄ，１６ａ〜１６ｂ及び演算ユニット２１，２２−１，２２−２，２３，２４，２５，２６から構成されている。
図３は図２のセレクタ１１ａ〜１１ｈ，１２ａ〜１２ｈ，１３ａ〜１３ｄ，１４ａ〜１４ｈ，１５ａ〜１５ｄ，１６ａ〜１６ｂの詳細を示す回路図であり、図において、セレクタ１１ａ〜１１ｈ，１２ａ〜１２ｈ，１３ａ〜１３ｄ，１４ａ〜１４ｈ，１５ａ〜１５ｄ，１６ａ〜１６ｂは入力ピンｉｎ０，ｉｎ１，ｉｎ２，Ｉｎ３を備えており、切替制御部２が８×８の整数近似離散コサイン変換の実施を指示している場合には、入力ピンｉｎ０から入力される信号を選択して出力ピンｏｕｔに出力し、切替制御部２が４×４の整数近似離散コサイン変換の実施を指示している場合には、入力ピンｉｎ１から入力される信号を選択して出力ピンｏｕｔに出力する。また、切替制御部２が８×８の整数近似離散コサイン逆変換の実施を指示している場合には、入力ピンｉｎ２から入力される信号を選択して出力ピンｏｕｔに出力し、切替制御部２が４×４の整数近似離散コサイン逆変換の実施を指示している場合には、入力ピンｉｎ３から入力される信号を選択して出力ピンｏｕｔに出力する。 FIG. 2 is a block diagram showing the inside of the DCT / IDCT unit 3 of FIG.
The DCT / IDCT unit 3 includes selectors 11a to 11h, 12a to 12h, 13a to 13d, 14a to 14h, 15a to 15d, 16a to 16b, and arithmetic units 21, 22-1, 22-2, 23, 24, 25, 26.
FIG. 3 is a circuit diagram showing details of the selectors 11a to 11h, 12a to 12h, 13a to 13d, 14a to 14h, 15a to 15d, and 16a to 16b in FIG. 2. In the figure, the selectors 11a to 11h and 12a to 12h are shown. , 13a to 13d, 14a to 14h, 15a to 15d, and 16a to 16b are provided with input pins in0, in1, in2, and In3, and the switching control unit 2 instructs execution of 8 × 8 integer approximate discrete cosine transform. If the signal is input from the input pin in0 and is output to the output pin out, and the switching control unit 2 instructs the implementation of the 4 × 4 integer approximate discrete cosine transform, A signal input from the input pin in1 is selected and output to the output pin out. Further, when the switching control unit 2 instructs execution of 8 × 8 integer approximate discrete cosine inverse transformation, the signal input from the input pin in2 is selected and output to the output pin out, and the switching control unit When 2 indicates execution of 4 × 4 integer approximate discrete cosine inverse transform, a signal input from the input pin in3 is selected and output to the output pin out.

図４は図２の演算ユニット２１の詳細を示す回路図であり、図において、入力ピンｕ１−ｉ１はセレクタ１１ａの出力ピンｏｕｔと接続され、入力ピンｕ１−ｉ２はセレクタ１１ｂの出力ピンｏｕｔと接続され、入力ピンｕ１−ｉ３はセレクタ１１ｃの出力ピンｏｕｔと接続され、入力ピンｕ１−ｉ４はセレクタ１１ｄの出力ピンｏｕｔと接続されている。
また、入力ピンｕ１−ｉ５はセレクタ１１ｅの出力ピンｏｕｔと接続され、入力ピンｕ１−ｉ６はセレクタ１１ｆの出力ピンｏｕｔと接続され、入力ピンｕ１−ｉ７はセレクタ１１ｇの出力ピンｏｕｔと接続され、入力ピンｕ１−ｉ８はセレクタ１１ｈの出力ピンｏｕｔと接続されている。 FIG. 4 is a circuit diagram showing details of the arithmetic unit 21 of FIG. 2, in which the input pins u1-i1 are connected to the output pin out of the selector 11a, and the input pins u1-i2 are connected to the output pin out of the selector 11b. The input pins u1-i3 are connected to the output pin out of the selector 11c, and the input pins u1-i4 are connected to the output pin out of the selector 11d.
The input pins u1-i5 are connected to the output pin out of the selector 11e, the input pins u1-i6 are connected to the output pin out of the selector 11f, the input pins u1-i7 are connected to the output pin out of the selector 11g, The input pins u1-i8 are connected to the output pin out of the selector 11h.

加算器２１ａは入力ピンｕ１−ｉ１から入力される信号と入力ピンｕ１−ｉ８から入力される信号を加算し、その加算結果を出力ピンｕ１−ｏ１に出力する。
加算器２１ｂは入力ピンｕ１−ｉ２から入力される信号と入力ピンｕ１−ｉ７から入力される信号を加算し、その加算結果を出力ピンｕ１−ｏ２に出力する。
加算器２１ｃは入力ピンｕ１−ｉ３から入力される信号と入力ピンｕ１−ｉ６から入力される信号を加算し、その加算結果を出力ピンｕ１−ｏ３に出力する。
加算器２１ｄは入力ピンｕ１−ｉ４から入力される信号と入力ピンｕ１−ｉ５から入力される信号を加算し、その加算結果を出力ピンｕ１−ｏ４に出力する。 The adder 21a adds the signal input from the input pin u1-i1 and the signal input from the input pin u1-i8, and outputs the addition result to the output pin u1-o1.
The adder 21b adds the signal input from the input pin u1-i2 and the signal input from the input pin u1-i7, and outputs the addition result to the output pin u1-o2.
The adder 21c adds the signal input from the input pin u1-i3 and the signal input from the input pin u1-i6, and outputs the addition result to the output pin u1-o3.
The adder 21d adds the signal input from the input pins u1-i4 and the signal input from the input pins u1-i5, and outputs the addition result to the output pins u1-o4.

減算器２１ｅは入力ピンｕ１−ｉ４より入力される信号から、入力ピンｕ１−ｉ５より入力される信号を減算し、その減算結果を出力ピンｕ１−ｏ５に出力する。
減算器２１ｆは入力ピンｕ１−ｉ３より入力される信号から、入力ピンｕ１−ｉ６より入力される信号を減算し、その減算結果を出力ピンｕ１−ｏ６に出力する。
減算器２１ｇは入力ピンｕ１−ｉ２より入力される信号から、入力ピンｕ１−ｉ７より入力される信号を減算し、その減算結果を出力ピンｕ１−ｏ７に出力する。
減算器２１ｈは入力ピンｕ１−ｉ１より入力される信号から、入力ピンｕ１−ｉ８より入力される信号を減算し、その減算結果を出力ピンｕ１−ｏ８に出力する。 The subtractor 21e subtracts the signal input from the input pin u1-i5 from the signal input from the input pin u1-i4, and outputs the subtraction result to the output pin u1-o5.
The subtractor 21f subtracts the signal input from the input pins u1-i6 from the signal input from the input pins u1-i3, and outputs the subtraction result to the output pins u1-o6.
The subtractor 21g subtracts the signal input from the input pin u1-i7 from the signal input from the input pin u1-i2, and outputs the subtraction result to the output pin u1-o7.
The subtractor 21h subtracts the signal input from the input pin u1-i8 from the signal input from the input pin u1-i1, and outputs the subtraction result to the output pin u1-o8.

図５は図２の演算ユニット２２−１の詳細を示す回路図であり、図において、入力ピンｕ２１−ｉ１はセレクタ１２ａの出力ピンｏｕｔと接続され、入力ピンｕ２１−ｉ２はセレクタ１２ｂの出力ピンｏｕｔと接続され、入力ピンｕ２１−ｉ３はセレクタ１２ｃの出力ピンｏｕｔと接続され、入力ピンｕ２１−ｉ４はセレクタ１２ｄの出力ピンｏｕｔと接続されている。
加算器２２−１ａは入力ピンｕ２１−ｉ１から入力される信号と入力ピンｕ２１−ｉ４から入力される信号を加算し、その加算結果を出力ピンｕ２１−ｏ１に出力する。
加算器２２−１ｂは入力ピンｕ２１−ｉ２から入力される信号と入力ピンｕ２１−ｉ３から入力される信号を加算し、その加算結果を出力ピンｕ２１−ｏ２に出力する。
減算器２２−１ｃは入力ピンｕ２１−ｉ２より入力される信号から、入力ピンｕ２１−ｉ３より入力される信号を減算し、その減算結果を出力ピンｕ２１−ｏ３に出力する。
減算器２２−１ｄは入力ピンｕ２１−ｉ１より入力される信号から、入力ピンｕ２１−ｉ４より入力される信号を減算し、その減算結果を出力ピンｕ２１−ｏ４に出力する。 FIG. 5 is a circuit diagram showing details of the arithmetic unit 22-1 of FIG. 2, in which the input pin u21-i1 is connected to the output pin out of the selector 12a, and the input pin u21-i2 is the output pin of the selector 12b. The input pin u21-i3 is connected to the output pin out of the selector 12c, and the input pin u21-i4 is connected to the output pin out of the selector 12d.
The adder 22-1a adds the signal input from the input pin u21-i1 and the signal input from the input pin u21-i4, and outputs the addition result to the output pin u21-o1.
The adder 22-1b adds the signal input from the input pin u21-i2 and the signal input from the input pin u21-i3, and outputs the addition result to the output pin u21-o2.
The subtracter 22-1c subtracts the signal input from the input pin u21-i3 from the signal input from the input pin u21-i2, and outputs the subtraction result to the output pin u21-o3.
The subtracter 22-1d subtracts the signal input from the input pin u21-i4 from the signal input from the input pin u21-i1, and outputs the subtraction result to the output pin u21-o4.

図６は図２の演算ユニット２２−２の詳細を示す回路図であり、図において、入力ピンｕ２２−ｉ１はセレクタ１２ｅの出力ピンｏｕｔと接続され、入力ピンｕ２２−ｉ２はセレクタ１２ｆの出力ピンｏｕｔと接続され、入力ピンｕ２２−ｉ３はセレクタ１２ｇの出力ピンｏｕｔと接続され、入力ピンｕ２２−ｉ４はセレクタ１２ｈの出力ピンｏｕｔと接続されている。
加算器２２−２ａは入力ピンｕ２２−ｉ１から入力される信号と入力ピンｕ２２−ｉ４から入力される信号を加算し、その加算結果を出力ピンｕ２２−ｏ１に出力する。
加算器２２−２ｂは入力ピンｕ２２−ｉ２から入力される信号と入力ピンｕ２２−ｉ３から入力される信号を加算し、その加算結果を出力ピンｕ２２−ｏ２に出力する。
減算器２２−２ｃは入力ピンｕ２２−ｉ２より入力される信号から、入力ピンｕ２２−ｉ３より入力される信号を減算し、その減算結果を出力ピンｕ２２−ｏ３に出力する。
減算器２２−２ｄは入力ピンｕ２２−ｉ１より入力される信号から、入力ピンｕ２２−ｉ４より入力される信号を減算し、その減算結果を出力ピンｕ２２−ｏ４に出力する。 FIG. 6 is a circuit diagram showing details of the arithmetic unit 22-2 of FIG. 2, in which the input pin u22-i1 is connected to the output pin out of the selector 12e, and the input pin u22-i2 is the output pin of the selector 12f. The input pin u22-i3 is connected to the output pin out of the selector 12g, and the input pin u22-i4 is connected to the output pin out of the selector 12h.
The adder 22-2a adds the signal input from the input pin u22-i1 and the signal input from the input pin u22-i4, and outputs the addition result to the output pin u22-o1.
The adder 22-2b adds the signal input from the input pin u22-i2 and the signal input from the input pin u22-i3, and outputs the addition result to the output pin u22-o2.
The subtractor 22-2c subtracts the signal input from the input pin u22-i3 from the signal input from the input pin u22-i2, and outputs the subtraction result to the output pin u22-o3.
The subtractor 22-2d subtracts the signal input from the input pin u22-i4 from the signal input from the input pin u22-i1, and outputs the subtraction result to the output pin u22-o4.

図７は図２の演算ユニット２３の詳細を示す回路図であり、図において、入力ピンｕ３−ｉ１はセレクタ１３ａの出力ピンｏｕｔと接続され、入力ピンｕ３−ｉ２はセレクタ１３ｂの出力ピンｏｕｔと接続され、入力ピンｕ３−ｉ３はセレクタ１３ｃの出力ピンｏｕｔと接続され、入力ピンｕ３−ｉ４はセレクタ１３ｄの出力ピンｏｕｔと接続されている。
１ビットシフト器２３ａは入力ピンｕ３−ｉ１から入力される信号を１ビット右にシフトする。
１ビットシフト器２３ｂは入力ピンｕ３−ｉ２から入力される信号を１ビット右にシフトする。
１ビットシフト器２３ｃは入力ピンｕ３−ｉ３から入力される信号を１ビット右にシフトする。
１ビットシフト器２３ｄは入力ピンｕ３−ｉ４から入力される信号を１ビット右にシフトする。 FIG. 7 is a circuit diagram showing details of the arithmetic unit 23 of FIG. 2, in which the input pin u3-i1 is connected to the output pin out of the selector 13a, and the input pin u3-i2 is connected to the output pin out of the selector 13b. The input pin u3-i3 is connected to the output pin out of the selector 13c, and the input pin u3-i4 is connected to the output pin out of the selector 13d.
The 1-bit shifter 23a shifts the signal input from the input pin u3-i1 to the right by 1 bit.
The 1-bit shifter 23b shifts the signal input from the input pin u3-i2 to the right by 1 bit.
The 1-bit shifter 23c shifts the signal input from the input pin u3-i3 to the right by 1 bit.
The 1-bit shifter 23d shifts the signal input from the input pins u3-i4 to the right by 1 bit.

セレクタ２３ｅ〜２３ｌは図３のセレクタと同様のセレクタであり、切替制御部２の制御の下、４つの入力ピンから入力されるいずれかの信号を選択して、その信号を出力ピンに出力する。
加算器２３ｍはセレクタ２３ｅにより選択された信号とセレクタ２３ｆにより選択された信号を加算し、その加算結果を出力ピンｕ３−ｏ１に出力する。
加算器２３ｎはセレクタ２３ｇにより選択された信号とセレクタ２３ｈにより選択された信号を加算し、その加算結果を出力ピンｕ３−ｏ２に出力する。
加算器２３ｏはセレクタ２３ｉにより選択された信号とセレクタ２３ｊにより選択された信号を加算し、その加算結果を出力ピンｕ３−ｏ３に出力する。
加算器２３ｐはセレクタ２３ｋにより選択された信号とセレクタ２３ｌにより選択された信号を加算し、その加算結果を出力ピンｕ３−ｏ４に出力する。 The selectors 23e to 23l are selectors similar to the selectors in FIG. 3, and select one of the signals input from the four input pins under the control of the switching control unit 2 and output the signal to the output pin. .
The adder 23m adds the signal selected by the selector 23e and the signal selected by the selector 23f, and outputs the addition result to the output pin u3-o1.
The adder 23n adds the signal selected by the selector 23g and the signal selected by the selector 23h, and outputs the addition result to the output pin u3-o2.
The adder 23o adds the signal selected by the selector 23i and the signal selected by the selector 23j, and outputs the addition result to the output pin u3-o3.
The adder 23p adds the signal selected by the selector 23k and the signal selected by the selector 23l, and outputs the addition result to the output pin u3-o4.

図８は図２の演算ユニット２４の詳細を示す回路図であり、図において、入力ピンｕ４−ｉ１はセレクタ１４ａの出力ピンｏｕｔと接続され、入力ピンｕ４−ｉ２はセレクタ１４ｂの出力ピンｏｕｔと接続され、入力ピンｕ４−ｉ３はセレクタ１４ｃの出力ピンｏｕｔと接続され、入力ピンｕ４−ｉ４はセレクタ１４ｄの出力ピンｏｕｔと接続されている。
また、入力ピンｕ４−ｉ５はセレクタ１４ｅの出力ピンｏｕｔと接続され、入力ピンｕ４−ｉ６はセレクタ１４ｆの出力ピンｏｕｔと接続され、入力ピンｕ４−ｉ７はセレクタ１４ｇの出力ピンｏｕｔと接続され、入力ピンｕ４−ｉ８はセレクタ１４ｈの出力ピンｏｕｔと接続されている。 FIG. 8 is a circuit diagram showing details of the arithmetic unit 24 of FIG. 2, in which the input pin u4-i1 is connected to the output pin out of the selector 14a, and the input pin u4-i2 is connected to the output pin out of the selector 14b. The input pin u4-i3 is connected to the output pin out of the selector 14c, and the input pin u4-i4 is connected to the output pin out of the selector 14d.
The input pin u4-i5 is connected to the output pin out of the selector 14e, the input pin u4-i6 is connected to the output pin out of the selector 14f, the input pin u4-i7 is connected to the output pin out of the selector 14g, The input pins u4-i8 are connected to the output pin out of the selector 14h.

加算器２４ａは入力ピンｕ４−ｉ１から入力される信号と入力ピンｕ４−ｉ２から入力される信号を加算し、その加算結果を出力ピンｕ４−ｏ１に出力する。
加算器２４ｂは入力ピンｕ４−ｉ３から入力される信号と入力ピンｕ４−ｉ４から入力される信号を加算し、その加算結果を出力ピンｕ４−ｏ２に出力する。
減算器２４ｃは入力ピンｕ４−ｉ５より入力される信号から、入力ピンｕ４−６より入力される信号を減算し、その減算結果を出力ピンｕ２１−ｏ３に出力する。
減算器２４ｄは入力ピンｕ４−ｉ７より入力される信号から、入力ピンｕ４−８より入力される信号を減算し、その減算結果を出力ピンｕ２１−ｏ４に出力する。 The adder 24a adds the signal input from the input pin u4-i1 and the signal input from the input pin u4-i2, and outputs the addition result to the output pin u4-o1.
The adder 24b adds the signal input from the input pin u4-i3 and the signal input from the input pin u4-i4, and outputs the addition result to the output pin u4-o2.
The subtractor 24c subtracts the signal input from the input pin u4-6 from the signal input from the input pin u4-i5 and outputs the subtraction result to the output pin u21-o3.
The subtractor 24d subtracts the signal input from the input pin u4-8 from the signal input from the input pin u4-i7, and outputs the subtraction result to the output pin u21-o4.

図９は図２の演算ユニット２５の詳細を示す回路図であり、図において、入力ピンｕ５−ｉ１はセレクタ１５ａの出力ピンｏｕｔと接続され、入力ピンｕ５−ｉ２はセレクタ１５ｂの出力ピンｏｕｔと接続され、入力ピンｕ５−ｉ３はセレクタ１５ｃの出力ピンｏｕｔと接続され、入力ピンｕ５−ｉ４はセレクタ１５ｄの出力ピンｏｕｔと接続されている。
１ビットシフト器２５ａは入力ピンｕ５−ｉ３から入力される信号を１ビット右にシフトする。
１ビットシフト器２５ｂは入力ピンｕ５−ｉ４から入力される信号を１ビット右にシフトする。 FIG. 9 is a circuit diagram showing details of the arithmetic unit 25 of FIG. 2, in which the input pin u5-i1 is connected to the output pin out of the selector 15a, and the input pin u5-i2 is connected to the output pin out of the selector 15b. The input pin u5-i3 is connected to the output pin out of the selector 15c, and the input pin u5-i4 is connected to the output pin out of the selector 15d.
The 1-bit shifter 25a shifts the signal input from the input pin u5-i3 to the right by 1 bit.
The 1-bit shifter 25b shifts the signal input from the input pin u5-i4 to the right by 1 bit.

加算器２５ｃは入力ピンｕ５−ｉ１から入力される信号と入力ピンｕ５−ｉ２から入力される信号を加算し、その加算結果を出力ピンｕ５−ｏ１に出力する。
減算器２５ｄは入力ピンｕ５−ｉ１より入力される信号から、入力ピンｕ５−２より入力される信号を減算し、その減算結果を出力ピンｕ５−ｏ３に出力する。
加算器２５ｅは１ビットシフト器２５ａにより１ビット右にシフトされた信号と入力ピンｕ５−ｉ４から入力される信号を加算し、その加算結果を出力ピンｕ５−ｏ３に出力する。
減算器２５ｆは１ビットシフト器２５ｂにより１ビット右にシフトされた信号から、入力ピンｕ５−３より入力される信号を減算し、その減算結果を出力ピンｕ５−ｏ４に出力する。 The adder 25c adds the signal input from the input pin u5-i1 and the signal input from the input pin u5-i2, and outputs the addition result to the output pin u5-o1.
The subtractor 25d subtracts the signal input from the input pin u5-2 from the signal input from the input pin u5-i1, and outputs the subtraction result to the output pin u5-o3.
The adder 25e adds the signal shifted 1 bit to the right by the 1-bit shifter 25a and the signal input from the input pin u5-i4, and outputs the addition result to the output pin u5-o3.
The subtractor 25f subtracts the signal input from the input pin u5-3 from the signal shifted to the right by 1 bit by the 1-bit shifter 25b, and outputs the subtraction result to the output pin u5-o4.

図１０は図２の演算ユニット２６の詳細を示す回路図であり、図において、入力ピンｕ６−ｉ１は演算ユニット２４の出力ピンｕ４−ｏ２と接続され、入力ピンｕ６−ｉ２はセレクタ１６ａの出力ピンｏｕｔと接続され、入力ピンｕ６−ｉ３は演算ユニット２４の出力ピンｕ４−ｏ３と接続され、入力ピンｕ６−ｉ４はセレクタ１６ｂの出力ピンｏｕｔと接続されている。 FIG. 10 is a circuit diagram showing details of the arithmetic unit 26 of FIG. 2, in which the input pin u6-i1 is connected to the output pin u4-o2 of the arithmetic unit 24, and the input pin u6-i2 is the output of the selector 16a. The input pin u6-i3 is connected to the output pin u4-o3 of the arithmetic unit 24, and the input pin u6-i4 is connected to the output pin out of the selector 16b.

２ビットシフト器２６ａは入力ピンｕ６−ｉ１から入力される信号を２ビット右にシフトする。
２ビットシフト器２６ｂは入力ピンｕ６−ｉ３から入力される信号を２ビット右にシフトする。
２ビットシフト器２６ｃは入力ピンｕ６−ｉ２から入力される信号を２ビット右にシフトする。
２ビットシフト器２６ｄは入力ピンｕ６−ｉ４から入力される信号を２ビット右にシフトする。 The 2-bit shifter 26a shifts the signal input from the input pin u6-i1 to the right by 2 bits.
The 2-bit shifter 26b shifts the signal input from the input pins u6-i3 to the right by 2 bits.
The 2-bit shifter 26c shifts the signal input from the input pins u6-i2 to the right by 2 bits.
The 2-bit shifter 26d shifts the signal input from the input pins u6-i4 to the right by 2 bits.

加算器２６ｅは２ビットシフト器２６ａにより２ビット右にシフトされた信号と入力ピンｕ６−ｉ４から入力される信号を加算し、その加算結果を出力ピンｕ６−ｏ１に出力する。
減算器２６ｆは入力ピンｕ６−ｉ２より入力される信号から、２ビットシフト器２６ｂにより２ビット右にシフトされた信号を減算し、その減算結果を出力ピンｕ６−ｏ２に出力する。
加算器２６ｇは２ビットシフト器２６ｃにより２ビット右にシフトされた信号と入力ピンｕ６−ｉ３から入力される信号を加算し、その加算結果を出力ピンｕ６−ｏ３に出力する。
減算器２６ｈは２ビットシフト器２６ｄにより２ビット右にシフトされた信号から、入力ピンｕ６−ｉ１より入力される信号を減算し、その減算結果を出力ピンｕ６−ｏ４に出力する。 The adder 26e adds the signal shifted to the right by 2 bits by the 2-bit shifter 26a and the signal input from the input pin u6-i4, and outputs the addition result to the output pin u6-o1.
The subtractor 26f subtracts the signal shifted to the right by 2 bits by the 2-bit shifter 26b from the signal input from the input pin u6-i2, and outputs the subtraction result to the output pin u6-o2.
The adder 26g adds the signal shifted to the right by 2 bits by the 2-bit shifter 26c and the signal input from the input pin u6-i3, and outputs the addition result to the output pin u6-o3.
The subtractor 26h subtracts the signal input from the input pin u6-i1 from the signal shifted to the right by 2 bits by the 2-bit shifter 26d, and outputs the subtraction result to the output pin u6-o4.

次に動作について説明する。
切替制御部２は、８×８の整数近似離散コサイン変換、４×４の整数近似離散コサイン変換、８×８の整数近似離散コサイン逆変換又は４×４の整数近似離散コサイン逆変換の切り替えを制御する。
例えば、８×８の整数近似離散コサイン変換を実施させる場合には、ＤＣＴ／ＩＤＣＴ部３のセレクタ１１ａ〜１１ｈ，１２ａ〜１２ｈ，１３ａ〜１３ｄ，１４ａ〜１４ｈ，１５ａ〜１５ｄ，１６ａ〜１６ｂ，２３ｅ〜２３ｌに対して、入力ピンｉｎ０から入力される信号を選択すべき指示を出力する。 Next, the operation will be described.
The switching control unit 2 switches between 8 × 8 integer approximate discrete cosine transform, 4 × 4 integer approximate discrete cosine transform, 8 × 8 integer approximate discrete cosine inverse transform, or 4 × 4 integer approximate discrete cosine inverse transform. Control.
For example, when 8 × 8 integer approximate discrete cosine transform is performed, selectors 11a to 11h, 12a to 12h, 13a to 13d, 14a to 14h, 15a to 15d, 16a to 16b, and 23e of the DCT / IDCT unit 3 are used. An instruction to select a signal input from the input pin in0 is output to ˜23l.

したがって、この場合、ＤＣＴ／ＩＤＣＴ部３の入力信号は、ｘ０，ｘ１，ｘ２，ｘ３，ｘ４，ｘ５，ｘ６，ｘ７となり、ＤＣＴ／ＩＤＣＴ部３による８×８の整数近似離散コサイン変換の結果である出力信号は、Ｙ０，Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，Ｙ６，Ｙ７となる。
なお、ＤＣＴ／ＩＤＣＴ部３の入力信号ｘ０，ｘ１，ｘ２，ｘ３，ｘ４，ｘ５，ｘ６，ｘ７は、信号選択部１により選択される動画像の画素信号である。 Therefore, in this case, the input signal of the DCT / IDCT unit 3 is x0, x1, x2, x3, x4, x5, x6, and x7, and is the result of the 8 × 8 integer approximate discrete cosine transform by the DCT / IDCT unit 3. A certain output signal is Y0, Y1, Y2, Y3, Y4, Y5, Y6, Y7.
Note that input signals x0, x1, x2, x3, x4, x5, x6, and x7 of the DCT / IDCT unit 3 are pixel signals of a moving image selected by the signal selection unit 1.

以下、ＤＣＴ／ＩＤＣＴ部３の処理内容を具体的に説明する。
ＤＣＴ／ＩＤＣＴ部３のセレクタ１１ａ〜１１ｈは、信号選択部１から入力信号ｘ０，ｘ１，ｘ２，ｘ３，ｘ４，ｘ５，ｘ６，ｘ７が与えられると、その入力信号ｘ０，ｘ１，ｘ２，ｘ３，ｘ４，ｘ５，ｘ６，ｘ７を選択して演算ユニット２１の入力ピンｕ１−ｉ１〜ｕ１−ｉ８に出力する。
セレクタ１２ａ〜１２ｄは、演算ユニット２１の出力ピンｕ１−ｏ１〜ｕ１−ｏ４から出力される信号を選択して演算ユニット２２−１の入力ピンｕ２１−ｉ１〜ｕ２１−ｉ４に出力する。
また、セレクタ１２ｅ〜１２ｈは、演算ユニット２１の出力ピンｕ１−ｏ８〜ｕ１−ｏ５から出力される信号を選択して演算ユニット２２−２の入力ピンｕ２２−ｉ１〜ｕ２２−ｉ４に出力する。 The processing contents of the DCT / IDCT unit 3 will be specifically described below.
When the input signals x0, x1, x2, x3, x4, x5, x6, and x7 are given from the signal selection unit 1, the selectors 11a to 11h of the DCT / IDCT unit 3 receive the input signals x0, x1, x2, x3. x4, x5, x6, and x7 are selected and output to the input pins u1-i1 to u1-i8 of the arithmetic unit 21.
The selectors 12a to 12d select signals output from the output pins u1-o1 to u1-o4 of the arithmetic unit 21 and output them to the input pins u21-i1 to u21-i4 of the arithmetic unit 22-1.
The selectors 12e to 12h select signals output from the output pins u1-o8 to u1-o5 of the arithmetic unit 21 and output them to the input pins u22-i1 to u22-i4 of the arithmetic unit 22-2.

セレクタ１３ａ〜１３ｄは、演算ユニット２１の出力ピンｕ１−ｏ８，ｕ１−ｏ５，ｕ１−ｏ６，ｕ１−ｏ７から出力される信号を選択して演算ユニット２３の入力ピンｕ３−ｉ１〜ｕ３−ｉ４に出力する。
セレクタ１４ａ，１４ｃ，１４ｅ，１４ｇは、演算ユニット２２−２の出力ピンｕ２２−ｏ２，ｕ２２−ｏ３，ｕ２２−ｏ４，ｕ２２−ｏ１から出力される信号を選択して演算ユニット２４の入力ピンｕ４−ｉ１，ｕ４−ｉ３，ｕ４−ｉ５，ｕ４−ｉ７に出力する。
また、セレクタ１４ｂ，１４ｄ，１４ｆ，１４ｈは、演算ユニット２３の出力ピンｕ３−ｏ１，ｕ３−ｏ２，ｕ３−ｏ３，ｕ４−ｏ４から出力される信号を選択して演算ユニット２４の入力ピンｕ４−ｉ２，ｕ４−ｉ４，ｕ４−ｉ６，ｕ４−ｉ８に出力する。 The selectors 13 a to 13 d select signals output from the output pins u 1 -o 8, u 1 -o 5, u 1 -o 6, u 1 -o 7 of the arithmetic unit 21 and input to the input pins u 3 -i 1 to u 3 -i 4 of the arithmetic unit 23. Output.
The selectors 14a, 14c, 14e, and 14g select signals output from the output pins u22-o2, u22-o3, u22-o4, u22-o1 of the arithmetic unit 22-2, and input pins u4- of the arithmetic unit 24. Output to i1, u4-i3, u4-i5, u4-i7.
The selectors 14b, 14d, 14f, and 14h select signals output from the output pins u3-o1, u3-o2, u3-o3, u4-o4 of the arithmetic unit 23 and input pins u4- of the arithmetic unit 24. Output to i2, u4-i4, u4-i6, u4-i8.

セレクタ１５ａ〜１５ｄは、演算ユニット２２−１の出力ピンｕ２１−ｏ１〜ｕ２１−ｏ４から出力される信号を選択して演算ユニット２５の入力ピンｕ５−ｉ１〜ｕ５−ｉ４に出力する。
セレクタ１６ａ〜１６ｂは、演算ユニット２４の出力ピンｕ４−ｏ４，ｕ４−ｏ１から出力される信号を選択して演算ユニット２６の入力ピンｕ６−ｉ２，ｕ６−ｉ４に出力する。 The selectors 15a to 15d select signals output from the output pins u21-o1 to u21-o4 of the arithmetic unit 22-1 and output them to the input pins u5-i1 to u5-i4 of the arithmetic unit 25.
The selectors 16a to 16b select signals output from the output pins u4-o4 and u4-o1 of the arithmetic unit 24 and output them to the input pins u6-i2 and u6-i4 of the arithmetic unit 26.

下記の表１は、演算ユニット２１，２２−１，２２−２，２３，２４，２５，２６に入力される信号を示す一覧表である。

Table 1 below is a list showing signals input to the arithmetic units 21, 22-1, 22-22, 23, 24, 25, and 26.

上記の信号が演算ユニット２１，２２−１，２２−２，２３，２４，２５，２６に入力されることにより、下記に示すような演算が実施され、８×８の整数近似離散コサイン変換が行われる。
ａ０＝ｘ０＋ｘ７
ａ１＝ｘ１＋ｘ６
ａ２＝ｘ２＋ｘ５
ａ３＝ｘ３＋ｘ４
ａ４＝ｘ０−ｘ７
ａ５＝ｘ１−ｘ６
ａ６＝ｘ２−ｘ５
ａ７＝ｘ３−ｘ４
ｂ０＝ａ０＋ａ３
ｂ１＝ａ１＋ａ２
ｂ２＝ａ０−ａ３
ｂ３＝ａ１−ａ２
ｂ４＝ａ５＋ａ６＋（ａ４／２＋ａ４）
ｂ５＝ａ４−ａ７−（ａ６／２＋ａ６）
ｂ６＝ａ４＋ａ７−（ａ５／２＋ａ５）
ｂ７＝ａ５−ａ６＋（ａ７／２＋ａ７）
Ｙ０＝ｂ０＋ｂ１
Ｙ２＝ｂ２＋ｂ３／２
Ｙ４＝ｂ０−ｂ１
Ｙ６＝ｂ２／２−ｂ３
Ｙ１＝ｂ４＋ｂ７／４
Ｙ３＝ｂ５＋ｂ６／４
Ｙ５＝ｂ６−ｂ５／４
Ｙ７＝−ｂ７＋ｂ４／４ When the above signals are input to the arithmetic units 21, 22-1, 22-22, 23, 24, 25, 26, the following operations are performed, and an 8 × 8 integer approximate discrete cosine transform is performed. Done.
a0 = x0 + x7
a1 = x1 + x6
a2 = x2 + x5
a3 = x3 + x4
a4 = x0-x7
a5 = x1-x6
a6 = x2-x5
a7 = x3-x4
b0 = a0 + a3
b1 = a1 + a2
b2 = a0-a3
b3 = a1-a2
b4 = a5 + a6 + (a4 / 2 + a4)
b5 = a4-a7- (a6 / 2 + a6)
b6 = a4 + a7− (a5 / 2 + a5)
b7 = a5-a6 + (a7 / 2 + a7)
Y0 = b0 + b1
Y2 = b2 + b3 / 2
Y4 = b0−b1
Y6 = b2 / 2-b3
Y1 = b4 + b7 / 4
Y3 = b5 + b6 / 4
Y5 = b6-b5 / 4
Y7 = −b7 + b4 / 4

ＤＣＴ／ＩＤＣＴ部３による８×８の整数近似離散コサイン変換の１次元演算結果である出力信号Ｙ０，Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，Ｙ６，Ｙ７は、外部に出力されるほか、転置されて演算結果格納部４に格納される。 The output signals Y0, Y1, Y2, Y3, Y4, Y5, Y6, and Y7, which are one-dimensional calculation results of 8 × 8 integer approximate discrete cosine transform by the DCT / IDCT unit 3, are output to the outside and transposed. And stored in the calculation result storage unit 4.

次に、切替制御部２が４×４の整数近似離散コサイン変換を実施させる場合には、ＤＣＴ／ＩＤＣＴ部３のセレクタ１１ａ〜１１ｈ，１２ａ〜１２ｈ，１３ａ〜１３ｄ，１４ａ〜１４ｈ，１５ａ〜１５ｄ，１６ａ〜１６ｂ，２３ｅ〜２３ｌに対して、入力ピンｉｎ１から入力される信号を選択すべき指示を出力する。
ただし、４×４の整数近似離散コサイン変換の場合、２行又は２列同時の処理を行うようにする。 Next, when the switching control unit 2 performs 4 × 4 integer approximate discrete cosine transform, the selectors 11a to 11h, 12a to 12h, 13a to 13d, 14a to 14h, and 15a to 15d of the DCT / IDCT unit 3 are used. , 16a to 16b and 23e to 23l, an instruction to select a signal input from the input pin in1 is output.
However, in the case of a 4 × 4 integer approximate discrete cosine transform, two rows or two columns are processed simultaneously.

したがって、この場合、ＤＣＴ／ＩＤＣＴ部３の入力信号は、ｘ０（ａ），ｘ１（ａ），ｘ２（ａ），ｘ３（ａ）とｘ０（ｂ），ｘ１（ｂ），ｘ２（ｂ），ｘ３（ｂ）の２セットになり、ＤＣＴ／ＩＤＣＴ部３による４×４の整数近似離散コサイン変換の結果である出力信号は、ｂ０（ａ），ｂ１（ａ），ｂ２（ａ），ｂ３（ａ）とｂ０（ｂ），ｂ１（ｂ），ｂ２（ｂ），ｂ３（ｂ）の２セットになる。
なお、ＤＣＴ／ＩＤＣＴ部３の入力信号ｘ０（ａ），ｘ１（ａ），ｘ２（ａ），ｘ３（ａ），ｘ０（ｂ），ｘ１（ｂ），ｘ２（ｂ），ｘ３（ｂ）は、信号選択部１により選択される動画像の画素信号である。 Therefore, in this case, the input signals of the DCT / IDCT unit 3 are x0 (a), x1 (a), x2 (a), x3 (a) and x0 (b), x1 (b), x2 (b), x3 (b) are two sets, and the output signals resulting from the 4 × 4 integer approximate discrete cosine transform by the DCT / IDCT unit 3 are b0 (a), b1 (a), b2 (a), b3 ( a) and b0 (b), b1 (b), b2 (b), b3 (b).
The input signals x0 (a), x1 (a), x2 (a), x3 (a), x0 (b), x1 (b), x2 (b), x3 (b) of the DCT / IDCT unit 3 are , A pixel signal of a moving image selected by the signal selection unit 1.

以下、ＤＣＴ／ＩＤＣＴ部３の処理内容を具体的に説明する。
ＤＣＴ／ＩＤＣＴ部３のセレクタ１１ａ〜１１ｈは、信号選択部１から入力信号ｘ０（ａ），ｘ０（ｂ），ｘ１（ｂ），ｘ１（ａ），ｘ２（ａ），ｘ２（ｂ），ｘ３（ｂ），ｘ３（ａ）が与えられると、その入力信号ｘ０（ａ），ｘ０（ｂ），ｘ１（ｂ），ｘ１（ａ），ｘ２（ａ），ｘ２（ｂ），ｘ３（ｂ），ｘ３（ａ）を選択して演算ユニット２１の入力ピンｕ１−ｉ１〜ｕ１−ｉ８に出力する。
セレクタ１２ａ〜１２ｄは、演算ユニット２１の出力ピンｕ１−ｏ１〜ｕ１−ｏ４から出力される信号を選択して演算ユニット２２−１の入力ピンｕ２１−ｉ１〜ｕ２１−ｉ４に出力する。
また、セレクタ１２ｅ〜１２ｈは、演算ユニット２１の出力ピンｕ１−ｏ８〜ｕ１−ｏ５から出力される信号を選択して演算ユニット２２−２の入力ピンｕ２２−ｉ１〜ｕ２２−ｉ４に出力する。 The processing contents of the DCT / IDCT unit 3 will be specifically described below.
The selectors 11a to 11h of the DCT / IDCT unit 3 receive input signals x0 (a), x0 (b), x1 (b), x1 (a), x2 (a), x2 (b), x3 from the signal selection unit 1. When (b) and x3 (a) are given, the input signals x0 (a), x0 (b), x1 (b), x1 (a), x2 (a), x2 (b), x3 (b) , X3 (a) are selected and output to the input pins u1-i1 to u1-i8 of the arithmetic unit 21.
The selectors 12a to 12d select signals output from the output pins u1-o1 to u1-o4 of the arithmetic unit 21 and output them to the input pins u21-i1 to u21-i4 of the arithmetic unit 22-1.
The selectors 12e to 12h select signals output from the output pins u1-o8 to u1-o5 of the arithmetic unit 21 and output them to the input pins u22-i1 to u22-i4 of the arithmetic unit 22-2.

セレクタ１３ａ〜１３ｄは、０値を選択して演算ユニット２３の入力ピンｕ３−ｉ１〜ｕ３−ｉ４に出力する。
セレクタ１４ａ，１４ｃ，１４ｅ，１４ｇは、演算ユニット２２−２の出力ピンｕ２２−ｏ２，ｕ２２−ｏ１，ｕ２２−ｏ４，ｕ２２−ｏ３から出力される信号を選択して演算ユニット２４の入力ピンｕ４−ｉ１，ｕ４−ｉ３，ｕ４−ｉ５，ｕ４−ｉ７に出力する。
また、セレクタ１４ｂ，１４ｄ，１４ｆ，１４ｈは、演算ユニット２１の出力ピンｕ１−ｏ７，ｕ１−ｏ８，ｕ１−ｏ５，ｕ１−ｏ６から出力される信号を選択して演算ユニット２４の入力ピンｕ４−ｉ２，ｕ４−ｉ４，ｕ４−ｉ６，ｕ４−ｉ８に出力する。 The selectors 13a to 13d select the 0 value and output it to the input pins u3-i1 to u3-i4 of the arithmetic unit 23.
The selectors 14a, 14c, 14e, and 14g select signals output from the output pins u22-o2, u22-o1, u22-o4, u22-o3 of the arithmetic unit 22-2, and input pins u4- of the arithmetic unit 24. Output to i1, u4-i3, u4-i5, u4-i7.
The selectors 14b, 14d, 14f, and 14h select signals output from the output pins u1-o7, u1-o8, u1-o5, u1-o6 of the arithmetic unit 21 and input pins u4- of the arithmetic unit 24. Output to i2, u4-i4, u4-i6, u4-i8.

セレクタ１５ａ〜１５ｄは、０値を選択して演算ユニット２５の入力ピンｕ５−ｉ１〜ｕ５−ｉ４に出力する。
セレクタ１６ａ〜１６ｂは、０値を選択して演算ユニット２６の入力ピンｕ６−ｉ２，ｕ６−ｉ４に出力する。 The selectors 15a to 15d select the 0 value and output it to the input pins u5-i1 to u5-i4 of the arithmetic unit 25.
The selectors 16a to 16b select the 0 value and output it to the input pins u6-i2 and u6-i4 of the arithmetic unit 26.

下記の表２は、演算ユニット２１，２２−１，２２−２，２４に入力される信号を示す一覧表である。

Table 2 below is a list showing signals input to the arithmetic units 21, 22-1, 22-22, and 24.

上記の信号が演算ユニット２１，２２−１，２２−２，２３，２４，２５，２６に入力されることにより、下記に示すような演算が実施され、４×４の整数近似離散コサイン変換が行われる。
ａ０（ａ）＝ｘ０（ａ）＋ｘ３（ａ）
ａ１（ａ）＝ｘ１（ａ）＋ｘ２（ａ）
ａ２（ａ）＝ｘ１（ａ）−ｘ２（ａ）
ａ３（ａ）＝ｘ０（ａ）−ｘ３（ａ）
ｂ０（ａ）＝ａ０（ａ）＋ａ１（ａ）
ｂ１（ａ）＝２×ａ３（ａ）＋ａ２（ａ）
ｂ２（ａ）＝ａ０（ａ）−ａ１（ａ）
ｂ３（ａ）＝ａ３（ａ）−２×ａ２（ａ）

ａ０（ｂ）＝ｘ０（ｂ）＋ｘ３（ｂ）
ａ１（ｂ）＝ｘ１（ｂ）＋ｘ２（ｂ）
ａ２（ｂ）＝ｘ１（ｂ）−ｘ２（ｂ）
ａ３（ｂ）＝ｘ０（ｂ）−ｘ３（ｂ）
ｂ０（ｂ）＝ａ０（ｂ）＋ａ１（ｂ）
ｂ１（ｂ）＝２×ａ３（ｂ）＋ａ２（ｂ）
ｂ２（ｂ）＝ａ０（ｂ）−ａ１（ｂ）
ｂ３（ｂ）＝ａ３（ｂ）−２×ａ２（ｂ） When the above signals are input to the arithmetic units 21, 22-1, 22-22, 23, 24, 25, 26, the following operations are performed, and a 4 × 4 integer approximate discrete cosine transform is performed. Done.
a0 (a) = x0 (a) + x3 (a)
a1 (a) = x1 (a) + x2 (a)
a2 (a) = x1 (a) -x2 (a)
a3 (a) = x0 (a) -x3 (a)
b0 (a) = a0 (a) + a1 (a)
b1 (a) = 2 × a3 (a) + a2 (a)
b2 (a) = a0 (a) -a1 (a)
b3 (a) = a3 (a) -2 × a2 (a)

a0 (b) = x0 (b) + x3 (b)
a1 (b) = x1 (b) + x2 (b)
a2 (b) = x1 (b) -x2 (b)
a3 (b) = x0 (b) −x3 (b)
b0 (b) = a0 (b) + a1 (b)
b1 (b) = 2 × a3 (b) + a2 (b)
b2 (b) = a0 (b) -a1 (b)
b3 (b) = a3 (b) -2 × a2 (b)

ＤＣＴ／ＩＤＣＴ部３による４×４の整数近似離散コサイン変換の１次元演算結果である出力信号ｂ０（ａ），ｂ１（ａ），ｂ２（ａ），ｂ３（ａ），ｂ０（ｂ），ｂ１（ｂ），ｂ２（ｂ），ｂ３（ｂ）は、外部に出力されるほか、転置されて演算結果格納部４に格納される。 Output signals b0 (a), b1 (a), b2 (a), b3 (a), b0 (b), b1 which are one-dimensional calculation results of 4 × 4 integer approximate discrete cosine transform by the DCT / IDCT unit 3 (B), b2 (b), and b3 (b) are output to the outside, transposed, and stored in the calculation result storage unit 4.

次に、切替制御部２が８×８の整数近似離散コサイン逆変換を実施させる場合には、ＤＣＴ／ＩＤＣＴ部３のセレクタ１１ａ〜１１ｈ，１２ａ〜１２ｈ，１３ａ〜１３ｄ，１４ａ〜１４ｈ，１５ａ〜１５ｄ，１６ａ〜１６ｂ，２３ｅ〜２３ｌに対して、入力ピンｉｎ２から入力される信号を選択すべき指示を出力する。 Next, when the switching control unit 2 performs an 8 × 8 integer approximate discrete cosine inverse transform, the selectors 11a to 11h, 12a to 12h, 13a to 13d, 14a to 14h, and 15a to the DCT / IDCT unit 3 are performed. An instruction to select a signal input from the input pin in2 is output to 15d, 16a to 16b, and 23e to 23l.

したがって、この場合、ＤＣＴ／ＩＤＣＴ部３の入力信号は、ｄ０，ｄ１，ｄ２，ｄ３，ｄ４，ｄ５，ｄ６，ｄ７となり、ＤＣＴ／ＩＤＣＴ部３による８×８の整数近似離散コサイン逆変換の結果である出力信号は、ｇ０，ｇ１，ｇ２，ｇ３，ｇ４，ｇ５，ｇ６，ｇ７となる。
なお、ＤＣＴ／ＩＤＣＴ部３の入力信号ｄ０，ｄ１，ｄ２，ｄ３，ｄ４，ｄ５，ｄ６，ｄ７は、信号選択部１により選択される演算結果格納部４の信号、即ち、８×８の整数近似離散コサイン変換の１次元演算結果Ｙ０，Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，Ｙ６，Ｙ７が転置された信号である。 Therefore, in this case, the input signal of the DCT / IDCT unit 3 is d0, d1, d2, d3, d4, d5, d6, d7, and the result of the 8 × 8 integer approximate discrete cosine inverse transform by the DCT / IDCT unit 3 Are output signals g0, g1, g2, g3, g4, g5, g6, and g7.
The input signals d0, d1, d2, d3, d4, d5, d6, and d7 of the DCT / IDCT unit 3 are signals of the calculation result storage unit 4 selected by the signal selection unit 1, that is, an 8 × 8 integer. This is a signal obtained by transposing one-dimensional calculation results Y0, Y1, Y2, Y3, Y4, Y5, Y6, Y7 of approximate discrete cosine transform.

以下、ＤＣＴ／ＩＤＣＴ部３の処理内容を具体的に説明する。
ＤＣＴ／ＩＤＣＴ部３のセレクタ１１ａ〜１１ｄは、演算ユニット２２−１の出力ピンｕ２１−ｏ１〜ｕ２１−ｏ４から出力される信号を選択して演算ユニット２２の入力ピンｕ１−ｉ１〜ｕ１−ｉ４に出力する。
セレクタ１１ｅ〜１１ｈは、演算ユニット２６の出力ピンｕ６−ｏ３，ｕ６−ｏ１，ｕ６−ｏ４，ｕ６−ｏ２から出力される信号を選択して演算ユニット２１の入力ピンｕ１−ｉ５〜ｕ１−ｉ８に出力する。 The processing contents of the DCT / IDCT unit 3 will be specifically described below.
The selectors 11a to 11d of the DCT / IDCT unit 3 select signals output from the output pins u21-o1 to u21-o4 of the arithmetic unit 22-1, and input to the input pins u1-i1 to u1-i4 of the arithmetic unit 22, respectively. Output.
The selectors 11e to 11h select signals output from the output pins u6-o3, u6-o1, u6-o4, u6-o2 of the arithmetic unit 26 and input them to the input pins u1-i5 to u1-i8 of the arithmetic unit 21, respectively. Output.

セレクタ１２ａ〜１２ｄは、演算ユニット２５の出力ピンｕ５−ｏ１，ｕ５−ｏ２，ｕ５−ｏ４，ｕ５−ｏ３から出力される信号を選択して演算ユニット２２−１の入力ピンｕ２１−ｉ１〜ｕ２１−ｉ４に出力する。
また、セレクタ１２ｅ〜１２ｈは、入力信号ｄ７，ｄ５，ｄ３，ｄ１を選択して演算ユニット２２−２の入力ピンｕ２２−ｉ１〜ｕ２２−ｉ４に出力する。 The selectors 12a to 12d select signals output from the output pins u5-o1, u5-o2, u5-o4, u5-o3 of the arithmetic unit 25, and input pins u21-i1 to u21- of the arithmetic unit 22-1. Output to i4.
The selectors 12e to 12h select the input signals d7, d5, d3, and d1 and output them to the input pins u22-i1 to u22-i4 of the arithmetic unit 22-2.

セレクタ１３ａ〜１３ｄは、入力信号ｄ１，ｄ５，ｄ７，ｄ３を選択して演算ユニット２３の入力ピンｕ３−ｉ１〜ｕ３−ｉ４に出力する。
セレクタ１４ａ，１４ｃ，１４ｅ，１４ｇは、演算ユニット２２−２の出力ピンｕ２２−ｏ２，ｕ２２−ｏ４，ｕ２２−ｏ３，ｕ２２−ｏ１から出力される信号を選択して演算ユニット２４の入力ピンｕ４−ｉ１，ｕ４−ｉ３，ｕ４−ｉ５，ｕ４−ｉ７に出力する。
また、セレクタ１４ｂ，１４ｄ，１４ｆ，１４ｈは、演算ユニット２３の出力ピンｕ３−ｏ１，ｕ３−ｏ２，ｕ３−ｏ３，ｕ４−ｏ４から出力される信号を選択して演算ユニット２４の入力ピンｕ４−ｉ２，ｕ４−ｉ４，ｕ４−ｉ６，ｕ４−ｉ８に出力する。 The selectors 13a to 13d select the input signals d1, d5, d7, and d3 and output them to the input pins u3-i1 to u3-i4 of the arithmetic unit 23.
The selectors 14a, 14c, 14e, and 14g select signals output from the output pins u22-o2, u22-o4, u22-o3, u22-o1 of the arithmetic unit 22-2 and input pins u4- of the arithmetic unit 24. Output to i1, u4-i3, u4-i5, u4-i7.
The selectors 14b, 14d, 14f, and 14h select signals output from the output pins u3-o1, u3-o2, u3-o3, u4-o4 of the arithmetic unit 23 and input pins u4- of the arithmetic unit 24. Output to i2, u4-i4, u4-i6, u4-i8.

セレクタ１５ａ〜１５ｄは、入力信号ｄ０，ｄ４，ｄ６，ｄ２を選択して演算ユニット２５の入力ピンｕ５−ｉ１〜ｕ５−ｉ４に出力する。
セレクタ１６ａ〜１６ｂは、演算ユニット２４の出力ピンｕ４−ｏ１，ｕ４−ｏ４から出力される信号を選択して演算ユニット２６の入力ピンｕ６−ｉ２，ｕ６−ｉ４に出力する。 The selectors 15a to 15d select the input signals d0, d4, d6, and d2 and output them to the input pins u5-i1 to u5-i4 of the arithmetic unit 25.
The selectors 16a to 16b select signals output from the output pins u4-o1 and u4-o4 of the arithmetic unit 24 and output them to the input pins u6-i2 and u6-i4 of the arithmetic unit 26.

下記の表３は、演算ユニット２１，２２−１，２２−２，２３，２４，２５，２６に入力される信号を示す一覧表である。

Table 3 below is a list showing signals input to the arithmetic units 21, 22-1, 22-22, 23, 24, 25, and 26.

上記の信号が演算ユニット２１，２２−１，２２−２，２３，２４，２５，２６に入力されることにより、下記に示すような演算が実施され、８×８の整数近似離散コサイン逆変換が行われる。
ｅ０＝ｄ０＋ｄ４
ｅ１＝−ｄ３＋ｄ５−（ｄ７＋ｄ７／２）
ｅ２＝ｄ０−ｄ４
ｅ３＝ｄ１＋ｄ７−（ｄ３＋ｄ３／２）
ｅ４＝ｄ２／２−ｄ６
ｅ５＝−ｄ１＋ｄ７＋（ｄ５＋ｄ５／２）
ｅ６＝ｄ２＋ｄ６／２
ｅ７＝ｄ３＋ｄ５＋（ｄ１＋ｄ１／２）
ｆ０＝ｅ０＋ｅ６
ｆ１＝ｅ１＋ｅ７／４
ｆ２＝ｅ２＋ｅ４
ｆ３＝ｅ３＋ｅ５／４
ｆ４＝ｅ２−ｅ４
ｆ５＝ｅ３／４−ｅ５
ｆ６＝ｅ０−ｅ６
ｆ７＝ｅ７−ｅ１／４
ｇ０＝ｆ０＋ｆ７
ｇ１＝ｆ２＋ｆ５
ｇ２＝ｆ３＋ｆ４
ｇ３＝ｆ１＋ｆ６
ｇ４＝ｆ６−ｆ１
ｇ５＝ｆ４−ｆ３
ｇ６＝ｆ２−ｆ５
ｇ７＝ｆ０−ｆ７ When the above signals are input to the arithmetic units 21, 22-1, 22-22, 23, 24, 25, 26, the following operations are performed, and an 8 × 8 integer approximate discrete cosine inverse transform is performed. Is done.
e0 = d0 + d4
e1 = -d3 + d5- (d7 + d7 / 2)
e2 = d0-d4
e3 = d1 + d7− (d3 + d3 / 2)
e4 = d2 / 2-d6
e5 = -d1 + d7 + (d5 + d5 / 2)
e6 = d2 + d6 / 2
e7 = d3 + d5 + (d1 + d1 / 2)
f0 = e0 + e6
f1 = e1 + e7 / 4
f2 = e2 + e4
f3 = e3 + e5 / 4
f4 = e2-e4
f5 = e3 / 4-e5
f6 = e0−e6
f7 = e7−e1 / 4
g0 = f0 + f7
g1 = f2 + f5
g2 = f3 + f4
g3 = f1 + f6
g4 = f6-f1
g5 = f4-f3
g6 = f2-f5
g7 = f0−f7

ＤＣＴ／ＩＤＣＴ部３による８×８の整数近似離散コサイン逆変換の１次元演算結果である出力信号ｇ０，ｇ１，ｇ２，ｇ３，ｇ４，ｇ５，ｇ６，ｇ７は、外部に出力されるほか、転置されて演算結果格納部４に格納される。 Output signals g0, g1, g2, g3, g4, g5, g6, and g7, which are one-dimensional calculation results of 8 × 8 integer approximate discrete cosine inverse transform by the DCT / IDCT unit 3, are output to the outside and transposed. And stored in the calculation result storage unit 4.

次に、切替制御部２が４×４の整数近似離散コサイン逆変換を実施させる場合には、ＤＣＴ／ＩＤＣＴ部３のセレクタ１１ａ〜１１ｈ，１２ａ〜１２ｈ，１３ａ〜１３ｄ，１４ａ〜１４ｈ，１５ａ〜１５ｄ，１６ａ〜１６ｂ，２３ｅ〜２３ｌに対して、入力ピンｉｎ３から入力される信号を選択すべき指示を出力する。
ただし、４×４の整数近似離散コサイン逆変換の場合、２行又は２列同時の処理を行うようにする。 Next, when the switching control unit 2 performs the 4 × 4 integer approximate discrete cosine inverse transform, the selectors 11a to 11h, 12a to 12h, 13a to 13d, 14a to 14h, and 15a to the DCT / IDCT unit 3 are used. An instruction to select a signal input from the input pin in3 is output to 15d, 16a to 16b, and 23e to 23l.
However, in the case of 4 × 4 integer approximate discrete cosine inverse transform, two rows or two columns are processed simultaneously.

したがって、この場合、ＤＣＴ／ＩＤＣＴ部３の入力信号は、ｃ０（ａ），ｃ１（ａ），ｃ２（ａ），ｃ３（ａ）とｃ０（ｂ），ｃ１（ｂ），ｃ２（ｂ），ｃ３（ｂ）の２セットになり、ＤＣＴ／ＩＤＣＴ部３による４×４の整数近似離散コサイン逆変換の結果である出力信号は、ｅ０（ａ），ｅ１（ａ），ｅ２（ａ），ｅ３（ａ）とｅ０（ｂ），ｅ１（ｂ），ｅ２（ｂ），ｅ３（ｂ）の２セットになる。
なお、ＤＣＴ／ＩＤＣＴ部３の入力信号ｃ０（ａ），ｃ１（ａ），ｃ２（ａ），ｃ３（ａ），ｃ０（ｂ），ｃ１（ｂ），ｃ２（ｂ），ｃ３（ｂ）は、信号選択部１により選択される演算結果格納部４の信号、即ち、４×４の整数近似離散コサイン変換の１次元演算結果ｂ０（ａ），ｂ１（ａ），ｂ２（ａ），ｂ３（ａ），ｂ０（ｂ），ｂ１（ｂ），ｂ２（ｂ），ｂ３（ｂ）が転置された信号である。 Therefore, in this case, the input signals of the DCT / IDCT unit 3 are c0 (a), c1 (a), c2 (a), c3 (a) and c0 (b), c1 (b), c2 (b), The output signals which are two sets of c3 (b) and are the result of the inverse 4 × 4 integer cosine inverse transform by the DCT / IDCT unit 3 are e0 (a), e1 (a), e2 (a), e3. There are two sets of (a) and e0 (b), e1 (b), e2 (b), and e3 (b).
The input signals c0 (a), c1 (a), c2 (a), c3 (a), c0 (b), c1 (b), c2 (b), and c3 (b) of the DCT / IDCT unit 3 are , A signal of the calculation result storage unit 4 selected by the signal selection unit 1, that is, a one-dimensional calculation result b0 (a), b1 (a), b2 (a), b3 (4 × 4 integer approximate discrete cosine transform). a), b0 (b), b1 (b), b2 (b), b3 (b) are transposed signals.

以下、ＤＣＴ／ＩＤＣＴ部３の処理内容を具体的に説明する。
ＤＣＴ／ＩＤＣＴ部３のセレクタ１１ａ〜１１ｄは、演算ユニット２２−１の出力ピンｕ２１−ｏ１，ｕ２１−ｏ４，ｕ２１−ｏ２，ｕ２１−ｏ３から出力される信号を選択して演算ユニット２２の入力ピンｕ１−ｉ１〜ｕ１−ｉ４に出力する。
セレクタ１１ｅ〜１１ｈは、演算ユニット２４の出力ピンｕ４−ｏ４，ｕ４−ｏ２，ｕ４−ｏ３，ｕ４−ｏ１から出力される信号を選択して演算ユニット２１の入力ピンｕ１−ｉ５〜ｕ１−ｉ８に出力する。 The processing contents of the DCT / IDCT unit 3 will be specifically described below.
The selectors 11a to 11d of the DCT / IDCT unit 3 select signals output from the output pins u21-o1, u21-o4, u21-o2, u21-o3 of the arithmetic unit 22-1, and input pins of the arithmetic unit 22. Output to u1-i1 to u1-i4.
The selectors 11e to 11h select signals output from the output pins u4-o4, u4-o2, u4-o3, u4-o1 of the arithmetic unit 24, and input to the input pins u1-i5 to u1-i8 of the arithmetic unit 21, respectively. Output.

セレクタ１２ａ〜１２ｄは、入力信号ｃ０（ａ），ｃ０（ｂ），ｃ２（ｂ），ｃ２（ａ）を選択して演算ユニット２２−１の入力ピンｕ２１−ｉ１〜ｕ２１−ｉ４に出力する。
また、セレクタ１２ｅ〜１２ｈは、０値を選択して演算ユニット２２−２の入力ピンｕ２２−ｉ１〜ｕ２２−ｉ４に出力する。 The selectors 12a to 12d select the input signals c0 (a), c0 (b), c2 (b), and c2 (a) and output them to the input pins u21-i1 to u21-i4 of the arithmetic unit 22-1.
The selectors 12e to 12h select the 0 value and output it to the input pins u22-i1 to u22-i4 of the arithmetic unit 22-2.

セレクタ１３ａ〜１３ｄは、入力信号ｃ３（ａ），ｃ３（ｂ），ｃ１（ａ），ｃ１（ｂ）を選択して演算ユニット２３の入力ピンｕ３−ｉ１〜ｕ３−ｉ４に出力する。
セレクタ１４ａ，１４ｃ，１４ｅ，１４ｇは、演算ユニット２３の出力ピンｕ３−ｏ１，ｕ３−ｏ２，ｕ３−ｏ３，ｕ３−ｏ４から出力される信号を選択して演算ユニット２４の入力ピンｕ４−ｉ１，ｕ４−ｉ３，ｕ４−ｉ５，ｕ４−ｉ７に出力する。
また、セレクタ１４ｂ，１４ｄ，１４ｆ，１４ｈは、入力信号ｃ１（ａ），ｃ１（ｂ），ｃ３（ａ），ｃ３（ｂ）を選択して演算ユニット２４の入力ピンｕ４−ｉ２，ｕ４−ｉ４，ｕ４−ｉ６，ｕ４−ｉ８に出力する。 The selectors 13a to 13d select the input signals c3 (a), c3 (b), c1 (a), and c1 (b) and output them to the input pins u3-i1 to u3-i4 of the arithmetic unit 23.
The selectors 14a, 14c, 14e, and 14g select signals output from the output pins u3-o1, u3-o2, u3-o3, u3-o4 of the arithmetic unit 23 and input pins u4-i1, of the arithmetic unit 24. Output to u4-i3, u4-i5, u4-i7.
The selectors 14b, 14d, 14f, and 14h select the input signals c1 (a), c1 (b), c3 (a), and c3 (b) and input pins u4-i2 and u4-i4 of the arithmetic unit 24. , U4-i6, u4-i8.

下記の表４は、演算ユニット２１，２２−１，２３，２４に入力される信号を示す一覧表である。

Table 4 below is a list showing signals input to the arithmetic units 21, 22-1, 23, 24.

上記の信号が演算ユニット２１，２２−１，２２−２，２３，２４，２５，２６に入力されることにより、下記に示すような演算が実施され、４×４の整数近似離散コサイン逆変換が行われる。
ｄ０（ａ）＝ｃ０（ａ）＋ｃ２（ａ）
ｄ１（ａ）＝ｃ０（ａ）−ｃ２（ａ）
ｄ２（ａ）＝ｃ１（ａ）／２−ｃ３（ａ）
ｄ３（ａ）＝ｃ１（ａ）＋ｃ３（ａ）／２
ｅ０（ａ）＝ｄ０（ａ）＋ｄ３（ａ）
ｅ１（ａ）＝ｄ１（ａ）＋ｄ２（ａ）
ｅ２（ａ）＝ｄ１（ａ）−ｄ２（ａ）
ｅ３（ａ）＝ｄ０（ａ）−ｄ３（ａ）

ｄ０（ｂ）＝ｃ０（ｂ）＋ｃ２（ｂ）
ｄ１（ｂ）＝ｃ０（ｂ）−ｃ２（ｂ）
ｄ２（ｂ）＝ｃ１（ｂ）／２−ｃ３（ｂ）
ｄ３（ｂ）＝ｃ１（ｂ）＋ｃ３（ｂ）／２
ｅ０（ｂ）＝ｄ０（ｂ）＋ｄ３（ｂ）
ｅ１（ｂ）＝ｄ１（ｂ）＋ｄ２（ｂ）
ｅ２（ｂ）＝ｄ１（ｂ）−ｄ２（ｂ）
ｅ３（ｂ）＝ｄ０（ｂ）−ｄ３（ｂ） When the above signals are input to the arithmetic units 21, 22-1, 22-22, 23, 24, 25, and 26, the following operations are performed, and 4 × 4 integer approximate discrete cosine inverse transform Is done.
d0 (a) = c0 (a) + c2 (a)
d1 (a) = c0 (a) -c2 (a)
d2 (a) = c1 (a) / 2-c3 (a)
d3 (a) = c1 (a) + c3 (a) / 2
e0 (a) = d0 (a) + d3 (a)
e1 (a) = d1 (a) + d2 (a)
e2 (a) = d1 (a) -d2 (a)
e3 (a) = d0 (a) -d3 (a)

d0 (b) = c0 (b) + c2 (b)
d1 (b) = c0 (b) -c2 (b)
d2 (b) = c1 (b) / 2-c3 (b)
d3 (b) = c1 (b) + c3 (b) / 2
e0 (b) = d0 (b) + d3 (b)
e1 (b) = d1 (b) + d2 (b)
e2 (b) = d1 (b) -d2 (b)
e3 (b) = d0 (b) -d3 (b)

ＤＣＴ／ＩＤＣＴ部３による４×４の整数近似離散コサイン逆変換の１次元演算結果である出力信号ｅ０（ａ），ｅ１（ａ），ｅ２（ａ），ｅ３（ａ），ｅ０（ｂ），ｅ１（ｂ），ｅ２（ｂ），ｅ３（ｂ）は、外部に出力されるほか、転置されて演算結果格納部４に格納される。 Output signals e0 (a), e1 (a), e2 (a), e3 (a), e0 (b), which are one-dimensional calculation results of 4 × 4 integer approximate discrete cosine inverse transform by the DCT / IDCT unit 3, e1 (b), e2 (b), and e3 (b) are output to the outside, transposed, and stored in the operation result storage unit 4.

以上で明らかなように、この実施の形態１によれば、ＤＣＴ／ＩＤＣＴ部３が所定の演算を実施する複数の演算ユニットから構成されており、複数の演算ユニットに与えられる信号が切替制御２の制御の下で切り替えられて、８×８の整数近似離散コサイン変換、４×４の整数近似離散コサイン変換、８×８の整数近似離散コサイン逆変換又は４×４の整数近似離散コサイン逆変換の１次元演算を行うように構成したので、変換回路の共有化が図られ、回路規模の削減と消費電力の低減を図ることができる効果を奏する。 As is apparent from the above, according to the first embodiment, the DCT / IDCT unit 3 is composed of a plurality of arithmetic units that perform predetermined arithmetic operations, and signals supplied to the plural arithmetic units are switched control 2. 8 × 8 integer approximate discrete cosine transform, 4 × 4 integer approximate discrete cosine transform, 8 × 8 integer approximate discrete cosine inverse transform, or 4 × 4 integer approximate discrete cosine inverse transform Therefore, the conversion circuit can be shared, and the circuit scale and power consumption can be reduced.

なお、この実施の形態１では、セレクタ１１ａ〜１１ｈ，１２ａ〜１２ｈ，１３ａ〜１３ｄ，１４ａ〜１４ｈ，１５ａ〜１５ｄ，１６ａ〜１６ｂ，２３ｅ〜２３ｌが４入力であるものについて示したが、演算に必要な最小の入力数とすることも可能である。 In the first embodiment, the selectors 11a to 11h, 12a to 12h, 13a to 13d, 14a to 14h, 15a to 15d, 16a to 16b, and 23e to 23l are shown as having four inputs. It is also possible to use the minimum number of inputs required.

この発明の実施の形態１による動画像符号化装置を示す構成図である。It is a block diagram which shows the moving image encoder by Embodiment 1 of this invention. 図１のＤＣＴ／ＩＤＣＴ部３の内部を示す構成図である。It is a block diagram which shows the inside of the DCT / IDCT part 3 of FIG. 図２のセレクタ１１ａ〜１１ｈ，１２ａ〜１２ｈ，１３ａ〜１３ｄ，１４ａ〜１４ｈ，１５ａ〜１５ｄ，１６ａ〜１６ｂの詳細を示す回路図である。It is a circuit diagram which shows the detail of selector 11a-11h, 12a-12h, 13a-13d, 14a-14h, 15a-15d, 16a-16b of FIG. 図２の演算ユニット２１の詳細を示す回路図である。It is a circuit diagram which shows the detail of the arithmetic unit 21 of FIG. 図２の演算ユニット２２−１の詳細を示す回路図である。It is a circuit diagram which shows the detail of the arithmetic unit 22-1 of FIG. 図２の演算ユニット２２−２の詳細を示す回路図である。It is a circuit diagram which shows the detail of the arithmetic unit 22-2 of FIG. 図２の演算ユニット２３の詳細を示す回路図である。FIG. 3 is a circuit diagram showing details of an arithmetic unit 23 in FIG. 2. 図２の演算ユニット２４の詳細を示す回路図である。FIG. 3 is a circuit diagram showing details of an arithmetic unit 24 in FIG. 2. 図２の演算ユニット２５の詳細を示す回路図である。FIG. 3 is a circuit diagram showing details of an arithmetic unit 25 in FIG. 2. 図２の演算ユニット２６の詳細を示す回路図である。FIG. 3 is a circuit diagram showing details of an arithmetic unit 26 in FIG. 2.

Explanation of symbols

１信号選択部（信号選択手段）、２切替制御部（切替制御手段）、３ＤＣＴ／ＩＤＣＴ部（１次元演算手段）、４演算結果格納部（演算結果格納手段）、１１ａ〜１１ｈ，１２ａ〜１２ｈ，１３ａ〜１３ｄ，１４ａ〜１４ｈ，１５ａ〜１５ｄ，１６ａ〜１６ｂ，２３ｅ〜２３ｌセレクタ、２１，２２−１，２２−２，２３，２４，２５，２６演算ユニット、２１ａ〜２１ｄ，２２−１ａ，２２−１ｂ，２２−２ａ，２２−２ｂ，２３ｍ〜２３ｐ，２４ａ，２４ｂ，２５ｃ，２５ｅ，２６ｅ，２６ｇ加算器、２１ｅ〜２１ｈ，２２−１ｃ，２２−１ｄ，２２−２ｃ，２２−２ｄ，２４ｃ，２４ｄ，２５ｄ，２５ｆ，２６ｆ，２６ｈ減算器、２３ａ〜２３ｄ，２５ａ，２５ｂ１ビットシフト器、２６ａ〜２６ｄ２ビットシフト器。 DESCRIPTION OF SYMBOLS 1 Signal selection part (signal selection means), 2 switching control part (switching control means), 3 DCT / IDCT part (one-dimensional calculation means), 4 calculation result storage part (calculation result storage means), 11a-11h, 12a- 12h, 13a to 13d, 14a to 14h, 15a to 15d, 16a to 16b, 23e to 23l selector, 21, 22-1, 22-22, 23, 24, 25, 26 arithmetic unit, 21a to 21d, 22-1a , 22-1b, 22-2a, 22-2b, 23m-23p, 24a, 24b, 25c, 25e, 26e, 26g Adder, 21e-21h, 22-1c, 22-1d, 22-2c, 22-2d 24c, 24d, 25d, 25f, 26f, 26h Subtractor, 23a-23d, 25a, 25b 1-bit shifter, 26a-26d 2-bit shifter.

Claims

Switching control means for controlling switching between 8 × 8 integer approximate discrete cosine transform, 4 × 4 integer approximate discrete cosine transform, 8 × 8 integer approximate discrete cosine inverse transform, or 4 × 4 integer approximate discrete cosine inverse transform; , Which is composed of a plurality of arithmetic units for performing predetermined arithmetic operations, and signals given to the plurality of arithmetic units are switched under the control of the switching control means, and an 8 × 8 integer approximate discrete cosine transform, One-dimensional computing means for performing one-dimensional computation of 4 × 4 integer approximate discrete cosine transform, 8 × 8 integer approximate discrete cosine inverse transform, or 4 × 4 integer approximate discrete cosine inverse transform, and one of the one-dimensional computation means An operation result storage means for transposing and storing a dimension operation result, and a pixel signal of a moving image or an operation result storage means as a target signal for one-dimensional operation processing in the one-dimensional operation means. A video encoding device comprising: signal selection means for selecting a transposed one-dimensional calculation result.