JP2009253433A

JP2009253433A - 連想メモリ装置

Info

Publication number: JP2009253433A
Application number: JP2008096205A
Authority: JP
Inventors: Sadayuki Inoue; 禎之井上
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2008-04-02
Filing date: 2008-04-02
Publication date: 2009-10-29

Abstract

【課題】ＤＡアドレス（宛先アドレス）及びＳＡアドレス（送信元アドレス）の検索を高速に実施できる連想メモリ装置を提供する。
【解決手段】検索対象のＭＡＣアドレスから算出したハッシュ値に対応するバケットを選択し、選択された連想メモリのバケットから所定数の情報を一括して読み出し、検索対象のＭＡＣアドレスに対応するポート情報等を検索するとともに、検索されたＭＡＣアドレス及びこれに関連付けられたポート情報等を連想メモリに登録するにあたり、検索対象のＭＡＣアドレスに一致する情報が連想メモリに記憶されていないと判定されると、検索が実行された複数のバケット内の同一の空き領域アドレスに対して一括に、ＭＡＣアドレス及びポート情報等を書き込む。
【選択図】図４

Description

この発明は、例えば光通信、無線或いはＰＬＣ（Power Line Communication）等の通信装置においてアドレス検索に使用される連想メモリ装置に関するものである。

無線や高速ＰＬＣ等のネットワークシステムに用いられるネットワーク機器には、入力されたパケットデータの出力ポート（送信先ポート）を決定するための連想メモリ装置を内蔵するものがある。連想メモリ装置では、一般的にＥｔｈｅｒｎｅｔ（登録商標／以下省略して記載）フレームの先頭（ヘッダ）に付加されたＭＡＣ（Media Access Control）アドレス情報から、宛先アドレス（以下、ＤＡアドレスと呼ぶ）と送信元アドレス（以下、ＳＡアドレスと呼ぶ）とを分離し、ＤＡアドレスを基に連想メモリを検索して出力ポートを決定する。

また、連想メモリ装置は、ＳＡアドレスに基づいて連想メモリにおけるＭＡＣアドレスの登録状態を確認する。このとき、検索したＳＡアドレスが連想メモリに登録されていなければ、当該ＳＡアドレスを連想メモリに登録し、既に登録されていれば、アドレス検索を実施した旨を示す制御フラグ（以下、ヒットフラグと呼ぶ）をセットする（例えば、１に書き換える）。

Ｅｔｈｅｒｎｅｔフレームの最小フレーム長は６４バイトであるため、連想メモリ装置に必要なアドレス検索性能は、６４バイトのＥｔｈｅｒｎｅｔフレームが連続して入力されても、パケットのロスが発生することなく、ＤＡアドレスの検索及びＳＡアドレスの検索を実施できなければならない。

例えば、光ファイバーケーブルを用いた光通信ネットワークシステムでは、基地局側の通信で上り（宅内からインターネットへの送信）と下り（インターネットから宅内のユーザ端末への送信）の双方からＥｔｈｅｒｎｅｔパケットが入力される。このため、連想メモリには、６４バイトのＥｔｈｅｒｎｅｔフレームの伝送に必要な時間内にＤＡアドレスの検索とＳＡアドレスの検索とを２回ずつ実施する処理性能が要求される。

一方、ネットワークシステムに使用される連想メモリは、予め連想メモリとして作成されたハードウェアＩＰ（Intellectual property）を使用する場合もあるが、通常のメモリを利用して連想メモリを擬似的に構築する場合もある。通常のメモリを連想メモリとして用いるアドレス検索では、当該メモリから読み出したデータ中のＭＡＣアドレスと検索対象のＭＡＣアドレス情報とを比較して一致するか否かを確認する。

従って、ＭＡＣアドレスが検索方法に応じて適切にソートされていない場合、メモリに登録されている全てのＭＡＣアドレスとの比較、つまり最大登録アドレス数回メモリをアクセスしないと、対象となるＭＡＣアドレスの検索を実施できない。

上述のようなアドレス検索の高速化を図る方法としては、ハッシュ関数を用いて連想メモリを擬似的に構築する手法がある。このアドレス検索方法では、アドレス検索用のメモリをＮ個のバケットと呼ばれる小さなメモリ群に分割して管理する。例えば、１０２４個のアドレスを管理可能な連想メモリを３２個のバケットで構築した場合、１バケットあたり３２個のアドレスを登録することができる。

また、入力されたＭＡＣアドレスを効率的にメモリに登録するために、ハッシュ関数を用いてＭＡＣアドレスデータから算出したハッシュ値（ハッシュキー）に関連付けて、当該ＭＡＣアドレスをメモリに登録する。これにより、ＭＡＣアドレスは、ハッシュ値毎のデータとしてランダマイズ（分散）化されてメモリ上で管理される。このハッシュ値に基づいて、３２個のバケットのうちから、上記ＭＡＣアドレスデータを記憶すべきバケットが決定される。

入力されたＭＡＣアドレスを検索する際、このＭＡＣアドレス情報からハッシュ関数を用いてハッシュ値を算出し、このハッシュ値をキーとして上記バケットを選択して検索を実行する。これにより、最大３２個のＭＡＣアドレス情報をメモリから読み出し、検索対象のＭＡＣアドレスと比較することで、アドレス検索を実施することができる。

例えば、特許文献１には、連想メモリを用いたアドレス検索に関する従来の技術として、ハッシュ関数を用いる連想メモリ装置が開示されている。特許文献１に記載される連想メモリ装置では、アドレス検索の高速化のために複数の独立したメモリをパラレルに配置している。

アドレス検索の際、特許文献１の連想メモリ装置は、検索対象のＭＡＣアドレスから算出したハッシュ値をキーとしてパラレルに配置したメモリから同時にデータを読み出し、読み出したデータ中に登録されているＭＡＣアドレス情報と検索対象のＭＡＣアドレス情報とを比較することにより、メモリから検索対象のＭＡＣアドレスを検索する。このように同時に読み出したデータを並列して比較することによって、アドレス検索の高速化を図っている。

また、特許文献２には、複数のバケットを個別に動作させることで、アドレス検索の高速化を図る技術が記載されている。特許文献２では、アドレスの検索及び学習の動作を高速化するため、データの読み出し及び書き込みを互いに独立に実施できる複数のメモリで各バケット（メモリバンク）を構成する。アクセス対象として選択されていないバケットにおいて、同時に複数のＭＡＣアドレスの検索や学習を行うように制御する。このようにすることで、アドレス検索の高速化を図っている。

特開２００４−２２９１６３号公報特開２００４−２４２３２６号公報

従来の連想メモリ装置は、例えば１０Ｇｂｐｓ程度の高速通信で必要なアドレス検索性能を実現できないという課題があった。
特許文献１，２に代表される従来の連想メモリ装置を、１０Ｇｂｐｓの通信速度でデータを入出力する光ネットワークシステムにおける基幹部のブリッジ回路に使用した場合を例に挙げる。この場合、内部のデータを低速に処理するため６４ビットにパラレル化して処理すると、内部のクロック周波数は１０，０００ＭＨｚ／６４＝１５６．２５（ＭＨｚ）となる。

また、連想メモリ装置は、６４バイトのＥｔｈｅｒｎｅｔパケットが入力されると、８クロック以内に検索処理を実施する必要がある。さらに、光ネットワークシステムにおける基幹部のブリッジ回路は、インターネット網からユーザに送信された下りＥｔｈｅｒｎｅｔパケットに付加されたＤＡアドレス及びＳＡアドレスの検索と、ユーザからインターネット網等へ送信された上りＥｔｈｅｒｎｅｔパケットに付加されたＤＡアドレス及びＳＡアドレスの検索とを、上述の８クロック以内に実施しなければならない。

このため、従来の連想メモリ装置は、それぞれの検索処理を少なくとも２クロック以内で完了する必要がある。特に、ＳＡアドレスの検索では、詳細は後述するが、検索の結果として検索対象のＭＡＣアドレスに一致するアドレスがメモリに登録されていない場合、検索を実施したＭＡＣアドレスが連想メモリ装置に登録される。

アドレスの学習或いはヒットフラグの書き換えの実施には、少なくとも通常のメモリ（ＲＡＭ）に対するアクセスが２回（２クロック）必要になる。従って、ＤＡアドレスの検索とＳＡアドレスの検索を２クロック以内に完了することが困難である。

一方、特許文献１の連想メモリ装置では、バケットのサイズ分のメモリをパラレルに配置する必要がある。このため、当該連想メモリ装置をＬＳＩとした場合、メモリ数に応じて配線数が増加し、回路規模に比べてＬＳＩのサイズが大きくなるという不具合がある。

また、アドレス検索の結果が複数同時に出力されるので、複数のメモリから読み出されたデータの中から、検索対象のＭＡＣアドレス情報に一致したデータが登録されたメモリを特定する作業が必要となり、処理時間がかかる。このため、ＤＡアドレスの検索とＳＡアドレスの検索を４クロック以内で完了することは難しい。

さらに、特許文献２に記載される装置では、複数のバケットのうち、１つのバケットにＭＡＣアドレスの検索が集中すると、全てのＥｔｈｅｒｎｅｔフレームのアドレス検索が間に合わない可能性がある。

この発明は、上記のような課題を解決するためになされたもので、ＤＡアドレス（宛先アドレス）及びＳＡアドレス（送信元アドレス）の検索を高速に実施できる連想メモリ装置を得ることを目的とする。

この発明に係る連想メモリ装置は、キー情報に関連付けて連想情報を記憶する複数のバケットに分割された少なくとも２個以上の連想メモリを備えた連想メモリ装置において、検索対象のキー情報からハッシュ値を算出するハッシュ演算部と、前記複数の連想メモリのバケットうち、前記ハッシュ演算部で検索対象のキー情報から算出した該ハッシュ値に対応するバケットを選択する選択部と、前記選択部で選択された連想メモリのバケットから所定数の情報を一括して読み出し、前記検索対象のキー情報に対応する連想情報を検索する検索部と、バケット内の空き領域アドレスを検出する空き領域検出部と、連想メモリのバケットへ情報の書き込みを行う書き込み処理部と、前記検索部で検索対象のキー情報に一致する情報が前記連想メモリに記憶されていないと判定されると、前記検索部によって検索が実行された複数のバケット内の前記空き領域検出部で検出された同一の空き領域アドレスに対して一括に、前記キー情報及びその連想情報を書き込むように前記書き込み処理部を制御する制御部とを備えるものである。

この発明によれば、検索対象のキー情報から算出したハッシュ値に対応するバケットを選択し、この選択された連想メモリのバケットから所定数の情報を一括して読み出し、前記検索対象のキー情報に対応する連想情報を検索するとともに、検索部で検索されたキー情報及びその連想情報を連想メモリに登録するにあたり、検索部で検索対象のキー情報に一致する情報が連想メモリに記憶されていないと判定されると、検索部によって検索が実行された複数のバケット内の同一の空き領域アドレスに対して一括にキー情報及びその連想情報を書き込む。このようにすることで、連想情報の検索を高速に実施できる。例えば、１０Ｇｂｐｓの伝送速度で送受信されるＥｔｈｅｒｎｅｔフレームを扱うブリッジ装置において、入力されたＥｔｈｅｒｎｅｔフレームを落とすことなく、高速にＤＡアドレス検索及びＳＡアドレス検索を実施することができる。これにより、１０Ｇｂｐｓの伝送速度においてもワイヤーレートのブリッジ性能を確保することができるという効果がある。

実施の形態１．
図１は、この発明の実施の形態１による連想メモリ装置を適用した光通信ネットワークシステムの構成を概略的に示す図である。図１に示すように、光通信ネットワークシステムは、基地局１、ホームゲートウェイ２ａ〜２ｃ、コンピュータ３ａ〜３ｃ、光ネットワーク４、基幹ネットワーク５、インターネット網６、基幹ネットワーク７、プロバイダのサーバ８及び宅内ネットワーク９ａ〜９ｃを備える。

基地局１は、光ネットワーク４と基幹ネットワーク５との間の通信を中継する。この実施の形態１による連想メモリ装置は、基地局１内に設けた不図示のデータ通信装置に内蔵される。ホームゲートウェイ２ａ〜２ｃは、光ネットワーク４と宅内ネットワーク９ａ〜９ｃとを相互に接続する構成要素であり、この光通信ネットワークシステムで提供されるサービスに加入しているユーザ宅内に配置される。

コンピュータ３ａ〜３ｃは、ユーザに管理されるコンピュータであり、プロバイダ内のサーバ８から提供されるインターネット網６の接続サービスを利用する。光ネットワーク４は、基地局１とユーザ宅内に設置されたホームゲートウェイ２ａ〜２ｃとを接続して、Ｅｔｈｅｒｎｅｔによるネットワークを構築する。基幹ネットワーク５は、基地局１をインターネット網６に接続し、基幹ネットワーク７は、サーバ８とインターネット網６を接続する。宅内ネットワーク９ａ〜９ｃは、ホームゲートウェイ２ａ〜２ｃとコンピュータ３ａ〜３ｃとをそれぞれ接続する。

なお、以降では、コンピュータ３ａ〜３ｃからインターネット網６に向けて送信されるデータの流れを上り方向とし、インターネット網６側からコンピュータ３ａ〜３ｃに向けて送信されるデータの流れを下り方向と定義する。

また、図１中の光通信ネットワークシステムは、本発明による連想メモリ装置を適用可能な通信ネットワークシステムの一つの構成例を示すものであり、この構成に限定されるものではない。つまり、本発明の連想メモリ装置を用いたデータ送受信装置は、図１に示したスター型のネットワーク構成のみならず、高速ＰＬＣネットワークや、無線ＬＡＮ（Local Area Network）を用いたネットワーク、光を用いた他の構成のネットワーク、Ｅｔｈｅｒｎｅｔを用いた他の構成のネットワーク等で構成される通信ネットワークシステムであれば適用可能である。

次に、本発明による連想メモリ装置を内蔵する図１中の基地局１のデータ送受信装置による動作について説明する。
基地局１内に設置されたデータ送受信装置（不図示）は、光ネットワーク４を介して、上り方向のＥｔｈｅｒｎｅｔフレーム（以下、上りＥｔｈｅｒｎｅｔフレームと呼ぶ）を受信すると、このフレームのＭＡＣヘッダに付加されたＤＡアドレス情報及びＳＡアドレス情報を分離する。

このデータ送受信装置内の連想メモリ装置（不図示）は、分離して得られたＤＡアドレス情報を用いてアドレス検索を行い、入力されたフレームデータの出力先のポート情報の検索（ＤＡアドレス検索）を実施する。ＤＡアドレス検索の結果、ＭＡＣアドレス情報が連想メモリに登録されていた場合、連想メモリ装置は、ＭＡＣアドレスとともに記憶されているポート情報を読み出し、データ送受信装置が、このポート情報で指定されるポートに上記フレームデータを出力する。

ＤＡアドレス検索が終了すると、連想メモリ装置は、Ｅｔｈｅｒｎｅｔフレームを出力した送信元のコンピュータ３ａ〜３ｃのＭＡＣアドレス情報（ＳＡアドレス）が、連想メモリに登録されているか否かを確認する（ＳＡアドレス検索）。ここで、ＭＡＣアドレス情報が登録されていない場合、連想メモリ装置は、ＳＡアドレス情報、Ｅｔｈｅｒｎｅｔフレームが入力されたポート情報、及び制御情報を連想メモリに書き込む。また、ＭＡＣアドレス情報が登録されていれば、連想メモリ装置は、制御情報のヒットフラグをセットする。

図２は、図１中の基地局内のデータ送受信装置の構成を示すブロック図である。図２において、基地局１内のデータ送受信装置は、ＭＡＣ部２３、ブリッジ回路２４、ブリッジメモリ２５及びＭＡＣ部２６を備える。ＭＡＣ部２３は、入力端子２１及び出力端子２２に接続しており、ＭＡＣ部２６は、出力端子２７及び入力端子２８に接続している。

ＭＡＣ部２３に接続する入力端子２１は、光ネットワーク４を介して伝送されてきた上り方向のＥｔｈｅｒｎｅｔフレームを入力するための端子である。また、ＭＡＣ部２３に接続する出力端子２２では、光ネットワーク４側へ出力する下り方向のＥｔｈｅｒｎｅｔフレームが出力される。

ＭＡＣ部２３は、ＰＯＮ（Passive Optical Network）ＭＡＣ部であり、所定のスケジュールに基づいて、下り方向へ出力するＥｔｈｅｒｎｅｔフレームの生成（送信）、及び入力端子２１を介して入力されるＥｔｈｅｒｎｅｔフレームの受信を実施する。また、ＭＡＣ部２３は、コンピュータ３ａ〜３ｃからのデータ送信要求及びインターネット網６から入力されるＥｔｈｅｒｎｅｔフレームデータの宛先情報に基づいて、コンピュータ３ａ〜３ｃ側とインターネット網６側で送受信されるＥｔｈｅｒｎｅｔフレームの上記スケジュールを生成する。

なお、光ネットワーク４から入力される光信号のＥｔｈｅｒｎｅｔフレームデータを、電気信号のＥｔｈｅｒｎｅｔフレームデータへ変換する処理、及び電気信号で入力される下り方向のＥｔｈｅｒｎｅｔフレームデータを光信号のＥｔｈｅｒｎｅｔフレームデータへ変換する処理は、不図示の光伝送用のＰＨＹ回路で実施する。

ブリッジ回路２４では、ＭＡＣ部２３から入力される上り方向のＥｔｈｅｒｎｅｔフレーム及びＭＡＣ部２６から入力されるＥｔｈｅｒｎｅｔフレームの先頭に付加されているＭＡＣヘッダ部の情報に基づいてフィルタリング処理を実施する。ブリッジメモリ２５は、ブリッジ回路２４で出力先ポートが決定されたＥｔｈｅｒｎｅｔフレームをその宛先ごとに一旦記憶する。

ＭＡＣ部２６は、ＥｔｈｅｒｎｅｔＭＡＣ部であり、入力端子２８を介してインターネット網６から伝送されてきた下り方向のＥｔｈｅｒｎｅｔフレームの受信、及びブリッジ回路２４から入力したインターネット網６へ伝送する上り方向のＥｔｈｅｒｎｅｔフレームの送信を制御する。

ＭＡＣ部２６に接続する出力端子２７は、インターネット網６側へ出力する上り方向のＥｔｈｅｒｎｅｔフレームを出力するための端子である。また、ＭＡＣ部２６に接続する入力端子２８では、光ネットワーク４側へ出力する下り方向のＥｔｈｅｒｎｅｔフレームが入力される。

図３は、図２中のブリッジ回路の構成を示すブロック図である。図３において、ブリッジ回路２４は、上りフィルタリング処理回路２０２、ＦＩＦＯメモリ２０３，２０９、連想メモリ回路２０４、上りＶＬＡＮ処理回路２０５、上りブリッジメモリ制御回路２０６、下りブリッジメモリ制御回路２０７、下りＶＬＡＮ処理回路２０８、下りフィルタリング処理回路２１０及びバスアービタ回路２１１を備える。

上りフィルタリング処理回路２０２に接続する入力端子２００は、上り方向のＥｔｈｅｒｎｅｔフレームを上りフィルタリング処理回路２０２へ入力するための端子である。また、下りブリッジメモリ制御回路２０７に接続する出力端子２０１は、下りブリッジメモリ制御回路２０７からの下り方向のＥｔｈｅｒｎｅｔフレームを出力するための端子である。

上りフィルタリング処理回路２０２は、入力端子２００を介して入力されたＥｔｈｅｒｎｅｔフレームのＭＡＣヘッダ部を分離し、ＭＡＣヘッダ部から抽出した情報に基づいて上記Ｅｔｈｅｒｎｅｔフレームに対するフィルタリング処理を実行する。ＦＩＦＯメモリ２０３は、入力端子２００を介して入力したＭＡＣフレームデータを、ブリッジ回路２４内の処理が終了するまで一次記憶する。

連想メモリ回路２０４は、入力された宛先ＭＡＣアドレス（ＤＡアドレス）及び送信元ＭＡＣアドレス（ＳＡアドレス）の情報に基づいて出力ポート番号等を検索する。上りＶＬＡＮ処理回路２０５は、ＶＬＡＮ（Virtual LAN）の付け替え処理等を実施する。

上りブリッジメモリ制御回路２０６は、上りフィルタリング処理回路２０２のフィルタリング結果、連想メモリ回路２０４で検索されたポート情報等に基づいて、ＦＩＦＯメモリ２０３に記憶されている上り方向のＥｔｈｅｒｎｅｔフレームデータのブリッジメモリ２５への書き込みを行うとともに、後段に配置されたＭＡＣ部２６から入力したＥｔｈｅｒｎｅｔフレーム要求信号に基づいて、ブリッジメモリ２５からのＥｔｈｅｒｎｅｔフレームの読み出しを行う。

下りブリッジメモリ制御回路２０７は、下りフィルタリング処理回路２１０のフィルタリング結果、連想メモリ回路２０４で検索されたポート情報等に基づき、ＦＩＦＯメモリ２０９に記憶されている下り方向のＥｔｈｅｒｎｅｔフレームのブリッジメモリ２５への書き込みを行うとともに、後段に配置されたＭＡＣ部２３から入力したＥｔｈｅｒｎｅｔフレーム要求信号に基づいて、ブリッジメモリ２５からのＥｔｈｅｒｎｅｔフレームの読み出しを行う。

下りＶＬＡＮ処理回路２０８は、ＶＬＡＮの付け替え処理等を実施する。ＦＩＦＯメモリ２０９は、入力端子２１３を介して入力したＭＡＣフレームデータを、ブリッジ回路２４内の処理が終了するまで一次記憶する。下りフィルタリング処理回路２１０は、入力端子２１３を介して入力されるＥｔｈｅｒｎｅｔフレームのＭＡＣヘッダ部を分離し、ＭＡＣヘッダ部から抽出した情報に基づいて上記Ｅｔｈｅｒｎｅｔフレームに対するフィルタリング処理を実行する。

バスアービタ回路２１１は、上りブリッジメモリ制御回路２０６、及び下りブリッジメモリ制御回路２０７から出力されるＥｔｈｅｒｎｅｔフレームデータの書き込み、及び読み出し要求を調停する。

上りブリッジメモリ制御回路２０６に接続する出力端子２１２は、上りブリッジメモリ制御回路２０６からの上り方向のＥｔｈｅｒｎｅｔフレームをＭＡＣ部２６へ出力するための端子である。下りフィルタリング処理回路２１０に接続する入力端子２１３は、下りフィルタリング処理回路２１０への下り方向のＥｔｈｅｒｎｅｔフレームを入力するための端子である。

図４は、図３中の連想メモリ回路の構成を概略的に示すブロック図である。図４において、連想メモリ回路２０４は、ＭＡＣアドレス分離回路３０３、ハッシュ値計算回路（ハッシュ演算部）３０４，３０５，３１２，３１３、上りＤＡアドレス検索制御回路（書き込み処理部、検索部、制御部）３０６、上りＤＡアドレス検索用メモリ（連想メモリ）３０７、上りＳＡアドレス検索制御回路（書き込み処理部、検索部、制御部）３０８、上りＳＡアドレス検索用メモリ（連想メモリ）３０９、ＭＡＣアドレス分離回路３１１、下りＤＡアドレス検索制御回路（書き込み処理部、検索部、制御部）３１４、下りＤＡアドレス検索用メモリ（連想メモリ）３１５、下りＳＡアドレス検索制御回路（書き込み処理部、検索部、制御部）３１６及び下りＳＡアドレス検索用メモリ（連想メモリ）３１７を備える。

ＭＡＣアドレス分離回路３０３に接続する入力端子３０１は、上りフィルタリング処理回路２０２からの上り方向のＥｔｈｅｒｎｅｔフレームをＭＡＣアドレス分離回路３０３へ入力するための端子である。ＭＡＣアドレス分離回路３１１に接続する入力端子３０２は、下りフィルタリング処理回路２１０からの下り方向のＥｔｈｅｒｎｅｔフレームをＭＡＣアドレス分離回路３１１へ入力するための端子である。

ＭＡＣアドレス分離回路３０３は、入力端子３０１を介して入力したＥｔｈｅｒｎｅｔフレームのＭＡＣヘッダ部からＭＡＣアドレス情報を分離する。ハッシュ値計算回路３０４は、ＭＡＣアドレス分離回路３０３で得られたＤＡアドレス情報を、予め設定されたハッシュ関数を用いてハッシュ値に変換する。ハッシュ値計算回路３０５は、ＭＡＣアドレス分離回路３０３で得られたＳＡアドレス情報を、予め設定されたハッシュ関数を用いてハッシュ値に変換する。

上りＤＡアドレス検索制御回路３０６は、ハッシュ値計算回路３０４で得られたハッシュ値、及びＭＡＣアドレス情報に基づいて、上りＤＡアドレス検索用メモリ３０７に記憶されたデータを読み出し、ＤＡアドレスを検索する。

なお、上りＤＡアドレス検索制御回路３０６は、上りＳＡアドレス検索制御回路３０８や下りＳＡアドレス検索制御回路３１６から出力されるアドレス学習・削除要求に基づいて、上りＤＡアドレス検索用メモリ３０７へ新たなＭＡＣアドレス情報を登録（学習）したり、上りＤＡアドレス検索用メモリ３０７に記憶されたＭＡＣアドレス情報の削除を実施する。

上りＤＡアドレス検索用メモリ３０７は、上りＤＡアドレス検索制御回路３０６による上り方向のＤＡアドレス検索におけるアドレス情報の格納に使用される。上りＳＡアドレス検索制御回路３０８は、ハッシュ値計算回路３０５で得られたハッシュ値、及びＭＡＣアドレス情報に基づいて、上りＳＡアドレス検索用メモリ３０９に記憶されたデータを読み出し、ＳＡアドレスを検索する。また、上りＳＡアドレス検索用メモリ３０９は、上りＳＡアドレス検索制御回路３０８による上り方向のＳＡアドレス検索におけるアドレス情報の格納に使用される。

上りＳＡアドレス検索制御回路３０８では、ＳＡアドレス検索の結果、対応するＭＡＣアドレス情報が上りＳＡアドレス検索用メモリ３０９になかった場合、上りＳＡアドレス検索用メモリ３０９の空き領域を検索して上記ＭＡＣアドレスの登録を実施する。

また、上りＳＡアドレス検索制御回路３０８は、上りＤＡアドレス検索制御回路３０６、下りＤＡアドレス検索制御回路３１４、及び下りＳＡアドレス検索制御回路３１６に対し、ＭＡＣアドレス情報、ポート情報、制御情報、各メモリへの書き込みアドレス情報を出力することにより、上記ＭＡＣアドレスを登録するように制御する。

エージングによってＭＡＣアドレス情報を削除する場合、上りＳＡアドレス検索制御回路３０８は、各アドレス検索制御回路３０６，３１４，３１６に対して、ＭＡＣアドレス情報及び削除するＭＡＣアドレスが記憶された各アドレス検索用メモリ３０７，３０９，３１５のアドレス情報を出力することにより、上記ＭＡＣアドレス情報を削除するように制御する。

ＭＡＣアドレス分離回路３１１は、入力端子３０２を介して入力したＥｔｈｅｒｎｅｔフレームのＭＡＣヘッダ部からＭＡＣアドレス情報を分離する。ハッシュ値計算回路３１２は、ＭＡＣアドレス分離回路３１１で得られたＤＡアドレス情報を、予め設定されたハッシュ関数を用いてハッシュ値に変換する。ハッシュ値計算回路３１３は、ＭＡＣアドレス分離回路３１１で得られたＳＡアドレス情報を、予め設定されたハッシュ関数を用いてハッシュ値に変換する。

なお、ハッシュ値計算回路３０４、ハッシュ値計算回路３０５、ハッシュ値計算回路３１２及びハッシュ値計算回路３１３は、同一のハッシュ関数を用いて入力されたＭＡＣアドレス情報をハッシュ値に変換するものとする。

下りＤＡアドレス検索制御回路３１４は、ハッシュ値計算回路３１２で得られたハッシュ値、及びＭＡＣアドレス情報に基づいて、下りＤＡアドレス検索用メモリ３１５に記憶されたデータを読み出し、下りＤＡアドレスの検索を実施する。

また、下りＤＡアドレス検索制御回路３１４は、上りＳＡアドレス検索制御回路３０８や下りＳＡアドレス検索制御回路３１６から出力されるアドレス学習・削除要求に基づいて、下りＤＡアドレス検索用メモリ３１５への新たなＭＡＣアドレス情報の登録（学習）を実行したり、下りＤＡアドレス検索用メモリ３１５に記憶されたＭＡＣアドレス情報の削除を実施する。

下りＤＡアドレス検索用メモリ３１５は、下りＤＡアドレス検索制御回路３１４による下り方向のＤＡアドレス検索におけるアドレス情報の格納に使用される。下りＳＡアドレス検索制御回路３１６は、ハッシュ値計算回路３１３で得られたハッシュ値、及びＭＡＣアドレス情報に基づいて、下りＳＡアドレス検索用メモリ３１７に記憶されたデータを読み出し、下りＳＡアドレスの検索を実施する。

なお、下りＳＡアドレス検索制御回路３１６では、ＳＡアドレス検索の結果、対応するＭＡＣアドレス情報が下りＳＡアドレス検索用メモリ３１７になかった場合、下りＳＡアドレス検索用メモリ３１７内の空き領域を検索して上記ＭＡＣアドレスを登録する。

また、下りＳＡアドレス検索制御回路３１６は、上りＤＡアドレス検索制御回路３０６、上りＳＡアドレス検索制御回路３０８、及び下りＤＡアドレス検索制御回路３１４に対し、ＭＡＣアドレス情報、ポート情報、制御情報、各メモリへの書き込みアドレス情報を出力することにより、ＭＡＣアドレスを登録するように制御する。

さらに、下りＳＡアドレス検索制御回路３１６は、ＭＡＣアドレスが既に登録されているが、ポート情報が異なる場合においても、ポート情報を更新するように、各アドレス検索制御回路に対してＭＡＣアドレス情報、ポート情報、制御情報、書き込みアドレス情報を出力する。

エージングでＭＡＣアドレス情報を削除する場合についても、下りＳＡアドレス検索制御回路３１６は、ＭＡＣアドレス情報を削除するように各アドレス検索制御回路に対してＭＡＣアドレス情報、及び削除するＭＡＣアドレスが記憶されている各アドレス検索用メモリのアドレス情報を出力する。

また、下りＳＡアドレス検索用メモリ３１７は、下りＳＡアドレス検索制御回路３１６による下り方向のＳＡアドレス検索におけるアドレス情報の格納に使用される。上りＤＡアドレス検索制御回路３０６に接続する出力端子３１０は、上りＤＡアドレス検索制御回路３０６による上りＤＡアドレスの検索結果を出力するための端子である。下りＤＡアドレス検索制御回路３１４に接続する出力端子３１８は、下りＤＡアドレス検索制御回路３１４による下りＤＡアドレスの検索結果を出力するための端子である。

図４の例では、アドレス検索用のメモリを、上りＤＡアドレス検索、上りＳＡアドレス検索、下りＤＡアドレス検索、下りＳＡアドレス検索の各々に対応して設け、これらを用いるアドレス検索用の制御回路も各々独立に設けた構成を示した。本発明は、この構成に限定されるものではなく、例えば上りＤＡアドレス及び上りＳＡアドレスの検索用、下りＤＡアドレス及び下りＳＡアドレスの検索用の２組のアドレス検索用の制御回路及びメモリを配置した構成であっても構わない。

図５は、ＭＡＣフレームの構成例を示す図である。図５に示すようにＥｔｈｅｒｎｅｔで定められるＭＡＣフレームは、６４バイトから１５１８バイトまでの可変のデータから構成される。ＭＡＣフレームの先頭には、ＤＡアドレス及びＳＡアドレスを格納するアドレスフィールドがあり、ペイロードのデータ種類を特定する情報が格納されるタイプ（Ｔｙｐｅ）フィールド、データを格納するペイロードが続き、末尾にエラー訂正情報ＣＲＣ（Cyclic Redundancy Check）の値が格納される。

連想メモリ回路２０４は、上り及び下り方向のＥｔｈｅｒｎｅｔフレームデータからＭＡＣフレームを読み出し、これに格納されるＤＡアドレス及びＳＡアドレスを用いてアドレス検索を実行する。

図６は、図４中の連想メモリ回路内の各アドレス検索用メモリの構成を概略的に示す図である。連想メモリ回路２０４内の各アドレス検索用メモリでは、記憶領域をバケットごとに分割して管理する。図６の例では、１０２４アドレスで規定される記憶領域を、３２ワードで構成された３２個のバケット０〜３１に分割している。

図７は、図６中のアドレス検索用メモリに記憶する、ＭＡＣアドレス情報、ポート情報及び制御情報の記憶フォーマットの一例を示す図である。図６中のバケットを構成する１ワードのデータは、図７に示すように、４８ビットのＭＡＣアドレス情報、１２ビットのポート情報、及び４ビットの制御情報の計６４ビットから構成される。

実施の形態１において、上記制御情報は、後述するオーナーフラグ、静的フラグ、有効フラグ及びヒットフラグの４種類のフラグで構成される。連想メモリ回路２０４は、予め設定されているアドレス数のアドレス情報を学習して登録することができる。

図８は、図６中のアドレス検索用メモリから、ＭＡＣアドレス情報、ポート情報及び制御情報を読み出す際のデータ読み出しフォーマットの一例を示す図である。この実施の形態１では、アドレス検索の高速化のため、アドレス検索用メモリに登録されたＭＡＣアドレス情報（ポート情報、制御フラグ情報を含む）を、４アドレスを並行して読み出すものとする。

具体的には、アドレス検索用の制御回路が、図８に示すように、アドレス検索用メモリから４ワード分（１ワードが６４ビット）のデータを、１クロックで読み出すように制御する。ここで、バケットには最大３２個のＭＡＣアドレスを記憶できるので、８クロックで全てのデータをアドレス検索用メモリから読み出すことができる。

図９は、図４中の上りＤＡアドレス検索制御回路の構成を概略的に示すブロック図である。図９において、上りＤＡアドレス検索制御回路３０６は、アドレス発生回路４０７、メモリ制御回路４０８、比較回路４０９ａ〜４０９ｄ、一致検出回路４１０及び選択回路４１１を備える。なお、図４中の下りＤＡアドレス検索制御回路３１４も、上りＤＡアドレス検索制御回路３０６と同一の構成をとるため、詳細な説明は省略する。

入力端子４０１は、上りＳＡアドレス検索回路３０８からのＭＡＣアドレス登録・削除情報を入力するための端子である。入力端子４０２は、下りＳＡアドレス検索回路３１６からのＭＡＣアドレス登録・削除情報を入力するための端子である。入力端子４０３は、ハッシュ値計算回路３０４で算出されたハッシュ値を入力するための端子である。

入力端子４０４は、ハッシュ値計算回路３０４でハッシュ値の算出に使用されたＤＡアドレスを入力するための端子である。入力端子４０５は、上りＤＡアドレス検索用メモリ３０７から読み出したＭＡＣアドレスデータを入力するための端子である。入力端子４０６は、上りＤＡアドレス検索用メモリ３０７から読み出したポート情報及び制御フラグを入力するための端子である。

アドレス発生回路４０７は、入力端子４０３を介して入力したハッシュ値に基づいて、上りＤＡアドレス検索用メモリ３０７内で使用するバケットを決定し、上りＤＡアドレス検索用のアドレスを発生する。メモリ制御回路４０８は、上りＤＡアドレス検索用メモリ３０７へのデータの読み出し制御信号（読み出しアドレス、データ読み出し制御信号等）、及びデータの書き込み制御信号（書き込みアドレス、データ書き込み制御信号、書き込みデータ等）を生成して出力する。

比較回路４０９ａ〜４０９ｄは、入力端子４０４を介して入力したＤＡアドレス情報と上りＤＡアドレス検索用メモリ３０７から読み出したＭＡＣアドレスデータを比較する。なお、この実施の形態１は、図８に示したように、上りＤＡアドレス検索用メモリ３０７からデータを読み出すにあたり、１回のデータの読み出し要求に応じて、４つのＭＡＣアドレスデータ、及びポート信号、制御フラグが同時に読み出される。

また、上りＤＡアドレス検索制御回路３０６は、４パラレルで読み出したＭＡＣアドレス情報について、比較回路４０９ａ〜４０９ｄを用いてＭＡＣアドレスを同時に比較処理する。これにより、アドレス検索の高速化を図ることが可能である。なお、本発明において、比較回路の数は４つに限るものではなく、処理速度的に間に合えば１つ或いは２でもよく、また８つにしても構わない。

一致検出回路４１０は、比較回路４０９ａ〜４０９ｄの各比較結果に基づいて、入力端子４０４を介して入力したＤＡアドレス情報と上りＤＡアドレス検索用メモリ３０７から読み出したＭＡＣアドレスデータとを比較し、一致の有無を検出する。ここで、両者の一致が検出されると、一致検出回路４１０は、読み出した４つのＭＡＣアドレスのどの情報が一致したか否かを検出し、検出結果を選択回路４１１に出力する。

選択回路４１１は、一致検出回路４１０から入力した制御信号に従って、上りＤＡアドレス検索用メモリ３０７から読み出したポート情報、及び制御フラグ情報を選択する。また、選択回路４１１は、上記制御フラグ情報を確認し、読み出したＭＡＣアドレス情報が有効な情報か否かを判断する。ここで、有効な情報であれば、ポート情報とともに、データが有効であった旨を一致検出回路４１０に通知する。

出力端子４１２は、上りＤＡアドレス検索用メモリ３０７へメモリ制御信号を出力するための端子である。出力端子４１３は、ＤＡアドレスの検索が完了したことを示す情報を出力するための端子である。さらに、出力端子４１４は、ＤＡアドレスの検索結果（ポート情報）を出力するための端子である。

図１０は、図４中の上りＳＡアドレス検索制御回路の構成を概略的に示すブロック図である。図１０において、上りＳＡアドレス検索制御回路３０８は、アドレス発生回路４０７、比較回路４０９ａ〜４０９ｄ、選択回路４１１、メモリ制御回路４２０、一致検出回路４２１及び未使用エリア検出回路４２２を備える。

なお、図９中の上りＤＡアドレス検索制御回路３０６と同一の構成要素には同一符号を付して詳細な説明は省略する。また、図４中の下りＳＡアドレス検索制御回路３１６も、上りＳＡアドレス検索制御回路３０８と同一の構成をとるため、詳細な説明は省略する。

メモリ制御回路（制御部）４２０は、上りＳＡアドレス検索用メモリ３０９へのデータの読み出し制御信号（読み出しアドレス、データ読み出し制御信号等）、及びデータの書き込み制御信号（書き込みアドレス、データ書き込み制御信号、書き込みデータ等）を生成して出力する。

一致検出回路４２１は、比較回路４０９ａ〜４０９ｄの各比較結果に基づいて、入力端子４０４を介して入力したＳＡアドレス情報と上りＳＡアドレス検索用メモリ３０９から読み出したＭＡＣアドレスデータとの一致の有無を検出する。両者が一致していた場合、読み出した４つのＭＡＣアドレスのどの情報が一致していたかを検出し、検出結果を選択回路４１１へ出力する。

未使用エリア検出回路（空き領域検出部）４２２は、入力端子４０６を介して入力した制御フラグ情報に基づいて、上りＳＡアドレス検索用メモリ３０９に登録されているＭＡＣアドレス情報が無効（未使用）であるか否かを判定し、未使用と判定したアドレス情報を記憶する。

次に動作について説明する。
（１）上り方向のＥｔｈｅｒｎｅｔフレームデータの送受信動作
先ず、基地局１内のデータ送受信装置による上り方向のＥｔｈｅｒｎｅｔフレームデータの送受信動作について説明する。
光ネットワーク４から光信号の形態で入力されたＥｔｈｅｒｎｅｔフレームデータは、基地局１内に配置されたデータ送受信装置に入力され、図示していない光伝送用のＰＨＹ回路にて電気信号のＥｔｈｅｒｎｅｔフレームデータへ変換され、入力端子２１を介してＭＡＣ部２３に入力される。

ＭＡＣ部２３は、入力した光伝送用に予め付加された各種情報を元にＥｔｈｅｒｎｅｔフレームを分離し、ブリッジ回路２４に分離したＥｔｈｅｒｎｅｔフレームを出力する。以降、図５に示すように、通常のＥｔｈｅｒｎｅｔフレームがブリッジ回路２４に入力されるものとして説明する。

（１Ａ）ブリッジ回路２４の動作
以下、図３を用いてブリッジ回路２４の動作を説明する。
入力端子２００を介して入力されたＥｔｈｅｒｎｅｔフレームデータは、上りフィルタリング処理回路２０２及びＦＩＦＯメモリ２０３に入力される。ＦＩＦＯメモリ２０３は、入力されたＥｔｈｅｒｎｅｔフレームのＭＡＣヘッダ部の処理がブリッジ回路２４で終了するまで一次記憶する。

一方、上りフィルタリング処理回路２０２では、入力されたＥｔｈｅｒｎｅｔフレームのＭＡＣヘッダ情報を分離する。この後、上りフィルタリング処理回路２０２は、分離したＭＡＣヘッダ情報からＭＡＣアドレス情報を分離して、分離したＭＡＣアドレス情報と予め定められたＭＡＣアドレス情報とを比較してフィルタリング処理を実施する。具体的には、予め定められたＭＡＣアドレス情報を受信した場合、予め定められた処理（データ送受信装置内の図示していないＣＰＵへの通知、パケットの削除等の処理）を実施する。

この実施の形態１において、パケットのＣＰＵへの通知や削除は、上りブリッジメモリ制御回路２０６でブリッジメモリ２５にデータを書き込む際に処理を実施する。例えば、ＣＰＵへの通知フレームでは、ブリッジメモリ２５の予め定められたアドレスにデータを書き込み、ＣＰＵに対して割り込み制御信号を出力し、その旨を通知する。

削除フレームについては、ブリッジメモリ２５へのデータの書き込みを実施しないことにより削除する。ＦＩＦＯメモリ２０３に記憶されているＥｔｈｅｒｎｅｔフレームデータは、一旦読み出して破棄する。

上りフィルタリング処理回路２０２でフィルタリング処理の施されたデータは連想メモリ回路２０４に入力される。ここでは、上りフィルタリング処置回路２０２が、フィルタリング処理の施されたデータについても連想メモリに回路２０４によるアドレス検索、上りＶＬＡＮ処理回路２０５によるＶＬＡＮ処理は実施するものとして説明を続ける。

なお、上りフィルタリング処理回路２０２が破棄フレームと判断したＥｔｈｅｒｎｅｔフレームは、連想メモリ回路２０４によるアドレス検索及び上りＶＬＡＮ処理回路２０５によるＶＬＡＮ処理を実施しないように構成してもよい。

（１Ｂ）連想メモリ回路２０４による上り方向のアドレス検索制御
図４を用いて、連想メモリ回路２０４による上り方向のアドレス検索制御を説明する。
連想メモリ回路２０４に入力された上り方向のＭＡＣヘッダ情報は、ＭＡＣアドレス分離回路３０３によって上りＤＡアドレスとＳＡアドレスとに分離される。ＭＡＣアドレス分離回路３０３が分離したＤＡアドレス情報は、ハッシュ値計算回路３０４に入力され、予め定められたハッシュ関数によりハッシュ値が算出される。

同様に、ＭＡＣアドレス分離回路３０３が分離したＳＡアドレス情報は、ハッシュ値計算回路３０５に入力され、予め定められたハッシュ関数によりハッシュ値が算出される。ハッシュ値計算回路３０４で計算されたハッシュ値は、ＭＡＣアドレス情報とともに、上りＤＡアドレス検索制御回路３０６へ入力される。以下、図８を用いて、上りＤＡアドレス検索回路３０６の動作を説明する。

ハッシュ値計算回路３０４が算出したハッシュ値は、入力端子４０３を介してアドレス発生回路４０７に入力される。アドレス発生回路４０７では、入力されたハッシュ値に基づいて、アドレス検索を実施するバケットの先頭アドレスを発生する。この実施の形態１では、上りＤＡアドレス検索用メモリ３０７は、図６に示すように、３２個のバケットで構成されており、さらに各バケットが３２ワードで構成されているものとする。

なお、１ワードのデータは、図７に示すように４８ビットのＭＡＣアドレス情報、１２ビットのポート情報、及び４ビットの制御情報の計６４ビットで構成されるものとする。図７に示す制御情報は、アドレス検索用メモリ毎のアドレス情報の登録状況を規定する、オーナーフラグ、静的フラグ、有効フラグ、及びヒットフラグの４種類のフラグで構成される。一般に、この実施の形態１に示すように、連想メモリ装置は、予め定められたアドレス数を学習し、登録することができる。

例えば、宅内に配置したホームゲートウェイ２に接続される機器は変化する。従って、この実施の形態１による連想メモリ装置では、有限のアドレスを有効に活用するために、予め定められた時間だけ使用されなかったＭＡＣアドレス情報を削除する。この動作を、エージングと呼ぶ。これにより、限られた連想メモリのメモリ容量を有効に活用することができる。上記制御情報は、エージングの際に使用する。

ここで、制御情報の内容について説明する。
先ず、静的フラグは、登録されているＭＡＣアドレスが有効であり、エージングでアドレスが削除されないことを示すフラグである。本フラグは、例えば基幹ネットワーク５内に設けられた中継器のＭＡＣアドレス等を登録するもので、基本的には装置の位置がネットワーク上固定されており、また常々使用されているＭＡＣアドレス情報であるため、システムとしてエージングの非対象ＭＡＣアドレスとして定義する際に使用する。

有効フラグは、登録されているＭＡＣアドレス情報が有効であるか否かを示すフラグであり、アドレス検索を実施し、ＭＡＣアドレスが一致した場合でも、本フラグが無効であれば、アドレスが有効ではないと判断する。

ヒットフラグは、登録されているＭＡＣアドレス情報が使用されていることを示すフラグで、ＳＡアドレス検索の際に、ＭＡＣアドレスがアドレス検索用メモリ内に登録されていると、ヒットフラグがセットされる。また、エージング実行の際には、有効フラグがセットされていて、かつヒットフラグがセットされているＭＡＣアドレスについては使用されていると判断し、ヒットフラグをクリアしてエージングが終了する。なお、静的フラグがセットされている場合、無条件にヒットフラグをクリアするのみの操作を実施する。

一方、有効フラグがセットされており、ヒットフラグがセットされていなかった場合、検索対象のＭＡＣアドレスは使用されていないものと判断し、有効フラグをクリアする。静的フラグがセットされていた場合は、上述したように、ヒットフラグのクリアのみ実施する。

次にオーナーフラグについて説明する。
オーナーフラグは、ＳＡアドレス検索時の説明で詳述するが、ＳＡアドレス検索によりアドレス学習（アドレス検索用メモリへのＭＡＣアドレス情報の登録）を実施する際に、アドレス学習を実施したＳＡアドレス検索用メモリのオーナーフラグのみ“１”とする。

例えば、上り方向のＳＡアドレス検索でＳＡアドレスがヒットせず、アドレス登録を各アドレス検索用メモリに実施する場合は、上りＳＡアドレス検索用メモリ３０９のオーナーフラグのみ“１”にセットし、他のアドレス検索用メモリ３０７，３１５，３１７については“０”を書き込む。

同様に、下り方向のＳＡアドレス検索でＳＡアドレスがヒットせず、アドレス登録を各アドレス検索用メモリに実施する場合は、下りＳＡアドレス検索用メモリ３１７内のオーナーフラグのみ“１”にセットし、他のアドレス検索用メモリ３０７，３０９，３１５については“０”を書き込む。

オーナーフラグは、以下の理由で使用する。
通常、連想メモリ装置は、従来の技術にあるように１つのメモリを上り方向のＤＡアドレス、ＳＡアドレス検索、及び下り方向のＤＡアドレス、ＳＡアドレス検索に使用する。
これに対して、この実施の形態１では、図４に示すように、各々のアドレス検索を独立したアドレス検索用メモリを用いて実施する。従って、上り方向のＳＡアドレスを検索した結果、上りＳＡアドレス検索用メモリ３０７に登録されたＭＡＣアドレスは、基本的に入力端子３０１からのみ入力される。

例えば、本来、入力端子３０１より入力されるべきＳＡアドレス情報が、入力端子３０２から入力された場合、外部からの不正アクセスとし認識し、不図示のＣＰＵに対して、その旨を通知する。

上りＤＡアドレス検索制御回路３０６は、入力されたハッシュ値に基づいて上りＤＡアドレス検索用メモリ３０７のバケットを選択する。ここでは、ハッシュ値計算回路３０４から出力されるハッシュ値のＭＳＢ（Most Significant Bit）側から５ビットの値に基づきバケットを選択する。

入力端子４０３を介して入力されたハッシュ値は、アドレス発生回路４０７でＭＳＢ側より上位５ビットの値が選択され、選択された５ビットの値を元にバケットの先頭アドレスが生成される。この実施の形態１において、選択されたバケットの番号をＮ（０≦Ｎ≦３１の整数）とした場合、１バケットあたりのバイト数（１バイトは、８ビットとする）は、８バイト×３２ワード＝２５６バイトとなる。従って、アドレス発生回路４０７は、２５６×Ｎバイトのアドレス情報データをメモリ制御回路４０８に出力する。

メモリ制御回路４０８では、アドレス発生回路４０７から入力したアドレス情報に基づいて、上りＤＡアドレス検索用メモリ３０７からのデータ読み出し制御信号を生成する。ここでは、高速アドレス検索を実施するため、図８に示すように、上りＤＡアドレス検索用メモリ３０７から４ワード分のデータを１クロックで読み出すよう制御する。バケット内には最大３２個のＭＡＣアドレス数が記憶されているので、８クロックで全てのデータを上りＤＡアドレス検索用メモリ３０７から読み出すことができる。

４ワード単位で上りＤＡアドレス検索用メモリ３０７から読み出されたＭＡＣアドレス情報は、入力端子４０５を介して比較回路４０９ａ〜４０９ｄに入力される。なお、上りＤＡアドレス検索用メモリ３０７から読み出されたポート情報、及び制御フラグ情報は、選択回路４１１に入力される。

比較回路４０９ａ〜４０９ｄは、上りＤＡアドレス検索用メモリ３０７から読み出されたＭＡＣアドレス情報と、入力端子４０４を介して入力された検索対象となるＤＡアドレス情報とを比較する。この比較の結果、検索対象のＤＡアドレス情報と上りＤＡアドレス検索用メモリ３０７から読み出されたＭＡＣアドレス情報とが一致した場合、一致検出回路４１０にその旨を通知する。具体的には、“１”を出力する。なお、一致しなかった場合は“０”を出力する。

一致検出回路４１０は、比較回路４０９ａ〜４０９ｄから出力される上記信号を監視する。このとき、一致検出回路４１０は、比較回路４０９からアドレス情報が一致した旨の通知を受け取ると、選択回路４１１に対して、アドレス情報が一致したＭＡＣアドレスが記憶されているアドレスから読み出した制御情報を確認するように指示を出す。

選択回路４１１では、一致検出回路４１０から指示を受け取ると、この制御フラグの有効フラグ、及び静的フラグを確認する。そして、上記有効フラグ或いは静的フラグの少なくとも一つが有効であった場合、その旨を一致検出フラグに通知するとともに、アドレス情報が一致したＭＡＣアドレスの記憶されているアドレスから読み出したポート情報を出力端子４１３から出力する。一方、上記有効フラグ及び静的フラグがいずれも有効でなかった場合は、エージング動作等で消去された情報と判断して、一致検出回路４１０にその旨を通知する。

一致検出回路４１０は、選択回路４１１から制御フラグの有効フラグ及び静的フラグの少なくとも一つが有効であると通知を受けると、メモリ制御回路４０８に対して上りＤＡアドレス検索用メモリ３０７からのデータの読み出しを終了するように制御信号を出力するとともに、ＤＡアドレス検索終了信号を出力端子４１２を介して出力する。メモリ制御回路４０８では、この制御信号を受信すると、上りＤＡアドレス検索用メモリ３０７からのデータ読みだし制御信号の出力を停止し、次のＤＡアドレス検索指示が入力されるまで待機する。

また、選択回路４１１から制御フラグの有効フラグ及び静的フラグのいずれも有効ではなかった通知を受けた場合、一致検出回路４１０は、該一致したＭＡＣアドレス情報がエージングで削除された情報と判断し、ＤＡアドレス検索を継続する。具体的には、メモリ制御回路４０８に対してＤＡアドレス検索が終了信号を出力しない。

メモリ制御回路４０８は、上述したようにアドレス発生回路４０７からアドレス情報が入力されると、入力されたアドレス情報に基づいて上りＤＡアドレス検索用メモリ３０７へのデータ読み出し制御信号を出力端子４１２を介して出力するとともに、上りＤＡアドレス検索用メモリ３０７からのＭＡＣアドレスの読み出しアドレス回数のカウントを開始する。そして、バケット内の全てのＭＡＣアドレス情報の読み出しが完了すると、その旨を一致検出回路４１０に出力する。

一致検出回路４１０は、上記制御信号をメモリ制御回路４０８より受け取ると、最後に読み出されたＭＡＣアドレス情報の比較結果の通知を確認し、ＭＡＣアドレスがヒットしなかった場合は、検索対象のアドレスが記憶されていなかった旨を、ＤＡアドレス検索終了信号とともに出力する。

（１Ｃ）メモリ制御回路４０８のアドレス学習における動作
次に、メモリ制御回路４０８のアドレス学習時の動作について説明する。
アドレス学習要求信号は、入力端子４０１、及び４０２を介してメモリ制御回路４０８に通知される。具体的には、上りＳＡアドレス検索の結果、アドレス学習が必要な場合、入力端子４０１を介して、上りＳＡアドレス検索制御回路３０８から、アドレス学習要求信号とともに、上りＤＡアドレス検索用メモリ３０７への書き込みアドレス情報、学習対象のＭＡＣアドレス情報、ポート情報、制御情報、及び登録／削除登録制御情報が入力される。

同様に、入力端子４０２を介して、下りＳＡアドレス検索制御回路３１６から、アドレス学習要求信号とともに、上りＤＡアドレス検索用メモリ３０７への書き込みアドレス情報、学習対象のＭＡＣアドレス情報、ポート情報、制御情報、登録／削除登録制御情報が入力される。

ここで、登録／削除登録制御情報について簡単に説明する。
該信号が登録要求である場合、ＳＡアドレスの検索結果、アドレス検索用メモリにＭＡＣアドレス情報が記憶されていなかったことを示すため、上りＤＡアドレス検索制御回路３０６は、入力されたメモリアドレスに、入力されたＭＡＣアドレス情報、ポート情報、及び制御情報（なお、オーナーフラグは“０”で登録）を書き込む。

なお、該アドレスに記憶されている情報を読み出し、静的フラグ、及び有効フラグを確認し、両フラグともセットされていなかった場合、該メモリアドレスに入力されたＭＡＣアドレス情報、ポート情報、及び制御情報を書き込む。

一方、いずれかのフラグがセットされていた場合は、その旨をＣＰＵ（不図示）に通知する。ＣＰＵでは、該通知が入力されると、各アドレス検索用メモリ内のＭＡＣアドレス登録状況がおかしいと判断し、その旨を連想メモリ回路２０４に通知する。

連想メモリ回路２０４では、該通知を受け取ると、アドレス検索用のテーブルを再構築するため、各アドレス検索用メモリ内に登録されている静的フラグがセットされていない全てのＭＡＣアドレス情報を削除する。

削除登録であった場合、ＳＡアドレス検索の結果、このＭＡＣアドレスの機器が異なるポートに接続されたと判断し、ＤＡアドレス検索制御回路は、入力されたメモリアドレスのポート情報、及び制御情報（なお、オーナーフラグは“０”で登録）を書き換える。

なお、ＤＡアドレス検索用メモリから該アドレスの情報を読み出して、ＭＡＣアドレス情報が一致しているかを確認した後、一致していた場合はＤＡアドレス検索用メモリにポート情報、及び制御情報を更新したデータを書き込む。

一致していなかった場合は、その旨をＣＰＵ（不図示）に通知する。ＣＰＵは、該通知が入力されると、各アドレス検索用メモリ内のＭＡＣアドレス登録状況がおかしいと判断し、その旨を連想メモリ回路２０４に通知する。

連想メモリ回路２０４は、この通知を受け取ると、アドレス検索用のテーブルを再構築するため、各アドレス検索用メモリ内に登録されている静的フラグがセットされていない全てのＭＡＣアドレス情報を削除する。

上記ＭＡＣアドレス情報の登録が完了すると、メモリ制御回路４０８は、新たなＭＡＣアドレスの登録／削除登録要求があれば、再度、ＭＡＣアドレスの登録／削除登録を実施する。新たな登録／削除登録要求がなければ、ＤＡアドレス検索の状況を確認して、ＤＡアドレス検索が完了していなかった場合は、ＤＡアドレス検索を再開する。ＤＡアドレス検索が完了していた場合、次のＤＡアドレス検索の要求が入力されるまで待機する。

メモリ制御回路４０８は、入力端子４０１或いは４０２を介して上記信号が入力されるとアドレス学習を開始する。上りＤＡアドレス検索制御回路３０９における、上りＤＡアドレス検索用メモリ３０７へのアクセスの際の優先順位は、上りＳＡアドレス検索制御回路３０８からのアドレス登録／削除登録要求、下りＳＡアドレス検索制御回路３１６からのアドレス登録／削除登録要求、上りＤＡアドレス検索とする。

同様に、下りＤＡアドレス検索制御回路３１４における下りＤＡアドレス検索用メモリ３１５へのアクセスの際の優先順位は、上りＳＡアドレス検索制御回路３０８からのアドレス登録／削除登録要求、下りＳＡアドレス検索制御回路３１６からのアドレス登録／削除登録要求、下りＤＡアドレス検索とする。

また、上りＳＡアドレス検索制御回路３０８は、上りＳＡアドレス登録／削除登録要求、下りＳＡアドレス検索制御回路３１６からのアドレス登録／削除登録要求、上りＳＡアドレス検索の順番で、ＳＡアドレス検索用メモリをアクセスする。下りＳＡアドレス検索制御回路３１６は、上りＳＡアドレス検索制御回路３０８から出力されるアドレス登録／削除登録要求、下りＳＡアドレス登録／削除登録要求、下りＳＡアドレス検索の順番で、ＳＡアドレス検索用メモリをアクセスする。

このように各アドレス検索用メモリへのアクセスの優先順位をつける理由を述べる。
この実施の形態１において、各アドレス検索用メモリのＭＡＣアドレス情報等の登録は同時に実施するよう構成する。例えば、上りＳＡアドレス検索制御回路３０８、及び下りＳＡアドレス検索制御回路３１６から同時にアドレス用検索用メモリの同じアドレスに異なるＭＡＣアドレスの情報を書き込むようにアドレス登録要求がなされた場合を考える。このとき、予めいずれの要求を優先的に書き込むかを決めておかないと、各アドレス検索用メモリの登録情報が同一のものでなくなるため、アドレス学習、及びエージングができなくなる。

従って、この実施の形態１では、各アドレス検索用メモリへのアクセスの際の優先順位をシステムで同一にすることで、上記不具合を解決する。なお、アドレス検索の優先順を下げている理由は、アドレス検索中は検索が終了するまでの時間がまちまちであるため順を下げている。

上記説明では、上りＳＡアドレス検索制御回路３０８の出力を、下りＳＡアドレス検索制御回路３１６の出力より優先順位を上げる場合を述べたが、これに限るものではない。つまり、アドレス登録／削除登録要求を、アドレス検索要求より優先順位を上げるように設定しておけば、優先順位はいずれが高くても同様の効果を奏する。

メモリ制御回路４０８は、入力端子４０１、及び４０２よりアドレス登録／削除登録要求が入力されると、ＤＡアドレス検索中の場合、アドレス検索を一時停止して、アドレス登録／削除登録の制御を行う。ＤＡアドレス検索を実施していなかった場合は、そのままアドレス登録／削除登録の制御を行う。

ここで、一致検出回路４１０に対してアドレス登録／削除登録に入る旨を通知するとともに、入力端子を介して入力された上りＤＡアドレス検索用メモリ３０７へのアドレス情報を元にデータを読み出す。

アドレス登録要求の場合、有効フラグ、及び静的フラグがセットされているか否かを選択回路４１１が確認した後、セットされていない場合は、ＭＡＣアドレス情報、ポート情報、及び制御情報を上りＤＡアドレス検索用メモリ３０７に書き込む。一方、セットされていた場合、上述したがＣＰＵ（不図示）に通知し、アドレス検索用メモリの再構築を図るように連想メモリ回路２０４に指示を出す。

同様に、削除登録要求の場合、上りＤＡアドレス検索用メモリ３０７から読み出されたＭＡＣアドレス情報を比較回路４０９で比較し、一致しているか否かを確認する。一致していた場合、ＭＡＣアドレス情報とともに、新しいポート情報及び制御情報を、上りＤＡアドレス検索用メモリ３０７に書き戻す。

一致していなかった場合、上述したようにＣＰＵ（不図示）に通知し、アドレス検索用メモリの再構築を図るように連想メモリ回路２０４に指示を出す。上記動作の終了後、他のアドレス登録／削除登録要求が入力されていないかを確認し、要求がない場合は、ＤＡアドレス検索を中断していた場合は再開する。

なお、同時に入力端子に同時にアドレス登録／削除登録要求が入力された場合は、上述したように入力端子４０１を介して入力した上りＳＡアドレス検索制御回路３０６からの情報に基づいて、アドレス登録／削除登録を実施する。

このとき、メモリ制御回路４０８では、両入力端子４０１，４０２から入力される上りＤＡアドレス検索用メモリ３０７の書き込みアドレス情報を比較する。一致していなかった場合、上りＳＡアドレス検索制御回路３０７からの要求処理の完了後、下りＳＡアドレス検索制御回路３１６から出力される情報に基づきアドレス登録／削除登録を実施する。

一方、同じであった場合は、同時に同じアドレスに対してアドレス登録／削除情報が入力されたと判断し、下りＳＡアドレス検索制御回路３１６からの情報を破棄し、新たな要求が入力されるまで待機する。なお、上記動作を実施する際の下りＳＡアドレス検索制御回路３１６の動作については後述する。

（１Ｄ）ＳＡアドレスの検索
次に、ＳＡアドレス検索時の動作を図１０を用いて説明する。
ハッシュ値計算回路３０５で算出されたハッシュ値は、入力端子４０３を介してアドレス発生回路４０７に入力される。アドレス発生回路４０７は、入力されたハッシュ値を元にアドレス情報を生成する。なお、アドレス情報の発生動作は、上りＤＡアドレス検索制御回路３０６と同一なので操作の説明は省略する。

アドレス発生回路４０７にて生成されたアドレス情報は、メモリ制御回路４２０に入力される。メモリ制御回路４２０では、上りＤＡアドレス検索制御回路３０６と同様、アドレス発生回路４０７から出力されるアドレス情報に基づいて、上りＳＡアドレス検索用メモリ３０９からのデータ読み出し制御信号を生成する。

なお、高速アドレス検索を実施するため、上りＳＡアドレス検索用メモリ３０９からは４ワード単位でデータを読み出すよう制御する。４ワード単位で上りＳＡアドレス検索用メモリ３０９から読み出されたＭＡＣアドレス情報は、入力端子４０５を介して比較回路４０９ａ〜４０９ｄに入力される。また、上りＳＡアドレス検索用メモリ３０９から読み出されたポート情報、及び制御フラグ情報は、選択回路４１１、及び未使用エリア検出回路４２２に入力される。

比較回路４０９ａ〜４０９ｄでは、上りＳＡアドレス検索用メモリ３０９から読み出されたＭＡＣアドレス情報と、入力端子４０４を介して入力された検索対象となるＳＡアドレス情報とを比較する。この比較の結果、検索対象のＳＡアドレス情報と上りＳＡアドレス検索用メモリ３０９から読み出されたＭＡＣアドレス情報が一致した場合、一致検出回路４２１にその旨を通知する。具体的には、“１”を出力する。なお、一致しなかった場合は“０”を出力する。

一致検出回路４２１は、比較回路４０９ａ〜４０９ｄから出力される上記信号を監視しており、比較回路４０９からアドレス情報が一致した旨の通知を受け取ると、選択回路４１１に対してアドレス情報が一致したＭＡＣアドレスの記憶されているアドレスから読み出した制御情報を確認するよう指示を出す。

選択回路４１１では、一致検出回路４２１から指示を受け取ると、該当制御フラグのオーナーフラグ、有効フラグ、及び静的フラグを確認する。そして、上記有効フラグ、或いは静的フラグの少なくとも一つが有効でオーナーフラグがセットされていなかった場合は、上述したが、その旨をＣＰＵに通知し、ＳＡアドレス検索を終了する。

一方、オーナーフラグが有効で、上記有効フラグ或いは静的フラグの少なくとも一つが有効であった場合は、その旨を一致検出フラグに通知するとともに、アドレス情報が一致したＭＡＣアドレスの記憶されているアドレスから読み出したポート情報をＭＡＣフレームが入力されたポート情報と比較する。

この比較の結果、同一と判断した場合は、ヒットフラグをセットしＳＡアドレス検索を終了する。異なっていた場合、機器の接続ポートが変わったと判断し、削除登録動作に入る。なお、削除登録動作の詳細は後述する。

また、上記有効フラグ、及び静的フラグがどちらとも有効でなかった場合は、エージング動作等で消去された情報と判断して、一致検出回路４２１にその旨を通知する。

未使用エリア検出回路４２２は、上りＳＡアドレス検索用メモリ３０９から読み出された該当制御フラグの有効フラグ、及び静的フラグを確認し、両フラグともセットされていない未使用アドレスを検索し、そのアドレスを記憶する。この実施の形態１では、未使用エリアの検索と、ＳＡアドレス検索を同時に実施することによりＳＡ検索・アドレス学習制御の高速化を図っている。

一致検出回路４２１では、選択回路４１１から、該当制御フラグのオーナフラグが有効で、有効フラグ、及び静的フラグの少なくとも一つが有効であると通知を受けると、メモリ制御回路４２０に対して上りＳＡアドレス検索用メモリ３０９からのデータの読み出しを終了するよう制御信号を出力するとともに、ＳＡアドレス検索終了信号を出力端子４１２を介して出力する。

メモリ制御回路４２０は、該制御信号を受信すると、上りＳＡアドレス検索用メモリ３０９からのデータ読みだし制御信号の出力を停止し、ＭＡＣアドレスの一致した当該ＭＡＣアドレス情報の記憶されているアドレスのヒットフラグを１にセットし書き戻す。ヒットフラグのセットが完了すると、上りＳＡアドレス検索制御回路３０８は、次のＳＡアドレス検索指示が入力されるまで待機する。

一方、選択回路４１１から該当制御フラグの有効フラグ、及び静的フラグのどちらも有効ではなかった通知を受けた場合、一致検出回路４２１は、該一致したＭＡＣアドレス情報がエージングで削除された情報と判断し、ＳＡアドレス検索を継続する。具体的には、メモリ制御回路４２０に対してＳＡアドレス検索が終了信号を出力しない。

メモリ制御回路４２０は、上述したようにアドレス発生回路４０７からアドレス情報が入力されると、入力されたアドレス情報に基づいて上りＳＡアドレス検索用メモリ３０９へのデータ読み出し、制御信号を出力端子４１２を介して出力するとともに、上りＳＡアドレス検索用メモリ３０９からのＭＡＣアドレスの読み出しアドレス回数のカウントを開始する。

バケット内の全てのＭＡＣアドレス情報の読み出しが完了すると、メモリ制御回路４２０は、その旨を一致検出回路４２１に出力する。一致検出回路４２１は、上記制御信号をメモリ制御回路４２０から受け取ると、最後に読み出されたＭＡＣアドレス情報の比較結果の通知を確認し、ＭＡＣアドレスがヒットしなかった場合、検索対象のアドレスが記憶されていなかったと判断し、アドレス学習動作に移行する。

検索対象のアドレスが記憶されていた場合、オーナーフラグ、有効フラグ、静的フラグを確認し、記憶されているＭＡＣアドレスが正規のもので、有効であった場合は、ＭＡＣアドレスの一致した当該ＭＡＣアドレス情報の記憶されているアドレスのヒットフラグを１にセットし書き戻し、ＳＡアドレス検索を終了する。

（１Ｅ）検索対象のＭＡＣアドレスの学習動作
以下、ＳＡ検索対象アドレスが記憶されていなかった場合のＭＡＣアドレスの学習動作について説明する。
一致検出回路４２１は、検索対象のバケット内に検索対象のＭＡＣアドレスが記憶されていなかった場合、検索対象のＭＡＣアドレス情報が記憶されていなかった旨を、ＳＡアドレス検索終了信号とともにメモリ制御回路４２０に出力する。

メモリ制御回路４２０は、一致検出回路４２１より上りＳＡアドレス検索用メモリ３０９内に検索対象のＭＡＣアドレス情報が記憶されていない旨の通知を受け取ると、ＭＡＣアドレスの学習動作に入る。具体的には、アドレス学習の対象となるＭＡＣアドレス、ポート、及び制御情報（この実施の形態１は、有効フラグ、及びヒットフラグのみをセットするものとする）を準備するとともに、未使用エリア検出回路４２２から、ＳＡアドレス検索中に確認していたバケット内の空きアドレス情報を読み込む。

空きアドレスがある場合は、アドレス発生回路４０７より出力された上りＳＡアドレス検索用メモリ３０９内のアドレス情報を生成し、アドレス登録要求信号とともに、該生成したアドレス情報、新たに記憶するＭＡＣアドレス情報、ポート情報、及び制御情報を、出力端子４２４を介して、上りＤＡアドレス検索制御回路４０６、下りＤＡアドレス検索制御回路３１４、及び下りＳＡアドレス検索制御回路３１６に出力する。また、空きアドアドレスがない場合は、新たなアドレス登録ができないため、ＭＡＣアドレスの登録を行わずＳＡアドレス検索動作を終了する。

各アドレス検索制御回路へのアドレス学習（アドレス登録）要求信号の出力が完了すると、上りＳＡアドレス検索制御回路３０８は、上りＳＡアドレス検索用メモリ３０９に対してＭＡＣアドレス情報を書き込む。具体的には、先ほど生成した上りＳＡアドレス検索用メモリ３０９のアドレスに基づいて現在記憶されているデータを読み出し、制御情報を確認し、有効フラグ、及び静的フラグが有効ではないこと確認した後、新たに記憶するＭＡＣアドレス情報、ポート情報、及び制御情報（有効フラグ、ヒットフラグ、及びオーナーフラグ）を書き込む。

なお、空きスペースは、未使用エリア検出回路４２２で検出したものであるが、再度、有効フラグ、静的フラグの確認を実施した後、ＭＡＣアドレス等のデータの登録を行う。これは、他のアドレス検索用メモリ制御回路では、アドレス検索用メモリのデータの確認を行い、登録可能か否かを確認した後、検索対象のＭＡＣアドレス情報等を記憶する。

この実施の形態１では、同時に各アドレス検索用メモリの情報を書き換えるため、再度確認するように制御する。

上りＳＡアドレス検索制御回路３０８で検索した検索結果に基づいてアドレス情報を書き換える際、制御フラグの確認を行わず、直接上りＳＡアドレス検索用メモリ３０９のデータを書き換えても、一括に（ほぼ同時に）各アドレス検索用メモリの情報が書き換えられるので、同様の効果を奏することは言うまでもない。

（１Ｆ）アドレス登録要求された際のメモリ制御回路４２０の動作
次に、下りＳＡアドレス検索制御回路３１６からのアドレス登録要求が入力された際の上りＳＡアドレス検索制御回路３０８のメモリ制御回路４２０の動作を説明する。アドレス学習要求信号は、入力端子４０１を介してメモリ制御回路４２０に通知される。

具体的には、下りＳＡアドレス検索の結果、アドレス学習が必要な場合は、下りＳＡアドレス検索制御回路３１６から、アドレス学習要求信号ととともに、上りＳＡアドレス検索用メモリ３０９への書き込みアドレス情報、学習対象のＭＡＣアドレス情報、ポート情報、制御情報、登録／削除登録制御情報が入力される。

メモリ制御回路４２０では、登録／削除登録制御情報が入力されると、現在、上りＳＡアドレス検索の結果、アドレス登録、或いはアドレス削除登録中であるかを確認する。アドレス登録、或いは削除登録中であった場合は、その動作が完了するまで待機する。

上述したように、アドレス学習時の上りＳＡアドレス検索用メモリ３０９へのアクセスの優先順位は、上りＳＡアドレス検索結果に基づくアドレス学習制御（アドレス登録、またはアドレス削除登録制御）、下りＳＡアドレス検索結果に基づくアドレス学習制御、上りＳＡアドレス検索の順番である。

従って、メモリ制御回路４２０は、入力端子４０１を介してアドレス学習要求信号が入力されると、まずは、上りＳＡアドレス検索結果の基づくアドレス学習制御が実施されているか否かを確認する。

上りＳＡアドレス検索結果の基づくアドレス学習制御が実施されていない、或いは実施が完了すると、メモリ制御回路４２０は、下りＳＡアドレス検索結果に基づくアドレス登録動作を開始する。その際、上りＳＡアドレス検索中であった場合は、その動作を一時中断し、アドレス登録動作を開始する。

具体的には、該信号が登録要求であった場合、ＳＡアドレスの検索結果、下りＳＡアドレス検索用メモリ３１７にＭＡＣアドレス情報が記憶されていなかったことを示すため、上りＳＡアドレス検索制御回路３０８は、入力されたメモリアドレスに、入力されたＭＡＣアドレス情報、ポート情報、及び制御情報（なお、オーナーフラグは０で登録）を書き込む。

本実施の形態１では、当該アドレスに記憶されている情報を読み出し、静的フラグ、及び有効フラグを確認し、両フラグともセットされていなかった場合、当該メモリアドレスに入力されたＭＡＣアドレス情報、ポート情報、及び制御情報を書き込む。

一方、いずれかのフラグがセットされていた場合、上りＤＡアドレス検索制御回路３０６の動作でも説明したように、その旨をＣＰＵ（不図示）に通知する。ＣＰＵは、該通知が入力されると、各アドレス検索用メモリのＭＡＣアドレス登録状況がおかしいと判断し、その旨を連想メモリ回路２０４に通知する。

上記ＭＡＣアドレス情報の登録が完了すると、メモリ制御回路４２０は、ＳＡアドレスを検索中にアドレス登録を実施した場合、ＳＡアドレス検索を再開する。一方、ＳＡアドレス検索を実施していなかった場合は、次のＳＡアドレス検索の要求が入力されるまで待機する。

（１Ｇ）削除登録を実施する際のメモリ制御回路４２０の動作
次に、削除登録を実施する際のメモリ制御回路４２０の動作を説明する。
一致検出回路４２１は、ＳＡアドレス検索の結果、検索対象のＭＡＣアドレスが記憶されており、有効フラグ、或いは静的フラグのいずれか一方が有効で、かつオーナーフラグが有効であるにもかかわらず、入力ポート番号が異なる場合、接続機器の接続ポートが変わったと判断し、ＭＡＣアドレスの登録削除制御に入る。

メモリ制御回路４２０は、一致検出回路４２１から削除登録指示を受け取ると、ＭＡＣアドレスの削除登録動作に入る。具体的には、アドレス削除登録の対象となるＭＡＣアドレス、ポート、及び制御情報（例えば、有効フラグ、及びヒットフラグのみをセットするものとする。）を準備する。また、一致検出回路４２１が、上りＳＡアドレス検索用メモリ３０９から読み出したどのアドレスのＭＡＣアドレスデータが一致したかを確認し、削除登録の対象となる上りＳＡアドレス検索用メモリ３０９のアドレスを生成する。

上りＳＡアドレス検索用メモリ３０９のアドレス情報の生成が完了すると、メモリ制御回路４２０は、アドレス登録削除要求信号とともに、該生成したアドレス情報、削除登録を実施するＭＡＣアドレス情報、ポート情報、及び制御情報を、出力端子４２４を介して、上りＤＡアドレス検索制御回路４０６、下りＤＡアドレス検索制御回路３１４、及び下りＳＡアドレス検索制御回路３１６に出力する。

各アドレス検索制御回路へのアドレス登録削除要求信号の出力が完了すると、上りＳＡアドレス検索制御回路３０８は、上りＳＡアドレス検索用メモリ３０９に対してポート情報の更新を実施する。具体的には、先ほど生成した上りＳＡアドレス検索用メモリ３０９のアドレスに基づいて現在記憶されているデータを読み出し、ポート情報、及び制御情報を確認し、オーナーフラグ、及び有効フラグ、静的フラグのいずれかが有効であることを確認した後、ポート情報が一致していない旨を確認する。これら確認処理が終了すると、新たなポート情報、及び制御情報（有効フラグ、ヒットフラグ、及びオーナーフラグ）を書き込む。

なお、この実施の形態１では、上りＳＡアドレス検索時に、上記確認処理を実施しているが、再度、オーナーフラグ、有効フラグ、静的フラグ、及びポート情報の確認を実施後、ポート情報、及び制御情報のデータの更新を行う。これは、他のアドレス検索用メモリ制御回路では、アドレス検索用メモリのデータの確認を行い、本当に削除登録可能かを確認した後、対象のポート情報等を記憶する。また、同時に各アドレス検索用メモリの情報を書き換えるため、再度確認するように制御する。

上りＳＡアドレス検索制御回路３０８で検索した検索結果に基づいてポート情報を書き換える際は、制御フラグの確認を行わず、直接上りＳＡアドレス検索用メモリ３０９のデータを書き換えても、ほぼ同時に各アドレス検索用メモリの情報が書き換えられるので、同様の効果を奏することは言うまでもない。

（１Ｈ）アドレス削除登録要求された際のメモリ制御回路４２０の動作
次に、下りＳＡアドレス検索制御回路３１６からのアドレス削除登録要求が入力された際における、上りＳＡアドレス検索制御回路３０８のメモリ制御回路４２０の動作を説明する。アドレス削除登録要求信号は、入力端子４０１を介してメモリ制御回路４２０に通知される。

下りＳＡアドレス検索の結果、アドレス削除登録が必要な場合、下りＳＡアドレス検索制御回路３１６からアドレス削除登録要求信号とともに、上りＳＡアドレス検索用メモリ３０９への書き込みアドレス情報、学習対象のＭＡＣアドレス情報、ポート情報、制御情報、登録／削除登録制御情報が入力される。削除登録要求信号が入力されると、上りＳＡアドレス検索制御回路３０８は、入力されたメモリアドレスのポート情報、及び制御情報（なお、オーナーフラグは０で登録）を書き換える。

この実施の形態１では、上りＳＡアドレス検索用メモリ３０９から当該アドレスの情報を読み出し、ＭＡＣアドレス情報が一致しているかを確認した後、一致していた場合は、上りＳＡアドレス検索用メモリ３０９にポート情報、及び制御情報を更新したデータを書き込む。

連想メモリ回路２０４では、該通知を受け取ると、アドレス検索用のテーブルを再構築するため、各アドレス検索用メモリに登録されている、静的フラグがセットされていない全てのＭＡＣアドレス情報を削除する。

（１Ｉ）ＭＡＣアドレスの削除登録要求された際のメモリ制御回路４２０の動作
以下、下りＳＡアドレス検索制御回路３１６からＭＡＣアドレスの削除登録要求があった場合の上りＳＡアドレス検索制御回路３０８の動作を説明する。
メモリ制御回路４２０は、登録／削除登録制御情報が入力されると、現在、上りＳＡアドレス検索の結果、アドレス登録、或いはアドレス削除登録中であるかを確認する。アドレス登録、或いは削除登録中であった場合は、その動作が完了するまで待機する。

上りＳＡアドレス検索結果の基づくアドレス学習制御が実施されていない、或いは実施が完了すると、メモリ制御回路４２０は、下りＳＡアドレス検索結果に基づくアドレス削除登録動作を開始する。このとき、上りＳＡアドレス検索中であった場合は、その動作を一時中断し、アドレス登録動作を開始する。

具体的には、該信号が削除登録要求であった場合、ＳＡアドレスの検索結果、下りＳＡアドレス検索用メモリ３１７内に登録されているＭＡＣアドレスのポート情報が更新されたことを示すため、上りＳＡアドレス検索制御回路３０８は、入力されたメモリアドレスに、入力されたポート情報、及び制御情報（なお、オーナーフラグは“０”で登録）を書き込む。

当該アドレスに記憶されている情報を読み出し、ＭＡＣアドレス情報が一致していることを確認するとともに、静的フラグ、及び有効フラグを確認し、少なくとも一つが有効であり、ポート情報が異なることを確認する。これら条件に合えば、当該メモリアドレスに入力されたＭＡＣアドレス情報、ポート情報、及び制御情報を書き込む。

一方、該条件に合わなければ、上りＤＡアドレス検索制御回路３０６の動作でも説明したように、その旨を図示していないＣＰＵに通知する。ＣＰＵでは、該通知が入力されると、各アドレス検索用メモリ内のＭＡＣアドレス登録状況がおかしいと判断し、その旨を連想メモリ回路２０４に通知する。

上記ＭＡＣアドレス情報の削除登録が完了すると、メモリ制御回路４２０は、ＳＡアドレスを検索中に削除登録を実施した場合、ＳＡアドレス検索を再開する。また、ＳＡアドレス検索を実施していなかった場合は、次のＳＡアドレス検索の要求が入力されるまで待機する。

（１Ｊ）不正アクセスに対する動作
次に、ＳＡ検索の結果、検索対象のＭＡＣアドレスが記憶されており、有効フラグ、或いは静的フラグのいずれか一方が有効で、かつオーナーフラグが無効であった場合の動作について説明する。この場合、図２に示すように、当初入力端子２８側に接続されていた機器（基幹ネットワーク５側に接続されていた機器）が、入力端子２１側に接続（光ネットワーク４側に接続）されたことを意味する。

これは、不正に本ネットワークに機器が接続されたことを意味する。従って、この実施の形態１では、上述のようなケースを検出した場合、当該ＭＡＣアドレスを持つ機器が、ネットワークに不正にアクセスしてきたとみなし、基地局１内のデータ送受信装置のＣＰＵ（不図示）に対して、本件を通知するとともに、ポート情報の更新を行わない。

この実施の形態１では、上述のような不正アクセスを確認した場合、不審者からのネットワークへの不正アクセス、或いは攻撃とみなし、基地局１内の図示していないデータ送受信装置は、上記アクセスを上位のネットワークには送信せず破棄するものとする。

上述のようにデータ送受信装置を制御することで、不正なネットワークへのアクセスを、基地局１内で処理することができ、基幹ネットワーク５に対して、不必要なＥｔｈｅｒｎｅｔフレームを送出することなく対処できる効果がある。また、この実施の形態１は、不正アクセスを検出したＭＡＣアドレスについて、しばらくの間エージングの対象とはならないようにヒットフラグを更新するよう構成する。

このように構成することで、本来あるべき上流側から下流側へのアクセスがなく、不正アクセス開始直後、エージングによりＭＡＣアドレスが削除されることがなく、不正アクセスを防ぐことができる効果がある。

同様に、下りＳＡアドレス検索の際に、光ネットワーク４側に接続されていた機器のＭＡＣアドレス情報が入力された場合も、上流からの不正アクセスと判断し、同様の処理を基地局１内の上記データ送受信装置（不図示）が実施すれば、同様の効果を奏することは言うまでもない。

一方、上りＤＡアドレス検索制御回路３０６でアドレス検索が終了すると、連想メモリ回路２０４は、アドレス検索結果（ポート情報及びアドレスがヒットしたかの情報）を、上りブリッジメモリ制御回路２０６に通知するとともに、上りＶＬＡ処理回路２０５に対しても、アドレス検索が終了した旨を通知する。このとき、上記アドレス検索結果も出力する。

上りＶＬＡＮ処理回路２０５は、ＤＡアドレス検索結果が入力されると、アドレス検索結果に基づきＶＬＡＮの付け替え処理等を実施する。上りＶＬＡＮ処理回路２０５でＶＬＡＮの付け替え処理が完了したＭＡＣヘッダ情報は、上りブリッジメモリ制御回路２０６に入力される。

上りブリッジ制御回路２０５では、上りＶＬＡＮ処理回路２０５でＶＬＡＮの付け替え処理が終了すると、ＦＩＦＯメモリ２０３に記憶されているＥｔｈｅｒｎｅｔフレームデータの処理を開始する。具体的には、上りフィルタリング処理回路２０２から出力されるフィルタリング結果に基づき、入力されたＥｔｈｅｒｎｅｔフレームを破棄するか否かを確認する。

破棄する場合は、ＦＩＦＯメモリ２０３よりＥｔｈｅｒｎｅｔフレームデータを読み出し、そのデータを破棄する。同様に連想メモリ回路２０４にて不正アクセスと判断されたＥｔｈｅｒｎｅｔフレームについても同様に破棄する。

上りフィルタリング処理回路２０２で通過と判断されたＥｔｈｅｒｎｅｔフレームは、連想メモリ回路２０４から出力されるＤＡアドレス検索結果に基づき、ブリッジメモリ２５にＶＬＡＮの付け替えを実施した後、記憶する。

この実施の形態１では、ブリッジメモリ２５においてポートごとに記憶するエリアを予め設けておき、Ｅｔｈｅｒｅｔフレームデータを記憶する。よって、上りブリッジメモリ制御回路２０６は、連想メモリ２０４から出力されるＤＡアドレス検索で得られたポート情報に基づいて、入力されたＥｔｈｅｒｎｅｔフレームの書き込みアドレスを生成する。また、ＦＩＦＯメモリ２０３からＥｔｈｅｒｎｅｔフレームを読み出し、ＶＬＡＮを付け替えた後に、バスアービタ回路２１１に入力する。

バスアービタ回路２１１では、上りブリッジメモリ制御回路２０６、及び下りブリッジメモリ制御回路２０７より入力されるブリッジメモリ２５へのデータの書き込み、及び読み出し要求を調停し、ブリッジメモリ２５へのデータの書き込み、及び読み出しを実施する。

なお、ＤＡアドレス検索の結果、アドレス情報がヒットしなかった場合、該当するブリッジメモリ２５の全てのポートの記憶エリアにＥｔｈｅｒｎｅｔフレームを書き込むものとする。

一方、ブリッジメモリ２５からの上りフレームの読み出しは、ＭＡＣ部２６から出力される制御信号（不図示）に基づいて、ブリッジメモリ２５に記憶されているＥｔｈｅｒｎｅｔフレームを読み出す。ブリッジメモリ２５から読み出されたＥｔｈｅｒｎｅｔフレームは、出力端子２１２を介してＭＡＣ部２６に出力される。ＭＡＣ部２６は、誤り検出符号やプリアンブル情報等を付加し、出力端子２７を介して基幹ネットワーク５へＥｔｈｅｒｎｅｔフレームデータを送出する。

（２）下り方向のＥｔｈｅｒｎｅｔフレームデータの送受信動作
次に、図２〜図１０を用いて、実施の形態１の基地局１内のデータ送受信装置による下り方向のＥｔｈｅｒｎｅｔフレームデータの送受信動作について説明する。なお、上り方向と動作が同一なものは、詳細な動作の説明は省略する。

基幹ネットワーク５から入力されたＥｔｈｅｒｎｅｔフレームは、ＭＡＣ部２６で誤り検出等の処理が施された後に、Ｅｔｈｅｒｎｅｔフレームが分離されブリッジ回路２４入力される。以降、上り方向と同様に、下り方向もブリッジ回路２４には、図５に示すように、通常のＥｔｈｅｒｎｅｔフレームが入力されるものとして説明する。

図３を用いて、下り方向のブリッジ回路２４の動作を説明する。
入力端子２１３を介して入力されたＥｔｈｅｒｎｅｔフレームデータは、下りフィルタリング処理回路２１０、及びＦＩＦＯメモリ２０９に入力される。ＦＩＦＯメモリ２０９では、入力されたＥｔｈｅｒｎｅｔフレームのＭＡＣヘッダ部の処理がブリッジ回路２４で終了するまで一次記憶する。

一方、下りフィルタリング処理回路２１０は、入力されたＥｔｈｅｒｎｅｔフレームのＭＡＣヘッダ情報を分離する。そして、分離したＭＡＣヘッダ情報からＭＡＣアドレス情報と予め定められたＭＡＣアドレス情報とを比較し、フィルタリング処理を実施する。

なお、上り方向の場合と同様に、パケット（Ｅｔｈｅｒｎｅｔフレーム）のＣＰＵへの通知、削除等は、上りブリッジメモリ制御回路２０６でブリッジメモリ２５にデータを書き込む際に処理を実施する。

例えば、ＣＰＵへの通知フレームについては、ブリッジメモリ２５の予め定められたアドレスにデータを書き込み、ＣＰＵに対して割り込み制御信号（不図示）を出力し、その旨を通知する。下りフィルタリング処理回路２１０でフィルタリング処理の施されたデータは、連想メモリ回路２０４に入力される。

（２Ａ）連想メモリ回路２０４による下り方向のアドレス検索制御
図４を用いて、連想メモリ回路２０４による下り方向のアドレス検索制御の動作について説明する。連想メモリ回路２０４に入力された下り方向のＭＡＣヘッダ情報は、ＭＡＣアドレス分離回路３１１にて下りＤＡアドレスとＳＡアドレスが分離される。ＭＡＣアドレス分離回路３１１で分離されたＤＡアドレス情報は、ハッシュ値計算回路３１２に入力され、予め定められたハッシュ関数を用いてハッシュ値が算出される。

同様に、ＭＡＣアドレス分離回路Ｃ３１１にて分離されたＳＡアドレス情報は、ハッシュ値計算回路３１３に入力され、予め定められたハッシュ関数を用いてハッシュ値が算出される。図８を用いて、ハッシュ値計算回路３１２計算されたハッシュ値は、下りＤＡアドレス検索回路３１４の動作を説明する。

この実施の形態１では、上りＤＡアドレス検索回路３０６と下りＤＡアドレス検索回路３１４は、同一の回路構成をとる。なお、全てのハッシュ値計算回路は、同一のハッシュ関数を用いてハッシュ値を計算するものとする。

ハッシュ値計算回路３１２で算出されたハッシュ値は、入力端子４０３を介してアドレス発生回路４０７に入力される。アドレス発生回路４０７では、入力されたハッシュ値を元に、アドレス検索を実施するバケットの先頭アドレスを発生する。

なお、下りＤＡアドレス検索用メモリ３１５は、図６に示すように上りＤＡアドレス検索用メモリ３０７と同一の構成をとる。また、１ワードのデータの構成も、図７に示すように、４８ビットのＭＡＣアドレス情報、１２ビットのポート情報、及び４ビットの制御情報の計６４ビットで構成されるものとする。さらに、各制御情報も同一の構成とする。

下りＤＡアドレス検索制御回路３１４では、入力されたハッシュ値を元に下りＤＡアドレス検索用メモリ３１５内のバケットを選択する。具体的には、ハッシュ値計算回路３１２から出力されるハッシュ値のＭＳＢ側から５ビットの値に基づきバケットを選択する。

入力端子４０３を介して入力されたハッシュ値は、アドレス発生回路４０７によりＭＳＢ側より上位５ビットの値が選択され、選択された５ビットの値を元にバケットの先頭アドレスを生成し、メモリ制御回路４０８に出力する。メモリ制御回路４０８では、アドレス発生回路４０７から出力されるアドレス情報を元に下りＤＡアドレス検索用メモリ３１５からのデータ読み出し制御信号を生成する。

上りＤＡアドレス検索と同様に、下りＤＡアドレス検索用メモリ３１５からは、図８に示すように４ワード分のデータを１クロックで読み出すよう制御する。４ワード単位で、下りＤＡアドレス検索用メモリ３１５から読み出されたＭＡＣアドレス情報は、入力端子４０５を介して比較回路４０９ａ〜４０９ｄに入力される。なお、下りＤＡアドレス検索用メモリ３１５から読み出されたポート情報、及び制御フラグ情報は、選択回路４１１に入力される。

比較回路４０９ａ〜４０９ｄでは、下りＤＡアドレス検索用メモリ３１５から読み出されたＭＡＣアドレス情報と、入力端子４０４を介して入力された検索対象となるＤＡアドレス情報とを比較する。この比較の結果、検索対象のＤＡアドレス情報と下りＤＡアドレス検索用メモリ３１５から読み出されたＭＡＣアドレス情報とが一致した場合、一致検出回路４１０にその旨を通知する。

一致検出回路４１０は、比較回路４０９ａ〜４０９ｄから出力される上記信号を監視しており、比較回路４０９からアドレス情報が一致した旨の通知を受け取ると、選択回路４１１に対してアドレス情報が一致したＭＡＣアドレスの記憶されているアドレスから読み出した制御情報を確認するように指示を出す。

選択回路４１１では、一致検出回路４１０から指示を受け取ると、該当制御フラグの有効フラグ、及び静的フラグを確認する。そして、上記有効フラグ、或いは静的フラグの少なくとも一つが有効であった場合は、その旨を一致検出フラグに通知するとともに、アドレス情報が一致したＭＡＣアドレスの記憶されているアドレスから読み出したポート情報を出力端子４１３から出力する。一方、上記有効フラグ、及び静的フラグがどちらとも有効でなかった場合は、エージング動作等で消去された情報と判断して、一致検出回路４１０にその旨を通知する。

一致検出回路４１０は、選択回路４１１から、該当制御フラグの有効フラグ、及び静的フラグの少なくとも一つが有効であると通知を受けると、メモリ制御回路４０８に対して下りＤＡアドレス検索用メモリ３１５からのデータの読み出しを終了するように制御信号を出力するとともに、ＤＡアドレス検索終了信号を出力端子４１２を介して出力する。メモリ制御回路４０８では、該制御信号を受信すると、次のＤＡアドレス検索指示が入力されるまで待機する。

一方、選択回路４１１から該当制御フラグの有効フラグ、及び静的フラグのどちらも有効ではなかった通知を受けた場合は、ＤＡアドレス検索を継続する。また、メモリ制御回路４０８では、アドレス発生回路４０７からアドレス情報が入力されると、下りＤＡアドレス検索用メモリ３１５からのＭＡＣアドレスの読み出しアドレス回数のカウントも開始する。

バケット内の全てのＭＡＣアドレス情報の読み出しが完了すると、その旨を一致検出回路４１０に出力する。一致検出回路４１０は、上記制御信号をメモリ制御回路４０８から受け取ると、最後に読み出されたＭＡＣアドレス情報の比較結果の通知を確認し、ＭＡＣアドレスがヒットしなかった場合は、検索対象のアドレスが記憶されていなかった旨を、ＤＡアドレス検索終了信号とともに出力する。

（２Ｂ）メモリ制御回路４０８によるアドレス学習の動作
次に、メモリ制御回路４０８のアドレス学習時の動作について説明する。
アドレス学習要求信号は、入力端子４０１、及び４０２を介して、メモリ制御回路４０８に通知される。具体的には、上りＳＡアドレス検索の結果、アドレス学習が必要な場合は、入力端子４０１を介して、上りＳＡアドレス検索制御回路３０８から、アドレス学習要求信号とともに、下りＤＡアドレス検索用メモリ３１５への書き込みアドレス情報、学習対象のＭＡＣアドレス情報、ポート情報、制御情報、登録／削除登録制御情報が入力される。

同様に、入力端子４０２を介して、下りＳＡアドレス検索制御回路３１６からアドレス学習要求信号とともに、下りＤＡアドレス検索用メモリ３１５への書き込みアドレス情報、学習対象のＭＡＣアドレス情報、ポート情報、制御情報、登録／削除登録制御情報が入力される。なお、アドレス学習の際のイレギュラーな動作（ＣＰＵに通知する動作）は、上りＤＡアドエス検索時と同一であるので詳細な説明は省略する。

メモリ制御回路４０８では、入力端子４０１、或いは４０２を介して、上記信号が入力されるとアドレス学習を開始する。下りＤＡアドレス検索制御回路３１４における下りＤＡアドレス検索用メモリ３１５へのアクセス制御の優先順位は、上り方向のＤＡアドレス検索の際に述べたのでここでは記載を省略する。

入力端子を介して当該要求信号が入力されると、メモリ制御回路４０８は、ＤＡアドレス検索中の場合、アドレス検索を一時停止してアドレス登録／削除登録制御に入る。ＤＡアドレス検索を実施していなかった場合、そのままアドレス登録／削除登録制御に入る。

アドレス登録の場合は、一致検出回路４１０に対してアドレス登録／削除登録に入る旨を通知するとともに、入力端子を介して入力された下りＤＡアドレス検索用メモリ３１５へのアドレス情報を元にデータを読み出す。アドレス登録要求の場合は、有効フラグ、及び静的フラグがセットされていないかを選択回路４１１で確認した後、セットされていない場合は、ＭＡＣアドレス情報、ポート情報、及び制御情報を下りＤＡアドレス検索用メモリ３１５に書き込む。

一方、セットされていた場合は、上述したＣＰＵ（不図示）に通知し、アドレス検索用メモリの再構築を図るように連想メモリ回路２０４に指示を出す。同様に、削除登録要求の場合は、下りＤＡアドレス検索用メモリ３１５から読み出されたＭＡＣアドレス情報を比較回路４０９にて比較し、一致しているか否かを確認する。

一致していた場合は、ＭＡＣアドレス情報とともに、新しいポート情報、及び制御情報を下りＤＡアドレス検索用メモリ３１５に書き戻す。一致していなかった場合は、上述したように上記ＣＰＵに通知し、アドレス検索用メモリの再構築を図るように連想メモリ回路２０４に指示を出す。

上記ＭＡＣアドレス情報の登録が完了すると、メモリ制御回路４０８は、新たなＭＡＣアドレスの登録／削除登録要求があれば、再度ＭＡＣアドレスの登録／削除登録を実施する。一方、新たな登録／削除登録要求がなければ、ＤＡアドレス検索の状況を確認し、ＤＡアドレス検索が完了していなかった場合は、ＤＡアドレス検索を再開する。ＤＡアドレス検索が完了していた場合は、次のＤＡアドレス検索の要求が入力されるまで待機する。

なお、同時に入力端子にアドレス登録／削除登録要求が入力された場合は、上述したように、入力端子４０１を介して入力される上りＳＡアドレス検索制御回路３０６からの情報に基づいてアドレス登録／削除登録を実施する。

このとき、メモリ制御回路４０８では、両入力端子から入力される上りＤＡアドレス検索用メモリ３０７の書き込みアドレス情報を比較する。一致していなかった場合は、上りＳＡアドレス検索制御回路３０７からの要求処理を完了した後、下りＳＡアドレス検索制御回路３１６から出力される情報に基づいて、アドレス登録／削除登録を実施する。

一方、同じであった場合は、同時に同じアドレスに対してアドレス登録／削除情報が入力されたと判断し、下りＳＡアドレス検索制御回路３１６からの情報を破棄し、新たな要求が入力されるまで待機する。

（２Ｃ）ＳＡアドレスの検索
次に、図１０を用いて、ＳＡアドレス検索時の動作を説明する。
ハッシュ値計算回路３１３で算出されたハッシュ値は、入力端子４０３を介してアドレス発生回路４０７に入力される。アドレス発生回路４０７は、入力されたハッシュ値を元にアドレス情報を生成する。アドレス発生回路４０７にて生成されたアドレス情報は、メモリ制御回路４２０に入力される。メモリ制御回路４２０では、アドレス発生回路４０７から出力されるアドレス情報に基づいて、下りＳＡアドレス検索用メモリ３１７からのデータ読み出し制御信号を生成する。

なお、下りＳＡアドレス検索用メモリ３１７から４ワード単位でデータを読み出すように制御する。４ワード単位で下りＳＡアドレス検索用メモリ３１７から読み出されたＭＡＣアドレス情報は、入力端子４０５を介して比較回路４０９ａ〜４０９ｄに入力される。下りＳＡアドレス検索用メモリ３１７から読み出されたポート情報、及び制御フラグ情報は、選択回路４１１、及び未使用エリア検出回路４２２に入力される。

比較回路４０９ａ〜４０９ｄは、下りＳＡアドレス検索用メモリ３１７から読み出されたＭＡＣアドレス情報と、入力端子４０４を介して入力された検索対象となるＳＡアドレス情報とを比較する。この比較の結果、ＭＡＣアドレス情報が一致した場合、一致検出回路４２１にその旨を通知する。

一致検出回路４２１は、比較回路４０９ａ〜４０９ｄから出力される上記信号を監視しており、比較回路４０９からアドレス情報が一致した旨の通知を受け取ると、選択回路４１１に対して、アドレス情報が一致したＭＡＣアドレスの記憶されているアドレスから読み出した制御情報を確認するように指示を出す。

選択回路４１１では、一致検出回路４２１から指示を受け取ると、該当制御フラグのオーナーフラグ、有効フラグ、及び静的フラグを確認する。上記有効フラグ、或いは静的フラグの少なくとも一つが有効でオーナーフラグがセットされていなかった場合、その旨をＣＰＵに通知し、ＳＡアドレス検索を終了する。

一方、オーナーフラグが有効で、上記有効フラグ、或いは静的フラグの少なくとも一つが有効であった場合は、その旨を一致検出フラグに通知するとともに、アドレス情報が一致したＭＡＣアドレスの記憶されているアドレスから読み出したポート情報とＭＡＣフレームが入力されたポート情報とを比較する。

この比較の結果、同一と判断した場合、ヒットフラグをセットしＳＡアドレス検索を終了する。異なっていた場合は、機器の接続ポートが変わったと判断し、削除登録動作に入る。また、上記有効フラグ、及び静的フラグがどちらとも有効でなかった場合は、エージング動作等で消去された情報と判断して、一致検出回路４２１にその旨を通知する。

未使用エリア検出回路４２２では、上りＳＡアドレス検索用メモリ３０９より読み出された該当制御フラグの有効フラグ、及び静的フラグを確認し、両フラグともセットされていない未使用アドレスを検索し、そのアドレスを記憶する。

一致検出回路４２１は、選択回路４１１から該当制御フラグのオーナーフラグが有効で、有効フラグ、及び静的フラグの少なくとも一つが有効であると通知を受けると、メモリ制御回路４２０に対して、下りＳＡアドレス検索用メモリ３１５からのデータの読み出しを終了するように制御信号を出力するとともに、ＳＡアドレス検索終了信号を出力端子４１２を介して出力する。

メモリ制御回路４２１では、該制御信号を受信すると下りＳＡアドレス検索用メモリ３１７からのデータ読みだし制御信号の出力を停止し、ＭＡＣアドレスの一致した当該ＭＡＣアドレス情報の記憶されているアドレスのヒットフラグを１にセットし書き戻す。
ヒットフラグのセットが完了すると、次のＳＡアドレス検索指示が入力されるまで待機する。

一方、選択回路４１１から該当制御フラグの有効フラグ、及び静的フラグのどちらも有効ではなかった通知を受けた場合は、一致検出回路４２１は、該一致したＭＡＣアドレス情報がエージングで削除された情報と判断し、ＳＡアドレス検索を継続する。

また、メモリ制御回路４２０では、アドレス発生回路４０７からアドレス情報が入力されると、下りＳＡアドレス検索用メモリ３１７からのＭＡＣアドレスの読み出しアドレス回数のカウントも開始する。そして、バケット内の全てのＭＡＣアドレス情報の読み出しが完了すると、その旨を一致検出回路４２１に出力する。

一致検出回路４２１は、上記制御信号をメモリ制御回路４２０より受け取ると、最後に読み出されたＭＡＣアドレス情報の比較結果の通知を確認し、ＭＡＣアドレスがヒットしなかった場合は、検索対象のアドレスが記憶されていなかったと判断し、アドレス学習動作に入る。

検索対象のアドレスが記憶されていた場合は、オーナーフラグ、有効フラグ、静的フラグを確認し、記憶されているＭＡＣアドレスが正規のもので、有効であった場合はＭＡＣアドレスの一致した当該ＭＡＣアドレス情報の記憶されているアドレスのヒットフラグを１にセットし書き戻し、ＳＡアドレス検索を終了する。

（２Ｄ）ＭＡＣアドレスの学習
以下、図１０を用いて、ＳＡ検索対象アドレスが記憶されていなかった場合のＭＡＣアドレスの学習動作について説明する。
一致検出回路４２１は、検索対象のバケット内に検索対象のＭＡＣアドレスが記憶されていなかった場合、検索対象のＭＡＣアドレス情報が記憶されていなかった旨を、ＳＡアドレス検索終了信号とともにメモリ制御回路４２０に出力する。

メモリ制御回路４２０は、一致検出回路４２１から下りＳＡアドレス検索用メモリ３１７に検索対象のＭＡＣアドレス情報が記憶されていない旨の通知を受け取ると、ＭＡＣアドレスの学習動作に入る。具体的には、アドレス学習の対象となるＭＡＣアドレス、ポート、及び制御情報を準備するとともに、未使用エリア検出回路４２２より、ＳＡアドレス検索中に確認していたバケット内の空きアドレス情報を読み込む。

空きアドレスがある場合は、アドレス発生回路４０７から出力された下りＳＡアドレス検索用メモリ３１７のアドレス情報を生成し、アドレス登録要求信号とともに、該生成したアドレス情報、新たに記憶するＭＡＣアドレス情報、ポート情報、及び制御情報を、出力端子４２４を介して、上りＤＡアドレス検索制御回路４０６、下りＤＡアドレス検索制御回路３１４、及び上りＳＡアドレス検索制御回路３０８に出力する。

一方、空きアドアドレスがない場合は、新たなアドレス登録ができないため、この実施の形態１では、ＭＡＣアドレスの登録を行わずＳＡアドレス検索動作を終了する。

各アドレス検索制御回路へのアドレス学習（アドレス登録）要求信号の出力が完了すると、下りＳＡアドレス検索制御回路３１６は、下りＳＡアドレス検索用メモリ３１７に対してＭＡＣアドレス学習制御に入る。具体的には、入力端子４０１から、アドレス登録／削除登録要求が入力されているか否かを確認する。ここで、入力されていない場合は、先ほど生成した下りＳＡアドレス検索用メモリ３１７のアドレスから、現在記憶されているデータを読み出し、制御情報を確認し、有効フラグ、及び静的フラグが有効ではないことを確認した後、新たに記憶するＭＡＣアドレス情報、ポート情報、及び制御情報を書き込む。

なお、上りＳＡアドレス検索の際と同様に、空きスペースは、未使用エリア検出回路４２２で検出したものであるが、再度、有効フラグ、静的フラグの確認を実施後、ＭＡＣアドレス等のデータの登録を行う。上りＳＡアドレス登録／削除登録要求が入力されている場合は、該アドレス登録／削除登録要求の処理を完了した後、アドレス学習を実施する。

（２Ｅ）アドレス登録要求が入力された際のメモリ制御回路４２０の動作
次に、上りＳＡアドレス検索制御回路３０８からのアドレス登録要求が入力された際の下りＳＡアドレス検索制御回路３１６のメモリ制御回路４２０の動作を説明する。
アドレス学習要求信号は、入力端子４０１を介して、メモリ制御回路４２０に通知される。メモリ制御回路４２０では、登録／削除登録制御情報が入力されると、現在、下りＳＡアドレス検索中かを確認する。

上りＳＡアドレス検索中であった場合は、その動作を一時中断し、アドレス登録／削除登録動作を開始する。具体的には、該信号が登録要求であった場合、ＳＡアドレスの検索結果、上りＳＡアドレス検索用メモリ３０９にＭＡＣアドレス情報が記憶されていなかったことを示すため、下りＳＡアドレス検索制御回路３１６は、入力されたメモリアドレスに、入力されたＭＡＣアドレス情報、ポート情報、及び制御情報を書き込む。具体的な、ＭＡＣアドレス情報の書き込み判断は、上りＳＡアドレス検索時と同一であるので詳細な説明は省略する。

（２Ｆ）アドレス学習要求された際の下りＳＡアドレス検索制御回路３１６による動作
次に、同時に上り方向と下り方向のアドレス学習要求が入力された場合の、本実施の形態１における、下りＳＡアドレス検索制御回路３１６の動作を説明する。
基本的な動作は、上りＳＡアドレス検索制御回路３０８の動作と同一であるが、上述したように、ＳＡアドレス検索の結果、同時にアドレス用検索用メモリの同じアドレスに異なるＭＡＣアドレスの情報を書き込むようにアドレス登録要求がくる場合がある。

その際は、メモリ制御回路４２０では、上りＳＡアドレス検索制御回路３０６から出力されるアドレス検索用メモリのアドレス情報を確認する。そして、自ら出力したアドレス情報と同一であった場合は、同時に同じアドレスに対してアドレス登録／削除情報が入力されたと判断し、一旦アドレス登録削除要求は破棄し、新たな空きアドレスを検索し、再度各アドレス検索制御回路に対してアドレス登録／削除登録要求を出力する。

上述のように、下りＳＡアドレス検索制御回路３１６を制御することで、同一のアドレスに異なるＭＡＣアドレスを登録することなく、４つの異なるアドレス検索用メモリを制御することが可能になるという効果がある。

（２Ｇ）削除登録におけるメモリ制御回路４２０の動作
次に、削除登録を実施する際のメモリ制御回路４２０の動作を説明する。
一致検出回路４２１は、ＳＡアドレス検索の結果、検索対象のＭＡＣアドレスが記憶されており、有効フラグ、或いは静的フラグのいずれか一方が有効で、かつオーナーフラグが有効であるにもかかわらず、入力ポート番号が異なる場合、接続機器の接続ポートが変わったと判断し、ＭＡＣアドレスの登録削除制御に入る。

メモリ制御回路４２０は、一致検出回路４２１から削除登録指示を受け取ると、ＭＡＣアドレスの削除登録動作に入る。具体的には、アドレス削除登録の対象となるＭＡＣアドレス、ポート、及び制御情報を準備するとともに、一致検出回路４２１が、下りＳＡアドレス検索用メモリ３１７から読み出したどのアドレスのＭＡＣアドレスデータが一致したかを確認し、削除登録の対象となる上りＳＡアドレス検索用メモリ３０９内のアドレスを生成する。

そして、下りＳＡアドレス検索用メモリ３１７内のアドレス情報の生成が完了すると、アドレス登録削除要求信号とともに、該生成したアドレス情報、削除登録を実施するＭＡＣアドレス情報、ポート情報、及び制御情報を出力端子４２４を介して、上りＤＡアドレス検索制御回路３０６、下りＤＡアドレス検索制御回路３１４、及び上りＳＡアドレス検索制御回路３０８に出力する。

各アドレス検索制御回路へのアドレス登録削除要求信号の出力が完了すると、下りＳＡアドレス検索制御回路３１６は、下りＳＡアドレス検索用メモリ３１７に対してポート情報の更新を実施する。具体的には、先ほど生成した下りＳＡアドレス検索用メモリ３１７のアドレスより現在記憶されているデータを読み出し、ポート情報、及び制御情報を確認し、オーナーフラグ、及び有効フラグ、静的フラグのいずれかが有効であることを確認した後、ポート情報が一致していない旨を確認する。これらの確認処理が終了すると、新たなポート情報、及び制御情報を書き込む。

（２Ｈ）アドレス削除登録要が入力された際のメモリ制御回路４２０の動作
次に、上りＳＡアドレス検索制御回路３０８からのアドレス削除登録要求が入力された際の下りＳＡアドレス検索制御回路３１６内のメモリ制御回路４２０の動作を説明する。
アドレス削除登録要求信号は、入力端子４０１を介してメモリ制御回路４２０に通知される。具体的には、上りＳＡアドレス検索の結果、アドレス削除登録が必要な場合は、上りＳＡアドレス検索制御回路３０８から、アドレス削除登録要求信号とともに、下りＳＡアドレス検索用メモリ３１７への書き込みアドレス情報、学習対象のＭＡＣアドレス情報、ポート情報、制御情報、登録／削除登録制御情報が入力される。

削除登録要求信号が入力されると、下りＳＡアドレス検索制御回路３１６は、入力されたメモリアドレスのポート情報、及び制御情報を書き換える。例えば、下りＳＡアドレス検索用メモリ３１７から当該アドレスの情報を読み出し、ＭＡＣアドレス情報が一致しているか否かを確認した後、一致していた場合は、下りＳＡアドレス検索用メモリ３１９にポート情報、及び制御情報を更新したデータを書き込む。一致していなかった場合は、その旨を上記ＣＰＵに通知する。

（２Ｉ）不正アクセスの確認時の処理
次に、ＳＡアドレス検索の結果、検索対象のＭＡＣアドレスが記憶されており、有効フラグ、或いは静的フラグのいずれか一方が有効で、かつオーナーフラグが無効であった場合の動作について説明する。この場合、当初、入力端子２１側に接続されていた機器（光ネットワーク４側に接続されていた機器）が、入力端子２８側に接続（基幹ネットワーク５側に接続）されたことを意味する。これは、不正に本ネットワークに機器が接続されたことを意味する。

従って、上述のようなケースを検出した場合、上りＳＡアドレス検索時と同様に、当該ＭＡＣアドレスを持つ機器がネットワークに不正にアクセスしてきたとみなし、上記ＣＰＵ（不図示のデータ送受信装置のＣＰＵ）に対して本件を通知するとともに、ポート情報の更新を行わない。

また、上述のような不正アクセスを確認した場合は、不審者からのネットワークへの不正アクセス、或いは攻撃とみなし、基地局１内の上記データ送受信装置は、このアクセスを上位のネットワークには送信せず、破棄するものとする。

一方、下りＤＡアドレス検索制御回路３１４でのアドレス検索が終了すると、連想メモリ回路２０４は、アドレス検索結果（ポート情報、及びアドレスがヒットしたかの情報）を、下りブリッジメモリ制御回路２０７に通知するとともに、下りＶＬＡ処理回路２０８に対しても、アドレス検索が終了した旨を通知する。その際、上記アドレス検索結果も出力する。

下りＶＬＡＮ処理回路２０８は、ＤＡアドレス検索結果が入力されると、アドレス検索結果に基づいて、ＶＬＡＮの付け替え処理等を実施する。下りＶＬＡＮ処理回路２０８でＶＬＡＮの付け替え処理が完了したＭＡＣヘッダ情報は、下りブリッジメモリ制御回路２０７に入力される。

下りブリッジ制御回路２０５では、下りＶＬＡＮ処理回路２０８でＶＬＡＮの付け替え処理が終了すると、ＦＩＦＯメモリ２０９に記憶されているＥｔｈｅｒｎｅｔフレームデータの処理を開始する。具体的には、下りフィルタリング処理回路２１０から出力されるフィルタリング結果に基づき、入力されたＥｔｈｅｒｎｅｔフレームを破棄するか否かを確認する。

破棄する場合は、ＦＩＦＯメモリ２０９からＥｔｈｅｒｎｅｔフレームデータを読み出し、そのデータを破棄する。同様に、連想メモリ回路２０４で不正アクセスと判断されたＥｔｈｅｒｎｅｔフレームについても同様に破棄する。

下りフィルタリング処理回路２１０で通過と判断されたＥｔｈｅｒｎｅｔフレームは、連想メモリ回路２０４から出力されるＤＡアドレス検索結果に基づき、ブリッジメモリ２５にＶＬＡＮの付け替えを実施した後、記憶する。

下りブリッジメモリ制御回路２０６は、連想メモリ２０４から出力されるＤＡアドレス検索で得られたポート情報に基づいて、入力されたＥｔｈｅｒｎｅｔフレームの書き込みアドレスを発生し、ＦＩＦＯメモリ２０９からＥｔｈｅｒｎｅｔフレームを読み出して、ＶＬＡＮを付け替えた後に、バスアービタ回路２１１に入力する。

バスアービタ回路２１１では、上りブリッジメモリ制御回路２０６、及び下りブリッジメモリ制御回路２０７から入力されるブリッジメモリ２５へのデータの書き込み、及び読み出し要求を調停し、ブリッジメモリ２５へのデータの書き込み、及び読み出しを実施する。

なお、ＤＡアドレス検索の結果、アドレス情報がヒットしなかった場合、この実施の形態１では、該当するブリッジメモリ２５の全てのポートの記憶エリアにＥｔｈｅｒｎｅｔフレームを書き込むものとする。

一方、ブリッジメモリ２５からの上りフレームの読み出しは、ＭＡＣ部２３から出力される制御信号（不図示）に基づいて、ブリッジメモリ２５に記憶されているＥｔｈｅｒｎｅｔフレームを読み出す。ブリッジメモリ２５より読み出されたＥｔｈｅｒｎｅｔフレームは出力端子２１２を介してＭＡＣ部２３に出力される。ＭＡＣ部２３は、誤り検出符号やＬＬＩＤ情報等を付加し、出力端子２２を介して光ネットワーク４へＥｔｈｅｒｎｅｔフレームデータを送出する。

以上のように、この実施の形態１によれば、検索対象のＭＡＣアドレスから算出したハッシュ値に対応するバケットを選択し、選択された連想メモリのバケットから所定数の情報を一括して読み出し、検索対象のＭＡＣアドレスに対応するポート情報等を検索するとともに、検索されたＭＡＣアドレス及びこれに関連付けられたポート情報等を連想メモリに登録するにあたり、検索対象のＭＡＣアドレスに一致する情報が連想メモリに記憶されていないと判定されると、検索が実行された複数のバケット内の同一の空き領域アドレスに対して一括に、ＭＡＣアドレス及びポート情報等を書き込む。このように、アドレス検索用メモリを複数個配置し、アドレス学習にあたり、複数配置されたアドレス検索用メモリを空き領域に対して一括に（ほぼ同時に）アドレス学習することにより、１０Ｇｂｐｓで送受信されるＥｔｈｅｒｎｅｔフレームを所定の処理速度でアドレス検索が実施できるとともに、バケットサイズも大きくとることができる。

また、この実施の形態１によれば、アドレス検索用メモリから並列に読み出すデータ数を、必要以上に大きくとる必要がないので、ＬＳＩ化を図る際、配線数が大きくなり、回路規模に比べてＬＳＩサイズが大きくなってしまうことがない。複数個のＭＡＣアドレス情報を同時に読み出し、ＭＡＣアドレスの一致判定を行う場合、複数のＭＡＣアドレスの中から一致した情報を特定する場合も、同時に読み出すＭＡＣアドレス数が少ないため、処理時間を最小に抑えることができる。

さらに、この実施の形態１によれば、オーナーフラグを用いることで、外部からの不正なアクセスに対しても、検出し処理することができる。

また、ＳＡアドレス検索の結果、新たに登録するＭＡＣアドレスの登録アドレスをＳＡ検索の際に、同時に確認するよう構成するので、ＳＡアドレス検索の結果、ＭＡＣアドレスの登録が必要な場合、再度ＳＡアドレス検索用メモリ内の空きアドレスを検索しなくてよい。このため、不必要にＳＡアドレス検索用メモリをアクセスすることなく、また、高速化を図ることができる。

さらに、アドレス登録時に、各アドレス検索用メモリへの書き込みアドレスを、ＭＡＣアドレス情報等と一緒に出力することで、各アドレス検索用制御回路で再度、登録アドレスを検索する必要がない。

また、全てのアドレス検索用メモリ内のＭＡＣアドレス情報とポート情報は同じとなるので、削除登録についても対象のＭＡＣアドレスが記憶されているアドレス検索用メモリ内のアドレス情報を出力するだけで、アドレス検索制御回路が、新たに削除登録を実施するＭＡＣアドレスを検索する必要がなく、アドレス検索時間の短縮を図ることができる。具体的には、アドレス検索用メモリからのデータの読み出し、及び対象アドレスへの新規データの書き込みの２クロックでアドレス登録、或いはアドレス削除登録を実施することができる。

この実施の形態１では、ＤＡアドレス検索用メモリ、及びＳＡアドレス検索用メモリをそれぞれ２個配置するように構成したが、これに限るものではなく、例えばＤＡアドレス検索用メモリとＳＡ検索用メモリとをそれぞれ一個ずつ設けてもよい。

また、ルータ装置等、複数のポートが独立に設けられているような装置では、ポートごとに連想メモリ装置を配置し、各ポートでのＳＡアドレス検索の結果、アドレス登録、或いは削除登録が必要な場合、複数配置された連想メモリ装置内のアドレス情報を、ほぼ同時に変えるよう制御すれば同様の効果を奏する。

さらに、複数の連想メモリ装置でＳＡアドレス検索を実施し、ＳＡアドレス検索の結果、複数の連想装置から同時にアドレス学習要求がきた場合、予めアドレス学習の際の優先順位を決めておき、その優先順位に基づき、アドレス学習を実施するよう構成する。このようにすることで、各連想メモリ装置内のアドレス検索用メモリ内のＭＡＣアドレス情報及びポート情報は同じとなり、上記実施の形態１と同様に、アドレス学習要求に対して、各アドレス検索制御回路が、空きアドレス等を検索する必要がなく、高速化を図ることができる。

なお、上記実施の形態１では、光ネットワーク４と基幹ネットワーク５を中継する光を用いた通信装置について説明したが、これに限るものではなく、高速ＰＬＣや無線ＬＡＮ、ＵＷＢ、高速Ｅｔｈｅｒｎｅｔ通信方式を採用する他の伝送方式を採用しても、本発明の連想メモリ装置を適用でき、同様の制御によって同様の効果を得ることができる。

また、上記実施の形態１では、各アドレス検索制御装回路によるアドレス検索用メモリへのアクセス制御の優先順位を上述のように設定する場合を示したが、これに限定されるものではない。本発明の趣旨から逸脱しない範囲で予め定められた順で制御すれば、同様の効果が得られる。

この発明の実施の形態１による連想メモリ装置を適用した光通信ネットワークシステムの構成を概略的に示す図である。図１中の基地局内のデータ送受信装置の構成を示すブロック図である。図２中のブリッジ回路の構成を示すブロック図である。図３中の連想メモリ回路の構成を概略的に示すブロック図である。ＭＡＣフレームの構成例を示す図である。図４中の連想メモリ回路内の各アドレス検索用メモリの構成を概略的に示す図である。図６中のアドレス検索用メモリに記憶する、ＭＡＣアドレス情報、ポート情報及び制御情報の記憶フォーマットの一例を示す図である。図６中のアドレス検索用メモリから、ＭＡＣアドレス情報、ポート情報及び制御情報を読み出す際のデータ読み出しフォーマットの一例を示す図である。図４中の上りＤＡアドレス検索制御回路の構成を概略的に示すブロック図である。図４中の上りＳＡアドレス検索制御回路の構成を概略的に示すブロック図である。

符号の説明

１基地局、２ａ〜２ｃホームゲートウェイ、３ａ〜３ｃコンピュータ、４光ネットワーク、５，７基幹ネットワーク、６インターネット網、８プロバイダのサーバ、９ａ〜９ｃ宅内ネットワーク、２１，２８，２００，２１３，３０１，３０２，４０１，４０２，４０３，４０４，４０５，４０６入力端子、２２，２８，２０１，２１２，３１０，３１８，４１２，４１３，４１４，４２４出力端子、２３，２６ＭＡＣ部、２４ブリッジ回路、２５ブリッジメモリ、２０２上りフィルタリング処理回路、２０３，２０９ＦＩＦＯメモリ、２０４連想メモリ回路、２０５上りＶＬＡＮ処理回路、２０６上りブリッジメモリ制御回路、２０７下りブリッジメモリ制御回路、２０８下りＶＬＡＮ処理回路、２１０下りフィルタリング処理回路、２１１バスアービタ回路、３０３，３１１ＭＡＣアドレス分離回路、３０４，３０５，３１２，３１３ハッシュ値計算回路（ハッシュ演算部）、３０６上りＤＡアドレス検索制御回路（書き込み処理部、検索部、制御部）、３０７上りＤＡアドレス検索用メモリ（連想メモリ）、３０８上りＳＡアドレス検索制御回路（書き込み処理部、検索部、制御部）、３０９上りＳＡアドレス検索用メモリ（連想メモリ）、３１４下りＤＡアドレス検索制御回路（書き込み処理部、検索部、制御部）、３１５下りＤＡアドレス検索用メモリ（連想メモリ）、３１６下りＳＡアドレス検索制御回路（書き込み処理部、検索部、制御部）、３１７下りＳＡアドレス検索用メモリ（連想メモリ）、４０７アドレス発生回路、４０８，４２０メモリ制御回路（制御部）、４０９ａ〜４０９ｄ比較回路、４１０，４２１一致検出回路、４１１選択回路、４２２未使用エリア検出回路（空き領域検出部）。

Claims

キー情報に関連付けて連想情報を記憶する複数のバケットに分割された少なくとも２個以上の連想メモリを備えた連想メモリ装置において、
検索対象のキー情報からハッシュ値を算出するハッシュ演算部と、
前記複数の連想メモリのバケットのうち、前記ハッシュ演算部で検索対象のキー情報から算出した該ハッシュ値に対応するバケットを選択する選択部と、
前記選択部で選択された連想メモリのバケットから所定数の情報を一括して読み出し、前記検索対象のキー情報に対応する連想情報を検索する検索部と、
バケット内の空き領域アドレスを検出する空き領域検出部と、
連想メモリのバケットへ情報の書き込みを行う書き込み処理部と、
前記検索部で検索対象のキー情報に一致する情報が前記連想メモリに記憶されていないと判定されると、前記検索部によって検索が実行された複数のバケット内の前記空き領域検出部で検出された同一の空き領域アドレスに対して一括に、前記キー情報及びその連想情報を書き込むように前記書き込み処理部を制御する制御部とを備えたことを特徴とする連想メモリ装置。
連想メモリは、連想メモリ毎の各バケットにおける連想情報の登録状況を示す制御情報をキー情報に関連付けて記憶し、
制御部は、検索部により検索対象のキー情報と一致する連想情報が前記連想メモリに記憶されていると判定されると、検索の際に選択された前記連想メモリのバケット内の前記キー情報に対応する制御情報を、前記検索の結果に応じて書き換えるように書き込み処理部を制御することを特徴とする請求項１記載の連想メモリ装置。
連想メモリは、キー情報に対応する連想情報を登録する学習用メモリと前記キー情報に対応する連想情報の検索用メモリとから構成されることを特徴とする請求項１または請求項２記載の連想メモリ装置。
制御部は、検索部で検索されたキー情報及びその連想情報を連想メモリに登録するにあたり、前記キー情報に対応する連想情報の使用の有無を示す制御情報を設定してから書き込みするように書き込み処理部を制御することを特徴とする請求項１から請求項３のうちのいずれか１項記載の連想メモリ装置。