JP2009253142A - Semiconductor element, manufacturing method thereof and electronic device equipped with the semiconductor element - Google Patents

Semiconductor element, manufacturing method thereof and electronic device equipped with the semiconductor element Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor element in which the electrical, physical properties and stability are improved. <P>SOLUTION: The semiconductor element 10 comprises a substrate 1 and a semiconductor layer 5 disposed so as to overlap on the substrate 1, wherein the semiconductor layer 5 comprises a binder resin 2 and first fine particles 3 dispersed in the binder resin 2 and made of at least one or more kinds of oxide semiconductors. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体素子及びその製造方法と、該半導体素子を備えた電子デバイスに関する。より詳しくは、電気物性及び安定性の向上を図った半導体素子及びその製造方法と、該半導体素子を備えたダイオードやトランジスタ等の電子デバイスに関する。   The present invention relates to a semiconductor device, a method for manufacturing the same, and an electronic device including the semiconductor device. More specifically, the present invention relates to a semiconductor element with improved electrical properties and stability, a manufacturing method thereof, and an electronic device such as a diode or a transistor including the semiconductor element.

近年、フレキシブルな樹脂基板上に電子デバイスを印刷法や塗布法等の低エネルギー製造プロセスで作製しようという試みが盛んになされている。例えば特許文献１〜７にあるように、導電性高分子や有機半導体を用いて塗布フレキシブル電子デバイスを作製する試みは盛んになされている。
様々な形態の情報端末や情報家電が要求されている中、半導体はより高速に動作し、長期間安定であり、且つ低環境負荷であることが必要となる。一方で、現在主流として用いられているシリコン半導体に低エネルギー製造プロセスを適応することは困難であり、現在注目されている導電性高分子や有機半導体は電気物性や安定性の面で未だ不十分である。
特開２００７−３２４２０１号公報 特開２００７−１６５９００号公報 特開２００７−２０１０５６号公報 特開２００７−１３４５４７号公報 特開２００７−３０５８３２号公報 特開２００７−２３４９４２号公報 特開２００７−２２０７０１号公報 In recent years, attempts have been actively made to produce electronic devices on a flexible resin substrate by a low energy manufacturing process such as a printing method or a coating method. For example, as disclosed in Patent Documents 1 to 7, attempts to produce a coated flexible electronic device using a conductive polymer or an organic semiconductor are actively made.
While various types of information terminals and information home appliances are required, semiconductors are required to operate at higher speeds, be stable for a long period of time, and have a low environmental load. On the other hand, it is difficult to apply low energy manufacturing processes to silicon semiconductors that are currently used as mainstream, and conductive polymers and organic semiconductors that are currently attracting attention are still insufficient in terms of electrical properties and stability. It is.
JP 2007-324201 A JP 2007-165900 A JP 2007-201056 A JP 2007-134547 A JP 2007-305832 A JP 2007-234842 A JP 2007-220701 A

本発明は、上記事情に鑑みてなされたものであって、電気物性、及び安定性の向上を図った半導体素子を提供することを第一の目的とする。
また、電気物性、及び安定性の向上が図れ、かつ、低エネルギー製造プロセスを適応した半導体素子の製造方法を提供することを第二の目的とする。 The present invention has been made in view of the above circumstances, and a first object of the present invention is to provide a semiconductor device with improved electrical properties and stability.
It is a second object of the present invention to provide a method for manufacturing a semiconductor device that can improve electrical properties and stability and that is adapted to a low energy manufacturing process.

上記目的を達成するために、請求項１に係る発明の半導体素子は、基板と、前記基板に重ねて配された半導体層とからなる半導体素子であって、前記半導体層は、バインダー樹脂と、前記バインダー樹脂中に分散された少なくとも１種類以上の半導体からなる第一微粒子とから構成されていることを特徴とする。   In order to achieve the above object, a semiconductor element of the invention according to claim 1 is a semiconductor element comprising a substrate and a semiconductor layer disposed on the substrate, the semiconductor layer comprising a binder resin, It is comprised from the 1st microparticles | fine-particles which consist of at least 1 or more types of semiconductor disperse | distributed in the said binder resin, It is characterized by the above-mentioned.

また、請求項２に係る発明の半導体素子は、請求項１に記載の半導体素子において、前記第一微粒子が、酸化亜鉛、酸化スズ、酸化チタン、酸化銀、酸化銅、酸化インジウム、酸化タングステン、及び酸化インジウムガリウム亜鉛からなる群から選択される少なくとも１以上であることを特徴とする。   The semiconductor element of the invention according to claim 2 is the semiconductor element according to claim 1, wherein the first fine particles are zinc oxide, tin oxide, titanium oxide, silver oxide, copper oxide, indium oxide, tungsten oxide, And at least one selected from the group consisting of indium gallium zinc oxide.

また、請求項３に係る発明の半導体素子は、請求項１または２に記載の半導体素子において、前記半導体層は、更に前記第一微粒子とは異なる電子吸引性もしくは電子供与性を有した半導体からなる第二微粒子が添加されてなることを特徴とする。   The semiconductor element of the invention according to claim 3 is the semiconductor element according to claim 1 or 2, wherein the semiconductor layer is made of a semiconductor having an electron-withdrawing property or electron-donating property different from that of the first fine particles. The second fine particles to be added are added.

また、請求項４に係る発明の半導体素子は、請求項３に記載の半導体素子において、前記半導体層は、前記第一微粒子と第二微粒子との混合比の調節により、キャリア密度及び多数キャリアの極性が制御されていることを特徴とする。   According to a fourth aspect of the present invention, there is provided the semiconductor element according to the third aspect, wherein the semiconductor layer has a carrier density and a majority carrier concentration by adjusting a mixing ratio of the first fine particles and the second fine particles. The polarity is controlled.

また、請求項５に係る発明の半導体素子は、請求項１乃至４のいずれかに記載の半導体素子において、前記基板は可撓性を有することを特徴とする。   According to a fifth aspect of the present invention, there is provided a semiconductor device according to any one of the first to fourth aspects, wherein the substrate has flexibility.

また、請求項６に係る発明の半導体素子の製造方法は、基板と、前記基板に重ねて配された半導体層とからなり、前記半導体層は、バインダー樹脂と、前記バインダー樹脂中に分散された少なくとも１種類以上の半導体からなる第一微粒子とから構成されている半導体素子の製造方法であって、バインダー樹脂中に前記第一微粒子を分散させて半導体層を形成する工程、前記半導体層を前記基板に重ねて塗布する工程、および前記半導体層を加圧処理する工程、を有していることを特徴とする。   According to a sixth aspect of the present invention, there is provided a method for manufacturing a semiconductor element comprising a substrate and a semiconductor layer disposed on the substrate, wherein the semiconductor layer is dispersed in a binder resin and the binder resin. A method for producing a semiconductor element comprising first fine particles comprising at least one kind of semiconductor, wherein the semiconductor layer is formed by dispersing the first fine particles in a binder resin. It has the process of apply | coating on a board | substrate, and the process of pressurizing the said semiconductor layer, It is characterized by the above-mentioned.

また、請求項７にかかる発明の電子デバイスは、請求項１〜５のいずれかに記載の半導体素子を備えたことを特徴とする。   According to a seventh aspect of the present invention, an electronic device includes the semiconductor element according to any one of the first to fifth aspects.

また、請求項８に係る発明の電子デバイスは、請求項７に記載の電子デバイスにおいて、前記電子デバイスがショットキー接合型ダイオードであることを特徴とする。   An electronic device according to an eighth aspect of the present invention is the electronic device according to the seventh aspect, wherein the electronic device is a Schottky junction diode.

また、請求項９に係る発明の電子デバイスは、請求項７に記載の電子デバイスにおいて、前記電子デバイスがｐｎ接合型ダイオード素子であることを特徴とする。   An electronic device according to a ninth aspect of the present invention is the electronic device according to the seventh aspect, wherein the electronic device is a pn junction type diode element.

また、請求項１０に係る発明の電子デバイスは、請求項７に記載の電子デバイスにおいて、前記電子デバイスが、トランジスタであることを特徴とする。   An electronic device according to a tenth aspect of the present invention is the electronic device according to the seventh aspect, wherein the electronic device is a transistor.

本発明の半導体素子によれば、バインダー樹脂中に分散された第一微粒子を構成する半導体の種類や混合比、または第一微粒子の粒径や形を適宜調節することによって、半導体素子の電気物性や安定性の向上を図ることができる。
また、本発明の半導体素子の製造方法によれば、塗布法や印刷法により、フレキシブルな電子デバイスを作製することが可能となり、安価に大量に電子デバイスを供給することができる。また、塗布法や印刷法などの低エネルギー製造プロセスを適応できるため、低環境負荷な工程で電子デバイスを作製することができる。 According to the semiconductor element of the present invention, the electrical properties of the semiconductor element can be adjusted by appropriately adjusting the type and mixing ratio of the semiconductors constituting the first fine particles dispersed in the binder resin, or the particle size and shape of the first fine particles. And stability can be improved.
In addition, according to the method for manufacturing a semiconductor element of the present invention, a flexible electronic device can be manufactured by a coating method or a printing method, and a large number of electronic devices can be supplied at low cost. In addition, since a low-energy manufacturing process such as a coating method or a printing method can be applied, an electronic device can be manufactured with a low environmental load process.

以下、本発明を、図面を参照して詳細に説明するが、本発明はこれに限定されるものではなく、本発明の主旨を逸脱しない範囲において種々の変更が可能である。   Hereinafter, the present invention will be described in detail with reference to the drawings. However, the present invention is not limited thereto, and various modifications can be made without departing from the gist of the present invention.

図１は、本発明の第１実施形態に係る半導体素子を模式的に示した断面図である。
本発明の半導体素子１０Ａ（１０）は、基板１と、基板１に重ねて配された半導体層５とから概略構成されている。また半導体層５は、バインダー樹脂２と、バインダー樹脂２中に分散された少なくとも１種類以上の半導体からなる第一微粒子３とから構成されている。以下、それぞれについて詳細に説明する。 FIG. 1 is a cross-sectional view schematically showing a semiconductor device according to the first embodiment of the present invention.
The semiconductor element 10 </ b> A (10) of the present invention is schematically configured from a substrate 1 and a semiconductor layer 5 disposed on the substrate 1. The semiconductor layer 5 includes a binder resin 2 and first fine particles 3 made of at least one kind of semiconductor dispersed in the binder resin 2. Hereinafter, each will be described in detail.

基板１としては、通常半導体素子に用いられるものであれば特に限定されず、いかなる物を用いても良い。一般に好適に用いられる物としては、シリコン基板やガラス基板等が挙げられる。また、ポリカーボネート（ＰＣ）、ポリイミド（ＰＩ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリエーテルスルホン（ＰＥＳ）、ポリアリレート（ＰＡＲ）、ポリエーテルエーテルケトン（ＰＥＥＫ）等のプラスチックフィルム基板、グリーンシート等のセラミックスフィルムなど、可撓性のあるフィルム基板等を用いることが出来る。   The substrate 1 is not particularly limited as long as it is usually used for a semiconductor element, and any substrate may be used. In general, examples of materials that are preferably used include silicon substrates and glass substrates. Plastic film substrates such as polycarbonate (PC), polyimide (PI), polyethylene naphthalate (PEN), polyethylene terephthalate (PET), polyethersulfone (PES), polyarylate (PAR), polyetheretherketone (PEEK) A flexible film substrate such as a ceramic film such as a green sheet can be used.

半導体層５は、基板１に重ねて配されており、直接基板１の一面１ａに配されていてもよいし、電極などを介して間接的に基板１の一面１ａに配されていてもよい。この半導体層５は、バインダー樹脂２と、バインダー樹脂２中に分散された少なくとも１種類以上の酸化物半導体からなる第一微粒子３とから構成されている。
半導体層５の厚さとしては特に限定されるものではないが、使用用途により最高の性能を出せるように適宜調節される。トランジスタ用として一般的に好適に用いられるのは０．０５μｍ〜１μｍであり、ダイオード用としては０．０５μｍから１０００μｍである。
また、第一微粒子３とバインダー樹脂２の混合比は特に限定されるものではないが、用途によって最適な性能が出せる濃度に適宜調製される。 The semiconductor layer 5 is disposed so as to overlap the substrate 1 and may be disposed directly on the one surface 1a of the substrate 1, or may be indirectly disposed on the one surface 1a of the substrate 1 via an electrode or the like. . The semiconductor layer 5 includes a binder resin 2 and first fine particles 3 made of at least one oxide semiconductor dispersed in the binder resin 2.
The thickness of the semiconductor layer 5 is not particularly limited, but is appropriately adjusted so as to obtain the best performance depending on the intended use. Generally, 0.05 μm to 1 μm is preferably used for a transistor, and 0.05 μm to 1000 μm for a diode.
Further, the mixing ratio of the first fine particles 3 and the binder resin 2 is not particularly limited, but is appropriately adjusted to a concentration at which optimum performance can be obtained depending on the application.

バインダー樹脂２としては、固化もしくは硬化後可撓性を有し、基板１に対する密着性の高い材料であることが好ましいが、特に材料は限定されない。例えば、アクリル系樹脂、ポリカーボネート、ボリビニルブチラール、ポリスチレン、ポリイミド、ポリエステル、エポキシ系樹脂、導電性高分子材料、シラザン系材料、シロキサン系材料等が好適に用いられる。   The binder resin 2 is preferably a material having flexibility after solidification or curing and having high adhesion to the substrate 1, but the material is not particularly limited. For example, acrylic resin, polycarbonate, polyvinyl butyral, polystyrene, polyimide, polyester, epoxy resin, conductive polymer material, silazane material, siloxane material, and the like are preferably used.

半導体からなる第一微粒子３としては、その形状は特に限定されるものではないが、好適には結晶状、樹枝状、鱗片状、球状、楕円状、もしくはそれらの混合したものが用いられる。
また、第一微粒子３の粒径は特に限定されるものではないが、微細塗布パターンに適応する場合１０μｍ以下の粒径が好適である。 The shape of the first fine particles 3 made of a semiconductor is not particularly limited, but a crystalline shape, a dendritic shape, a scale shape, a spherical shape, an elliptic shape, or a mixture thereof is preferably used.
In addition, the particle size of the first fine particles 3 is not particularly limited, but a particle size of 10 μm or less is suitable when adapted to a fine coating pattern.

また、第一微粒子３を構成する半導体としては、酸化物半導体が好ましい。この酸化物半導体としては、例えば、酸化亜鉛、酸化スズ、酸化チタン、酸化銀、酸化銅、酸化インジウム、酸化タングステン、酸化ニッケル、ＩＧＺＯ(インジウム−ガリウム−亜鉛酸化物)等が好適に用いられる。また、酸化物半導体のほかに、有機半導体を用いてもよい。優れた特性を示す有機半導体として一般的に好適に用いられるものを以下に示す。
アントラセン、テトラセン、ペンタセン、またはその末端が置換されたこれらの誘導体。α−セクシチオフェン。ペリレンテトラカルボン酸二無水物（ＰＴＣＤＡ）およびその末端が置換された誘導体。ナフタレンテトラカルボン酸二無水物（ＮＴＣＤＡ）およびその末端が置換された誘導体。銅フタロシアニン及びその末端がフッ素などで置換された誘導体。中心金属がニッケル、酸化チタン、フッ素化アルミニウム等のフタロシアニン系材料。フラーレン、ルブレン、コロネン、アントラジチオフェンおよびそれらの末端が置換された誘導体。ポリフェニレンビニレン、ポリチオフェン、ポリフルオレン、ポリフェニレン、ポリアセチレンおよびこれらの末端もしくは側鎖が置換された誘導体のポリマー。 Moreover, as a semiconductor which comprises the 1st fine particle 3, an oxide semiconductor is preferable. As this oxide semiconductor, for example, zinc oxide, tin oxide, titanium oxide, silver oxide, copper oxide, indium oxide, tungsten oxide, nickel oxide, IGZO (indium-gallium-zinc oxide) and the like are preferably used. In addition to the oxide semiconductor, an organic semiconductor may be used. In general, organic semiconductors that exhibit excellent characteristics are preferably used.
Anthracene, tetracene, pentacene, or their derivatives substituted at the ends. α-sexual thiophene. Perylenetetracarboxylic dianhydride (PTCDA) and derivatives with substituted ends. Naphthalenetetracarboxylic dianhydride (NTCDA) and derivatives with substituted ends. Copper phthalocyanine and derivatives whose ends are substituted with fluorine or the like. Phthalocyanine materials such as nickel, titanium oxide, and fluorinated aluminum as the central metal. Fullerene, rubrene, coronene, anthradithiophene and derivatives substituted at their ends. Polymers of polyphenylene vinylene, polythiophene, polyfluorene, polyphenylene, polyacetylene, and derivatives in which these terminals or side chains are substituted.

本発明においては、第一微粒子３を構成する半導体の種類や組み合わせ、第一微粒子３の粒径や、第一微粒子３をバインダー樹脂２に混合させる比率を適宜調節することで、簡便に半導体層５の電気物性や安定性の向上を図ることができる。   In the present invention, the semiconductor layer can be easily adjusted by appropriately adjusting the type and combination of the semiconductors constituting the first fine particles 3, the particle size of the first fine particles 3, and the ratio of mixing the first fine particles 3 with the binder resin 2. 5 can be improved in electrical properties and stability.

次に、本発明の半導体素子１０の作製方法に関して説明する。
半導体層５は半導体からなる第一微粒子３をバインダー樹脂２に混合することにより半導体ペーストを作製し、調整された半導体ペーストを基板１に重ねて塗布し、加熱・加圧させることで基板の一面に半導体層５が形成される。あるいは、図２（ａ）に示すように、基板１に重ねてバインダー樹脂２を塗布した後、図２（ｂ）に示すように第一微粒子３をバインダー樹脂２上に配する。その後、図２（ｃ）に示すように加圧ヘッド２１により加圧することで、基板１の一面１ａに半導体層５を形成することができる。 Next, a method for manufacturing the semiconductor element 10 of the present invention will be described.
The semiconductor layer 5 is prepared by mixing the first fine particles 3 made of a semiconductor with the binder resin 2 to produce a semiconductor paste, applying the adjusted semiconductor paste on the substrate 1, heating and pressurizing the surface of the substrate. The semiconductor layer 5 is formed. Alternatively, as shown in FIG. 2A, after the binder resin 2 is applied on the substrate 1, the first fine particles 3 are arranged on the binder resin 2 as shown in FIG. 2B. Thereafter, as shown in FIG. 2C, the semiconductor layer 5 can be formed on the one surface 1 a of the substrate 1 by applying pressure by the pressing head 21.

半導体ペーストを調整する際に用いる有機溶剤は特に限定するものではないが、バインダー樹脂２の溶解性を考慮して適宜選択される。一般的に好適に用いるものとしては、トルエン、メチルエチルケトン、Ｎ−メチル−２−ピロリドン、クロロホルム、テトラヒドロフラン、メタノール、エタノール、アセトン、水、ジメチルホルムアミド、ジメチルスルホキシド、エチルセロソルブ、酢酸エチル、酢酸メチル、及びこれらを混合したものがあげられる。
また、界面活性剤は分散性を高めるために添加しても良いし、電気物性に悪影響を与える場合は添加しなくても良い。 The organic solvent used for adjusting the semiconductor paste is not particularly limited, but is appropriately selected in consideration of the solubility of the binder resin 2. Generally suitable for use are toluene, methyl ethyl ketone, N-methyl-2-pyrrolidone, chloroform, tetrahydrofuran, methanol, ethanol, acetone, water, dimethylformamide, dimethyl sulfoxide, ethyl cellosolve, ethyl acetate, methyl acetate, and The thing which mixed these is mention | raise | lifted.
Further, the surfactant may be added to enhance the dispersibility, or may not be added if it adversely affects the electrical properties.

半導体ペースト（半導体層５）やバインダー樹脂２を基板１に重ねて塗布する際の方法は特に限定されないが、一般的に好適な方法として凸版印刷法、凹版印刷法、平版印刷法、グラビア印刷法、オフセット印刷法、スクリーン印刷法、インクジェット法、ディスペンシング法、ドクターブレード法、スピンコート法、キャスティング法、ディップコート法等が用いられる。   A method for applying the semiconductor paste (semiconductor layer 5) or the binder resin 2 on the substrate 1 is not particularly limited, but generally suitable methods include a relief printing method, an intaglio printing method, a lithographic printing method, and a gravure printing method. An offset printing method, a screen printing method, an ink jet method, a dispensing method, a doctor blade method, a spin coating method, a casting method, a dip coating method, and the like are used.

加圧ヘッド２５による加熱温度、加圧圧力の範囲は特に限定されるものではないが、バインダー樹脂２や基板１の耐熱性、耐圧、配線の最適膜厚、配線の表面平滑性等を考慮して適宜調節される。一般的に好適には、加熱温度は２００℃以下、加圧圧力は０．１ＭＰａから１００Ｍｐａの範囲である。
加圧ヘッド２５が導電層５と接する面２５ａの形状は特に限定されるものではないが、平面状、球面状、曲面状、線状、点状のものが好適に用いられる。
加圧ヘッド２５の材質も特に限定されるものではないが、一般的に好適には、ゴム、プラスチック、テフロン（登録商標）、鉄、ステンレス、アルミニウム、銅等が用いられる。 The ranges of the heating temperature and pressure applied by the pressure head 25 are not particularly limited, but the heat resistance, pressure resistance, optimum wiring thickness, wiring surface smoothness, etc. of the binder resin 2 and the substrate 1 are taken into consideration. Is adjusted accordingly. In general, the heating temperature is preferably 200 ° C. or less, and the pressurizing pressure is in the range of 0.1 MPa to 100 MPa.
The shape of the surface 25a where the pressure head 25 is in contact with the conductive layer 5 is not particularly limited, but a flat shape, a spherical shape, a curved surface shape, a linear shape, or a dot shape is preferably used.
The material of the pressure head 25 is not particularly limited, but generally, rubber, plastic, Teflon (registered trademark), iron, stainless steel, aluminum, copper, or the like is preferably used.

＜第２実施形態＞
図３は、本発明の第２実施形態に係る半導体素子１０Ｂを模式的に示した断面図である。
本実施形態が第１実施形態と異なる点は、更に半導体層５中に、第一微粒子３とは異なる電子吸引性もしくは電子供与性を有した半導体からなる第二微粒子４が添加されている点である。 Second Embodiment
FIG. 3 is a cross-sectional view schematically showing a semiconductor element 10B according to the second embodiment of the present invention.
This embodiment is different from the first embodiment in that the semiconductor layer 5 is further added with the second fine particles 4 made of a semiconductor having an electron withdrawing property or electron donating property different from the first fine particles 3. It is.

第二微粒子４としては、第一微粒子３とは異なる電子吸引性もしくは電子供与性を有した半導体からなるもので、例えば、酸化物半導体や有機半導体が挙げられる。酸化物半導体としては、例えば、酸化亜鉛、酸化スズ、酸化チタン、酸化銀、酸化銅、酸化インジウム、酸化タングステン、酸化ニッケル、ＩＧＺＯ(インジウム−ガリウム−亜鉛酸化物)等が挙げられる。
また、有機半導体としては、例えば以下に示すものが挙げられる。アントラセン、テトラセン、ペンタセン、またはその末端が置換されたこれらの誘導体。α−セクシチオフェン。ペリレンテトラカルボン酸二無水物（ＰＴＣＤＡ）およびその末端が置換された誘導体。ナフタレンテトラカルボン酸二無水物（ＮＴＣＤＡ）およびその末端が置換された誘導体。銅フタロシアニン及びその末端がフッ素などで置換された誘導体。中心金属がニッケル、酸化チタン、フッ素化アルミニウム等のフタロシアニン系材料。フラーレン、ルブレン、コロネン、アントラジチオフェンおよびそれらの末端が置換された誘導体。ポリフェニレンビニレン、ポリチオフェン、ポリフルオレン、ポリフェニレン、ポリアセチレンおよびこれらの末端もしくは側鎖が置換された誘導体のポリマー。 The second fine particles 4 are made of a semiconductor having an electron withdrawing property or electron donating property different from that of the first fine particles 3, and examples thereof include an oxide semiconductor and an organic semiconductor. Examples of the oxide semiconductor include zinc oxide, tin oxide, titanium oxide, silver oxide, copper oxide, indium oxide, tungsten oxide, nickel oxide, and IGZO (indium-gallium-zinc oxide).
Examples of organic semiconductors include those shown below. Anthracene, tetracene, pentacene, or their derivatives substituted at the ends. α-sexual thiophene. Perylenetetracarboxylic dianhydride (PTCDA) and derivatives with substituted ends. Naphthalenetetracarboxylic dianhydride (NTCDA) and derivatives with substituted ends. Copper phthalocyanine and derivatives whose ends are substituted with fluorine or the like. Phthalocyanine materials such as nickel, titanium oxide, and fluorinated aluminum as the central metal. Fullerene, rubrene, coronene, anthradithiophene and derivatives substituted at their ends. Polymers of polyphenylene vinylene, polythiophene, polyfluorene, polyphenylene, polyacetylene, and derivatives in which these terminals or side chains are substituted.

このように、半導体層５中に第二微粒子４を添加し、第一微粒子３と第二微粒子４との混合比を適宜調節することで、本実施形態における半導体層５内のキャリア密度や多数キャリアの極性を制御することが可能となる。このようにキャリア密度や多数キャリアの極性を制御可能にすることで、様々な特性の半導体層を簡便に調製できる。   As described above, by adding the second fine particles 4 to the semiconductor layer 5 and appropriately adjusting the mixing ratio of the first fine particles 3 and the second fine particles 4, the carrier density and many in the semiconductor layer 5 in this embodiment are adjusted. It becomes possible to control the polarity of the carrier. Thus, by making it possible to control the carrier density and the polarity of majority carriers, semiconductor layers having various characteristics can be easily prepared.

＜ショットキー型ダイオード＞
図４は、本発明の半導体素子１０を適用したショットキー型ダイオード４０を模式的に示した断面図である。
ショットキー型ダイオード４０は、本発明の半導体素子において、半導体層５が基板１上に配された下部電極４６を介して基板１に重ねて配され、この半導体層５上に上部電極４７がさらに配されている。
また、下部電極４６、もしくは上部電極４７と半導体層５との間にショットキー型のエネルギー障壁が形成されるように半導体層５内の第一微粒子３の混合状態が調節されている。 <Schottky diode>
FIG. 4 is a cross-sectional view schematically showing a Schottky diode 40 to which the semiconductor element 10 of the present invention is applied.
In the semiconductor element of the present invention, the Schottky diode 40 is disposed so as to overlap the substrate 1 through the lower electrode 46 disposed on the substrate 1, and the upper electrode 47 is further provided on the semiconductor layer 5. It is arranged.
Further, the mixed state of the first fine particles 3 in the semiconductor layer 5 is adjusted so that a Schottky type energy barrier is formed between the lower electrode 46 or the upper electrode 47 and the semiconductor layer 5.

下部電極４６および上部電極４７の厚さは特に限定されるものではないが、電気抵抗値を下げるためには厚い方が良い。これら下部電極４６および上部電極４７は塗布により作製されるために、その厚さには限界があり、０．１μｍから１００μｍの範囲が望ましい。
下部電極４６および上部電極４７の作製方法は特に限定されないが、一般的に好適な方法として凸版印刷法、凹版印刷法、平版印刷法、グラビア印刷法、オフセット印刷法、スクリーン印刷法、インクジェット法、ディスペンシング法、ドクターブレード法、スピンコート法、キャスティング法、ディップコート法等が用いられる。 The thicknesses of the lower electrode 46 and the upper electrode 47 are not particularly limited, but are preferably thicker in order to lower the electric resistance value. Since the lower electrode 46 and the upper electrode 47 are produced by coating, the thickness thereof is limited, and the range of 0.1 μm to 100 μm is desirable.
A method for producing the lower electrode 46 and the upper electrode 47 is not particularly limited, but generally suitable methods include a relief printing method, an intaglio printing method, a lithographic printing method, a gravure printing method, an offset printing method, a screen printing method, an inkjet method, A dispensing method, a doctor blade method, a spin coating method, a casting method, a dip coating method, or the like is used.

図４に示すように、本発明の半導体素子１０をショットキー型ダイオード４０に適用した場合、半導体層５の厚さは、低電圧駆動のためには薄いほうが望ましいが、下部電極４６、もしくは上部電極４７との間のショットキー型エネルギー障壁を利用して整流性を持たせるためには空乏層厚より厚い方が良い。そのため、半導体層５の厚さは、０．０５μｍから１０００μｍが望ましい。   As shown in FIG. 4, when the semiconductor element 10 of the present invention is applied to a Schottky diode 40, the thickness of the semiconductor layer 5 is preferably thin for low voltage driving. In order to provide rectification by using a Schottky type energy barrier between the electrode 47 and the electrode 47, the thickness is preferably larger than the depletion layer thickness. Therefore, the thickness of the semiconductor layer 5 is desirably 0.05 μm to 1000 μm.

本発明の半導体素子１０を、図４に示すようなショットキー型ダイオード４０に適用することで、第一微粒子３の半導体層５への混合比率を適宜調節することにより、ショットキー障壁の高さを簡便に制御することができる。   By applying the semiconductor element 10 of the present invention to a Schottky diode 40 as shown in FIG. 4 and adjusting the mixing ratio of the first fine particles 3 to the semiconductor layer 5 as appropriate, the height of the Schottky barrier is increased. Can be easily controlled.

また、第二微粒子４を半導体層５に添加した第２実施形態の半導体素子１０Ｂを適用すれば、第一微粒子３と第二微粒子４との混合比率を調節することで、より広範囲でショットキー障壁の高さを簡便に制御することが可能となる。   Further, when the semiconductor element 10B of the second embodiment in which the second fine particles 4 are added to the semiconductor layer 5 is applied, the Schottky can be broadened over a wider range by adjusting the mixing ratio of the first fine particles 3 and the second fine particles 4. The height of the barrier can be easily controlled.

＜ｐｎ接合型ダイオード＞
図５は、本発明の半導体素子１０Ａを適用したｐｎ接合型ダイオード５０を模式的に示した断面図である。
ｐｎ接合型ダイオード５０は、基板１、並びに基板１上に順に積層された第一電極５６、第一半導体層５ｂ、第二半導体層５ａ、及び第二電極５７、から概略構成されている。 <Pn junction diode>
FIG. 5 is a cross-sectional view schematically showing a pn junction diode 50 to which the semiconductor element 10A of the present invention is applied.
The pn junction type diode 50 is generally configured by a substrate 1 and a first electrode 56, a first semiconductor layer 5 b, a second semiconductor layer 5 a, and a second electrode 57 that are sequentially stacked on the substrate 1.

第一半導体層５ｂはｐ型半導体層であり、第一バインダー樹脂２ｂと、第一バインダー樹脂２ｂ中に分散して配されたｐ型酸化物半導体からなる微粒子３ｂとからなる。
第二半導体層５ａはｎ型半導体層であり、第二バインダー樹脂２ａと、第二バインダー樹脂２ａ中に分散して配されたｎ型酸化物半導体からなる微粒子３ａとからなる。
本発明の半導体素子１０Ａは、この第一半導体層５ｂ及び第二半導体層５ａにそれぞれ適用することが出来る。すなわち、第一微粒子３を、ｐ型酸化物半導体からなる微粒子３ｂとｎ型酸化物半導体からなる微粒子３ａとにすることで、簡便に適用することができる。
ｐ型半導体層（第一半導体層）５ｂ及びｎ型半導体層（第二半導体層）５ａの厚さは、低電圧駆動のためには薄いほうが望ましいが、ｐｎ接合型エネルギー障壁を利用して整流性を持たせるためには空乏層厚より厚い方が良いため０．０５μｍ以上１０００μｍ以下が望ましい。 The first semiconductor layer 5b is a p-type semiconductor layer, and includes a first binder resin 2b and fine particles 3b made of a p-type oxide semiconductor dispersed and arranged in the first binder resin 2b.
The second semiconductor layer 5a is an n-type semiconductor layer, and includes a second binder resin 2a and fine particles 3a made of an n-type oxide semiconductor dispersed and arranged in the second binder resin 2a.
The semiconductor element 10A of the present invention can be applied to the first semiconductor layer 5b and the second semiconductor layer 5a, respectively. That is, the first fine particles 3 can be easily applied by making the fine particles 3b made of a p-type oxide semiconductor and the fine particles 3a made of an n-type oxide semiconductor.
The p-type semiconductor layer (first semiconductor layer) 5b and the n-type semiconductor layer (second semiconductor layer) 5a are desirably thin for low voltage driving, but rectification is performed using a pn junction type energy barrier. In order to have the property, it is preferable that the thickness is larger than the thickness of the depletion layer.

ｐ型酸化物半導体からなる微粒子３ｂとｎ型酸化物半導体からなる微粒子３ａとは、ｐ型半導体層（第一半導体層）５ｂとｎ型半導体層（第二半導体層）５ａとの間にｐｎ接合型のエネルギー障壁が形成されるように、それぞれの微粒子３ａ、３ｂの混合状態が調節される。   The fine particle 3b made of p-type oxide semiconductor and the fine particle 3a made of n-type oxide semiconductor are pn between the p-type semiconductor layer (first semiconductor layer) 5b and the n-type semiconductor layer (second semiconductor layer) 5a. The mixed state of the respective fine particles 3a and 3b is adjusted so that a junction type energy barrier is formed.

第一電極５６および第二電極５７の厚さは特に限定されるものではないが、電気抵抗値を下げるためには厚い方が良い。第一電極５６および第二電極５７は塗布により作製されるため、その厚さには限界があり、０．１μｍから１００μｍの範囲が望ましい。第一電極５６および第二電極５７の作製方法は特に限定されないが、一般的に好適な方法として凸版印刷法、凹版印刷法、平版印刷法、グラビア印刷法、オフセット印刷法、スクリーン印刷法、インクジェット法、ディスペンシング法、ドクターブレード法、スピンコート法、キャスティング法、ディップコート法等が用いられる。   Although the thickness of the 1st electrode 56 and the 2nd electrode 57 is not specifically limited, In order to reduce an electrical resistance value, the thicker one is good. Since the first electrode 56 and the second electrode 57 are produced by coating, the thickness of the first electrode 56 and the second electrode 57 is limited, and a range of 0.1 μm to 100 μm is desirable. The method for producing the first electrode 56 and the second electrode 57 is not particularly limited, but generally preferred methods include relief printing, intaglio printing, planographic printing, gravure printing, offset printing, screen printing, and inkjet. A method, a dispensing method, a doctor blade method, a spin coating method, a casting method, a dip coating method and the like are used.

本発明の半導体素子を、図５に示すようなｐｎ接合型ダイオード５０に適用することで、簡便に障壁高さを制御した整流素子が調製可能になる。   By applying the semiconductor element of the present invention to a pn junction diode 50 as shown in FIG. 5, a rectifier element in which the barrier height is easily controlled can be prepared.

＜トランジスタ＞
図６から図９は、本発明の半導体素子を適用した薄膜トランジスタを模式的に示した断面図である。
図６に示す薄膜トランジスタ６０Ａ（６０）は、トップゲートトップコンタクト型の電界効果トランジスタであり、基板１と、基板１上に重ねて配された半導体層５とからなる半導体素子１０、半導体層５上にあって、お互いに離間部を設け、配されたドレイン電極６３とソース電極６４、ドレイン電極６３とソース電極６４を覆うように半導体層５上に配されたゲート絶縁膜６６、およびゲート絶縁膜６６上に配されたゲート電極６５、から概略構成されている。 <Transistor>
6 to 9 are cross-sectional views schematically showing thin film transistors to which the semiconductor element of the present invention is applied.
A thin film transistor 60A (60) shown in FIG. 6 is a top-gate top-contact type field effect transistor, and includes a semiconductor element 10 including a substrate 1 and a semiconductor layer 5 arranged on the substrate 1, and the semiconductor layer 5 In this case, the drain electrode 63 and the source electrode 64 that are spaced apart from each other, the gate insulating film 66 disposed on the semiconductor layer 5 so as to cover the drain electrode 63 and the source electrode 64, and the gate insulating film The gate electrode 65 is arranged on the gate 66 and is roughly configured.

ゲート電極６５は導電性フィラーからなり、該導電性フィラーを構成する材料としては、その仕事関数はトランジスタの動作閾値電圧と半導体層５の仕事関数とに合わせて調節されるが、導電性フィラーの組み合わせは特に限定されるものではない。   The gate electrode 65 is made of a conductive filler. As a material constituting the conductive filler, the work function thereof is adjusted according to the operation threshold voltage of the transistor and the work function of the semiconductor layer 5. The combination is not particularly limited.

ドレイン電極６３及びソース電極６４に関しては、効率の良い電荷注入を実現するために、ドレイン電極６３及びソース電極６４の仕事関数は半導体層５の仕事関数に近いことが望ましい。また、出力電流を効率よく取り出すためにドレイン電極６３とソース電極６４の電極間距離は小さいほうが望ましいが、両者共に塗布により形成される。ゆえに、塗布パターニング法の分解能に限界があるため、１μｍから１０００μｍが望ましい。   Regarding the drain electrode 63 and the source electrode 64, the work functions of the drain electrode 63 and the source electrode 64 are preferably close to the work function of the semiconductor layer 5 in order to realize efficient charge injection. Further, in order to efficiently extract the output current, it is desirable that the distance between the drain electrode 63 and the source electrode 64 is small, but both are formed by coating. Therefore, since the resolution of the coating patterning method is limited, 1 μm to 1000 μm is desirable.

ゲート絶縁膜６６に関しては、その材料は特に限定されるものではないが、一般的には好適にアクリル系樹脂、ポリカーボネート、ボリビニルブチラール、ポリスチレン、ポリイミド、ポリエステル、エポキシ系樹脂、導電性高分子材料、パリレン、シラザン系材料、シロキサン系材料等が用いられる。
また、ゲート絶縁膜６６の厚さは、低電圧駆動を実現するために薄いほうが望ましいが、絶縁性を保つ程度の厚さが必要であるため、０．１μｍから１０μｍが望ましい。 The material of the gate insulating film 66 is not particularly limited, but generally it is preferably an acrylic resin, polycarbonate, polyvinyl butyral, polystyrene, polyimide, polyester, epoxy resin, conductive polymer material. Parylene, silazane materials, siloxane materials and the like are used.
The thickness of the gate insulating film 66 is preferably thin in order to realize low voltage driving, but is preferably 0.1 μm to 10 μm because it needs to be thick enough to maintain insulation.

本発明の半導体素子１０を、図６に示すようなトップゲートトップコンタクト型の電界効果トランジスタ６０Ａに適用することで、簡便にスイッチング素子を調製可能となる。   By applying the semiconductor element 10 of the present invention to a top gate top contact type field effect transistor 60A as shown in FIG. 6, a switching element can be easily prepared.

図７に示す薄膜トランジスタ６０Ｂ（６０）が、図６に示した薄膜トランジスタ６０Ａと異なる点は、ドレイン電極６３及びソース電極６４が互いに離間部を備えて基板上に配され、ドレイン電極６３及びソース電極６４を覆うように基板上に半導体層５が配されている点である。すなわち、図７に示す薄膜トランジスタ６０Ｂは、トップゲートボトムコンタクト型の電界効果トランジスタである。
なお、基板１、半導体層５、ドレイン電極６３、ソース電極６４、ゲート電極６５、及びゲート絶縁膜６６に関しては、図６に示した薄膜トランジスタ６０Ａと同様である。 The thin film transistor 60B (60) shown in FIG. 7 is different from the thin film transistor 60A shown in FIG. 6 in that the drain electrode 63 and the source electrode 64 are arranged on the substrate with a space between them. The semiconductor layer 5 is disposed on the substrate so as to cover the substrate. That is, the thin film transistor 60B illustrated in FIG. 7 is a top-gate / bottom-contact field effect transistor.
Note that the substrate 1, the semiconductor layer 5, the drain electrode 63, the source electrode 64, the gate electrode 65, and the gate insulating film 66 are the same as those of the thin film transistor 60A illustrated in FIG.

本発明の半導体素子を、図７に示すようなトップゲートボトムコンタクト型の電界効果トランジスタ６０Ｂに適用することでも、図６に示した薄膜トランジスタ６０Ａと同様な効果を得ることができる。   By applying the semiconductor element of the present invention to a top-gate / bottom-contact field effect transistor 60B as shown in FIG. 7, the same effects as those of the thin film transistor 60A shown in FIG. 6 can be obtained.

図８に示す薄膜トランジスタ６０Ｃ（６０）が、図６に示した薄膜トランジスタ６０Ａと異なる点は、基板１の一面１ａ上にゲート電極６５が配され、このゲート電極を覆うようにゲート絶縁膜６６が基板１の一面１ａに配されている点である。すなわち、図８に示す薄膜トランジスタ６０Ｃは、ボトムゲートトップコンタクト型の電界効果トランジスタである。
なお、基板１、半導体層５、ドレイン電極６３、ソース電極６４、ゲート電極６５、及びゲート絶縁膜６６に関しては、図６に示した薄膜トランジスタ６０Ａと同様である。 The thin film transistor 60C (60) shown in FIG. 8 is different from the thin film transistor 60A shown in FIG. 6 in that a gate electrode 65 is disposed on one surface 1a of the substrate 1, and a gate insulating film 66 is formed on the substrate so as to cover the gate electrode. 1 is arranged on one surface 1a. That is, the thin film transistor 60C illustrated in FIG. 8 is a bottom-gate top-contact field effect transistor.
Note that the substrate 1, the semiconductor layer 5, the drain electrode 63, the source electrode 64, the gate electrode 65, and the gate insulating film 66 are the same as those of the thin film transistor 60A illustrated in FIG.

本発明の半導体素子を、図８に示すようなボトムゲートトップコンタクト型の電界効果トランジスタ６０Ｃに適用することでも、図６に示した薄膜トランジスタ６０Ａと同様な効果を得ることができる。   By applying the semiconductor element of the present invention to a bottom gate top contact type field effect transistor 60C as shown in FIG. 8, the same effect as that of the thin film transistor 60A shown in FIG. 6 can be obtained.

図９に示す薄膜トランジスタ６０Ｄ（６０）が、図８に示した薄膜トランジスタ６０Ｃとことなる点は、半導体層５上配されたドレイン電極６３およびソース電極６４が、ゲート絶縁膜６６上に配されている点である。すなわち、図９に示す薄膜トランジスタ６０Ｄは、ボトムゲートボトムコンタクト型の電界効果トランジスタである。
なお、基板１、半導体層５、ドレイン電極６３、ソース電極６４、ゲート電極６５、及びゲート絶縁膜６６に関しては、図６に示した薄膜トランジスタ６０Ａと同様である。 The thin film transistor 60D (60) shown in FIG. 9 is different from the thin film transistor 60C shown in FIG. 8 in that the drain electrode 63 and the source electrode 64 provided on the semiconductor layer 5 are provided on the gate insulating film 66. Is a point. That is, the thin film transistor 60D illustrated in FIG. 9 is a bottom-gate bottom-contact field effect transistor.
Note that the substrate 1, the semiconductor layer 5, the drain electrode 63, the source electrode 64, the gate electrode 65, and the gate insulating film 66 are the same as those of the thin film transistor 60A illustrated in FIG.

本発明の半導体素子を、図９に示すようなボトムゲートボトムコンタクト型の電界効果トランジスタ６０Ｄに適用することでも、図６に示した薄膜トランジスタ６０Ａと同様な効果を得ることができる。   Even when the semiconductor element of the present invention is applied to a bottom-gate bottom-contact field effect transistor 60D as shown in FIG. 9, the same effects as those of the thin film transistor 60A shown in FIG. 6 can be obtained.

以下に、本願発明を実施例によりさらに詳細に説明するが、本願発明はこれらの実施例に限定されるものではない。   Hereinafter, the present invention will be described in more detail with reference to examples, but the present invention is not limited to these examples.

＜実施例１＞
酸化インジウム粉末、酸化スズ粉末、あるいは酸化ニッケル粉末（フルウチ化学製、２００ｍｅｓｈ）のそれぞれを、ポリビニルアルコール（ＰＶＡ）にＰＶＡとの重量比が１：1となるように水に分散させたペーストを作製した。この際、水に対する固形分の重量濃度が３０ｗｔ％となるようにそれぞれ調製した。
上記で作製したそれぞれのペーストをＩＴＯ（酸化インジウムスズ）電極をコートしたガラス基板上にブレード法により塗布して、膜厚１０μｍ、面積３ｃｍ×３ｃｍの半導体層が形成された測定用パッチを作製した。その後、この測定用パッチをホットプレート上で１００℃、３０分間乾燥させ、これを実施例１の半導体素子とした。
大気下紫外分光測定装置（理研計器株式会社製ＡＣ‐２）を用いて、実施例１の半導体素子に対するイオン化ポテンシャルを測定した。また、大気下ケルビン法測定装置（理研計器株式会社製ＦＡＣ−1）を用いて仕事関数の測定を行った。その結果を、あわせて図１０に示す。 <Example 1>
A paste in which each of indium oxide powder, tin oxide powder, or nickel oxide powder (manufactured by Furuuchi Chemical Co., Ltd., 200 mesh) is dispersed in water so that the weight ratio of PVA to polyvinyl alcohol (PVA) is 1: 1 is prepared. did. At this time, the solids were prepared so that the weight concentration of the solid content relative to water was 30 wt%.
Each of the pastes prepared above was applied onto a glass substrate coated with an ITO (indium tin oxide) electrode by a blade method to produce a measurement patch in which a semiconductor layer having a thickness of 10 μm and an area of 3 cm × 3 cm was formed. . Then, this measurement patch was dried on a hot plate at 100 ° C. for 30 minutes, and this was used as the semiconductor element of Example 1.
The ionization potential for the semiconductor element of Example 1 was measured using an ultraviolet spectrometer in the atmosphere (AC-2 manufactured by Riken Keiki Co., Ltd.). Further, the work function was measured using an atmospheric Kelvin method measuring device (FAC-1 manufactured by Riken Keiki Co., Ltd.). The results are also shown in FIG.

図１０に示すように、イオン化ポテンシャルは、半導体層として酸化スズ薄膜を用いたものでは５．５ｅＶ、酸化インジウム薄膜を用いたものでは４．６ｅＶ、酸化ニッケル薄膜を用いたものでは５．１ｅＶとなった。
また、仕事関数は、酸化スズ薄膜を用いたものでは４．９ｅＶ、酸化インジウム薄膜を用いたものでは４．２ｅＶ、酸化ニッケル薄膜を用いたものでは４．７ｅＶとなった。
それぞれの半導体層においてイオン化ポテンシャル、仕事関数を決定することができ、半導体薄膜として働くことが示された。 As shown in FIG. 10, the ionization potential is 5.5 eV when a tin oxide thin film is used as a semiconductor layer, 4.6 eV when an indium oxide thin film is used, and 5.1 eV when a nickel oxide thin film is used. became.
The work function was 4.9 eV for the tin oxide thin film, 4.2 eV for the indium oxide thin film, and 4.7 eV for the nickel oxide thin film.
It was shown that the ionization potential and work function can be determined in each semiconductor layer, and it works as a semiconductor thin film.

＜実施例２＞
酸化インジウム粉末、（フルウチ化学製、２００ｍｅｓｈ）をポリビニルアルコール(ＰＶＡ)にＰＶＡとの重量比が１：１となるように水に分散させペーストを作製した。水に対する固形分の重量濃度が３０ｗｔ％となるように調製した。
このペーストを用いてＰＥＴ基板上にブレード法により面積０．１５ｃｍ×１．０ｃｍの半導体層が形成された図１に示すような測定用パッチを作製した。この試料をホットプレート上で１００℃、３０分間乾燥させた。その後、表１に示すように加圧工程と加熱工程とを所定の回数交互に繰り返し、これを実施例２（２−１〜２−６）とした。 <Example 2>
A paste was prepared by dispersing indium oxide powder (Furuuchi Chemical, 200 mesh) in polyvinyl alcohol (PVA) in water so that the weight ratio with PVA was 1: 1. It prepared so that the weight concentration of solid content with respect to water might be 30 wt%.
Using this paste, a measurement patch as shown in FIG. 1 in which a semiconductor layer having an area of 0.15 cm × 1.0 cm was formed on a PET substrate by a blade method was produced. This sample was dried on a hot plate at 100 ° C. for 30 minutes. Thereafter, as shown in Table 1, the pressurization step and the heating step were alternately repeated a predetermined number of times, and this was taken as Example 2 (2-1 to 2-6).

Figure 2009253142
Figure 2009253142

この実施例２における半導体素子の電気抵抗測定を行った。電気抵抗測定には、デジタルマルチメータ（三和電気計器株式会社製 ＰＣ５００）を用いて行い、その結果を図１１に示す。   The electrical resistance of the semiconductor element in Example 2 was measured. The electrical resistance measurement is performed using a digital multimeter (PC500 manufactured by Sanwa Electric Meter Co., Ltd.), and the result is shown in FIG.

図１１に示すように半導体層の乾燥後の初期平均膜厚は２１２．３μｍであった。この薄膜に対して、加熱と加圧を繰り返し行うことにより、抵抗率が減少することが明らかに示された。   As shown in FIG. 11, the initial average film thickness after drying of the semiconductor layer was 212.3 μm. It was clearly shown that the resistivity is decreased by repeatedly heating and pressing the thin film.

＜実施例３＞
ＰＥＴ基板上にＡｇインクに亜鉛粒子を４０ｗｔ％添加したインクを塗布し８０℃で乾燥させ、1ｃｍ×１ｃｍのサイズで厚さが約１０μｍの塗布Ａｇ+Ｚｎ電極を作製した。その後、この塗布Ａｇ電極上に、ＳｎＯ２を分散させた半導体層を実施例１と同様にして作製した。さらに、その半導体層の上に、Ａｇインクのみを塗布して塗布Ａｇ電極を作製し、図４に示したようなダイオードを作製した。このダイオードを実施例３とした。
この実施例３のダイオードに関して、ソースメーター(Ｋｅｉｔｈｌｅｙ社製 ２４００）とプローバー（株式会社メジャージグ社製 ＭＪ−１０）を組み合わせて電流−電圧特性を測定した。その結果を図１２に示す。 <Example 3>
On the PET substrate, an ink obtained by adding 40 wt% of zinc particles to Ag ink was applied and dried at 80 ° C. to prepare a coated Ag + Zn electrode having a size of 1 cm × 1 cm and a thickness of about 10 μm. Thereafter, a semiconductor layer in which SnO 2 was dispersed was formed on the coated Ag electrode in the same manner as in Example 1. Further, on the semiconductor layer, only Ag ink was applied to produce a coated Ag electrode, and a diode as shown in FIG. 4 was produced. This diode was referred to as Example 3.
Regarding the diode of Example 3, current-voltage characteristics were measured by combining a source meter (Keithley 2400) and a prober (Major Jig MJ-10). The result is shown in FIG.

図１２に示すように、実施例３において整流性が観察され、ＳｎＯ２分散半導体層と電極との間にショットキー障壁が形成されたことが示された。 As shown in FIG. 12, rectification was observed in Example 3, indicating that a Schottky barrier was formed between the SnO 2 dispersed semiconductor layer and the electrode.

＜実施例４＞
酸化インジウム（Ｉｎ２Ｏ３）粉末、酸化亜鉛粉（ＺｎＯ）粉末、あるいはＩｎ２Ｏ３粉末とＺｎＯ粉末とを重量比で１：１で混合したものを、それぞれポリビニルアルコール(ＰＶＡ)にＰＶＡとの重量比が１：1となるように水に分散させペーストを作製した。
上記で作製したそれぞれのペーストを、ＰＥＴ基板上にブレード法により塗布し、面積１．０ｃｍ×１．０ｃｍ、膜厚１０μｍの半導体層が形成された測定用パッチを作製した。この試料をホットプレート上で１００℃、３０分間乾燥した。
この測定用パッチの上に、さらにスクリーン印刷法により、銀インク（Ａｃｈｅｓｏｎ ＰＭ‐４０６）を用いて二つの電極を塗布し、これを実施例４とした。なお、電極の乾燥温度は１００℃、３０分間、電極間距離は５００μｍ、電極の長さは１０００μｍとした。
その後、ソースメーター（Ｋｅｉｔｈｌｅｙ社製 ２４００）とプローバー（株式会社メジャージグ社製 ＭＪ−１０）を組み合わせて実施例における電流−電圧特性を測定した。その結果を図１３に示す。 <Example 4>
Indium oxide (In 2 O 3 ) powder, zinc oxide powder (ZnO) powder, or a mixture of In 2 O 3 powder and ZnO powder at a weight ratio of 1: 1 is combined with polyvinyl alcohol (PVA) and PVA, respectively. The paste was dispersed in water so that the weight ratio was 1: 1.
Each of the pastes prepared above was applied onto a PET substrate by a blade method to prepare a measurement patch in which a semiconductor layer having an area of 1.0 cm × 1.0 cm and a film thickness of 10 μm was formed. This sample was dried on a hot plate at 100 ° C. for 30 minutes.
On the measurement patch, two electrodes were applied by silver printing (Acheson PM-406) by screen printing, and this was used as Example 4. The electrode drying temperature was 100 ° C. for 30 minutes, the distance between the electrodes was 500 μm, and the electrode length was 1000 μm.
Then, the current-voltage characteristic in an Example was measured combining the source meter (2400 by Keithley) and the prober (MJ-10 by the major jig company). The result is shown in FIG.

図１３より、半導体層としてＺｎＯ薄膜を用いたもの、Ｉｎ２Ｏ３：ＺｎＯ薄膜を用いたもの、Ｉｎ２Ｏ３薄膜を用いたものの順に電流値が大きくなることが観察された。
この結果より、酸化物半導体粉末の混合比により、薄膜の電気抵抗を制御できることが明示された。 From FIG. 13, it was observed that the current value increased in the order of the semiconductor layer using the ZnO thin film, the In 2 O 3 : ZnO thin film, and the In 2 O 3 thin film.
This result clearly shows that the electrical resistance of the thin film can be controlled by the mixing ratio of the oxide semiconductor powder.

＜実施例５＞
実施例３と同様に、半導体層としてＺｎＯ薄膜、Ｉｎ２Ｏ３：ＺｎＯ薄膜、もしくはＩｎ２Ｏ３薄膜をＰＥＴ基板上にブレード法により作製した（面積１．０ｃｍ×１．０ｃｍ、膜厚１０μｍ）。この薄膜の上に、スクリーン印刷法により、銀インク（Ａｃｈｅｓｏｎ ＰＭ‐４０６）を用いてドレイン−ソース電極を塗布した。なお、ドレイン−ソース電極の乾燥温度は１００℃、３０分間とした。また、チャネル長は５００μｍ、チャネル幅は１０００μｍとした。
このドレイン−ソース電極上に、ゲート絶縁層としてＰＶＡの１０ｗｔ％水溶液を塗布し１００℃、３０分間乾燥して厚さ約1μｍの薄膜を得た。さらにゲート絶縁層上にゲート電極として、前記銀インクをディスペンシング法により塗布して図６に示すようなトップゲートトップコンタクト型の電界効果トランジスタを作製し、これを実施例５とした。
実施例５において、ソースメーター（Ｋｅｉｔｈｌｅｙ社製 ２４００、６４３０）とプローバー（株式会社メジャージグ社製 ＭＪ−１０）を組み合わせてこれらの薄膜のトランジスタ特性を測定した。その結果を図１４に示す。なお、図１４（ａ）は、半導体層としてＩｎ２Ｏ３薄膜を用いたもの、図１４（ｂ）は、半導体層としてＩｎ２Ｏ３：ＺｎＯ薄膜を用いたもの、図１４（ｃ）は、半導体層としてＺｎＯ薄膜を用いたものの結果である。 <Example 5>
Similarly to Example 3, a ZnO thin film, In 2 O 3 : ZnO thin film, or In 2 O 3 thin film was produced as a semiconductor layer on a PET substrate by a blade method (area 1.0 cm × 1.0 cm, film thickness 10 μm). ). On this thin film, a drain-source electrode was applied using silver ink (Acheson PM-406) by screen printing. The drain-source electrode was dried at 100 ° C. for 30 minutes. The channel length was 500 μm and the channel width was 1000 μm.
A 10 wt% aqueous solution of PVA was applied as a gate insulating layer on the drain-source electrode and dried at 100 ° C. for 30 minutes to obtain a thin film having a thickness of about 1 μm. Further, the silver ink was applied as a gate electrode on the gate insulating layer by a dispensing method to produce a top gate top contact type field effect transistor as shown in FIG.
In Example 5, the transistor characteristics of these thin films were measured using a combination of a source meter (Keithley 2400, 6430) and a prober (Major Jig MJ-10). The result is shown in FIG. 14A shows a semiconductor layer using an In 2 O 3 thin film, FIG. 14B shows a semiconductor layer using an In 2 O 3 : ZnO thin film, and FIG. 14C shows a semiconductor layer. This is the result of using a ZnO thin film as the semiconductor layer.

図１４から、ＺｎＯ薄膜を半導体層として用いた電界効果トランジスタでは、抵抗が高すぎて出力電流を殆ど取り出すことができなかった。一方、Ｉｎ２Ｏ３薄膜を半導体層として用いた電界効果トランジスタでは、逆に伝導度（キャリア密度）が高すぎてゲート電圧による変調を観察することができなかった。Ｉｎ２Ｏ３：ＺｎＯ薄膜を半導体層として用いた電界効果トランジスタではドレイン電流のゲート変調が明らかに観察された。この結果より、酸化物半導体粒子の混合比により、薄膜の半導体性を制御できることが明示された。 From FIG. 14, in the field effect transistor using the ZnO thin film as the semiconductor layer, the resistance was too high to extract almost no output current. On the other hand, in a field effect transistor using an In 2 O 3 thin film as a semiconductor layer, on the contrary, the conductivity (carrier density) is too high to observe the modulation due to the gate voltage. In a field effect transistor using an In 2 O 3 : ZnO thin film as a semiconductor layer, gate modulation of drain current was clearly observed. From this result, it was clearly shown that the semiconductivity of the thin film can be controlled by the mixing ratio of the oxide semiconductor particles.

本願発明の半導体素子及びその製造方法を用いることにより、印刷等の塗布プロセスにより電子デバイスを作製することが可能となる。従って、大面積、フレキシブルな電子デバイスを、低コスト、低環境負荷なプロセスにより作製することを可能ならしめるため、産業上の利用価値が高い。   By using the semiconductor element and the manufacturing method thereof of the present invention, an electronic device can be manufactured by a coating process such as printing. Therefore, it is possible to manufacture a large-area, flexible electronic device by a low-cost, low-environmental load process, and thus has high industrial utility value.

本発明の第１実施形態に係る半導体素子を模式的に示した断面図である。1 is a cross-sectional view schematically showing a semiconductor element according to a first embodiment of the present invention. 本発明の半導体素子の製造方法を模式的に示した断面工程図である。It is sectional process drawing which showed the manufacturing method of the semiconductor element of this invention typically. 本発明の第２実施形態に係る半導体素子を模式的に示した断面図である。It is sectional drawing which showed typically the semiconductor element which concerns on 2nd Embodiment of this invention. 本発明の半導体素子を適用したショットキーダイオードの一例を模式的に示した断面図である。It is sectional drawing which showed typically an example of the Schottky diode to which the semiconductor element of this invention was applied. 本発明の半導体素子を適用したｐｎ接合型ダイオードの一例を模式的に示した断面図である。It is sectional drawing which showed typically an example of the pn junction type diode to which the semiconductor element of this invention was applied. 本発明の半導体素子を適用したトランジスタの一例を模式的に示した断面図である。It is sectional drawing which showed typically an example of the transistor to which the semiconductor element of this invention is applied. 本発明の半導体素子を適用したトランジスタの他の一例を模式的に示した断面図である。It is sectional drawing which showed typically another example of the transistor to which the semiconductor element of this invention is applied. 本発明の半導体素子を適用したトランジスタの他の一例を模式的に示した断面図である。It is sectional drawing which showed typically another example of the transistor to which the semiconductor element of this invention is applied. 本発明の半導体素子を適用したトランジスタの他の一例を模式的に示した断面図である。It is sectional drawing which showed typically another example of the transistor to which the semiconductor element of this invention is applied. 実施例１における大気下紫外分光法によるイオン化ポテンシャル測定結果と大気下振動容量法を用いて測定した仕事関数とを示した図である。It is the figure which showed the ionization potential measurement result by the ultraviolet spectroscopy in the atmosphere in Example 1, and the work function measured using the vibration capacity method in the atmosphere. 実施例２において、半導体層に対する加熱・加圧効果を示した図である。In Example 2, it is the figure which showed the heating and pressurization effect with respect to a semiconductor layer. 実施例３において、電流電圧特性を示した図である。In Example 3, it is the figure which showed the current-voltage characteristic. 実施例４において、酸化インジウム半導体層、酸化亜鉛半導体層、及び酸化亜鉛：酸化インジウム混合半導体層の電流電圧特性を示した図である。In Example 4, it is the figure which showed the current-voltage characteristic of the indium oxide semiconductor layer, the zinc oxide semiconductor layer, and the zinc oxide: indium oxide mixed semiconductor layer. 実施例５において、酸化インジウム半導体層、酸化亜鉛半導体層、酸化亜鉛：酸化インジウム混合半導体層を用いて作製した電界効果トランジスタの出力特性を示した図である。In Example 5, it is the figure which showed the output characteristic of the field effect transistor produced using the indium oxide semiconductor layer, the zinc oxide semiconductor layer, and the zinc oxide: indium oxide mixed semiconductor layer.

符号の説明Explanation of symbols

１ 基板、２（２ａ，２ｂ） バインダー樹脂、３（３ａ，３ｂ） 第一微粒子、４ 第二微粒子、５（５ａ，５ｂ） 半導体層、１０（１０Ａ，１０Ｂ） 半導体素子、２１ 加圧ヘッド、４０ ショットキー型ダイオード、４６ 下部電極、４７ 上部電極、５０ ｐｎ接合型ダイオード、５６ 第一電極、５７ 第二電極、６０（６０Ａ，６０Ｂ，６０Ｃ，６０Ｄ） トランジスタ、６３ ドレイン電極、６４ ソース電極、６５ ゲート電極、６６ ゲート絶縁膜。   DESCRIPTION OF SYMBOLS 1 Substrate, 2 (2a, 2b) Binder resin, 3 (3a, 3b) First fine particle, 4 Second fine particle, 5 (5a, 5b) Semiconductor layer, 10 (10A, 10B) Semiconductor element, 21 Pressure head, 40 Schottky diode, 46 Lower electrode, 47 Upper electrode, 50 pn junction diode, 56 First electrode, 57 Second electrode, 60 (60A, 60B, 60C, 60D) Transistor, 63 Drain electrode, 64 Source electrode, 65 gate electrode, 66 gate insulating film.

Claims (10)

基板と、前記基板に重ねて配された半導体層とからなる半導体素子であって、
前記半導体層は、バインダー樹脂と、前記バインダー樹脂中に分散された少なくとも１種類以上の半導体からなる第一微粒子とから構成されていることを特徴とする半導体素子。 A semiconductor element comprising a substrate and a semiconductor layer disposed on the substrate;
The semiconductor element is composed of a binder resin and first fine particles made of at least one semiconductor dispersed in the binder resin. 前記第一微粒子が、酸化亜鉛、酸化スズ、酸化チタン、酸化銀、酸化銅、酸化インジウム、酸化タングステン、酸化ニッケル、及び酸化インジウムガリウム亜鉛からなる群から選択される少なくとも１以上であることを特徴とする請求項１に記載の半導体素子。   The first fine particles are at least one selected from the group consisting of zinc oxide, tin oxide, titanium oxide, silver oxide, copper oxide, indium oxide, tungsten oxide, nickel oxide, and indium gallium zinc oxide. The semiconductor device according to claim 1. 前記半導体層は、更に前記第一微粒子とは異なる電子吸引性もしくは電子供与性を有した半導体からなる第二微粒子が添加されてなることを特徴とする請求項１または２に記載の半導体素子。   3. The semiconductor element according to claim 1, wherein the semiconductor layer further includes second fine particles made of a semiconductor having an electron withdrawing property or electron donating property different from that of the first fine particles. 前記半導体層は、前記第一微粒子と第二微粒子との混合比の調節により、キャリア密度及び多数キャリアの極性が制御されていることを特徴とする請求項３に記載の半導体素子。   The semiconductor element according to claim 3, wherein the semiconductor layer has a carrier density and a majority carrier polarity controlled by adjusting a mixing ratio of the first fine particles and the second fine particles. 前記基板は可撓性を有することを特徴とする請求項１〜４のいずれかに記載の半導体素子。   The semiconductor element according to claim 1, wherein the substrate has flexibility. 基板と、前記基板に重ねて配された半導体層とからなる半導体素子であって、前記半導体層は、バインダー樹脂と、前記バインダー樹脂中に分散された少なくとも１種類以上の半導体からなる第一微粒子とから構成されている半導体素子の製造方法であって、
バインダー樹脂中に前記第一微粒子を分散させて半導体層を形成する工程、
前記半導体層を前記基板に重ねて塗布する工程、
および前記半導体層を加圧処理する工程、を有していることを特徴とする半導体素子の製造方法。 A semiconductor element comprising a substrate and a semiconductor layer disposed on the substrate, wherein the semiconductor layer comprises a binder resin and at least one type of semiconductor dispersed in the binder resin. A method of manufacturing a semiconductor device comprising:
Forming a semiconductor layer by dispersing the first fine particles in a binder resin;
Applying the semiconductor layer over the substrate;
And a step of subjecting the semiconductor layer to a pressure treatment. 請求項１〜５のいずれかに記載の半導体素子を備えたことを特徴とする電子デバイス。   An electronic device comprising the semiconductor element according to claim 1. 前記電子デバイスがショットキー接合型ダイオードであることを特徴とする請求項７に記載の電子デバイス。   The electronic device according to claim 7, wherein the electronic device is a Schottky junction diode. 前記電子デバイスがｐｎ接合型ダイオードであることを特徴とする請求項７に記載の電子デバイス。   The electronic device according to claim 7, wherein the electronic device is a pn junction type diode. 前記電子デバイスが、トランジスタであることを特徴とする請求項７に記載の電子デバイス。   The electronic device according to claim 7, wherein the electronic device is a transistor.
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