JP2009187647A - Semiconductor memory device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor memory device that applies voltage to a plurality of transistors at the same time and reduces time for a reliability test in the semiconductor memory device which is configured by connecting in series a plurality of memory cells configured with ferroelectric capacitors and transistors. <P>SOLUTION: The semiconductor memory device has a memory block which is configured by connecting in series a plurality of memory cells configured by connecting both electrodes of the ferroelectric capacitors to sources and drains of the transistors, a plurality of word lines connected to gates of the transistors of the memory cells, respectively, a plate line connected to one end of the memory block, a bit line connected to the other end of the memory block via a switching element for block selection and a control circuit that controls the plurality of transistors in the memory block and the switching element for block selection to apply voltage to two or more of the plurality of ferroelectric capacitors at the same time. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体記憶装置に関し、特に強誘電体キャパシタを備えた半導体記憶装置に関する。   The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device provided with a ferroelectric capacitor.

分極特性を有する強誘電体キャパシタを不揮発性メモリセルとして利用した半導体記憶装置が開発されている。なお、強誘電体キャパシタとは、強誘電体を電極間の絶縁膜に用いた情報記憶用のキャパシタである。   A semiconductor memory device using a ferroelectric capacitor having polarization characteristics as a nonvolatile memory cell has been developed. Note that a ferroelectric capacitor is an information storage capacitor using a ferroelectric as an insulating film between electrodes.

上記強誘電体キャパシタを利用した半導体記憶装置としては、例えば、1つの強誘電体キャパシタと1つのトランジスタから構成されるメモリセルを複数直列に接続したメモリセルユニット(メモリブロック)を具備するものがある。   Examples of the semiconductor memory device using the ferroelectric capacitor include a memory cell unit (memory block) in which a plurality of memory cells including one ferroelectric capacitor and one transistor are connected in series. is there.

上記メモリセルユニット(メモリブロック)を具備する半導体記憶装置としては、例えば、特許文献1に記載された強誘電体メモリがある。この強誘電体メモリでは、通常動作モード及びスクリーニングモードを有し、スクリーニングモード時に通常動作モード時に選択されるメモリセルより多数のメモリセルを同時に選択し、そのメモリセル内の強誘電体キャパシタの両電端間に極性が交互に反転するパルス電圧を任意の回数印加するスクリーニング回路を具備している。
特開平7−287999号公報
As a semiconductor memory device including the memory cell unit (memory block), for example, there is a ferroelectric memory described in Patent Document 1. This ferroelectric memory has a normal operation mode and a screening mode. In the screening mode, a larger number of memory cells than the memory cells selected in the normal operation mode are selected simultaneously, and both ferroelectric capacitors in the memory cell are selected. A screening circuit is provided for applying a pulse voltage whose polarity is alternately inverted between the terminals.
JP-A-7-287999

本発明は、強誘電体キャパシタ及びトランジスタから構成されるメモリセルを複数直列に接続して構成される半導体記憶装置において、複数のトランジスタに同時に電圧を印加して、信頼性試験の時間を短縮する半導体記憶装置を提供する。   The present invention reduces the time required for a reliability test by simultaneously applying a voltage to a plurality of transistors in a semiconductor memory device configured by connecting a plurality of memory cells including ferroelectric capacitors and transistors in series. A semiconductor memory device is provided.

本発明の実施の形態に係る半導体記憶装置は、強誘電体キャパシタの両電極がそれぞれトランジスタのソース及びドレインに接続されて構成されるメモリセルを複数直列に接続したメモリブロックと、前記メモリセルの各トランジスタのゲートにそれぞれ対応して接続された複数のワード線と、前記メモリブロックの一端に接続されたプレート線と、前記メモリブロックの他端にブロック選択用スイッチ素子を介して接続されたビット線と、前記メモリブロック内の前記複数のトランジスタ及び前記ブロック選択用スイッチ素子を制御して前記複数の強誘電体キャパシタのうち2つ以上に同時に電圧を印加する制御回路と、を具備することを特徴とする。   A semiconductor memory device according to an embodiment of the present invention includes a memory block in which a plurality of memory cells configured by connecting both electrodes of a ferroelectric capacitor to the source and drain of a transistor are connected in series; A plurality of word lines connected corresponding to the gates of the transistors, a plate line connected to one end of the memory block, and a bit connected to the other end of the memory block via a block selection switch element And a control circuit that controls the plurality of transistors and the block selection switch element in the memory block and applies a voltage to two or more of the plurality of ferroelectric capacitors at the same time. Features.

本発明よれば、強誘電体キャパシタ及びトランジスタから構成されるメモリセルを複数直列に接続して構成される半導体記憶装置において、複数のトランジスタに同時に電圧を印加して、信頼性試験の時間を短縮することが可能になる。   According to the present invention, in a semiconductor memory device configured by connecting a plurality of memory cells including a ferroelectric capacitor and a transistor in series, a voltage is simultaneously applied to the plurality of transistors, thereby reducing the time required for reliability testing. It becomes possible to do.

以下、本発明の実施の形態を、図面を参照して説明する。実施の形態に係る半導体記憶装置は、ここでは強誘電メモリを例に取って説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. The semiconductor memory device according to the embodiment will be described here taking a ferroelectric memory as an example. Note that, in the embodiments, the same components are denoted by the same reference numerals, and redundant description among the embodiments is omitted.

(第1の実施の形態)
図1は、本発明の第1の実施の形態に係る強誘電体メモリの全体構成を示すブロック図である。図1において、強誘電体メモリ100は、タイミング制御回路11と、テストモード制御回路12と、メモリセルアレイ13と、ワード線ドライバ(以下、WLドライバという)14と、センスアンプ,ビット線ドライバ(以下、S/A,BLドライバという)15と、プレート線ドライバ(以下、PLドライバという)16と、I/Oバス17と、アドレスバス18と、を具備する。
(First embodiment)
FIG. 1 is a block diagram showing the overall configuration of a ferroelectric memory according to the first embodiment of the present invention. In FIG. 1, a ferroelectric memory 100 includes a timing control circuit 11, a test mode control circuit 12, a memory cell array 13, a word line driver (hereinafter referred to as a WL driver) 14, a sense amplifier and a bit line driver (hereinafter referred to as a “line amplifier”). , S / A, BL driver) 15, plate line driver (hereinafter referred to as PL driver) 16, I / O bus 17, and address bus 18.

タイミング制御回路11は、強誘電体メモリ100が接続される外部の電子機器等(図示せず)から入力される外部制御信号に応じて、テストモード制御回路12を除く強誘電体メモリ100内の各部の動作タイミングを制御して、メモリセルアレイ13に対するデータ書き込み動作、データ読み出し動作、又はデータ消去動作等を実行させる。なお、本第1の実施の形態では、データ書き込み動作、データ読み出し動作、及びデータ消去動作を「通常動作」と呼ぶこととする。   The timing control circuit 11 is provided in the ferroelectric memory 100 excluding the test mode control circuit 12 in response to an external control signal input from an external electronic device (not shown) to which the ferroelectric memory 100 is connected. The operation timing of each unit is controlled to execute a data write operation, a data read operation, a data erase operation, or the like for the memory cell array 13. In the first embodiment, the data write operation, the data read operation, and the data erase operation are referred to as “normal operation”.

テストモード制御回路12(制御回路)は、後述する信頼性試験を実行するための試験プログラムを記憶するROM等(図示せず)を具備する。テストモード制御回路12は、強誘電体メモリ100が接続される外部のテスト装置(図示せず)から入力されるテスト制御信号に応じて、上記試験プログラムに基づいてタイミング制御回路11を除く強誘電体メモリ100内の各部の動作を制御して、メモリセルアレイ13に対する信頼性試験を実行する。なお、この信頼性試験の詳細については、後述する図4に示すフローチャートにおいて説明する。   The test mode control circuit 12 (control circuit) includes a ROM (not shown) that stores a test program for executing a reliability test described later. The test mode control circuit 12 excludes the timing control circuit 11 based on the test program in accordance with a test control signal input from an external test apparatus (not shown) to which the ferroelectric memory 100 is connected. The operation of each unit in the body memory 100 is controlled to execute a reliability test on the memory cell array 13. The details of the reliability test will be described in the flowchart shown in FIG.

メモリセルアレイ13は、複数のメモリブロックを具備する。1つのメモリブロックの回路構成の一例を図2に示す。図2において、メモリブロック200は、複数のメモリセルMC1〜MC4が直列に接続されて構成されている。各メモリセルMC1〜MC4は、それぞれ強誘電体キャパシタC1〜C4とトランジスタTr1〜Tr4から構成される。各強誘電体キャパシタC1〜C4は、各両電極がトランジスタTr1〜Tr4のソース及びドレインに接続されている。各トランジスタTr1〜Tr4のゲートには、それぞれワード線WL1〜WL4が接続されている。メモリブロック200は、一端(図中の右端)にプレート線PLが接続され、他端(図中の左端)にブロック選択トランジスタ(ブロック選択用スイッチ素子)BLSWを介してビット線BLが接続されている。ブロック選択トランジスタBLSWのゲートには、ブロック選択電圧が印加されるブロック選択線BSが接続されている。なお、図2に示すメモリブロック200では、4つのメモリセルMC1〜MC4が直列に接続されて構成される場合を示したが、メモリセルを直列に接続する個数を限定するものではない。   The memory cell array 13 includes a plurality of memory blocks. An example of the circuit configuration of one memory block is shown in FIG. In FIG. 2, the memory block 200 is configured by connecting a plurality of memory cells MC1 to MC4 in series. Each of the memory cells MC1 to MC4 is composed of ferroelectric capacitors C1 to C4 and transistors Tr1 to Tr4, respectively. Each ferroelectric capacitor C1 to C4 has both electrodes connected to the sources and drains of the transistors Tr1 to Tr4. Word lines WL1 to WL4 are connected to the gates of the transistors Tr1 to Tr4, respectively. The memory block 200 has a plate line PL connected to one end (right end in the figure) and a bit line BL connected to the other end (left end in the figure) via a block selection transistor (block selection switch element) BLSW. Yes. A block selection line BS to which a block selection voltage is applied is connected to the gate of the block selection transistor BLSW. In the memory block 200 shown in FIG. 2, the case where the four memory cells MC1 to MC4 are connected in series is shown, but the number of the memory cells connected in series is not limited.

WLドライバ14は、上記ワード線WL1〜WL4を駆動する回路である。WLドライバ14は、通常モード動作時は、タイミング制御回路11から入力される制御信号と、アドレスバス18を介して入力されるアドレス情報に基づいて、上記メモリブロック200内の動作対象となるメモリセルのトランジスタを通常動作させる電圧を、動作対象のブロック選択トランジスタBLSWに接続されたブロック選択線BS及びメモリセルに接続されたワード線WLに印加する。また、WLドライバ14は、上記信頼性試験中のテストモード動作時は、テストモード制御回路12から入力される制御信号に基づいて、上記メモリブロック200内のテスト対象となるメモリセルのトランジスタをテスト動作させる電圧を、テスト対象のブロック選択トランジスタBLSWに接続されたブロック選択線BS及びメモリセルに接続されたワード線WLに印加する。   The WL driver 14 is a circuit that drives the word lines WL1 to WL4. In the normal mode operation, the WL driver 14 is a memory cell to be operated in the memory block 200 based on a control signal input from the timing control circuit 11 and address information input via the address bus 18. A voltage for normally operating the transistor is applied to the block selection line BS connected to the block selection transistor BLSW to be operated and the word line WL connected to the memory cell. The WL driver 14 tests the transistor of the memory cell to be tested in the memory block 200 based on the control signal input from the test mode control circuit 12 during the test mode operation during the reliability test. The voltage to be operated is applied to the block selection line BS connected to the block selection transistor BLSW to be tested and the word line WL connected to the memory cell.

S/A,BLドライバ15は、上記ビット線BLを駆動するとともに、ビット線BLに印加する電圧を増幅して動作対象のメモリセルからデータを読み出す回路である。S/A,BLドライバ15は、通常モード動作時は、タイミング制御回路11から入力される制御信号と、I/Oバス17を介して入力されるコマンドや書き込み用データに基づいて、上記メモリブロック200内の動作対象となるメモリセルのトランジスタの通常動作に関わる電圧をビット線BLに印加する。また、S/A,BLドライバ15は、上記信頼性試験中のテストモード動作時は、テストモード制御回路12から入力される制御信号に基づいて、上記メモリブロック200内のテスト対象となるメモリセルのトランジスタのテスト動作に関わる電圧をビット線BLに印加する。   The S / A, BL driver 15 is a circuit that drives the bit line BL and amplifies the voltage applied to the bit line BL to read data from the operation target memory cell. In the normal mode operation, the S / A, BL driver 15 is configured to use the memory block based on the control signal input from the timing control circuit 11 and the command or write data input via the I / O bus 17. A voltage related to the normal operation of the transistor of the memory cell to be operated in 200 is applied to the bit line BL. Further, the S / A, BL driver 15 is a memory cell to be tested in the memory block 200 based on the control signal input from the test mode control circuit 12 during the test mode operation during the reliability test. A voltage related to the test operation of the transistor is applied to the bit line BL.

PLドライバ16は、プレート線PLを駆動する回路である。PLドライバ16は、通常モード動作時は、タイミング制御回路11から入力される制御信号に基づいて、上記メモリブロック200内の動作対象となるメモリセルのトランジスタの通常動作に関わる電圧をプレート線PLに印加する。また、PLドライバ16は、上記信頼性試験中のテストモード動作時は、テストモード制御回路12から入力される制御信号に基づいて、上記メモリブロック200内のテスト対象となるメモリセルのトランジスタのテスト動作に関わる電圧をプレート線PLに印加する。   The PL driver 16 is a circuit that drives the plate line PL. During the normal mode operation, the PL driver 16 applies the voltage related to the normal operation of the transistor of the memory cell to be operated in the memory block 200 to the plate line PL based on the control signal input from the timing control circuit 11. Apply. Further, the PL driver 16 tests the transistor of the memory cell to be tested in the memory block 200 based on the control signal input from the test mode control circuit 12 during the test mode operation during the reliability test. A voltage related to the operation is applied to the plate line PL.

I/Oバス17は、強誘電体メモリ100が接続される外部の電子機器等との間で各種コマンド、書き込みデータや読み出しデータを授受するためのバスである。   The I / O bus 17 is a bus for exchanging various commands, write data, and read data with an external electronic device to which the ferroelectric memory 100 is connected.

アドレスバス18は、強誘電体メモリ100が接続される外部の電子機器等からアドレス情報を受信するためのバスである。   The address bus 18 is a bus for receiving address information from an external electronic device or the like to which the ferroelectric memory 100 is connected.

次に、強誘電体メモリ100において実行される通常モード動作について、図3に示すメモリブロック200の動作例を参照して説明する。   Next, the normal mode operation executed in the ferroelectric memory 100 will be described with reference to an operation example of the memory block 200 shown in FIG.

図3は、通常モード動作時にメモリブロック200内のメモリセルMC2からデータを読み出す場合を示している。図3のメモリブロック200において、ブロック選択トランジスタBLSWのゲートに接続されたブロック選択線BSに電圧を印加し、ブロック選択トランジスタBLSWをオンし、読み出し対象のメモリセルMC2のトランジスタTr2をオフし、他のメモリセルMC1,MC3,MC4の各トランジスタTr1,Tr3,Tr4をオンする。このように、メモリブロック200内のブロック選択トランジスタBLSW及びトランジスタTr1〜Tr4を動作させることで、読み取り対象の強誘電体キャパシタC2に電圧が印加され、強誘電体キャパシタC2に記憶されているデータがS/A,BLドライバ15により読み出される。すなわち、メモリブロック200の通常モード動作では、動作対象となるメモリセルは一つである。   FIG. 3 shows a case where data is read from the memory cell MC2 in the memory block 200 during the normal mode operation. In the memory block 200 of FIG. 3, a voltage is applied to the block selection line BS connected to the gate of the block selection transistor BLSW, the block selection transistor BLSW is turned on, the transistor Tr2 of the memory cell MC2 to be read is turned off, and others The transistors Tr1, Tr3, Tr4 of the memory cells MC1, MC3, MC4 are turned on. Thus, by operating the block selection transistor BLSW and the transistors Tr1 to Tr4 in the memory block 200, a voltage is applied to the ferroelectric capacitor C2 to be read, and the data stored in the ferroelectric capacitor C2 is stored. Read by S / A, BL driver 15. That is, in the normal mode operation of the memory block 200, there is one memory cell to be operated.

ところで、強誘電体メモリでは、信頼性不良になる原因の一つとしてスタティック・インプリント(以下、インプリントと略記する)という現象が知られている。インプリントとは、強誘電体メモリを高温中に放置した場合に、強誘電体キャパシタに蓄えられている分極が焼き付き、この分極と逆方向の分極が書き込みにくくなる現象である。この現象は、強誘電体キャパシタに蓄えられている自発分極により強誘電体膜中の電荷が再配置を起こして定着し、自発分極とは逆の電界が作られるためであると考えられている。強誘電体膜中の電荷が再配置を起こす原因は、強誘電体中の分極であり、分極が大きいほど電荷の再配置は起こりやすくなる。従って、例えば、外部から電界をかけて強誘電体キャパシタ内部の電極を大きくすると(データ“0”又は“1”を書き込んだ状態)、外部から電界をかけない場合に比べて、インプリントは早く進行する。   By the way, in a ferroelectric memory, a phenomenon called static imprint (hereinafter abbreviated as imprint) is known as one of the causes of poor reliability. Imprinting is a phenomenon in which when a ferroelectric memory is left in a high temperature, the polarization stored in the ferroelectric capacitor is burned, and the polarization in the opposite direction to this polarization becomes difficult to write. This phenomenon is thought to be because the electric charge in the ferroelectric film is fixed by relocation due to the spontaneous polarization stored in the ferroelectric capacitor, and an electric field opposite to the spontaneous polarization is created. . The cause of the rearrangement of charges in the ferroelectric film is the polarization in the ferroelectric, and the greater the polarization, the easier the rearrangement of charges. Therefore, for example, if the electrode inside the ferroelectric capacitor is enlarged by applying an electric field from the outside (in a state where data “0” or “1” is written), imprinting is faster than when no electric field is applied from the outside. proceed.

また、強誘電体メモリが信頼性不良になる別の原因としてダイナミック・インプリントという現象が知られている。ダイナミック・インプリントとは、同じデータ(“0”又は“1”)を読み出し続けたり、書き込み続けると、そのデータが強誘電体キャパシタ内で焼き付いてしまい、逆方向のデータが書き込みにくくなる現象である。上述した外部電界下でインプリントが早く進行する現象は、ダイナミック・インプリントと類似する現象である。   In addition, a phenomenon called dynamic imprint is known as another cause of the reliability failure of the ferroelectric memory. Dynamic imprinting is a phenomenon in which if the same data (“0” or “1”) is read or written continuously, the data is burned in the ferroelectric capacitor, making it difficult to write data in the opposite direction. is there. The phenomenon in which imprinting proceeds rapidly under the external electric field described above is a phenomenon similar to dynamic imprinting.

上述のように、強誘電体メモリのインプリントを加速させるためには、外部からセルの強誘電体キャパシタの分極を増加させる方向の電界を印加することが有効であり、これによって信頼性不良を起こしそうなセルをあらかじめスクリーニングすることができる。しかし、図3に示したメモリブロック200の通常モード動作では、動作対象となるメモリセルは一つである。このため、信頼性不良を起こしそうなメモリセルをスクリーニングするためには、メモリブロック200内のメモリセル毎に外部電界を印加することになる。その結果、出荷前の信頼性試験にかかる時間が長くなり、強誘電体メモリのコストを増加させる原因となる。   As described above, in order to accelerate the imprint of the ferroelectric memory, it is effective to apply an electric field in the direction in which the polarization of the ferroelectric capacitor of the cell is increased from the outside, thereby reducing the reliability. Cells that are likely to wake can be screened in advance. However, in the normal mode operation of the memory block 200 shown in FIG. 3, the number of memory cells to be operated is one. For this reason, in order to screen a memory cell that is likely to cause a reliability failure, an external electric field is applied to each memory cell in the memory block 200. As a result, it takes a long time to perform a reliability test before shipment, which increases the cost of the ferroelectric memory.

また、上記に上げた方法とは別のスクリーニング方法として、強誘電体キャパシタに書き込まれている分極を反転させる方向の微小電界を印加する方法も考えられる。つまり、強誘電体キャパシタが十分に書き込まれていない場合は、微小電界を印加することにより分極の一部が反転し、その後のデータ読み出し動作において正常にデータが読み出せなくなる。従って、例えば、「データ書き込み」→「微小反転電界の印加」→「データ読み出し」という動作シーケンスにより信頼性不良を起こしたメモリセルは、通常の動作試験において正常に動作したとしても、後で信頼性不良が起こる可能性があるメモリセルとしてスクリーニングし、リダンダンシ用のメモリセル等を用いて救済することが可能になる。この動作を適用して信頼性試験の時間を短縮するためには、複数のメモリセルに対して同時に反転電界を印加できるこが望ましい。しかし、図3に示したメモリブロック200の通常モード動作では、動作対象となるメモリセルは一つであるため、信頼性試験の時間を短縮することは困難である。   Further, as a screening method different from the method described above, a method of applying a minute electric field in a direction that reverses the polarization written in the ferroelectric capacitor is also conceivable. That is, when the ferroelectric capacitor is not sufficiently written, a part of polarization is inverted by applying a minute electric field, and data cannot be normally read in the subsequent data reading operation. Therefore, for example, even if a memory cell in which reliability failure is caused by an operation sequence of “data writing” → “application of a minute inversion electric field” → “data reading” is normally operated in a normal operation test, It is possible to screen as a memory cell that may cause a defect and repair it using a memory cell for redundancy. In order to reduce the reliability test time by applying this operation, it is desirable that an inversion electric field can be simultaneously applied to a plurality of memory cells. However, in the normal mode operation of the memory block 200 shown in FIG. 3, it is difficult to reduce the time for the reliability test because the number of memory cells to be operated is one.

本第1の実施の形態に係る図1に示した強誘電体メモリ100では、テストモード制御回路12を具備することにより、メモリブロック200の信頼性試験中にテストモード動作を実行し、複数のメモリセルに同時に電界を印加して、信頼性不良を起こしそうなメモリセルをスクリーニングする時間を短縮することを可能にしている。   In the ferroelectric memory 100 shown in FIG. 1 according to the first embodiment, the test mode control circuit 12 is provided so that a test mode operation is executed during a reliability test of the memory block 200, and a plurality of test modes are controlled. By simultaneously applying an electric field to the memory cells, it is possible to shorten the time for screening the memory cells that are likely to cause reliability failures.

次に、本第1の実施の形態に係る図1に示した強誘電体メモリ100において実行される信頼性試験の試験方法について、図4に示すフローチャートを参照して説明する。また、この信頼性試験中に、テストモード制御回路12おいて実行されるテストモード動作について、図5及び図6に示すメモリブロック200の電圧印加例を参照して説明する。このテストモードは、インプリントおよびダイナミック・インプリントで不良を起こしそうなセルを発見することを目的としている。   Next, a test method of the reliability test executed in the ferroelectric memory 100 shown in FIG. 1 according to the first embodiment will be described with reference to the flowchart shown in FIG. A test mode operation executed in the test mode control circuit 12 during the reliability test will be described with reference to voltage application examples of the memory block 200 shown in FIGS. This test mode is intended to find cells that are likely to fail in imprinting and dynamic imprinting.

テストモード制御回路12は、強誘電体メモリ100が接続される外部のテスト装置(図示せず)から入力されるテスト制御信号に応じて、上記試験プログラムに基づいて、図4に示す信頼性試験を開始する。   The test mode control circuit 12 performs a reliability test shown in FIG. 4 based on the test program in accordance with a test control signal input from an external test apparatus (not shown) to which the ferroelectric memory 100 is connected. To start.

まず、ステップS1において、テストモード制御回路12は、初期動作試験として、メモリセルアレイ13に含まれる複数のメモリブロックの各メモリセルを試験動作させて、初期不良のメモリセルをスクリーニングする。この初期動作試験では、試験対象の強誘電体メモリ100は、組立工程を経て、パッケージに収まっているものとする。   First, in step S1, the test mode control circuit 12 tests each memory cell of a plurality of memory blocks included in the memory cell array 13 as an initial operation test to screen an initial defective memory cell. In this initial operation test, it is assumed that the ferroelectric memory 100 to be tested is housed in a package after an assembly process.

次いで、ステップS2において、強誘電体メモリ100をテストモード下でメモリブロック200内の強誘電体キャパシタC1〜C4に電圧を印加しながら高温放置試験を行う。この場合、強誘電体キャパシタ100は、パッケージに収まっているため、例えば、バーンイン装置等を用いて複数の強誘電体メモリ100に同時に電圧を印加できるような環境で高温放置試験を行う。試験に先立ち、メモリセルにはあらかじめ決めておいたデータが書き込まれており、各メモリセルの強誘電体キャパシタ100にはデータに応じた分極が生じているものとする。そして、この試験でテストモードを用いて強誘電体キャパシタ100に印加される電圧は、強誘電体キャパシタ100の分極を増加させる方向である。また、この高温放置試験において、テストモード制御回路12は、テストモードに応じた制御信号をWLドライバ14、S/A,BLドライバ15、及びPLドライバ16に出力して、メモリブロック200に対するテストモード動作を制御する。このメモリブロック200におけるテストモード動作の一例について、図5を参照して説明する。   Next, in step S2, the ferroelectric memory 100 is subjected to a high temperature standing test while applying a voltage to the ferroelectric capacitors C1 to C4 in the memory block 200 in the test mode. In this case, since the ferroelectric capacitor 100 is contained in the package, for example, a high temperature storage test is performed in an environment where a voltage can be simultaneously applied to the plurality of ferroelectric memories 100 using a burn-in device or the like. Prior to the test, it is assumed that predetermined data is written in the memory cell, and the ferroelectric capacitor 100 of each memory cell is polarized according to the data. The voltage applied to the ferroelectric capacitor 100 using the test mode in this test is a direction in which the polarization of the ferroelectric capacitor 100 is increased. In this high temperature storage test, the test mode control circuit 12 outputs a control signal corresponding to the test mode to the WL driver 14, S / A, BL driver 15, and PL driver 16 to test the memory block 200. Control the behavior. An example of the test mode operation in the memory block 200 will be described with reference to FIG.

図5において、テストモード制御回路12は、メモリブロック200内のブロック選択トランジスタBLSWをオンし、メモリセルMC1〜MC4の各トランジスタTr1〜Tr4をオフさせる制御信号をWLドライバ14に出力する。WLドライバ14は、テストモード制御回路12から入力された制御信号に基づいて、ブロック選択トランジスタBLSWをオンする電圧をブロック選択線BSに印加するとともに、トランジスタTr1〜Tr4をオフする電圧をワード線WL1〜WL4に印加する。この時、例えば、ブロック選択線BSには3V、ワード線WL1〜WL4には0Vが印加される。   In FIG. 5, the test mode control circuit 12 outputs to the WL driver 14 a control signal that turns on the block selection transistor BLSW in the memory block 200 and turns off the transistors Tr1 to Tr4 of the memory cells MC1 to MC4. Based on the control signal input from the test mode control circuit 12, the WL driver 14 applies a voltage for turning on the block selection transistor BLSW to the block selection line BS and a voltage for turning off the transistors Tr1 to Tr4 on the word line WL1. Apply to ~ WL4. At this time, for example, 3V is applied to the block selection line BS, and 0V is applied to the word lines WL1 to WL4.

そして、ブロック選択線BSに3V、ワード線WL1〜WL4に0Vを印加した状態で、テストモード制御回路12は、メモリブロック200に接続されたビット線BL及びプレート線PLに印加する電圧を制御する制御信号をS/A,BLドライバ15及びPLドライバ16に出力する。この時、例えば、ビット線BLには0V,プレート線PLには電圧Vplが印加される。   Then, with 3V applied to the block selection line BS and 0V applied to the word lines WL1 to WL4, the test mode control circuit 12 controls the voltage applied to the bit line BL and the plate line PL connected to the memory block 200. The control signal is output to the S / A, BL driver 15 and PL driver 16. At this time, for example, 0 V is applied to the bit line BL, and the voltage Vpl is applied to the plate line PL.

上述のように、ブロック選択線BS、ワード線WL1〜WL4、ビット線BL、及びプレート線PLに電圧を印加することにより、図6に示すように、メモリセルMC1〜MC4に同時にVpl/4を印加することができる。なお、Vplとしては、通常のデータ書き込み時又はデータ読み出し時のPL駆動電圧を用いてもよいし、本テストモード動作用に最適化したPL駆動電圧を用いてもよい。   As described above, by applying a voltage to the block selection line BS, the word lines WL1 to WL4, the bit line BL, and the plate line PL, Vpl / 4 is simultaneously applied to the memory cells MC1 to MC4 as shown in FIG. Can be applied. As Vpl, a PL driving voltage at the time of normal data writing or data reading may be used, or a PL driving voltage optimized for this test mode operation may be used.

次いで、ステップS2の高温放置試験終了後、ステップS3において、強誘電体メモリ100の再度動作試験を行って、信頼性不良のメモリセルをスクリーニングして、信頼性試験を終了する。   Next, after the high temperature storage test in step S2 is completed, in step S3, the operation test of the ferroelectric memory 100 is performed again to screen the memory cells with poor reliability, and the reliability test is completed.

以上のように、本第1の実施の形態に係る強誘電体メモリ100では、テストモード制御回路12を具備して、メモリブロック200の高温放置性試験中にテストモード動作を実行し、複数のメモリセルに同時に電界を印加することを可能にした。このテストモード動作により強誘電体キャパシタC1〜C4内の分極が増すため、インプリントによるメモリセルの劣化を加速させることが可能になる。その結果、短い時間で信頼性初期不良のメモリセルをスクリーニングすることが可能になり、信頼性試験の時間を短縮することができ、試験コストを低減することができる。本第1の実施の形態の試験では、半導体チップは既にパッケージに収められていると仮定しているため、試験の結果発見された不良ビットは、電気的に切断可能なヒューズ (e-fuse) を用いてリダンダンシーブロックと置き換えを行い救済する。また、不良ビットの数が多くて救済が不可能な場合には、出荷を中止するなどの措置を取ることができる。また、本第1の実施の形態の試験方法は、出荷チップのリダンダンシー救済に使えるほか、出荷時の抜き取り検査による寿命試験にも使うことができる。   As described above, in the ferroelectric memory 100 according to the first embodiment, the test mode control circuit 12 is provided, and the test mode operation is executed during the high-temperature storage test of the memory block 200, and a plurality of test modes are performed. An electric field can be simultaneously applied to the memory cell. Since the polarization in the ferroelectric capacitors C1 to C4 is increased by the test mode operation, it is possible to accelerate the deterioration of the memory cell due to imprinting. As a result, it becomes possible to screen a memory cell having an initial reliability failure in a short time, the time for the reliability test can be shortened, and the test cost can be reduced. In the test of the first embodiment, since it is assumed that the semiconductor chip is already contained in the package, the defective bit discovered as a result of the test is an electrically disconnectable fuse (e-fuse). Replace with a redundancy block using and repair. Further, when the number of defective bits is large and cannot be remedied, it is possible to take measures such as canceling the shipment. Further, the test method of the first embodiment can be used for redundancy repair of shipped chips, and can also be used for a life test by sampling inspection at the time of shipment.

(第2の実施の形態)
本発明の第2の実施の形態に係る強誘電体メモリでは、信頼性試験中にテストモード動作を実行し、メモリブロック内の全メモリセルのうち一部の複数のメモリセルに同時に電界を印加して、上記第1の実施の形態に比べて強い電界を複数のメモリセルに同時に印加する場合について説明する。なお、第2の実施の形態に係る強誘電体メモリ100及びメモリブロック200の各構成は、上記図1及び図2に示したものと同様であるため、その図示及び構成説明は省略する。
(Second Embodiment)
In the ferroelectric memory according to the second embodiment of the present invention, a test mode operation is executed during a reliability test, and an electric field is simultaneously applied to some of the memory cells in the memory block. A case where a stronger electric field than that in the first embodiment is simultaneously applied to a plurality of memory cells will be described. The configurations of the ferroelectric memory 100 and the memory block 200 according to the second embodiment are the same as those shown in FIG. 1 and FIG.

本第2の実施の形態に係る図1に示した強誘電体メモリ100において信頼性試験中に、テストモード制御回路12において実行されるテストモード動作について、図7に示すメモリブロック200の電圧印加例を参照して説明する。なお、本第2の実施の形態に係る図1に示した強誘電体メモリ100において実行される信頼性試験の試験方法は、上記図4に示したものと同様であるため、その図示及びステップS1,S3の説明は省略する。   In the ferroelectric memory 100 shown in FIG. 1 according to the second embodiment, the voltage application of the memory block 200 shown in FIG. 7 is performed for the test mode operation executed in the test mode control circuit 12 during the reliability test. This will be described with reference to an example. The test method of the reliability test executed in the ferroelectric memory 100 shown in FIG. 1 according to the second embodiment is the same as that shown in FIG. Description of S1 and S3 is omitted.

テストモード制御回路12は、強誘電体メモリ100が接続される外部のテスト装置(図示せず)から入力されるテスト制御信号に応じて、上記試験プログラムに基づいて、図4に示す信頼性試験を開始する。   The test mode control circuit 12 performs a reliability test shown in FIG. 4 based on the test program in accordance with a test control signal input from an external test apparatus (not shown) to which the ferroelectric memory 100 is connected. To start.

ステップS2において、強誘電体メモリ100をテストモード下でメモリブロック200内の強誘電体キャパシタC1〜C4に電圧を印加しながら高温放置試験を行う。この場合、強誘電体キャパシタ100は、パッケージに収まっているため、例えば、バーンイン装置等を用いて複数の強誘電体メモリ100に同時に電圧を印加できるような環境で高温放置試験を行う。また、この高温放置試験において、テストモード制御回路12は、テストモードに応じた制御信号をWLドライバ14、S/A,BLドライバ15、及びPLドライバ16に出力して、メモリブロック200に対するテストモード動作を制御する。このメモリブロック200におけるテストモード動作の一例について、図7を参照して説明する。   In step S2, the ferroelectric memory 100 is subjected to a high temperature standing test while applying a voltage to the ferroelectric capacitors C1 to C4 in the memory block 200 in the test mode. In this case, since the ferroelectric capacitor 100 is contained in the package, for example, a high temperature storage test is performed in an environment where a voltage can be simultaneously applied to the plurality of ferroelectric memories 100 using a burn-in device or the like. In this high temperature storage test, the test mode control circuit 12 outputs a control signal corresponding to the test mode to the WL driver 14, S / A, BL driver 15, and PL driver 16 to test the memory block 200. Control the behavior. An example of the test mode operation in the memory block 200 will be described with reference to FIG.

図7において、テストモード制御回路12は、メモリブロック200内のブロック選択トランジスタBLSWをオンし、メモリセルMC1,MC2の各トランジスタTr1,Tr2をオフし、メモリセルMC3,MC4の各トランジスタTr3,Tr4をオンさせる制御信号をWLドライバ14に出力する。WLドライバ14は、テストモード制御回路12から入力された制御信号に基づいて、ブロック選択トランジスタBLSWをオンする電圧をブロック選択線BSに印加し、トランジスタTr1,Tr2をオフする電圧をワード線WL1,WL2に印加し、トランジスタTr3,Tr4をオンする電圧をワード線WL3,WL4に印加する。この時、例えば、ブロック選択線BS及びワード線WL3,WL4には3V、ワード線WL1,WL2には0Vが印加される。   In FIG. 7, the test mode control circuit 12 turns on the block selection transistor BLSW in the memory block 200, turns off the transistors Tr1 and Tr2 of the memory cells MC1 and MC2, and turns on the transistors Tr3 and Tr4 of the memory cells MC3 and MC4. A control signal for turning on is output to the WL driver 14. Based on the control signal input from the test mode control circuit 12, the WL driver 14 applies a voltage for turning on the block selection transistor BLSW to the block selection line BS, and supplies a voltage for turning off the transistors Tr1 and Tr2 to the word lines WL1, A voltage that is applied to WL2 to turn on the transistors Tr3 and Tr4 is applied to the word lines WL3 and WL4. At this time, for example, 3V is applied to the block selection line BS and the word lines WL3 and WL4, and 0V is applied to the word lines WL1 and WL2.

そして、ブロック選択線BS及びワード線WL3,WL4に3V、ワード線WL3,WL4に0Vを印加した状態で、テストモード制御回路12は、メモリブロック200に接続されたビット線BL及びプレート線PLに印加する電圧を制御する制御信号をS/A,BLドライバ15及びPLドライバ16に出力する。この時、例えば、ビット線BLには0V,プレート線PLには電圧Vplが印加される。   Then, with 3V applied to the block selection line BS and the word lines WL3 and WL4 and 0V to the word lines WL3 and WL4, the test mode control circuit 12 applies the bit line BL and the plate line PL connected to the memory block 200 to each other. A control signal for controlling the applied voltage is output to the S / A, BL driver 15 and PL driver 16. At this time, for example, 0 V is applied to the bit line BL, and the voltage Vpl is applied to the plate line PL.

上述のように、ブロック選択線BS、ワード線WL1〜WL4、ビット線BL、及びプレート線PLに電圧を印加することにより、図7に示すように、メモリセルMC1,MC2の強誘電体キャパシタC1,C2に同時にVpl/2を印加することができる。なお、Vplとしては、通常のデータ書き込み時又はデータ読み出し時のPL駆動電圧を用いてもよいし、本テストモード動作用に最適化したPL駆動電圧を用いてもよい。このように、メモリセルMC1,MC2に同時にVpl/2を印加することにより、強誘電体キャパシタC1,C2には、上記第1の実施の形態に比べて2倍の電圧が印加されるようになる。この後、トランジスタTr1,Tr2をオン、トランジスタTr3,Tr4をオフする電圧を印加し、ビット線BLに0V,プレート線PLに電圧Vplを印加することにより、強誘電体キャパシタC3,C4にも同時にVpl/2を印加することができる。   As described above, by applying voltages to the block selection line BS, the word lines WL1 to WL4, the bit line BL, and the plate line PL, the ferroelectric capacitors C1 of the memory cells MC1 and MC2 as shown in FIG. , C2 can be simultaneously applied with Vpl / 2. As Vpl, a PL driving voltage at the time of normal data writing or data reading may be used, or a PL driving voltage optimized for this test mode operation may be used. In this way, by applying Vpl / 2 to the memory cells MC1 and MC2 at the same time, a voltage twice that of the first embodiment is applied to the ferroelectric capacitors C1 and C2. Become. Thereafter, the transistors Tr1 and Tr2 are turned on and the transistors Tr3 and Tr4 are turned off, and the voltage Vpl is applied to the bit line BL and the plate line PL, so that the ferroelectric capacitors C3 and C4 are simultaneously applied. Vpl / 2 can be applied.

上述のように、強誘電体キャパシタC1,C2又はC3,C4に同時に電圧を印加することにより、強誘電体キャパシタC1,C2又はC3,C4のインプリント現象による劣化は、上記第1の実施の形態に示したテストモード動作の場合よりも早く進むようになる。しかし、本第2の実施の形態に係る信頼性試験方法では、メモリブロック200内の4つのメモリセルのうち同時に2つのメモリセルに電圧を印加しているため、上記第1の実施の形態に示した信頼性試験方法よりも時間がかかることになる。したがって、1つのメモリブロックを2度に分けて試験時間が長くなることよりも、強誘電体キャパシタに2倍の電圧を印加することによりインプリント現象による劣化が進む時間が早まるという利点が上回る場合に、本第2の実施の形態に係る信頼性試験方法は有効である。   As described above, the deterioration due to the imprint phenomenon of the ferroelectric capacitors C1, C2 or C3, C4 by applying the voltage to the ferroelectric capacitors C1, C2 or C3, C4 simultaneously is the same as that of the first embodiment. The process proceeds faster than the test mode operation shown in the embodiment. However, in the reliability test method according to the second embodiment, voltage is applied to two memory cells at the same time among the four memory cells in the memory block 200. It will take longer than the reliability test method shown. Therefore, the advantage that the deterioration time due to the imprint phenomenon is accelerated by applying twice the voltage to the ferroelectric capacitor exceeds the advantage that the test time becomes longer by dividing one memory block twice. In addition, the reliability test method according to the second embodiment is effective.

なお、上記第2の実施の形態では、1つのメモリブロック内の4つのメモリセルを2つに分けて電圧を印加する場合を示したが、1つのメモリブロック内のメモリセル数が4つより多い場合は、2つ以上に分けて、分けた複数のメモリセル毎に個別に電圧を印加するようにしてもよい。   In the second embodiment, the voltage is applied by dividing the four memory cells in one memory block into two. However, the number of memory cells in one memory block is more than four. If there are many, it may be divided into two or more and a voltage may be individually applied to each of the plurality of divided memory cells.

(第3の実施の形態)
本発明の第3の実施の形態に係る強誘電体メモリでは、微小電圧を強誘電体キャパシタに印加し、強誘電体キャパシタに蓄えられている自発分極を反転させて、データ保持が不安定なメモリセルを抽出する信頼性試験を実行する場合について説明する。なお、第3の実施の形態に係る強誘電体メモリ100及びメモリブロック200の各構成は、上記図1及び図2に示したものと同様であるため、その図示及び構成説明は省略する。
(Third embodiment)
In the ferroelectric memory according to the third embodiment of the present invention, data retention is unstable by applying a minute voltage to the ferroelectric capacitor and inverting the spontaneous polarization stored in the ferroelectric capacitor. A case where a reliability test for extracting a memory cell is executed will be described. Note that the configurations of the ferroelectric memory 100 and the memory block 200 according to the third embodiment are the same as those shown in FIGS. 1 and 2, and therefore illustration and description thereof are omitted.

本第3の実施の形態に係る図1に示した強誘電体メモリ100において信頼性試験中に、テストモード制御回路12によりテストモード動作を実行して、微小電圧を強誘電体キャパシタに印加する場合について、図8に示すフローチャートを参照して説明する。   During the reliability test in the ferroelectric memory 100 shown in FIG. 1 according to the third embodiment, the test mode control circuit 12 executes a test mode operation to apply a minute voltage to the ferroelectric capacitor. The case will be described with reference to the flowchart shown in FIG.

テストモード制御回路12は、強誘電体メモリ100が接続される外部のテスト装置(図示せず)から入力されるテスト制御信号に応じて、上記試験プログラムに基づいて、図8に示す信頼性試験を開始する。   The test mode control circuit 12 performs the reliability test shown in FIG. 8 based on the test program in accordance with a test control signal input from an external test apparatus (not shown) to which the ferroelectric memory 100 is connected. To start.

まず、ステップS11において、テストモード制御回路12は、初期動作試験として、メモリセルアレイ13に含まれる複数のメモリブロックの各メモリセルを試験動作させて、初期不良のメモリセルをスクリーニングする。   First, in step S11, as an initial operation test, the test mode control circuit 12 performs a test operation on each memory cell in a plurality of memory blocks included in the memory cell array 13 to screen an initial defective memory cell.

次いで、ステップS12において、初期不良のメモリセルを除いて、各メモリブロック内の複数のメモリセルに対してあるデータを書き込む。この場合、テストモード制御回路12は、書き込みデータと、書き込み動作を制御する制御信号をWLドライバ14、S/A,BLドライバ15、及びPLドライバ16に出力して、各メモリブロック内の初期不良のメモリセルを除いた複数のメモリセルにあるデータを書き込ませる。   Next, in step S12, certain data is written to a plurality of memory cells in each memory block, except for the memory cells that are initially defective. In this case, the test mode control circuit 12 outputs write data and a control signal for controlling the write operation to the WL driver 14, S / A, BL driver 15, and PL driver 16, so that an initial failure in each memory block is detected. The data in a plurality of memory cells excluding the memory cell is written.

次いで、ステップS13において、テストモード下で強誘電体キャパシタに微小なデータ破壊電圧Vtestを印加する。この場合、テストモード制御回路12は、データ破壊電圧Vtestの印加を制御する制御信号をWLドライバ14、S/A,BLドライバ15、及びPLドライバ16に出力して、各メモリブロック内のデータを書き込んだ個々のメモリセルに対してデータ破壊電圧Vtestを印加させる。データ破壊電圧Vtestとしては、例えば、0.1V程度の電圧を使用するが、実際のテスト対象の強誘電体メモリを用いて最適な電圧値を設定することが望ましい。個々の強誘電体キャパシタに印加されるデータ破壊電圧Vtestであるため、例えば、上記第1の実施の形態において図3に示したように4つの強誘電体キャパシタC1〜C4に同時に電圧を印加する場合は、プレート線PLとビット線BLの間の電位差は4×Vtestになる。   Next, in step S13, a minute data breakdown voltage Vtest is applied to the ferroelectric capacitor under the test mode. In this case, the test mode control circuit 12 outputs a control signal for controlling the application of the data destruction voltage Vtest to the WL driver 14, the S / A, the BL driver 15, and the PL driver 16, and the data in each memory block is output. The data destruction voltage Vtest is applied to each written memory cell. As the data destruction voltage Vtest, for example, a voltage of about 0.1 V is used, but it is desirable to set an optimum voltage value using a ferroelectric memory to be actually tested. Since the data breakdown voltage Vtest is applied to each ferroelectric capacitor, for example, as shown in FIG. 3 in the first embodiment, voltages are simultaneously applied to the four ferroelectric capacitors C1 to C4. In this case, the potential difference between the plate line PL and the bit line BL is 4 × Vtest.

上述のようにデータ破壊電圧Vtestを強誘電体キャパシタに印加すると、強誘電体キャパシタ内部に蓄えられている自発分極を反転させようとする電界がかかる。このため、自発分極が不安定である場合、メモリセルに蓄えられているデータが反転してしまう。そこで、ステップS14において、データ破壊電圧Vtestを印加後のメモリブロックからデータを読み出すデータ読み出し試験を行うことにより、データ保持が不安定なメモリセルを抽出することができる。   As described above, when the data breakdown voltage Vtest is applied to the ferroelectric capacitor, an electric field is applied to invert the spontaneous polarization stored in the ferroelectric capacitor. For this reason, when the spontaneous polarization is unstable, the data stored in the memory cell is inverted. Therefore, in step S14, a memory cell with unstable data retention can be extracted by performing a data read test in which data is read from the memory block after the application of the data breakdown voltage Vtest.

データ保持が不安定なメモリセルは、信頼性上不良になる可能性が高いと考えられるため、予めメモリセルアレイ13内に用意したリダンダンシメモリで置き換える等の対策を行っておけば、強誘電体メモリを出荷後に不良となるリスクを低減できる。   A memory cell with unstable data retention is considered to be highly likely to be defective in reliability. Therefore, if a countermeasure such as replacement with a redundancy memory prepared in advance in the memory cell array 13 is taken, a ferroelectric memory The risk of defects after shipment can be reduced.

また、データ破壊電圧Vtestの電位を上げれば、より多くの不安定なメモリセルを抽出できるが、データ破壊電圧Vtestの電位を上げすぎると、信頼性不良を起こしにくいメモリセルまで抽出対象に含まれてしまい、返って不便である。また、データ破壊電圧Vtestの電位を下げすぎると、信頼性不良を起こす可能性のあるメモリセルを十分に抽出できない。従って、データ破壊電圧Vtestの電位の設定は、予め行う信頼性試験の結果等に基づいて、信頼性不良のメモリセルと、データ破壊電圧の印加によりデータが反転するデータ反転メモリセルとの相関を確かめながら行うべきである。   In addition, if the potential of the data breakdown voltage Vtest is increased, more unstable memory cells can be extracted. However, if the potential of the data breakdown voltage Vtest is excessively increased, memory cells that are unlikely to cause a reliability failure are included in the extraction target. It is inconvenient to return. Further, if the potential of the data breakdown voltage Vtest is lowered too much, memory cells that may cause a reliability failure cannot be extracted sufficiently. Therefore, the potential of the data breakdown voltage Vtest is set based on the correlation between a memory cell with poor reliability and a data inversion memory cell whose data is inverted by application of the data breakdown voltage based on the result of a reliability test performed in advance. It should be done while checking.

上述のことから、図8に示す信頼性試験では、ステップS12において、メモリセルにあるデータ、例えば“1”を書き込み、ステップS13及びステップS14において、データ破壊電圧Vtestの印加後のデータ読み出しにより不安定メモリセルの抽出を行った後、ステップS15において、メモリセルに逆方向のデータ、例えば、“0”を書き込み、ステップS16及びステップS17において、ステップS13及びステップS14と同様にデータ破壊電圧Vtestの印加後のデータ読み出しにより不安定メモリセルの抽出を行っている。   From the above, in the reliability test shown in FIG. 8, data in the memory cell, for example, “1” is written in step S12, and data is not read by reading data after applying the data breakdown voltage Vtest in steps S13 and S14. After the extraction of the stable memory cell, in step S15, data in the reverse direction, for example, “0” is written in the memory cell, and in steps S16 and S17, the data breakdown voltage Vtest is set as in steps S13 and S14. Unstable memory cells are extracted by reading data after application.

以上のように、信頼性試験を行うことにより、“1”データを保持することが不安定なメモリセルと、“0” データを保持することが不安定なメモリセルを抽出することができる。   As described above, by performing the reliability test, it is possible to extract a memory cell that is unstable to hold “1” data and a memory cell that is unstable to hold “0” data.

本第3の実施の形態に係る強誘電体メモリでは、上述した信頼性試験を実行することにより、データ保持が不安定なメモリセルを短時間で抽出することができるため、試験にかかるコストを低減でき、安価で高信頼性の強誘電体メモリを提供することが可能になる。なお、この試験は、前述の第1、第2の実施の形態と異なり、テストモードを使った試験に要する時間が比較的短いため、チップ化する前のWaferの状態で行っても良い。つまり、本第3の実施の形態で示した試験方法をパッケージ工程前の良品選別試験の一部として行うことが可能である。   In the ferroelectric memory according to the third embodiment, by performing the above-described reliability test, memory cells with unstable data retention can be extracted in a short time. It is possible to provide a ferroelectric memory that can be reduced and is inexpensive and highly reliable. Note that this test differs from the first and second embodiments described above in that the time required for the test using the test mode is relatively short, so it may be performed in a wafer state prior to chip formation. In other words, the test method shown in the third embodiment can be performed as a part of the non-defective product selection test before the packaging process.

(第4の実施の形態)
本発明の第4の実施の形態に係る強誘電体メモリでは、テストモード動作時にメモリセルに印加する電圧を、強誘電体メモリの外部から所望の電圧に設定することを可能にする場合について、図1の構成図を参照して説明する。
(Fourth embodiment)
In the ferroelectric memory according to the fourth embodiment of the present invention, the voltage applied to the memory cell during the test mode operation can be set to a desired voltage from the outside of the ferroelectric memory. This will be described with reference to the configuration diagram of FIG.

テストモード制御回路12は、外部のテスト装置から入力される電圧設定信号に基づいて、テストモード動作時にビット線BLとプレート線PLとの間の電圧を所望の電圧に設定する機能を有する。テストモード制御回路12は、テスト装置から電圧設定信号が入力されると、その電圧設定信号に応じてビット線BLに印加する電圧(第1の電圧)と、プレート線PLに印加する電圧(第2の電圧)を設定する。したがって、上述した第1の実施の形態から第3の実施の形態おいて、信頼性試験中にテストモード動作を実行する際に、テストモード制御回路12は、設定電圧を印加するようにS/A,BLドライバ15及びPLドライバ16を制御する。その結果、テストモード動作時にビット線BLとプレート線PLとの間の電圧を所望の電圧に設定することができる。   The test mode control circuit 12 has a function of setting a voltage between the bit line BL and the plate line PL to a desired voltage during the test mode operation based on a voltage setting signal input from an external test device. When a voltage setting signal is input from the test apparatus, the test mode control circuit 12 receives a voltage (first voltage) applied to the bit line BL according to the voltage setting signal and a voltage (first voltage) applied to the plate line PL. 2). Therefore, in the above-described first to third embodiments, when the test mode operation is performed during the reliability test, the test mode control circuit 12 applies the set voltage so as to apply the set voltage. A, BL driver 15 and PL driver 16 are controlled. As a result, the voltage between the bit line BL and the plate line PL can be set to a desired voltage during the test mode operation.

以上のように、本第4の実施の形態に係る強誘電体メモリでは、テストモード動作時にメモリセルに印加する電圧を、強誘電体メモリの外部から所望の電圧に設定することを可能にした。このため、強誘電体メモリに対する初期動作試験の結果等に基づいて、テストモード動作時にメモリセルに印加する電圧設定を適宜変更することができ、信頼性試験をより効率よく行うことが可能になる。   As described above, in the ferroelectric memory according to the fourth embodiment, the voltage applied to the memory cell during the test mode operation can be set to a desired voltage from the outside of the ferroelectric memory. . Therefore, the voltage setting applied to the memory cell during the test mode operation can be appropriately changed based on the result of the initial operation test on the ferroelectric memory, and the reliability test can be performed more efficiently. .

本発明の第1の実施の形態に係る強誘電体メモリの全体構成を示すブロック図である。1 is a block diagram showing an overall configuration of a ferroelectric memory according to a first embodiment of the present invention. 本発明の第1の実施の形態に係るメモリブロックの回路構成の一例を示す図である。FIG. 3 is a diagram illustrating an example of a circuit configuration of a memory block according to the first embodiment of the present invention. 本発明の第1の実施の形態に係るメモリブロックの通常モード動作の一例を示す図である。4 is a diagram showing an example of a normal mode operation of the memory block according to the first exemplary embodiment of the present invention. FIG. 本発明の第1の実施の形態に係る強誘電体メモリにおいて実行される信頼性試験の試験方法を示すフローチャートである。3 is a flowchart showing a test method of a reliability test executed in the ferroelectric memory according to the first embodiment of the present invention. 本発明の第1の実施の形態に係るテストモード動作時にメモリブロックに印加される電圧の一例を示す図である。It is a figure which shows an example of the voltage applied to a memory block at the time of the test mode operation | movement which concerns on the 1st Embodiment of this invention. 本発明の第1の実施の形態に係るテストモード動作時にメモリブロックに印加される電圧の一例を示す図である。It is a figure which shows an example of the voltage applied to a memory block at the time of the test mode operation | movement which concerns on the 1st Embodiment of this invention. 本発明の第2の実施の形態に係る強誘電体メモリのテストモード動作時にメモリブロックに印加される電圧の一例を示す図である。It is a figure which shows an example of the voltage applied to a memory block at the time of the test mode operation | movement of the ferroelectric memory based on the 2nd Embodiment of this invention. 本発明の第3の実施の形態に係る強誘電体メモリにおいて実行される信頼性試験の試験方法を示すフローチャートである。10 is a flowchart showing a test method of a reliability test executed in a ferroelectric memory according to a third embodiment of the present invention.

符号の説明Explanation of symbols

12…テストモード制御回、13…メモリセルアレイ、100…強誘電体メモリ、200…メモリブロック、C1〜C4…強誘電体キャパシタ、MC1〜MC4…メモリセル、Tr1〜Tr4…トランジスタ、BLSW…ブロック選択トランジスタ、BL…ビット線、PL…プレート線、WL…ワード線。   DESCRIPTION OF SYMBOLS 12 ... Test mode control time, 13 ... Memory cell array, 100 ... Ferroelectric memory, 200 ... Memory block, C1-C4 ... Ferroelectric capacitor, MC1-MC4 ... Memory cell, Tr1-Tr4 ... Transistor, BLSW ... Block selection Transistor, BL ... bit line, PL ... plate line, WL ... word line.

Claims (5)

強誘電体キャパシタの両電極がそれぞれトランジスタのソース及びドレインに接続されて構成されるメモリセルを複数直列に接続したメモリブロックと、
前記メモリセルの各トランジスタのゲートにそれぞれ対応して接続された複数のワード線と、
前記メモリブロックの一端に接続されたプレート線と、
前記メモリブロックの他端にブロック選択用スイッチ素子を介して接続されたビット線と、
前記メモリブロック内の前記複数のトランジスタ及び前記ブロック選択用スイッチ素子を制御して前記複数の強誘電体キャパシタのうち2つ以上に同時に電圧を印加する制御回路と、
を具備することを特徴とする半導体記憶装置。
A memory block in which a plurality of memory cells configured by connecting both electrodes of a ferroelectric capacitor to the source and drain of a transistor are connected in series;
A plurality of word lines connected corresponding to the gates of the transistors of the memory cell,
A plate line connected to one end of the memory block;
A bit line connected to the other end of the memory block via a block selecting switch element;
A control circuit that controls the plurality of transistors and the block selection switch element in the memory block to simultaneously apply a voltage to two or more of the plurality of ferroelectric capacitors;
A semiconductor memory device comprising:
前記制御回路は、前記複数のトランジスタ及び前記ブロック選択用スイッチ素子を同時に個別にオン/オフ制御して、前記複数の強誘電体キャパシタのうち2つ以上に同時に電圧を印加することを特徴とする請求項1記載の半導体記憶装置。   The control circuit performs on / off control of the plurality of transistors and the block selecting switch element individually and applies a voltage to two or more of the plurality of ferroelectric capacitors simultaneously. The semiconductor memory device according to claim 1. 前記制御回路は、前記ビット線に第1の電圧を印加し、前記プレート線に前記第1の電圧と電位が異なる第2の電圧を印加し、該第1の電圧及び該第2の電圧の印加状態を一定時間維持することを特徴とする請求項1又は2記載の半導体記憶装置。   The control circuit applies a first voltage to the bit line, applies a second voltage having a potential different from the first voltage to the plate line, and applies the first voltage and the second voltage. 3. The semiconductor memory device according to claim 1, wherein the applied state is maintained for a predetermined time. 複数の前記メモリブロックから構成されるメモリセルアレイを具備し、
前記制御回路は、前記メモリセルアレイ内の複数のメモリブロックに対して、該各メモリブロック内の前記複数のトランジスタ及び前記ブロック選択用スイッチ素子を制御して前記複数メモリブロック内の複数の強誘電体キャパシタのうち2つ以上に同時に電圧を印加することを特徴とする請求項1記載の半導体記憶装置。
Comprising a memory cell array composed of a plurality of the memory blocks;
The control circuit controls, for a plurality of memory blocks in the memory cell array, the plurality of transistors and block selection switch elements in each memory block, and a plurality of ferroelectrics in the plurality of memory blocks. 2. The semiconductor memory device according to claim 1, wherein a voltage is simultaneously applied to two or more of the capacitors.
前記制御回路は、外部から入力される制御信号に応じて前記ビット線に印加する前記第1の電圧と、前記プレート線に印加する前記第2の電圧とを制御することを特徴とする請求項3記載の半導体記憶装置。   The control circuit controls the first voltage applied to the bit line and the second voltage applied to the plate line according to a control signal input from the outside. 3. The semiconductor memory device according to 3.
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