JP2009170684A - Semiconductor device, wiring board, method for manufacturing semiconductor device and method for manufacturing wiring board - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device capable of suppressing mutual short-circuit of inner leads of a wiring board by migration. <P>SOLUTION: The semiconductor device includes the wiring board 10, having the inner leads 12, and a semiconductor chip 20 mounted on the wiring board 10, having a bump 22 connected to the inner lead 12. The bump 22 and the inner lead 12 are bonded to each other with a plating layer 13 formed on a surface layer of the inner lead 12. The inner lead 12 has recessed portions 12b and 12a on the tip side and the base end side from the center of a region 12c connected to the bump 22. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体チップを配線基板に実装した半導体装置、配線基板、半導体装置の製造方法、及び配線基板の製造方法に関する。特に本発明は、マイグレーションにより配線基板のインナーリードが相互に短絡することを抑制できる半導体装置、配線基板、半導体装置の製造方法、及び配線基板の製造方法に関する。   The present invention relates to a semiconductor device in which a semiconductor chip is mounted on a wiring board, a wiring board, a manufacturing method of the semiconductor device, and a manufacturing method of the wiring board. In particular, the present invention relates to a semiconductor device, a wiring substrate, a method for manufacturing a semiconductor device, and a method for manufacturing a wiring substrate that can prevent inner leads of the wiring substrate from being short-circuited due to migration.

図９は、従来の半導体装置の構成を説明するための断面図である。本図に示す半導体装置は、略長方形の半導体チップ１２０を配線基板１１０に実装したものである。配線基板１１０は、例えばフレキシブル基板であり、半導体チップ１２０は、例えば配線基板１１０にＣＯＦ実装される。図９（Ａ）は半導体チップ１２０の短辺に平行な断面を示しており、図９（Ｂ）は半導体チップ１２０の長辺に平行な断面を示している。配線基板１１０には、複数のインナーリード１１２が互いに平行に設けられている。インナーリード１１２それぞれには、半導体チップ１２０のバンプ１２２が接合している。   FIG. 9 is a cross-sectional view for explaining the configuration of a conventional semiconductor device. The semiconductor device shown in this figure is obtained by mounting a substantially rectangular semiconductor chip 120 on a wiring board 110. The wiring board 110 is a flexible board, for example, and the semiconductor chip 120 is COF-mounted on the wiring board 110, for example. FIG. 9A shows a cross section parallel to the short side of the semiconductor chip 120, and FIG. 9B shows a cross section parallel to the long side of the semiconductor chip 120. A plurality of inner leads 112 are provided on the wiring board 110 in parallel with each other. A bump 122 of the semiconductor chip 120 is bonded to each inner lead 112.

インナーリード１１２とバンプ１２２の接続は、例えば以下のようにして行われる。まずインナーリード１１２の表面にメッキ層１１３を形成する。次いでバンプ１２２とインナーリード１１２を接触させ、その状態でバンプ１２２、インナーリード１１２、及びメッキ層１１３を加熱する。これによりメッキ層１１３は溶融し、バンプ１２２及びインナーリード１１２それぞれと共晶金属を形成する。このようにしてバンプ１２２及びインナーリード１１２は、メッキ層１１３によって接合している（例えば特許文献１参照）。   The connection between the inner lead 112 and the bump 122 is performed as follows, for example. First, the plating layer 113 is formed on the surface of the inner lead 112. Next, the bump 122 and the inner lead 112 are brought into contact with each other, and the bump 122, the inner lead 112, and the plating layer 113 are heated in that state. As a result, the plating layer 113 is melted to form a eutectic metal with the bumps 122 and the inner leads 112. In this way, the bump 122 and the inner lead 112 are joined by the plating layer 113 (see, for example, Patent Document 1).

特開２００３−２４３４５５号公報（第３２乃至第３６段落）JP2003-243455A (paragraphs 32 to 36)

バンプとインナーリードを接続する際、インナーリード上のメッキ層が溶融するが、その際にメッキ層の一部がインナーリードの側壁を伝って配線基板の基材の表面上を広がることがある（例えば図９（Ｂ）の符号１１３ａで示す部分）。基材の表面上におけるメッキ層の広がりが大きいと、隣り合うインナーリードの間隔が実質的に小さくなる。この場合、隣り合うインナーリードは、メッキ層がマイグレーションによって繋がり、これによって相互に短絡する可能性があった。   When the bump and the inner lead are connected, the plating layer on the inner lead is melted, and at that time, a part of the plating layer may spread on the surface of the substrate of the wiring board along the side wall of the inner lead ( For example, a portion indicated by reference numeral 113a in FIG. 9B). When the spread of the plating layer on the surface of the substrate is large, the interval between the adjacent inner leads is substantially reduced. In this case, there is a possibility that the adjacent inner leads are connected to each other by the migration of the plating layer, thereby causing a short circuit.

本発明に係る幾つかの態様は、マイグレーションにより配線基板のインナーリードが相互に短絡することを抑制できる半導体装置、配線基板、半導体装置の製造方法、及び配線基板の製造方法である。   Some aspects according to the present invention are a semiconductor device, a wiring substrate, a manufacturing method of the semiconductor device, and a manufacturing method of the wiring substrate that can prevent the inner leads of the wiring substrate from being short-circuited to each other due to migration.

上記課題を解決するため、本発明に係る半導体装置は、インナーリードを有する配線基板と、
前記配線基板に実装され、前記インナーリードに接続しているバンプを有する半導体チップと、
を具備し、
前記バンプと前記インナーリードは、前記インナーリードの表層に形成されたメッキ層によって接合しており、
前記インナーリードは、前記バンプと接続している領域の中心より先端側及び基端側それぞれに凹部を有する。 In order to solve the above problems, a semiconductor device according to the present invention includes a wiring board having inner leads,
A semiconductor chip mounted on the wiring board and having a bump connected to the inner lead;
Comprising
The bump and the inner lead are joined by a plating layer formed on a surface layer of the inner lead,
The inner lead has a recess on each of the distal end side and the proximal end side from the center of the region connected to the bump.

この半導体装置によれば、前記バンプと前記インナーリードを接合するときにおいて、前記バンプと接合している領域より先端側で生じた前記メッキ層の溶融物は、一部が前記先端側の凹部に留まる。また、前記バンプと接合している領域より基端側で生じた前記メッキ層の溶融物は、一部が前記基端側の凹部に留まる。このため、前記メッキ層の溶融物のうち前記インナーリードの側面を伝って前記配線基板の基材上に流れ出す量が減少し、その結果、隣り合うインナーリードの間隔が実質的に小さくなることを抑制できる。従って、隣り合うインナーリードのメッキ層がマイグレーションによって繋がることを抑制でき、その結果、隣り合うインナーリードが相互に短絡することを抑制できる。
前記先端側及び基端側それぞれの凹部は、前記バンプに最も近い部分から前記バンプまでの距離が８μｍ以下であるのが好ましい。 According to this semiconductor device, when the bump and the inner lead are joined, a part of the melt of the plating layer generated on the tip side from the region joined to the bump is in the recess on the tip side. stay. A part of the melt of the plating layer generated on the base end side from the region bonded to the bump remains in the recess on the base end side. For this reason, the amount of the molten material of the plating layer that flows along the side surface of the inner lead and onto the base material of the wiring board is reduced, and as a result, the interval between adjacent inner leads is substantially reduced. Can be suppressed. Therefore, it can suppress that the plating layer of an adjacent inner lead is connected by migration, As a result, it can suppress that an adjacent inner lead mutually short-circuits.
It is preferable that the distance from the portion closest to the bump to the bump in each of the front end side and the base end side is 8 μm or less.

本発明に係る他の半導体装置は、インナーリードを有する配線基板と、
前記配線基板に実装され、前記インナーリードに接続しているバンプを有する半導体チップと、
を具備し、
前記バンプと前記インナーリードは、前記インナーリードの表層に形成されたメッキ層によって接合しており、
前記インナーリードは、該インナーリードの延伸方向の長さが前記バンプの長さより大きく該インナーリードの先端に繋がっていない凹部を有しており、該凹部で前記バンプと接続している。 Another semiconductor device according to the present invention includes a wiring board having an inner lead,
A semiconductor chip mounted on the wiring board and having a bump connected to the inner lead;
Comprising
The bump and the inner lead are joined by a plating layer formed on a surface layer of the inner lead,
The inner lead has a recess whose length in the extending direction of the inner lead is larger than the length of the bump and is not connected to the tip of the inner lead, and is connected to the bump at the recess.

この半導体装置によれば、前記バンプと前記インナーリードを接合するときにおいて、前記メッキ層の溶融物は、一部が前記先端側の凹部に留まる。このため、前記メッキ層の溶融物のうち前記インナーリードの側面を伝って前記配線基板の基材上に流れ出す量が減少し、その結果、隣り合うインナーリードの間隔が実質的に小さくなることを抑制できる。従って、隣り合うインナーリードのメッキ層がマイグレーションによって繋がることを抑制でき、その結果、隣り合うインナーリードが相互に短絡することを抑制できる。
前記凹部は、前記バンプから最も遠い部分から前記バンプまでの距離が８μｍ以下であるのが好ましい。 According to this semiconductor device, when the bump and the inner lead are joined, a part of the melt of the plating layer remains in the recess on the tip side. For this reason, the amount of the molten material of the plating layer that flows along the side surface of the inner lead and onto the base material of the wiring board is reduced, and as a result, the interval between adjacent inner leads is substantially reduced. Can be suppressed. Therefore, it can suppress that the plating layer of an adjacent inner lead is connected by migration, As a result, it can suppress that an adjacent inner lead mutually short-circuits.
The recess preferably has a distance of 8 μm or less from a portion farthest from the bump to the bump.

本発明に係る配線基板は、表層にメッキ層を有しており、バンプが接続されるインナーリードと、
前記インナーリードに形成され、バンプが接続される領域の中心より先端側及び基端側それぞれに位置する２つの凹部とを有する。 The wiring board according to the present invention has a plating layer on the surface layer, inner leads to which bumps are connected,
Two recesses formed on the inner lead and positioned on the distal end side and the proximal end side from the center of the region to which the bump is connected.

本発明に係る他の配線基板は、表層にメッキ層を有しており、バンプが接続されるインナーリードと、
前記インナーリードに形成され、平面形状において、バンプが接続される領域及びその周囲を内側に含んでおり、前記インナーリードの先端に繋がっていない凹部とを有する。 Another wiring board according to the present invention has a plating layer on the surface layer, inner leads to which bumps are connected,
The planar shape of the inner lead includes a region to which the bump is connected and a periphery of the inner lead, and a recess that is not connected to the tip of the inner lead.

本発明に係る半導体装置の製造方法は、長手方向に互いに離間した２つの凹部、及び表層に位置するメッキ層それぞれを有するインナーリードを備える配線基板を準備する工程と、
前記インナーリードのうち前記２つの凹部の間に位置する領域に半導体チップのバンプを接触させる工程と、
前記バンプ及び前記インナーリードに熱を加え、前記メッキ層を溶融させ、その後冷却することにより、前記バンプ及び前記インナーリードを前記メッキ層により接合する工程とを具備する。 A method for manufacturing a semiconductor device according to the present invention includes a step of preparing a wiring board including inner leads each having two concave portions spaced apart from each other in the longitudinal direction and a plating layer located on a surface layer;
A step of bringing a bump of a semiconductor chip into contact with a region located between the two concave portions of the inner lead;
Heating the bumps and the inner leads to melt the plating layer and then cooling to bond the bumps and the inner leads with the plating layer.

本発明に係る他の半導体装置の製造方法は、表層に位置するメッキ層を有するインナーリード、及び前記インナーリードに設けられていて該インナーリードの延伸方向における長さが半導体チップのバンプより大きい凹部を有する配線基板を準備する工程と、
前記インナーリードの前記凹部に前記バンプを接触させる工程と、
前記バンプ及び前記インナーリードに熱を加え、前記メッキ層を溶融させ、その後冷却することにより、前記バンプ及び前記インナーリードを前記メッキ層により接合する工程とを具備する。 Another method of manufacturing a semiconductor device according to the present invention includes an inner lead having a plating layer located on a surface layer, and a recess provided in the inner lead and having a length in the extending direction of the inner lead larger than the bump of the semiconductor chip. Preparing a wiring board having
Contacting the bumps with the recesses of the inner leads;
Heating the bumps and the inner leads to melt the plating layer and then cooling to bond the bumps and the inner leads with the plating layer.

本発明に係る配線基板の製造方法は、ベース基板上に導電膜を設ける工程と、
前記導電膜上に第１のマスクパターンを形成し、該第１のマスクパターンをマスクとしたハーフエッチングを行うことにより、前記導電膜に第１の凹部及び第２の凹部を形成する工程と、
前記第１のマスクパターンを除去する工程と、
前記導電膜上に第２のマスクパターンを形成し、該第２のマスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続していて前記第１の凹部および前記第２の凹部を長手方向に離間した状態で有するインナーリードを形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備し、
前記インナーリードは、前記第１の凹部と前記第２の凹部の間の領域で半導体チップのバンプと接合する。 A method of manufacturing a wiring board according to the present invention includes a step of providing a conductive film on a base substrate,
Forming a first recess and a second recess in the conductive film by forming a first mask pattern on the conductive film and performing half-etching using the first mask pattern as a mask;
Removing the first mask pattern;
A second mask pattern is formed on the conductive film, and etching is performed using the second mask pattern as a mask so that the first mask pattern is connected to the wiring on the base substrate and to the first wiring. Forming an inner lead having the recess and the second recess spaced apart in the longitudinal direction;
Forming a plating layer on the surface layer of the inner lead;
Comprising
The inner lead is bonded to a bump of the semiconductor chip in a region between the first recess and the second recess.

本発明に係る他の配線基板の製造方法は、ベース基板上に導電膜を設ける工程と、
前記導電膜上に第１のマスクパターンを形成し、該第１のマスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記第１のマスクパターンを除去する工程と、
前記配線及び前記インナーリード上に第２のマスクパターンを形成し、該第２のマスクパターンをマスクとしたハーフエッチングを行うことにより、前記インナーリードに第１の凹部および第２の凹部を長手方向に離間した状態で形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備し、
前記インナーリードは、前記第１の凹部と前記第２の凹部の間の領域で半導体チップのバンプと接合する。 Another method for manufacturing a wiring board according to the present invention includes a step of providing a conductive film on a base substrate,
A first mask pattern is formed on the conductive film, and etching is performed using the first mask pattern as a mask, thereby forming wirings located on the base substrate and inner leads connected to the wirings. Process,
Removing the first mask pattern;
A second mask pattern is formed on the wiring and the inner lead, and half etching is performed using the second mask pattern as a mask, whereby the first recess and the second recess are formed in the longitudinal direction on the inner lead. Forming in a separated state,
Forming a plating layer on the surface layer of the inner lead;
Comprising
The inner lead is bonded to a bump of the semiconductor chip in a region between the first recess and the second recess.

本発明に係る他の配線基板の製造方法は、ベース基板上に導電膜を設ける工程と、
前記導電膜上にマスクパターンを形成し、該マスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記マスクパターンを除去する工程と、
前記インナーリードに型を押し付けることにより、前記インナーリードに第１の凹部および第２の凹部を長手方向に離間した状態で形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備し、
前記インナーリードは、前記第１の凹部と前記第２の凹部の間の領域で半導体チップのバンプと接合する。 Another method for manufacturing a wiring board according to the present invention includes a step of providing a conductive film on a base substrate,
Forming a mask pattern on the conductive film, and performing etching using the mask pattern as a mask, thereby forming wirings located on the base substrate and inner leads connected to the wirings;
Removing the mask pattern;
Forming a first recess and a second recess in the inner lead in a state of being spaced apart in the longitudinal direction by pressing a mold against the inner lead;
Forming a plating layer on the surface layer of the inner lead;
Comprising
The inner lead is bonded to a bump of the semiconductor chip in a region between the first recess and the second recess.

本発明に係る他の配線基板の製造方法は、ベース基板上に導電膜を設ける工程と、
前記導電膜上にマスクパターンを形成し、該マスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記マスクパターンを除去する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
前記インナーリードに型を押し付けることにより、前記インナーリードに第１の凹部および第２の凹部を長手方向に離間した状態で形成する工程と、
を具備し、
前記インナーリードは、前記第１の凹部と前記第２の凹部の間の領域で半導体チップのバンプと接合する。 Another method for manufacturing a wiring board according to the present invention includes a step of providing a conductive film on a base substrate,
Forming a mask pattern on the conductive film, and performing etching using the mask pattern as a mask to form wirings located on the base substrate and inner leads connected to the wirings;
Removing the mask pattern;
Forming a plating layer on the surface layer of the inner lead;
Forming a first recess and a second recess in the inner lead in a state of being spaced apart in the longitudinal direction by pressing a mold against the inner lead;
Comprising
The inner lead is bonded to a bump of the semiconductor chip in a region between the first recess and the second recess.

本発明に係る他の配線基板の製造方法は、ベース基板上に導電膜を設ける工程と、
前記導電膜上に第１のマスクパターンを形成し、該第１のマスクパターンをマスクとしたハーフエッチングを行うことにより、前記導電膜に凹部を形成する工程と、
前記第１のマスクパターンを除去する工程と、
前記導電膜上に第２のマスクパターンを形成し、該第２のマスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び半導体チップのバンプと接合すべき部分及びその周囲に前記凹部を有していて前記配線に接続するインナーリードを形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備し、
前記凹部は前記インナーリードの先端に繋がっていない。 Another method for manufacturing a wiring board according to the present invention includes a step of providing a conductive film on a base substrate,
Forming a recess in the conductive film by forming a first mask pattern on the conductive film and performing half-etching using the first mask pattern as a mask;
Removing the first mask pattern;
By forming a second mask pattern on the conductive film and performing etching using the second mask pattern as a mask, wirings on the base substrate, portions to be bonded to bumps of the semiconductor chip, and Forming an inner lead having the recess around the periphery and connected to the wiring;
Forming a plating layer on the surface layer of the inner lead;
Comprising
The recess is not connected to the tip of the inner lead.

本発明に係る他の半導体装置の製造方法は、ベース基板上に導電膜を設ける工程と、
前記導電膜上に第１のマスクパターンを形成し、該第１のマスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記第１のマスクパターンを除去する工程と、
前記配線及び前記インナーリード上に第２のマスクパターンを形成し、該第２のマスクパターンをマスクとしたハーフエッチングを行うことにより、前記インナーリードのうち半導体チップのバンプと接続すべき領域に、前記インナーリードの延伸方向における長さが前記バンプより大きく前記インナーリードの先端に繋がっていない凹部を形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程とを具備する。 Another method of manufacturing a semiconductor device according to the present invention includes a step of providing a conductive film on a base substrate,
A first mask pattern is formed on the conductive film, and etching is performed using the first mask pattern as a mask, thereby forming wirings located on the base substrate and inner leads connected to the wirings. Process,
Removing the first mask pattern;
By forming a second mask pattern on the wiring and the inner lead and performing half-etching using the second mask pattern as a mask, a region of the inner lead to be connected to a bump of a semiconductor chip, Forming a recess whose length in the extending direction of the inner lead is larger than the bump and not connected to the tip of the inner lead;
Forming a plating layer on the surface layer of the inner lead.

本発明に係る他の半導体装置の製造方法は、ベース基板上に導電膜を設ける工程と、
前記導電膜上にマスクパターンを形成し、該マスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記マスクパターンを除去する工程と、
前記インナーリードに型を押し付けることにより、該インナーリードのうち半導体チップのバンプと接合すべき領域に、前記インナーリードの延伸方向における長さが前記バンプより大きく前記インナーリードの先端に繋がっていない凹部を形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程とを具備する。 Another method of manufacturing a semiconductor device according to the present invention includes a step of providing a conductive film on a base substrate,
Forming a mask pattern on the conductive film, and performing etching using the mask pattern as a mask, thereby forming wirings located on the base substrate and inner leads connected to the wirings;
Removing the mask pattern;
By pressing a mold against the inner lead, a recess in the inner lead to be bonded to the bump of the semiconductor chip is longer than the bump in the extending direction of the inner lead and is not connected to the tip of the inner lead Forming a step;
Forming a plating layer on the surface layer of the inner lead.

本発明に係る他の配線基板の製造方法は、ベース基板上に導電膜を設ける工程と、
前記導電膜上にマスクパターンを形成し、該マスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記マスクパターンを除去する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
前記インナーリードに型を押し付けることにより、該インナーリードのうち半導体チップのバンプと接合すべき領域に、前記インナーリードの延伸方向における長さが前記バンプより大きく前記インナーリードの先端に繋がっていない凹部を形成する工程とを具備する。 Another method for manufacturing a wiring board according to the present invention includes a step of providing a conductive film on a base substrate,
Forming a mask pattern on the conductive film, and performing etching using the mask pattern as a mask, thereby forming wirings located on the base substrate and inner leads connected to the wirings;
Removing the mask pattern;
Forming a plating layer on the surface layer of the inner lead;
By pressing a mold against the inner lead, a recess in the inner lead to be bonded to the bump of the semiconductor chip is longer than the bump in the extending direction of the inner lead and is not connected to the tip of the inner lead Forming the step.

以下、図面を参照して本発明の実施形態について説明する。図１の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。この半導体装置の製造方法は、略長方形の半導体チップ２０を配線基板に実装する方法である。配線基板１１０は、例えばフレキシブル基板であり、半導体チップ２０は、例えば配線基板にＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）実装される。図１の各図は半導体チップ２０の短辺に平行な断面を示している。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. Each drawing in FIG. 1 is a cross-sectional view for explaining a method for manufacturing a semiconductor device according to a first embodiment of the present invention. This semiconductor device manufacturing method is a method of mounting a substantially rectangular semiconductor chip 20 on a wiring board. The wiring substrate 110 is, for example, a flexible substrate, and the semiconductor chip 20 is mounted on the wiring substrate, for example, by COF (Chip On Film). Each drawing in FIG. 1 shows a cross section parallel to the short side of the semiconductor chip 20.

まず図１（Ａ）に示すように、基材１０の全面上に導電薄膜１１を、ラミネート又は圧着等により貼り付ける。基材１０は、例えばポリイミドフィルムである。導電薄膜１１は、例えばＣｕ薄膜であるが、他の金属（例えばＣｒ，Ｔｉ、Ｎｉ、ＴｉＷ、Ｃｕ、Ａｌ、ＮｉＶ、及びＷのいずれか一つ）であってもよい。次いで、導電薄膜１１上にレジストパターン５０を形成し、レジストパターン５０をマスクとして導電薄膜１１を、例えば２０％〜８０％ほどハーフエッチングする。これにより、導電薄膜１１には凹部１２ａ，１２ｂが複数組形成される。導電薄膜１１は、後述するエッチング工程により一部がインナーリードになる。そしてインナーリードには、後述するように半導体チップ２０のバンプ２２が接続されるが、一組の凹部１２ａ，１２ｂは、バンプ２２が接続されるバンプ接合領域１２ｃを挟んで互いに対向するように形成される。本実施形態において、凹部１２ａ，１２ｂの大きさは、互いに略同じであるが、互いに異なっていてもよい。   First, as shown in FIG. 1A, a conductive thin film 11 is attached to the entire surface of the base material 10 by lamination or pressure bonding. The base material 10 is a polyimide film, for example. The conductive thin film 11 is a Cu thin film, for example, but may be another metal (for example, any one of Cr, Ti, Ni, TiW, Cu, Al, NiV, and W). Next, a resist pattern 50 is formed on the conductive thin film 11, and the conductive thin film 11 is half-etched, for example, by 20% to 80% using the resist pattern 50 as a mask. Thereby, a plurality of sets of recesses 12 a and 12 b are formed in the conductive thin film 11. A part of the conductive thin film 11 becomes an inner lead by an etching process described later. As will be described later, bumps 22 of the semiconductor chip 20 are connected to the inner leads, but the pair of recesses 12a and 12b are formed so as to face each other across the bump bonding region 12c to which the bumps 22 are connected. Is done. In the present embodiment, the sizes of the recesses 12a and 12b are substantially the same as each other, but may be different from each other.

その後、図１（Ｂ）に示すようにレジストパターン５０を除去する。次いで、導電薄膜１１上にレジストパターン５１を形成し、レジストパターン５１をマスクとして導電薄膜１１を完全にエッチングする。これにより基材１０上には配線パターン（図示せず）及びこの配線パターンに接続する複数のインナーリード１２が形成される。前述したように、インナーリード１２それぞれには一組の凹部１２ａ，１２ｂが設けられている。   Thereafter, the resist pattern 50 is removed as shown in FIG. Next, a resist pattern 51 is formed on the conductive thin film 11, and the conductive thin film 11 is completely etched using the resist pattern 51 as a mask. As a result, a wiring pattern (not shown) and a plurality of inner leads 12 connected to the wiring pattern are formed on the substrate 10. As described above, each inner lead 12 is provided with a pair of recesses 12a and 12b.

その後、図１（Ｃ）に示すようにレジストパターン５１を除去する。次いで、前記した配線パターンを保護樹脂層（図示せず）で被覆する。次いで、インナーリード１２の表層にメッキ層１３を形成する。バンプ２２が金バンプであり、インナーリード１２が銅パターンである場合、メッキ層１３は、例えばＳｎメッキ層である。このようにして、配線基板が形成される。   Thereafter, the resist pattern 51 is removed as shown in FIG. Next, the above-described wiring pattern is covered with a protective resin layer (not shown). Next, a plating layer 13 is formed on the surface layer of the inner lead 12. When the bump 22 is a gold bump and the inner lead 12 is a copper pattern, the plating layer 13 is, for example, a Sn plating layer. In this way, a wiring board is formed.

次いで、図１（Ｄ）に示すように、インナーリード１２、メッキ層１３、及びバンプ２２を３００〜５００℃に加熱し、かつインナーリード１２それぞれのバンプ接合領域１２ｃに、半導体チップ２０のバンプ２２を押し付け、一定の荷重を加える。バンプ２２の幅はインナーリード１２の幅より広く、このためインナーリード１２の上部はバンプ２２の中に入り込む。本工程における加熱は、例えば半導体チップ２０を加熱して、バンプ２２からメッキ層１３及びインナーリード１２に熱が伝わるようにして行う。その後、インナーリード１２、メッキ層１３、及びバンプ２２を冷却する。これによりインナーリード１２は、固相接合及び共晶接合によりバンプ２２と接合する。その後、半導体チップ２０と配線基板の接合面は樹脂封止される（図示せず）。このようにして半導体チップ２０が配線基板に実装され、これにより半導体装置が形成される。   Next, as shown in FIG. 1D, the inner lead 12, the plating layer 13, and the bump 22 are heated to 300 to 500 ° C., and the bump 22 of the semiconductor chip 20 is formed in the bump bonding region 12 c of each inner lead 12. Press and apply a certain load. The width of the bump 22 is wider than the width of the inner lead 12, so that the upper portion of the inner lead 12 enters the bump 22. The heating in this step is performed, for example, by heating the semiconductor chip 20 so that heat is transferred from the bumps 22 to the plating layer 13 and the inner leads 12. Thereafter, the inner lead 12, the plating layer 13, and the bump 22 are cooled. As a result, the inner lead 12 is bonded to the bump 22 by solid phase bonding and eutectic bonding. Thereafter, the bonding surface between the semiconductor chip 20 and the wiring board is resin-sealed (not shown). In this way, the semiconductor chip 20 is mounted on the wiring board, thereby forming a semiconductor device.

上記したインナーリード１２とバンプ２２の接合工程において、メッキ層１３は溶融し、一部がインナーリード１２の側面を伝って基材１０の表面上に流れ出す。また溶融物の他の一部は、バンプ２２とインナーリード１２の接続部分でフィレット１３ｂを形成する。しかし本実施形態では、バンプ接合領域１２ｃの中心よりインナーリード１２の先端側には凹部１２ｂが設けられ、バンプ接合領域１２ｃの中心より基端側には凹部１２ａが設けられている。このため、バンプ接合領域１２ｃより先端側で生成したメッキ層１３の溶融物は多くの部分が凹部１２ｂに流れ込み、バンプ接合領域１２ｃより基端側で生成したメッキ層１３の溶融物は多くの部分が凹部１２ａに流れ込む。流れ込んだ溶融物は、表面張力により凹部１２ａ，１２ｂに留まり、その結果、溶融物のうち、インナーリード１２の側面を伝って基材１０の表面上に流れ出す量が減少する。またフィレット１３ｂが必要以上に大きくなることが抑制される。   In the bonding process of the inner lead 12 and the bump 22 described above, the plating layer 13 is melted and partly flows on the surface of the substrate 10 along the side surface of the inner lead 12. Further, the other part of the melt forms a fillet 13 b at the connection portion between the bump 22 and the inner lead 12. However, in the present embodiment, a recess 12b is provided on the distal end side of the inner lead 12 from the center of the bump bonding region 12c, and a recess 12a is provided on the proximal end side from the center of the bump bonding region 12c. For this reason, many portions of the melt of the plating layer 13 generated on the front end side from the bump bonding region 12c flow into the concave portion 12b, and many portions of the melt of the plating layer 13 generated on the base end side from the bump bonding region 12c. Flows into the recess 12a. The melted material stays in the recesses 12a and 12b due to the surface tension. As a result, the amount of the melt flowing out on the surface of the base material 10 along the side surface of the inner lead 12 is reduced. Further, the fillet 13b is prevented from becoming larger than necessary.

なお、上記した作用を生じさせる為には、凹部１２ａのうちバンプ２２に最も近い部分からバンプ２２までの距離Ｌ１、及び凹部１２ｂのうちバンプ２２に最も近い部分からバンプ２２までの距離Ｌ２それぞれが、８μｍ以下であるのが好ましい。 In order to cause the above-described action, the distance L 1 from the portion of the recess 12a closest to the bump 22 to the bump 22 and the distance L 2 from the portion of the recess 12b closest to the bump 22 to the bump 22 Each is preferably 8 μm or less.

図２（Ａ）は、配線基板の平面概略図である。本図において説明の為、半導体チップ２０及びバンプ２２を点線で示している。本図に示す例では、バンプ２２の幅はインナーリード１２の幅より大きい。そして、インナーリード１２のバンプ接合領域１２ｃは千鳥状に配置されており、隣り合うインナーリード１２相互間で、バンプ接合領域１２ｃが隣り合わないようになっている。また本図に示す例において、凹部１２ａ，１２ｂは、幅がインナーリード１２より小さく、インナーリード１２の側面に繋がっていない。ただし、凹部１２ａ，１２ｂを、インナーリード１２の一方又は両方の側面に繋がり、該側面で開放するように形成しても良い。これは後述する他の実施形態においても同様である。   FIG. 2A is a schematic plan view of the wiring board. In the drawing, the semiconductor chip 20 and the bumps 22 are indicated by dotted lines for the purpose of explanation. In the example shown in the drawing, the width of the bump 22 is larger than the width of the inner lead 12. The bump bonding regions 12c of the inner leads 12 are arranged in a staggered manner, and the bump bonding regions 12c are not adjacent to each other between the adjacent inner leads 12. In the example shown in the figure, the recesses 12 a and 12 b are smaller than the inner lead 12 and are not connected to the side surface of the inner lead 12. However, the recesses 12a and 12b may be formed so as to be connected to one or both side surfaces of the inner lead 12 and to be opened on the side surfaces. The same applies to other embodiments described later.

図２（Ｂ）は、図１（Ｄ）の状態における半導体装置の断面図である。本図は、半導体チップ２０の長辺に平行な方向の断面、すなわち図２（Ａ）のＡ−Ａ´断面に相当する断面を示している。上記したように、インナーリード１２には凹部１２ａ，１２ｂが形成されているため、メッキ層１３の溶融物のうち、基材１０の表面上に流れ出した部分１３ａの広がりが減少する。またフィレット１３ｂが必要以上に大きくなることが抑制される。   FIG. 2B is a cross-sectional view of the semiconductor device in the state of FIG. This figure shows a cross section in a direction parallel to the long side of the semiconductor chip 20, that is, a cross section corresponding to the AA ′ cross section of FIG. As described above, since the recesses 12 a and 12 b are formed in the inner lead 12, the spread of the portion 13 a flowing out on the surface of the base material 10 in the melt of the plating layer 13 is reduced. Further, the fillet 13b is prevented from becoming larger than necessary.

このため、本実施形態によれば、隣り合うインナーリード１２相互間の距離Ｌ３が狭くなることが抑制され、その結果、マイグレーションによって隣り合うインナーリード１２が相互に短絡することが抑制される。 Therefore, according to this embodiment, is suppressed that the distance L 3 between the inner leads 12 mutually adjacent narrower, so that the inner leads 12 are prevented from shorting with each other adjacent the migration.

図３の各図は、本発明の第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、配線基板の製造方法を除いて、第１の実施形態と同様である。以下、第１の実施形態と同様の構成については同一の符号を付して、説明を省略する。   Each drawing in FIG. 3 is a cross-sectional view for explaining the method for manufacturing a semiconductor device according to the second embodiment of the present invention. This embodiment is the same as the first embodiment except for a method of manufacturing a wiring board. Hereinafter, the same components as those of the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

まず図３（Ａ）に示すように、基材１０の全面上に導電薄膜１１を、ラミネート又は圧着等により貼り付ける。次いで、導電薄膜１１上にレジストパターン５１を形成し、レジストパターン５１をマスクとして導電薄膜１１をエッチングする。これにより、配線パターン（図示せず）、及びインナーリード１２が形成される。   First, as shown in FIG. 3A, the conductive thin film 11 is attached to the entire surface of the base material 10 by lamination or pressure bonding. Next, a resist pattern 51 is formed on the conductive thin film 11, and the conductive thin film 11 is etched using the resist pattern 51 as a mask. Thereby, a wiring pattern (not shown) and the inner lead 12 are formed.

その後、図３（Ｂ）に示すように、レジストパターン５１を除去する。次いで、基材１０、配線パターン、及びインナーリード１２上にレジストパターン５０を形成し、レジストパターン５０をマスクとしてインナーリード１２をハーフエッチングする。これにより、インナーリード１２には凹部１２ａ，１２ｂが形成される。   Thereafter, as shown in FIG. 3B, the resist pattern 51 is removed. Next, a resist pattern 50 is formed on the substrate 10, the wiring pattern, and the inner lead 12, and the inner lead 12 is half-etched using the resist pattern 50 as a mask. Thereby, recesses 12 a and 12 b are formed in the inner lead 12.

その後、レジストパターン５１を除去する。これ以降の工程は第１の実施形態と同様であり、その結果、図３（Ｃ）に示すように、第１の実施形態と同様の半導体装置が形成される。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。 Thereafter, the resist pattern 51 is removed. The subsequent steps are the same as those in the first embodiment. As a result, as shown in FIG. 3C, a semiconductor device similar to that in the first embodiment is formed.
Also according to this embodiment, the same effect as that of the first embodiment can be obtained.

図４は、本発明の第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、配線基板の製造方法を除いて、第１の実施形態と同様である。以下、第１の実施形態と同様の構成については同一の符号を付して、説明を省略する。   FIG. 4 is a cross-sectional view for explaining the method for manufacturing a semiconductor device according to the third embodiment of the present invention. This embodiment is the same as the first embodiment except for a method of manufacturing a wiring board. Hereinafter, the same components as those of the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

まず図４（Ａ）に示すように、基材１０の全面上に導電薄膜１１を、ラミネート又は圧着等により貼り付ける。次いで、導電薄膜１１上にレジストパターン５１を形成し、レジストパターン５１をマスクとして導電薄膜１１をエッチングする。これにより、配線パターン（図示せず）、及びインナーリード１２が形成される。   First, as shown in FIG. 4A, the conductive thin film 11 is attached to the entire surface of the base material 10 by lamination or pressure bonding. Next, a resist pattern 51 is formed on the conductive thin film 11, and the conductive thin film 11 is etched using the resist pattern 51 as a mask. Thereby, a wiring pattern (not shown) and the inner lead 12 are formed.

その後、図４（Ｂ）に示すように、レジストパターン５１を除去する。次いで、インナーリード１２に型３０を押し付ける。これによりインナーリード１２は部分的に押しつぶされ、これにより凹部１２ａ，１２ｂが形成される。   Thereafter, as shown in FIG. 4B, the resist pattern 51 is removed. Next, the mold 30 is pressed against the inner lead 12. As a result, the inner lead 12 is partially crushed, thereby forming the recesses 12a and 12b.

これ以降の工程は第１の実施形態と同様であり、その結果、図４（Ｃ）に示すように、第１の実施形態と同様の半導体装置が形成される。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。 The subsequent steps are the same as those in the first embodiment. As a result, as shown in FIG. 4C, a semiconductor device similar to that in the first embodiment is formed.
Also according to this embodiment, the same effect as that of the first embodiment can be obtained.

図５は、本発明の第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、配線基板の製造方法を除いて、第１の実施形態と同様である。以下、第１の実施形態と同様の構成については同一の符号を付して、説明を省略する。   FIG. 5 is a cross-sectional view for explaining the method for manufacturing a semiconductor device according to the fourth embodiment of the present invention. This embodiment is the same as the first embodiment except for a method of manufacturing a wiring board. Hereinafter, the same components as those of the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

まず図５（Ａ）に示すように、基材１０の全面上に導電薄膜１１を、ラミネート又は圧着等により貼り付ける。次いで、導電薄膜１１上にレジストパターン５１を形成し、レジストパターン５１をマスクとして導電薄膜１１をエッチングする。これにより、配線パターン（図示せず）、及びインナーリード１２が形成される。   First, as shown in FIG. 5A, the conductive thin film 11 is attached to the entire surface of the base material 10 by lamination or pressure bonding. Next, a resist pattern 51 is formed on the conductive thin film 11, and the conductive thin film 11 is etched using the resist pattern 51 as a mask. Thereby, a wiring pattern (not shown) and the inner lead 12 are formed.

その後、図５（Ｂ）に示すように、レジストパターン５１を除去する。次いで、インナーリード１２の表面にメッキ層１３を形成する。   Thereafter, as shown in FIG. 5B, the resist pattern 51 is removed. Next, the plating layer 13 is formed on the surface of the inner lead 12.

次いで、図５（Ｃ）に示すように、インナーリード１２に型３０を押し付ける。これによりインナーリード１２は部分的に押しつぶされ、凹部１２ａ，１２ｂが形成される。このようにして配線基板が形成される。   Next, as shown in FIG. 5C, the mold 30 is pressed against the inner lead 12. As a result, the inner lead 12 is partially crushed to form the recesses 12a and 12b. In this way, a wiring board is formed.

次いで、図５（Ｄ）に示すように、配線基板に半導体チップ２０を実装する。この実装方法は、第１の実施形態と同様である。この結果、第１の実施形態と同様の半導体装置が形成される。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。 Next, as shown in FIG. 5D, the semiconductor chip 20 is mounted on the wiring board. This mounting method is the same as in the first embodiment. As a result, a semiconductor device similar to that of the first embodiment is formed.
Also according to this embodiment, the same effect as that of the first embodiment can be obtained.

図６は、本発明の第５の実施形態に係る半導体装置の構成を説明するための断面図であり、第１の実施形態における図１（Ｄ）に相当する図である。本実施形態に係る半導体装置は、配線基板のインナーリード１２に形成された凹部の形状を除いて、第１の実施形態に示した方法で製造される半導体装置と同様である。以下、第１の実施形態と同様の構成については同一の符号を付して、説明を省略する。   FIG. 6 is a cross-sectional view for explaining the configuration of the semiconductor device according to the fifth embodiment of the present invention, and corresponds to FIG. 1D in the first embodiment. The semiconductor device according to this embodiment is the same as the semiconductor device manufactured by the method shown in the first embodiment, except for the shape of the recess formed in the inner lead 12 of the wiring board. Hereinafter, the same components as those of the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

本実施形態において、インナーリード１２には凹部１２ｄが形成されている。凹部１２ｄは、インナーリード１２の延伸方向においてバンプ２２より長く、平面形状においてバンプ接合領域１２ｃ及びその周囲を内側に含んでいる。また凹部１２ｄはインナーリード１２の両側面に繋がっており、これらの側面で開放されている。そして半導体チップ２０のバンプ２２の上面は、凹部１２ｄの底面と接している。凹部１２ｄのうちバンプ２２から最も遠い部分からバンプ２２までの距離Ｌ４，Ｌ５は、例えば８μｍ以下である。 In the present embodiment, the inner lead 12 has a recess 12d. The recess 12d is longer than the bump 22 in the extending direction of the inner lead 12, and includes the bump bonding region 12c and its periphery inside in a planar shape. The recess 12d is connected to both side surfaces of the inner lead 12, and is open on these side surfaces. The upper surface of the bump 22 of the semiconductor chip 20 is in contact with the bottom surface of the recess 12d. The distances L 4 and L 5 from the portion of the recess 12d farthest from the bump 22 to the bump 22 are, for example, 8 μm or less.

本実施形態に係る半導体装置の製造方法は、凹部１２ａ，１２ｂの代わりに凹部１２ｄが形成される点を除いて、第１〜第４のいずれかの実施形態と同様である。本実施形態によれば、インナーリード１２には凹部１２ｄが形成されているため、メッキ層１３の溶融物の一部は、凹部１２ｄ内に流れ込み、凹部１２ｄの側面及びバンプ２２の側面それぞれで生じる表面張力によって凹部１２ｄ内に留まる。このため、メッキ層１３の溶融物のうち、基材１０の表面上に流れ出す量が減少する。   The manufacturing method of the semiconductor device according to this embodiment is the same as that of any one of the first to fourth embodiments except that a recess 12d is formed instead of the recesses 12a and 12b. According to the present embodiment, since the recess 12d is formed in the inner lead 12, a part of the melt of the plating layer 13 flows into the recess 12d and is generated on the side surface of the recess 12d and the side surface of the bump 22, respectively. It remains in the recess 12d due to the surface tension. For this reason, the quantity which flows out on the surface of the base material 10 among the melts of the plating layer 13 decreases.

このため、本実施形態によれば、隣り合うインナーリード１２相互間の距離Ｌ３が狭くなることが抑制され、その結果、マイグレーションによって隣り合うインナーリード１２が相互に短絡することが抑制される。 Therefore, according to this embodiment, is suppressed that the distance L 3 between the inner leads 12 mutually adjacent narrower, so that the inner leads 12 are prevented from shorting with each other adjacent the migration.

図７は、本発明の第６の実施形態に係る半導体装置の構成を説明するための断面図であり、第１の実施形態における図１（Ｄ）に相当する図である。本実施形態に係る半導体装置は、凹部１２ａが凹部１２ｂより大きい点を除いて、第１の実施形態と同様である。本実施形態に係る半導体装置の製造方法は、第１〜第４のいずれかの実施形態と同様である。   FIG. 7 is a cross-sectional view for explaining the configuration of the semiconductor device according to the sixth embodiment of the present invention, and corresponds to FIG. 1D in the first embodiment. The semiconductor device according to the present embodiment is the same as that of the first embodiment except that the recess 12a is larger than the recess 12b. The manufacturing method of the semiconductor device according to the present embodiment is the same as any one of the first to fourth embodiments.

本実施形態によれば、バンプ接合領域１２ｃからインナーリード１２の先端までのマージンが小さくて凹部１２ｂを大きくすることは難しい場合においても、凹部１２ａが凹部１２ｂより大きいため、凹部１２ａに多くの溶融物を留まらせることができる。その結果、第１の実施形態と同様の効果を得ることができる。   According to the present embodiment, even when it is difficult to increase the recess 12b because the margin from the bump bonding region 12c to the tip of the inner lead 12 is small, the recess 12a is larger than the recess 12b, so You can let things stay. As a result, the same effect as that of the first embodiment can be obtained.

図８は、本発明の第７の実施形態に係る半導体装置の構成を説明するための断面図であり、第１の実施形態における図１（Ｄ）に相当する図である。本実施形態に係る半導体装置は、凹部１２ａ，１２ｂに挟まれた領域であるバンプ接合領域１２ｃがバンプ２２の上面より小さく、その結果、バンプ２２の上面の一部が凹部１２ａ，１２ｂの上方に位置する点を除いて、第１の実施形態と同様である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。 FIG. 8 is a cross-sectional view for explaining the configuration of the semiconductor device according to the seventh embodiment of the present invention, and corresponds to FIG. 1D in the first embodiment. In the semiconductor device according to the present embodiment, the bump bonding region 12c, which is the region sandwiched between the recesses 12a and 12b, is smaller than the upper surface of the bump 22, and as a result, a part of the upper surface of the bump 22 is above the recesses 12a and 12b. Except for the position, it is the same as that of the first embodiment.
Also according to this embodiment, the same effect as that of the first embodiment can be obtained.

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば半導体チップ２０を実装する配線基板はフレキシブル基板に限定されず、多層配線基板であってもよい。また半導体チップ２０は、配線基板にＴＣＭ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｍｏｄｕｌｅ）実装、又はＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）実装されてもよい。また、インナーリード１２のバンプ接合領域１２ｃは千鳥状に配置されていなくてもよい。   Note that the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention. For example, the wiring board on which the semiconductor chip 20 is mounted is not limited to a flexible board, and may be a multilayer wiring board. Further, the semiconductor chip 20 may be mounted on a wiring board by TCM (Tape Carrier Module) or COG (Chip On Glass). Further, the bump bonding regions 12c of the inner leads 12 may not be arranged in a staggered manner.

各図は第１の実施形態に係る半導体装置の製造方法を説明するための断面図。Each drawing is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment. （Ａ）は配線基板の平面概略図、（Ｂ）は図１（Ｄ）の状態における半導体装置の他の方向の断面図。2A is a schematic plan view of a wiring board, and FIG. 1B is a cross-sectional view in another direction of the semiconductor device in the state of FIG. 各図は第２の実施形態に係る半導体装置の製造方法を説明するための断面図。Each drawing is a cross-sectional view for explaining the method for manufacturing a semiconductor device according to the second embodiment. 各図は第３の実施形態に係る半導体装置の製造方法を説明するための断面図。Each drawing is a cross-sectional view for explaining the method for manufacturing a semiconductor device according to the third embodiment. 各図は第４の実施形態に係る半導体装置の製造方法を説明するための断面図。Each drawing is a cross-sectional view for explaining the method for manufacturing a semiconductor device according to the fourth embodiment. 第５の実施形態に係る半導体装置の構成を説明するための断面図。Sectional drawing for demonstrating the structure of the semiconductor device which concerns on 5th Embodiment. 第６の実施形態に係る半導体装置の構成を説明するための断面図。Sectional drawing for demonstrating the structure of the semiconductor device which concerns on 6th Embodiment. 第７の実施形態に係る半導体装置の構成を説明するための断面図。Sectional drawing for demonstrating the structure of the semiconductor device which concerns on 7th Embodiment. 各図は従来の半導体装置の構成を説明するための断面図。Each drawing is a cross-sectional view for explaining the structure of a conventional semiconductor device.

符号の説明Explanation of symbols

１０…基材、１１…導電薄膜、１２…インナーリード、１２ａ，１２ｂ，１２ｄ…凹部、１２ｃ…バンプ接合領域、１３…メッキ層、１３ａ…基材１０上に流れ出た部分、１３ｂ…フィレット、２０…半導体チップ、２２…バンプ、３０…型、５０，５１…レジストパターン、１１０…配線基板、１１２…インナーリード、１１３…メッキ層、１２０…半導体チップ、１２２…バンプ DESCRIPTION OF SYMBOLS 10 ... Base material, 11 ... Conductive thin film, 12 ... Inner lead, 12a, 12b, 12d ... Recessed part, 12c ... Bump joining area | region, 13 ... Plating layer, 13a ... The part which flowed out on the base material 10, 13b ... Fillet, 20 ... Semiconductor chip, 22 ... Bump, 30 ... Mold, 50, 51 ... Resist pattern, 110 ... Wiring substrate, 112 ... Inner lead, 113 ... Plating layer, 120 ... Semiconductor chip, 122 ... Bump

Claims (16)

インナーリードを有する配線基板と、
前記配線基板に実装され、前記インナーリードに接続しているバンプを有する半導体チップと、
を具備し、
前記バンプと前記インナーリードは、前記インナーリードの表層に形成されたメッキ層によって接合しており、
前記インナーリードは、前記バンプと接続している領域の中心より先端側及び基端側それぞれに凹部を有する半導体装置。 A wiring board having an inner lead;
A semiconductor chip mounted on the wiring board and having a bump connected to the inner lead;
Comprising
The bump and the inner lead are joined by a plating layer formed on a surface layer of the inner lead,
The inner lead is a semiconductor device having a recess on each of a distal end side and a proximal end side from a center of a region connected to the bump. 前記先端側及び基端側それぞれの凹部は、前記バンプに最も近い部分から前記バンプまでの距離が８μｍ以下である請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein each of the recesses on the distal end side and the proximal end side has a distance from a portion closest to the bump to the bump of 8 μm or less. インナーリードを有する配線基板と、
前記配線基板に実装され、前記インナーリードに接続しているバンプを有する半導体チップと、
を具備し、
前記バンプと前記インナーリードは、前記インナーリードの表層に形成されたメッキ層によって接合しており、
前記インナーリードは、該インナーリードの延伸方向の長さが前記バンプの長さより大きく該インナーリードの先端に繋がっていない凹部を有しており、該凹部で前記バンプと接続している半導体装置。 A wiring board having an inner lead;
A semiconductor chip mounted on the wiring board and having a bump connected to the inner lead;
Comprising
The bump and the inner lead are joined by a plating layer formed on a surface layer of the inner lead,
The inner lead has a recess in which the length of the inner lead in the extending direction is larger than the length of the bump and is not connected to the tip of the inner lead, and is connected to the bump through the recess. 前記凹部は、前記バンプから最も遠い部分から前記バンプまでの距離が８μｍ以下である請求項３に記載の半導体装置。   The semiconductor device according to claim 3, wherein the recess has a distance of 8 μm or less from a portion farthest from the bump to the bump. 表層にメッキ層を有しており、バンプが接続されるインナーリードと、
前記インナーリードに形成され、バンプが接続される領域の中心より先端側及び基端側それぞれに位置する２つの凹部と、
を有する配線基板。 Inner leads that have a plating layer on the surface and to which bumps are connected;
Two recesses formed on the inner lead and positioned on the front end side and the base end side from the center of the region to which the bump is connected;
A wiring board having: 表層にメッキ層を有しており、バンプが接続されるインナーリードと、
前記インナーリードに形成され、平面形状において、バンプが接続される領域及びその周囲を内側に含んでおり、前記インナーリードの先端に繋がっていない凹部と、
を有する配線基板。 Inner leads that have a plating layer on the surface and to which bumps are connected;
A recess formed on the inner lead and including a region to which the bump is connected and its periphery on the inside in a planar shape, and not connected to the tip of the inner lead;
A wiring board having: 長手方向に互いに離間した２つの凹部、及び表層に位置するメッキ層それぞれを有するインナーリードを備える配線基板を準備する工程と、
前記インナーリードのうち前記２つの凹部の間に位置する領域に半導体チップのバンプを接触させる工程と、
前記バンプ及び前記インナーリードに熱を加え、前記メッキ層を溶融させ、その後冷却することにより、前記バンプ及び前記インナーリードを前記メッキ層により接合する工程と、
を具備する半導体装置の製造方法。 Preparing a wiring board comprising two recesses spaced apart from each other in the longitudinal direction, and inner leads each having a plating layer located on the surface layer;
A step of bringing a bump of a semiconductor chip into contact with a region located between the two concave portions of the inner lead;
Applying heat to the bump and the inner lead, melting the plating layer, and then cooling, joining the bump and the inner lead with the plating layer;
A method for manufacturing a semiconductor device comprising: 表層に位置するメッキ層を有するインナーリード、及び前記インナーリードに設けられていて該インナーリードの延伸方向における長さが半導体チップのバンプより大きい凹部を有する配線基板を準備する工程と、
前記インナーリードの前記凹部に前記バンプを接触させる工程と、
前記バンプ及び前記インナーリードに熱を加え、前記メッキ層を溶融させ、その後冷却することにより、前記バンプ及び前記インナーリードを前記メッキ層により接合する工程と、
を具備する半導体装置の製造方法。 An inner lead having a plating layer located on a surface layer, and a step of preparing a wiring substrate provided on the inner lead and having a recess in the extending direction of the inner lead that is larger than the bump of the semiconductor chip;
Contacting the bumps with the recesses of the inner leads;
Applying heat to the bump and the inner lead, melting the plating layer, and then cooling, joining the bump and the inner lead with the plating layer;
A method for manufacturing a semiconductor device comprising: ベース基板上に導電膜を設ける工程と、
前記導電膜上に第１のマスクパターンを形成し、該第１のマスクパターンをマスクとしたハーフエッチングを行うことにより、前記導電膜に第１の凹部及び第２の凹部を形成する工程と、
前記第１のマスクパターンを除去する工程と、
前記導電膜上に第２のマスクパターンを形成し、該第２のマスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続していて前記第１の凹部および前記第２の凹部を長手方向に離間した状態で有するインナーリードを形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備し、
前記インナーリードは、前記第１の凹部と前記第２の凹部の間の領域で半導体チップのバンプと接合する配線基板の製造方法。 Providing a conductive film on the base substrate;
Forming a first recess and a second recess in the conductive film by forming a first mask pattern on the conductive film and performing half-etching using the first mask pattern as a mask;
Removing the first mask pattern;
A second mask pattern is formed on the conductive film, and etching is performed using the second mask pattern as a mask so that the first mask pattern is connected to the wiring on the base substrate and to the first wiring. Forming an inner lead having the recess and the second recess spaced apart in the longitudinal direction;
Forming a plating layer on the surface layer of the inner lead;
Comprising
The method of manufacturing a wiring board, wherein the inner lead is bonded to a bump of a semiconductor chip in a region between the first recess and the second recess. ベース基板上に導電膜を設ける工程と、
前記導電膜上に第１のマスクパターンを形成し、該第１のマスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記第１のマスクパターンを除去する工程と、
前記配線及び前記インナーリード上に第２のマスクパターンを形成し、該第２のマスクパターンをマスクとしたハーフエッチングを行うことにより、前記インナーリードに第１の凹部および第２の凹部を長手方向に離間した状態で形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備し、
前記インナーリードは、前記第１の凹部と前記第２の凹部の間の領域で半導体チップのバンプと接合する配線基板の製造方法。 Providing a conductive film on the base substrate;
A first mask pattern is formed on the conductive film, and etching is performed using the first mask pattern as a mask, thereby forming wirings located on the base substrate and inner leads connected to the wirings. Process,
Removing the first mask pattern;
A second mask pattern is formed on the wiring and the inner lead, and half etching is performed using the second mask pattern as a mask, whereby the first recess and the second recess are formed in the longitudinal direction on the inner lead. Forming in a separated state,
Forming a plating layer on the surface layer of the inner lead;
Comprising
The method of manufacturing a wiring board, wherein the inner lead is bonded to a bump of a semiconductor chip in a region between the first recess and the second recess. ベース基板上に導電膜を設ける工程と、
前記導電膜上にマスクパターンを形成し、該マスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記マスクパターンを除去する工程と、
前記インナーリードに型を押し付けることにより、前記インナーリードに第１の凹部および第２の凹部を長手方向に離間した状態で形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備し、
前記インナーリードは、前記第１の凹部と前記第２の凹部の間の領域で半導体チップのバンプと接合する配線基板の製造方法。 Providing a conductive film on the base substrate;
Forming a mask pattern on the conductive film, and performing etching using the mask pattern as a mask, thereby forming wirings located on the base substrate and inner leads connected to the wirings;
Removing the mask pattern;
Forming a first recess and a second recess in the inner lead in a state of being spaced apart in the longitudinal direction by pressing a mold against the inner lead;
Forming a plating layer on the surface layer of the inner lead;
Comprising
The method of manufacturing a wiring board, wherein the inner lead is bonded to a bump of a semiconductor chip in a region between the first recess and the second recess. ベース基板上に導電膜を設ける工程と、
前記導電膜上にマスクパターンを形成し、該マスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記マスクパターンを除去する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
前記インナーリードに型を押し付けることにより、前記インナーリードに第１の凹部および第２の凹部を長手方向に離間した状態で形成する工程と、
を具備し、
前記インナーリードは、前記第１の凹部と前記第２の凹部の間の領域で半導体チップのバンプと接合する配線基板の製造方法。 Providing a conductive film on the base substrate;
Forming a mask pattern on the conductive film, and performing etching using the mask pattern as a mask, thereby forming wirings located on the base substrate and inner leads connected to the wirings;
Removing the mask pattern;
Forming a plating layer on the surface layer of the inner lead;
Forming a first recess and a second recess in the inner lead in a state of being spaced apart in the longitudinal direction by pressing a mold against the inner lead;
Comprising
The method of manufacturing a wiring board, wherein the inner lead is bonded to a bump of a semiconductor chip in a region between the first recess and the second recess. ベース基板上に導電膜を設ける工程と、
前記導電膜上に第１のマスクパターンを形成し、該第１のマスクパターンをマスクとしたハーフエッチングを行うことにより、前記導電膜に凹部を形成する工程と、
前記第１のマスクパターンを除去する工程と、
前記導電膜上に第２のマスクパターンを形成し、該第２のマスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び半導体チップのバンプと接合すべき部分及びその周囲に前記凹部を有していて前記配線に接続するインナーリードを形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備し、
前記凹部は前記インナーリードの先端に繋がっていない配線基板の製造方法。 Providing a conductive film on the base substrate;
Forming a recess in the conductive film by forming a first mask pattern on the conductive film and performing half-etching using the first mask pattern as a mask;
Removing the first mask pattern;
A second mask pattern is formed on the conductive film, and etching is performed using the second mask pattern as a mask. Forming an inner lead having the recess around the periphery and connected to the wiring;
Forming a plating layer on the surface layer of the inner lead;
Comprising
The method of manufacturing a wiring board in which the recess is not connected to the tip of the inner lead. ベース基板上に導電膜を設ける工程と、
前記導電膜上に第１のマスクパターンを形成し、該第１のマスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記第１のマスクパターンを除去する工程と、
前記配線及び前記インナーリード上に第２のマスクパターンを形成し、該第２のマスクパターンをマスクとしたハーフエッチングを行うことにより、前記インナーリードのうち半導体チップのバンプと接続すべき領域に、前記インナーリードの延伸方向における長さが前記バンプより大きく前記インナーリードの先端に繋がっていない凹部を形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備する配線基板の製造方法。 Providing a conductive film on the base substrate;
A first mask pattern is formed on the conductive film, and etching is performed using the first mask pattern as a mask, thereby forming wirings located on the base substrate and inner leads connected to the wirings. Process,
Removing the first mask pattern;
By forming a second mask pattern on the wiring and the inner lead and performing half-etching using the second mask pattern as a mask, a region of the inner lead to be connected to a bump of a semiconductor chip, Forming a recess whose length in the extending direction of the inner lead is larger than the bump and not connected to the tip of the inner lead;
Forming a plating layer on the surface layer of the inner lead;
A method for manufacturing a wiring board comprising: ベース基板上に導電膜を設ける工程と、
前記導電膜上にマスクパターンを形成し、該マスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記マスクパターンを除去する工程と、
前記インナーリードに型を押し付けることにより、該インナーリードのうち半導体チップのバンプと接合すべき領域に、前記インナーリードの延伸方向における長さが前記バンプより大きく前記インナーリードの先端に繋がっていない凹部を形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備する配線基板の製造方法。 Providing a conductive film on the base substrate;
Forming a mask pattern on the conductive film, and performing etching using the mask pattern as a mask, thereby forming wirings located on the base substrate and inner leads connected to the wirings;
Removing the mask pattern;
By pressing a mold against the inner lead, a recess in the inner lead to be bonded to the bump of the semiconductor chip is longer than the bump in the extending direction of the inner lead and is not connected to the tip of the inner lead Forming a step;
Forming a plating layer on the surface layer of the inner lead;
A method for manufacturing a wiring board comprising: ベース基板上に導電膜を設ける工程と、
前記導電膜上にマスクパターンを形成し、該マスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記マスクパターンを除去する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
前記インナーリードに型を押し付けることにより、該インナーリードのうち半導体チップのバンプと接合すべき領域に、前記インナーリードの延伸方向における長さが前記バンプより大きく前記インナーリードの先端に繋がっていない凹部を形成する工程と、
を具備する配線基板の製造方法。 Providing a conductive film on the base substrate;
Forming a mask pattern on the conductive film, and performing etching using the mask pattern as a mask, thereby forming wirings located on the base substrate and inner leads connected to the wirings;
Removing the mask pattern;
Forming a plating layer on the surface layer of the inner lead;
By pressing a mold against the inner lead, a recess in the inner lead to be bonded to the bump of the semiconductor chip is longer than the bump in the extending direction of the inner lead and is not connected to the tip of the inner lead Forming a step;
A method for manufacturing a wiring board comprising:
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