JP2009159800A - Abnormality protecting apparatus - Google Patents
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Abstract
Description
本発明は、異常温度状態や低電圧状態を監視して異常保護信号を生成する異常保護装置に関するものである。 The present invention relates to an abnormality protection device that generates an abnormality protection signal by monitoring an abnormal temperature state or a low voltage state.
図７は、異常保護装置の一従来例を示す回路図である。 FIG. 7 is a circuit diagram showing a conventional example of the abnormality protection device.
図７に示す異常保護装置は、異常温度状態を監視して第１異常保護信号（ＴＳＤ信号）を生成するＴＳＤ［Thermal Shutdown］回路２００と、低電圧状態を監視して第２異常保護信号（ＵＶＬＯ信号）を生成するＵＶＬＯ［Under Voltage Lock Out］回路３００と、を個別に有して成る。
7 includes a TSD [Thermal Shutdown]
ロジック回路４００は、上記構成から成る異常保護装置から各々入力される異常保護信号に基づいて、所定の異常保護動作（例えば負荷の駆動停止やホストへの通報）を行う。
The
なお、温度保護回路に関連する従来技術の一例としては、特許文献１などを挙げることができる。また、低電圧保護回路に関連する従来技術の一例としては、特許文献２などを挙げることができる。
確かに、上記従来の異常保護装置であれば、異常温度状態や低電圧状態を監視して異常保護信号を生成することができるので、これを搭載したシステム（例えば、ステッピングモータドライバＩＣ）の安全性を向上することが可能となる。 Certainly, with the above-described conventional abnormality protection device, an abnormality protection signal can be generated by monitoring an abnormal temperature state or low voltage state. Therefore, the safety of a system (for example, a stepping motor driver IC) equipped with the abnormality protection signal can be generated. It becomes possible to improve the property.
しかしながら、上記従来の異常保護装置は、ＴＳＤ回路２００とＵＶＬＯ回路３００を個別に有する構成とされていたため、装置の起動時など、電源電圧Ｖｃｃが所定の閾値に達しておらず、ＵＶＬＯ信号が低電圧状態を示している状態であっても、ＴＳＤ回路２００は、不安定なまま起動されてしまい、ＴＳＤ回路２００の内部（図７の例では、コンパレータ２０４、２０５やラッチ回路２０６）では、不要な回路電流が消費されていた。
However, since the above-described conventional abnormality protection device is configured to have the
また、上記従来の異常保護装置において、ＴＳＤ信号及びＵＶＬＯ信号のスレッショルドレベルに各々ヒステリシスを持たせる場合には、４つのコンパレータ２０４、２０５、３０４、３０５と、２つのラッチ回路２０６、３０６を用いねばならず、非常に大きな回路面積を必要としていた。
In the above-described conventional abnormality protection device, when the threshold levels of the TSD signal and the UVLO signal are each provided with hysteresis, four
本発明は、上記の問題点に鑑み、低消費電流かつ省面積でありながら、異常温度状態と低電圧状態を監視して異常保護信号を生成することが可能な異常保護装置を提供することを目的とする。 In view of the above problems, the present invention provides an abnormality protection device capable of generating an abnormality protection signal by monitoring an abnormal temperature state and a low voltage state while having a low current consumption and a small area. Objective.
上記目的を達成すべく、本発明に係る異常保護装置は、温度に応じた第１の電圧信号を生成する温度検出部と、電源電圧に応じた第２の電圧信号を生成する低電圧検出部と、第１、第２の電圧信号の一方と所定の閾値電圧を比較して異常保護信号を生成するコンパレータと、を有して成る構成（第１の構成）とされている。 In order to achieve the above object, an abnormality protection device according to the present invention includes a temperature detection unit that generates a first voltage signal according to temperature, and a low voltage detection unit that generates a second voltage signal according to a power supply voltage. And a comparator that compares one of the first and second voltage signals with a predetermined threshold voltage to generate an abnormality protection signal (first configuration).
なお、上記第１の構成から成る異常保護装置で、前記コンパレータは、前記異常保護信号のスレッショルドレベルにヒステリシスを有する構成（第２の構成）にするとよい。 In the abnormality protection device having the first configuration, the comparator may be configured to have a hysteresis (second configuration) at a threshold level of the abnormality protection signal.
また、上記第１または第２の構成から成る異常保護装置において、前記温度検出部は、定電流が流されるダイオードのアノード電圧を第１の電圧信号として出力し、前記低電圧検出部は、前記電源電圧の分圧電圧を第２の電圧信号として出力する構成（第３の構成）にするとよい。 In the abnormality protection device having the first or second configuration, the temperature detection unit outputs an anode voltage of a diode through which a constant current flows as a first voltage signal, and the low voltage detection unit A configuration in which the divided voltage of the power supply voltage is output as the second voltage signal (third configuration) is preferable.
本発明に係る異常保護装置であれば、低消費電流かつ省面積でありながら、異常温度状態と低電圧状態を監視して異常保護信号を生成することが可能となる。 With the abnormality protection device according to the present invention, it is possible to generate an abnormality protection signal by monitoring an abnormal temperature state and a low voltage state while maintaining low current consumption and area saving.
以下では、モータドライバＩＣの異常保護手段（温度保護手段及び低電圧保護手段）として、本発明に係る異常保護装置を用いた構成を例に挙げて、詳細な説明を行う。 In the following, a detailed description will be given by taking as an example a configuration using the abnormality protection device according to the present invention as the abnormality protection means (temperature protection means and low voltage protection means) of the motor driver IC.
図１は、本発明に係る異常保護装置を備えたモータドライバＩＣの一実施形態を示すブロック図である。 FIG. 1 is a block diagram showing an embodiment of a motor driver IC provided with an abnormality protection device according to the present invention.
図１に示すように、本実施形態のモータドライバＩＣ１０は、モータ２０の駆動制御を行う主段であり、ロジック回路１１と、プリドライバ１２と、ドライバ１３と、過電流保護回路１４（以下では、ＯＣＰ［Over Current Protection］回路１４と呼ぶ）と、異常保護回路１５と、を集積化して成る。
As shown in FIG. 1, the
ロジック回路１１は、モータドライバＩＣの動作を統括的に制御する主体であり、特に本発明に関連した機能としては、ＯＣＰ回路１４から入力される過電流保護信号Ｓ１や、異常保護回路１５から入力される異常保護信号Ｓ２に基づいて、所定の異常保護動作（例えば、モータ２０の駆動停止やホスト（不図示）への通報）を行う機能を具備している。
The
プリドライバ１２は、ロジック回路１１から入力されるプリ駆動制御信号に対してレベルシフトや波形成形を施すことで、ドライバ１３の駆動制御信号を生成する手段である。
The pre-driver 12 is means for generating a drive control signal for the
ドライバ１３は、プリドライバ１２から入力される駆動制御信号に基づいて、モータ２０を構成するコイルに駆動電流を供給する手段である。
The
ＯＣＰ回路１４は、モータ２０のコイルに流れる駆動電流を監視して、過電流保護信号Ｓ１を生成する手段である。
The
異常保護回路１５は、異常温度状態や低電圧状態を監視して異常保護信号Ｓ２を生成する手段である。なお、異常保護回路１５の構成や動作については、後ほど詳述する。
The
モータドライバＩＣ１０には、上記した回路ブロックのほかにも、電源電圧Ｖｃｃから所定の内部電圧ＶＲＥＧを生成するレギュレータや、電源電圧Ｖｃｃの過電圧状態を監視する過電圧保護回路など、種々の回路ブロックが集積化されているが、図１では、説明を簡単とするために、それらの描写が省略されている。 In addition to the circuit blocks described above, the motor driver IC 10 includes various circuit blocks such as a regulator that generates a predetermined internal voltage VREG from the power supply voltage Vcc and an overvoltage protection circuit that monitors the overvoltage state of the power supply voltage Vcc. However, in FIG. 1, the depiction thereof is omitted for the sake of simplicity.
次に、異常保護回路１５の構成及び動作について、詳細な説明を行う。
Next, the configuration and operation of the
図２は、異常保護回路１５の一構成例を示す回路図である。
FIG. 2 is a circuit diagram showing a configuration example of the
図２に示すように、本構成例の異常保護回路１５は、温度検出部１５１と、低電圧検出部１５２と、コンパレータ１５３と、を有して成る。
As shown in FIG. 2, the
温度検出部１５１は、ダイオードの温度特性（−２．０〜−２．５［ｍＶ／℃］）を利用して、モータドライバＩＣ１０のジャンクション温度Ｔｊが高いほど、その電圧レベルが低下する電圧信号Ｖａを生成する手段であり、定電流源Ｉ１と、ダイオードＤ１、Ｄ２とを有して成る。定電流源Ｉ１の一端は、内部電圧ＶＲＥＧの印加端に接続されている。定電流源Ｉ１の他端（定電流出力端）は、ダイオードＤ１のアノードに接続されている。なお、ダイオードＤ１のアノードは、電圧信号Ｖａの引出端に相当する。ダイオードＤ１のカソードは、ダイオードＤ２のアノードに接続されている。ダイオードＤ２のカソードは、接地端に接続されている。
The
このように、温度検出部１５１は、定電流が流されるダイオード（図２の例では、ダイオードＤ１、Ｄ２を直列接続して成るダイオード列）のアノード電圧を第１の電圧信号Ｖａとして出力する構成とされている。
As described above, the
低電圧検出部１５２は、電源電圧Ｖｃｃに応じた電圧信号Ｖｂを生成する手段であり、抵抗Ｒ１、Ｒ２を有して成る。抵抗Ｒ１の一端は、電源電圧Ｖｃｃの印加端に接続されている。抵抗Ｒ１の他端は、抵抗Ｒ２の一端に接続されている。なお、抵抗Ｒ２の他端は、接地端に接続されている。なお、抵抗Ｒ１と抵抗Ｒ２との接続ノードは、電圧信号Ｖｂの引出端に相当する。
The
このように、低電圧検出部１５２は、電源電圧Ｖｃｃの分圧電圧を第２の電圧信号Ｖｂとして出力する構成とされている。
As described above, the low
コンパレータ１５３は、第１の非反転入力端（＋）に印加される電圧信号Ｖａと、第２の非反転入力端（＋）に印加される電圧信号Ｖｂのうち、より電圧レベルの低い方と、反転入力端（−）に印加される所定の閾値電圧Ｖｃとを比較し、その比較結果に応じた論理の異常保護信号Ｓ２を生成する手段である。
The
なお、異常保護信号Ｓ２の論理は、電圧信号Ｖａ、Ｖｂのうち、より電圧レベルの低い方が所定の閾値電圧Ｖｃよりも高ければハイレベルとなり、低ければローレベルとなる。 The logic of the abnormality protection signal S2 is a high level if the lower voltage level of the voltage signals Va and Vb is higher than the predetermined threshold voltage Vc, and a low level if it is lower.
より正確に述べると、異常保護信号Ｓ２の論理は、電圧信号Ｖａ、Ｖｂのうち、より電圧レベルの低い方が所定の閾値電圧Ｖｃ＋ΔＶよりも高ければハイレベルとなり、所定の閾値電圧Ｖｃ−ΔＶよりも低ければローレベルとなる。 More precisely, the logic of the abnormality protection signal S2 is high when the lower voltage level of the voltage signals Va and Vb is higher than the predetermined threshold voltage Vc + ΔV, and higher than the predetermined threshold voltage Vc−ΔV. If it is too low, it becomes low level.
すなわち、コンパレータ１５３は、異常保護信号Ｓ２のスレッショルドレベルに所定のヒステリシス幅（±ΔＶ）を有する構成とされている。
That is, the
次に、上記構成から成る異常保護回路１５の動作について、詳細な説明を行う。
Next, the operation of the
まず、異常保護回路１５の低電圧保護動作について、図３を参照しながら説明する。
First, the low voltage protection operation of the
図３は、異常保護回路１５の低電圧保護動作を説明するための図である。なお、図３の上段には、電源電圧Ｖｃｃと電圧信号Ｖａ、Ｖｂ及び閾値電圧Ｖｃとの相関関係が示されており、図３の下段には、電源電圧Ｖｃｃと異常保護信号Ｓ２との相関関係が示されている。なお、図３では、モータドライバＩＣ１０のジャンクション温度Ｔｊが定常値に維持されているものとする。
FIG. 3 is a diagram for explaining the low-voltage protection operation of the
モータドライバＩＣ１０の起動時には、まず、内部電圧ＶＲＥＧが最先に立ち上がり、電圧信号Ｖａ及び閾値電圧Ｖｃが所望値に維持される。一方、電圧信号Ｖｂについては、電源電圧Ｖｃｃの立ち上がりに応じて、その電圧レベルがゼロから上昇する。
When the
すなわち、モータドライバＩＣ１０の起動時には、電圧信号Ｖａよりも電圧信号Ｖｂの方がより低い電圧レベルとなるため、コンパレータ１５３では、電圧信号Ｖｂと閾値電圧Ｖｃとの比較が行われる。
That is, when the
モータドライバＩＣ１０が起動されてから、電圧信号Ｖｂが閾値電圧Ｖｃ＋ΔＶに達するまで、異常保護信号Ｓ２はローレベルに維持される。このような論理の異常保護信号Ｓ２の入力を受けたロジック回路１１は、モータドライバＩＣ１０が異常状態（ここでは低電圧状態）であることを認識して、モータ２０の駆動制御を停止状態に維持する。
The abnormality protection signal S2 is maintained at a low level until the voltage signal Vb reaches the threshold voltage Vc + ΔV after the
電源電圧Ｖｃｃの立ち上がりに応じて、電圧信号Ｖｂが閾値電圧Ｖｃ＋ΔＶまで上昇すると、異常保護信号Ｓ２はローレベルからハイレベルに変遷される。このような論理の異常保護信号Ｓ２の入力を受けたロジック回路１１は、モータドライバＩＣ１０が正常状態（異常温度状態や低電圧状態ではない状態）であることを認識して、モータ２０の駆動制御を開始する。
When the voltage signal Vb rises to the threshold voltage Vc + ΔV in response to the rise of the power supply voltage Vcc, the abnormality protection signal S2 is changed from the low level to the high level. The
その後も、電源電圧Ｖｃｃは上昇を続けて、最終的には所望値まで立ち上がる。この段階では、電圧信号Ｖａよりも電圧信号Ｖｂの方が高くなるので、コンパレータ１５３の非反転入力信号としては、電圧信号Ｖａが優先される形となる。すなわち、電源電圧Ｖｃｃが正常に立ち上がって以後、異常保護回路１５は、低電圧保護機能から温度保護機能へと移行される。逆に言えば、電源電圧Ｖｃｃの低電圧状態が解消されない限り、異常保護回路１５の温度保護機能は作動しない。
Thereafter, the power supply voltage Vcc continues to rise and finally rises to a desired value. At this stage, since the voltage signal Vb is higher than the voltage signal Va, the voltage signal Va is given priority as the non-inverting input signal of the
なお、電源電圧Ｖｃｃの低電圧状態が解消され、異常保護信号Ｓ２がローレベルからハイレベルに変遷されて以後は、電圧信号Ｖｂが閾値電圧Ｖｃ−ΔＶまで低下しない限り、異常保護信号Ｓ２はハイレベルに維持される。従って、電源電圧Ｖｃｃが多少変動したとしても、モータドライバＩＣ１０の異常状態が誤検出されることはない。
After the low voltage state of the power supply voltage Vcc is eliminated and the abnormality protection signal S2 is changed from the low level to the high level, the abnormality protection signal S2 is high unless the voltage signal Vb is reduced to the threshold voltage Vc−ΔV. Maintained at level. Therefore, even if the power supply voltage Vcc slightly varies, the abnormal state of the
一方、電源電圧Ｖｃｃの立ち下がりに伴い、電圧信号Ｖｂが閾値電圧Ｖｃ−ΔＶまで低下すると、異常保護信号Ｓ２はハイレベルからローレベルに変遷される。このような論理の異常保護信号Ｓ２の入力を受けたロジック回路１１は、モータドライバＩＣ１０が異常状態（ここでは低電圧状態）に陥ったことを認識し、モータ２０の駆動制御を停止する。
On the other hand, when the voltage signal Vb decreases to the threshold voltage Vc−ΔV with the fall of the power supply voltage Vcc, the abnormality protection signal S2 is changed from the high level to the low level. The
次に、異常保護回路１５の温度保護動作について、図４を参照しながら説明する。
Next, the temperature protection operation of the
図４は、異常保護回路１５の温度保護動作を説明するための図である。なお、図４の上段には、モータドライバＩＣ１０のジャンクション温度Ｔｊと電圧信号Ｖａ、Ｖｂ及び閾値電圧Ｖｃとの相関関係が示されており、図４の下段には、ジャンクション温度Ｔｊと異常保護信号Ｓ２との相関関係が示されている。なお、図４では、電源電圧Ｖｃｃが所望値に維持されているものとする。
FIG. 4 is a diagram for explaining the temperature protection operation of the
モータドライバＩＣ１０の定常時には、電源電圧Ｖｃｃが所望値に維持されており、電圧信号Ｖｂが電圧信号Ｖａよりも高い電圧レベルまで上昇しているため、コンパレータ１５３では、電圧信号Ｖａと閾値電圧Ｖｃとの比較が行われる。
When the
なお、温度検出部１５１は、モータドライバＩＣ１０のジャンクション温度Ｔｊが常温であれば、電圧信号Ｖａが閾値電圧Ｖｃよりも高くなるように設計されている。例えば、閾値電圧Ｖｃを１．０［Ｖ］とした場合、常温時の電圧信号Ｖａは、約１．４［Ｖ］となるように設計されている。
The
ジャンクション温度Ｔｊの上昇に伴い、電圧信号Ｖａは所定の温度特性に従って低下していくが、電圧信号Ｖａが閾値電圧Ｖｃ−ΔＶに達するまで、異常保護信号Ｓ２はハイレベルに維持される。このような論理の異常保護信号Ｓ２の入力を受けたロジック回路１１は、モータドライバＩＣ１０が正常状態（異常温度状態や低電圧状態ではない状態）であることを認識して、モータ２０の駆動制御を継続する。
As the junction temperature Tj increases, the voltage signal Va decreases according to a predetermined temperature characteristic, but the abnormality protection signal S2 is maintained at a high level until the voltage signal Va reaches the threshold voltage Vc−ΔV. The
ジャンクション温度Ｔｊの上昇に伴い、電圧信号Ｖａが閾値電圧Ｖｃ−ΔＶまで低下すると、異常保護信号Ｓ２はハイレベルからローレベルに変遷される。このような論理の異常保護信号Ｓ２の入力を受けたロジック回路１１は、モータドライバＩＣ１０が異常状態（ここでは異常温度状態）に陥ったことを認識し、モータ２０の駆動制御を停止する。
When the voltage signal Va decreases to the threshold voltage Vc−ΔV as the junction temperature Tj increases, the abnormality protection signal S2 is changed from the high level to the low level. The
異常保護信号Ｓ２がハイレベルからローレベルに変遷されて以後は、電圧信号Ｖａが閾値電圧Ｖｃ＋ΔＶまで上昇しない限り、異常保護信号Ｓ２はローレベルに維持される。従って、ジャンクション温度Ｔｊが多少低下したとしても、モータドライバＩＣ１０の駆動制御が再開されることはない。
After the abnormality protection signal S2 is changed from the high level to the low level, the abnormality protection signal S2 is maintained at the low level unless the voltage signal Va rises to the threshold voltage Vc + ΔV. Therefore, even if the junction temperature Tj is somewhat lowered, the drive control of the
一方、ジャンクション温度Ｔｊの低下に伴い、電圧信号Ｖａが閾値電圧Ｖｃ＋ΔＶまで上昇すると、異常保護信号Ｓ２はローレベルからハイレベルに変遷される。このような論理の異常保護信号Ｓ２の入力を受けたロジック回路１１は、モータドライバＩＣ１０が正常状態（異常温度状態や低電圧状態ではない状態）に復帰したことを認識して、モータ２０の駆動制御を再開する。
On the other hand, when the voltage signal Va rises to the threshold voltage Vc + ΔV as the junction temperature Tj decreases, the abnormality protection signal S2 changes from the low level to the high level. The
上記したように、本構成例の異常保護回路１５であれば、異常温度状態や低電圧状態を監視して異常保護信号Ｓ２を生成することができるので、これを搭載したモータドライバＩＣ１０の安全性を向上することが可能となる。
As described above, the
また、本構成例の異常保護回路１５であれば、ヒステリシス付きのコンパレータ１５３を１つだけ用いて、低電圧保護機能と温度保護機能の双方を実現することができるので、図７に示した従来構成と異なり、低電圧保護動作中に、温度保護動作が並行して行われることはないので、不要な回路電流が消費されることはなく、また、従来構成に比べて、その回路規模を大幅に縮小し、コストダウンを実現することが可能となる。
Further, in the case of the
次に、コンパレータ１５３の構成及び動作について、図５を参照しながら詳述する。
Next, the configuration and operation of the
図５は、コンパレータ１５３の一構成例を示す回路図である。
FIG. 5 is a circuit diagram illustrating a configuration example of the
図５に示すように、本構成例のコンパレータ１５３は、ｐｎｐ型バイポーラトランジスタＱ１〜Ｑ３と、ｎｐｎ型バイポーラトランジスタＱ４〜Ｑ１１と、定電流源Ｉ２〜Ｉ４と、抵抗Ｒ３〜Ｒ５と、を有して成る。
As shown in FIG. 5, the
定電流源Ｉ２の一端は、内部電圧ＶＲＥＧの印加端に接続されている。定電流源Ｉ２の他端（定電流Ｉｒｅｆの出力端）は、トランジスタＱ１〜Ｑ３のエミッタにそれぞれ接続されている。トランジスタＱ１のベースは、電圧信号Ｖａの印加端に接続されている。トランジスタＱ２のベースは、電圧信号Ｖｂの印加端に接続されている。トランジスタＱ３のベースは、閾値電圧Ｖｃの印加端に接続されている。トランジスタＱ１のコレクタは、トランジスタＱ７のコレクタに接続されている。トランジスタＱ２のコレクタは、トランジスタＱ４のコレクタに接続されている。トランジスタＱ３のコレクタは、トランジスタＱ５、Ｑ６のコレクタにそれぞれ接続されている。トランジスタＱ４、Ｑ５のベースは、いずれもトランジスタＱ４のコレクタに接続されている。トランジスタＱ６、Ｑ７のベースは、いずれもトランジスタＱ６のコレクタに接続されている。トランジスタＱ４、Ｑ５のエミッタは、いずれも抵抗Ｒ３を介して接地端に接続されている。トランジスタＱ６、Ｑ７のエミッタは、いずれも抵抗Ｒ４を介して接地端に接続されている。トランジスタＱ４、Ｑ５のエミッタ面積比、及び、トランジスタＱ６、Ｑ７のエミッタ面積比は、それぞれ、１：ｎとされている。 One end of the constant current source I2 is connected to the application end of the internal voltage VREG. The other end of constant current source I2 (the output end of constant current Iref) is connected to the emitters of transistors Q1-Q3, respectively. The base of the transistor Q1 is connected to the application end of the voltage signal Va. The base of the transistor Q2 is connected to the application terminal for the voltage signal Vb. The base of the transistor Q3 is connected to the application terminal for the threshold voltage Vc. The collector of the transistor Q1 is connected to the collector of the transistor Q7. The collector of the transistor Q2 is connected to the collector of the transistor Q4. The collector of the transistor Q3 is connected to the collectors of the transistors Q5 and Q6, respectively. The bases of the transistors Q4 and Q5 are both connected to the collector of the transistor Q4. The bases of the transistors Q6 and Q7 are both connected to the collector of the transistor Q6. The emitters of the transistors Q4 and Q5 are both connected to the ground terminal via the resistor R3. The emitters of the transistors Q6 and Q7 are both connected to the ground terminal via the resistor R4. The emitter area ratio of the transistors Q4 and Q5 and the emitter area ratio of the transistors Q6 and Q7 are set to 1: n, respectively.
定電流源Ｉ３の一端は、内部電圧ＶＲＥＧの印加端に接続されている。定電流源Ｉ３の他端（定電流出力端）は、トランジスタＱ８のコレクタに接続されている。定電流源Ｉ４の一端は、内部電圧ＶＲＥＧの印加端に接続されている。定電流源Ｉ４の他端（定電流出力端）は、トランジスタＱ９、Ｑ１０のコレクタにそれぞれ接続されている。トランジスタＱ８、Ｑ９のベースは、いずれもトランジスタＱ８のコレクタに接続されている。トランジスタＱ８のエミッタは、抵抗Ｒ４の一端（電圧Ｖｅの引出端）に接続されている。トランジスタＱ９のエミッタは、抵抗Ｒ３の一端（電圧Ｖｄの引出端）に接続されている。トランジスタＱ１０のベースは、トランジスタＱ１０のコレクタに接続されている。トランジスタＱ１０のエミッタは、トランジスタＱ１１のベースに接続されている。トランジスタＱ１１のコレクタは、抵抗Ｒ５を介して内部電圧ＶＲＥＧの印加端に接続されるとともに、異常保護信号Ｓ２の引出端として、ロジック回路１１（図５では不図示）にも接続されている。トランジスタＱ１１のエミッタは、接地端に接続されている。 One end of the constant current source I3 is connected to the application end of the internal voltage VREG. The other end (constant current output end) of the constant current source I3 is connected to the collector of the transistor Q8. One end of the constant current source I4 is connected to the application end of the internal voltage VREG. The other end (constant current output end) of the constant current source I4 is connected to the collectors of the transistors Q9 and Q10, respectively. The bases of the transistors Q8 and Q9 are both connected to the collector of the transistor Q8. The emitter of the transistor Q8 is connected to one end of the resistor R4 (the extraction end of the voltage Ve). The emitter of the transistor Q9 is connected to one end of the resistor R3 (the drawing end of the voltage Vd). The base of the transistor Q10 is connected to the collector of the transistor Q10. The emitter of the transistor Q10 is connected to the base of the transistor Q11. The collector of the transistor Q11 is connected to the application terminal of the internal voltage VREG through the resistor R5, and is also connected to the logic circuit 11 (not shown in FIG. 5) as the extraction terminal of the abnormality protection signal S2. The emitter of the transistor Q11 is connected to the ground terminal.
次に、上記構成から成るコンパレータ１５３の動作について、電源電圧Ｖｃｃの立ち上がり時など、電圧信号Ｖｂが電圧信号Ｖａよりも低い場合、すなわち、電圧信号Ｖｂと閾値電圧Ｖｃが比較される場合を例に挙げて説明を行う。
Next, with respect to the operation of the
電圧信号Ｖｂが閾値電圧Ｖｃよりも低い場合、トランジスタＱ２、Ｑ３から成る差動対においては、トランジスタＱ３に流れる電流Ｉｂよりも、トランジスタＱ２に流れる電流Ｉａの方が大きくなる。このとき、抵抗Ｒ３の一端から引き出される電圧Ｖｄと、抵抗Ｒ４の一端から引き出される電圧Ｖｅとの関係は、Ｖｄ＞＞Ｖｅとなるため、トランジスタＱ８、Ｑ９のベース・エミッタ間電圧に差違が生じ、トランジスタＱ８に流れる電流よりもトランジスタＱ９に流れる電流の方が大きくなるが、カレントミラーを形成するトランジスタＱ８、Ｑ９は、互いに等しい電流を流そうとするため、過剰分の電流がトランジスタＱ１０を介してトランジスタＱ１１のベースに流れ込む。その結果、トランジスタＱ１１がオンして、異常保護信号Ｓ２がローレベルとされる。 When the voltage signal Vb is lower than the threshold voltage Vc, in the differential pair including the transistors Q2 and Q3, the current Ia flowing through the transistor Q2 is larger than the current Ib flowing through the transistor Q3. At this time, since the relationship between the voltage Vd drawn from one end of the resistor R3 and the voltage Ve drawn from one end of the resistor R4 is Vd >> Ve, a difference occurs between the base-emitter voltages of the transistors Q8 and Q9. The current flowing through the transistor Q9 is larger than the current flowing through the transistor Q8. However, since the transistors Q8 and Q9 forming the current mirror try to pass the same current, the excess current flows through the transistor Q10. Flows into the base of the transistor Q11. As a result, the transistor Q11 is turned on and the abnormality protection signal S2 is set to the low level.
一方、電源電圧Ｖｃｃの上昇に伴って、電圧信号Ｖｂが閾値電圧Ｖｃよりも高くなった場合、トランジスタＱ２、Ｑ３から成る差動対においては、トランジスタＱ２に流れる電流Ｉａよりも、トランジスタＱ３に流れる電流Ｉｂの方が大きくなる。このとき、抵抗Ｒ３の一端から引き出される電圧Ｖｄと、抵抗Ｒ４の一端から引き出される電圧Ｖｅとの関係は、Ｖｄ＜Ｖｅとなるため、トランジスタＱ９に流れる電流よりもトランジスタＱ８に流れる電流の方が大きくなるが、カレントミラーを形成するトランジスタＱ８、Ｑ９は、互いに等しい電流を流そうとするため、不足分の電流がトランジスタＱ１０を介してトランジスタＱ１１のベースから引き込まれる。その結果、トランジスタＱ１１がオフして、異常保護信号Ｓ２がハイレベルとされる。 On the other hand, when the voltage signal Vb becomes higher than the threshold voltage Vc as the power supply voltage Vcc increases, in the differential pair composed of the transistors Q2 and Q3, the current flows through the transistor Q3 rather than the current Ia flowing through the transistor Q2. The current Ib is larger. At this time, since the relationship between the voltage Vd drawn from one end of the resistor R3 and the voltage Ve drawn from one end of the resistor R4 is Vd <Ve, the current flowing through the transistor Q8 is more than the current flowing through the transistor Q9. Although increased, the transistors Q8 and Q9 forming the current mirror try to pass the same current to each other, so that the insufficient current is drawn from the base of the transistor Q11 through the transistor Q10. As a result, the transistor Q11 is turned off and the abnormality protection signal S2 is set to the high level.
なお、電圧信号Ｖａが電圧信号Ｖｂよりも低い場合の動作についても、上記と同様であり、上記した説明の中で、「電圧信号Ｖｂ」と記載されている箇所を「電圧信号Ｖａ」と読み替えればよい。 The operation in the case where the voltage signal Va is lower than the voltage signal Vb is the same as described above. In the above description, the place where “voltage signal Vb” is described is read as “voltage signal Va”. Just do it.
次に、コンパレータ１５３のヒステリシス動作について、詳細な説明を行う。
Next, the hysteresis operation of the
トランジスタＱ１のベース・エミッタ間電圧ＶＢＥａがトランジスタＱ３のベース・エミッタ間電圧ＶＢＥｂよりも大きいときには、トランジスタＱ１に流れる電流Ｉａが大きく、トランジスタＱ３に流れる電流Ｉｂが小さくなる。このとき、ｎ×Ｉｂは小さくなるので、電流Ｉａは、トランジスタＱ４に流れる電流Ｉｃとほぼ等しくなる。 When the base-emitter voltage VBEa of the transistor Q1 is larger than the base-emitter voltage VBEb of the transistor Q3, the current Ia flowing through the transistor Q1 is large and the current Ib flowing through the transistor Q3 is small. At this time, since n × Ib becomes small, the current Ia becomes substantially equal to the current Ic flowing through the transistor Q4.
一方、トランジスタＱ１のベース・エミッタ間電圧ＶＢＥａがトランジスタＱ３のベース・エミッタ間電圧ＶＢＥｂよりも小さいときには、トランジスタＱ１に流れる電流Ｉａが小さく、トランジスタＱ３に流れる電流Ｉｂが大きくなる。このとき、ｎ×Ｉａは小さくなるので、電流Ｉｂは、トランジスタＱ６に流れる電流Ｉｄとほぼ等しくなる。 On the other hand, when base-emitter voltage VBEa of transistor Q1 is smaller than base-emitter voltage VBEb of transistor Q3, current Ia flowing through transistor Q1 is small and current Ib flowing through transistor Q3 is large. At this time, since n × Ia becomes small, the current Ib becomes substantially equal to the current Id flowing through the transistor Q6.
以上より、Ｉｂ＝ｎ×Ｉａのとき、または、ｎ×Ｉｂ＝Ｉａのときに、差動対の両側で電流が釣り合う形となる。 From the above, when Ib = n × Ia or n × Ib = Ia, the current is balanced on both sides of the differential pair.
上記の動作について、より詳細な説明を行う。 The above operation will be described in more detail.
異常保護信号Ｓ２の論理がローレベルからハイレベルに切り替わる場合を考えると、下記の（１）式、及び、（２）式が成立する。 Considering the case where the logic of the abnormality protection signal S2 is switched from the low level to the high level, the following expressions (1) and (2) are established.
Ｉａ≧ｎ×Ｉｂ … （１）
Ｉｂ＝Ｉｒｅｆ−Ｉａ … （２）
Ia ≧ n × Ib (1)
Ib = Iref−Ia (2)
なお、上記の（２）式に（１）式を代入して変形すると、下記の（３）式が得られる。 If the equation (1) is substituted into the above equation (2) and modified, the following equation (3) is obtained.
Ｉａ≧（ｎ／ｎ＋１）×Ｉｒｅｆ … （３） Ia ≧ (n / n + 1) × Iref (3)
また、上記の（２）式に（３）式を代入して変形すると、下記の（４）式が得られる。
Ｉｂ≦（１／ｎ＋１）×Ｉｒｅｆ … （４）
Further, when the equation (3) is substituted into the above equation (2) and transformed, the following equation (4) is obtained.
Ib ≦ (1 / n + 1) × Iref (4)
電流Ｉａと電流Ｉｂとの差を電圧信号Ｖａと閾値電圧Ｖｃとの差（すなわち、閾値電圧Ｖｃに対するヒステリシス幅ΔＶ）に換算すると、下記の（５）式が得られる。 When the difference between the current Ia and the current Ib is converted into the difference between the voltage signal Va and the threshold voltage Vc (that is, the hysteresis width ΔV with respect to the threshold voltage Vc), the following equation (5) is obtained.
ΔＶ＝ＶＢＥｂ−ＶＢＥａ
＝ＶＴ×ｌｎ（Ｉａ／Ｉｓ）−ＶＴ×ｌｎ（Ｉｂ／Ｉｓ）
＝ＶＴ×ｌｎ（Ｉａ／Ｉｂ）
＝ＶＴ×ｌｎ（ｎ） … （５）
ΔV = VBEb−VBEa
= VT * ln (Ia / Is) -VT * ln (Ib / Is)
= VT * ln (Ia / Ib)
= VT * ln (n) (5)
なお、上記実施形態では、上側のスレッショルドレベルが閾値電圧Ｖｃ＋ΔＶとなり、下側の下側のスレッショルドレベルが閾値電圧Ｖｃ−ΔＶとなるように設計されたコンパレータ１５３（上下両側にヒステリシスが付与された構成）を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、上側及び下側のいずれか一方にのみヒステリシスが付与された構成を採用しても構わない。
In the above embodiment, the
また、上記の実施形態では、モータドライバＩＣの異常保護手段として、本発明に係る異常保護装置を用いた構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、例えば、大電流を取り扱うスイッチング電源ＩＣなど、様々なＩＣやＬＳＩの異常保護手段として、本発明に係る異常保護装置を用いることが可能である。 In the above embodiment, the configuration using the abnormality protection device according to the present invention has been described as an example of the abnormality protection means of the motor driver IC, but the scope of application of the present invention is limited to this. For example, the abnormality protection device according to the present invention can be used as abnormality protection means for various ICs and LSIs such as a switching power supply IC that handles a large current.
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。 The configuration of the present invention can be variously modified within the scope of the present invention in addition to the above embodiment.
図６は、コンパレータ１５３の別の一構成例を示す回路図である。
FIG. 6 is a circuit diagram showing another configuration example of the
図６に示すように、本構成例のコンパレータ１５３は、Ｐチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタＰ１〜Ｐ５と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ７と、定電流源Ｉ５、Ｉ６と、を有して成る。
As shown in FIG. 6, the
定電流源Ｉ５の一端は、内部電圧ＶＲＥＧの印加端に接続されている。定電流源Ｉ５の他端（定電流出力端）は、トランジスタＰ１〜Ｐ３のソースにそれぞれ接続されている。トランジスタＰ１のゲートは、電圧信号Ｖａの印加端に接続されている。トランジスタＰ２のゲートは、電圧信号Ｖｂの印加端に接続されている。トランジスタＰ３のゲートは、閾値電圧Ｖｃの印加端に接続されている。トランジスタＰ１、Ｐ２のドレインは、いずれもトランジスタＮ１、Ｎ３のドレインにそれぞれ接続されている。トランジスタＰ３のドレインは、トランジスタＮ２、Ｎ４のドレインにそれぞれ接続されている。トランジスタＮ１、Ｎ２のゲートは、いずれもトランジスタＮ１のドレインに接続されている。トランジスタＮ３、Ｎ４のゲートは、いずれもトランジスタＮ４のドレインに接続されている。トランジスタＮ１〜Ｎ４のソースは、いずれも接地端に接続されている。トランジスタＮ１、Ｎ２のソース面積比、及び、トランジスタＮ３、Ｎ４のソース面積比は、それぞれ、１：ｎとされている。 One end of the constant current source I5 is connected to the application end of the internal voltage VREG. The other end (constant current output end) of the constant current source I5 is connected to the sources of the transistors P1 to P3, respectively. The gate of the transistor P1 is connected to the application end of the voltage signal Va. The gate of the transistor P2 is connected to the application terminal for the voltage signal Vb. The gate of the transistor P3 is connected to the application terminal for the threshold voltage Vc. The drains of the transistors P1 and P2 are both connected to the drains of the transistors N1 and N3, respectively. The drain of the transistor P3 is connected to the drains of the transistors N2 and N4, respectively. The gates of the transistors N1 and N2 are both connected to the drain of the transistor N1. The gates of the transistors N3 and N4 are both connected to the drain of the transistor N4. The sources of the transistors N1 to N4 are all connected to the ground terminal. The source area ratio of the transistors N1 and N2 and the source area ratio of the transistors N3 and N4 are set to 1: n, respectively.
トランジスタＰ４、Ｐ５のソースは、いずれも内部電圧ＶＲＥＧの印加端に接続されている。トランジスタＰ４、Ｐ５のゲートは、いずれもトランジスタＰ４のドレインに接続されている。トランジスタＰ４のドレインは、トランジスタＮ５のドレインに接続されている。トランジスタＰ５のドレインは、トランジスタＮ６のドレインに接続されている。トランジスタＮ５のゲートは、トランジスタＮ１、Ｎ３のドレインにそれぞれ接続されている。トランジスタＮ６のゲートは、トランジスタＮ２、Ｎ４のドレインにそれぞれ接続されている。トランジスタＮ５、Ｎ６のソースは、いずれも接地端に接続されている。定電流源Ｉ６の一端は、内部電圧ＶＲＥＧの印加端に接続されている。定電流源Ｉ６の他端（定電流出力端）は、トランジスタＮ７のドレインに接続されるとともに、異常保護信号Ｓ２の引出端として、ロジック回路１１（図６では不図示）にも接続されている。トランジスタＮ７のゲートは、トランジスタＮ６のドレインに接続されている。トランジスタＮ７のソースは、接地端に接続されている。 The sources of the transistors P4 and P5 are both connected to the application terminal for the internal voltage VREG. The gates of the transistors P4 and P5 are both connected to the drain of the transistor P4. The drain of the transistor P4 is connected to the drain of the transistor N5. The drain of the transistor P5 is connected to the drain of the transistor N6. The gate of the transistor N5 is connected to the drains of the transistors N1 and N3, respectively. The gate of the transistor N6 is connected to the drains of the transistors N2 and N4, respectively. The sources of the transistors N5 and N6 are both connected to the ground terminal. One end of the constant current source I6 is connected to the application end of the internal voltage VREG. The other end (constant current output terminal) of the constant current source I6 is connected to the drain of the transistor N7, and is also connected to the logic circuit 11 (not shown in FIG. 6) as an extraction terminal for the abnormality protection signal S2. . The gate of the transistor N7 is connected to the drain of the transistor N6. The source of the transistor N7 is connected to the ground terminal.
このように、本構成例のコンパレータ１５３は、バイポーラトランジスタではなく、ＭＯＳ電界効果トランジスタを用いて形成されている。
Thus, the
なお、図５で示すように、バイポーラトランジスタを用いた場合には、ＭＯＳ電界効果トランジスタを用いた場合に比べて、コンパレータ１５３のオフセットを低減することが可能となる。一方、図６で示すように、ＭＯＳ電界効果トランジスタを用いた場合には、バイポーラトランジスタを用いた場合に比べて、回路を微細化することが可能となる。
As shown in FIG. 5, when the bipolar transistor is used, the offset of the
また、コンパレータ１５３にヒステリシスを付与する構成についても、図５の構成に限定されることなく、いかなる構成を採用しても構わない。例えば、図６の構成（いわゆるたすき掛け回路）を採用した場合、閾値電圧Ｖｃに対するヒステリシス幅ΔＶは、図５の構成と同様、先出の（５）式で算出される値となる。
Further, the configuration for giving hysteresis to the
本発明は、異常温度状態や低電圧状態を監視して異常保護信号を生成する異常保護装置の消費電力低減と回路規模縮小を実現する上で有用な技術である。 The present invention is a technique useful in realizing power consumption reduction and circuit scale reduction of an abnormality protection device that generates an abnormality protection signal by monitoring an abnormal temperature state or a low voltage state.
１０ モータドライバＩＣ
１１ ロジック回路
１２ プリドライバ
１３ ドライバ
１４ 過電流保護回路（ＯＣＰ）
１５ 異常保護回路（ＵＶＬＯ＋ＴＳＤ）
１５１ 温度検出部
１５２ 低電圧検出部
１５３ コンパレータ
Ｉ１〜Ｉ６ 定電流源
Ｄ１、Ｄ２ ダイオード
Ｒ１〜Ｒ５ 抵抗
Ｑ１〜Ｑ３ ｐｎｐ型バイポーラトランジスタ
Ｑ４〜Ｑ１１ ｎｐｎ型バイポーラトランジスタ
Ｐ１〜Ｐ５ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１〜Ｎ７ Ｎチャネル型ＭＯＳ電界効果トランジスタ
10 Motor driver IC
11
15 Abnormal protection circuit (UVLO + TSD)
151
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