JP2009147844A

JP2009147844A - Pulse generator

Info

Publication number: JP2009147844A
Application number: JP2007325521A
Authority: JP
Inventors: Kazutaka Kamimura; 和孝上村
Original assignee: Furukawa Electric Co Ltd
Current assignee: Furukawa Electric Co Ltd
Priority date: 2007-12-18
Filing date: 2007-12-18
Publication date: 2009-07-02
Anticipated expiration: 2027-12-18
Also published as: JP5089367B2

Abstract

PROBLEM TO BE SOLVED: To provide a pulse generator reduced in power consumption by reducing power consumption of a serializer when a pulse signal is not output. SOLUTION: This pulse generator 100 is structured such that a control part 150 inputs a digital value 11 of a digital pattern from a digital pattern generation part 110, and controls the opening and closing of a switch means 132 based on it. The digital value 11 is set to 0 when all the values of bits of parallel data 10 are set to 0, no pulse is generated in that case, thereby the control part 150 opens the switch means 132 to block the passage of a clock signal 12, and the serializer 131 is not operated. Thereby the operation time of the serializer 131 is reduced, and its power consumption is reduced. COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、超広帯域を利用して短距離通信を行う超広帯域無線通信装置に用いられるパルス発生装置に関するものである。 The present invention relates to a pulse generator used in an ultra-wideband wireless communication apparatus that performs short-range communication using ultra-wideband.

従来、パルス発生装置として、特許文献１に開示されたものが知られている（図１４）。
図１４において、（ａ）は、特許文献１に開示されたパルス発生装置９００のブロック図である。パルス発生装置９００では、デジタルパターン生成部９０１により作成された並列データ９０２、例えば１０ビットの”1000000000”というデータを、例えば１００ＭＨｚのクロック信号により動作するシリアライザ（高速差動Ｉ／Ｏ部）９０３に入力すると、シリアルデータとして１０００ＭＨｚの差動信号９０４が出力され、そのＰ信号９０４ＰまたはＮ信号９０４Ｎのどちらかの直流電圧をＤＣブロック部９０５でカットすることで所望のパルス列９０６が得られる。 Conventionally, what was disclosed by patent document 1 is known as a pulse generator (FIG. 14).
14A is a block diagram of a pulse generator 900 disclosed in Patent Document 1. In FIG. In the pulse generator 900, the parallel data 902 generated by the digital pattern generation unit 901, for example, data of “1000000000” of 10 bits is input to a serializer (high-speed differential I / O unit) 903 that operates based on, for example, a 100 MHz clock signal. When input, a 1000 MHz differential signal 904 is output as serial data, and a desired pulse train 906 is obtained by cutting the DC voltage of the P signal 904P or N signal 904N by the DC block unit 905.

図１４（ｂ）は、パルス発生装置９００で発生させたパルス列９０６の一例を示す図であり、並列データ９０２の「１」に対応してインパルスが発生している。同図の数字を囲う枠は、例えば１０ビットの並列データ”1000000000”のように、シリアライザ９０３に入力する並列データを示す。シリアライザ９０３はこのデータを１ビットずつ並べて順番に出力する。並列データのどこに’１’を並べるかで所望のパルスパターンが得られる。
特開２００６−１９１４８４号公報 FIG. 14B is a diagram showing an example of a pulse train 906 generated by the pulse generator 900, and an impulse is generated corresponding to “1” of the parallel data 902. The frame surrounding the numbers in the figure indicates parallel data input to the serializer 903, for example, 10-bit parallel data “1000000000”. The serializer 903 arranges this data bit by bit and outputs the data in order. A desired pulse pattern is obtained by arranging “1” in the parallel data.
JP 2006-191484 A

しかし、上記従来の技術では、高速なシリアライザを用いてインパルスを生成していることから、シリアライザによる消費電力の問題がある。すなわち、パラレルデータに‘１’が含まれているか否かにかかわらず、シリアライザを常に高速（例えば１ＧＨｚ）で動作させているため、シリアライザによる消費電力が非常に高くなってしまうといった問題があった。 However, in the above conventional technique, since the impulse is generated using a high-speed serializer, there is a problem of power consumption by the serializer. That is, regardless of whether or not '1' is included in the parallel data, the serializer is always operated at a high speed (for example, 1 GHz), so that there is a problem that power consumption by the serializer becomes very high. .

そこで、本発明は上記問題を解決するためになされたものであり、パルス信号を出力しないときのシリアライザの消費電力を低減することで消費電力の低減されたパルス発生装置を提供することを目的とする。 Accordingly, the present invention has been made to solve the above-described problem, and an object thereof is to provide a pulse generator with reduced power consumption by reducing the power consumption of the serializer when no pulse signal is output. To do.

本発明のパルス発生装置の第１の態様は、第一の時間間隔を周期としてクロック信号を出力するクロック信号発生部と、前記周期で所定ビット数の並列データを出力するデジタルパターン生成部と、前記クロック信号発生部および前記デジタルパターン生成部からそれぞれ前記クロック信号および前記並列データを入力し、前記並列データをシリアル変換して出力するシリアル信号生成部と、前記デジタルパターン生成部から前記並列データを入力し、「１」のビットが含まれる前記並列データの周期を含む所定の期間だけ前記シリアル変換の処理を行うように前記シリアル信号生成部を制御する制御部と、前記シリアル信号生成部の出力信号を入力し、前記出力信号が所定の条件を満たすときにパルス信号を生成して出力するパルス生成部と、を備えることを特徴とする。 A first aspect of the pulse generator of the present invention includes a clock signal generator that outputs a clock signal with a first time interval as a period, a digital pattern generator that outputs parallel data of a predetermined number of bits in the period, The clock signal generation unit and the digital pattern generation unit respectively input the clock signal and the parallel data, serially convert the parallel data, and output the parallel data from the digital pattern generation unit. A control unit that controls the serial signal generation unit so as to perform the serial conversion process only for a predetermined period including a period of the parallel data including a bit of “1”, and an output of the serial signal generation unit A pulse generator that inputs a signal and generates and outputs a pulse signal when the output signal satisfies a predetermined condition , Characterized in that it comprises a.

本発明のパルス発生装置の他の態様は、前記シリアル信号生成部は、前記制御部からの制御により前記クロック信号を通過または阻止するスイッチ手段と、前記スイッチ手段から前記クロック信号を入力すると前記シリアル変換の処理を行ってＰ（ポジティブ）信号およびＮ（ネガティブ）信号からなる差動信号を出力するシリアライザと、を備えることを特徴とする。 According to another aspect of the pulse generator of the present invention, the serial signal generation unit includes a switch unit that passes or blocks the clock signal under the control of the control unit, and the serial signal when the clock signal is input from the switch unit. And a serializer that performs a conversion process and outputs a differential signal composed of a P (positive) signal and an N (negative) signal.

本発明のパルス発生装置の他の態様は、前記シリアル信号生成部は、前記クロック信号に駆動されて前記シリアル変換の処理を行い、Ｐ（ポジティブ）信号およびＮ（ネガティブ）信号からなる差動信号を出力するシリアライザと、前記制御部からの制御により前記シリアライザに電力を供給または停止する電源供給部と、を備えることを特徴とする。 In another aspect of the pulse generator of the present invention, the serial signal generator is driven by the clock signal to perform the serial conversion process, and is a differential signal composed of a P (positive) signal and an N (negative) signal. Is provided, and a power supply unit that supplies or stops power to the serializer under the control of the control unit.

本発明のパルス発生装置の他の態様は、前記パルス生成部は、前記シリアライザから前記Ｎ信号を入力して所定の閾値と比較し、前記Ｎ信号が前記閾値以下のときに前記パルス信号を生成して出力するコンパレータを備えることを特徴とする。 In another aspect of the pulse generation device of the present invention, the pulse generation unit inputs the N signal from the serializer, compares it with a predetermined threshold value, and generates the pulse signal when the N signal is equal to or less than the threshold value. And a comparator for output.

本発明のパルス発生装置の他の態様は、前記パルス生成部は、前記シリアライザから前記Ｐ信号を入力して所定の閾値と比較し、前記Ｐ信号が前記閾値以上のときに前記パルス信号を生成して出力するコンパレータを備えることを特徴とする。 In another aspect of the pulse generation device of the present invention, the pulse generation unit inputs the P signal from the serializer, compares it with a predetermined threshold, and generates the pulse signal when the P signal is equal to or greater than the threshold. And a comparator for output.

本発明のパルス発生装置の他の態様は、前記デジタルパターン生成部は、第二の時間間隔において前記第一の時間間隔の周期で前記並列データを所定回数出力し、前記第二の時間間隔を周期として前記所定回数の前記並列データを繰り返し出力する
ことを特徴とする。 In another aspect of the pulse generator of the present invention, the digital pattern generation unit outputs the parallel data a predetermined number of times at a period of the first time interval in a second time interval, and sets the second time interval. The parallel data of the predetermined number of times is repeatedly output as a cycle.

本発明のパルス発生装置の他の態様は、前記第二の時間間隔は、前記第一の時間間隔の１０以上の整数倍であることを特徴とする。 In another aspect of the pulse generator of the present invention, the second time interval is an integer multiple of 10 or more of the first time interval.

本発明のパルス発生装置の他の態様は、前記所定回数出力される前記並列データのうち、「１」のビットを含む前記並列データは1回のみであることを特徴とする。 Another aspect of the pulse generator of the present invention is characterized in that, among the parallel data output a predetermined number of times, the parallel data including a bit of “1” is only once.

本発明のパルス発生装置の他の態様は、「１」のビットを含む前記並列データは、前記第二の時間間隔の周期で出力されることを特徴とする。 Another aspect of the pulse generator of the present invention is characterized in that the parallel data including a bit of “1” is output at a period of the second time interval.

本発明のパルス発生装置の他の態様は、前記制御部は、「１」のビットが含まれる前記並列データの周期のみ前記シリアル変換の処理を行わせ、「１」のビットが含まれない前記並列データの周期では前記シリアル変換の処理を行わないように前記シリアル信号生成部を制御することを特徴とする。 In another aspect of the pulse generator of the present invention, the control unit performs the serial conversion process only in the period of the parallel data including the bit “1”, and does not include the bit “1”. The serial signal generation unit is controlled so as not to perform the serial conversion processing in a period of parallel data.

本発明のパルス発生装置の他の態様は、前記パルス信号の時間幅は、前記閾値を調整することで変更することを特徴とする。 Another aspect of the pulse generator of the present invention is characterized in that the time width of the pulse signal is changed by adjusting the threshold value.

本発明によれば、パルス信号を出力しないときにシリアライザの動作を停止することで、消費電力を低減したパルス発生装置を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the pulse generator which reduced power consumption can be provided by stopping operation | movement of a serializer when a pulse signal is not output.

本発明の好ましい実施の形態におけるパルス発生装置について、図面を参照して詳細に説明する。同一機能を有する各構成部については、図示及び説明簡略化のため、同一符号を付して示す。 A pulse generator according to a preferred embodiment of the present invention will be described in detail with reference to the drawings. Each component having the same function is denoted by the same reference numeral for simplification of illustration and description.

（第１の実施形態）
本発明のパルス発生装置の第１の実施形態を、図１、２を用いて説明する。図１は、本実施形態のパルス発生装置１００の構成を示すブロック図である。また図２は、本実施形態のパルス発生装置１００の動作の一例を説明するための信号の時間変化を示す図である。 (First embodiment)
A first embodiment of the pulse generator of the present invention will be described with reference to FIGS. FIG. 1 is a block diagram illustrating a configuration of a pulse generator 100 according to the present embodiment. Moreover, FIG. 2 is a figure which shows the time change of the signal for demonstrating an example of operation | movement of the pulse generator 100 of this embodiment.

本実施形態のパルス発生装置１００は、デジタルパターン生成部１１０、クロック信号発生部１２０、シリアル信号生成部１３０、パルス生成部１４０、および制御部１５０を備えている。また、シリアル信号生成部１３０はシリアライザ１３１とスイッチ手段１３２を備えており、パルス生成部１４０は、コンパレータ１４１、安定化電源１４２、およびＤＣブロック素子（例えばコンデンサ）１４３を備えている。 The pulse generation device 100 of this embodiment includes a digital pattern generation unit 110, a clock signal generation unit 120, a serial signal generation unit 130, a pulse generation unit 140, and a control unit 150. The serial signal generation unit 130 includes a serializer 131 and a switch unit 132, and the pulse generation unit 140 includes a comparator 141, a stabilized power supply 142, and a DC block element (for example, a capacitor) 143.

デジタルパターン生成部１１０は、クロック信号発生部１２０から第一の時間間隔（Ｔ１とする）で発生されるクロック信号を入力し、これに同期して所望のパルスパターンに対応するデジタルパターンとして所定ビット数の並列データ１０を生成し、これを第一の時間間隔Ｔ１を周期としてシリアル信号生成部１３０に出力している。また、デジタルパターンのデジタル値１１を制御部１５０に出力している。
クロック信号発生部１２０は、第一の時間間隔Ｔ１でクロック信号１２をシリアル信号生成部１３０に出力している。 The digital pattern generation unit 110 receives a clock signal generated at a first time interval (T1) from the clock signal generation unit 120 and synchronizes with this to generate a predetermined bit as a digital pattern corresponding to a desired pulse pattern. A number of parallel data 10 are generated and output to the serial signal generation unit 130 with the first time interval T1 as a cycle. Further, the digital value 11 of the digital pattern is output to the control unit 150.
The clock signal generator 120 outputs the clock signal 12 to the serial signal generator 130 at the first time interval T1.

シリアル信号生成部１３０では、デジタルパターン生成部１１０から出力された並列データ１０がシリアライザ１３１のデータ入力ポート１３１ａに入力される。また、クロック信号発生部１２０から出力されたクロック信号１２は、スイッチ手段１３２に入力され、スイッチ手段１３２がこれを通過させた場合には、クロック信号１３としてシリアライザ１３１のクロック入力ポート１３１ｂに入力される。スイッチ手段１３２は、制御部１５０からの制御信号１４に従ってクロック信号１２を通過させるか、またはその通過を阻止する。 In the serial signal generation unit 130, the parallel data 10 output from the digital pattern generation unit 110 is input to the data input port 131 a of the serializer 131. The clock signal 12 output from the clock signal generator 120 is input to the switch unit 132. When the switch unit 132 passes the clock signal 12, the clock signal 12 is input to the clock input port 131b of the serializer 131 as the clock signal 13. The The switch means 132 passes the clock signal 12 according to the control signal 14 from the control unit 150 or blocks its passage.

シリアライザ１３１は、デジタルパターン生成部１１０から入力した並列データ１０をシリアル変換してＰ（ポジティブ）信号２０ＰとＮ（ネガティブ）信号２０Ｎからなる差動信号２０をそれぞれＰ出力ポート１３１ｃ、Ｎ出力ポート１３１ｄから出力する。シリアライザ１３１は、クロック信号発生部１２０からのクロック信号１２によって駆動されているため、スイッチ手段１３２でクロック信号１２の通過が阻止されるとシリアライザ１３１は動作しない。 The serializer 131 serially converts the parallel data 10 input from the digital pattern generation unit 110 and converts the differential signal 20 including the P (positive) signal 20P and the N (negative) signal 20N into the P output port 131c and the N output port 131d, respectively. Output from. Since the serializer 131 is driven by the clock signal 12 from the clock signal generator 120, the serializer 131 does not operate when the switch means 132 prevents passage of the clock signal 12.

本実施形態では、制御部１５０がデジタルパターン生成部１１０からデジタルパターンのデジタル値１１を入力し、これをもとにスイッチ手段１３２を開閉制御するように構成されている。デジタル値１１が０となるのは並列データ１０のビットの値がすべて「０」となっているときであり、この場合にはパルスを発生させないことから、制御部１５０はスイッチ手段１３２を開にしてクロック信号１２の通過を阻止する。これにより、シリアライザ１３１は動作しない。 In the present embodiment, the control unit 150 is configured to input the digital value 11 of the digital pattern from the digital pattern generation unit 110 and to control the opening and closing of the switch unit 132 based on this. The digital value 11 is 0 when all the values of the bits of the parallel data 10 are “0”. In this case, since no pulse is generated, the control unit 150 opens the switch unit 132. Thus, the passage of the clock signal 12 is blocked. Thereby, the serializer 131 does not operate.

また、並列データ１０に「１」のビットが含まれるときはデジタル値１１が０より大きくなることから、制御部１５０はこれを判断してスイッチ手段１３２を閉にし、クロック信号１２を通過させてクロック信号１３としてシリアライザ１３１に入力する。シリアライザ１３１は、クロック信号１３を入力する毎に駆動し、デジタルパターン生成部１１０から入力した並列データ１０をシリアル変換して差動信号２０を出力する。差動信号２０は、ポジティブ信号（Ｐ信号）２０Ｐと、これを反転させたネガティブ信号（Ｎ信号）２０Ｎとで構成されている。 When the parallel data 10 includes a bit of “1”, the digital value 11 is greater than 0. Therefore, the control unit 150 determines this and closes the switch unit 132 to pass the clock signal 12. The clock signal 13 is input to the serializer 131. The serializer 131 is driven each time the clock signal 13 is input, serially converts the parallel data 10 input from the digital pattern generation unit 110, and outputs a differential signal 20. The differential signal 20 includes a positive signal (P signal) 20P and a negative signal (N signal) 20N obtained by inverting the positive signal (P signal) 20P.

パルス生成部１４０では、コンパレータ１４１がシリアライザ１３１から出力される差動信号２０のうちＮ信号２０Ｎの方を入力し、これを安定化電源１４２から入力した一定電圧と比較している。Ｎ信号２０Ｎは、並列データ１０の「１」のビットに対しては「０」のビットよりも低い電圧となっている。そこで、安定化電源１４２の出力電圧を適切に設定してこれを閾値１５に用い、シリアライザ１３１から入力したＮ信号２０Ｎが閾値１５より低いときに、コンパレータ１４１がインパルス状のＮ側コンパレータ信号３０Ｎを出力する。このＮ側コンパレータ信号３０Ｎに対して、直流成分をＤＣブロック素子１４３でカットすると、パルス発生装置１００の出力パルスとなる。なお、上記において、安定化電源１４２は適切な閾値電圧が与えられるものであればよいので、ＤＡＣ（Digital Analog Converter）などで置き換えてもよい。 In the pulse generation unit 140, the comparator 141 inputs the N signal 20 N of the differential signals 20 output from the serializer 131, and compares it with a constant voltage input from the stabilized power supply 142. The N signal 20N has a lower voltage for the “1” bit of the parallel data 10 than for the “0” bit. Therefore, the output voltage of the stabilized power supply 142 is appropriately set and used as the threshold value 15. When the N signal 20N input from the serializer 131 is lower than the threshold value 15, the comparator 141 generates the impulse-like N-side comparator signal 30N. Output. When the DC component is cut by the DC block element 143 with respect to the N-side comparator signal 30N, an output pulse of the pulse generator 100 is obtained. In the above description, the stabilized power supply 142 may be any power supply provided with an appropriate threshold voltage, and may be replaced with a DAC (Digital Analog Converter) or the like.

上記の通り、本実施形態のパルス発生装置１００では、高速で動作するため消費電力が大きいシリアライザ１３１に対し、スイッチ手段１３２とこれを制御する制御部１５０とを設けることにより、並列データ１０に「１」のビットが含まれずパルスが出力されないときはクロック信号１２がシリアライザ１３１に出力されるのを阻止して動作させないようにしている。これにより、シリアライザ１３１の動作時間を短縮し、その消費電力を低減させている。 As described above, in the pulse generator 100 of the present embodiment, the parallel data 10 is provided with the switch means 132 and the control unit 150 that controls the serializer 131 that operates at high speed and consumes a large amount of power. When the “1” bit is not included and no pulse is output, the clock signal 12 is prevented from being output to the serializer 131 so as not to operate. This shortens the operation time of the serializer 131 and reduces its power consumption.

上記のように構成された本実施形態のパルス発生装置１００の動作を、図２を用いて説明する。図２（ａ）はクロック信号発生部１２０から出力されるクロック信号１２を示しており、一例として第一の時間間隔Ｔ１を１０ｎｓ、周波数を１００ＭＨｚとしている。デジタルパターン生成部１１０は、図２（ａ）に示すクロック信号１２に同期して図２（ｂ）に一例を示す並列データ１０をシリアライザ１３１に出力する。ここで、破線枠で囲まれた１０ビットからなる信号を一つの並列データ１０としている。 The operation of the pulse generator 100 of the present embodiment configured as described above will be described with reference to FIG. FIG. 2A shows the clock signal 12 output from the clock signal generator 120. As an example, the first time interval T1 is 10 ns and the frequency is 100 MHz. The digital pattern generation unit 110 outputs the parallel data 10 illustrated in FIG. 2B to the serializer 131 in synchronization with the clock signal 12 illustrated in FIG. Here, a 10-bit signal surrounded by a broken line frame is defined as one parallel data 10.

図２（ｂ）に示す実施例では、時刻ｔ０で「１」を含まない並列データ「００００００００００」が出力され、次のクロック信号１２の立上り時刻ｔ１で「１」を含む並列データ「０００１００００１０」が出力され、次のｔ２でも「１」を含む並列データ「０００００１００００」が出力されている。さらに、次のクロック信号１２の立上り時刻ｔ３では、「１」を含まない並列データ「００００００００００」が出力される。その後しばらくは、「１」を含まない並列データ「００００００００００」が出力され、時刻ｔｎ＋１において再び「１」を含む並列データ「０００１００００００」が出力されている。 In the example shown in FIG. 2B, parallel data “0000000” that does not include “1” is output at time t0, and parallel data “0001000010” that includes “1” at the rise time t1 of the next clock signal 12. The parallel data “0000010000” including “1” is output at the next t2. Furthermore, at the rising time t3 of the next clock signal 12, parallel data “0000000” not including “1” is output. For a while, parallel data “0000000” that does not include “1” is output, and parallel data “0000001” that includes “1” is output again at time tn + 1.

図２（ｂ）に示すような並列データ１０に対し、デジタルパターン生成部１１０から制御部１５０にそれぞれのデジタル値１１が出力される。すなわち、時刻ｔ０ではデジタル値１１として０が出力され、次の時刻ｔ１ではデジタル値１１として６６（２^６＋２^１）が出力され、次の時刻ｔ２でもデジタル値１１として１６（２^４）が出力される。さらに、次の時刻ｔ３からｔｎまではデジタル値１１として０が出力され、時刻ｔn+1においてデジタル値１１として６４（２^６）が出力される。 With respect to the parallel data 10 as shown in FIG. 2B, each digital value 11 is output from the digital pattern generation unit 110 to the control unit 150. That is, 0 is output as the digital value 11 at time t0, 66 (2 ⁶ +2 ¹ ) is output as the digital value 11 at the next time t1, and 16 (2 ⁴ ) is output as the digital value 11 at the next time t2. Is done. Further, 0 is output as the digital value 11 from the next time t3 to tn, and 64 (2 ⁶ ) is output as the digital value 11 at time tn + 1.

制御部１５０は、デジタル値１１が０となる時刻ｔ０およびｔ３からｔｎまではスイッチ手段１３２に対し制御信号１４として開要求を出力する。また、デジタル値１１が０より大きい時刻ｔ１、ｔ２およびｔｎ＋１では、スイッチ手段１３２に対し制御信号１４として閉要求を出力する。 The control unit 150 outputs an opening request as the control signal 14 to the switch means 132 from time t0 when the digital value 11 becomes 0 and from t3 to tn. Further, at times t1, t2, and tn + 1 where the digital value 11 is greater than 0, a closing request is output as the control signal 14 to the switch means 132.

なお、デジタルパターン生成部１１０から制御部１５０に出力されるデジタル値１１として、上記では１０ビットの並列データ１０を１０進数に変換した値を用いているが、これに限定されず、並列データ１０が「１」のビットを含むか否かが判定できるものであればよい。 Note that, as the digital value 11 output from the digital pattern generation unit 110 to the control unit 150, a value obtained by converting the 10-bit parallel data 10 into a decimal number is used in the above description, but the present invention is not limited to this. It is sufficient if it can be determined whether or not includes a bit of “1”.

制御部１５０による上記のような制御により、スイッチ手段１３２は、図２（ｃ）に示すように、時刻ｔ０からｔ１の期間は開状態となり、時刻ｔ１からｔ３までは閉状態となる。そして、時刻ｔ３からｔｎ＋１までは再び開状態となり、時刻ｔｎ＋１で閉状態となる。その結果、スイッチ手段１３２からシリアライザ１３１に出力されるクロック信号１３は、図２（ａ）に示したクロック信号１２と図２（ｃ）に示したスイッチ手段１３２の開閉状態との論理積からなる図２（ｄ）に示すような信号波形となる。 By the control as described above by the control unit 150, as shown in FIG. 2C, the switch unit 132 is in an open state from time t0 to t1, and is in a closed state from time t1 to t3. From time t3 to tn + 1, the open state is resumed, and at time tn + 1, the open state is closed. As a result, the clock signal 13 output from the switch means 132 to the serializer 131 is a logical product of the clock signal 12 shown in FIG. 2A and the open / closed state of the switch means 132 shown in FIG. The signal waveform is as shown in FIG.

シリアライザ１３１は、スイッチ手段１３２から図２（ｄ）に示すようなクロック信号１３を入力することで、時刻ｔ１からｔ３までの期間動作し、時刻ｔ０からｔ１の期間および時刻ｔ３からｔｎ＋１の期間は不動作となる。そして、動作する時刻ｔ１からｔ３までの期間は、並列データ１０の「１」のビットに対応して差動信号２０が出力される。時刻ｔｎ＋１以降も同様の動作が行われる。図２（ｅ）は、差動信号２０の一例を示しており、ここでは２つの信号のうちＮ信号２０Ｎのみを示している。 The serializer 131 operates for a period from time t1 to t3 by inputting the clock signal 13 as shown in FIG. 2D from the switch means 132, and the period from time t0 to t1 and the period from time t3 to tn + 1 are It becomes inoperable. Then, during the period from the operation time t 1 to t 3, the differential signal 20 is output corresponding to the “1” bit of the parallel data 10. The same operation is performed after time tn + 1. FIG. 2E shows an example of the differential signal 20, and only the N signal 20N of the two signals is shown here.

シリアライザ１３１から出力されるＮ信号２０Ｎは、クロック信号１３が入力されず動作しない期間は、シリアライザ１３１の基準電圧Ｖ１となっている。また、クロック信号１３が入力されてシリアライザ１３１が動作する期間は、並列データ１０の各ビットの値に対応して差動信号２０の出力ハイレベル電圧Ｖ２または出力ローレベル電圧Ｖ３が出力される。すなわち、シリアライズされた並列データ１０の「０」のビットに対応して出力ハイレベル電圧Ｖ２が出力され、並列データ１０の「１」のビットに対応して出力ローレベル電圧Ｖ３が出力される。シリアライズされた並列データ１０の１ビットあたりの時間間隔は、第一の時間間隔１０ｎｓをビット数１０で割った１ｎｓ程度となる。 The N signal 20N output from the serializer 131 is the reference voltage V1 of the serializer 131 during a period in which the clock signal 13 is not input and does not operate. Further, during the period when the clock signal 13 is input and the serializer 131 operates, the output high level voltage V2 or the output low level voltage V3 of the differential signal 20 is output corresponding to the value of each bit of the parallel data 10. That is, the output high level voltage V2 is output corresponding to the “0” bit of the serialized parallel data 10, and the output low level voltage V3 is output corresponding to the “1” bit of the parallel data 10. The time interval per bit of the serialized parallel data 10 is about 1 ns obtained by dividing the first time interval 10 ns by 10 bits.

図２（ｅ）に例示したＮ信号２０Ｎはパルス生成部１４０に出力され、これと安定化電源１４２から出力される閾値（Ｖｔｈ）１５がコンパレータ１４１に入力される。コンパレータ１４１は、入力電圧（Ｎ信号２０Ｎの電圧）が閾値（Ｖｔｈ）１５より高い場合を「１」、それ以外を「０」、と判定することから、Ｐ側コンパレータ信号３０Ｐとして、Ｎ信号２０Ｎのインパルスが存在している時間のみ「０」に相当する信号を出力し、それ以外の時間は「１」に相当する信号を出力する。従って、Ｐ側コンパレータ信号３０Ｐの反転波形であるＮ側コンパレータ出力３０Ｎは、図３(ｆ)に示すような所望のインパルスとなる。これをＤＣブロック素子１４３に通して直流成分をカットすることにより、目的とするパルス信号を得ることができる。 The N signal 20N illustrated in FIG. 2E is output to the pulse generator 140, and the threshold value (Vth) 15 output from the stabilized power supply 142 is input to the comparator 141. Since the comparator 141 determines that the input voltage (the voltage of the N signal 20N) is higher than the threshold (Vth) 15 as “1” and the other as “0”, the N-signal 20N is set as the P-side comparator signal 30P. A signal corresponding to “0” is output only during a period in which the impulse exists, and a signal corresponding to “1” is output at other times. Therefore, the N-side comparator output 30N, which is an inverted waveform of the P-side comparator signal 30P, becomes a desired impulse as shown in FIG. By passing this through the DC block element 143 and cutting the direct current component, a target pulse signal can be obtained.

上記説明のように、デジタルパターン生成部１１０から出力される並列データ１０が「１」のビットを含むときの第一の時間間隔Ｔ１において、スイッチ手段１３２が閉となってシリアライザ１３１にクロック信号１３が出力され、それ以外の期間はシリアライザ１３１にクロック信号１３が出力されない。シリアライザ１３１は、高速動作のためその消費電力が大きいが、クロック信号１３を入力した期間だけ高速動作し、それ以外の期間は動作しないように動作時間を短縮することで、その消費電力を大幅に低減することができる。 As described above, in the first time interval T1 when the parallel data 10 output from the digital pattern generation unit 110 includes the bit “1”, the switch unit 132 is closed and the clock signal 13 is sent to the serializer 131. And the clock signal 13 is not output to the serializer 131 during other periods. The serializer 131 consumes a large amount of power because of its high-speed operation, but significantly reduces its power consumption by shortening the operation time so that it operates at high speed only during the period when the clock signal 13 is input and does not operate during other periods. Can be reduced.

図２では、シリアライザ１３１は時刻ｔ１〜ｔ３および時刻ｔｎ＋１〜ｔｎ＋２の期間のみ高速動作し、それ以外の期間は動作しないことから、全期間高速動作させていた従来のパルス発生装置に比べて、シリアライザ１３１による消費電力を大幅に低減することができる。 In FIG. 2, the serializer 131 operates at high speed only during the time t1 to t3 and the time tn + 1 to tn + 2 and does not operate during the other periods. The power consumption by 131 can be greatly reduced.

本実施形態のパルス発生装置１００は、デジタルパターン生成部１１０、クロック信号発生部１２０、シリアル信号生成部１３０、および制御部１５０を、ＦＰＧＡ（Field Programmable Gate Array）を用いて一体に形成することができる。各機能のほとんどをＦＰＧＡの一つのデバイス内に構築することができ、より小型化することができる。また、ＦＰＧＡ内ではすべてデジタル処理されることから、処理時間をより高速化することができる。 In the pulse generation device 100 of the present embodiment, the digital pattern generation unit 110, the clock signal generation unit 120, the serial signal generation unit 130, and the control unit 150 may be integrally formed using an FPGA (Field Programmable Gate Array). it can. Most of each function can be built in one device of the FPGA and can be made smaller. In addition, since all the digital processing is performed in the FPGA, the processing time can be further increased.

（第２の実施形態）
本発明のパルス発生装置の第２の実施形態として、パルス発生部１４０からパルス信号が周期的に出力されるように構成することができる。この実施形態では、クロック信号発生部１２０からクロック信号１２を出力する周期である第一の時間間隔Ｔ１に比べて十分に長い第二の時間間隔Ｔ２を設定し、この時間間隔Ｔ２内で複数の並列データ１０を組み合わせてパルス信号を所定回数だけ所定の時間に出力させるようにパルス発生パターンを形成し、この同じパルス発生パターンを周期Ｔ２で繰り返し出力させるようにしている。 (Second Embodiment)
As a second embodiment of the pulse generator of the present invention, a pulse signal can be periodically output from the pulse generator 140. In this embodiment, a second time interval T2 that is sufficiently longer than the first time interval T1, which is a period for outputting the clock signal 12 from the clock signal generator 120, is set, and a plurality of time intervals T2 are set within the time interval T2. A pulse generation pattern is formed by combining the parallel data 10 so that a pulse signal is output a predetermined number of times at a predetermined time, and the same pulse generation pattern is repeatedly output at a period T2.

パルス発生パターンの周期である第二の時間間隔Ｔ２は、第一の時間間隔Ｔ１の整数倍となるが、Ｔ２をＴ１の１０倍以上とするのがより好ましい。第二の時間間隔Ｔ２を長くして「０」のみの並列データ１０を多くすることで、シリアライザ１３１が停止している時間が長くなり、消費電力をより低減することができる。 The second time interval T2, which is the period of the pulse generation pattern, is an integral multiple of the first time interval T1, but it is more preferable that T2 be 10 times greater than T1. By increasing the second time interval T2 and increasing the number of parallel data 10 of only “0”, the time during which the serializer 131 is stopped increases, and the power consumption can be further reduced.

第二の時間間隔Ｔ２で周期的にパルス発生パターンを出力させるようにした実施例を、図３を用いて説明する。図３は、図２と同様、信号の時間変化を示す図である（なお、ブロック図は第１の実施形態のものと同一である。）。図３（ａ）に示すクロック信号は、図２（ａ）に示したクロック信号と同じものとしている。本実施形態では、図３（ｂ）に示すように、第二の時間間隔Ｔ２内に出力される複数組の並列データ１０が、周期Ｔ２で繰り返し出力されている。 An embodiment in which a pulse generation pattern is periodically output at the second time interval T2 will be described with reference to FIG. FIG. 3 is a diagram showing a time change of the signal as in FIG. 2 (note that the block diagram is the same as that of the first embodiment). The clock signal shown in FIG. 3A is the same as the clock signal shown in FIG. In the present embodiment, as shown in FIG. 3B, a plurality of sets of parallel data 10 output within the second time interval T2 are repeatedly output at a period T2.

第二の時間間隔Ｔ２内の複数の並列データ１０を一組としてこれを周期Ｔ２で繰り返し出力させることで、図３（ｃ）に示すスイッチ手段１３２の開閉状態、同図（ｄ）に示すシリアライザ１３１に入力されるクロック信号１３、および同図（ｅ）に示すシリアライザ１３１から出力されるＮ信号２０Ｎも、それぞれ同じ周期Ｔ２で繰り返し出力される。その結果、コンパレータ１４１から出力されるＮ側コンパレータ信号３０Ｎとして、図３（ｆ）に示すようなパルス発生パターンが周期Ｔ２で出力される。これをＤＣブロック素子１４３に通して直流成分をカットすることにより、目的とするパルス信号を得ることができる。 A plurality of parallel data 10 in the second time interval T2 are output as a set and repeatedly output at a period T2, thereby opening and closing the switch means 132 shown in FIG. 3C and a serializer shown in FIG. The clock signal 13 input to 131 and the N signal 20N output from the serializer 131 shown in FIG. 5E are also repeatedly output with the same period T2. As a result, as the N-side comparator signal 30N output from the comparator 141, a pulse generation pattern as shown in FIG. By passing this through the DC block element 143 and cutting the direct current component, a target pulse signal can be obtained.

上記実施形態において、パルス発生パターンをより限定した実施例を図４に示す。図４に示すパルス発生パターンは、第二の時間間隔Ｔ２内にパルスを１回だけ発生させるものである。すなわち、図４（ｂ）に示す第二の時間間隔Ｔ２に含まれる複数の並列データ１０のうち、「１」のビットを有するものが１つだけ含まれており、かつ、この並列データ１０は「１」のビットを１つだけ有している。これにより、図４（ｆ）に示すように、周期Ｔ２でインパルスを一つだけ出力させるようにすることができる。 FIG. 4 shows an example in which the pulse generation pattern is more limited in the above embodiment. The pulse generation pattern shown in FIG. 4 is to generate a pulse only once within the second time interval T2. That is, only one of the plurality of parallel data 10 included in the second time interval T2 shown in FIG. 4B has “1” bits, and the parallel data 10 is It has only one “1” bit. As a result, as shown in FIG. 4F, only one impulse can be output in the cycle T2.

インパルスを用いた通信システムやインパルスレーダ等では、パルス幅のより狭いインパルスを第二の時間間隔Ｔ２の長い周期で繰り返し出力するパルス発生装置が望まれている。本実施形態のパルス発生装置１００はこれらのシステムに用いることができ、また、インパルスを出力する周期が決定されていることから、制御部１５０によるスイッチ手段１３２の制御を容易に行うことができる。 In communication systems and impulse radars using impulses, a pulse generator that repeatedly outputs impulses with a narrower pulse width at a long period of the second time interval T2 is desired. The pulse generator 100 of this embodiment can be used in these systems, and since the period for outputting the impulse is determined, the control of the switch means 132 by the controller 150 can be easily performed.

（第３の実施形態）
本発明のパルス発生装置の第３の実施形態として、シリアライザ１３１の動作期間を「１」のビットを有する並列データ１０が出力される第一の時間間隔Ｔ１の期間だけに限定せず、これをさらに拡大して動作させるようにすることができる。一例として、スイッチ手段１３２の過渡応答時間を見込んで、「１」のビットを有する並列データ１０が出力されるより前にシリアライザ１３１の動作を開始させるようにすることができる。あるいは、「１」のビットを有する並列データ１０の出力期間が終了した後直ちにシリアライザ１３１の動作を停止せず、さらに一定期間継続させるようにすることができる。 (Third embodiment)
As a third embodiment of the pulse generator of the present invention, the operation period of the serializer 131 is not limited to the period of the first time interval T1 in which the parallel data 10 having “1” bits is output. It can be further enlarged to operate. As an example, the operation of the serializer 131 can be started before the parallel data 10 having the bit of “1” is output in consideration of the transient response time of the switch unit 132. Alternatively, the operation of the serializer 131 can be continued for a certain period without stopping the operation of the serializer 131 immediately after the output period of the parallel data 10 having the bit “1” ends.

シリアライザ１３１の動作期間を拡大した実施形態を、図５の実施例を用いて説明する。図５は、図２と同様、信号の時間変化を示す図である（なお、ブロック図は第１の実施形態のものと同一である。）。図５に示す実施例では、第二の時間間隔Ｔ２の間にインパルスが１回だけ出力されており、時刻ｔ１５の時点で「１」のビットを含む並列データ１０が出力されている。なお、図５（ｂ）では、白抜きの破線枠で「０」のみの並列データ１０を示しており、ハッチ付の破線枠で「１」を１ビットだけ有する並列データ１０を示している。 An embodiment in which the operation period of the serializer 131 is extended will be described using the example of FIG. FIG. 5 is a diagram showing a time change of the signal as in FIG. 2 (note that the block diagram is the same as that of the first embodiment). In the embodiment shown in FIG. 5, the impulse is output only once during the second time interval T2, and the parallel data 10 including the bit “1” is output at the time t15. In FIG. 5B, the parallel data 10 having only “0” is indicated by a white broken line frame, and the parallel data 10 having only 1 bit “1” is indicated by a broken line frame with hatching.

本実施形態では、「１」のビットを含む並列データ１０が１つであるのに対し、時刻ｔ１５の前３つの並列データ１０の出力期間ｔ１２〜ｔ１５もシリアライザ１３１を動作させるようにしている。さらに、時刻ｔ１５の次の並列データ１０の出力時刻であるｔ１６でシリアライザ１３１の動作を直ちに停止させず、第一の時間間隔Ｔ１だけ延長して動作させるようにしている。これにより、本実施形態では「１」のビットを含む並列データ１０を含めて、第一の時間間隔Ｔ１の５倍の期間だけシリアライザ１３１を動作させている。 In the present embodiment, there is one parallel data 10 including the bit “1”, but the serializer 131 is also operated during the output periods t12 to t15 of the three parallel data 10 before time t15. Furthermore, the operation of the serializer 131 is not stopped immediately at t16, which is the output time of the next parallel data 10 after time t15, but is extended for the first time interval T1. Thus, in the present embodiment, the serializer 131 is operated only for a period five times the first time interval T1 including the parallel data 10 including the bit “1”.

図５（ｃ）に示すスイッチ手段１３２の開閉状態は、時刻ｔ１２で開状態から閉状態となり、それから第一の時間間隔Ｔ１の５倍の期間だけ閉状態が継続される。スイッチ手段１３２をこのように開閉させるために、たとえば制御部１５０がデジタルパターン生成部１１０から入力するデジタル値１１として、シリアル信号生成部に出力される並列データ１０より３周期分遅く出力される並列データのデジタル値を入力するようにする。また、制御部１５０が０より大きいデジタル値１１を入力すると、それから５周期分スイッチ手段１３２に閉要求信号を出力する。これにより、図５（ｃ）に示すスイッチ手段１３２の開閉状態が実現され、図５（ｄ）に示すように、クロック信号１２が５回継続してシリアライザ１３１に出力される。 The open / closed state of the switch means 132 shown in FIG. 5C is changed from the open state to the closed state at time t12, and then the closed state is continued for a period five times the first time interval T1. In order to open and close the switch means 132 in this way, for example, as the digital value 11 input from the digital pattern generation unit 110 by the control unit 150, the parallel data that is output three cycles later than the parallel data 10 output to the serial signal generation unit Input the digital value of the data. When the control unit 150 inputs a digital value 11 greater than 0, it outputs a close request signal to the switch means 132 for five cycles. Thereby, the open / close state of the switch means 132 shown in FIG. 5C is realized, and as shown in FIG. 5D, the clock signal 12 is continuously output to the serializer 131 five times.

シリアライザ１３１は、図５（ｅ）に示すように、クロック信号１２が入力されている期間、すなわち第一の時間間隔Ｔ１の５倍の期間その動作を継続する。そして、並列データ１０の各ビットの値に対応して差動信号２０の出力ハイレベル電圧Ｖ２または出力ローレベル電圧Ｖ３を出力する。すなわち、シリアライズされた並列データ１０の「０」のビットに対応して出力ハイレベル電圧Ｖ２が出力され、並列データ１０の「１」のビットに対応して出力ローレベル電圧Ｖ３が出力される。本実施形態では、「０」のビットに対応する出力ハイレベル電圧Ｖ２がこれまでより長く出力されており、「１」のビットに対応する出力ローレベル電圧Ｖ３が出力される時点では、シリアライザ１３１は十分安定した状態で動作することができる。 As shown in FIG. 5E, the serializer 131 continues its operation for a period during which the clock signal 12 is input, that is, for a period five times the first time interval T1. Then, the output high level voltage V2 or the output low level voltage V3 of the differential signal 20 is output corresponding to the value of each bit of the parallel data 10. That is, the output high level voltage V2 is output corresponding to the “0” bit of the serialized parallel data 10, and the output low level voltage V3 is output corresponding to the “1” bit of the parallel data 10. In the present embodiment, the output high level voltage V2 corresponding to the bit “0” is output longer than before, and the serializer 131 is output when the output low level voltage V3 corresponding to the bit “1” is output. Can operate in a sufficiently stable state.

図５に示した実施例では、「１」のビットを含む並列データ１０の前３つ分、および後１つ分の並列データ１０に相当する期間だけシリアライザ１３１を動作させるようにしたが、これに限定されず、シリアライザ１３１の動作期間を柔軟に設定することができる。シリアライザ１３１の動作期間は、たとえば下記の目的に対応して好適に設定することができる。 In the embodiment shown in FIG. 5, the serializer 131 is operated only for the period corresponding to the parallel data 10 including the first three pieces of parallel data 10 including the bit “1” and the subsequent one. However, the operation period of the serializer 131 can be set flexibly. The operation period of the serializer 131 can be suitably set corresponding to the following purposes, for example.

（１）タイミングの正確な調整が困難な場合に、時間的余裕を持たせる。
（２）シリアライザは、入力クロック信号を受けると高速なクロックを動作させてシリアルデータを出力させるためのＰＬＬ（位相同期回路：Phase Locked Loop）を有しているが、このＰＬＬが安定する（位相がロックする）までの時間を確保する。
（３）周辺温度等の外部環境の変化により動作条件が微妙に変化したときの影響を回避するためのマージンを確保する。 (1) When it is difficult to accurately adjust the timing, allow time.
(2) The serializer has a PLL (Phase Locked Loop) for operating a high-speed clock and outputting serial data upon receiving an input clock signal, but this PLL is stabilized (phase Secure the time until it locks.
(3) A margin for avoiding the influence when the operating condition changes slightly due to changes in the external environment such as the ambient temperature is secured.

（第４の実施形態）
本発明のパルス発生装置の第４の実施形態を、図６、７を用いて説明する。図６は、本実施形態のパルス発生装置２００の構成を示すブロック図である。また図７は、本実施形態のパルス発生装置２００の動作の一例を説明するための信号の時間変化を示す図である。 (Fourth embodiment)
A fourth embodiment of the pulse generator of the present invention will be described with reference to FIGS. FIG. 6 is a block diagram showing the configuration of the pulse generator 200 of this embodiment. Further, FIG. 7 is a diagram illustrating a time change of a signal for explaining an example of the operation of the pulse generator 200 of the present embodiment.

第１乃至第３の実施形態のパルス発生装置１００では、シリアル信号生成部１３０がシリアライザ１３１から出力される差動信号２０のうちＮ信号２０Ｎの方を出力し、パルス生成部１４０がこれを入力してコンパレータ１４１のＮ側コンパレータ信号３０ＮをＤＣブロック素子１４３を介して出力していた。これに対し、本実施形態のパルス発生装置２００では、シリアル信号生成部２３０がシリアライザ１３１から出力される差動信号２０のうち他方のＰ信号２０Ｐを出力し、パルス生成部２４０がこれを入力してコンパレータ１４１のＰ側コンパレータ信号３０ＰをＤＣブロック素子１４３を介して出力するように構成している。 In the pulse generators 100 of the first to third embodiments, the serial signal generator 130 outputs the N signal 20N of the differential signals 20 output from the serializer 131, and the pulse generator 140 inputs this. Then, the N-side comparator signal 30N of the comparator 141 is output via the DC block element 143. On the other hand, in the pulse generator 200 of the present embodiment, the serial signal generator 230 outputs the other P signal 20P among the differential signals 20 output from the serializer 131, and the pulse generator 240 inputs this. The P-side comparator signal 30P of the comparator 141 is output via the DC block element 143.

本実施形態のパルス発生装置２００の動作を、図７を用いて説明する。同図において、（ａ）クロック信号１２、（ｂ）並列データ１０、（ｃ）スイッチ手段１３２の開閉状態、および（ｄ）シリアライザ１３１に入力されるクロック信号１３は、図４に示した実施例と同じとしている。 The operation of the pulse generator 200 of this embodiment will be described with reference to FIG. In the figure, (a) clock signal 12, (b) parallel data 10, (c) open / close state of switch means 132, and (d) clock signal 13 input to serializer 131 are shown in the embodiment shown in FIG. And the same.

シリアライザ１３１は、図７（ｄ）に示したクロック信号１３を入力して動作すると、並列データ１０に基づいて図７（ｅ）に示すようなＰ信号２０Ｐを出力する。Ｐ信号２０Ｐは、図４（ｅ）のＮ信号２０Ｎを反転させた信号となっている。そして、クロック信号１３が入力されず動作しない期間は、シリアライザ１３１の基準電圧Ｖ６となっている。また、クロック信号１３が入力されてシリアライザ１３１が動作する期間は、並列データ１０の各ビットの値に対応して差動信号２０の出力ローレベル電圧Ｖ５または出力ハイレベル電圧Ｖ４が出力される。すなわち、シリアライズされた並列データ１０の「０」のビットに対応して出力ローレベル電圧Ｖ５が出力され、並列データ１０の「１」のビットに対応して出力ハイレベル電圧Ｖ４が出力される。 When the serializer 131 operates by inputting the clock signal 13 illustrated in FIG. 7D, the serializer 131 outputs a P signal 20 P illustrated in FIG. 7E based on the parallel data 10. The P signal 20P is a signal obtained by inverting the N signal 20N in FIG. The reference voltage V6 of the serializer 131 is used during a period in which the clock signal 13 is not input and does not operate. Further, during the period when the clock signal 13 is input and the serializer 131 operates, the output low level voltage V5 or the output high level voltage V4 of the differential signal 20 is output corresponding to the value of each bit of the parallel data 10. That is, the output low level voltage V5 is output corresponding to the “0” bit of the serialized parallel data 10, and the output high level voltage V4 is output corresponding to the “1” bit of the parallel data 10.

図７（ｅ）に例示したＰ信号２０Ｐはパルス生成部２４０に出力され、これと安定化電源１４２から出力される閾値（Ｖｔｈ’）２５がコンパレータ１４１に入力される。コンパレータ１４１は、入力電圧（Ｐ信号２０Ｐの電圧）が閾値（Ｖｔｈ’）２５より高い場合を「１」、それ以外を「０」、と判定することから、Ｐ側コンパレータ信号３０Ｐとして、Ｐ信号２０Ｐのインパルスが存在している時間のみ「１」に相当する信号を出力し、それ以外の時間は「０」に相当する信号を出力する。図７（ｆ）に示すように、本実施形態でも図４（ｆ）と同様のインパルスが得られる。これをＤＣブロック素子１４３に通して直流成分をカットすることにより、目的とするパルス信号を得ることができる。 The P signal 20 P illustrated in FIG. 7E is output to the pulse generator 240, and the threshold (Vth ′) 25 output from the stabilized power supply 142 is input to the comparator 141. The comparator 141 determines “1” when the input voltage (voltage of the P signal 20P) is higher than the threshold (Vth ′) 25 and “0” otherwise, so that the P-side comparator signal 30P is used as the P signal. A signal corresponding to “1” is output only during a period in which the 20P impulse exists, and a signal corresponding to “0” is output during other times. As shown in FIG. 7F, an impulse similar to that in FIG. 4F is obtained in this embodiment. By passing this through the DC block element 143 and cutting the direct current component, a target pulse signal can be obtained.

上記説明のように、本実施形態でもスイッチ手段１３２を設けてシリアライザ１３１にクロック信号１３を出力する期間を制限してシリアライザ１３１が高速動作する期間を限定することで、その消費電力を大幅に低減することができる。 As described above, even in this embodiment, the switch unit 132 is provided to limit the period during which the clock signal 13 is output to the serializer 131 to limit the period during which the serializer 131 operates at high speed, thereby greatly reducing the power consumption. can do.

本実施形態のパルス発生装置２００についても、デジタルパターン生成部１１０、クロック信号発生部１２０、シリアル信号生成部２３０、および制御部１５０を、ＦＰＧＡ（Field Programmable Gate Array）を用いて一体に形成することができ、より小型化することができる。 Also in the pulse generator 200 of the present embodiment, the digital pattern generator 110, the clock signal generator 120, the serial signal generator 230, and the controller 150 are integrally formed using an FPGA (Field Programmable Gate Array). Can be made smaller.

（第５の実施形態）
本発明のパルス発生装置の第５の実施形態を、図８、９を用いて説明する。図８は、本実施形態のパルス発生装置３００の構成を示すブロック図である。また図９は、本実施形態のパルス発生装置３００の動作の一例を説明するための信号の時間変化を示す図である。 (Fifth embodiment)
A fifth embodiment of the pulse generator of the present invention will be described with reference to FIGS. FIG. 8 is a block diagram showing the configuration of the pulse generator 300 according to this embodiment. Further, FIG. 9 is a diagram showing a time change of a signal for explaining an example of the operation of the pulse generator 300 of the present embodiment.

本実施形態のパルス発生装置３００では、シリアル信号生成部３３０の構成がこれまでの実施形態のものと異なっている。本実施形態のシリアル信号生成部３３０は、スイッチ手段１３２を設けず、クロック信号発生部１２０から出力されるクロック信号１２をシリアライザ３３１に直接入力している。それとともに、制御部３５０はシリアライザ３３１の電源供給を制御する構成としている。シリアライザ３３１は、駆動用電源を受電するための電源供給部３３１ｅを備えており、制御部３５０からの制御信号３４に従って電源供給部３３１ｅをオン／オフするように構成されている。なお、シリアライザ３３１への給電をオン／オフさせる手段は、電源供給部３３１ｅに限定されず、たとえばより電源に近いところでオン／オフさせるようにしてもよい。 In the pulse generator 300 of this embodiment, the configuration of the serial signal generator 330 is different from those of the previous embodiments. The serial signal generation unit 330 according to the present embodiment does not include the switch unit 132 and directly inputs the clock signal 12 output from the clock signal generation unit 120 to the serializer 331. At the same time, the control unit 350 is configured to control the power supply of the serializer 331. The serializer 331 includes a power supply unit 331e for receiving drive power, and is configured to turn on / off the power supply unit 331e in accordance with a control signal 34 from the control unit 350. The means for turning on / off the power supply to the serializer 331 is not limited to the power supply unit 331e, and for example, it may be turned on / off nearer the power source.

本実施形態のパルス発生装置３００の動作を、図９を用いて説明する。図９は、図５と同様に、「１」のビットを含む並列データ１０が出力される第一の時間間隔Ｔ１の期間だけでなくその前後の所定数の並列データ１０が出力される期間も含めてシリアライザ３３１を動作させる場合について、各信号の時間変化を示している。なお、図９（ｂ）でも、白抜きの破線枠で「０」のみの並列データ１０を示しており、ハッチ付の破線枠で「１」を１ビットだけ有する並列データ１０を示している。 The operation of the pulse generator 300 of this embodiment will be described with reference to FIG. FIG. 9 shows not only the period of the first time interval T1 in which the parallel data 10 including the bit “1” is output, but also the period in which a predetermined number of parallel data 10 before and after that is output. Including the case where the serializer 331 is operated, the time change of each signal is shown. In FIG. 9B as well, the parallel data 10 having only “0” is indicated by a white broken line frame, and the parallel data 10 having only 1 bit “1” is indicated by a broken line frame with hatching.

図９において、（ａ）クロック信号１２と（ｂ）並列データ１０は、それぞれ図５（ａ）、（ｂ）と同じ例としている。また、図９（ｃ）ではシリアライザ３３１の電源のオン／オフ状態の変化を示している。制御部３５０は、「１」のビットを含む並列データ１０の３つ前の並列データ１０の出力時刻ｔ１２から、「１」のビットを含む並列データ１０の直後の並列データ１０の終了時刻ｔ１７までの期間、電源供給部３３１ｅに対しオンの制御信号を出力している。これにより、その間シリアライザ３３１に電源が供されることが図９（ｃ）に示されている。 9, (a) clock signal 12 and (b) parallel data 10 are the same examples as in FIGS. 5 (a) and 5 (b), respectively. FIG. 9C shows a change in the power on / off state of the serializer 331. From the output time t12 of the parallel data 10 three times before the parallel data 10 including the bit “1” to the end time t17 of the parallel data 10 immediately after the parallel data 10 including the bit “1”. During this period, an ON control signal is output to the power supply unit 331e. 9C shows that the power is supplied to the serializer 331 during this period.

本実施形態では、シリアライザ３３１の電源を図９（ｃ）のようにオン／オフすることで、シリアライザ３３１の動作が制御されている。図９（ｄ）はシリアライザ３３１から出力されるＮ信号２０Ｎを示しており、図５（ｅ）に示したものと同じ変化を示している。すなわち、シリアライザ３３１は、時刻ｔ１２から第一の時間間隔Ｔ１の５倍の期間その動作を継続し、並列データ１０の各ビットの値に対応して差動信号２０の出力ハイレベル電圧Ｖ２または出力ローレベル電圧Ｖ３を出力する。また、シリアライザ３３１の電源がオフに制御されている期間は、シリアライザ１３１の基準電圧Ｖ１を出力する。 In this embodiment, the operation of the serializer 331 is controlled by turning on / off the power supply of the serializer 331 as shown in FIG. FIG. 9D shows the N signal 20N output from the serializer 331, and shows the same change as that shown in FIG. That is, the serializer 331 continues its operation from time t12 for a period five times the first time interval T1, and outputs the high-level voltage V2 of the differential signal 20 or the output corresponding to the value of each bit of the parallel data 10 The low level voltage V3 is output. Further, the reference voltage V1 of the serializer 131 is output during a period in which the power supply of the serializer 331 is controlled to be off.

本実施形態のパルス発生装置３００では、スイッチ手段を設けてクロック信号の伝送を制御するのに代えて、シリアライザ３３１の電源供給をオン／オフするようにしており、クロック信号を制御する場合と同様に、シリアライザ３３１の消費電力を大幅に低減することが可能となっている。 In the pulse generator 300 of this embodiment, instead of providing the switch means to control the transmission of the clock signal, the power supply of the serializer 331 is turned on / off, which is the same as the case of controlling the clock signal. In addition, the power consumption of the serializer 331 can be significantly reduced.

また、本実施形態のパルス発生装置３００をＦＰＧＡを用いて実現する場合、シリアライザ３３１のモジュールに「powerdown」の端子を形成し、これに制御部３５０からの制御信号３４を入力するように構成することで、シリアライザ３３１への電力供給を容易にオン／オフすることができる。 When the pulse generator 300 according to the present embodiment is realized using an FPGA, a “powerdown” terminal is formed in the module of the serializer 331 and the control signal 34 from the control unit 350 is input to the terminal. Thus, the power supply to the serializer 331 can be easily turned on / off.

上記いずれの実施形態においても、コンパレータを用いて所定のインパルスを発生させる構成としている。このように、パルス発生にコンパレータを用いた場合には、以下のような効果が得られる。図１０〜１３を用いてその効果を説明する。、 In any of the above embodiments, a predetermined impulse is generated using a comparator. Thus, when a comparator is used for pulse generation, the following effects can be obtained. The effect is demonstrated using FIGS. ,

シリアライザ１３１、３３１は、クロック信号による駆動でデジタル処理を行っているため、出力信号であるＰ信号２０ＰおよびＮ信号２０Ｎにはクロックノイズが重畳されている。Ｐ信号２０Ｐ（Ｎ信号２０Ｎ）のスペクトラムおよび時間波形の模式図を図１０に示す。図１０（ａ）は、スペクトラム４０１の模式図を示しており、クロックノイズと思われる周期にスプリアス４０３が重畳されていることが示されている。このようなスプリアス４０３は、他の信号との干渉等のおそれがある。 Since the serializers 131 and 331 perform digital processing by driving with a clock signal, clock noise is superimposed on the P signal 20P and the N signal 20N that are output signals. A schematic diagram of the spectrum and time waveform of the P signal 20P (N signal 20N) is shown in FIG. FIG. 10A shows a schematic diagram of the spectrum 401, which shows that the spurious 403 is superimposed on a cycle that seems to be clock noise. Such spurious 403 may cause interference with other signals.

図１０に示すような信号をコンパレータ１４１に入力すると、コンパレータ１４１は、時間波形４０２が所定の閾値４０４以上となる期間（図１０（ｂ）参照）だけインパルスを出力する。このように、コンパレータ１４１は入力信号を閾値４０４との比較だけに用いており、出力するインパルスはコンパレータ１４１内で発生させている。そのため、入力信号に重畳されているスプリアス４０３の影響を受けることはなく、図１１に示すような（ａ）スペクトラム４１１よび（ｂ）時間波形４１２のインパルスを出力することが可能となる。 When a signal as shown in FIG. 10 is input to the comparator 141, the comparator 141 outputs an impulse only during a period (see FIG. 10B) in which the time waveform 402 is equal to or greater than a predetermined threshold value 404. As described above, the comparator 141 uses the input signal only for comparison with the threshold value 404, and the output impulse is generated in the comparator 141. Therefore, it is not affected by the spurious 403 superimposed on the input signal, and it is possible to output an impulse of (a) spectrum 411 and (b) time waveform 412 as shown in FIG.

コンパレータ１４１を用いることによる別の効果として、出力インパルスの時間幅やスペクトラム波形を任意に調整することができるという点がある。一例として、コンパレータ１４１の入力信号を図１２に示す３種類の閾値と比較させたときの出力インパルスの波形を図１３に示す。図１２において、符号４２１は、コンパレータ１４１の入力信号の時間波形を示しており、４２２ａ、４２２ｂ、４２２ｃは大きさの異なる３種類の閾値を示している。それぞれの閾値を用いたときの出力信号のスペクトラムおよび時間波形を、それぞれ図１３（ａ）、（ｂ）、（ｃ）に示す。各図の左側に出力信号のスペクトラムを示し、右側に時間波形を示している。 Another effect of using the comparator 141 is that the time width of the output impulse and the spectrum waveform can be arbitrarily adjusted. As an example, FIG. 13 shows output impulse waveforms when the input signal of the comparator 141 is compared with the three types of threshold values shown in FIG. In FIG. 12, reference numeral 421 indicates a time waveform of the input signal of the comparator 141, and 422a, 422b, and 422c indicate three types of thresholds having different sizes. The spectrum and time waveform of the output signal when each threshold is used are shown in FIGS. 13 (a), (b), and (c), respectively. The left side of each figure shows the spectrum of the output signal, and the right side shows the time waveform.

コンパレータ１４１の閾値として最も値の大きい閾値４２２ａを用いた場合、図１２に示すように、入力信号の時間波形４２１が閾値４２２ａを超える時間がもっとも短くなる。この場合、図１３（ａ）に示すように、たとえば３ＧＨｚ程度の広帯域を使用して時間幅の小さいインパルスを発生させることができる。コンパレータ１４１の閾値を閾値４２２ｂ、４２２ｃと小さくするにつれて、入力信号の時間波形４２１が閾値４２２ｂ、４２２ｃを超える時間が長くなっていく。これにより、図１３（ｂ）、（ｃ）に示すように、使用周波数帯域が狭くなるとともに時間波形の時間幅が拡がっていく。 When the threshold value 422a having the largest value is used as the threshold value of the comparator 141, as shown in FIG. 12, the time when the time waveform 421 of the input signal exceeds the threshold value 422a is the shortest. In this case, as shown in FIG. 13A, an impulse having a small time width can be generated using a wide band of about 3 GHz, for example. As the threshold value of the comparator 141 is decreased to the threshold values 422b and 422c, the time during which the time waveform 421 of the input signal exceeds the threshold values 422b and 422c becomes longer. As a result, as shown in FIGS. 13B and 13C, the use frequency band is narrowed and the time width of the time waveform is widened.

図１２，１３に示した一例を用いて説明したように、コンパレータ１４１を用いてインパルスを発生させる構成とすることで、コンパレータ１４１の閾値を調整して出力インパルスの時間幅やスペクトラムを任意に変更することが可能となる。 As described with reference to the examples shown in FIGS. 12 and 13, by using the comparator 141 to generate an impulse, the threshold value of the comparator 141 is adjusted to arbitrarily change the time width and spectrum of the output impulse. It becomes possible to do.

なお、本実施の形態における記述は、本発明に係るパルス発生装置の一例を示すものであり、これに限定されるものではない。本実施の形態におけるパルス発生装置の細部構成及び詳細な動作等に関しては、本発明の趣旨を逸脱しない範囲で適宜変更可能である。 Note that the description in the present embodiment shows an example of the pulse generator according to the present invention, and the present invention is not limited to this. The detailed configuration and detailed operation of the pulse generator in the present embodiment can be changed as appropriate without departing from the spirit of the present invention.

第１の実施形態に係るパルス発生装置の構成を示すブロック図である。It is a block diagram which shows the structure of the pulse generator which concerns on 1st Embodiment. 第１の実施形態のパルス発生装置の一例を説明するための信号の時間変化を示す図である。It is a figure which shows the time change of the signal for demonstrating an example of the pulse generator of 1st Embodiment. 第２の実施形態のパルス発生装置の一例を説明するための信号の時間変化を示す図である。It is a figure which shows the time change of the signal for demonstrating an example of the pulse generator of 2nd Embodiment. 第２の実施形態のパルス発生装置の別の実施例を説明するための信号の時間変化を示す図である。It is a figure which shows the time change of the signal for demonstrating another Example of the pulse generator of 2nd Embodiment. 第３の実施形態のパルス発生装置の一例を説明するための信号の時間変化を示す図である。It is a figure which shows the time change of the signal for demonstrating an example of the pulse generator of 3rd Embodiment. 第４の実施形態に係るパルス発生装置の構成を示すブロック図である。It is a block diagram which shows the structure of the pulse generator which concerns on 4th Embodiment. 第４の実施形態のパルス発生装置の一例を説明するための信号の時間変化を示す図である。It is a figure which shows the time change of the signal for demonstrating an example of the pulse generator of 4th Embodiment. 第５の実施形態に係るパルス発生装置の構成を示すブロック図である。It is a block diagram which shows the structure of the pulse generator which concerns on 5th Embodiment. 第５の実施形態のパルス発生装置の一例を説明するための信号の時間変化を示す図である。It is a figure which shows the time change of the signal for demonstrating an example of the pulse generator of 5th Embodiment. コンパレータの入力信号の一例を示すスペクトラムおよび時間波形の図である。It is a figure of the spectrum and time waveform which show an example of the input signal of a comparator. コンパレータの出力信号の一例を示すスペクトラムおよび時間波形の図である。It is a figure of the spectrum and time waveform which show an example of the output signal of a comparator. コンパレータの入力信号の一例を示す時間波形および閾値の図である。It is a figure of the time waveform and threshold value which show an example of the input signal of a comparator. 閾値を変更したときのコンパレータの出力信号の一例を示すスペクトラムおよび時間波形の図である。It is a figure of the spectrum and time waveform which show an example of the output signal of a comparator when a threshold value is changed. 特許文献１に開示された従来のパルス発生装置を示す図である。It is a figure which shows the conventional pulse generator disclosed by patent document 1. FIG.

Explanation of symbols

１０、９０２並列データ
１１デジタル値
１２クロック信号
１４制御信号
１５閾値
２０、９０４差動信号
２０ＰＰ信号
２０ＮＮ信号３０ＰＰ側コンパレータ信号
３０ＮＮ側コンパレータ信号

１００、２００、３００、９００パルス発生装置
１１０、９０１デジタルパターン生成部
１２０クロック信号発生部
１３０，２３０、３３０シリアル信号生成部
１３１、３３１、９０３シリアライザ
１３２スイッチ手段
１４０、２４０パルス生成部
１４１コンパレータ
１４２安定化電源
１４３ＤＣブロック素子
１５０、３５０制御部
３３１ｅ電源供給部
９０５ＤＣブロック部９０６パルス列

10, 902 Parallel data 11 Digital value 12 Clock signal 14 Control signal 15 Threshold value 20, 904 Differential signal 20P P signal 20N N signal 30P P side comparator signal 30N N side comparator signal

100, 200, 300, 900 Pulse generator 110, 901 Digital pattern generator 120 Clock signal generator 130, 230, 330 Serial signal generator 131, 331, 903 Serializer 132 Switch means 140, 240 Pulse generator 141 Comparator 142 Stable Power supply 143 DC block element 150, 350 Control unit 331e Power supply unit 905 DC block unit 906 Pulse train

Claims

A clock signal generator for outputting a clock signal with the first time interval as a period;
A digital pattern generator that outputs parallel data of a predetermined number of bits in the cycle;
A serial signal generation unit that inputs the clock signal and the parallel data from the clock signal generation unit and the digital pattern generation unit, respectively, and converts the parallel data to serial output;
Control for inputting the parallel data from the digital pattern generation unit and controlling the serial signal generation unit so as to perform the serial conversion process only for a predetermined period including a period of the parallel data including a bit of “1”. And
And a pulse generation unit configured to input an output signal of the serial signal generation unit and generate and output a pulse signal when the output signal satisfies a predetermined condition.

The serial signal generator is
Switch means for passing or blocking the clock signal under control from the control unit;
2. A serializer that, when receiving the clock signal from the switch means, performs a serial conversion process and outputs a differential signal composed of a P (positive) signal and an N (negative) signal. The pulse generator described in 1.

The serial signal generator is
A serializer that is driven by the clock signal to perform the serial conversion process and outputs a differential signal composed of a P (positive) signal and an N (negative) signal;
The pulse generation device according to claim 1, further comprising: a power supply unit configured to supply or stop power to the serializer by control from the control unit.

The pulse generator is
4. The comparator according to claim 2, further comprising a comparator that inputs the N signal from the serializer and compares the N signal with a predetermined threshold, and generates and outputs the pulse signal when the N signal is equal to or lower than the threshold. The pulse generator as described.

The pulse generator is
4. The comparator according to claim 2, further comprising: a comparator that inputs the P signal from the serializer, compares the P signal with a predetermined threshold, and generates and outputs the pulse signal when the P signal is equal to or greater than the threshold. The pulse generator as described.

The digital pattern generation unit outputs the parallel data a predetermined number of times at a period of the first time interval in a second time interval, and repeatedly outputs the predetermined number of the parallel data at a period of the second time interval. The pulse generator according to any one of claims 1 to 5, wherein:

The pulse generation device according to claim 6, wherein the second time interval is an integer multiple of 10 or more of the first time interval.

8. The pulse generator according to claim 7, wherein, among the parallel data output a predetermined number of times, the parallel data including a bit of “1” is only once.

9. The pulse generator according to claim 8, wherein the parallel data including a bit of “1” is output at a period of the second time interval.

The control unit performs the serial conversion process only in the period of the parallel data including the bit “1”, and performs the serial conversion process in the period of the parallel data not including the bit “1”. The pulse generator according to any one of claims 1 to 9, wherein the serial signal generator is controlled so as not to exist.

6. The pulse generator according to claim 4, wherein the time width of the pulse signal is changed by adjusting the threshold value.