JP2009129367A - 動作合成システム、動作合成方法および動作合成用プログラム - Google Patents
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Abstract
【解決手段】動作レベルで記述された回路データに含まれる一つのプロセスの記述範囲を、複数に分割した記述ブロックごとに、スケジューリングモードを指定するモード指定コードを参照すると共に、このモード指定コードによって指定されたスケジューリングモードに従ってスケジューリングが行われるように制御を行うことと、この制御に従って、入出力及びリソースをクロックサイクルにマッピングし、スケジューリングを行うこととを具備する。
【選択図】図2
Description
20、20a データ処理装置
21 言語解析部
22 内部構造正規化部
23 CDFG生成部
24 スケジューラ選択部
24a 時間制約設定部
25、25a スケジューリング部
26 バインディング部
27 RT記述生成部
30、30a 記憶装置
31、31a システム内部表現記憶部
40 出力装置
50、50a 動作合成システム
Claims (25)
- リソース制約を満たすことを確認するためのリソース数量データと、時間制約を満たすことを確認するためのリソース遅延データとを備え、前記リソース数量データ及び前記リソース遅延データを参照しながら、前記リソース制約及び前記時間制約が満たされるように、入出力及びリソースを、クロックサイクルにマッピングするスケジューリング部と、
動作レベルで記述された回路データに含まれる一つのプロセスの記述範囲を、複数に分割した記述ブロックごとに、スケジューリングモードを指定するモード指定コードを参照すると共に、このモード指定コードによって指定されたスケジューリングモードに従ってスケジューリングが行われるように、前記スケジューリング部を制御するモードコントロール部とを具備する
動作合成システム。 - 前記モードコントロール部は、
サイクル境界を増やすことを許容するモードか許容しないモードかの指定と、入出力又はリソースがサイクル境界を超えられるモードか超えられないモードかの指定とを備えるモード指定コードを参照する
請求項1記載の動作合成システム。 - 前記モードコントロール部は、
ある記述ブロックについて、サイクル境界を増やすことを許容するモードの指定を備えるモード指定コードを参照したときには、サイクル境界を固定するサイクル境界線データを生成せず、
前記記述ブロックについて、サイクル境界を増やすことを許容しないモードの指定を備えるモード指定コードを参照したときには、サイクル境界を固定するサイクル境界線データを生成し、
前記記述ブロックについて、入出力又はリソースがサイクル境界を超えられるモードの指定を備えるモード指定コードを参照したときには、前記サイクル境界線データによって固定されるサイクル境界と、入出力又はリソースとを結合する時間制約線データを生成せず、
前記記述ブロックについて、入出力又はリソースがサイクル境界を超えられないモードの指定を備えるモード指定コードを参照したときには、前記サイクル境界線データによって固定されるサイクル境界と、入出力又はリソースとを結合する時間制約線データを生成し、
前記スケジューリング部は、
前記サイクル境界線データ及び前記時間制約線データに基づいて、スケジューリングを行う
請求項2記載の動作合成システム。 - 前記モードコントロール部は、
前記時間制約線データに関連付けて、
サイクル境界を増やすことを許容するモードの指定を備えるモード指定コードを参照していたときには、時間制約を確認するための時間制約データとして、0クロック周期以上を示す[>0t]を設定し、
サイクル境界を増やすことを許容しないモードの指定を備えるモード指定コードを参照していたときには、前記時間制約データとして、0クロック周期を示す[0t]を設定し、
前記スケジューリング部は、
前記時間制約データに基づいて、スケジューリングを行う
請求項3記載の動作合成システム。 - 前記スケジューリング部は、
サイクル境界を増やすことを許容するモードであって、入出力又はリソースの全てがサイクル境界を超えられるモードで動作する単一のスケジューリングエンジンを用いてスケジューリングを行う
請求項4記載の動作合成システム。 - 前記スケジューリング部は、
前記時間制約線データによってサイクル境界に結合されていない入出力又はリソースを、前記サイクル境界線データによって固定されたサイクル境界間のクロックサイクルにマッピングするときには、
前記リソース数量データを参照して、前記リソース制約が満たされていることを確認し、
前記リソース遅延データと、前記時間制約データとを参照して、前記時間制約が満たされていることを確認する
請求項5記載の動作合成システム。 - 前記スケジューリング部は、
前記リソースの一つとして演算器をクロックサイクルにマッピングし、
前記リソース数量データの一部に、一つのクロックサイクル内で使用できる前記演算器の上限個数を示すデータを含み、
前記リソース遅延データの一部に、前記演算器の演算時間を示すデータを含む
請求項6記載の動作合成システム。 - 前記モードコントロール部は、
所定のスケジューリングモードで動作する複数のスケジューリングエンジンを備え、
前記記述ブロックごとに前記モード指定コードを参照すると、前記複数のスケジューリングエンジンの中から、前記モード指定コードで指定されたスケジューリングモードで動作するスケジューリングエンジンを選択し、
前記スケジューリング部は、
前記記述ブロックごとに、前記モードコントロール部が選択したスケジューリングエンジンを用いてスケジューリングを行う
請求項2記載の動作合成システム。 - 前記モードコントロール部は、
前記複数のスケジューリングエンジンとして、
サイクル境界を増やすことを許容するモード、かつ、入出力はサイクル境界を超えられないがリソースはサイクル境界を超えられるというモードにて動作するスケジューリングエンジンと、
サイクル境界を増やすことを許容するモード、かつ、入出力もリソースもサイクル境界を超えられないというモードにて動作するスケジューリングエンジンと、
サイクル境界を増やすことを許容しないモード、かつ、入出力もリソースもサイクル境界を超えられるというモードにて動作するスケジューリングエンジンと、
サイクル境界を増やすことを許容しないモード、かつ、入出力はサイクル境界を超えられないがリソースはサイクル境界を超えられるというモードにて動作するスケジューリングエンジンと、
サイクル境界を増やすことを許容しないモード、かつ、入出力もリソースもサイクル境界を超えられないというモードにて動作するスケジューリングエンジンとを含む
請求項8記載の動作合成システム。 - 前記スケジューリング部は、
ある記述ブロックについて、一つ目のスケジューリングエンジンを用いてスケジューリングを行った後、次の記述ブロックについて、二つ目のスケジューリングエンジンを用いてスケジューリングを行う場合には、
前記一つ目のスケジューリングエンジンによって、あるクロックサイクルにマッピングされた入出力又はリソースがあったときには、これらを確定されたものとして扱い、前記リソース遅延データを参照して、前記クロックサイクルの開始から前記入出力又はリソースまでの遅延時間を取得し、
新規に入出力又はリソースを前記クロックサイクルにマッピングしようとするときには、1クロック周期から前記遅延時間を差し引いた残余時間に基づく時間制約を満たすように、スケジューリングを行う
請求項9記載の動作合成システム。 - 動作レベルで記述された回路データに含まれる一つのプロセスの記述範囲を、複数に分割した記述ブロックごとに、スケジューリングモードを指定するモード指定コードを参照すると共に、このモード指定コードによって指定されたスケジューリングモードに従ってスケジューリングが行われるように制御を行うことと、
前記制御に従うと共に、リソース制約を満たすことを確認するためのリソース数量データと、時間制約を満たすことを確認するためのリソース遅延データとを参照しながら、前記リソース制約及び前記時間制約が満たされるように、入出力及びリソースをクロックサイクルにマッピングして、スケジューリングを行うこととを具備する
動作合成方法。 - 前記制御を行うことは、
サイクル境界を増やすことを許容するモードか許容しないモードかの指定と、入出力又はリソースがサイクル境界を超えられるモードか超えられないモードかの指定とを備えるモード指定コードを参照することを含む
請求項11記載の動作合成方法。 - 前記制御を行うことは、
ある記述ブロックについて、サイクル境界を増やすことを許容するモードの指定を備えるモード指定コードを参照したときには、サイクル境界を固定するサイクル境界線データを生成しないことと、
前記記述ブロックについて、サイクル境界を増やすことを許容しないモードの指定を備えるモード指定コードを参照したときには、サイクル境界を固定するサイクル境界線データを生成することと、
前記記述ブロックについて、入出力又はリソースがサイクル境界を超えられるモードの指定を備えるモード指定コードを参照したときには、前記サイクル境界線データによって固定されるサイクル境界と、入出力又はリソースとを結合する時間制約線データを生成しないことと、
前記記述ブロックについて、入出力又はリソースがサイクル境界を超えられないモードの指定を備えるモード指定コードを参照したときには、前記サイクル境界線データによって固定されるサイクル境界と、入出力又はリソースとを結合する時間制約線データを生成することとを更に含み、
前記スケジューリングを行うことは、
前記サイクル境界線データ及び前記時間制約線データに基づいて、スケジューリングを行うことを含む
請求項12記載の動作合成方法。 - 前記制御を行うことは、
前記時間制約線データに関連付けて、
サイクル境界を増やすことを許容するモードの指定を備えるモード指定コードを参照していたときには、時間制約を確認するための時間制約データとして、0クロック周期以上を示す[>0t]を設定することと、
サイクル境界を増やすことを許容しないモードの指定を備えるモード指定コードを参照していたときには、前記時間制約データとして、0クロック周期を示す[0t]を設定することとを更に含み、
前記スケジューリングを行うことは、
前記時間制約データに基づいて、スケジューリングを行うことを更に含む
請求項13記載の動作合成方法。 - 前記制御を行うことは、
前記記述ブロックごとに前記モード指定コードを参照すると、所定のスケジューリングモードで動作する複数のスケジューリングエンジンの中から、前記モード指定コードで指定されたスケジューリングモードで動作するスケジューリングエンジンを選択することを更に含み、
前記スケジューリングを行うことは、
前記記述ブロックごとに、前記選択することによって選択されたスケジューリングエンジンを用いてスケジューリングを行うことを含む
請求項12記載の動作合成方法。 - 請求項11〜15いずれか1項に記載の動作合成方法によって、RTレベルで記述された回路データを生成することと、
前記RTレベルで記述された回路データを用いてシミュレーションを行うこととを具備する
集積回路の設計方法。 - 請求項16記載の集積回路の設計方法によって、集積回路の設計を行うことと、
この設計に従って、集積回路を製造することとを具備する
集積回路の製造方法。 - リソース制約を満たすことを確認するためのリソース数量データと、時間制約を満たすことを確認するためのリソース遅延データとを備え、前記リソース数量データ及び前記リソース遅延データを参照しながら、前記リソース制約及び前記時間制約が満たされるように、入出力及びリソースを、クロックサイクルにマッピングするスケジューリング部と、
動作レベルで記述された回路データに含まれる一つのプロセスの記述範囲を、複数に分割した記述ブロックごとに、スケジューリングモードを指定するモード指定コードを参照すると共に、このモード指定コードによって指定されたスケジューリングモードに従ってスケジューリングが行われるように、前記スケジューリング部を制御するモードコントロール部とをコンピュータに実現させるための
動作合成用プログラム。 - 前記モードコントロール部は、
サイクル境界を増やすことを許容するモードか許容しないモードかの指定と、入出力又はリソースがサイクル境界を超えられるモードか超えられないモードかの指定とを備えるモード指定コードを参照する
請求項18記載の動作合成用プログラム。 - 前記モードコントロール部は、
ある記述ブロックについて、サイクル境界を増やすことを許容するモードの指定を備えるモード指定コードを参照したときには、サイクル境界を固定するサイクル境界線データを生成せず、
前記記述ブロックについて、サイクル境界を増やすことを許容しないモードの指定を備えるモード指定コードを参照したときには、サイクル境界を固定するサイクル境界線データを生成し、
前記記述ブロックについて、入出力又はリソースがサイクル境界を超えられるモードの指定を備えるモード指定コードを参照したときには、前記サイクル境界線データによって固定されるサイクル境界と、入出力又はリソースとを結合する時間制約線データを生成せず、
前記記述ブロックについて、入出力又はリソースがサイクル境界を超えられないモードの指定を備えるモード指定コードを参照したときには、前記サイクル境界線データによって固定されるサイクル境界と、入出力又はリソースとを結合する時間制約線データを生成し、
前記スケジューリング部は、
前記サイクル境界線データ及び前記時間制約線データに基づいて、スケジューリングを行う
請求項19記載の動作合成用プログラム。 - 前記モードコントロール部は、
前記時間制約線データに関連付けて、
サイクル境界を増やすことを許容するモードの指定を備えるモード指定コードを参照していたときには、時間制約を確認するための時間制約データとして、0クロック周期以上を示す[>0t]を設定し、
サイクル境界を増やすことを許容しないモードの指定を備えるモード指定コードを参照していたときには、前記時間制約データとして、0クロック周期を示す[0t]を設定し、
前記スケジューリング部は、
前記時間制約データに基づいて、スケジューリングを行う
請求項20記載の動作合成用プログラム。 - 前記スケジューリング部は、
サイクル境界を増やすことを許容するモードであって、入出力又はリソースの全てがサイクル境界を超えられるモードで動作する単一のスケジューリングエンジンを用いてスケジューリングを行う
請求項21記載の動作合成用プログラム。 - 前記モードコントロール部は、
所定のスケジューリングモードで動作する複数のスケジューリングエンジンを備え、
前記記述ブロックごとに前記モード指定コードを参照すると、前記複数のスケジューリングエンジンの中から、前記モード指定コードで指定されたスケジューリングモードで動作するスケジューリングエンジンを選択し、
前記スケジューリング部は、
前記記述ブロックごとに、前記モードコントロール部が選択したスケジューリングエンジンを用いてスケジューリングを行う
請求項19記載の動作合成用プログラム。 - 前記モードコントロール部は、
前記複数のスケジューリングエンジンとして、
サイクル境界を増やすことを許容するモード、かつ、入出力はサイクル境界を超えられないがリソースはサイクル境界を超えられるというモードにて動作するスケジューリングエンジンと、
サイクル境界を増やすことを許容するモード、かつ、入出力もリソースもサイクル境界を超えられないというモードにて動作するスケジューリングエンジンと、
サイクル境界を増やすことを許容しないモード、かつ、入出力もリソースもサイクル境界を超えられるというモードにて動作するスケジューリングエンジンと、
サイクル境界を増やすことを許容しないモード、かつ、入出力はサイクル境界を超えられないがリソースはサイクル境界を超えられるというモードにて動作するスケジューリングエンジンと、
サイクル境界を増やすことを許容しないモード、かつ、入出力もリソースもサイクル境界を超えられないというモードにて動作するスケジューリングエンジンとを含む
請求項23記載の動作合成用プログラム。 - 前記スケジューリング部は、
ある記述ブロックについて、一つ目のスケジューリングエンジンを用いてスケジューリングを行った後、次の記述ブロックについて、二つ目のスケジューリングエンジンを用いてスケジューリングを行う場合には、
前記一つ目のスケジューリングエンジンによって、あるクロックサイクルにマッピングされた入出力又はリソースがあったときには、これらを確定されたものとして扱い、前記リソース遅延データを参照して、前記クロックサイクルの開始から前記入出力又はリソースまでの遅延時間を取得し、
新規に入出力又はリソースを前記クロックサイクルにマッピングしようとするときには、1クロック周期から前記遅延時間を差し引いた残余時間に基づく時間制約を満たすように、スケジューリングを行う
請求項24記載の動作合成用プログラム。
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Families Citing this family (1)
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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---|---|---|---|---|
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000057180A (ja) * | 1998-06-04 | 2000-02-25 | Sharp Corp | 高位合成装置、高位合成方法および高位合成プログラムを記録した媒体 |
JP2003150657A (ja) * | 2001-11-15 | 2003-05-23 | Matsushita Electric Ind Co Ltd | 高位合成方法および高位合成装置 |
JP2005346290A (ja) * | 2004-06-01 | 2005-12-15 | Toshiba Corp | 自動高位合成方法及び高位合成プログラム |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013200851A (ja) * | 2012-03-26 | 2013-10-03 | Fujitsu Ltd | 設計支援プログラム、設計支援方法、および設計支援装置 |
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