JP2009128829A - Manufacturing method for waveguide - Google Patents

Manufacturing method for waveguide Download PDF

Info

Publication number
JP2009128829A
JP2009128829A JP2007306555A JP2007306555A JP2009128829A JP 2009128829 A JP2009128829 A JP 2009128829A JP 2007306555 A JP2007306555 A JP 2007306555A JP 2007306555 A JP2007306555 A JP 2007306555A JP 2009128829 A JP2009128829 A JP 2009128829A
Authority
JP
Japan
Prior art keywords
resist
core
clad
layer
waveguide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007306555A
Other languages
Japanese (ja)
Other versions
JP5009762B2 (en
Inventor
Masayuki Ito
雅之 伊東
Masahiro Yanagisawa
雅弘 柳澤
Hiroshi Watanabe
啓 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP2007306555A priority Critical patent/JP5009762B2/en
Publication of JP2009128829A publication Critical patent/JP2009128829A/en
Application granted granted Critical
Publication of JP5009762B2 publication Critical patent/JP5009762B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Optical Integrated Circuits (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a manufacturing method for a waveguide with which loss and polarization dependency are reduced without making a manufacturing process complicated. <P>SOLUTION: The manufacturing method includes: an underclad layer formation step in which an underclad layer is formed; a side-clad layer formation step in which a side-clad layer is formed on the underclad layer; a side-clad layer formation step in which the side-clad layer is etched to form a first side clad and a second side clad; a resist arrangement step in which a resist is arranged on the first and second side-clads; a core formation step in which a core film is deposited between the first side clad and the second side clad, thereby forming a core; a lift-off step in which the resist is removed by lift-off; and an over-clad formation step in which an over-clad layer is formed on the first side clad and the second side clad and the core. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、導波路の作製方法に関し、より詳細には、石英系平面光波回路(PLC:Planar Lightwave Circuit)デバイスの導波路の作製方法に関する。   The present invention relates to a method for manufacturing a waveguide, and more particularly, to a method for manufacturing a waveguide of a quartz-based planar lightwave circuit (PLC) device.

PLCデバイスは、光通信システムおよび光・電子回路で中心的役割を担う。従来のPLCデバイスの導波路においては、LSI技術をはじめとする半導体製造技術を適用した高性能導波路開発が進んでおり、その作製方法が既に確立されている。   PLC devices play a central role in optical communication systems and optical / electronic circuits. In a conventional PLC device waveguide, development of a high-performance waveguide using semiconductor manufacturing technology such as LSI technology has been advanced, and a manufacturing method thereof has already been established.

石英系光導波路の作製方法としては、大別して火炎堆積(FHD)法、減圧化学気相堆積(LP−CVD)法、常圧化学気相堆積(AP−CVD)法、プラズマ化学気相堆積(P−CVD)法などがあり、それぞれ特徴を有する堆積技術である(非特許文献参照)。   The production method of the quartz optical waveguide is roughly classified into a flame deposition (FHD) method, a low pressure chemical vapor deposition (LP-CVD) method, an atmospheric pressure chemical vapor deposition (AP-CVD) method, a plasma chemical vapor deposition ( (P-CVD) method, etc., each of which has a characteristic deposition technique (see non-patent literature).

M. Kawachi, “Silica waveguides on silicon and their application to integrated-optic components,” Opt. Quantum Electron., Vol. 22, pp. 391-416, 1990M. Kawachi, “Silica waveguides on silicon and their application to integrated-optic components,” Opt. Quantum Electron., Vol. 22, pp. 391-416, 1990

しかしながら、従来の石英系光導波路の作製方法ではいずれの場合も、堆積したコア膜を加工して、その上にオーバークラッド(OC)を堆積するという工程を経るものであり、そのために生じる問題がある。信号光の導波するコアは、コア膜をドライエッチングして形成されるが、ドライエッチングによりコアの側面荒れが生じ、この側面荒れが信号光に直接に影響を与えるために信号光の導波損失(加工損失)につながる。また、コアを導波する信号光を制限するためにオーバークラッドが堆積されるが、コアをオーバークラッドで埋め込む際にコアに変形が生じ、コア側面とコア表面に不均一な応力が発生する。このような不均一な応力分布は、偏波依存性をもたらす。一例として、アレイ導波路回折格子(AWG)においては、TE光とTM光との中心波長差(PDλ)が存在する。PDλを低減するための技術的工夫、たとえばUV光照射や熱処理、波長板挿入などの光回路作製後の工程が開発されているが、プロセスが複雑化してしまい、製造工程の負担は大きくなっている。   However, in any of the conventional methods for producing a silica-based optical waveguide, the deposited core film is processed, and an overclad (OC) is deposited thereon, which causes problems that occur. is there. The core that guides the signal light is formed by dry etching the core film. However, the dry etching causes the side surface roughness of the core, and this side surface roughness directly affects the signal light. This leads to loss (processing loss). In addition, an over clad is deposited to limit signal light guided through the core. However, when the core is embedded with the over clad, the core is deformed, and non-uniform stress is generated on the side surface of the core and the core surface. Such non-uniform stress distribution causes polarization dependence. As an example, in an arrayed waveguide grating (AWG), there is a center wavelength difference (PDλ) between TE light and TM light. Technical devices for reducing PDλ, such as UV light irradiation, heat treatment, and post-optical circuit manufacturing processes such as wave plate insertion, have been developed. However, the process becomes complicated and the manufacturing process becomes heavy. Yes.

本発明はこのような問題点に鑑みてなされたものであり、その目的は、PLCデバイスの導波路の作製方法において、作製プロセスの複雑化を伴わずに加工損失および偏波依存性が低減された導波路の作製方法を提供することにある。   The present invention has been made in view of such problems, and an object of the present invention is to reduce processing loss and polarization dependence without complicating the manufacturing process in a method for manufacturing a waveguide of a PLC device. Another object of the present invention is to provide a method for manufacturing a waveguide.

このような目的を達成するために、請求項1に記載の発明は、導波路の作製方法において、アンダークラッド層を形成するアンダークラッド層形成ステップと、前記アンダークラッド層上にサイドクラッド層を形成するサイドクラッド層形成ステップと、前記サイドクラッド層をエッチングして第1のサイドクラッドおよび第2のサイドクラッドを形成するサイドクラッド形成ステップと、前記第1のサイドクラッドおよび前記第2のサイドクラッド上に、レジストを配置するレジスト配置ステップと、前記第1のサイドクラッドと前記第2のサイドクラッドとの間にコア膜を堆積してコアを形成するコア形成ステップと、前記レジストをリフトオフにより除去するリフトオフステップと、前記第1のサイドクラッド及び前記第2のサイドクラッド並びに前記コアの上に、オーバークラッド層を形成するオーバークラッド層形成ステップとを含むことを特徴とする。   In order to achieve such an object, according to a first aspect of the present invention, in the waveguide manufacturing method, an under-cladding layer forming step for forming an under-cladding layer, and a side cladding layer is formed on the under-cladding layer. A side cladding layer forming step, a side cladding forming step of etching the side cladding layer to form a first side cladding and a second side cladding, and on the first side cladding and the second side cladding. In addition, a resist disposing step for disposing a resist, a core forming step for forming a core by depositing a core film between the first side cladding and the second side cladding, and removing the resist by lift-off. A lift-off step, and the first side cladding and the second side cladding Head and on said core, characterized in that it comprises and an over-cladding layer formation step of forming an overcladding layer.

また、請求項2に記載の発明は、請求項1において、前記サイドクラッド形成ステップは、前記サイドクラッド層の全面に第1のレジストを塗布するステップと、フォトリソグラフィーにより前記第1のレジストを導波路パターンにパターニングして、レジストパターンを形成するステップと、前記レジストパターンをマスクにして前記サイドクラッド層をエッチングするステップとを含むことを特徴とする。   According to a second aspect of the present invention, in the first aspect, the step of forming the side cladding includes a step of applying a first resist to the entire surface of the side cladding layer, and introducing the first resist by photolithography. The method includes patterning into a waveguide pattern to form a resist pattern, and etching the side cladding layer using the resist pattern as a mask.

また、請求項3に記載の発明は、請求項2において、前記レジスト配置ステップは、前記第1のレジストを除去するステップと、前記第1及び第2のサイドクラッドの上、並びに前記第1及び第2のサイドクラッドの間に第2のレジストを塗布するステップと、フォトリソグラフィーにより前記第2のレジストを導波路パターンにパターニングして、前記第1及び第2のサイドクラッド上にのみ前記第2のレジストを残すステップとを含むことを特徴とする。   According to a third aspect of the present invention, in the second aspect, the resist placement step includes the step of removing the first resist, the first and second side claddings, and the first and second steps. Applying a second resist between the second side clads, and patterning the second resist into a waveguide pattern by photolithography, so that the second resist is applied only on the first and second side clads. Leaving the resist.

本発明によれば、サイドクラッドを予め設けて、サイドクラッド間にコア膜を堆積することにより信号光を導波するコアを形成するため、従来行っているプロセスであるコア膜のドライエッチングが不要である。また、コアの側面及び表面をオーバークラッド層により一括して埋め込む一括堆積も不要である。そのため、コアの側面荒れ及び不均一な応力分布を防ぎ、作製プロセスの複雑化を伴わずに損失および偏波依存性が低減された導波路の作製方法を提供することができる。   According to the present invention, since the core for guiding the signal light is formed by providing the side clad in advance and depositing the core film between the side clads, the conventional dry etching of the core film is unnecessary. It is. In addition, batch deposition in which the side surfaces and the surface of the core are collectively filled with the over clad layer is not necessary. Therefore, it is possible to provide a method of manufacturing a waveguide that prevents the side surface roughness of the core and nonuniform stress distribution, and reduces loss and polarization dependence without complicating the manufacturing process.

以下、図面を参照して本発明の実施形態を詳細に説明する。図1〜7は、本発明に係る導波路の製造方法のステップをそれぞれ示している。なお、以下の各ステップにおいて膜質安定化のための熱処理は適宜行う。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. 1 to 7 show the steps of the waveguide manufacturing method according to the present invention. In each of the following steps, heat treatment for stabilizing the film quality is appropriately performed.

まず、第1のステップで、Si基板101上にアンダークラッド層102を成膜する(図1参照)。アンダークラッド層102の成膜には、FHD法等を用いることができる。   First, in a first step, an under cladding layer 102 is formed on a Si substrate 101 (see FIG. 1). For forming the under-cladding layer 102, an FHD method or the like can be used.

続いて第2のステップで、サイドクラッド層103を堆積する(図2参照)。LP−CVD法等を用いることができる。サイドクラッド層103は、コアとクラッドの屈折率差を調整するために、ある濃度組成のPやB等のドーパントを有するものとすることができる。   Subsequently, a side cladding layer 103 is deposited in a second step (see FIG. 2). An LP-CVD method or the like can be used. The side cladding layer 103 may have a dopant such as P or B having a certain concentration composition in order to adjust the difference in refractive index between the core and the cladding.

次に第3のステップで、サイドクラッド層103をエッチングし、コア領域103Aを形成する(図3参照)。詳細には、サイドクラッド層103の全面にレジストを塗布し、フォトリソグラフィーによりレジストを導波路パターンにパターニングし、そしてレジストパターンをマスクにしてサイドクラッド層103をエッチングする。サイドクラッド層103は、コア領域103Aとサイドクラッド103Bとに分かれる。そして、レジストを除去する。サイドクラッド層103のエッチングは、ドライエッチングとしてもウェットエッチングとしてもよい。   Next, in a third step, the side cladding layer 103 is etched to form the core region 103A (see FIG. 3). Specifically, a resist is applied to the entire surface of the side cladding layer 103, the resist is patterned into a waveguide pattern by photolithography, and the side cladding layer 103 is etched using the resist pattern as a mask. The side cladding layer 103 is divided into a core region 103A and a side cladding 103B. Then, the resist is removed. Etching of the side cladding layer 103 may be dry etching or wet etching.

続いて第4のステップで、サイドクラッド103B上にレジスト104を配置する(図4参照)。詳細には、コア領域103Aおよびサイドクラッド103Bにレジストを塗布し、フォトリソグラフィーによりレジストを導波路パターンにパターニングし、サイドクラッド103B上にのみレジスト104を残すことができる。エッチング選択比や熱耐性の問題からレジストを再度塗布することが好ましいが、これを回避できるレジストを用いることで、第3のステップにおいてレジストを除去せずに、そのレジストを第4のステップで使用することもできる。   Subsequently, in a fourth step, a resist 104 is disposed on the side cladding 103B (see FIG. 4). Specifically, a resist can be applied to the core region 103A and the side cladding 103B, and the resist can be patterned into a waveguide pattern by photolithography, leaving the resist 104 only on the side cladding 103B. It is preferable to apply the resist again because of problems with etching selectivity and heat resistance, but by using a resist that can avoid this, the resist is used in the fourth step without removing the resist in the third step. You can also

第5のステップで、レジスト104上にサイドクラッド層103と同じ厚さのコア膜を堆積する(図5参照)。コア膜は、一部がレジスト104上に堆積してコア層105Bとなり、一部がコア領域103Aに堆積してコア105Aとなる。コア膜の堆積にはFHD法を用いることができる。   In the fifth step, a core film having the same thickness as the side cladding layer 103 is deposited on the resist 104 (see FIG. 5). Part of the core film is deposited on the resist 104 to become the core layer 105B, and part of the core film is deposited on the core region 103A to become the core 105A. The FHD method can be used for the deposition of the core film.

ついで第6のステップで、リフトオフによりレジスト104およびコア層105Bを除去する(図6参照)。その結果、サイドクラッド103Bおよびコア105Aのフラットな表面が現れる。   Next, in the sixth step, the resist 104 and the core layer 105B are removed by lift-off (see FIG. 6). As a result, flat surfaces of the side cladding 103B and the core 105A appear.

最後に第7のステップで、オーバークラッド層106を堆積する(図7参照)。LP−CVD法等を用いることができる。ここでオーバークラッド層106は、サイドクラッド層103と同一組成とする。   Finally, in the seventh step, an overcladding layer 106 is deposited (see FIG. 7). An LP-CVD method or the like can be used. Here, the over clad layer 106 has the same composition as the side clad layer 103.

本発明は、コアの形成に当たりドライエッチングを行わないため、コアの側面荒れが回避される。また、コアを、コア領域(あるいはサイドクラッド間)にコア膜を堆積して形成することにより、シャドウ効果(堆積で陰となる部分に薄膜化が生じる効果)に基づいてコア側面に近づくほど薄膜化が顕著となって現れる。それにより、コア側面の垂直性が失われた、エッチングでは形成されない自然なコア堆積形状105Aとなるため、コア105A表面には不均一な張力のかからない構造となる。このようなコアは、オーバークラッド層堆積の際の緩衝構造の役割を果たし、同じ組成であるオーバークラッド層106が上記シャドウ効果のために生じたコア105Aとサイドクラッド103Bのすきまにゆるやかに浸透して埋め込むことができるため、コア側面とコア表面にかかる不均一な応力分布、そして偏波依存性を低減することができる。   Since the present invention does not perform dry etching when forming the core, roughening of the side surface of the core is avoided. In addition, by forming the core by depositing the core film in the core region (or between the side claddings), the film becomes thinner as it approaches the side of the core based on the shadow effect (the effect of thinning the shadowed portion during deposition). It becomes obvious. As a result, a natural core deposition shape 105A that is not formed by etching, in which the perpendicularity of the core side surface is lost, becomes a structure in which non-uniform tension is not applied to the surface of the core 105A. Such a core serves as a buffer structure when depositing the over clad layer, and the over clad layer 106 having the same composition slowly penetrates into the gap between the core 105A and the side clad 103B generated due to the shadow effect. Therefore, the uneven stress distribution on the core side surface and the core surface and the polarization dependence can be reduced.

このような効果は、上述した各ステップの説明から分かるように従来に比べて大幅なプロセス軽減化を実現するものである。加えて、従来の光回路製造後に行うプロセスの歩留まりに比べて、本発明の簡易な方法では格段に歩留まり向上が期待できるので、結果として導波路作製全体の歩留まりが大きく向上する。一実施例として、従来方法でサイドクラッドを用いずに応力分布のみをわずかに低減した堆積法では、PDλが従来の方法の場合の0.16nmから大幅に向上した0.07nmであった。従って不均一応力分布低減がPDλ改善に効果があると言えるので本発明の有効性が示された。   As can be seen from the description of each step described above, such an effect realizes a significant process reduction as compared with the prior art. In addition, since the yield of the waveguide can be greatly improved by the simple method of the present invention as compared with the yield of the process performed after the conventional optical circuit manufacturing, as a result, the overall yield of the waveguide fabrication is greatly improved. As an example, in the deposition method in which only the stress distribution is slightly reduced without using the side cladding in the conventional method, the PDλ is 0.07 nm, which is significantly improved from 0.16 nm in the conventional method. Therefore, it can be said that reducing the non-uniform stress distribution is effective in improving PDλ, and thus the effectiveness of the present invention was shown.

本発明に係る導波路の製造方法の第1のステップを示す図である。It is a figure which shows the 1st step of the manufacturing method of the waveguide concerning the present invention. 本発明に係る導波路の製造方法の第2のステップを示す図である。It is a figure which shows the 2nd step of the manufacturing method of the waveguide based on this invention. 本発明に係る導波路の製造方法の第3のステップを示す図である。It is a figure which shows the 3rd step of the manufacturing method of the waveguide based on this invention. 本発明に係る導波路の製造方法の第4のステップを示す図である。It is a figure which shows the 4th step of the manufacturing method of the waveguide based on this invention. 本発明に係る導波路の製造方法の第5のステップを示す図である。It is a figure which shows the 5th step of the manufacturing method of the waveguide based on this invention. 本発明に係る導波路の製造方法の第6のステップを示す図である。It is a figure which shows the 6th step of the manufacturing method of the waveguide based on this invention. 本発明に係る導波路の製造方法の第7のステップを示す図である。It is a figure which shows the 7th step of the manufacturing method of the waveguide based on this invention.

符号の説明Explanation of symbols

101 Si基板
102 アンダークラッド層
103 サイドクラッド層
103A コア領域
103B サイドクラッド
104 レジスト
105A コア
105B コア層
106 オーバークラッド層
101 Si substrate 102 Under clad layer 103 Side clad layer 103A Core region 103B Side clad 104 Resist 105A Core 105B Core layer 106 Over clad layer

Claims (3)

導波路の作製方法において、
アンダークラッド層を形成するアンダークラッド層形成ステップと、
前記アンダークラッド層上にサイドクラッド層を形成するサイドクラッド層形成ステップと、
前記サイドクラッド層をエッチングして第1のサイドクラッドおよび第2のサイドクラッドを形成するサイドクラッド形成ステップと、
前記第1のサイドクラッドおよび前記第2のサイドクラッド上に、レジストを配置するレジスト配置ステップと、
前記第1のサイドクラッドと前記第2のサイドクラッドとの間にコア膜を堆積してコアを形成するコア形成ステップと、
前記レジストをリフトオフにより除去するリフトオフステップと、
前記第1のサイドクラッド及び前記第2のサイドクラッド並びに前記コアの上に、オーバークラッド層を形成するオーバークラッド層形成ステップと
を含むことを特徴とする作製方法。
In a method for manufacturing a waveguide,
An underclad layer forming step for forming an underclad layer;
A side cladding layer forming step of forming a side cladding layer on the under cladding layer;
A side cladding forming step of etching the side cladding layer to form a first side cladding and a second side cladding;
A resist placement step of placing a resist on the first side cladding and the second side cladding;
A core forming step of forming a core by depositing a core film between the first side clad and the second side clad;
A lift-off step of removing the resist by lift-off;
An over-cladding layer forming step of forming an over-cladding layer on the first side cladding, the second side cladding, and the core.
前記サイドクラッド形成ステップは、
前記サイドクラッド層の全面に第1のレジストを塗布するステップと、
フォトリソグラフィーにより前記第1のレジストを導波路パターンにパターニングして、レジストパターンを形成するステップと、
前記レジストパターンをマスクにして前記サイドクラッド層をエッチングするステップと
を含むことを特徴とする請求項1に記載の作製方法。
The side cladding forming step includes
Applying a first resist to the entire surface of the side cladding layer;
Patterning the first resist into a waveguide pattern by photolithography to form a resist pattern;
The method according to claim 1, further comprising: etching the side clad layer using the resist pattern as a mask.
前記レジスト配置ステップは、
前記第1のレジストを除去するステップと、
前記第1及び第2のサイドクラッドの上、並びに前記第1及び第2のサイドクラッドの間に第2のレジストを塗布するステップと、
フォトリソグラフィーにより前記第2のレジストを導波路パターンにパターニングして、前記第1及び第2のサイドクラッド上にのみ前記第2のレジストを残すステップと
を含むことを特徴とする請求項2に記載の作製方法。
The resist placement step includes
Removing the first resist;
Applying a second resist over the first and second side claddings and between the first and second side claddings;
3. The step of patterning the second resist into a waveguide pattern by photolithography to leave the second resist only on the first and second side claddings. Manufacturing method.
JP2007306555A 2007-11-27 2007-11-27 Fabrication method of waveguide Expired - Fee Related JP5009762B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007306555A JP5009762B2 (en) 2007-11-27 2007-11-27 Fabrication method of waveguide

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007306555A JP5009762B2 (en) 2007-11-27 2007-11-27 Fabrication method of waveguide

Publications (2)

Publication Number Publication Date
JP2009128829A true JP2009128829A (en) 2009-06-11
JP5009762B2 JP5009762B2 (en) 2012-08-22

Family

ID=40819775

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007306555A Expired - Fee Related JP5009762B2 (en) 2007-11-27 2007-11-27 Fabrication method of waveguide

Country Status (1)

Country Link
JP (1) JP5009762B2 (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0980246A (en) * 1995-09-14 1997-03-28 Hitachi Cable Ltd Production of quartz-glass waveguide

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0980246A (en) * 1995-09-14 1997-03-28 Hitachi Cable Ltd Production of quartz-glass waveguide

Also Published As

Publication number Publication date
JP5009762B2 (en) 2012-08-22

Similar Documents

Publication Publication Date Title
JP2004503799A (en) Graded index waveguide
WO2005116705A1 (en) Optical divider and manufacturing method thereof
JP4638749B2 (en) Thermo-optic phase modulator and manufacturing method thereof
US6732550B2 (en) Method for performing a deep trench etch for a planar lightwave circuit
CN104380158A (en) Optical coupling system and method for fabricating the same
JP3890046B2 (en) Method for manufacturing planar circuit type optical element
JP5009762B2 (en) Fabrication method of waveguide
JP2005215075A (en) Optical waveguide and manufacturing method therefor
JP2008262003A (en) Optical waveguide and method of manufacturing the same
JP2005092032A (en) Manufacturing method of planar optical waveguide
JP5244085B2 (en) Planar lightwave circuit and method for manufacturing planar lightwave circuit
KR100377186B1 (en) Fabrication method of polymeric arrayed waveguide grating wavelength multiplexer /demultiplexer
JP4681644B2 (en) Optical waveguide fabrication method
KR100440763B1 (en) Optical waveguide-type filter device for flattening gain and method for manufacturing the same
JP4313772B2 (en) Manufacturing method of optical waveguide
JP2004295043A (en) Optical waveguide
JP2738121B2 (en) Method for manufacturing silica-based optical waveguide
KR100936800B1 (en) Planar lightwave circuit structure and method of manufacturing the same
JP2000066048A (en) Optical waveguide device and its production
US20220179151A1 (en) Optical waveguide and manufacturing method thereof
JPS6365406A (en) Optical waveguide and its production
JP2005345953A (en) Optical waveguide and manufacturing method thereof
JP2003315573A (en) Resin optical waveguide and method for manufacturing the same
JPWO2004074890A1 (en) Optical waveguide device manufacturing method and optical waveguide device
JP5718215B2 (en) Optical waveguide and manufacturing method thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100126

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20100520

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20100520

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20100909

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110728

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120316

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120514

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120529

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120531

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150608

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees