JP2009124493A

JP2009124493A - Generation method and system of low-density parity check code

Info

Publication number: JP2009124493A
Application number: JP2007296951A
Authority: JP
Inventors: Eiichi Takahashi; 栄一高橋; Yosuke Iijima; 洋祐飯島; Masahiro Murakawa; 正宏村川; Tetsuya Higuchi; 哲也樋口
Original assignee: National Institute of Advanced Industrial Science and Technology AIST
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2007-11-15
Filing date: 2007-11-15
Publication date: 2009-06-04
Anticipated expiration: 2027-11-15
Also published as: JP4982898B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide an alternative procedure using a probabilistic search algorithm and an FPGA emulator to an LDPC code of which the systematic configuration method is unknown. <P>SOLUTION: An LDPC encoding/decoding circuit generator 2 generates an LDPC encoding/decoding circuit based on an LDPC code inspection matrix received as a candidate of an optimum solution from a multipurpose optimization device 1, transfers it to a communication path emulator, and calculates an evaluation value by executing evaluation for the generated LDPC encoding/decoding circuit and evaluation for the LDPC code inspection matrix. In addition, the LDPC encoding/decoding circuit generator 2 receives an evaluation result of the LDPC encoding/decoding circuit from the communication path emulator 3, and adds the internally-calculated evaluation value thereto to be output to the multipurpose optimization device 1 as an LDPC code inspection matrix evaluation value. The multipurpose optimization device 1 creates a check matrix defining an optimum LDPC code by using the received LDPC code inspection matrix evaluation value. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、最適な低密度パリティ検査符号（LDPC符号）を定義する検査行列を作成するための低密度パリティ検査符号の生成方法及び生成システムに関する。 The present invention relates to a generation method and a generation system for a low density parity check code for creating a check matrix that defines an optimal low density parity check code (LDPC code).

誤り訂正符号とは、データの誤りを訂正するために本来のデータとは別に付加される冗長なデータのことである。本来のデータに誤り訂正符号を付加して送信することで、受信者がその受け取ったデータから送信された本来のデータを正しく推測できるようになる。 An error correction code is redundant data added separately from the original data in order to correct data errors. By transmitting an error correction code added to the original data, the receiver can correctly infer the original data transmitted from the received data.

近年、誤り訂正符号の中でも高い誤り訂正能力を有する低密度パリティ検査符号が注目を集めている。低密度パリティ検査符号は「Low Density Parity Check符号」とも呼ばれることから、以下、「LDPC符号」と呼ぶ。LDPC符号については以下の文献（非特許文献１〜４）に詳細な説明がある。しかし、LDPC符号には、復号時に用いる検査行列の系統的な構成方法が知られていないという欠点があった。 In recent years, a low-density parity check code having a high error correction capability among error correction codes has attracted attention. Since the low density parity check code is also referred to as “Low Density Parity Check code”, it is hereinafter referred to as “LDPC code”. The LDPC code is described in detail in the following documents (Non-Patent Documents 1 to 4). However, the LDPC code has a drawback that a systematic construction method of a check matrix used at the time of decoding is not known.

検査行列は、LDPC符号における基本的なデータであり、送信側では検査行列から機械的に導出可能な生成行列というデータを用いて符号化を行い、受信側では検査行列そのものを用いて受信データに誤りが含まれているかどうかを検査し、誤りが存在する場合には検査行列に基づいて処理を行う復号アルゴリズムによって誤りを訂正する。すなわち、LDPC符号をシステムに実装しようとする者は、提案されているアドホックな手法により構成した検査行列を候補として、多くの時間を費やしてシミュレーションなどによりその性能を確認しなければならないなどの問題があった。 The parity check matrix is basic data in the LDPC code, and is encoded on the transmission side using data called a generation matrix that can be mechanically derived from the parity check matrix, and the reception side uses the parity check matrix itself to generate received data. It is checked whether an error is included, and if an error exists, the error is corrected by a decoding algorithm that performs processing based on the check matrix. In other words, a person who wants to implement LDPC code in a system must spend a lot of time confirming its performance through simulation, etc. using a check matrix configured by the proposed ad hoc method as a candidate. was there.

この改善策として、復号アルゴリズムを工夫する方法があり、その1つが非特許文献５に説明されている。しかし、いくら復号アルゴリズムを工夫しても、復号処理の基となる検査行列を適切に選択しなければ、十分な誤り訂正ができないことが知られている。
和田山正著「低密度パリティ検査符号とその復号法」トリケップス、2002年 R.G.Gallager著「Low density parity check codes」MIT Press、1963年 R.H.Morelos-Zaragosa著「The Art of Error Correcting Coding」Wiley、2003年 S.Lin、D.J.Constello, Jr. 著「Error Control Coding」Pearson Prentice Hall、2004年小林直人、野村亮、松嶋敏泰著「低密度パリティチェック符号の復号アルゴリズムに関する一考察」電子情報通信学会、2002年 C.A.C.Coello、G.B.Lamont編「Applications of Multi-Objective Evolutionary Algorithms」World Scientific、2004年 D.E.Goldberg著「Genetic Algorithms in Search, Optimization,and Machine Learning」Addison Wesley、1989年 As an improvement measure, there is a method of devising a decoding algorithm, one of which is described in Non-Patent Document 5. However, it is known that no matter how much the decoding algorithm is devised, sufficient error correction cannot be performed unless a check matrix that is a basis for decoding processing is appropriately selected.
Wadayama Tadashi "Low Density Parity Check Code and Its Decoding" Trikes, 2002 RGGallager "Low density parity check codes" MIT Press, 1963 RHMorelos-Zaragosa "The Art of Error Correcting Coding" Wiley, 2003 S.Lin, DJConstello, Jr. "Error Control Coding" Pearson Prentice Hall, 2004 Naoto Kobayashi, Ryo Nomura, Toshiyasu Matsushima "A Study on Decoding Algorithms for Low Density Parity Check Codes" IEICE, 2002 CACCoello, GBLamont, "Applications of Multi-Objective Evolutionary Algorithms" World Scientific, 2004 DEGoldberg "Genetic Algorithms in Search, Optimization, and Machine Learning" Addison Wesley, 1989

本発明が解決しようとしている課題は、系統的な構成方法の知られていないLDPC符号に対して、確率的探索アルゴリズムとFPGAエミュレータを用いた代替手法を提示することである。 The problem to be solved by the present invention is to present an alternative method using a stochastic search algorithm and an FPGA emulator for an LDPC code whose systematic construction method is not known.

本発明の低密度パリティ検査符号の生成方法は、複数の評価値を考慮して最適化が可能な多目的最適化装置から最適解の候補としてLDPC符号検査行列をLDPC符号化・復号回路生成装置に出力し、LDPC符号化・復号回路生成装置は、受け取ったLDPC符号検査行列に基づくLDPC符号化・復号回路を生成して、通信路エミュレータに渡し、かつ、生成したLDPC符号化・復号回路についての評価及びLDPC符号検査行列に対する評価を行なって評価値を算出する。さらに、LDPC符号化・復号回路生成装置は、通信路エミュレータからLDPC符号化・復号回路の評価結果を受け取り、それに内部で算出した前記評価値を合わせて、LDPC符号検査行列評価値として前記多目的最適化装置に出力する。多目的最適化装置は、受け取ったLDPC符号検査行列評価値を用いて最適なLDPC符号を定義する検査行列を作成する。 The method of generating a low density parity check code according to the present invention includes a multi-objective optimization device that can be optimized in consideration of a plurality of evaluation values, and an LDPC code check matrix as an optimal solution candidate to an LDPC encoding / decoding circuit generation device. Output, the LDPC encoding / decoding circuit generation device generates an LDPC encoding / decoding circuit based on the received LDPC code check matrix, passes it to the communication path emulator, and outputs the generated LDPC encoding / decoding circuit. An evaluation value is calculated by performing evaluation and evaluation on the LDPC code check matrix. Further, the LDPC encoding / decoding circuit generation device receives the evaluation result of the LDPC encoding / decoding circuit from the communication path emulator, and combines the evaluation value calculated internally, and the multi-objective optimum as the LDPC code check matrix evaluation value Output to the composing device. The multi-objective optimization apparatus creates a parity check matrix that defines an optimal LDPC code using the received LDPC code parity check matrix evaluation value.

また、本発明の低密度パリティ検査符号の生成システムは、複数の評価値を考慮して最適化が可能な多目的最適化装置と、LDPC符号化・復号回路生成装置と、通信路エミュレータとを備える。前記LDPC符号化・復号回路生成装置は、前記多目的最適化装置から最適解の候補として出力されるLDPC符号検査行列を受け取って該LDPC符号検査行列に基づきLDPC符号化・復号回路を生成して前記通信路エミュレータに渡すと共に、生成したLDPC符号化・復号回路及びLDPC符号検査行列に対する評価を行なって評価値を算出し、かつ、前記通信路エミュレータからLDPC符号化・復号回路の評価結果を受け取り、それに内部で算出した前記評価値を合わせて、LDPC符号検査行列評価値として前記多目的最適化装置に出力する。前記多目的最適化装置は、受け取ったLDPC符号検査行列評価値を用いて最適なLDPC符号を定義するLDPC符号検査行列を作成する。 The low-density parity check code generation system of the present invention includes a multi-purpose optimization device capable of optimization in consideration of a plurality of evaluation values, an LDPC encoding / decoding circuit generation device, and a communication path emulator. . The LDPC encoding / decoding circuit generating device receives an LDPC code check matrix output as a candidate for an optimal solution from the multi-objective optimization device, generates an LDPC encoding / decoding circuit based on the LDPC code check matrix, and Passing to the communication path emulator, calculating the evaluation value by evaluating the generated LDPC encoding / decoding circuit and LDPC code check matrix, and receiving the evaluation result of the LDPC encoding / decoding circuit from the communication path emulator, The evaluation value calculated internally is added to the multi-objective optimization apparatus as an LDPC code check matrix evaluation value. The multi-objective optimization apparatus creates an LDPC code check matrix that defines an optimal LDPC code using the received LDPC code check matrix evaluation value.

本発明の低密度パリティ検査符号の生成方法及び生成システムは、符号ブロック長と符号化率、すなわち検査行列や生成行列の行数と列数を指定するだけで、検査行列の構成方法を具体的に指定することなく、十分な誤り訂正性能を有するLDPC符号を自動的に探索可能であり、また、互いにトレードオフの関係にあると考えられる誤り訂正の性能と符号化・復号回路の複雑さの両方を同時に考慮した探索が可能であり、さらに、実用的な時間内にLDPC符号とその符号化・復号回路の実装を同時に提示できるという利点がある。 The low-density parity check code generation method and generation system according to the present invention specify the code matrix length by specifying the code block length and coding rate, that is, the number of rows and the number of columns of the check matrix and generation matrix. Therefore, it is possible to automatically search for LDPC codes with sufficient error correction performance, and the error correction performance and the complexity of the encoding / decoding circuit that are considered to be in a trade-off relationship with each other. It is possible to perform a search considering both at the same time. Further, there is an advantage that an LDPC code and its encoding / decoding circuit implementation can be simultaneously presented within a practical time.

以下、例示に基づき、本発明を説明する。図１は、本発明装置の１実施形態を説明する図である。図中符号１は多目的最適化装置であり、多数の目的を達成、すなわち、多数の評価値を同時に考慮した最適化が可能な装置、ソフトウェア、もしくは、そうしたソフトウェアを搭載した計算機である。多目的最適化のアルゴリズムとしては、非特許文献６に紹介されているようなもの、例えば、NSGA IIアルゴリズムを採用することができる。 Hereinafter, the present invention will be described based on examples. FIG. 1 is a diagram for explaining one embodiment of the apparatus of the present invention. Reference numeral 1 in the figure denotes a multi-objective optimization device, which is a device, software, or a computer equipped with such software that achieves a number of purposes, that is, can be optimized considering a large number of evaluation values simultaneously. As the multi-objective optimization algorithm, the one introduced in Non-Patent Document 6, for example, the NSGA II algorithm can be employed.

多目的最適化装置１は、その多目的最適化の過程で、最適解の候補となる検査行列に対する評価値を得る必要がある。ここで、多目的最適化においては、評価値が複数の値の組、つまり、ベクトルで表現される点が通常の最適化処理と異なる。 In the multi-objective optimization process, the multi-objective optimization apparatus 1 needs to obtain an evaluation value for a parity check matrix that is a candidate for an optimal solution. Here, in the multi-objective optimization, the evaluation value is different from the normal optimization process in that the evaluation value is expressed by a set of a plurality of values, that is, a vector.

図１中で、符号４が多目的最適化装置１から最適解の候補として出力される検査行列であり、符号５がそれに対する評価値ベクトル、LDPC符号検査行列評価値である。多目的最適化装置１から最適解の候補として出力される検査行列４を受け取るのは、LDPC符号化・復号回路生成装置２である。 In FIG. 1, reference numeral 4 is a parity check matrix output as a candidate for an optimal solution from the multi-objective optimization apparatus 1, and reference numeral 5 is an evaluation value vector and an LDPC code parity check matrix evaluation value. The LDPC encoding / decoding circuit generation device 2 receives the parity check matrix 4 output from the multi-objective optimization device 1 as a candidate for the optimal solution.

LDPC符号化・復号回路生成装置２は、多目的最適化装置１からLDPC符号の検査行列４を受け取り、その検査行列４に基づくLDPC符号化・復号回路６を生成して、FPGA通信路エミュレータ３に渡す。 The LDPC encoding / decoding circuit generation device 2 receives the LDPC code check matrix 4 from the multi-objective optimization device 1, generates an LDPC encoding / decoding circuit 6 based on the check matrix 4, and sends it to the FPGA communication path emulator 3. hand over.

LDPC符号化・復号回路生成装置２は、また、生成したLDPC符号化・復号回路６について、ハードウェアとしての評価を行い、回路規模や最高動作クロック周波数、符号化処理や復号処理のレイテンシなどの評価値を算出するとともに、検査行列そのものに対する評価として、行列中の“1” の数や “1” が2個未満の行や列の存在、また、ループと呼ばれる特別な位置関係に“1” が並んでいる数などを算出する。 The LDPC encoding / decoding circuit generation device 2 also evaluates the generated LDPC encoding / decoding circuit 6 as hardware, such as circuit scale, maximum operating clock frequency, latency of encoding processing and decoding processing, and the like. In addition to calculating evaluation values, the evaluation of the check matrix itself is “1” due to the number of “1” in the matrix, the presence of rows and columns with less than two “1”, and a special positional relationship called a loop. Calculate the number of items that are lined up.

さらに、LDPC符号化・復号回路生成装置２は、FPGA通信路エミュレータ３に渡したLDPC符号化・復号回路６の評価結果を、FPGA通信路エミュレータ３から誤り訂正符号性能評価値７として受け取り、それに内部で算出した上記の評価値を合わせて、ベクトル値であるLDPC符号検査行列評価値５として多目的最適化装置１に出力する。多目的最適化装置１は、受け取ったLDPC符号検査行列評価値５を用いて最適なLDPC符号を定義する検査行列を作成する。 Furthermore, the LDPC encoding / decoding circuit generating device 2 receives the evaluation result of the LDPC encoding / decoding circuit 6 passed to the FPGA communication path emulator 3 from the FPGA communication path emulator 3 as an error correction code performance evaluation value 7, The above evaluation values calculated internally are combined and output to the multi-objective optimization apparatus 1 as an LDPC code check matrix evaluation value 5 which is a vector value. The multi-objective optimization apparatus 1 creates a parity check matrix that defines an optimal LDPC code using the received LDPC code parity check matrix evaluation value 5.

FPGA通信路エミュレータ３は、LDPC符号化・復号回路生成装置２から受け取ったLDPC符号化・復号回路６と内蔵されている通信路のエミュレータを組み合わせて、検査行列４に基づくLDPC符号の誤り訂正能力を評価し、その評価結果を誤り訂正符号性能評価値７としてLDPC符号化・復号回路生成装置２に返す。この誤り訂正符号性能評価値７も誤り訂正能力を示す単なるスカラー値ではなく、例えば、個々のSN比に対する訂正後のビット誤り率の変化を表すグラフのようなデータとなる。 The FPGA communication path emulator 3 combines the LDPC encoding / decoding circuit 6 received from the LDPC encoding / decoding circuit generation device 2 with the built-in communication path emulator to correct the error correction capability of the LDPC code based on the check matrix 4. And the evaluation result is returned to the LDPC encoding / decoding circuit generation device 2 as an error correction code performance evaluation value 7. The error correction code performance evaluation value 7 is not a simple scalar value indicating the error correction capability, but is, for example, data such as a graph representing a change in the bit error rate after correction with respect to each SN ratio.

次に、多目的最適化装置１の中心的な処理である多目的最適化について説明する。非特許文献６に記載されている通り、多目的最適化は遺伝的アルゴリズムと適性が高く、遺伝的アルゴリズムをベースに実装されることが多い。遺伝的アルゴリズムについては、非特許文献７で詳しく説明されている。遺伝的アルゴリズムを適用するには、まず、最適化の対象となるデータに対して、染色体というデータの構造を決める必要がある。本発明においては、検査行列を染色体に変換する。 Next, multi-objective optimization that is a central process of the multi-objective optimization apparatus 1 will be described. As described in Non-Patent Document 6, multi-objective optimization is highly suitable for genetic algorithms and is often implemented based on genetic algorithms. The genetic algorithm is described in detail in Non-Patent Document 7. In order to apply a genetic algorithm, it is first necessary to determine the structure of data called chromosomes for the data to be optimized. In the present invention, the check matrix is converted into a chromosome.

図２に、染色体データの構成方法を説明する。符号８が検査行列の一例であり、大きさ６×３の検査行列である。それに対する染色体が符号９であり、ここでは検査行列８の各行を一次元に順番に並べて染色体９を構成する方法を示している。 FIG. 2 illustrates a method for constructing chromosome data. Reference numeral 8 is an example of a parity check matrix, which is a 6 × 3 parity check matrix. The chromosome corresponding to it is denoted by reference numeral 9, and here, a method is shown in which each row of the check matrix 8 is arranged one-dimensionally in order to constitute the chromosome 9.

検査行列から染色体を構成する方法はこれ以外にも存在し、例えば、もう一つは検査行列の各列を一次元に並べて染色体を構成する方法であり、別の方法としては、検査行列中の“1” の座標を1次元に並べて染色体を構成する方法である。 There are other methods of constructing chromosomes from a check matrix, for example, the other is a method of constructing chromosomes by arranging each column of the check matrix in one dimension, and another method is as follows. This is a method of constructing chromosomes by arranging the coordinates of “1” in one dimension.

図３に、遺伝的アルゴリズムの具体的なステップを示す。符号１０では、まず、最適化システムの初期化を行う。次の符号１１が遺伝的アルゴリズムの開始点である。符号１２では、遺伝的アルゴリズムの最初のステップとして、初期集団と呼ばれる最適解候補の集合体を生成する。集合体の生成には乱数を利用したり、最適化対象の性質に基づくヒューリスティックスなどを用いることが多い。本発明では、検査行列を多数生成する。 FIG. 3 shows specific steps of the genetic algorithm. In reference numeral 10, first, the optimization system is initialized. The next code 11 is the starting point of the genetic algorithm. In code 12, as a first step of the genetic algorithm, a set of optimal solution candidates called an initial population is generated. In many cases, random numbers are used to generate the aggregate, or heuristics based on the properties of the optimization target are used. In the present invention, a large number of check matrices are generated.

符号１３では、複数の評価値を考慮して、集合体の個々の要素に対する評価値の計算を行う。本発明では、多目的最適化装置１からLDPC符号化・復号回路生成装置２に検査行列４を渡し、FPGA通信路エミュレータ３を使う等して評価値を計算する。 In code | symbol 13, the several evaluation value is considered and the evaluation value with respect to each element of an aggregate | assembly is calculated. In the present invention, the parity check matrix 4 is passed from the multi-objective optimization device 1 to the LDPC encoding / decoding circuit generation device 2, and the evaluation value is calculated by using the FPGA communication path emulator 3 or the like.

次の符号１４では、選択淘汰、すなわち優れたLDPC符号を残し、そうでないものを捨てるという操作を行う。本発明では多目的最適化を行うために、ベクトル値である評価値を用いてこの操作を行う。 In the next code 14, an operation is performed to leave a selection, that is, an excellent LDPC code, and discard the other ones. In the present invention, in order to perform multi-objective optimization, this operation is performed using an evaluation value that is a vector value.

符号１５では、集合体中の2つの要素から交叉という操作を行い、新たな要素を生成する。符号１６では突然変異という操作を行い、新たな要素を生成する。符号１７で、繰り返しの終了条件を満足するかどうかを判定し、決められた回数の繰り返しが終了したなど、条件を満足した場合には符号１８で終了し、そうでない場合には符号１３の前に戻って、さらに上記の処理を行う。 In the code | symbol 15, operation called crossover is performed from two elements in an aggregate | assembly, and a new element is produced | generated. In the code | symbol 16, operation called a mutation is performed and a new element is produced | generated. Whether or not the repetition end condition is satisfied is determined with reference numeral 17, and the process ends with reference numeral 18 when the condition is satisfied, such as when a predetermined number of repetitions have been completed. Returning to the above, the above processing is further performed.

図４により、多目的最適化のためにベクトル値である評価値を用いた選択淘汰のための判断方法を説明する。この例では、評価関数が2つあり、評価値が2値のベクタで表現されている場合について説明する。 With reference to FIG. 4, a determination method for a selection using an evaluation value that is a vector value for multi-objective optimization will be described. In this example, there will be described a case where there are two evaluation functions and the evaluation value is expressed by a binary vector.

図４のように、評価関数が2つの場合、評価値が付された各検査行列は二次元平面上の点として表現される。符号１９が評価関数１に対応した軸、符号２０が評価関数２に対応した軸であり、両関数とも原点に近い方が目的に対して望ましい方向とする。符号２１から符号２６までの点が各検査行列に対応している。 As shown in FIG. 4, when there are two evaluation functions, each parity check matrix to which evaluation values are attached is expressed as a point on a two-dimensional plane. Reference numeral 19 is an axis corresponding to the evaluation function 1, and reference numeral 20 is an axis corresponding to the evaluation function 2, and it is assumed that both functions are closer to the origin in a desirable direction for the purpose. Points from code 21 to code 26 correspond to each check matrix.

符号２１の点に対して、評価関数１の軸１９に対して垂直線２７を引き、また評価関数２の軸２０に対して垂直線２８を引くと、2つの軸のこれらの垂直線２７、２８とで形成される長方形の領域内には他の点が存在せず、この点２１よりも明らかに優れた点は存在しないことが分かる。多目的最適化では、このような点を望ましい点として残していく。他にも、符号２２、２３，２４が同じように望ましい点である。 If a vertical line 27 is drawn with respect to the point 21 of the evaluation function 1 with respect to the axis 19 of the evaluation function 1 and a vertical line 28 is drawn with respect to the axis 20 of the evaluation function 2, these vertical lines 27 of two axes, It can be seen that there is no other point in the rectangular area formed by the line 28, and no point clearly superior to the point 21 exists. Multi-objective optimization leaves such points as desirable points. In addition, reference numerals 22, 23, and 24 are similarly desirable.

一方、符号２６の点に対して、同様の操作を行う。評価関数１の軸１９に対して垂直線２９を引き、また評価関数２の軸２０に対して垂直線３０を引くと、2つの軸のこれらの垂直線２９、３０とで形成される長方形の領域内には他の点２１と２３が存在し、この点２６よりも明らかに優れた点が存在することが分かる。したがって、点２６は望ましい点ではない。他に点２５も同様である。このように、点２１、２２、２３、２４のような望ましい点を残して、最適化を行うことで、多目的最適化が可能となる。 On the other hand, the same operation is performed on the point 26. When a vertical line 29 is drawn with respect to the axis 19 of the evaluation function 1 and a vertical line 30 is drawn with respect to the axis 20 of the evaluation function 2, a rectangular shape formed by these vertical lines 29, 30 of the two axes is drawn. It can be seen that there are other points 21 and 23 in the region, and there are clearly superior points to this point 26. Therefore, point 26 is not desirable. The same applies to point 25. Thus, multi-objective optimization can be performed by performing optimization while leaving desirable points such as points 21, 22, 23, and 24.

本実施形態には、以下のような３つの変形実施形態が存在する。
第一の変形実施形態は、FPGA通信路エミュレータ３におけるLDPC符号の評価時に、送信データとして“００００…０”を送るというものである。こうすることにより、送信側における、LDPC符号化回路が不要になり、最適化処理が軽くなる。 In this embodiment, there are the following three modified embodiments.
In the first modified embodiment, when the LDPC code is evaluated in the FPGA communication path emulator 3, “0000... 0” is transmitted as transmission data. This eliminates the need for an LDPC encoding circuit on the transmission side and reduces the optimization process.

第二の変形実施形態は、簡便なLDPC符号化・復号回路に対する評価値として、検査行列中の “1” の数を用いるという方法である。こうすることで、LDPC符号化・復号回路生成装置２におけるLDPC符号化・復号回路の評価が不要になり、処理が高速化される。これは、最適化の初期の処理を加速するためにも用いることができる。 The second modified embodiment is a method in which the number of “1” s in the parity check matrix is used as an evaluation value for a simple LDPC encoding / decoding circuit. By doing so, evaluation of the LDPC encoding / decoding circuit in the LDPC encoding / decoding circuit generating device 2 becomes unnecessary, and the processing speed is increased. This can also be used to accelerate the initial optimization process.

第三の変形実施形態は、LDPC符号化・復号回路生成装置２でLDPC符号化・復号回路を生成してFPGA通信路エミュレータ３に送る際に、通信路エミュレータもいっしょに生成してFPGA通信路エミュレータ３に送る方法である。こうすることにより、通信路エミュレータを替えることが可能になり、本発明の適用範囲が広くなる。 In the third modified embodiment, when the LDPC encoding / decoding circuit generating device 2 generates the LDPC encoding / decoding circuit and sends it to the FPGA communication channel emulator 3, the communication channel emulator is also generated together with the FPGA communication channel. This is a method of sending to the emulator 3. By doing so, it is possible to change the communication path emulator, and the scope of application of the present invention is widened.

以上、図示例に基づき説明したが、この発明は上述の例に限定されるものでなく、特許請求の範囲の記載の範囲内で当業者が容易に改変し得る他の構成をも含むものである。例えば、FPGA通信路エミュレータ３は、FPGAを用いない専用の通信路エミュレータを用いることも可能であり、また、エミュレータではなく実際の通信路や通信装置そのものを用いることも可能である。さらに、FPGA通信路エミュレータ３は、同等の機能を持つソフトウェアとして作成することもできる。 Although the present invention has been described based on the illustrated examples, the present invention is not limited to the above-described examples, and includes other configurations that can be easily modified by those skilled in the art within the scope of the claims. For example, the FPGA communication path emulator 3 can use a dedicated communication path emulator that does not use an FPGA, or can use an actual communication path or a communication device itself instead of an emulator. Furthermore, the FPGA communication path emulator 3 can be created as software having equivalent functions.

本発明が適用可能な別の例としては、通信路以外のデータ伝送システムにも適応可能であり、最も顕著な例はHDDに代表されるデータ蓄積装置である。さらに、LDPC符号以外の誤り訂正符号に対しても、その誤り訂正符号が構成法の一部にランダム性を有している場合には、本発明の方法や装置が適用可能である。さらに、FPGAの特性を活かして、通信路の特性が変化した場合に、新たな検査行列を評価して、動的に符号化方式を切り替えることも可能である。 As another example to which the present invention can be applied, the present invention can be applied to a data transmission system other than a communication path, and the most remarkable example is a data storage device represented by an HDD. Furthermore, the method and apparatus of the present invention can be applied to an error correction code other than the LDPC code if the error correction code has randomness as part of the configuration method. Furthermore, by utilizing the characteristics of the FPGA, it is also possible to dynamically change the encoding method by evaluating a new parity check matrix when the channel characteristics change.

本技術は、すべてのデジタル・データを伝送する通信システムのみならず、HDDを初めとするデータ蓄積装置にも適用できる。具体的にデジタル・データ用通信システムには、有線通信及び無線通信があり、有線通信にはケーブルを用いるもの、プリント基板上の通信、ICチップ内の通信などがあり、データ伝送媒体としては電気信号を用いるものや光信号を用いるものがあり、無線通信の媒体としては電磁波を用いるものや赤外光を含む光を用いるものがあるが、これらすべてに適用可能である。 This technology can be applied not only to communication systems that transmit all digital data, but also to data storage devices such as HDDs. Specifically, communication systems for digital data include wired communication and wireless communication. For wired communication, there are those using a cable, communication on a printed circuit board, communication in an IC chip, and the like. There are those that use signals and those that use optical signals, and wireless communication media include those that use electromagnetic waves and those that use light including infrared light, and all of these are applicable.

また、データ蓄積装置に対しては、装置に書き込んだデータを読み出した際のデータ誤りの訂正に用いることが可能であり、データ蓄積装置の具体例としては、HDD、フロッピー（登録商標）ディスク、MO、Zip、Jazz、USBフラッシュメモリデバイスをはじめとする不揮発性メモリデバイスを用いた半導体メモリ装置、各種CDや各種DVD、そして、Blu-rayやHD-DVDなどの次世代DVDを扱うデータ蓄積装置に適用可能である。 For data storage devices, it can be used to correct data errors when data written to the device is read. Specific examples of data storage devices include HDDs, floppy (registered trademark) disks, Data storage devices that handle semiconductor memory devices using non-volatile memory devices such as MO, Zip, Jazz, and USB flash memory devices, various CDs and DVDs, and next-generation DVDs such as Blu-ray and HD-DVD It is applicable to.

低密度パリティ検査符号の生成方法及び生成システムの実施方法を示した説明図である。It is explanatory drawing which showed the production | generation method of the low density parity check code, and the implementation method of a production | generation system. 検査行列から染色体データを構成する方法を示した説明図である。It is explanatory drawing which showed the method of comprising chromosome data from a test matrix. 遺伝的アルゴリズムの実施方法を示した説明図である。It is explanatory drawing which showed the implementation method of the genetic algorithm. 多目的最適化での望ましい点の判定方法を示した説明図である。It is explanatory drawing which showed the determination method of the desirable point in multi-objective optimization.

Explanation of symbols

１多目的最適化装置
２ LDPC符号化・復号回路生成装置
３ FPGA通信路エミュレータ
４ LDPC符号検査行列
５ LDPC符号検査行列評価値
６ LDPC符号化・復号回路
７誤り訂正符号性能評価値
８ LDPC符号検査行列の一例
９染色体の一例
１０ LDPC生成システムの初期化
１１遺伝的アルゴリズムの開始点
１２初期集団の生成
１３評価値の計算
１４選択淘汰の実行
１５交叉の実行
１６突然変異の実行
１７終了条件の判定
１８遺伝的アルゴリズムの終了点
１９評価関数１の軸
２０評価関数２の軸
２１多目的最適化で望ましい点
２２多目的最適化で望ましい点
２３多目的最適化で望ましい点
２４多目的最適化で望ましい点
２５多目的最適化で望ましくない点
２６多目的最適化で望ましくない点
２７点２１から評価関数１の軸に下ろした垂線
２８点２１から評価関数２の軸に下ろした垂線
２９点２６から評価関数１の軸に下ろした垂線
３０点２６から評価関数２の軸に下ろした垂線 DESCRIPTION OF SYMBOLS 1 Multi-objective optimization apparatus 2 LDPC encoding / decoding circuit generation apparatus 3 FPGA channel emulator 4 LDPC code check matrix 5 LDPC code check matrix evaluation value 6 LDPC encoding / decoding circuit 7 Error correction code performance evaluation value 8 LDPC code check matrix Example 9 Chromosome example 10 Initialization of LDPC generation system 11 Starting point of genetic algorithm 12 Generation of initial population 13 Calculation of evaluation value 14 Execution of selective selection 15 Execution of crossover 16 Execution of mutation 17 Determination of end condition 18 End point of genetic algorithm 19 Axis of evaluation function 1 20 Axis of evaluation function 2 21 Desired points for multi-objective optimization 22 Desired points for multi-objective optimization 23 Desired points for multi-objective optimization 24 Desired points for multi-objective optimization 25 Multi-objective optimization Undesirable point 26 Undesirable point in multi-objective optimization 27 Dripping down from the point 21 to the axis of the evaluation function 1 Perpendicular drawn from normal 30-point 26 drawn from the perpendicular 29 points 26 down the axis of the evaluation function 2 from 28-point 21 to the axis of the evaluation function 1 to the axis of the evaluation function 2

Claims

The LDPC code check matrix is output to the LDPC encoding / decoding circuit generation device as a candidate for the optimal solution from the multi-objective optimization device capable of optimization considering multiple evaluation values,
The LDPC encoding / decoding circuit generation device generates an LDPC encoding / decoding circuit based on the received LDPC code check matrix, passes it to the communication path emulator, and evaluates the generated LDPC encoding / decoding circuit and the LDPC. Evaluate the code check matrix to calculate the evaluation value,
Further, the LDPC encoding / decoding circuit generation device receives the evaluation result of the LDPC encoding / decoding circuit from the communication path emulator, and combines the evaluation value calculated internally, and the multi-objective optimum as the LDPC code check matrix evaluation value Output to the generator
The multi-objective optimization apparatus is a method for generating a low-density parity check code, comprising creating a check matrix that defines an optimal LDPC code using the received LDPC code check matrix evaluation value.

The evaluation result of the LDPC encoding / decoding circuit received by the LDPC encoding / decoding circuit generation device from the communication path emulator is built in with the LDPC encoding / decoding circuit received from the LDPC encoding / decoding circuit generation device. 2. The method for generating a low-density parity check code according to claim 1, wherein the error correction code performance evaluation value is an error correction code performance evaluation value obtained by evaluating an error correction capability of an LDPC code based on an LDPC code check matrix in combination with a communication path emulator.

The method for generating a low-density parity check code according to claim 1, wherein the multi-objective optimization process performed by the multi-objective optimization apparatus is performed by applying a genetic algorithm.

The method for generating a low-density parity check code according to claim 1, wherein "0000 ... 0" consisting of all zeros is transmitted as transmission data for evaluation of the LDPC encoding / decoding circuit in the communication path emulator.

The method of generating a low-density parity check code according to claim 1, wherein the number of "1" in the check matrix is used as an evaluation value for the LDPC encoding / decoding circuit.

2. The low-density parity check code according to claim 1, wherein when the LDPC encoding / decoding circuit generating device generates the LDPC encoding / decoding circuit and sends the LDPC encoding / decoding circuit to the communication channel emulator, the communication channel emulator also generates and sends it together. Generation method.

The low-density parity check according to claim 1, wherein the communication path emulator uses an FPGA communication path emulator or software having an equivalent function, a dedicated communication path emulator that does not use an FPGA, or an actual communication path or a communication device itself. Code generation method.

2. The low-density parity check code generation according to claim 1, which is applied to a communication system for correcting an error of transmitted digital data or a data storage device for correcting a data error when reading written data. Method.

A multi-objective optimization device that can be optimized in consideration of multiple evaluation values, an LDPC encoding / decoding circuit generation device, and a communication path emulator
The LDPC encoding / decoding circuit generating device receives an LDPC code check matrix output as a candidate for an optimal solution from the multi-objective optimization device, generates an LDPC encoding / decoding circuit based on the LDPC code check matrix, and Passing to the communication path emulator, calculating the evaluation value by evaluating the generated LDPC encoding / decoding circuit and LDPC code check matrix, and receiving the evaluation result of the LDPC encoding / decoding circuit from the communication path emulator, Combined with the evaluation value calculated internally, it is output to the multi-objective optimization device as an LDPC code check matrix evaluation value,
The multi-objective optimization apparatus is a low-density parity check code generation system comprising creating an LDPC code check matrix that defines an optimal LDPC code using the received LDPC code check matrix evaluation value.

The evaluation result of the LDPC encoding / decoding circuit received by the LDPC encoding / decoding circuit generation device from the communication path emulator is built in with the LDPC encoding / decoding circuit received from the LDPC encoding / decoding circuit generation device. The system for generating a low-density parity check code according to claim 9, which is an error correction code performance evaluation value obtained by combining an emulator of a communication channel and evaluating an error correction capability of an LDPC code based on an LDPC code check matrix.

The low-density parity check code generation system according to claim 9, wherein the multi-objective optimization process performed by the multi-objective optimization apparatus is performed by applying a genetic algorithm.

10. The low-density parity check code generation system according to claim 9, wherein "0000 ... 0" consisting of all 0s is sent as transmission data for evaluation of the LDPC encoding / decoding circuit in the communication path emulator.

The low-density parity check code generation system according to claim 9, wherein the number of "1" in the check matrix is used as an evaluation value for the LDPC encoding / decoding circuit.

10. The low-density parity check code according to claim 9, wherein when the LDPC encoding / decoding circuit generating device generates an LDPC encoding / decoding circuit and sends the LDPC encoding / decoding circuit to the communication channel emulator, the communication channel emulator also generates and sends it together. Generation system.

The low-density parity check according to claim 9, wherein the communication path emulator uses an FPGA communication path emulator or software having an equivalent function, a dedicated communication path emulator that does not use an FPGA, or an actual communication path or a communication device itself. Code generation system.

10. The low-density parity check code generation according to claim 9, which is applied to a communication system for correcting an error of transmitted digital data or a data storage device for correcting a data error when reading written data. system.