JP2009117481A - Semiconductor package and production method thereof - Google Patents

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Hideki Hatakeyama
英樹 畠山
Takuya Aizawa
卓也 相沢
Satoru Nakao
知 中尾
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor package having a configuration that connects, in a space over one wiring arranged on a semiconductor substrate (first substrate), another wiring arranged on the semiconductor substrate with a substrate (second substrate) which is a different body from the semiconductor substrate through a solder bump. <P>SOLUTION: The semiconductor package at least includes: a semiconductor substrate 1; an insulating resin layer 6 disposed on one face of the semiconductor substrate 1; a resin post 5 disposed on the insulating resin layer 6; a first wiring 3a which is arranged on the insulating resin layer 6 and a part of which passes through the inside of the resin post 5; and a second wiring 3b of which one terminal is arranged on a top face of the resin post 5 and of which another terminal is extended onto a top face of the insulating resin layer 6, wherein the first wiring 3a and the second wiring 3b are out of touch with each other. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体パッケージに係り、より詳しくは、半導体基板上におけるはんだバンプの設計自由度を向上せしめた半導体パッケージおよびその製造方法に関する。   The present invention relates to a semiconductor package, and more particularly, to a semiconductor package with improved design flexibility of solder bumps on a semiconductor substrate and a method for manufacturing the same.

近年の情報通信市場の急速な発展により、無線通信機に搭載される高周波回路に対し、小型化、低コスト化が強く求められている。そのため、高周波回路の分野において、トランジスタ等の能動素子と、誘導素子等の受動素子を同一半導体基板上に作りこみ、ワンチップに集積したＩＣの開発が進んでいる。   Due to the rapid development of the information communication market in recent years, there has been a strong demand for downsizing and cost reduction of high-frequency circuits mounted on wireless communication devices. Therefore, in the field of high-frequency circuits, development of ICs in which active elements such as transistors and passive elements such as inductive elements are formed on the same semiconductor substrate and integrated on a single chip is in progress.

ウエハレベルパッケージ（Wafer Level Package,ＷＬＰ）は半導体パッケージの一種であり、ウエハ上に、絶縁樹脂層、配線、封止層などを形成し、さらにはんだバンプを形成した後、ダイシングにより複数のチップを得る。このＷＬＰでは、前記チップがそのままのサイズでパッケージの施された半導体チップとなるため、その占有面積を狭くすることができ、高密度実装が可能である。この、ＷＬＰにおいては、半導体基板上に作製されたＩＣの入出力端子を、配線によりグリッドアレイ状に配置されたはんだバンプに接続する。ＷＬＰをプリント配線板等に実装する際は、このはんだバンプ面をフェイスダウンにし、フリップチップ接合する。   Wafer Level Package (WLP) is a type of semiconductor package. After forming an insulating resin layer, wiring, sealing layer, etc. on the wafer, and forming solder bumps, a plurality of chips are formed by dicing. obtain. In this WLP, since the chip becomes a semiconductor chip packaged with the same size, the occupied area can be reduced and high-density mounting is possible. In this WLP, input / output terminals of an IC fabricated on a semiconductor substrate are connected to solder bumps arranged in a grid array by wiring. When the WLP is mounted on a printed wiring board or the like, the solder bump surface is face down and flip chip bonding is performed.

例えば、半導体基板上のＩＣに集積可能な誘導素子として、ＷＬＰの再配線を用いて誘導素子を形成する技術が提案されている（特許文献１）。この従来のＷＬＰの再配線を用いた誘導素子は、厚い配線厚のＣｕ配線を用いるため抵抗が小さく、また、絶縁樹脂層の上に形成することから、誘導素子と半導体基板との距離が遠くなるため、基板損失を小さくできる。   For example, as an inductive element that can be integrated into an IC on a semiconductor substrate, a technique for forming an inductive element using WLP rewiring has been proposed (Patent Document 1). This conventional inductive element using WLP rewiring has a small resistance because it uses a Cu wiring with a thick wiring thickness, and since it is formed on the insulating resin layer, the distance between the inductive element and the semiconductor substrate is long. Therefore, the substrate loss can be reduced.

しかしながら、誘導素子等は、はんだバンプを形成するためのバンプ用パッドと同一平面上に形成されているため、誘導素子等とバンプ用パッドを互いに避けて配置する必要があり、はんだバンプを介して半導体パッケージを他の基板と電気的に接続する場合、はんだバンプの配置、あるいは誘導素子の形状や配置に制約を受ける虞があった。また、狭ピッチのはんだバンプが必要な半導体パッケージにおいては、再配線による誘導素子の形成が困難であった。
特開２００３−３４７４１０号公報 However, since the inductive element and the like are formed on the same plane as the bump pad for forming the solder bump, it is necessary to arrange the inductive element and the bump pad away from each other via the solder bump. When the semiconductor package is electrically connected to another substrate, there is a possibility that the arrangement of the solder bumps or the shape and arrangement of the inductive element may be restricted. In addition, in a semiconductor package that requires solder bumps with a narrow pitch, it is difficult to form inductive elements by rewiring.
JP 2003-347410 A

本発明は、上記事情に鑑みてなされたものであって、半導体基板（第一基板）上に配された一方の配線の上方空間において、前記半導体基板上に配された他方の配線が、はんだバンプを介して前記半導体基板とは別体をなす基板（第二基板）と接続を可能とする構成を備えた半導体パッケージ及びその製造方法を提供することを目的とする。   The present invention has been made in view of the above circumstances, and in the upper space of one wiring disposed on the semiconductor substrate (first substrate), the other wiring disposed on the semiconductor substrate is soldered. It is an object of the present invention to provide a semiconductor package having a configuration capable of being connected to a substrate (second substrate) separate from the semiconductor substrate via bumps and a method for manufacturing the same.

本発明の請求項１に係る半導体パッケージは、半導体基板、前記半導体基板の一面に配された絶縁樹脂層、前記絶縁樹脂層上に配された樹脂ポスト、前記絶縁樹脂層上にあって、一部が前記樹脂ポスト内部を通過するように配された第一配線、及び一端が前記樹脂ポストの頂面にあり、他端が前記絶縁樹脂層の上面に延設された第二配線、を少なくとも備え、前記第一配線と前記第二配線が非接触状態にあることを特徴とする。   A semiconductor package according to claim 1 of the present invention is provided on a semiconductor substrate, an insulating resin layer disposed on one surface of the semiconductor substrate, a resin post disposed on the insulating resin layer, and the insulating resin layer. At least a first wiring arranged so that a portion passes through the inside of the resin post, and a second wiring having one end on the top surface of the resin post and the other end extending on the top surface of the insulating resin layer, And the first wiring and the second wiring are in a non-contact state.

本発明の請求項２に係る半導体パッケージは、請求項１において、前記第一配線の一部と前記第二配線の一端とが略平行に配されていることを特徴とする。   A semiconductor package according to a second aspect of the present invention is the semiconductor package according to the first aspect, wherein a part of the first wiring and one end of the second wiring are arranged substantially in parallel.

本発明の請求項３に係る半導体パッケージは、請求項２において、前記第二配線を複数備え、前記樹脂ポストの頂面において、少なくとも１つのはんだバンプがそれぞれの前記第二配線の一端に載置されていることを特徴とする。   A semiconductor package according to a third aspect of the present invention is the semiconductor package according to the second aspect, comprising a plurality of the second wirings, wherein at least one solder bump is placed on one end of each second wiring on the top surface of the resin post. It is characterized by being.

本発明の請求項４に係る半導体パッケージの製造方法は、半導体基板、前記半導体基板の一面に配された絶縁樹脂層、前記絶縁樹脂層上に配された樹脂ポスト、前記絶縁樹脂層上にあって、一部が前記樹脂ポスト内部を通過するように配された第一配線、及び一端が前記樹脂ポストの頂面にあり、他端が前記絶縁樹脂層の上面に延設された第二配線、を少なくとも備え、前記第一配線と前記第二配線が非接触状態にある半導体パッケージの製造方法であって、前記絶縁樹脂層、前記第一配線、及び前記樹脂ポストをレジストで覆う工程、前記樹脂ポストの頂面が埋まるように、前記レジスト上に樹脂を形成する工程、前記樹脂を削り、前記樹脂ポストの頂面を平坦化する工程、及び前記樹脂及び前記レジストを除去する工程、を少なくとも備えたことを特徴とする。   According to a fourth aspect of the present invention, there is provided a semiconductor package manufacturing method comprising: a semiconductor substrate; an insulating resin layer disposed on one surface of the semiconductor substrate; a resin post disposed on the insulating resin layer; and the insulating resin layer. A first wiring arranged so as to partially pass through the inside of the resin post, and a second wiring having one end on the top surface of the resin post and the other end extending on the top surface of the insulating resin layer A semiconductor package manufacturing method in which the first wiring and the second wiring are in a non-contact state, wherein the insulating resin layer, the first wiring, and the resin post are covered with a resist, At least a step of forming a resin on the resist so that a top surface of the resin post is buried, a step of cutting the resin and flattening a top surface of the resin post, and a step of removing the resin and the resist Preparation Characterized in that was.

本発明の半導体パッケージは、半導体基板の一面に配した絶縁樹脂層を介して樹脂ポストが配している。この樹脂ポストの内部を、絶縁樹脂層上に配した第一配線の一部が通過している。また、樹脂ポストの頂面には、絶縁樹脂層上に配した第二配線の一端が配している。
この構成により、半導体基板上の第一配線が配された上方空間において、樹脂ポストを介して他の基板と接続するはんだバンプを第二配線上に形成することが可能となり、半導体基板上の限られたスペースを有効利用することが可能となる。
例えば、誘導素子に本発明を適用した際には、該誘導素子の形状や配置における設計の自由度を向上することができる。 In the semiconductor package of the present invention, the resin post is disposed via the insulating resin layer disposed on one surface of the semiconductor substrate. A part of the first wiring arranged on the insulating resin layer passes through the inside of the resin post. Further, one end of the second wiring disposed on the insulating resin layer is disposed on the top surface of the resin post.
With this configuration, in the upper space where the first wiring on the semiconductor substrate is arranged, it is possible to form solder bumps on the second wiring that are connected to other substrates via resin posts. It is possible to effectively use the space provided.
For example, when the present invention is applied to an inductive element, the degree of design freedom in the shape and arrangement of the inductive element can be improved.

本発明の半導体パッケージの製造方法は、半導体基板、前記半導体基板の一面に配された絶縁樹脂層、前記絶縁樹脂層上に配された樹脂ポスト、前記絶縁樹脂層上にあって、一部が前記樹脂ポスト内部を通過するように配された第一配線、及び一端が前記樹脂ポストの頂面にあり、他端が前記絶縁樹脂層の上面に延設された第二配線、を少なくとも備え、前記第一配線と前記第二配線が非接触状態にある半導体パッケージの製造方法であって、前記絶縁樹脂層、前記第一配線、及び前記樹脂ポストをレジストで覆う工程、前記樹脂ポストの頂面が埋まるように、前記レジスト上に樹脂を形成する工程、前記樹脂を削り、前記樹脂ポストの頂面を平坦化する工程、及び前記樹脂及び前記レジストを除去する工程、を少なくとも備えている。
樹脂ポスト平坦化プロセスにより、第一配線または第一配線よりなる誘導素子と絶縁樹脂層とによって生じる段差上に、頂上部が平坦な樹脂ポストを形成することが可能となる。そのため、半導体基板上に形成した第一配線や誘導素子の配置等に囚われることなく樹脂ポスト及び樹脂ポスト上にはんだバンプを形成することが可能となる。
また、絶縁樹脂層と平行で、かつ、平坦な頂上部を有した樹脂ポストを形成することができるため、半導体基板と配線基板とをフリップチップ接合する場合、両者を水平に接合することが可能となる。従って、電気的な接続不良や位置ずれ等を抑制することができ、接続信頼性の向上が図れる。 The method of manufacturing a semiconductor package of the present invention includes a semiconductor substrate, an insulating resin layer disposed on one surface of the semiconductor substrate, a resin post disposed on the insulating resin layer, and the insulating resin layer, and a part thereof A first wiring arranged to pass through the inside of the resin post, and a second wiring having one end on the top surface of the resin post and the other end extending on the top surface of the insulating resin layer, A method of manufacturing a semiconductor package, wherein the first wiring and the second wiring are in a non-contact state, the step of covering the insulating resin layer, the first wiring, and the resin post with a resist, a top surface of the resin post At least a step of forming a resin on the resist, a step of cutting the resin and flattening a top surface of the resin post, and a step of removing the resin and the resist.
By the resin post flattening process, it is possible to form a resin post having a flat top on the step formed by the first wiring or the inductive element made of the first wiring and the insulating resin layer. Therefore, it is possible to form solder bumps on the resin posts and the resin posts without being constrained by the arrangement of the first wiring and the induction element formed on the semiconductor substrate.
In addition, since a resin post parallel to the insulating resin layer and having a flat top can be formed, when the semiconductor substrate and the wiring substrate are flip-chip bonded, both can be bonded horizontally. It becomes. Therefore, it is possible to suppress electrical connection failure and misalignment, and to improve connection reliability.

以下、本発明を、図面を参照して詳細に説明するが、本発明はこれに限定されるものではなく、本発明の主旨を逸脱しない範囲において種々の変更が可能である。
図１は、本発明の第一実施形態に係る半導体パッケージの模式的な図である。図1（ａ）は、紙面上において上面より見た本発明のＷＬＰにおける平面図、図１（ｂ）は、図１（ａ）におけるＭ−Ｍ断面図であり、Ａが本発明に係る構造を示し、Ｂは従来の構造を示している。
図１（ｂ）の構造Ａに示すように、本発明の半導体パッケージは、半導体基板１の一面に配した絶縁樹脂層６上に、第一配線３ａの一部と、第二配線３ｂの一端とが樹脂ポスト５を介して順に配されている。 Hereinafter, the present invention will be described in detail with reference to the drawings. However, the present invention is not limited thereto, and various modifications can be made without departing from the gist of the present invention.
FIG. 1 is a schematic view of a semiconductor package according to the first embodiment of the present invention. FIG. 1A is a plan view of the WLP of the present invention as viewed from above on a paper surface, FIG. 1B is a cross-sectional view taken along line MM in FIG. 1A, and A is a structure according to the present invention. And B shows a conventional structure.
As shown in the structure A of FIG. 1B, the semiconductor package of the present invention includes a part of the first wiring 3a and one end of the second wiring 3b on the insulating resin layer 6 disposed on one surface of the semiconductor substrate 1. Are arranged in order via the resin post 5.

半導体基板１に関しては、その表面に集積回路を形成する基板であり、例えば厚みが数百μｍ程度をしたシリコンやガリウム砒素、ゲルマニウム等である。また、半導体基板１の表面には、ＳｉＮまたはＳｉＯ２等のパッシベーション膜（図示略）を形成したものが好ましい。このパッシベーション膜は、膜厚が例えば０．１〜０．５μｍである。
また、半導体基板１は、シリコンウエハ等の半導体ウエハでもよく、半導体ウエハをチップ寸法に切断（ダイシング）した半導体チップであってもよい。半導体基板１が半導体チップである場合、シリコンウエハ等の半導体ウエハの上に、各種半導体素子やＩＣ、誘導素子やはんだバンプ等を複数組、形成した後、チップ寸法に切断することにより複数の半導体パッケージを得ることができる。 The semiconductor substrate 1 is a substrate on which an integrated circuit is formed, for example, silicon, gallium arsenide, germanium or the like having a thickness of about several hundred μm. Further, it is preferable that a passivation film (not shown) such as SiN or SiO 2 is formed on the surface of the semiconductor substrate 1. This passivation film has a film thickness of, for example, 0.1 to 0.5 μm.
The semiconductor substrate 1 may be a semiconductor wafer such as a silicon wafer or a semiconductor chip obtained by cutting (dicing) the semiconductor wafer into chip dimensions. When the semiconductor substrate 1 is a semiconductor chip, a plurality of semiconductor elements, ICs, induction elements, solder bumps, and the like are formed on a semiconductor wafer such as a silicon wafer and then cut into chip dimensions to form a plurality of semiconductors. You can get a package.

絶縁樹脂層６に関しては、その材料は、例えばポリイミド樹脂、エポキシ樹脂、シリコン樹脂等が挙げられ、その厚さは、所要の絶縁性を具備可能な厚さに設定でき、例えば５〜５０μｍである。   Regarding the insulating resin layer 6, examples of the material include polyimide resin, epoxy resin, and silicon resin, and the thickness thereof can be set to a thickness that can provide required insulation, and is, for example, 5 to 50 μm. .

配線３（第一配線３ａ及び第二配線３ｂ）に関しては、導電性に優れる材料が好ましい。このような材料として、例えば、ＣｕやＡｌ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ等が挙げられ、Ｃｕが好ましい。配線３の厚さとしては、例えば５〜５０μｍであり、これにより十分な導電性が得られる。
第一配線３ａは、例えば、一端が半導体基板１上に設けた電極と電気的に接続され、他端が他の電極と電気的に接続されているものである。この一端から他端までの第一配線３ａ間の一部に、樹脂ポスト５が配する。また、第一配線３ａは誘導素子等を形成してもよい。
第二配線３ｂは、一端が樹脂ポスト５上に配し、他端が、例えば電極等に電気的に接続される。樹脂ポスト５上に配された第二配線３ｂの一端は、ＷＬＰのはんだバンプを形成するためのパッドであり、厚膜のＣｕ等により形成される。その厚さに関しては、５〜５０μｍ程度が好ましい。また、はんだバンプとの濡れ性を向上させるため、樹脂ポスト頂上部に配した第二配線３ｂの一端は、Ｎｉ及びＡｕからなるめっき層を備えていてもよい。 For the wiring 3 (the first wiring 3a and the second wiring 3b), a material having excellent conductivity is preferable. Examples of such a material include Cu, Al, Al—Cu, and Al—Si—Cu, and Cu is preferable. The thickness of the wiring 3 is, for example, 5 to 50 μm, and sufficient conductivity can be obtained.
For example, one end of the first wiring 3a is electrically connected to an electrode provided on the semiconductor substrate 1, and the other end is electrically connected to another electrode. A resin post 5 is disposed in a part between the first wiring 3a from one end to the other end. The first wiring 3a may form an inductive element or the like.
The second wiring 3b has one end arranged on the resin post 5 and the other end electrically connected to, for example, an electrode. One end of the second wiring 3b disposed on the resin post 5 is a pad for forming a solder bump of WLP, and is formed of thick Cu or the like. About the thickness, about 5-50 micrometers is preferable. Moreover, in order to improve wettability with a solder bump, one end of the second wiring 3b disposed on the top of the resin post may include a plating layer made of Ni and Au.

樹脂ポスト５に関しては、絶縁樹脂層６または第一配線３ａの一部を介して円錐台状に突設され、その大きさに関しては、適用する半導体パッケージを考慮して適宜調節して用いることができ、例えば高さが１０〜１００μｍ、頂部の直径が５０〜５００μｍ、底部の直径が５５〜５５０μｍである。樹脂ポスト５を形成する材料としては、例えばポリイミド系、エポキシ系、またはシリコン系等の液状樹脂が挙げられる。
樹脂ポスト５は、平坦な頂上部を有し、その頂上部に第二配線３ｂの一端が配している。樹脂ポスト５の側面には、頂上部から延設される第二配線３ｂが配している。また、樹脂ポスト５の頂上部に設けられた第二配線３ｂの一端には、はんだバンプ（図示略）が形成されるようになっている。樹脂ポスト５は半導体基板１上に複数設けることができ、それぞれの樹脂ポスト５の高さを略同一とすることが好ましい。具体的には、各樹脂ポスト５の高さのばらつきが、２μｍ以内とすることが好ましい。
これにより、半導体パッケージと他の基板（図示略）とをフリップチップ接合した場合、樹脂ポスト５の頂上部が平坦であり、かつ、複数の樹脂ポストの高さが略同一であることから、両者の間隔が接合面内で一定となり、均一な接合を得ることができる。これにより、半導体基板１と他の基板との電気的な接続不良や位置ずれ等が抑制され、接続信頼性の向上が図れる。他の基板としては、半導体基板でもよく、配線基板等でもよい。 The resin post 5 protrudes in a truncated cone shape through a part of the insulating resin layer 6 or the first wiring 3a, and the size of the resin post 5 may be appropriately adjusted in consideration of the semiconductor package to be applied. For example, the height is 10 to 100 μm, the top diameter is 50 to 500 μm, and the bottom diameter is 55 to 550 μm. Examples of the material for forming the resin post 5 include polyimide-based, epoxy-based, and silicon-based liquid resins.
The resin post 5 has a flat top, and one end of the second wiring 3b is arranged on the top. On the side surface of the resin post 5, a second wiring 3b extending from the top is arranged. A solder bump (not shown) is formed at one end of the second wiring 3 b provided on the top of the resin post 5. A plurality of resin posts 5 can be provided on the semiconductor substrate 1, and the height of each resin post 5 is preferably substantially the same. Specifically, it is preferable that the variation in height of each resin post 5 is within 2 μm.
Thus, when the semiconductor package and another substrate (not shown) are flip-chip bonded, the top of the resin post 5 is flat and the height of the plurality of resin posts is substantially the same. Is constant within the bonding surface, and uniform bonding can be obtained. Thereby, poor electrical connection or misalignment between the semiconductor substrate 1 and another substrate can be suppressed, and connection reliability can be improved. The other substrate may be a semiconductor substrate or a wiring substrate.

はんだバンプ７に関しては、半導体パッケージ１０の第二配線３ｂと図示略の配線基板とを電気的に接続するためのものであり、樹脂ポスト５の頂上部に配した第二配線３ｂ上に形成される。はんだバンプ７は、ボイドの数が極めて少ない高密度のはんだボールにより構成され、単位体積あたりのボイドの数は１×１０−７〜２×１０−７個／μｍ３程度である。これは、１個のはんだバンプが１〜２個のボイドを有することを意味する。はんだバンプ７には、共晶はんだ、鉛を含まない高温はんだ等を用いることができる。また、Ａｕからなるスタッドバンプを用いることにより、狭ピッチのはんだバンプを備えることが可能となる。 The solder bump 7 is for electrically connecting the second wiring 3b of the semiconductor package 10 and a wiring board (not shown), and is formed on the second wiring 3b arranged on the top of the resin post 5. The The solder bump 7 is composed of a high-density solder ball with a very small number of voids, and the number of voids per unit volume is about 1 × 10 −7 to 2 × 10 −7 / μm 3 . This means that one solder bump has 1 to 2 voids. For the solder bump 7, eutectic solder, high-temperature solder not containing lead, or the like can be used. Further, by using stud bumps made of Au, it is possible to provide solder bumps with a narrow pitch.

以上に説明したような半導体パッケージは、第一配線３ａと絶縁樹脂層６とで生じる段差部上に樹脂ポスト５が配している。この樹脂ポスト５の頂上部に設けた第二配線３ｂには、はんだバンプ７が形成できる。よって、半導体基板１上に形成された第一配線３ａの配置に囚われることなく、樹脂ポスト５を介してはんだバンプ７を形成することが可能となり、半導体基板１上に自由度を高く第一配線３ａや第二配線３ｂ、はんだバンプ７を形成することができる。
また、樹脂ポスト５の頂上部は平坦であるため、配線基板とフリップチップ接合をした場合、均一な接合を得ることができる。従って、半導体パッケージ１０と配線基板との電気的な接続信頼性の向上を図ることができる。
また、樹脂ポスト上に延設される第二配線３ｂは樹脂ポスト５の側面を利用して形成するため、第一配線３ａと第二配線３ｂとの接触を避けることができる。 In the semiconductor package as described above, the resin post 5 is arranged on the step portion generated by the first wiring 3 a and the insulating resin layer 6. Solder bumps 7 can be formed on the second wiring 3 b provided on the top of the resin post 5. Therefore, it becomes possible to form the solder bump 7 via the resin post 5 without being restricted by the arrangement of the first wiring 3a formed on the semiconductor substrate 1, and the first wiring has a high degree of freedom on the semiconductor substrate 1. 3a, the second wiring 3b, and the solder bump 7 can be formed.
Further, since the top of the resin post 5 is flat, uniform bonding can be obtained when the chip is flip-chip bonded to the wiring board. Therefore, it is possible to improve the reliability of electrical connection between the semiconductor package 10 and the wiring board.
Further, since the second wiring 3b extending on the resin post is formed using the side surface of the resin post 5, contact between the first wiring 3a and the second wiring 3b can be avoided.

絶縁樹脂層上に配した第一配線の一部と、樹脂ポスト５の頂面に配した第二配線の一端とを平行とすることが好ましい。これにより、半導体パッケージと配線基板（図示略）とをフリップチップ接合した場合、半導体基板１と配線基板とが水平に接合する。そのため、電気的な接続不良や位置ずれ等が抑制され、接続信頼性の向上が図れる。   It is preferable that a part of the first wiring arranged on the insulating resin layer and one end of the second wiring arranged on the top surface of the resin post 5 are parallel to each other. Thereby, when the semiconductor package and the wiring substrate (not shown) are flip-chip bonded, the semiconductor substrate 1 and the wiring substrate are horizontally bonded. For this reason, poor electrical connection or misalignment can be suppressed, and connection reliability can be improved.

図２（ａ）は、図１（ａ）と同一であり、図２（ｂ）は、図２（ａ）において半導体基板１と誘導素子４のみを記載した模式図である。   2 (a) is the same as FIG. 1 (a), and FIG. 2 (b) is a schematic diagram showing only the semiconductor substrate 1 and the induction element 4 in FIG. 2 (a).

図２に示すように、本発明の半導体パッケージ１０は、半導体基板１の他面に複数の機能素子（図示略）を配しており、半導体基板１の一面に、機能素子と電気的に接続した複数の電極２が絶縁樹脂層上で露呈して配している。
電極２に関しては、機能素子、第一配線３ａ、または第二配線３ｂ等と電気的に接続され、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ等が用いられる。これらは、Ｉ／Ｏパッドとして用いられる。 As shown in FIG. 2, the semiconductor package 10 of the present invention has a plurality of functional elements (not shown) disposed on the other surface of the semiconductor substrate 1, and is electrically connected to the functional elements on one surface of the semiconductor substrate 1. The plurality of electrodes 2 are exposed and arranged on the insulating resin layer.
The electrode 2 is electrically connected to the functional element, the first wiring 3a, the second wiring 3b, or the like, and Al, Al—Cu, Al—Si—Cu, or the like is used. These are used as I / O pads.

また、絶縁樹脂層６上には、その一端が電極２と電気的に接続する第一配線３ａが配しており、この第一配線３ａによって誘導素子４が絶縁樹脂層６上に形成されている。   Further, on the insulating resin layer 6, a first wiring 3a whose one end is electrically connected to the electrode 2 is arranged, and the induction element 4 is formed on the insulating resin layer 6 by the first wiring 3a. Yes.

誘導素子４に関しては、第一配線３ａにより形成され、例えば、対称型誘導素子、メアンダ型誘導素子、スパイラル型誘導素子等が挙げられる。この場合、半導体基板１上に絶縁樹脂層６を介して配した一層目の第一配線３ａによりスパイラル配線の交差部のアンダーパスを形成した後、その上に更に二層目の絶縁樹脂層６を形成する。この二層目の絶縁樹脂層上に二層目の第一配線３ａを形成し、この二層目の第一配線３ａを用いて誘導素子４のスパイラル配線を形成する。
または、一層目の第一配線３ａにより誘導素子４のスパイラルを形成し、ＩＣ側のＡｌ配線（図示略）を用いてスパイラル配線の交差部のアンダーパスを形成しても良い。 The inductive element 4 is formed by the first wiring 3a, and examples thereof include a symmetric inductive element, a meander-type inductive element, and a spiral inductive element. In this case, an underpass at the intersection of the spiral wiring is formed by the first wiring 3a of the first layer disposed on the semiconductor substrate 1 via the insulating resin layer 6, and then the second insulating resin layer 6 is further formed thereon. Form. A second wiring layer 1a is formed on the second insulating resin layer, and a spiral wiring of the induction element 4 is formed using the second wiring layer 1a.
Alternatively, the spiral of the induction element 4 may be formed by the first wiring 3a of the first layer, and the underpass at the intersection of the spiral wiring may be formed using the Al wiring (not shown) on the IC side.

本発明の半導体パッケージ１０は、機能素子、電極２、絶縁樹脂層６、第一配線３ａ、第二配線３ｂ、樹脂ポスト５、及びはんだバンプ等を形成し、パッケージングが完了した後に、半導体基板１をチップ状に切り出すことが好ましい。   The semiconductor package 10 of the present invention includes a functional substrate, an electrode 2, an insulating resin layer 6, a first wiring 3a, a second wiring 3b, a resin post 5, a solder bump, and the like. It is preferable to cut 1 into chips.

図２に示すように、第一配線３ａにより形成された誘導素子４が半導体基板１上に配している場合においても、誘導素子４の一部上に樹脂ポスト５を形成できることから、誘導素子４の半導体基板１上における配置に囚われることなく樹脂ポスト５を介してはんだバンプ７を形成することが可能となる。従来においては、このように誘導素子４が形成された半導体基板１上においては、はんだバンプ７の形成位置が限定されることから、狭ピッチのはんだバンプを形成することが困難であったが、本発明を適用することにより、樹脂ポスト５を介して狭ピッチのはんだバンプを容易に形成することが可能となる。
また、樹脂ポスト５の側面を利用して第二配線３ｂを形成するため、第一配線３ａと第二配線３ｂとが接触することはなく、両者のクロストークに起因するノイズの発生を低減することができる。 As shown in FIG. 2, even when the inductive element 4 formed by the first wiring 3 a is arranged on the semiconductor substrate 1, the resin post 5 can be formed on a part of the inductive element 4. Thus, the solder bumps 7 can be formed through the resin posts 5 without being restricted by the arrangement of the four on the semiconductor substrate 1. Conventionally, since the formation position of the solder bump 7 is limited on the semiconductor substrate 1 on which the inductive element 4 is thus formed, it has been difficult to form a solder bump with a narrow pitch. By applying the present invention, it is possible to easily form solder bumps with a narrow pitch through the resin post 5.
Further, since the second wiring 3b is formed by using the side surface of the resin post 5, the first wiring 3a and the second wiring 3b are not in contact with each other, and the generation of noise due to crosstalk between the two is reduced. be able to.

図３は、本発明の第二実施形態に係る模式図である。
図３に示すように、第二配線３ｂは、１つの樹脂ポスト５の頂上部に複数個設けることも可能である。また、樹脂ポストの頂面に配した同一の第二配線３ｂに複数のはんだバンプ７を形成することも可能である。この場合、適用するはんだバンプ７の数やサイズに応じて、樹脂ポスト５、及び樹脂ポスト５の頂上部の大きさを適宜調節することが好ましい。１つの樹脂ポスト５上に複数個のはんだバンプ７を設けることによって、より安定して半導体基板１と配線基板とを接合することができる。従って、半導体パッケージと配線基板との電気的な接続不良や位置ずれ等が抑制され、接続信頼性の向上が図れる。また、狭ピッチはんだバンプの形成が容易になる。 FIG. 3 is a schematic diagram according to the second embodiment of the present invention.
As shown in FIG. 3, a plurality of second wirings 3 b can be provided on the top of one resin post 5. It is also possible to form a plurality of solder bumps 7 on the same second wiring 3b disposed on the top surface of the resin post. In this case, it is preferable to appropriately adjust the size of the resin post 5 and the top of the resin post 5 according to the number and size of the solder bumps 7 to be applied. By providing a plurality of solder bumps 7 on one resin post 5, the semiconductor substrate 1 and the wiring substrate can be more stably bonded. Therefore, poor electrical connection or misalignment between the semiconductor package and the wiring board is suppressed, and connection reliability can be improved. Further, it becomes easy to form a narrow pitch solder bump.

次に、本発明の製造方法について図４及び図５を参照して説明する。
まず、図４（ａ）に示すように、半導体基板１に、パッシベーション膜（図示略）をＬＰ−ＣＶＤ法等により形成した後、半導体基板１の一面に絶縁樹脂層６を形成する。その形成方法としては、スピンコート法、キャスティング法、ディスペンス法等が挙げられ、絶縁樹脂を半導体基板１上に塗布し、ＩＣ側の電極と電気的に接続するための開口部をフォトリソグラフィにより形成した後、樹脂を加熱、硬化させ、絶縁樹脂層６を形成する。 Next, the manufacturing method of this invention is demonstrated with reference to FIG.4 and FIG.5.
First, as shown in FIG. 4A, a passivation film (not shown) is formed on the semiconductor substrate 1 by the LP-CVD method or the like, and then an insulating resin layer 6 is formed on one surface of the semiconductor substrate 1. Examples of the formation method include a spin coating method, a casting method, a dispensing method, and the like. An insulating resin is applied on the semiconductor substrate 1, and an opening for electrically connecting with an electrode on the IC side is formed by photolithography. After that, the resin is heated and cured to form the insulating resin layer 6.

次に図４（ｂ）に示すように、絶縁樹脂層６上に、例えばスパッタ法または蒸着法等によりシード層（図示略）を形成した後、第一配線３ａを形成する。シード層としては、例えば、銅、クロム、チタン、アルミ、チタン・タングステン合金、ニッケル、金等が用いられ、その厚さは、例えば、１０〜１００ｎｍである。
その後、レジストを塗布し、フォトリソグラフィにより所望のパターンを形成し、第一配線３ａをめっき法により形成する。
その後、余分なレジスト及びシード層をエッチングにより除去する。エッチングに関しては、エッチング溶液を用いた方法でもよく、また、プラズマを用いたドライエッチング法でもよい。 Next, as shown in FIG. 4B, a seed layer (not shown) is formed on the insulating resin layer 6 by, for example, sputtering or vapor deposition, and then the first wiring 3a is formed. As the seed layer, for example, copper, chromium, titanium, aluminum, titanium / tungsten alloy, nickel, gold or the like is used, and the thickness thereof is, for example, 10 to 100 nm.
Thereafter, a resist is applied, a desired pattern is formed by photolithography, and the first wiring 3a is formed by a plating method.
Thereafter, the excess resist and seed layer are removed by etching. As for etching, a method using an etching solution or a dry etching method using plasma may be used.

次に、図４（ｃ）に示すように、面状をなす頂上部を備えた円錐台状の樹脂ポストを、絶縁樹脂層６上に形成する。その形成方法に関しては、まず、スピンコート法、キャスティング法、ディスペンス法等により、絶縁樹脂層６上に絶縁樹脂を塗布・乾燥する。その後、フォトリソグラフィ技術を利用してパターニングする。その際、ポジ型レジストを用いることによって、樹脂ポスト５を円錐台状に形成することができる。
特に、樹脂ポスト５を、第一配線３ａと絶縁樹脂層６とにより生じる段差上に形成する場合、図５（ａ）に示すように樹脂ポスト５を形成した後、レジストを塗布して剥離層２１を形成する。その後、図５（ｂ）に示すように、該剥離層２１の上に例えばポリイミド等の樹脂層２２を塗布して加熱、硬化させた後、図５（ｃ）に示すようにＣＭＰにより平坦化を行う。その後、図５（ｄ）に示すように、有機溶剤等によるウェットエッチングにより、ポリイミド等の樹脂層２２ごと剥離層２１を除去して樹脂ポスト５の項上部を平坦、かつ絶縁樹脂層６と平行にすることが好ましい。 Next, as illustrated in FIG. 4C, a truncated cone-shaped resin post having a planar top is formed on the insulating resin layer 6. Regarding the formation method, first, an insulating resin is applied and dried on the insulating resin layer 6 by a spin coating method, a casting method, a dispensing method, or the like. Thereafter, patterning is performed using a photolithography technique. At this time, the resin post 5 can be formed in a truncated cone shape by using a positive resist.
In particular, when the resin post 5 is formed on a step formed by the first wiring 3a and the insulating resin layer 6, the resin post 5 is formed as shown in FIG. 21 is formed. Thereafter, as shown in FIG. 5B, a resin layer 22 such as polyimide is applied on the release layer 21, heated and cured, and then planarized by CMP as shown in FIG. 5C. I do. Thereafter, as shown in FIG. 5 (d), the release layer 21 is removed together with the resin layer 22 such as polyimide by wet etching using an organic solvent or the like, and the upper part of the resin post 5 is flat and parallel to the insulating resin layer 6. It is preferable to make it.

次に、図５（ｅ）に示すように、樹脂ポスト５の頂上部に配し、かつこの樹脂ポストの側面を通って絶縁樹脂層６上に延設される第二配線３ｂを形成する。まず、シード層（図示略）をスパッタ法や蒸着法により絶縁樹脂層６上または樹脂ポストの側面及び頂上部に形成する。その後、レジストを塗布し、フォトリソグラフィにより所望のパターンを形成し、めっき法により第二配線３ｂを形成する。また、樹脂ポストの頂上部に設けた第二配線３ｂは、はんだバンプとの濡れ性を向上させるため、例えば、Ｎｉ及びＡｕからなるめっき層を形成してもよい。   Next, as shown in FIG. 5E, a second wiring 3b is formed which is arranged on the top of the resin post 5 and extends on the insulating resin layer 6 through the side surface of the resin post. First, a seed layer (not shown) is formed on the insulating resin layer 6 or on the side surface and top of the resin post by sputtering or vapor deposition. Thereafter, a resist is applied, a desired pattern is formed by photolithography, and the second wiring 3b is formed by a plating method. Moreover, in order to improve the wettability with the solder bump, the second wiring 3b provided on the top of the resin post may be formed with a plating layer made of Ni and Au, for example.

以上で、本発明の半導体パッケージを製造することができる。また、必要に応じて樹脂ポスト５の頂上部に配した第二配線３ｂ上にはんだバンプを形成する（図示略）。その方法は、例えば、印刷法によりはんだペーストを載せ、リフロー処理によって溶解させてはんだバンプとする方法や、めっき方式、メタルジェット方式、はんだボールの搭載方式等が挙げられる。
はんだバンプ形成後、接合条件によっては、はんだバンプの高さを揃えるためのレベリングを行ってもよい。 With the above, the semiconductor package of the present invention can be manufactured. Further, solder bumps are formed on the second wiring 3b disposed on the top of the resin post 5 as necessary (not shown). Examples of the method include a method of placing a solder paste by a printing method and dissolving it by a reflow process to form a solder bump, a plating method, a metal jet method, a solder ball mounting method, and the like.
After forming the solder bumps, leveling may be performed to align the heights of the solder bumps depending on the joining conditions.

以上に説明したような半導体パッケージの製造方法において、樹脂ポスト平坦化プロセスにより、第一配線３ａまたは第一配線よりなる誘導素子４と絶縁樹脂層６とによって生じる段差上に、頂上部が平坦な樹脂ポスト５を形成することが可能となる。そのため、半導体基板１上に形成した第一配線３や誘導素子４の配置等に囚われることなく樹脂ポスト５及び樹脂ポスト５上にはんだバンプを形成することが可能となる。
また、絶縁樹脂層６と平行で、かつ、平坦な頂上部を有した樹脂ポスト５を形成することができるため、半導体基板１と配線基板とをフリップチップ接合する場合、両者を水平に接合することが可能となる。従って、電気的な接続不良や位置ずれ等を抑制することができ、接続信頼性の向上が図れる。 In the semiconductor package manufacturing method as described above, the top portion is flat on the step formed by the first wiring 3a or the inductive element 4 made of the first wiring and the insulating resin layer 6 by the resin post planarization process. The resin post 5 can be formed. Therefore, it is possible to form solder bumps on the resin post 5 and the resin post 5 without being restricted by the arrangement of the first wiring 3 and the induction element 4 formed on the semiconductor substrate 1.
In addition, since the resin post 5 parallel to the insulating resin layer 6 and having a flat top can be formed, when the semiconductor substrate 1 and the wiring substrate are flip-chip bonded, they are bonded horizontally. It becomes possible. Therefore, it is possible to suppress electrical connection failure and misalignment, and to improve connection reliability.

本発明は、半導体パッケージに適用でき、特に誘導素子や狭ピッチはんだバンプを必要とする半導体パッケージにおいて、誘導素子及びはんだバンプを自由度高く設計・形成することが可能となる。   The present invention can be applied to semiconductor packages. In particular, inductive elements and solder bumps can be designed and formed with a high degree of freedom in semiconductor packages that require inductive elements and narrow pitch solder bumps.

本発明における半導体パッケージの模式的な断面図である。It is typical sectional drawing of the semiconductor package in this invention. 本発明における半導体パッケージの模式図である。It is a schematic diagram of the semiconductor package in this invention. 本発明の第二実施形態に係る模式図である。It is a schematic diagram concerning a second embodiment of the present invention. 本発明における半導体パッケージの製造工程を模式的に示した第一断面工程図である。It is the 1st section process figure showing typically the manufacturing process of the semiconductor package in the present invention. 本発明における半導体パッケージの製造工程を模式的に示した第二断面工程図である。It is the 2nd section process figure showing typically the manufacturing process of the semiconductor package in the present invention.

符号の説明Explanation of symbols

１ 半導体基板、２ 電極、３ 配線、３ａ 第一配線、３ｂ 第二配線、４ 誘導素子、５ 樹脂ポスト、６ 絶縁樹脂層、７ はんだバンプ、１０ 半導体パッケージ。   DESCRIPTION OF SYMBOLS 1 Semiconductor substrate, 2 electrodes, 3 wiring, 3a 1st wiring, 3b 2nd wiring, 4 induction element, 5 resin post, 6 insulating resin layer, 7 solder bump, 10 semiconductor package.

Claims (4)

半導体基板、前記半導体基板の一面に配された絶縁樹脂層、前記絶縁樹脂層上に配された樹脂ポスト、前記絶縁樹脂層上にあって、一部が前記樹脂ポスト内部を通過するように配された第一配線、及び一端が前記樹脂ポストの頂面にあり、他端が前記絶縁樹脂層の上面に延設された第二配線、を少なくとも備え、前記第一配線と前記第二配線が非接触状態にあることを特徴とする半導体パッケージ。   A semiconductor substrate, an insulating resin layer disposed on one surface of the semiconductor substrate, a resin post disposed on the insulating resin layer, and disposed on the insulating resin layer so that a part thereof passes through the resin post. The first wiring and the second wiring having one end on the top surface of the resin post and the other end extending on the top surface of the insulating resin layer, wherein the first wiring and the second wiring are A semiconductor package characterized by being in a non-contact state. 前記第一配線の一部と前記第二配線の一端とが略平行に配されていることを特徴とする請求項１に記載の半導体パッケージ。   2. The semiconductor package according to claim 1, wherein a part of the first wiring and one end of the second wiring are arranged substantially in parallel. 前記第二配線を複数備え、前記樹脂ポストの頂面において、少なくとも１つのはんだバンプがそれぞれの前記第二配線の一端に載置されていることを特徴とする請求項２に記載の半導体パッケージ。   3. The semiconductor package according to claim 2, wherein a plurality of the second wirings are provided, and at least one solder bump is placed on one end of each of the second wirings on the top surface of the resin post. 半導体基板、前記半導体基板の一面に配された絶縁樹脂層、前記絶縁樹脂層上に配された樹脂ポスト、前記絶縁樹脂層上にあって、一部が前記樹脂ポスト内部を通過するように配された第一配線、及び一端が前記樹脂ポストの頂面にあり、他端が前記絶縁樹脂層の上面に延設された第二配線、を少なくとも備え、前記第一配線と前記第二配線が非接触状態にある半導体パッケージの製造方法であって、
前記絶縁樹脂層、前記第一配線、及び前記樹脂ポストをレジストで覆う工程、
前記樹脂ポストの頂面が埋まるように、前記レジスト上に樹脂を形成する工程、
前記樹脂を削り、前記樹脂ポストの頂面を平坦化する工程、
及び前記樹脂及び前記レジストを除去する工程、を少なくとも備えたことを特徴とする半導体パッケージの製造方法。 A semiconductor substrate, an insulating resin layer disposed on one surface of the semiconductor substrate, a resin post disposed on the insulating resin layer, and disposed on the insulating resin layer so that a part thereof passes through the resin post. The first wiring and the second wiring having one end on the top surface of the resin post and the other end extending on the top surface of the insulating resin layer, wherein the first wiring and the second wiring are A method of manufacturing a semiconductor package in a non-contact state,
Covering the insulating resin layer, the first wiring, and the resin post with a resist;
Forming a resin on the resist so that the top surface of the resin post is filled;
Scraping the resin, flattening the top surface of the resin post,
And a step of removing the resin and the resist. A method for manufacturing a semiconductor package, comprising:
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