JP2009092421A - Ic tester - Google Patents

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Hironao Hatsutori
浩直 服部
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Yokogawa Electric Corp
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Yokogawa Electric Corp
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an IC tester capable of grasping intuitively and precisely a changing tendency of measurement results such as a fail rate following a change of a measuring condition parameter. <P>SOLUTION: The IC tester with a shmoo function wherein measurement is performed while changing a first parameter and a second parameter in a measuring condition to a measuring object IC, and measurement results of the measuring object IC in each parameter condition is displayed in a graph form by taking one parameter on the X-axis and the other parameter on the Y-axis, is constituted so that a plurality of measurement results of the measuring object IC are displayed stereoscopically in a three-dimensional graph form. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、ＩＣテスタに関し、詳しくは、測定データ表示の改善に関するものである。   The present invention relates to an IC tester, and more particularly to an improvement in measurement data display.

ＩＣテスタの機能のひとつに、測定対象ＩＣに対する測定条件の第１パラメータと第２パラメータを変化させながら測定を行い、一方のパラメータをＸ軸にとり他方のパラメータをＹ軸にとって、各パラメータ条件における測定対象ＩＣの良否判定結果をグラフ形式で表示するシュムー機能がある。   One of the functions of the IC tester is to perform measurement while changing the first parameter and the second parameter of the measurement condition for the IC to be measured, with one parameter on the X axis and the other parameter on the Y axis. There is a shmoo function for displaying the pass / fail judgment result of the target IC in a graph format.

図４はシュムー機能を有する従来のＩＣテスタの構成例を示すブロック図である。図４において、操作端末１０はＩＣテスタ本体２０を操作制御するものであり、操作部１１と表示部１２が設けられている。   FIG. 4 is a block diagram showing a configuration example of a conventional IC tester having a shmoo function. In FIG. 4, the operation terminal 10 controls the operation of the IC tester main body 20, and is provided with an operation unit 11 and a display unit 12.

ＩＣテスタ本体２０は、操作端末１０から設定される測定条件に基づき測定対象ＩＣ３０に対して良否判定するための測定を行い、良否判定の結果を操作端末１０の表示部１２にグラフ形式で表示する。   The IC tester main body 20 performs measurement for determining pass / fail for the measurement target IC 30 based on the measurement conditions set from the operation terminal 10 and displays the result of pass / fail determination on the display unit 12 of the operation terminal 10 in a graph format. .

ＩＣテスタ本体２０において、測定信号発生部２１は、測定対象ＩＣ３０の入力端子に入力する測定信号を出力する。測定部２２は、測定対象ＩＣ３０から測定信号に対応して出力される出力信号Ｓｉｎの立ち上がりや立ち下がりレベル変化点を、コンパレータの閾値やラッチ回路のラッチクロックの遅延時間を変えながら測定し、それらの測定結果に基づき測定対象ＩＣ３０の良否判定を行う。   In the IC tester body 20, the measurement signal generator 21 outputs a measurement signal that is input to the input terminal of the measurement target IC 30. The measurement unit 22 measures rising and falling level change points of the output signal Sin output in response to the measurement signal from the measurement target IC 30 while changing the threshold value of the comparator and the delay time of the latch clock of the latch circuit. On the basis of the measurement result, the quality of the measurement target IC 30 is determined.

図５は図４の測定部２２を含む回路例図である。コンパレータ２２ｃの非反転入力端子には測定対象ＩＣ３０の出力信号Ｓｉｎが入力され、反転入力端子には閾値電源２２ｄが接続されている。第２パラメータ設定部２２ｂは、たとえば閾値電源２２ｄの出力電圧Ｖｔｈを所定の電圧間隔で可変設定する。コンパレータ２２ｃの出力信号はラッチ回路２２ｅに入力され、遅延回路２２ｆで所定時間Ｔｄ遅延された同期クロックＣＬＫよりなるラッチクロックＳＣＬＫでラッチされる。第１パラメータ設定部２２ａは、たとえば遅延回路２２ｆの遅延時間Ｔｄを所定の時間間隔で可変設定する。データ格納部２３は、ラッチ回路２２ｅから逐次出力されるＨまたはＬの出力データＳｏｕｔを格納する。   FIG. 5 is a circuit example diagram including the measurement unit 22 of FIG. The output signal Sin of the measurement target IC 30 is input to the non-inverting input terminal of the comparator 22c, and the threshold power supply 22d is connected to the inverting input terminal. For example, the second parameter setting unit 22b variably sets the output voltage Vth of the threshold power supply 22d at a predetermined voltage interval. The output signal of the comparator 22c is input to the latch circuit 22e, and is latched by the latch clock SCLK composed of the synchronous clock CLK delayed by a predetermined time Td by the delay circuit 22f. For example, the first parameter setting unit 22a variably sets the delay time Td of the delay circuit 22f at a predetermined time interval. The data storage unit 23 stores H or L output data Sout sequentially output from the latch circuit 22e.

再び図４において、シュムー画像生成部２４は、このようにして得られたデータを、たとえば図６に示すように、Ｘ軸に第２パラメータ設定部２２ｂで可変設定される遅延時間Ｔｄをとり、Ｙ軸に第１パラメータ設定部２２ａで可変設定される閾値Ｖｔｈをとって２次元配列化したシュムー画像を生成する。ここで、斜線をつけたマス目は不良(Ｆａｉｌ)判定を示し、無地のマス目は良(Ｐａｓｓ)判定を示している。このようなシュムー画像を、複数個の測定対象ＩＣ３０それぞれについて生成し、データ格納部２３に格納する。   In FIG. 4 again, the shmoo image generation unit 24 takes the delay time Td variably set by the second parameter setting unit 22b on the X axis as shown in FIG. The threshold value Vth variably set by the first parameter setting unit 22a is taken on the Y axis to generate a two-dimensional array of shmoo images. Here, the hatched grids indicate failure (Fail) determination, and the plain grids indicate pass (Pass) determination. Such a shmoo image is generated for each of the plurality of measurement target ICs 30 and stored in the data storage unit 23.

シュムー画像合成部２５は、これら複数個の測定対象ＩＣ３０それぞれのシュムー画像を重ね合わせて合成する。これにより、重ね合わされた各マス目の良否の度合いが、斜線部の濃淡で表される。   The shmoo image combining unit 25 combines the shmoo images of each of the plurality of measurement target ICs 30 in a superimposed manner. As a result, the degree of quality of each of the overlapped squares is represented by the shading of the shaded portion.

フェイル率演算部２６は、データ格納部２３に格納されたラッチ回路２２ｅのＨまたはＬの出力データＳｏｕｔに基づき、重ね合わされた複数個の測定対象ＩＣ３０それぞれのシュムー画像の各マス目についてフェイルになる確率を求め、これらの演算結果をデータ格納部２３に格納する。   The fail rate calculation unit 26 fails for each square of the shmoo image of each of the plurality of measurement target ICs 30 based on the H or L output data Sout of the latch circuit 22e stored in the data storage unit 23. The probabilities are obtained, and these calculation results are stored in the data storage unit 23.

合成画像表示処理部２７は、フェイル率演算部２６のマス目毎のフェイル率演算結果の数値を、図７に示すように２次元的なマトリクスとして表示するための画像を生成し、操作端末１０の表示部１２に表示する。   The composite image display processing unit 27 generates an image for displaying the numerical value of the fail rate calculation result for each square of the fail rate calculation unit 26 as a two-dimensional matrix as shown in FIG. Is displayed on the display unit 12.

特許文献１にはＩＣテスタにおけるシュムープロットについて記載されている。   Patent Document 1 describes a shmoo plot in an IC tester.

特開２００３−３１５４１８号公報JP 2003-315418 A

しかし、マス目毎のフェイル率演算結果の数値を図７のように２次元的なマトリクスで表示する表示形態では、測定条件パラメータの変化に伴うフェイル率の変化傾向を直観的に把握することは困難である。   However, in the display form in which the numerical value of the fail rate calculation result for each square is displayed in a two-dimensional matrix as shown in FIG. 7, it is intuitively possible to grasp the change tendency of the fail rate with the change of the measurement condition parameter. Have difficulty.

本発明は、このような課題を解決するものであり、その目的は、測定条件パラメータの変化に伴うフェイル率などの測定結果の変化傾向を直観的かつ的確に把握できるＩＣテスタを実現することにある。   The present invention solves such a problem, and an object of the present invention is to realize an IC tester that can intuitively and accurately grasp a change tendency of a measurement result such as a fail rate accompanying a change in a measurement condition parameter. is there.

このような課題を達成するために、本発明のうち請求項１記載の発明は、測定対象ＩＣに対する測定条件の第１パラメータと第２パラメータを変化させながら測定を行い、一方のパラメータをＸ軸にとり他方のパラメータをＹ軸にとって、各パラメータ条件における測定対象ＩＣの測定結果をグラフ形式で表示するシュムー機能を備えたＩＣテスタにおいて、複数個の測定対象ＩＣの測定結果を、３次元のグラフ形式で立体的に表示するように構成されたことを特徴とする。   In order to achieve such a problem, the invention according to claim 1 of the present invention performs measurement while changing the first parameter and the second parameter of the measurement condition for the measurement target IC, and sets one parameter as the X axis. In the IC tester having a shmoo function for displaying the measurement results of the measurement target ICs in each parameter condition in a graph format with the other parameter as the Y axis, the measurement results of a plurality of measurement target ICs are displayed in a three-dimensional graph format. It is characterized by being configured to display in three dimensions.

請求項２記載の発明は、請求項１記載のＩＣテスタにおいて、前記第１パラメータと第２パラメータは、一方のパラメータが測定対象ＩＣの出力信号を測定するコンパレータに入力される閾値電圧であり、他方のパラメータがコンパレータの出力信号をラッチするラッチ回路のラッチクロックに与えられる遅延時間であることを特徴とする。   According to a second aspect of the present invention, in the IC tester according to the first aspect, the first parameter and the second parameter are threshold voltages that are input to a comparator that measures one of the output signals of the measurement target IC. The other parameter is a delay time given to the latch clock of the latch circuit that latches the output signal of the comparator.

請求項３記載の発明は、請求項１または請求項２記載のＩＣテスタにおいて、前記測定結果は、測定対象ＩＣがフェイルになるフェイル率またはパスになるパス率であることを特徴とする。   According to a third aspect of the present invention, in the IC tester according to the first or second aspect, the measurement result is a fail rate at which the measurement target IC fails or a pass rate at which a pass occurs.

請求項４記載の発明は、請求項１から請求項４のいずれかに記載のＩＣテスタにおいて、前記３次元のグラフ形式の一部を、Ｘ軸またはＹ軸の所望のパラメータで切り出し表示することを特徴とする。   According to a fourth aspect of the present invention, in the IC tester according to any one of the first to fourth aspects, a part of the three-dimensional graph format is clipped and displayed with desired parameters of the X axis or the Y axis. It is characterized by.

本発明によれば、測定条件パラメータの変化に伴うフェイル率やパス率などの測定結果の変化傾向を、立体的な３次元のグラフにより、直観的かつ的確に把握できるＩＣテスタを実現できる。   According to the present invention, it is possible to realize an IC tester capable of intuitively and accurately grasping a change tendency of measurement results such as a fail rate and a pass rate due to a change in measurement condition parameters, using a three-dimensional three-dimensional graph.

以下、本発明について、図面を用いて詳細に説明する。図１は本発明の一実施例を示すブロック図であり、図４と共通する部分には同一の符号を付けている。図１において、ＩＣテスタ本体２０には、図４の構成の他に、合成画像立体表示処理部２８と立体表示切り出し部２９を設けている。   Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention, and the same reference numerals are given to portions common to FIG. In FIG. 1, the IC tester body 20 is provided with a composite image stereoscopic display processing unit 28 and a stereoscopic display clipping unit 29 in addition to the configuration of FIG. 4.

図１の構成において、測定信号発生部２１から合成画像表示処理部２７までは図４と同様に動作し、図２（Ａ）に示すように、フェイル率演算部２６のマス目毎のフェイル率演算結果の数値を２次元的なマトリクスで表示するための画像を生成する。   In the configuration of FIG. 1, the measurement signal generation unit 21 to the composite image display processing unit 27 operate in the same manner as in FIG. 4, and as shown in FIG. 2A, the fail rate for each square of the fail rate calculation unit 26. An image for displaying the numerical value of the calculation result in a two-dimensional matrix is generated.

そして、合成画像立体表示処理部２８は、図２（Ｂ）に示すように、図２（Ａ）に示すフェイル率演算部２６のマス目毎のフェイル率演算結果の数値を、３次元のグラフ形式で立体的に表示するように演算処理して画像を生成し、操作端末１０の表示部１２に表示する。図２（Ｂ）の例では、図２（Ａ）に２次元的なマトリクスで示されている０〜１００％までの２５％のマス目毎のフェイル率演算結果を、棒グラフで表示している。   Then, as shown in FIG. 2B, the composite image stereoscopic display processing unit 28 displays the numerical value of the fail rate calculation result for each square of the fail rate calculation unit 26 shown in FIG. An image is generated by arithmetic processing so as to be displayed in a three-dimensional form, and is displayed on the display unit 12 of the operation terminal 10. In the example of FIG. 2B, the fail rate calculation results for each 25% square from 0 to 100% shown in the two-dimensional matrix in FIG. 2A are displayed as a bar graph. .

このように、マス目毎のフェイル率演算結果の数値を３次元のグラフ形式で立体的に表示することにより、測定条件の各パラメータの設定と測定結果の値の大きさの関係や、測定結果の傾向を、たとえば棒グラフの高低表示に基づき、視覚を通して直観的かつ的確に把握できる。   Thus, by displaying the numerical value of the fail rate calculation result for each square in a three-dimensional graph format, the relationship between the setting of each parameter of the measurement condition and the magnitude of the value of the measurement result, the measurement result Can be grasped intuitively and accurately through vision based on, for example, the level display of a bar graph.

立体表示切り出し部２９は、図３に示すように、３次元のグラフ形式の一部を、Ｘ軸またはＹ軸の所望のパラメータで切り出して、操作端末１０の表示部１２に表示する。   As shown in FIG. 3, the stereoscopic display cutout unit 29 cuts out a part of the three-dimensional graph format with a desired parameter of the X axis or the Y axis and displays it on the display unit 12 of the operation terminal 10.

これにより、注目したい特定の測定条件パラメータにおける測定結果群を抜き出して表示することができ、それらの測定結果の傾向などの解析を容易に行うことができる。なお立体表示切り出し部２９は、必要に応じて設けるようにしてもよい。   Thereby, it is possible to extract and display a measurement result group for a specific measurement condition parameter to be noticed, and to easily analyze the tendency of the measurement result. Note that the stereoscopic display cutout unit 29 may be provided as necessary.

なお、上記実施例では、測定対象ＩＣの出力信号をコンパレータで測定してラッチ回路にラッチし、その測定結果をシュムー表示する例について説明したが、これに限るものではなく、測定結果をシュムー表示する各種の測定にも適用できる。   In the above embodiment, the example in which the output signal of the measurement target IC is measured by the comparator and latched in the latch circuit and the measurement result is displayed in a smooth display is described. However, the present invention is not limited to this, and the measurement result is displayed in the smooth display. It can also be applied to various measurements.

以上説明したように、本発明によれば、測定条件パラメータの変化に伴うフェイル率やパス率などの測定結果の変化傾向を、立体的な３次元のグラフにより、直観的かつ的確に把握できるＩＣテスタが実現できる。   As described above, according to the present invention, an IC that can intuitively and accurately grasp a change tendency of measurement results such as a fail rate and a pass rate due to a change in measurement condition parameters by using a three-dimensional three-dimensional graph. A tester can be realized.

本発明の一実施例を示すブロック図である。It is a block diagram which shows one Example of this invention. 図１の動作説明図である。It is operation | movement explanatory drawing of FIG. 本発明の他の実施例の動作説明図である。It is operation | movement explanatory drawing of the other Example of this invention. 従来のＩＣテスタの構成例を示すブロック図である。It is a block diagram which shows the structural example of the conventional IC tester. 図４の測定部２２を含む回路例図である。FIG. 5 is a circuit example diagram including a measurement unit 22 in FIG. 4. 図４の動作説明図である。It is operation | movement explanatory drawing of FIG. 図４の動作説明図である。It is operation | movement explanatory drawing of FIG.

符号の説明Explanation of symbols

１０ 操作端末
１１ 操作部
１２ 表示部
２０ ＩＣテスタ本体
２１ 測定信号発生部
２２ 測定部
２２ａ 第１パラメータ設定部
２２ｂ 第２パラメータ設定部
２２ｃ コンパレータ
２２ｄ 閾値電源
２２ｅ ラッチ回路
２２ｆ 遅延回路
２３ データ格納部
２４ シュムー画像生成部
２５ シュムー画像合成部
２６ フェイル率演算部
２７ 合成画像表示処理部
２８ 合成画像立体表示処理部
２９ 立体表示切り出し部
３０ 測定対象ＩＣ DESCRIPTION OF SYMBOLS 10 Operation terminal 11 Operation part 12 Display part 20 IC tester main body 21 Measurement signal generation part 22 Measurement part 22a 1st parameter setting part 22b 2nd parameter setting part 22c Comparator 22d Threshold power supply 22e Latch circuit 22f Delay circuit 23 Data storage part 24 Shmoo Image generation unit 25 Shmoo image synthesis unit 26 Fail rate calculation unit 27 Composite image display processing unit 28 Composite image stereoscopic display processing unit 29 Stereo display clipping unit 30 Measurement target IC

Claims (4)

測定対象ＩＣに対する測定条件の第１パラメータと第２パラメータを変化させながら測定を行い、一方のパラメータをＸ軸にとり他方のパラメータをＹ軸にとって、各パラメータ条件における測定対象ＩＣの測定結果をグラフ形式で表示するシュムー機能を備えたＩＣテスタにおいて、
複数個の測定対象ＩＣの測定結果を、３次元のグラフ形式で立体的に表示するように構成されたことを特徴とするＩＣテスタ。 Measurement is performed while changing the first parameter and the second parameter of the measurement condition for the measurement target IC. One parameter is set to the X axis and the other parameter is set to the Y axis. In IC tester with shmoo function to display
An IC tester configured to three-dimensionally display measurement results of a plurality of measurement target ICs in a three-dimensional graph format. 前記第１パラメータと第２パラメータは、一方のパラメータが測定対象ＩＣの出力信号を測定するコンパレータに入力される閾値電圧であり、他方のパラメータがコンパレータの出力信号をラッチするラッチ回路のラッチクロックに与えられる遅延時間であることを特徴とする請求項１記載のＩＣテスタ。   In the first parameter and the second parameter, one parameter is a threshold voltage input to a comparator that measures the output signal of the measurement target IC, and the other parameter is a latch clock of a latch circuit that latches the output signal of the comparator. 2. The IC tester according to claim 1, wherein the delay time is given. 前記測定結果は、測定対象ＩＣがフェイルになるフェイル率またはパスになるパス率であることを特徴とする請求項１または請求項２記載のＩＣテスタ。   3. The IC tester according to claim 1, wherein the measurement result is a fail rate at which the measurement target IC becomes a fail or a pass rate at which the measurement target IC becomes a pass. 前記３次元のグラフ形式の一部を、Ｘ軸またはＹ軸の所望のパラメータで切り出し表示することを特徴とする請求項１から請求項４のいずれかに記載のＩＣテスタ。   5. The IC tester according to claim 1, wherein a part of the three-dimensional graph format is cut out and displayed with a desired parameter of the X axis or the Y axis.
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