JP2009075193A - Encrypting apparatus and electronic device - Google Patents
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Abstract
Description
本発明は、暗号化装置および電子機器に関する。 The present invention relates to an encryption device and an electronic device.
いわゆる複合機などの電子機器の内部には、データ処理を行う様々な装置、機能ユニットまたはモジュールが内蔵されている。これらの装置間のデータの受け渡しは、例えばＰＣＩ（Peripheral Components Interconnect）バスを介して行われる。ＰＣＩバスは標準化された規格に従ったバスであるため、バスアナライザによりデータを盗聴されるおそれがある。データの盗聴を防ぐためには、暗号化技術が用いられる。例えば特許文献１は、複数の暗号鍵からデータの単位であるブロック毎にある１つの鍵を選択して暗号化する技術を開示している。
本発明は、データおよびデータの記憶位置を示す位置情報が時分割により配列されたデータ信号を、接続される装置によらずに暗号化する技術を提供する。 The present invention provides a technique for encrypting a data signal in which position information indicating data and a storage position of the data is arranged in a time division manner, regardless of a connected device.
上述の課題を解決するため、本発明は、データおよび前記データの記憶位置を示す位置情報が時分割により配列されたデータ信号を、ある装置からある信号線を介して入力する第１のポートと、前記第１のポートから入力されたデータ信号を暗号化して出力する暗号化手段と、伝送路を構成する複数の信号線のうち少なくとも１つの信号線に接続され、前記暗号化手段により出力されたデータ信号を少なくとも前記１つの信号線に出力する第２のポートとを有する暗号化装置を提供する。 In order to solve the above-described problem, the present invention provides a first port for inputting data and a data signal in which position information indicating the storage position of the data is arranged in a time division manner from a certain device via a certain signal line. An encryption unit that encrypts and outputs a data signal input from the first port; and is connected to at least one signal line among a plurality of signal lines constituting a transmission path, and is output by the encryption unit. And a second port for outputting at least one data signal to the one signal line.
好ましい態様において、この暗号化装置は、前記第１のポートおよび前記第２のポートが双方向のポートであり、前記第１のポートおよび前記第２のポートの少なくともいずれか一方に入力された信号に基づいて前記データ信号の伝送方向を制御する伝送方向制御手段を有し、前記第１のポートおよび前記第２のポートが、前記伝送方向制御手段により制御された方向に信号を伝送してもよい。 In a preferred aspect, in this encryption apparatus, the first port and the second port are bidirectional ports, and a signal input to at least one of the first port and the second port Based on the transmission direction control means for controlling the transmission direction of the data signal, even if the first port and the second port transmit the signal in the direction controlled by the transmission direction control means. Good.
別の好ましい態様において、この暗号化装置は、前記データの伝送を制御する制御信号を、前記装置との間で別の信号線を介して入力または出力する第３のポートと、前記伝送路との間で、前記制御信号を入力または出力する第４のポートと、前記第３のポートおよび前記第４のポートの少なくともいずれか１つのポートに入力された信号に基づいて前記データ信号および前記制御信号の伝送方向を制御する伝送方向制御手段とを有し、前記第１のポート、前記第２のポート、前記第３のポートおよび前記第４のポートが、前記伝送方向制御手段により制御された方向に信号を伝送してもよい。 In another preferred embodiment, the encryption device includes a third port for inputting or outputting a control signal for controlling transmission of the data to the device via another signal line, and the transmission path. The data signal and the control based on a signal input to at least one of the third port and the fourth port, and a fourth port for inputting or outputting the control signal between A transmission direction control means for controlling the transmission direction of the signal, wherein the first port, the second port, the third port, and the fourth port are controlled by the transmission direction control means. A signal may be transmitted in the direction.
さらに別の好ましい態様において、この暗号化装置は、前記暗号化装置が、クロック信号により規定されるサイクルに従って動作し、前記暗号化手段が、前記クロック信号による単一のサイクル内で前記データ信号を暗号化してもよい。 In still another preferred embodiment, the encryption device is configured such that the encryption device operates according to a cycle defined by a clock signal, and the encryption means transmits the data signal within a single cycle based on the clock signal. It may be encrypted.
さらに別の好ましい態様において、この暗号化装置は、前記暗号化装置が、クロック信号により規定されるサイクルに従って動作し、前記暗号化手段が、前記クロック信号による連続する複数のサイクルで前記データ信号を暗号化し、前記暗号化手段により暗号化処理と同期するように前記制御信号の出力タイミングを調整するタイミング調整手段を有してもよい。 In still another preferred aspect, the encryption device is configured such that the encryption device operates according to a cycle defined by a clock signal, and the encryption unit outputs the data signal in a plurality of consecutive cycles based on the clock signal. You may have a timing adjustment means which encrypts and adjusts the output timing of the said control signal so that it may synchronize with an encryption process by the said encryption means.
また、本発明は、前記装置と、前記伝送路と、前記装置と前記伝送路との間に配置され、前記データ信号を暗号化する請求項１記載の暗号化装置とを有する電子機器を提供する。
According to another aspect of the present invention, there is provided an electronic apparatus including the device, the transmission line, and the encryption device according to
請求項１記載の発明によれば、データおよび前記データの記憶位置を示す位置情報が時分割により配列されたデータ信号が暗号化される。
請求項２記載の発明によれば、第１のポートおよび第２のポートの少なくともいずれか一方に入力された信号に基づいて信号の伝送方向が制御される。
請求項３記載の発明によれば、記第１〜第４のポートの少なくともいずれか１つのポートに入力された信号に基づいてデータ信号および制御信号の伝送方向が制御される。
請求項４記載の発明によれば、データ信号は、クロック信号による単一のサイクル内で暗号化される。
請求項５記載の発明によれば、複数サイクルでデータ信号を暗号化する場合に、暗号化処理と同期するように制御信号の出力タイミングが調整される。
請求項６記載の発明によれば、データおよび前記データの記憶位置を示す位置情報が時分割により配列されたデータ信号が暗号化される。
According to the first aspect of the present invention, the data signal in which the data and the position information indicating the storage position of the data are arranged by time division is encrypted.
According to the invention described in
According to the third aspect of the present invention, the transmission direction of the data signal and the control signal is controlled based on the signal input to at least one of the first to fourth ports.
According to the invention of
According to the fifth aspect of the present invention, when the data signal is encrypted in a plurality of cycles, the output timing of the control signal is adjusted so as to be synchronized with the encryption process.
According to the sixth aspect of the invention, the data signal in which the data and the position information indicating the storage position of the data are arranged by time division is encrypted.
１．第１実施形態
１−１．構成
図１は、第１実施形態に係るＰＣＩ暗号化システム１の構成を示す図である。ＰＣＩ暗号化システム１は、ある装置と、ＰＣＩバスとの間で入出力される信号を暗号化するものである。本実施形態において、ＰＣＩ暗号化システム１は、複合機を構成する要素である。複合機とは、プリンタ機能、ファクシミリ送受信機能、コピー機能、およびスキャナ機能など複数の機能を有する電子機器をいう。ＰＣＩ暗号化システム１は、複数のＰＣＩ装置１０、複数の暗号化装置２０およびＰＣＩバス３０を有する。以下、複数のＰＣＩ装置１０を区別する必要があるときは、ＰＣＩ装置１０ａ、ＰＣＩ装置１０ｂ、ＰＣＩ装置１０ｃ…、のように添字を用いて区別する。暗号化装置２０およびその構成要素についても同様である。
1. First embodiment 1-1. Configuration FIG. 1 is a diagram showing a configuration of a
なおＰＣＩ暗号化システム１は、クロック信号（信号線は図示略）により示されるタイミングに基づいて定められる単位時間（以下この単位時間を「ＰＣＩサイクル」という）を基準として動作する。
The
ＰＣＩ装置１０は、ＰＣＩ規格に従ったデータ伝送を行う装置である。ＰＣＩ装置１０は、例えば、ＨＤＤ（Hard Disk Drive）等の記憶装置、無線通信インターフェースまたはＬＡＮ（Local Area Network）アダプタである。
The
ＰＣＩバス３０は、ＰＣＩ規格に従った伝送路である。ＰＣＩバス３０は、複数の信号線を有する。なお、図１はシステム構成を簡略化して示す図であるので、描かれている線の数と実際の信号線の数は必ずしも一致しない。また、図面が煩雑になるのを防ぐため、図１では、ＰＣＩバスの信号線のうち一部のみを示している。ＰＣＩバスにおいて、信号線は大きくアドレス・データ・バスとＰＣＩ制御バスに分類される。アドレス・データ・バスは、アドレス、データおよびこれらに関連する情報を含む信号を転送する信号線である。ＰＣＩ制御バスは、データの読み書きなどＰＣＩシステムの動作を制御する信号を転送する信号線である。アドレス・データ・バスは、信号ＡＤ、ＣＢＥ、ＰＡＲ等を転送する。ＰＣＩ制御バスは、信号ＦＲＡＭＥ、ＩＲＤＹ、ＴＲＤＹ、ＤＥＶＳＥＬ等を転送する。なお図１において記号ＣＢＥ、ＦＲＡＭＥ、ＩＲＤＹが１本の線の上に記載されているが、これはこれら３つの信号が単一の信号線により転送されることを意味するものではない。なお、以下の説明において、信号ＡＤを転送する信号線を「信号線ＡＤ」と、その信号線を伝送する信号と同じ符号を用いて表す。
The
信号ＡＤは、アドレスおよびデータが時分割で配列された信号である。ＰＣＩバスでは、３２本の信号線がアドレス・データ・バスとして用いられる。すなわち、アドレス・バスとデータ・バスは、同一の信号線のセットが用いられる。ひとつのデータ転送トランザクションの中には、最初にアドレス・フェーズがあり、続けて一つまたは複数のデータ・フェーズがある。アドレス・フェーズにおいては、３２本の信号線を用いてアドレス情報が送られる。データ・フェーズにおいては、この３２本の信号線を用いてデータが転送される。 The signal AD is a signal in which addresses and data are arranged in a time division manner. In the PCI bus, 32 signal lines are used as an address data bus. That is, the same set of signal lines is used for the address bus and the data bus. Within a data transfer transaction, there is an address phase first, followed by one or more data phases. In the address phase, address information is sent using 32 signal lines. In the data phase, data is transferred using these 32 signal lines.
信号ＣＢＥは、バス・コマンドおよびバイト・イネーブルが時分割で配列された信号である。ＰＣＩバスでは、４本の信号線がコマンド・バイト・イネーブル・バスとして用いられる。アドレス・フェーズにおいて、信号ＣＢＥはバス・コマンドとして用いられる。すなわち、イニシエータは、この４本の信号線をドライブすることにより、メモリアクセスがＩ／Ｏアクセスかコンフィグレーションアクセスか、あるいは、リードかライトか、などを指定する。なお、「イニシエータ」とはＰＣＩバス上で命令を出す装置をいう。逆に命令を受ける装置を「ターゲット」という。また、データ・フェーズにおいて、信号ＣＢＥはバイト・イネーブルとして用いられる。すなわち、イニシエータは、この４本の信号線をドライブすることにより、３２本のＡＤ信号線のうち、どのバイトレーン（byte lane）を使用するのかを指定する。 The signal CBE is a signal in which bus commands and byte enables are arranged in a time division manner. In the PCI bus, four signal lines are used as a command byte enable bus. In the address phase, signal CBE is used as a bus command. That is, the initiator drives these four signal lines to specify whether the memory access is I / O access or configuration access, or read or write. An “initiator” is a device that issues a command on the PCI bus. Conversely, a device that receives a command is called a “target”. In the data phase, the signal CBE is used as a byte enable. That is, the initiator specifies which byte lane to use among the 32 AD signal lines by driving these four signal lines.
信号ＰＡＲは、バスを介してやり取りされるアドレス、データなどが正しく伝わっているかをイニシエータおよびターゲットの間で確認する信号である。ＰＣＩバスにおいて、バスはメモリ・パリティではなくバス・パリティである。イニシエータは信号ＰＡＲを正しい値にドライブする必要がある。ターゲットは、必要に応じてパリティチェックを行う。 The signal PAR is a signal for confirming whether the address and data exchanged via the bus are correctly transmitted between the initiator and the target. In the PCI bus, the bus is not a memory parity but a bus parity. The initiator needs to drive the signal PAR to the correct value. The target performs a parity check as necessary.
信号ＦＲＡＭＥは、イニシエータによってドライブされ、バス・サイクルが実行されていることを示す信号である。信号ＦＲＡＭＥがアサートされたときにサイクルが始まる。信号ＦＲＡＭＥがディアサートされたとき、次のデータ転送フェーズがそのトランザクションの最後のデータ転送であることを示す。なお「アサート」とは信号が有効になることを意味する。 The signal FRAME is driven by the initiator and indicates that a bus cycle is being executed. The cycle begins when signal FRAME is asserted. When signal FRAME is deasserted, it indicates that the next data transfer phase is the last data transfer of the transaction. Note that “assert” means that the signal becomes valid.
信号ＩＲＤＹは、イニシエータによってドライブされ、イニシエータがデータ転送可能な状態にあることを示す信号である。信号ＴＲＤＹは、ターゲットによってドライブされ、ターゲットがデータ転送可能な状態にあることを示す信号である。信号ＩＲＤＹおよびＴＲＤＹが両方アサートされている状態で、リード／ライト・データの転送が行われる。信号ＩＲＤＹおよびＴＲＤＹが両方ディアサートされているときは、バス・アイドル状態、すなわち、バス・サイクルが実行されていない状態と定義される。 The signal IRDY is a signal that is driven by the initiator and indicates that the initiator is ready for data transfer. The signal TRDY is driven by the target and indicates that the target is ready for data transfer. Transfer of read / write data is performed in a state where the signals IRDY and TRDY are both asserted. When both signals IRDY and TRDY are deasserted, it is defined as a bus idle state, i.e. a state in which no bus cycle is executed.
信号ＤＥＶＳＥＬは、ターゲットによってドライブされ、バス・アクセスに対する応答を示す信号である。あるバス・サイクルにおいて、信号ＤＥＶＳＥＬをアサートできる装置はバス上で一つだけである。規定時間（例えば４クロック）以内に信号ＤＥＶＳＥＬがアサートされなかった場合、イニシエータはそのサイクルをアボートする。なお、「アボート」とは、処理を行わないことを意味する。 The signal DEVSEL is driven by the target and indicates a response to bus access. Only one device on the bus can assert signal DEVSEL in a bus cycle. If the signal DEVSEL is not asserted within a specified time (eg, 4 clocks), the initiator aborts the cycle. “Abort” means that no processing is performed.
図２は、暗号化装置２０の構成を示す図である。ＩＯ２０１は、ＰＣＩ装置１０との間で信号ＡＤの入出力を行う入出力ポートである。ＩＯ２０１は、ＰＣＩ装置１０から暗号化装置２０へ、または、暗号化装置２０からＰＣＩ装置１０へ信号の転送を行う双方向のポートである。暗号化部２０２は、ＩＯ２０１から出力された信号ＡＤ、すなわち、ＰＣＩ装置１０から出力された信号ＡＤを暗号化する。暗号化部２０２は、暗号化された信号ＡＤをＩＯ２０４に出力する回路である。ＩＯ２０４は、ＰＣＩバス３０との間で信号ＡＤの入出力を行う入出力ポートである。ＩＯ２０４は、ＰＣＩバス３０から暗号化装置２０へ、または、暗号化装置２０からＰＣＩバス３０へ信号の転送を行う双方向のポートである。このように、暗号化装置２０は、ＰＣＩ装置１０からＰＣＩバス３０へ出力されるＡＤ信号を暗号化する装置である。
FIG. 2 is a diagram illustrating a configuration of the
復号化部２０３は、ＩＯ２０４から出力された信号ＡＤ、すなわち、ＰＣＩバス３０から出力された信号ＡＤを復号化する回路である。復号化部２０３は、復号化された信号ＡＤをＩＯ２０１に出力する。ＩＯ２０１は、復号化部２０３から出力された信号ＡＤをＰＣＩ装置１０に出力する。このように、暗号化装置２０は、ＰＣＩバス３０からＰＣＩ装置１０に入力されるＡＤ信号を復号化する。
The
ＩＯ２０１およびＩＯ２０４における信号の転送方向は、転送方向制御部２０５により制御される。転送方向制御部２０５は、信号ＦＲＡＭＥ、ＩＲＤＹおよびＣＢＥに基づいてＩＯ２０１およびＩＯ２０４の転送方向を制御する。具体的には、転送方向制御部２０５は、信号ＣＢＥが「ライト」を示し、信号ＩＲＤＹが「イネーブル」すなわち「イニシエータはデータ転送可能な状態にあること」を示し、信号ＦＲＡＭＥが「バス・サイクルが実行されていること」を示す場合、信号がＰＣＩ装置１０からＰＣＩバス３０に転送される方向に、ＩＯ２０１およびＩＯ２０４の転送方向を制御する。また、転送方向制御部２０５は、信号ＣＢＥが「リード」を示し、信号ＩＲＤＹが「イニシエータはデータ転送可能な状態にあること」を示し、信号ＦＲＡＭＥが「バス・サイクルが実行されていること」を示す場合、信号がＰＣＩバス３０からＰＣＩ装置１０に転送される方向に、ＩＯ２０１およびＩＯ２０４の転送方向を制御する。
The transfer direction of signals in the
ＩＯ２０６およびＩＯ２０９は、ＰＣＩ装置１０およびＰＣＩバス３０との間で信号ＦＲＡＭＥの入出力を行う入出力ポートである。ＩＯ２０７およびＩＯ２１０は、ＰＣＩ装置１０およびＰＣＩバス３０との間で信号ＩＲＤＹの入出力を行う入出力ポートである。ＩＯ２０８およびＩＯ２１１は、ＰＣＩ装置１０およびＰＣＩバス３０との間で信号ＣＢＥの入出力を行う入出力ポートである。ＩＯ２０６〜２１１における信号の転送方向は、ＩＯ２０１およびＩＯ２０４における信号の転送方向と同様に、転送方向制御部２０５により制御される。
なお、ＰＣＩ暗号化システム１に含まれる複数の暗号化装置２０は、共通の暗号化アルゴリズムおよび暗号鍵を用いて暗号化および復号化の処理を行う。
The plurality of
１−２．動作
続いて、図１および図２を参照してＰＣＩ暗号化システム１の動作を説明する。以下、ＰＣＩ装置１０ａからＰＣＩ装置１０ｂにデータを書き込む、すなわちデータをライトする場合を例に説明する。この場合、ＰＣＩ装置１０ａがイニシエータであり、ＰＣＩ装置１０ｂがターゲットである。
1-2. Operation Next, the operation of the
まずＰＣＩ装置１０ａは、アドレス・フェーズを開始する。ＰＣＩ装置１０ａは、信号ＦＲＡＭＥをアサートし、信号ＣＢＥおよびＡＤを出力する。これらの信号は、暗号化装置２０ａに入力される。いま信号ＣＢＥは「ライト」を示している。また、信号ＡＤは、ＰＣＩ装置１０ｂを特定する情報、具体的には、ＰＣＩ装置１０ｂに割り当てられたアドレス空間を示すアドレス値を示す。暗号化装置２０ａは、信号ＦＲＡＭＥおよびＣＢＥをＰＣＩバス３０に出力する。さらに、暗号化装置２０ａは、信号ＡＤを暗号化し、暗号化された信号ＡＤをＰＣＩバス３０に出力する。ここで、転送方向制御部２０５ａは、信号ＣＢＥの値から転送が「ライト」であると認識している。ＰＣＩ装置１０ａは、データ転送可能な状態になると、信号ＩＲＤＹをアサートする。信号ＩＲＤＹがアサートされると、転送方向制御部２０５ａは、信号ＡＤ、ＣＢＥ、ＦＲＡＭＥおよびＩＲＤＹの転送方向を、ＰＣＩ装置１０ａからＰＣＩバス３０に向かう方向に制御する。
First, the
ＰＣＩバス３０に出力された信号ＣＢＥおよびＦＲＡＭＥならびに暗号化された信号ＡＤは、暗号化装置２０ｂおよび暗号化装置２０ｃに入力される。暗号化装置２０ｂは、信号ＡＤを復号化する。暗号化装置２０ｂは、信号ＣＢＥおよびＦＲＡＭＥならびに復号化された信号ＡＤをＰＣＩ装置１０ｂに入力する。ＰＣＩ装置１０ｂは、入力された信号ＡＤの値から、自身がターゲットであることを認識する。自身がターゲットであることを認識すると、以降、ＰＣＩ装置１０ｂは、ＰＣＩ規格に従って信号ＤＥＶＳＥＬおよびＴＲＤＹをアサートする。
The signals CBE and FRAME output to the
一方、暗号化装置２０ｃは、信号ＡＤを正しく復号化できない。暗号化装置２０ｃは、信号ＣＢＥ、ＦＲＡＭＥおよびＡＤをＰＣＩ装置１０ｃに入力する。ＰＣＩ装置１０ｃは、入力された信号ＡＤの値から、自身がターゲットではないことを認識する。自身がターゲットではないので、ＰＣＩ装置１０ｃはＰＣＩバス３０に応答を返さない。
On the other hand, the
次に、ＰＣＩ装置１０ａは、データ・フェーズを開始する。ＰＣＩ装置１０ａは、信号ＩＲＤＹをアサートし、信号ＣＢＥおよびＡＤを出力する。これらの信号は暗号化装置２０ａに入力される。このとき、信号ＡＤは書き込みされるデータを、信号ＣＢＥはバイト・イネーブルを示す。暗号化装置２０ａは、信号ＩＲＤＹおよびＣＢＥをＰＣＩバス３０に出力する。さらに、暗号化装置２０ａは、信号ＡＤを暗号化し、暗号化された信号ＡＤをＰＣＩバス３０に出力する。
Next, the
ＰＣＩバス３０に出力された信号ＣＢＥおよびＩＲＤＹならびに暗号化された信号ＡＤは、暗号化装置２０ｂおよび暗号化装置２０ｃに入力される。暗号化装置２０ｂは、信号ＡＤを復号化する。暗号化装置２０ｂは、信号ＣＢＥおよびＩＲＤＹならびに復号化された信号ＡＤをＰＣＩ装置１０ｂに入力する。
The signals CBE and IRDY output to the
ＰＣＩ装置１０ａは、ＰＣＩ装置１０ｂから信号ＤＥＶＳＥＬおよびＴＲＤＹの応答を受信すると、出力する信号ＣＢＥおよびＡＤを更新する。ＰＣＩ装置１０ａは、転送が完了するまで、信号ＣＢＥおよびＡＤを更新し続ける。その間、暗号化装置２０ａは、暗号化された信号ＡＤをＰＣＩバス３０に出力し続ける。
When the
以上、ＰＣＩ装置１０ａからＰＣＩ装置１０ｂにデータを書き込む場合を例に説明したが、ＰＣＩ装置１０ａからＰＣＩ装置１０ｂのデータを読み込む、すなわちデータをリードする場合は、データ・フェーズにおけるデータ転送方向がライトの場合とは逆になる。なお、本実施形態において、暗号化装置２０による暗号化および復号化の処理は、単一のＰＣＩサイクル以内で完了される。
As described above, the case where data is written from the
２．第２実施形態
続いて、本発明の第２実施形態について説明する。以下において、第１実施形態と共通する事項については説明を省略する。また、第１実施形態と共通する要素に対しては共通の参照符号が用いられる。第２実施形態において、暗号化装置による暗号化および復号化の処理は、単一のＰＣＩサイクル内では完了せず、１つのＰＣＩサイクル以上の時間を要する。第２実施形態の暗号化装置は、このような状況でＰＣＩ制御信号に待ち時間（ウェイト期間）を挿入しタイミング調整を行う機能を有する。
2. Second Embodiment Subsequently, a second embodiment of the present invention will be described. In the following, description of matters common to the first embodiment is omitted. Also, common reference numerals are used for elements that are common to the first embodiment. In the second embodiment, the encryption and decryption processing by the encryption device is not completed within a single PCI cycle, and requires more than one PCI cycle. The encryption apparatus according to the second embodiment has a function of adjusting the timing by inserting a waiting time (wait period) into the PCI control signal in such a situation.
図３は、第２実施形態に係るＰＣＩ暗号化システム２の構成を示す図である。ＰＣＩ暗号化システム２は、複数のＰＣＩ装置１０、複数の暗号化装置４０およびＰＣＩバス３０を有する。以下、複数の暗号化装置４０を区別する必要があるときは、暗号化装置４０ａ、暗号化装置４０ｂ、暗号化装置４０ｃ…、のように添字を用いて区別する。
FIG. 3 is a diagram showing a configuration of the
図４は、暗号化装置４０の構成を示す図である。制御信号タイミング調整部４０１は、ＰＣＩ制御信号にウェイト期間を挿入することによりタイミング調整を行う。タイミング調整部４０１は、タイミング調整された制御信号をＰＣＩ装置１０側またはＰＣＩバス３０側に出力する回路である。
FIG. 4 is a diagram illustrating a configuration of the encryption device 40. The control signal
ホストインターフェース制御部４０２は、ＰＣＩ暗号化システム２の制御部、例えばＣＰＵ（Central Processing Unit）やメモリと、暗号化部２０２および復号化部２０３との間の信号のやりとりを制御する回路である。例えば、ＣＰＵは、ホストインターフェース制御部４０２を介して、暗号鍵や暗号化アルゴリズムを設定する。
The host interface control unit 402 is a circuit that controls the exchange of signals between a control unit of the
２−１．動作例：ＰＣＩ装置１０ａからＰＣＩ装置１０ｂにライト
図５は、ＰＣＩ暗号化システム２の動作、具体的には、ＰＣＩ装置１０ａからＰＣＩ装置１０ｂに書き込みを行う場合の動作を示すタイミングチャートである。信号ＰＣＩＣＬＫは、ＰＣＩサイクルを規定するクロック信号である。また、以下の説明において、信号を暗号化装置４０の前後で区別するため、接頭辞「Ｄ＿」および「Ｐ＿」が用いられる。接頭辞「Ｄ＿」が付けられた信号はＰＣＩ装置１０ａと暗号化装置４０ａとの間でやりとりされる信号を、接頭辞「Ｐ＿」が付けられた信号は暗号化装置４０ａとＰＣＩバス３０（ＰＣＩ装置１０ｂ）との間でやりとりされる信号を示す。例えば、信号Ｄ＿ＦＲＡＭＥは、ＰＣＩ装置１０から出力された信号ＦＲＡＭＥを、信号Ｐ＿ＦＲＡＭＥは、暗号化装置４０から出力された信号ＦＲＡＭＥを意味する。また、ある基準からｎ番目のＰＣＩサイクルを「サイクルｎ」と表記する。なお図５において、信号を表す記号の左側に記載されているのは、信号をドライブする装置である（以下、他の図においても同様）。また、暗号化装置４０ｂの動作については説明を省略している。
2-1. Example of Operation: Write from
サイクル１において、ＰＣＩ装置１０ａは、信号Ｄ＿ＦＲＡＭＥをアサートし、信号Ｄ＿ＡＤおよびＤ＿ＣＢＥを出力する。これらの信号は、暗号化装置４０ａに入力される。このとき信号Ｄ＿ＡＤは、ターゲットのアドレスを示している（図５：Ａ０）。信号Ｄ＿ＣＢＥは、バス・コマンドである（図５：Ｃ０）。信号Ｄ＿ＦＲＡＭＥおよびＰ＿ＦＲＡＭＥは、ローレベルのときはアサートされたことを、ハイレベルのときはディアサートされたことを示す。暗号化装置４０ａの暗号化部２０２ａは、入力された信号Ｄ＿ＡＤを暗号化する。しかし暗号化処理には時間がかかるので、サイクル１の期間中に暗号化処理は完了しない。暗号化装置４０ａが暗号化処理を完了し、ＰＣＩバス３０に信号Ｐ＿ＡＤを出力するのはサイクル２においてである。このとき信号Ｐ＿ＡＤは、暗号化されたアドレスを示す（図５：ａ０）。このように、ここでは、大文字は平文の信号を、小文字は暗号化された信号を示す。
In
暗号化処理に時間がかかるので、信号Ｐ＿ＡＤは信号Ｄ＿ＡＤよりも１サイクル遅れている。そこで、暗号化装置４０ａのタイミング調整部４０１は、信号Ｐ＿ＡＤと同期するように、信号Ｐ＿ＦＲＡＭＥおよびＰ＿ＣＢＥのタイミングを調整する。すなわち、タイミング調整部４０１ａは、信号Ｐ＿ＡＤと同期するように、信号Ｐ＿ＦＲＡＭＥおよびＰ＿ＣＢＥに１サイクル分のウェイト期間を挿入する。こうして、アドレスａ０に対応する信号Ｐ＿ＦＲＡＭＥおよびＰ＿ＣＢＥはサイクル２において出力される。
Since the encryption process takes time, the signal P_AD is delayed by one cycle from the signal D_AD. Therefore, the
サイクル２において、ＰＣＩ装置１０ａは、信号Ｄ＿ＩＲＤＹをアサートし、信号Ｄ＿ＡＤおよびＤ＿ＣＢＥを出力する。これらの信号は、暗号化装置４０ａに入力される。信号Ｄ＿ＩＲＤＹおよびＰ＿ＩＲＤＹは、ローレベルのときにイネーブルであることを、ハイレベルのときはアネーブルであることを示す。このとき信号Ｄ＿ＡＤは、第１のデータを示している（図５：Ｄ０）。信号Ｄ＿ＣＢＥは、バイト・イネーブルを示す（図５：Ｂ０）。暗号化部２０２ａは、入力された信号Ｄ＿ＡＤを暗号化し、サイクル３において信号Ｐ＿ＡＤを出力する。このとき信号Ｐ＿ＡＤは、暗号化されたデータを示す（図５：ｄ０）。タイミング調整部４０１ａは、先ほど説明したのと同様に、信号Ｐ＿ＡＤと同期するように、信号Ｐ＿ＦＲＡＭＥおよびＰ＿ＣＢＥに１サイクル分のウェイト期間を挿入する。こうして、データｄ０に対応する信号Ｐ＿ＦＲＡＭＥおよびＰ＿ＣＢＥはサイクル３において出力される。
In
サイクル３において、暗号化装置４０ａは、信号Ｄ＿ＤＥＶＳＥＬをアサートする。信号Ｄ＿ＤＥＶＳＥＬは、ＰＣＩ装置１０ａに入力される。また、ＰＣＩ装置１０ｂは、信号Ｐ＿ＤＥＶＳＥＬをアサートする。信号Ｐ＿ＤＥＶＳＥＬは、ＰＣＩバス３０に入力される。ＰＣＩバス３０に信号Ｐ＿ＤＥＶＳＥＬを出力する。信号Ｄ＿ＤＥＶＳＥＬおよびＰ＿ＤＥＶＳＥＬは、ローレベルのときにアサートされたこと、すなわち応答したことを示す。
In
サイクル４において、ＰＣＩ装置１０ｂは、信号Ｐ＿ＴＲＤＹをアサートする。信号Ｐ＿ＴＲＤＹは、ＰＣＩバス３０に入力される。信号Ｐ＿ＴＲＤＹおよびＤ＿ＴＲＤＹは、ローレベルのときにアサートされたことを、ハイレベルのときにディアサートされたことを示す。このとき、信号Ｐ＿ＴＲＤＹは、データｄ０を受け取ったことを示している。信号Ｐ＿ＴＲＤＹは、暗号化装置４０ａに入力される。暗号化装置４０ａは、信号Ｄ＿ＴＲＤＹをアサートする。信号Ｄ＿ＴＲＤＹは、ＰＣＩ装置１０ａに入力される。
In
サイクル５において、ＰＣＩ装置１０ａは、信号Ｄ＿ＩＲＤＹをアサートし、信号Ｄ＿ＡＤを暗号化装置４０ａに出力する。このとき信号Ｄ＿ＡＤは、第２のデータを示している（図５：Ｄ１）。このとき暗号化装置４０ａのタイミング調整部４０１ａは、信号Ｐ＿ＡＤと信号Ｐ＿ＦＲＡＭＥおよびＰ＿ＣＢＥが同期するように、信号Ｐ＿ＩＲＤＹをディアサートする。こうして信号Ｐ＿ＦＲＡＭＥおよびＰ＿ＣＢＥにウェイト期間が挿入される。これは、いわばデータＤ１を暗号化する時間を稼いでいるものである。
In
さらにサイクル５において、ＰＣＩ装置１０ｂは、信号Ｐ＿ＴＲＤＹをアサートする。信号Ｐ＿ＴＲＤＹは、ＰＣＩ装置１０ａに入力される。このとき信号Ｐ＿ＴＲＤＹは、ターゲットがデータ転送可能であることを示している。暗号化装置４０ａのタイミング調整部４０１ａは、信号Ｐ＿ＩＲＤＹに対するウェイト期間と同じ期間、信号Ｄ＿ＴＲＤＹをディアサートする。すなわち、タイミング調整部４０１ａは、信号Ｐ＿ＩＲＤＹに対するウェイト期間と同じ期間、信号Ｄ＿ＴＲＤＹにウェイト期間を挿入する。こうして、ＰＣＩバス３０およびＰＣＩ装置１０ａの双方に対してウェイト期間が生成される。
Further in
サイクル６において、暗号化装置４０ａは、暗号化したデータｄ１および信号Ｐ＿ＩＲＤＹをＰＣＩバス３０に出力する。暗号化装置４０ａには、ＰＣＩバス３０から信号Ｐ＿ＴＲＤＹが入力される。暗号化装置４０ａは、入力された信号Ｐ＿ＴＲＤＹを信号Ｄ＿ＴＲＤＹとして出力する。
In
サイクル７において、暗号化装置４０ａは、サイクル５と同様に、ＰＣＩバス３０およびＰＣＩ装置１０ａの双方に対してウェイト期間を生成する。すなわち、暗号化装置４０ａは、信号Ｐ＿ＩＲＤＹおよびＤ＿ＴＲＤＹをともにディアサートする。サイクル８の処理はサイクル６と同様である。このとき、暗号化装置４０ａは、ＰＣＩバス３０にデータｄ２を出力する。
In
サイクル９において、ＰＣＩ装置１０ａは、この例では最後となるデータＤ３を出力する。このとき、ＰＣＩ装置１０ａは、信号Ｄ＿ＦＲＡＭＥをディアサートする。信号Ｄ＿ＦＲＡＭＥがディアサートされると、暗号化装置４０ａは、データＤ３が最後のデータであることを認識する。
In
サイクル１０において、暗号化装置４０ａは、信号Ｐ＿ＦＲＡＭＥをディアサートする。さらに、暗号化装置４０ａは、暗号化されたデータｄ３をＰＣＩバス３０に出力する。ＰＣＩ装置１０ｂは、信号Ｐ＿ＴＲＤＹをＰＣＩバス３０に出力する。これに対し暗号化装置４０ａは、ＰＣＩ装置１０ａに信号Ｄ＿ＴＲＤＹを出力し、ＰＣＩ装置１０ｂが最後のデータを受け取ったことを通知する。
In
サイクル１１において、ＰＣＩ装置１０ｂは、転送が終了したことを示すため、信号Ｐ＿ＴＲＤＹおよびＰ＿ＤＥＶＳＥＬをディアサートする。暗号化装置４０ａは、信号Ｄ＿ＴＲＤＹおよびＤ＿ＤＥＶＳＥＬをディアサートする。こうして、ＰＣＩ装置１０ａからＰＣＩ装置１０ｂへの書き込み処理が終了する。
In
２−２．動作例：ＰＣＩ装置１０ａからＰＣＩ装置１０ｂにリード
図６は、ＰＣＩ暗号化システム２の動作、具体的には、ＰＣＩ装置１０ａからＰＣＩ装置１０ｂに読み込みを行う動作を示すタイミングチャートである。
2-2. Example of Operation: Read from
サイクル１において、ＰＣＩ装置１０ａは、信号Ｄ＿ＦＲＡＭＥをアサートし、信号Ｄ＿ＡＤおよびＤ＿ＣＢＥを出力する。これらの信号は、暗号化装置４０ａに入力される。暗号化装置４０ａの暗号化部２０２ａは、入力された信号Ｄ＿ＡＤを暗号化する。しかし暗号化処理には時間がかかるので、サイクル１の期間中に暗号化処理は完了しない。暗号化装置４０ａが暗号化処理を完了し、ＰＣＩバス３０に信号Ｐ＿ＡＤを出力するのはサイクル２においてである。暗号化装置４０ａのタイミング調整部４０１は、信号Ｐ＿ＡＤと同期するように、信号Ｐ＿ＦＲＡＭＥおよびＰ＿ＣＢＥのタイミングを調整する。すなわち、タイミング調整部４０１ａは、信号Ｐ＿ＡＤと同期するように、信号Ｐ＿ＦＲＡＭＥおよびＰ＿ＣＢＥに１サイクル分のウェイト期間を挿入する。
In
サイクル２において、ＰＣＩ装置１０ａは、信号Ｄ＿ＩＲＤＹをアサートする。また、暗号化装置４０ａは、アドレスａ０を示す信号Ｐ＿ＦＲＡＭＥ、およびバス・コマンドｃ０を示す信号Ｐ＿ＣＢＥを、ＰＣＩバス３０に出力する。
In
サイクル３において、暗号化装置４０ａは、信号Ｐ＿ＩＲＤＹおよびをアサートする。この信号はＰＣＩバス３０に入力される。また、暗号化装置４０ａは、信号Ｄ＿ＤＥＶＳＥＬをアサートする。この信号はＰＣＩ装置１０ａに入力される。さらに、ＰＣＩ装置１０ｂは、信号Ｐ＿ＤＥＶＳＥＬをアサートする。
In
サイクル４において、ＰＣＩ装置１０ｂは、信号Ｐ＿ＴＲＤＹをアサートし、データｄ０を示す信号Ｐ＿ＡＤを出力する。これらの信号はＰＣＩバス３０を介して暗号化装置４０ａに入力される。暗号化装置４０ａは、データｄ０を示す信号Ｐ＿ＡＤを復号化するが、復号化には時間がかかるの。復号化されたデータＤ０を示す信号Ｐ＿ＡＤが出力されるのはサイクル５であるので、暗号化装置４０ａは、信号Ｄ＿ＴＲＤＹをディアサートし、ウェイト期間を挿入する。
In
サイクル５において、暗号化装置４０ａは、信号Ｄ＿ＴＲＤＹをアサートする。さらに、暗号化装置４０ａは、信号Ｐ＿ＤＲＴＹをディアサートする。信号Ｐ＿ＤＲＴＹはＰＣＩバス３０に出力される。こうしてＰＣＩバス３０側に対してウェイト期間が挿入される。
In
サイクル６において、暗号化装置４０ａは、信号Ｐ＿ＩＲＤＹをアサートする。暗号化装置４０ａには、ＰＣＩバス３０からデータＤ０を示す信号Ｄ＿ＡＤが入力される。暗号化装置４０ａは、信号Ｄ＿ＴＲＤＹをディアサートする。信号Ｄ＿ＴＲＤＹはＰＣＩバス３０に出力される。こうしてＰＣＩバス３０側に対してウェイト期間が挿入される。
In
サイクル７において、暗号化装置４０ａは、信号Ｄ＿ＴＲＤＹをアサートする。さらに、暗号化装置４０ａは、信号Ｐ＿ＩＲＤＹをディアサートする。信号Ｐ＿ＩＲＤＹはＰＣＩバス３０に出力される。こうしてＰＣＩバス３０側に対してウェイト期間が挿入される。
In
サイクル８および９の処理は、それぞれ、サイクル６および７と同様である。
The processes in
サイクル１０において、ＰＣＩ装置１０ａは、信号Ｄ＿ＦＲＡＭＥをディアサートする。信号Ｄ＿ＦＲＡＭＥがディアサートされると、暗号化装置４０ａは、次のデータが最後のデータであることを認識する。暗号化装置４０ａは信号Ｐ＿ＦＲＡＭＥをディアサートする。信号Ｐ＿ＦＲＡＭＥは、ＰＣＩバス３０に出力される。さらに暗号化装置４０ａは、信号Ｐ＿ＩＲＤＹをアサートし、最後のデータＤ３を受け取る。
In
サイクル１１において、ＰＣＩ装置１０ｂは、転送が終了したことを示すため、信号Ｐ＿ＴＲＤＹおよびＰ＿ＤＥＶＳＥＬをディアサートする。暗号化装置４０ａは、信号Ｐ＿ＩＲＤＹをディアサートする。こうして、ＰＣＩバス３０側の転送が終了する。さらに、暗号化装置４０ａは、信号Ｄ＿ＴＲＤＹをアサートし、最後のデータＤ３示す信号Ｄ＿ＡＤをＰＣＩ装置１０ａに出力する。
In
サイクル１２において、暗号化装置４０ａは、転送が終了したことを示すため、信号Ｄ＿ＴＲＤＹおよびＤ＿ＤＥＶＳＥＬをディアサートする。ＰＣＩ装置１０ａは、信号Ｄ＿ＩＲＤＹをディアサートする。こうして、ＰＣＩ装置１０ａ側の転送が終了する。
In
２−３．動作例：ＰＣＩ装置１０ｂからＰＣＩ装置１０ａにライト
図７は、ＰＣＩ暗号化システム２の動作、具体的には、ＰＣＩ装置１０ｂからＰＣＩ装置１０ａに書き込みを行う動作を示すタイミングチャートである。
2-3. Example of Operation: Write from
サイクル１において、ＰＣＩ装置１０ｂは、信号Ｐ＿ＦＲＡＭＥをアサートし、アドレスａ０を示す信号Ｐ＿ＡＤおよびバス・コマンドｃ０を示す信号Ｐ＿ＣＢＥを出力する。これらの信号は、ＰＣＩバス３０を介して暗号化装置４０ａに入力される。暗号化装置４０ａは、入力された信号Ｐ＿ＡＤを復号化するが、復号化には時間がかかるため、暗号化装置４０ａが復号化したアドレスＡ０を示す信号Ｄ＿ＡＤを出力するのはサイクル２においてである。
In
サイクル２において、暗号化装置４０ａは、アドレスＡ０を示す信号Ｄ＿ＡＤを出力する。さらに暗号化装置４０ａは、信号Ｄ＿ＡＤと同期するように、信号Ｄ＿ＦＲＡＭＥをアサートし、信号Ｄ＿ＣＢＥを出力する。これらの信号は、ＰＣＩ装置１０ａに入力される。また、ＰＣＩ装置１０ｂは、信号Ｐ＿ＩＲＤＹをアサートし、データｄ０を示す信号Ｐ＿ＡＤを出力する。暗号化装置４０ａは信号Ｐ＿ＡＤを復号化するが、復号化には時間がかかるので復号化されたデータＤ０を示す信号Ｄ＿ＡＤが出力されるのはサイクル３においてである。
In
サイクル３において、暗号化装置４０ａは、データＤ０を示す信号Ｄ＿ＡＤを出力する。暗号化装置４０ａは、信号Ｄ＿ＡＤと同期するように信号Ｄ＿ＩＲＤＹをアサートする。これらの信号はＰＣＩ装置１０ａに入力される。さらに、ＰＣＩ装置１０ａは信号Ｄ＿ＤＥＶＳＥＬをアサートして応答する。信号Ｄ＿ＤＥＶＳＥＬがアサートされると、暗号化装置４０ａは、信号Ｄ＿ＤＥＶＳＥＬを信号Ｐ＿ＤＥＶＳＥＬとして、ＰＣＩ装置１０ａに出力する。
In
サイクル４において、ＰＣＩ装置１０ａは、信号Ｄ＿ＴＲＤＹをアサートし、データＤ０を受け取ったことを通知する。信号Ｄ＿ＴＲＤＹがアサートされると、暗号化装置４０ａは、信号Ｄ＿ＴＲＤＹを信号Ｐ＿ＴＲＤＹとして、ＰＣＩバス３０に出力する。
In
サイクル５において、アサートされた信号Ｐ＿ＴＲＤＹが入力されたＰＣＩ装置１０ｂは、暗号化データｄ１を出力し、信号Ｐ＿ＩＲＤＹをアサートする。暗号化装置４０ａは、データｄ１を復号化する時間を稼ぐため、信号Ｐ＿ＴＲＤＹをディアサートする。こうして、ＰＣＩバス３０に対してウェイト期間が挿入される。また、暗号化装置４０ａには、アサートされた信号Ｄ＿ＴＲＤＹ、すなわちデータを受け取れることを示す信号が入力される。暗号化装置４０ａは、ＰＣＩバス３０に対するウェイト期間と同じ期間、信号Ｄ＿ＩＲＤＹをディアサートする。こうして、ＰＣＩ装置１０ａ側にもウェイト期間が挿入される。
In the
サイクル６において、暗号化装置４０ａは、データｄ１を示す信号Ｐ＿ＡＤを出力し、信号Ｐ＿ＴＲＤＹをアサートする。これらの信号はＰＣＩバス３０に出力される。また、暗号化装置４０ａは、信号Ｄ＿ＩＲＤＹをアサートする。信号Ｄ＿ＩＲＤＹは、ＰＣＩ装置１０ａに出力される。
In
サイクル７および８の処理は、それぞれ、サイクル５および６と同様である。
The processes in
サイクル９において、ＰＣＩ装置１０ｂは最後のデータｄ３を出力し、信号Ｐ＿ＦＲＡＭＥをディアサートする。信号Ｐ＿ＦＲＡＭＥがディアサートされると、暗号化装置４０ａは、次のデータが最後のデータであることを認識する。
In
サイクル１０において、暗号化装置４０ａは、信号Ｄ＿ＦＲＡＭＥをディアサートし、データＤ３を示す信号Ｄ＿ＡＤを出力する。これらの信号はＰＣＩ装置１０ａに入力される。ＰＣＩ装置１０ａは、信号Ｄ＿ＴＲＤＹをアサートし、最後のデータを受け取ったことを通知する。暗号化装置４０ａは、信号Ｐ＿ＴＲＤＹをアサートする。こうして、最後のデータが転送されたことがＰＣＩ装置１０ｂに通知される。
In
サイクル１１において、ＰＣＩ装置１０ａは、信号Ｄ＿ＴＲＤＹおよびＤ＿ＤＥＶＳＥＬをディアサートし、転送が終了したことを通知する。暗号化装置４０ａは、信号Ｐ＿ＴＲＤＹおよびＰ＿ＤＥＶＳＥＬをディアサートし、転送が終了したことを通知する。
In
２−４．動作例：ＰＣＩ装置１０ｂからＰＣＩ装置１０ａへリード
図８は、ＰＣＩ暗号化システム２の動作、具体的には、ＰＣＩ装置１０ｂからＰＣＩ装置１０ａへリードする動作のタイミングチャートである。
2-4. Example of Operation: Read from
サイクル１において、ＰＣＩ装置１０ｂは、信号Ｐ＿ＦＲＡＭＥをアサートし、アドレスａ０を示す信号Ｐ＿ＡＤおよびバス・コマンドｃ０を示す信号Ｐ＿ＣＢＥを出力する。これらの信号は、ＰＣＩバス３０を介して暗号化装置４０ａに入力される。暗号化装置４０ａは信号Ｐ＿ＡＤを復号化するが、復号化には時間がかかるため復号化されたアドレスＡ０を示す信号Ｄ＿ＡＤが出力されるのはサイクル２においてである。
In
サイクル２において、暗号化装置４０ａは、アドレスＡ０を示す信号Ｄ＿ＡＤを出力する。また、暗号化装置４０ａは、信号Ｄ＿ＡＤと同期するように信号Ｄ＿ＦＲＡＭＥをアサートし、バス・コマンドＣ０を示す信号Ｄ＿ＣＢＥを、ＰＣＩ装置１０ａに出力する。ＰＣＩ装置１０ｂは、信号Ｐ＿ＩＲＤＹをアサートする。
In
サイクル３において、暗号化装置４０ａは、信号Ｄ＿ＩＲＤＹをアサートする。ＰＣＩ装置１０ａは、信号Ｄ＿ＤＥＶＳＥＬをアサートすし、応答する。暗号化装置４０ａは、信号Ｄ＿ＤＥＶＳＥＬを信号Ｐ＿ＤＥＶＳＥＬとしてＰＣＩバス３０に出力する。
In
サイクル４において、ＰＣＩ装置１０ａは、第１のデータＤ０を示す信号Ｄ＿ＡＤを、暗号化装置４０ａに出力する。また、ＰＣＩ装置１０ａは、信号Ｄ＿ＴＲＤＹをアサートし、暗号化データＤ０を出力したことを通知する。暗号化装置４０ａは、入力された信号Ｄ＿ＡＤを暗号化するが、暗号化には時間がかかるので暗号化されたデータｄ０を示す信号Ｐ＿ＡＤが出力されるのはサイクル５においてである。暗号化装置４０ａは、信号Ｐ＿ＴＲＤＹをディアサートしてウェイト期間を生成する。
In
サイクル５において、暗号化装置４０ａは、信号Ｐ＿ＴＲＤＹをアサートする。また、暗号化装置４０ａは、信号Ｄ＿ＩＲＤＹをディアサートし、ＰＣＩ装置１０ａ側にウェイト期間を生成する。
In
サイクル６において、暗号化装置４０ａは、信号Ｄ＿ＩＲＤＹをアサートし、ＰＣＩ装置１０ａからデータを受け取る。暗号化装置４０ａは、信号Ｐ＿ＴＲＤＹをディアサートしてＰＣＩバス３０側にウェイト期間を挿入する。
In
サイクル７において、暗号化装置４０ａは、信号Ｐ＿ＴＲＤＹをアサートする。また、暗号化装置４０ａは、信号Ｄ＿ＩＲＤＹをディアサートしてウェイト期間を挿入する。
In
サイクル８および９の処理は、それぞれサイクル６および７と同様である。
The processes in
サイクル１０において、ＰＣＩ装置１０ｂは、信号Ｐ＿ＦＲＡＭＥをディアサートする。信号Ｐ＿ＦＲＡＭＥがディアサートされると、暗号化装置４０ａは、次のデータが最後のデータであることを認識する。暗号化装置４０ａは、信号Ｄ＿ＦＲＡＭＥをディアサートする。信号Ｄ＿ＦＲＡＭＥは、ＰＣＩ装置１０ａに入力される。また、暗号化装置４０ａは、信号Ｄ＿ＩＲＤＹをアサートして最後のデータを受け取る。
In
サイクル１１において、ＰＣＩ装置１０ａは、信号Ｄ＿ＴＲＤＹおよびＤ＿ＤＥＶＳＥＬをディアサートし、転送が終了したことを通知する。暗号化装置４０ａは、信号Ｄ＿ＩＲＤＹをディアサートし、ＰＣＩ装置１０ａ側の転送を終了する。暗号化装置４０ａは、さらに、信号Ｐ＿ＴＲＤＹをアサートし、最後のデータが転送される。
In
サイクル１２において、暗号化装置４０ａは、信号Ｐ＿ＴＲＤＹおよびＰ＿ＤＥＶＳＥＬをディアサートし、転送が終了したことを通知する。ＰＣＩ装置１０ｂは、信号Ｐ＿ＩＲＤＹをディアサートし、ＰＣＩバス３０側の転送を終了する。
In
３．他の実施形態
本発明は上述の実施形態に限定されるものではなく、種々の変形実施が可能である。なお、以下において実施形態と共通する事項についてはその説明を省略する。また、実施形態と共通する要素については共通の参照番号を用いて説明する。以下の変形例のうち２つ以上のものが組み合わせて用いられてもよい。
3. Other Embodiments The present invention is not limited to the above-described embodiments, and various modifications can be made. In addition, the description about the matter which is common in embodiment below is abbreviate | omitted. In addition, elements common to the embodiment will be described using common reference numerals. Two or more of the following modifications may be used in combination.
上述の実施形態において、ＰＣＩバスが用いられる例について説明した。しかし、データとアドレスを同一の信号線で転送する規格のバスであれば、ＰＣＩバス以外のバスが用いられてもよい。 In the embodiment described above, the example in which the PCI bus is used has been described. However, a bus other than the PCI bus may be used as long as it is a standard bus that transfers data and addresses through the same signal line.
第２実施形態において、暗号化装置４０は、ホストインターフェース制御部４０２を有していなくてもよい。あるいは、第１実施形態の暗号化装置２０が、ホストインターフェース制御部４０２を有していてもよい。要は、複数の暗号化装置間で共通の暗号化アルゴリズムおよび暗号鍵を使用できるものであれば、どのような構成が採用されてもよい。
In the second embodiment, the encryption device 40 may not have the host interface control unit 402. Alternatively, the
上述の実施形態において、暗号化システムが有する暗号化装置やＰＣＩ装置の数はあくまで例示であり、本発明はこれに限定されるものではない。 In the above-described embodiment, the number of encryption devices and PCI devices included in the encryption system is merely an example, and the present invention is not limited to this.
１…ＰＣＩ暗号化システム、２…ＰＣＩ暗号化システム、１０…ＰＣＩ装置、２０…暗号化装置、３０…ＰＣＩバス、４０…暗号化装置、２０１…ＩＯ、２０２…暗号化部、２０３…復号化部、２０４…ＩＯ、２０５…転送方向制御部、２０６…ＩＯ、２０７…ＩＯ、２０８…ＩＯ、２０９…ＩＯ、２１０…ＩＯ、２１１…ＩＯ、４０１…制御信号タイミング調整部、４０２…ホストインターフェース制御部
DESCRIPTION OF
Claims (6)
前記第１のポートから入力されたデータ信号を暗号化して出力する暗号化手段と、
伝送路を構成する複数の信号線のうち少なくとも１つの信号線に接続され、前記暗号化手段により出力されたデータ信号を少なくとも前記１つの信号線に出力する第２のポートと
を有する暗号化装置。 A first port for inputting data and a data signal in which position information indicating a storage position of the data is arranged by time division from a certain device via a signal line;
Encryption means for encrypting and outputting a data signal input from the first port;
A second port connected to at least one signal line of a plurality of signal lines constituting a transmission path and outputting a data signal output by the encryption means to at least one signal line; .
前記第１のポートおよび前記第２のポートの少なくともいずれか一方に入力された信号に基づいて前記データ信号の伝送方向を制御する伝送方向制御手段を有し、
前記第１のポートおよび前記第２のポートが、前記伝送方向制御手段により制御された方向に信号を伝送する
ことを特徴とする請求項１に記載の暗号化装置。 The first port and the second port are bidirectional ports;
Transmission direction control means for controlling the transmission direction of the data signal based on a signal input to at least one of the first port and the second port;
The encryption apparatus according to claim 1, wherein the first port and the second port transmit a signal in a direction controlled by the transmission direction control means.
前記伝送路との間で、前記制御信号を入力または出力する第４のポートと、
前記第３のポートおよび前記第４のポートの少なくともいずれか一方に入力された信号に基づいて前記データ信号および前記制御信号の伝送方向を制御する伝送方向制御手段と
を有し、
前記第１のポート、前記第２のポート、前記第３のポートおよび前記第４のポートが、前記伝送方向制御手段により制御された方向に信号を伝送する
ことを特徴とする請求項１に記載の暗号化装置。 A third port for inputting or outputting a control signal for controlling transmission of the data to or from the device via another signal line;
A fourth port for inputting or outputting the control signal to or from the transmission line;
Transmission direction control means for controlling the transmission direction of the data signal and the control signal based on a signal input to at least one of the third port and the fourth port;
2. The signal according to claim 1, wherein the first port, the second port, the third port, and the fourth port transmit a signal in a direction controlled by the transmission direction control unit. Encryption device.
前記暗号化手段が、前記クロック信号による単一のサイクル内で前記データ信号を暗号化する
ことを特徴とする請求項１に記載の暗号化装置。 The encryption device operates according to a cycle defined by a clock signal;
The encryption apparatus according to claim 1, wherein the encryption unit encrypts the data signal within a single cycle based on the clock signal.
前記暗号化手段が、前記クロック信号による連続する複数のサイクルで前記データ信号を暗号化し、
前記暗号化手段により暗号化処理と同期するように前記制御信号の出力タイミングを調整するタイミング調整手段を有する
ことを特徴とする請求項３に記載の暗号化装置。 The encryption device operates according to a cycle defined by a clock signal;
The encryption means encrypts the data signal in a plurality of successive cycles by the clock signal;
The encryption apparatus according to claim 3, further comprising a timing adjustment unit that adjusts an output timing of the control signal so as to be synchronized with an encryption process by the encryption unit.
前記伝送路と、
前記装置と前記伝送路との間に配置され、前記データ信号を暗号化する請求項１記載の暗号化装置と
を有する電子機器。 Said device;
The transmission line;
An electronic device comprising: the encryption device according to claim 1, which is disposed between the device and the transmission line and encrypts the data signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007242014A JP2009075193A (en) | 2007-09-19 | 2007-09-19 | Encrypting apparatus and electronic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009075193A true JP2009075193A (en) | 2009-04-09 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2007242014A Pending JP2009075193A (en) | 2007-09-19 | 2007-09-19 | Encrypting apparatus and electronic device |
Country Status (1)
| Country | Link |
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-
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