JP2009065420A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
本発明は、A/D(Analog/Digital)変換器の高性能化技術に関し、特に、A/D変換器に設けられた量子化器におけるレイアウト面積の低減、および低消費電力化に有効な技術に関する。 The present invention relates to a technology for improving the performance of an A / D (Analog / Digital) converter, and in particular, a technology effective for reducing a layout area and reducing power consumption in a quantizer provided in the A / D converter. About.
半導体集積回路装置には、アナログ信号の入力信号をデジタル信号に変換するA/D変換器が備えられているものがある。このA/D変換器の1つとして、たとえば、デルタシグマ型A/D変換器が知られている。 Some semiconductor integrated circuit devices include an A / D converter that converts an analog input signal into a digital signal. As one of the A / D converters, for example, a delta-sigma A / D converter is known.
デルタシグマ型A/D変換器は、たとえば、積分回路、量子化器、ならびに量子化誤差のフィードバック回路(D/A(Digital/Analog)変換器)から構成されている。 The delta-sigma A / D converter includes, for example, an integration circuit, a quantizer, and a quantization error feedback circuit (D / A (Digital / Analog) converter).
上記した構成回路では、入力と量子化器の出力の積分が一致するとき安定するので、両者に差がある場合は量子化器の出力値が変化してその差を打ち消そうとする。従って、ΔΣ変調は入力信号の大きさによって量子化器の値が変動する。 In the above-described configuration circuit, when the integration of the input and the output of the quantizer coincides, the output is output from the quantizer when there is a difference between them, and the difference is attempted to be canceled. Therefore, in the ΔΣ modulation, the value of the quantizer varies depending on the magnitude of the input signal.
積分器は周波数の低い信号に対して高ゲインで、反対に周波数の高い信号には低ゲインである。積分後に比較器を通るため、高域信号に比べ低域信号に対する追従性が高く、また量子化誤差が積分されず直接信号にフィードバックされるので低域ほど量子化ノイズが低下する。 The integrator has a high gain for signals having a low frequency and, conversely, a low gain for signals having a high frequency. Since the comparator is passed after the integration, the followability with respect to the low frequency signal is higher than that of the high frequency signal, and the quantization error is fed back to the signal directly without being integrated.
ところが、上記のようなA/D変換器によるアナログ信号のデジタル変換技術では、次のような問題点があることが本発明者により見い出された。 However, the inventor has found that the analog signal digital conversion technique using the A / D converter as described above has the following problems.
このΔΣ変調を使用したA/D変換器に使われる量子化器の値は、量子化器を構成している比較器の数で決定され、通常2n-1 の値で実用化されている。量子化器の値を増やせば、より細かく標本化でき、量子化雑音を減らすことができる。 The value of the quantizer used in the A / D converter using this ΔΣ modulation is determined by the number of comparators constituting the quantizer, and is usually put to practical use with a value of 2 n−1 . . If the value of the quantizer is increased, sampling can be performed more finely and quantization noise can be reduced.
しかしながら、量子化器の多値化によって高精度のΔΣ変調を得ようとした場合には、比較器の数が増えるのでレイアウト面積や消費電力が増加してしまうという問題がある。さらに、D/A変換器にミスマッチが生じた場合、回路に非線形成分が加わり高周波が発生してしまうという問題がある。 However, when high-accuracy ΔΣ modulation is to be obtained by increasing the number of quantizers, the number of comparators increases, resulting in an increase in layout area and power consumption. Further, when a mismatch occurs in the D / A converter, there is a problem that a non-linear component is added to the circuit and a high frequency is generated.
本発明の目的は、量子化器に用いられる比較器の数を削減することにより、A/D変換器におけるレイアウト面積を小さくし、消費化電力を低減することのできる技術を提供することにある。 An object of the present invention is to provide a technique capable of reducing a layout area in an A / D converter and reducing power consumption by reducing the number of comparators used in a quantizer. .
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
本発明は、アナログ信号をデジタル信号に変換するA/D変換器を備えた半導体集積回路装置であって、該A/D変換器は、入力信号とフィードバック信号との差分信号を積分する積分器と、該積分器から出力された信号をデジタル信号に変換して量子化する量子化器と、該量子化器から出力されたデジタル信号をアナログ信号に変換してフィードバックするD/A変換器とを有し、該量子化器は、複数の基準電圧を生成する基準電圧出力部と、該基準電圧出力部が生成した基準電圧と入力信号とを比較し、その比較結果を温度計符号で出力する複数の比較器と、該比較器が出力した温度計符号に基づいて、入力信号の入力レベルに見合った任意の基準電圧を選択し、それら比較器にそれぞれ供給する基準電圧供給制御部とを備えたものである。 The present invention is a semiconductor integrated circuit device including an A / D converter that converts an analog signal into a digital signal, and the A / D converter is an integrator that integrates a differential signal between an input signal and a feedback signal. A quantizer that converts the signal output from the integrator into a digital signal and quantizes the signal, and a D / A converter that converts the digital signal output from the quantizer into an analog signal and feeds back the analog signal. The quantizer compares a reference voltage output unit that generates a plurality of reference voltages with a reference voltage generated by the reference voltage output unit and an input signal, and outputs the comparison result as a thermometer code. A plurality of comparators, and a reference voltage supply control unit that selects an arbitrary reference voltage corresponding to the input level of the input signal based on the thermometer code output from the comparator and supplies the reference voltage to each of the comparators. It is equipped .
また、本発明は、前記基準電圧供給制御部が、選択制御信号に基づいて、基準電圧出力部が生成した任意の基準電圧を選択して比較器に出力する基準電圧選択部と、比較器から出力される温度計符号の境界を検出し、温度計符号の境界近辺の基準電圧を比較器に供給する選択制御信号を生成し、基準電圧選択部に出力する選択制御部とを備えたものである。 According to the present invention, the reference voltage supply control unit selects an arbitrary reference voltage generated by the reference voltage output unit based on the selection control signal, and outputs the selected reference voltage to the comparator. A selection control unit that detects a boundary of an output thermometer code, generates a selection control signal that supplies a reference voltage near the boundary of the thermometer code to a comparator, and outputs the selection control signal to a reference voltage selection unit; is there.
さらに、本発明は、前記量子化器がフラッシュ型A/D変換回路よりなるものである。 Furthermore, in the present invention, the quantizer comprises a flash A / D conversion circuit.
また、本発明は、前記A/D変換器がデルタシグマ変調回路よりなるものである。 In the present invention, the A / D converter comprises a delta-sigma modulation circuit.
さらに、本願のその他の発明の概要を簡単に示す。 Furthermore, the outline | summary of the other invention of this application is shown briefly.
本発明は、アナログ信号をデジタル信号に変換するA/D変換器を備えた半導体集積回路装置であって、該A/D変換器は、入力信号とフィードバック信号との差分信号を積分する積分器と、該積分器から出力された信号をデジタル信号に変換して量子化する量子化器と、該量子化器から出力されたデジタル信号をアナログ信号に変換してフィードバックするD/A変換器とを有し、該量子化器は、複数の基準電圧を生成する基準電圧出力部と、該基準電圧出力部が生成した基準電圧と入力信号とを比較し、その比較結果を温度計符号で出力する複数の比較器と、該比較器が出力した温度計符号に基づいて、入力信号の入力レベルに見合った任意の基準電圧が供給される比較器を選択して動作させ、選択されていない比較器の動作を停止させる動作制御信号を生成し、比較器に出力する動作制御部とを備え、該比較器は、動作制御端子を備え、動作制御端子に入力された動作制御信号に基づいて、動作状態と停止状態とが制御されるものである。 The present invention is a semiconductor integrated circuit device including an A / D converter that converts an analog signal into a digital signal, and the A / D converter is an integrator that integrates a differential signal between an input signal and a feedback signal. A quantizer that converts the signal output from the integrator into a digital signal and quantizes the signal, and a D / A converter that converts the digital signal output from the quantizer into an analog signal and feeds back the analog signal. The quantizer compares a reference voltage output unit that generates a plurality of reference voltages with a reference voltage generated by the reference voltage output unit and an input signal, and outputs the comparison result as a thermometer code. A comparator that is supplied with an arbitrary reference voltage corresponding to the input level of the input signal based on a plurality of comparators and a thermometer code output by the comparator, and is operated in comparison. Stop the device An operation control unit that generates an operation control signal and outputs the operation control signal to the comparator. The comparator includes an operation control terminal, and the operation state and the stop state are determined based on the operation control signal input to the operation control terminal. Is controlled.
また、本発明は、前記動作制御部が、比較器から出力される温度計符号の境界を検出し、温度計符号の境界近辺の基準電圧が供給されている比較器を動作させ、その他の比較器を停止状態とする制御信号を生成して出力する制御部と、該制御部から出力された制御信号に基づいて、比較器に動作制御信号を出力する動作制御信号出力部とを備えたものである。 Further, according to the present invention, the operation control unit detects a boundary of a thermometer code output from the comparator, operates a comparator to which a reference voltage near the boundary of the thermometer code is supplied, and performs other comparisons. A control unit that generates and outputs a control signal for stopping the detector, and an operation control signal output unit that outputs an operation control signal to the comparator based on the control signal output from the control unit It is.
さらに、本発明は、前記量子化器がフラッシュ型A/D変換回路よりなるものである。 Furthermore, in the present invention, the quantizer comprises a flash A / D conversion circuit.
また、本発明は、前記A/D変換器がデルタシグマ変調回路よりなるものである。 In the present invention, the A / D converter comprises a delta-sigma modulation circuit.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
(1)量子化器の精度を低下させることなく、比較器の数を大幅に削減することができる。 (1) The number of comparators can be greatly reduced without reducing the accuracy of the quantizer.
(2)また、上記(1)により、レイアウト面積を小さくすることができる。 (2) Further, the layout area can be reduced by the above (1).
(3)さらに、上記(1)により、消費電流を低減させることができる。 (3) Furthermore, current consumption can be reduced by the above (1).
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.
(実施の形態1)
図1は、本発明の実施の形態1による半導体集積回路装置のブロック図、図2は、図1の半導体集積回路装置に設けられたA/D変換器のブロック図、図3は、図2のA/D変換器に設けられた量子化器の構成例を示す説明図、図4は、図3の量子化器に設けられた制御スイッチ部の接続構成を示す説明図、図5は、図3の量子化器における動作処理例を示すフローチャート、図6は、図3の量子化器における動作例を示す説明図、図7は、図6に続く説明図、図8は、図7に続く説明図、図9は、図8に続く説明図である。
(Embodiment 1)
1 is a block diagram of a semiconductor integrated circuit device according to a first embodiment of the present invention, FIG. 2 is a block diagram of an A / D converter provided in the semiconductor integrated circuit device of FIG. 1, and FIG. FIG. 4 is an explanatory diagram illustrating a configuration example of a quantizer provided in the A / D converter, FIG. 4 is an explanatory diagram illustrating a connection configuration of a control switch unit provided in the quantizer in FIG. 3, and FIG. FIG. 6 is an explanatory diagram showing an example of operation in the quantizer of FIG. 3, FIG. 7 is an explanatory diagram following FIG. 6, and FIG. FIG. 9 is an explanatory diagram subsequent to FIG.
本実施の形態1において、半導体集積回路装置1は、たとえば、マイクロコントローラからなり、電子システムの制御などに用いられる。半導体集積回路装置1は、図1に示すように、CPU2、メモリ3、信号切り換え部4、A/D変換器5、制御部6、ならびにレジスタ7などを備えている。
In the first embodiment, the semiconductor integrated
CPU2は、半導体集積回路装置1におけるすべての制御を司る。メモリ3は、たとえば、フラッシュメモリなどに例示される不揮発性半導体メモリからなり、制御用プログラムなどのデータが格納されている。
The
信号切り換え部4は、複数の外部端子を介して入力されるアナログ信号から、制御部6から出力される制御信号に基づいて任意の外部端子に入力されたアナログ信号を選択し、A/D変換器5に出力する。
The
A/D変換器5は、たとえば、デルタシグマ型のA/D変換器であり、信号切り換え部4を介して入力されたアナログ信号をデジタル信号に変換して出力する。制御部6は、CPU2の制御に基づいて、信号切り換え部4、およびA/D変換器5の動作制御を行う。レジスタ7は、A/D変換器5が変換したデジタル信号を一時的に格納する。
The A / D converter 5 is, for example, a delta sigma type A / D converter, which converts an analog signal input via the
また、これらCPU2、メモリ3、制御部6、ならびにレジスタ7は、バスBを介して総合に接続されている。
The
図2は、A/D変換器5の構成を示すブロック図である。 FIG. 2 is a block diagram showing the configuration of the A / D converter 5.
A/D変換器5は、図示するように、減算器8、積分器9、量子化器10、ならびにD/A(Digital/Analog)変換器11から構成されている。
The A / D converter 5 includes a
減算器8の一方の入力部には、A/D変換器5の入力信号となるアナログの入力信号が入力されるように接続されている。減算器8の出力部には、積分器9の入力部が接続されており、該積分器9の出力部には、量子化器10の入力部が接続されている。
One input portion of the
量子化器10の出力部には、D/A変換器11の入力部が接続されており、該D/A変換器11の出力部には、減算器8の他方の入力部が接続されている。また、量子化器10の出力部は、A/D変換器5の出力部となり、デジタル信号の出力信号が出力される。
The output unit of the
減算器8は、入力信号とD/A変換器11から出力されたアナログ信号の差分を演算する。積分器9は、減算器8の演算結果を積分する。量子化器10は、入力された信号をデジタル信号に変換して量子化する。D/A変換器11は、量子化器10から出力されたデジタル信号をアナログ信号に変換する。
The
図3は、量子化器10の構成例を示す説明図である。
FIG. 3 is an explanatory diagram showing a configuration example of the
量子化器10は、基準電圧出力回路12、比較器13〜16、ならびに制御回路17から構成されている。基準電圧出力回路12は、抵抗部RR、および制御スイッチ部18からなる。また、制御回路17、ならびに制御スイッチ部18は、基準電圧供給制御部として機能する。
The
抵抗部RRには、抵抗R1〜R9が設けられており、これら抵抗R1〜R9が正(+)側の基準電圧VREFPと負(−)側の基準電圧VREFNとの間に直列接続された構成となっている。 The resistor unit RR is provided with resistors R1 to R9, and the resistors R1 to R9 are connected in series between a positive (+) reference voltage VREFP and a negative (−) reference voltage VREFN. It has become.
基準電圧選択部として機能する制御スイッチ部18は、選択部sel、およびスイッチ部S1〜S4から構成されている。選択部selは、制御回路17から出力される制御信号に基づいて、スイッチ部S1〜S4に選択信号をそれぞれ出力する。
The
スイッチ部S1は、スイッチSW1〜SW5からなり、スイッチ部S2は、スイッチSW6〜SW10からなる。スイッチ部S3は、スイッチSW11〜SW15からなり、スイッチ部S4は、スイッチSW16〜SW20からなる。 The switch unit S1 includes switches SW1 to SW5, and the switch unit S2 includes switches SW6 to SW10. The switch unit S3 includes switches SW11 to SW15, and the switch unit S4 includes switches SW16 to SW20.
スイッチSW1の一方の接続部には、抵抗R1と抵抗R2との接続部(ノードn1)が接続されており、スイッチSW2の一方の接続部には、抵抗R2と抵抗R3との接続部(ノードn2)が接続されている。 One connection portion of the switch SW1 is connected to a connection portion (node n1) between the resistors R1 and R2, and one connection portion of the switch SW2 is connected to a connection portion (node) between the resistors R2 and R3. n2) is connected.
スイッチSW3の一方の接続部には、抵抗R3と抵抗R4との接続部(ノードn3)が接続されており、スイッチSW4の一方の接続部には、抵抗R4と抵抗R5との接続部(ノードn4)が接続されている。また、スイッチSW5の一方の接続部には、抵抗R5と抵抗R6との接続部(ノードn5)が接続されている。 One connection portion of the switch SW3 is connected to a connection portion (node n3) between the resistors R3 and R4, and one connection portion of the switch SW4 is connected to a connection portion (node) between the resistors R4 and R5. n4) is connected. Also, a connection portion (node n5) between the resistor R5 and the resistor R6 is connected to one connection portion of the switch SW5.
同様に、スイッチSW6〜SW9の一方の接続部には、ノードn2〜n5がそれぞれ接続されており、スイッチSW10の一方の接続部には、抵抗R6と抵抗R7との接続部(ノードn6)が接続されている。 Similarly, nodes n2 to n5 are connected to one connection portion of the switches SW6 to SW9, respectively, and a connection portion (node n6) between the resistors R6 and R7 is connected to one connection portion of the switch SW10. It is connected.
スイッチSW11〜SW14の一方の接続部には、ノードn3〜n6がそれぞれ接続されており、スイッチSW15の一方の接続部には、抵抗R7と抵抗R8との接続部(ノードn7)が接続されている。 Nodes n3 to n6 are connected to one connection part of the switches SW11 to SW14, respectively, and a connection part (node n7) between the resistor R7 and the resistor R8 is connected to one connection part of the switch SW15. Yes.
さらに、スイッチSW16〜SW19の一方の接続部には、ノードn4〜n7がそれぞれ接続されており、スイッチSW20の一方の接続部には、抵抗R8と抵抗R9との接続部(ノードn8)が接続されている。 Further, nodes n4 to n7 are connected to one connection part of the switches SW16 to SW19, respectively, and a connection part (node n8) between the resistors R8 and R9 is connected to one connection part of the switch SW20. Has been.
スイッチSW1〜SW5の他方の接続部には、比較器13の一方の入力部がそれぞれ接続されており、スイッチSW6〜SW10の他方の接続部には、比較器14の一方の入力部がそれぞれ接続されている。
One input part of the
また、スイッチSW11〜SW15の他方の接続部には、比較器15の一方の入力部がそれぞれ接続されており、スイッチSW16〜SW20の他方の接続部には、比較器16の一方の入力部がそれぞれ接続されている。
Further, one input part of the
スイッチ部S1〜S4は、選択部selから出力された選択信号に基づいて、任意のスイッチSW1〜SW5,SW6〜SW10,SW11〜SW15,SW16〜SW20を導通状態とさせ、抵抗R1〜R9によって分圧された基準電圧を比較器13〜16にそれぞれ出力する。
Based on the selection signal output from the selection unit sel, the switch units S1 to S4 cause the arbitrary switches SW1 to SW5, SW6 to SW10, SW11 to SW15, and SW16 to SW20 to be in a conductive state, and are divided by the resistors R1 to R9. The compressed reference voltage is output to each of the
また、比較器13〜16の他方の入力部には、積分器9からの出力信号が入力されるように接続されている。選択制御部として機能する制御回路17は、論理積回路D1〜D5、ならびにインバータIv1〜Iv5から構成されている。
Further, the other input parts of the
インバータIv1の入力部には、基準電位VSSが接続されており、該インバータIv1の出力部には、論理積回路D1の一方の入力部が接続されている。論理積回路D1の他方の入力部には、比較器13の出力部、およびインバータIv2の入力部がそれぞれ接続されている。
The reference potential VSS is connected to the input part of the inverter Iv1, and one input part of the AND circuit D1 is connected to the output part of the inverter Iv1. The other input section of the AND circuit D1 is connected to the output section of the
インバータIv2の出力部には、論理積回路D2の一方の入力部が接続されており、該論理積回路D2の他方の入力部には、比較器14の出力部、ならびにインバータIv3の入力部がそれぞれ接続されている。
One input portion of the AND circuit D2 is connected to the output portion of the inverter Iv2, and the output portion of the
インバータIv3の出力部には、論理積回路D3の一方の入力部が接続されており、該論理積回路D3の他方の入力部には、比較器15の出力部、ならびにインバータIv4の入力部がそれぞれ接続されている。
One input unit of the AND circuit D3 is connected to the output unit of the inverter Iv3, and the output unit of the
また、インバータIv4の出力部には、論理積回路D4の一方の入力部が接続されており、該論理積回路D4の他方の入力部には、比較器16の出力部、ならびにインバータIv5の入力部がそれぞれ接続されている。
Further, one input part of the AND circuit D4 is connected to the output part of the inverter Iv4, and the other input part of the AND circuit D4 is connected to the output part of the
インバータIv5の出力部には、論理積回路D5の一方の入力部が接続されており、該論理積回路D5の他方の入力部には、電源電圧VDDが入力されるように接続されている。また、比較器13〜16のそれぞれ出力部は、量子化器10の出力部となっている。
One input part of the AND circuit D5 is connected to the output part of the inverter Iv5, and the other input part of the AND circuit D5 is connected to the power supply voltage VDD. The output units of the
そして、論理積回路D1〜D5の出力部は、制御スイッチ部18の選択部selに出力されるようにそれぞれ接続されている。
The output units of the AND circuits D1 to D5 are connected to be output to the selection unit sel of the
図4は、制御スイッチ部18における選択部selとスイッチ部S1,S4との接続構成を示す説明図である。
FIG. 4 is an explanatory diagram illustrating a connection configuration between the selection unit sel and the switch units S1 and S4 in the
選択部selは、論理積回路D6〜D9、論理和回路OR、およびインバータIv6から構成されている。論理積回路D6〜D9の一方の入力部、ならびにインバータIv6の入力部には、リセット信号(Lo信号アクティブ)が入力されるように接続されている。このリセット信号は、たとえば、半導体集積回路装置1のリセット端子、あるいは制御部6のいずれかから出力される。
The selection unit sel includes AND circuits D6 to D9, an OR circuit OR, and an inverter Iv6. One input part of the AND circuits D6 to D9 and the input part of the inverter Iv6 are connected to receive a reset signal (Lo signal active). This reset signal is output from, for example, either the reset terminal of the semiconductor integrated
また、インバータIv6の出力部には、論理和回路ORの一方の入力部が接続されており、論理積回路D6〜D9、および論理和回路ORの他方の入力部には、制御回路17の論理積回路D1〜D5から出力される信号が入力されるようにそれぞれ接続されている。
Further, one input part of the OR circuit OR is connected to the output part of the inverter Iv6, and the logic circuit of the
これら論理積回路D6〜D9、および論理和回路ORの出力部には、スイッチ部S1のスイッチSW1〜SW5、およびスイッチ部S4のスイッチSW16〜SW20に設けられた制御端子が接続されている。この図4では、スイッチ部S1,S4について記載しているが、他のスイッチ部S2,S3についても同様の接続構成となっている。 Control terminals provided on the switches SW1 to SW5 of the switch unit S1 and the switches SW16 to SW20 of the switch unit S4 are connected to the output circuits of the logical product circuits D6 to D9 and the logical sum circuit OR. Although FIG. 4 shows the switch units S1 and S4, the other switch units S2 and S3 have the same connection configuration.
これら論理積回路D6〜D9、および論理和回路ORから出力される信号が、選択部selの選択信号となり、スイッチSW1〜SW5、およびスイッチSW16〜SW20が導通状態となるように任意に選択する。 The signals output from the logical product circuits D6 to D9 and the logical sum circuit OR become selection signals of the selection unit sel, and are arbitrarily selected so that the switches SW1 to SW5 and the switches SW16 to SW20 are in a conductive state.
次に、本実施の形態におけるA/D変換器5に設けられた量子化器10の動作について、図5のフローチャート、および図6〜図9の動作説明図を用いて説明する。
Next, the operation of the
まず、動作開始時において(ステップS101)、基準電圧を各比較器13〜16に入力する。リセット信号(Lo信号)が選択部selに入力されると、論理積回路D6〜D9からLo信号が出力され、論理和回路ORからHi信号がそれぞれ出力される。 First, at the start of operation (step S101), a reference voltage is input to each of the comparators 13-16. When the reset signal (Lo signal) is input to the selection unit sel, the Lo signal is output from the AND circuits D6 to D9, and the Hi signal is output from the OR circuit OR.
これにより、図6に示すように、スイッチ部S1〜S4の中央のスイッチSW3,SW8,SW13,SW18がそれぞれON(導通状態)となり、スイッチSW3,SW8,SW13,SW18からは、ノードn3,n4,n5,n6(図3)の分圧電圧が基準電圧として比較器13〜16にそれぞれ出力される。
As a result, as shown in FIG. 6, the switches SW3, SW8, SW13, and SW18 at the center of the switch sections S1 to S4 are turned on (conductive state), respectively, and the nodes SW3, SW8, SW13, and SW18 are connected to the nodes n3 and n4. , N5, and n6 (FIG. 3) are output as reference voltages to the
その後、入力レベルL1(図6)の入力信号が入力され、比較器13〜16において入力信号と基準電圧との比較が行われる。この場合、図6の下方のタイミングチャートに示すように、比較器13〜16に入力されるクロック信号がHi信号期間で基準電圧の入力、ならびに電圧比較が行われる。
Thereafter, an input signal of the input level L1 (FIG. 6) is input, and the
温度計符号で出力された比較器13〜16の出力は、制御回路17に入力され、該制御回路17によって比較器13〜16における出力の”0”と”1”の温度符号の境界を”1”で出力(たとえば、図6の論理積回路D4)する。
The outputs of the
続いて、信号処理が開始される(ステップS102)。ここでは、制御回路17の論理積回路D4から出力された”1”の信号が、選択部selに入力される。これにより、論理積回路D7の出力がHi信号となり、図7に示すように、スイッチSW4,SW9,SW14,SW19がそれぞれONとなるように、スイッチ部S1〜S4に選択信号が出力される。
Subsequently, signal processing is started (step S102). Here, the signal “1” output from the AND circuit D4 of the
このスイッチSW4,SW9,SW14,SW19の切り替えは、図7の下方のタイミングチャートに示すように、たとえば、クロック信号のLo信号期間に行われる。 The switches SW4, SW9, SW14, and SW19 are switched, for example, during the Lo signal period of the clock signal as shown in the timing chart at the bottom of FIG.
このように、スイッチSW4,SW9,SW14,SW19に切り換えが行われたことにより、ノードn4,n5,n6,n7(図3)の分圧電圧が基準電圧として比較器13〜16にそれぞれ出力される。
As described above, when the switches SW4, SW9, SW14, and SW19 are switched, the divided voltages of the nodes n4, n5, n6, and n7 (FIG. 3) are output as reference voltages to the
これにより、入力信号の入力レベルL1に見合った温度計符号の境界付近の最適な基準電圧のみが比較器13〜16に供給されることになり、少数の比較器13〜16であっても、高精度な量子化が可能となる。この場合、比較器13〜16にそれぞれ入力される基準電圧は、1LSB(Least Significant Bit)分の電圧だけ小さくなる。
Thereby, only the optimum reference voltage near the boundary of the thermometer code corresponding to the input level L1 of the input signal is supplied to the
その後、新たな入力信号が入力された場合(ステップS103)、ステップS102の処理に戻り、新たな入力信号が入力されない場合には、処理が終了となる。ここで、入力レベルL2の新たな入力信号が入力された場合、比較器13〜16には、図8に示すように、新たな”0”と”1”の温度計符号が形成される。
Thereafter, when a new input signal is input (step S103), the process returns to step S102, and when a new input signal is not input, the process ends. Here, when a new input signal of the input level L2 is inputted, new “0” and “1” thermometer codes are formed in the
比較器13〜16に形成された温度符号は、制御回路17に入力され、該制御回路17によって比較器13〜16における出力の”0”と”1”の温度符号の境界を”1”で出力(たとえば、図8の論理積回路D2)する。
The temperature code formed in the
続いて、ステップS102の信号処理が開始される。論理積回路D2から出力された”1”の信号が、選択部selに入力されると、選択部selの論理積回路D8の出力がHi信号となり、図9に示すように、スイッチSW2,SW7,SW12,SW17がそれぞれONとなる。 Subsequently, the signal processing in step S102 is started. When the signal “1” output from the AND circuit D2 is input to the selection unit sel, the output of the AND circuit D8 of the selection unit sel becomes a Hi signal, and the switches SW2 and SW7 are switched as shown in FIG. , SW12, SW17 are turned on.
このスイッチSW2,SW7,SW12,SW17の切り替えは、図9の下方のタイミングチャートに示すように、たとえば、クロック信号のLo信号期間に行われる。 The switching of the switches SW2, SW7, SW12, and SW17 is performed, for example, during the Lo signal period of the clock signal as shown in the timing chart at the bottom of FIG.
これらスイッチSW2,SW7,SW12,SW17が導通状態となると、ノードn2,n3,n4,n5(図3)の分圧電圧が基準電圧として比較器13〜16にそれぞれ出力される。
When these switches SW2, SW7, SW12, and SW17 are turned on, the divided voltages of the nodes n2, n3, n4, and n5 (FIG. 3) are output to the
このように、入力信号の入力レベルに応じて、最適な基準電圧を比較器13〜16にそれぞれ供給することが可能となる。
As described above, it is possible to supply the optimum reference voltages to the
それにより、本実施の形態1によれば、量子化器10に設けられた比較器の数を削減することができるので、レイアウト面積を小さくしながら、該量子化器10の消費電流を低減させることができる。
Thereby, according to the first embodiment, since the number of comparators provided in the
よって、半導体集積回路装置1の性能を低下させることなく、該半導体集積回路装置1の小型化や低消費電力化を可能にすることができる。
Therefore, it is possible to reduce the size and power consumption of the semiconductor integrated
(実施の形態2)
図10は、本発明の実施の形態2による量子化器の構成例を示す説明図、図11は、図10に設けられた比較器の構成例を示す説明図、図12は、図10の量子化器における動作例を示す説明図、図13は、図12に続く説明図、図14は、図13に続く説明図、図15は、図14に続く説明図、図16は、図10の量子化器の比較範囲を示す説明図である。
(Embodiment 2)
FIG. 10 is an explanatory diagram illustrating a configuration example of a quantizer according to the second embodiment of the present invention, FIG. 11 is an explanatory diagram illustrating a configuration example of the comparator provided in FIG. 10, and FIG. FIG. 13 is an explanatory diagram following FIG. 12, FIG. 14 is an explanatory diagram following FIG. 13, FIG. 15 is an explanatory diagram following FIG. 14, and FIG. It is explanatory drawing which shows the comparison range of other quantizers.
本実施の形態2において、A/D変換器5は、前記実施の形態1と同様に、減算器8、積分器9、量子化器10、ならびにD/A変換器11から構成されており、前記実施の形態1と異なる点は、量子化器10の構成である。
In the second embodiment, the A / D converter 5 includes a
量子化器10は、図10に示すように、基準電圧出力回路19、スリープ制御部20、比較器21〜28、制御回路29、およびエンコーダ30から構成されている。
As illustrated in FIG. 10, the
基準電圧出力回路19には、抵抗R1〜R9が設けられており、これら抵抗R1〜R9が正(+)側の基準電圧VREFPと負(−)側の基準電圧VREFNとの間に直列接続された構成となっている。
The reference
動作制御信号出力部として機能するスリープ制御部20は、否定論理和回路31〜38、および論理積回路39〜45から構成されており、比較器21〜28のスリープ状態/動作状態の制御を行う制御信号を生成する。
The
否定論理和回路31〜38は、5つ入力部(第1入力部〜第5入力部)がそれぞれ設けられており、否定論理和回路31〜38の出力部が、比較器21〜28に設けられた動作制御端子として機能するスリープ端子slpにそれぞれ接続されている。これら否定論理和回路31〜38から出力される信号が、比較器21〜28のスリープ状態/動作状態を制御する制御信号となる。
The negative OR
比較器21の一方の入力部には、抵抗R1と抵抗R2との接続部(ノードn1)が接続されており、比較器22の一方の入力部には、抵抗R2と抵抗R3との接続部(ノードn2)が接続されている。
A connection portion (node n1) between the resistors R1 and R2 is connected to one input portion of the
比較器23の一方の入力部には、抵抗R3と抵抗R4との接続部(ノードn3)に接続されており、比較器24の一方の入力部には、抵抗R4と抵抗R5との接続部(ノードn4)に接続されている。
One input portion of the
同様に、比較器25〜28の一方の入力部には、抵抗R5と抵抗R6との接続部(ノードn5)、抵抗R6と抵抗R7との接続部(ノードn6)、抵抗R7と抵抗R8との接続部(ノードn7)、および抵抗R8と抵抗R9との接続部(ノードn8)がそれぞれ接続されている。また、比較器21〜28の他方の入力部には、積分器9からの出力信号が入力されるように接続されている。
Similarly, one input portion of each of the
否定論理和回路31〜34の第1入力部には、論理積回路42の出力部がそれぞれ接続されており、否定論理和回路35〜38の第1入力部には、論理積回路41の出力部がそれぞれ接続されている。
The output parts of the
否定論理和回路31〜34の第2入力部には、論理積回路43の出力部がそれぞれ接続されており、否定論理和回路35〜38の第2入力部には、論理積回路40の出力部がそれぞれ接続されている。
The output parts of the
また、否定論理和回路31,36〜38の第3入力部には、論理積回路39の出力部がそれぞれ接続されており、否定論理和回路31,32,37,38の第4入力部には、論理積回路45の出力部が接続されている。
Further, the output parts of the
否定論理和回路31,38の第5入力部、および否定論理和回路32,33の第3入力部には、論理積回路44の出力部がそれぞれ接続されている。そして、否定論理和回路32の第5入力部、否定論理和回路33,36の第4入力部と第5入力部、否定論理和回路34,35の第3〜第5入力部、ならびに否定論理和回路37の第5入力部には、基準電位VSSがそれぞれ接続されている。
The output part of the
制御部として機能する制御回路29は、論理積回路46〜52、ならびにインバータ53〜59から構成されている。比較器21〜27の出力部には、インバータ53〜59の入力部がそれぞれ接続されている。
The
また、比較器22〜28の出力部には、論理積回路46〜52の他方の入力部がそれぞれ接続されており、インバータ53〜59の出力部には、論理積回路46〜52の一方の入力部がそれぞれ接続されている。
The other inputs of the AND
これら論理積回路46〜52の出力部は、エンコーダ30の入力部がそれぞれ接続されている。エンコーダ30は、論理積回路46〜52から出力された信号を並列のビットデータにエンコードして出力する。
The output units of these AND
また、論理積回路46の出力部には、論理積回路41の他方の入力部が接続されており、論理積回路47,48の出力部には、論理積回路40,39の他方の入力部がそれぞれ接続されている。
Further, the other input section of the AND
さらに、論理積回路50,51,52の出力部には、論理積回路44,43,42の他方の入力部がそれぞれ接続されており、論理積回路49の出力部には、論理積回路45の他方の入力部が接続されている。
Further, the other input parts of the AND
論理積回路39〜45の一方の入力部には、たとえば、半導体集積回路装置1のリセット端子、あるいは制御部6のいずれかから出力されるリセット信号が入力されるように接続されている。
For example, a reset signal output from either the reset terminal of the semiconductor integrated
図11は、比較器21の構成例を示す説明図である。
FIG. 11 is an explanatory diagram illustrating a configuration example of the
比較器21は、トランジスタQ1〜Q9、論理積回路AND1,AND2、否定論理和回路NOR1,NOR2、ならびにインバータInv1,Inv2から構成されている。トランジスタQ1,Q2,Q5〜Q7は、たとえば、PチャネルMOS(Metal Oxide Semiconductor)から構成されており、トランジスタQ8,Q9は、NチャネルMOSから構成されている。
The
トランジスタQ1,Q2の一方の接続部には、定電流源が接続されており、トランジスタQ1,Q2の他方の接続には、トランジスタQ3,Q4の一方の接続部がそれぞれ接続されている。 A constant current source is connected to one connection portion of the transistors Q1 and Q2, and one connection portion of the transistors Q3 and Q4 is connected to the other connection of the transistors Q1 and Q2.
トランジスタQ1のゲートには、基準電圧出力回路19から出力される基準電圧が入力されるように接続されており、トランジスタQ2のゲートには、積分器9からの出力信号が入力されるように接続されている。また、トランジスタQ3,Q4のゲートは、スリープ端子slpであり、スリープ制御部20から出力される制御信号が入力されるようにそれぞれ接続されている。
The gate of the transistor Q1 is connected so that the reference voltage output from the reference
トランジスタQ5の一方の接続部には、電源電圧VCCが入力されるように接続されており、該トランジスタQ5の他方の接続には、トランジスタQ6,Q7の一方の接続部がそれぞれ接続されている。トランジスタQ5のゲートには、クロック信号が入力されるように接続されている。 One connection portion of the transistor Q5 is connected so that the power supply voltage VCC is input, and one connection portion of the transistors Q6 and Q7 is connected to the other connection of the transistor Q5. The gate of the transistor Q5 is connected to receive a clock signal.
トランジスタQ6,Q7の他方の接続部には、トランジスタQ8,Q9の一方の接続部がそれぞれ接続されており、電源電圧VEEがそれぞれ接続されている。また、トランジスタQ6のゲートには、トランジスタQ7の他方の接続部が接続されており、トランジスタQ7のゲートには、トランジスタQ6の他方の接続部が接続されている。 One connection portion of the transistors Q8 and Q9 is connected to the other connection portion of the transistors Q6 and Q7, and the power supply voltage VEE is connected to each other. The other connection portion of the transistor Q7 is connected to the gate of the transistor Q6, and the other connection portion of the transistor Q6 is connected to the gate of the transistor Q7.
論理積回路AND1の一方の入力部には、トランジスタQ6の他方の接続部が接続されており、論理積回路AND2の一方の入力部には、トランジスタQ7の他方の接続部が接続されている。 The other connection portion of the transistor Q6 is connected to one input portion of the AND circuit AND1, and the other connection portion of the transistor Q7 is connected to one input portion of the AND circuit AND2.
論理積回路AND1,AND2の他方の入力部もスリープ端子slpとなり、スリープ制御部20から出力される制御信号が入力されるようにそれぞれ接続されている。論理積回路AND1の出力部には、否定論理和回路NOR1の一方の入力部が接続されており、論理積回路AND2の出力部には、否定論理和回路NOR2の他方の入力部が接続されている。
The other input sections of the AND circuits AND1 and AND2 are also connected to the sleep terminal slp so that a control signal output from the
否定論理和回路NOR1の出力部には、否定論理和回路NOR2の一方の入力部、およびインバータIvn1の入力部がそれぞれ接続されており、否定論理和回路NOR2の出力部には、否定論理和回路NOR1の一方の入力部、およびインバータIvn2の入力部がそれぞれ接続されている。そして、インバータIvn2の出力部が、比較器21の出力部となっている。
The output part of the NOR circuit NOR1 is connected to one input part of the NOR circuit NOR2 and the input part of the inverter Ivn1, respectively. The output part of the NOR circuit NOR2 is connected to a negative OR circuit. One input portion of NOR1 and the input portion of inverter Ivn2 are connected to each other. The output unit of the inverter Ivn2 is the output unit of the
スリープ制御部20から制御信号(Lo信号)が出力されると、トランジスタQ3,Q4がOFFとなるとともに、論理積回路AND1,AND2の出力もLo信号固定となり、比較器21がスリープ状態となる。また、論理積回路AND1,AND2の出力がLo信号固定となることによって、制御信号が入力された際の比較器21における出力信号が保持される。
When a control signal (Lo signal) is output from the
なお、図11では、比較器21の構成例を示したが、他の比較器22〜28についても同様の構成となっている。
In addition, although the structural example of the
次に、本実施の形態2における量子化器10の動作について、フローチャート(図5)、図12〜図15、および図16の量子化器10の比較範囲を示す説明図を用いて説明する。
Next, the operation of the
まず、動作開始時において、量子化器10におけるすべての比較器21〜28をONさせる(ステップS101)。この場合、リセット信号(Lo信号)が入力され、図12に示すように、否定論理和回路31〜38からは、比較器21〜28をONさせる制御信号(Hi信号)がそれぞれ出力される。
First, at the start of operation, all the
この処理は、図12の下方のタイミングチャートに示すように、比較器21〜28に入力されるクロック信号がHi信号期間において行われる。
This process is performed during the Hi signal period of the clock signal input to the
この状態で、たとえば、入力レベルL3(図12)の入力信号が入力されると、比較器21〜28において入力信号と基準電圧との比較が行われ、入力信号に対応した温度計符号が出力される。ここでは、図16の状態J1に示すように、すべての比較器21〜28が動作状態となっている。
In this state, for example, when an input signal of the input level L3 (FIG. 12) is input, the
続いて、信号処理を行う(ステップS102)。比較器21〜28の比較結果となる温度計符号は、制御回路29の論理積回路46〜52にそれぞれ出力される。そして、制御回路29は、論理積回路46〜52の温度計符号の境目を”1”として出力する。
Subsequently, signal processing is performed (step S102). The thermometer codes that are the comparison results of the
続いて、制御回路29から出力された”1”の信号は、スリープ制御部20に出力される。スリープ制御回路20は、図13に示すように、入力信号の入力レベルL3に見合った基準電圧が入力されている比較器23〜26をONとし、他の比較器21,22,27,28をスリープ状態とさせる制御信号をそれぞれ出力する。この処理は、図13の下方のタイミングチャートに示すように、比較器21〜28に入力されるクロック信号がLo信号期間において行われる。
Subsequently, the signal “1” output from the
それにより、入力信号の入力レベルL3に応じた図16の状態J2に示す範囲の比較器群が動作することになる。 Thereby, the comparator group in the range shown in the state J2 of FIG. 16 according to the input level L3 of the input signal operates.
その後、新たな入力信号が入力された場合(ステップS103)、ステップS102の処理に戻り、新たな入力信号が入力されない場合には、処理が終了となる。たとえば、入力レベルL4の新たな入力信号が入力された場合には、図14に示すように、入力レベルL4に応じた比較器21〜28は、新たな”1”の温度計符号を出力する。このときの比較器群の動作状態は、図16の状態J3であり、これは状態J2と同じとなる。
Thereafter, when a new input signal is input (step S103), the process returns to step S102, and when a new input signal is not input, the process ends. For example, when a new input signal of the input level L4 is input, as shown in FIG. 14, the
そして、制御回路29から出力された境目の温度符号である”1”の信号は、スリープ制御部20に出力され、図15に示すように、入力信号の入力レベルL4に見合った基準電圧が入力されている比較器24〜27をONとし、他の比較器21〜23,28をスリープ状態とさせる制御信号をそれぞれ出力する。これにより、比較器群の動作状態は、図16の状態J4となり、入力レベルL4に最適な比較器群のみがONとなる。
Then, the signal of “1”, which is the temperature code of the boundary output from the
それにより、本実施の形態2によれば、入力信号の入力レベルに応じて任意の比較器21〜28を選択して動作させることができるので、A/D変換器5の消費電流を低減させることができる。
Thereby, according to the second embodiment, any of the
よって、半導体集積回路装置1の性能を低下させることなく、低消費電力化を実現することができる。
Therefore, low power consumption can be realized without degrading the performance of the semiconductor integrated
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
本発明は、半導体集積回路装置などに設けられるA/D変換器に適している。 The present invention is suitable for an A / D converter provided in a semiconductor integrated circuit device or the like.
1 半導体集積回路装置
2 CPU
3 メモリ
4 信号切り換え部
5 A/D変換器
6 制御部
7 レジスタ
8 減算器
9 積分器
10 量子化器
11 D/A変換器
12 基準電圧出力回路
13〜16 比較器
17 制御回路
18 制御スイッチ部
19 基準電圧出力回路
20 スリープ制御部
21〜28 比較器
29 制御回路
30 エンコーダ
31〜38 否定論理和回路
39〜45 論理積回路
B バス
RR 抵抗部
R1〜R9 抵抗
sel 選択部
S1〜S4 スイッチ部
SW1〜SW20 スイッチ
D1〜D9 論理積回路
AND1,AND2 論理積回路
Iv1〜Iv6 インバータ
OR 論理和回路
Q1〜Q9 トランジスタ
NOR1,NOR2 否定論理和回路
Inv1,Inv2 インバータ
slp スリープ端子
1 Semiconductor
3
Claims (8)
前記A/D変換器は、
入力信号とフィードバック信号との差分信号を積分する積分器と、
前記積分器から出力された信号をデジタル信号に変換して量子化する量子化器と、
前記量子化器から出力されたデジタル信号をアナログ信号に変換してフィードバックするD/A変換器とを有し、
前記量子化器は、
複数の基準電圧を生成する基準電圧出力部と、
前記基準電圧出力部が生成した基準電圧と入力信号とを比較し、その比較結果を温度計符号で出力する複数の比較器と、
前記比較器が出力した温度計符号に基づいて、入力信号の入力レベルに見合った任意の基準電圧を選択し、前記比較器にそれぞれ供給する基準電圧供給制御部とを備えたことを特徴とする半導体集積回路装置。 A semiconductor integrated circuit device including an A / D converter that converts an analog signal into a digital signal,
The A / D converter is
An integrator for integrating a difference signal between the input signal and the feedback signal;
A quantizer that converts the signal output from the integrator into a digital signal and quantizes the digital signal;
A D / A converter that converts the digital signal output from the quantizer into an analog signal and feeds back the analog signal;
The quantizer is
A reference voltage output unit for generating a plurality of reference voltages;
A plurality of comparators that compare the reference voltage generated by the reference voltage output unit and the input signal, and output the comparison result with a thermometer code;
A reference voltage supply control unit that selects an arbitrary reference voltage corresponding to an input level of an input signal based on a thermometer code output from the comparator and supplies the selected reference voltage to the comparator; Semiconductor integrated circuit device.
前記基準電圧供給制御部は、
選択制御信号に基づいて、前記基準電圧出力部が生成した任意の基準電圧を選択して前記比較器に出力する基準電圧選択部と、
前記比較器から出力される温度計符号の境界を検出し、前記温度計符号の境界近辺の基準電圧を前記比較器に供給する選択制御信号を生成し、前記基準電圧選択部に出力する選択制御部とを備えたことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 1.
The reference voltage supply controller is
A reference voltage selection unit that selects an arbitrary reference voltage generated by the reference voltage output unit based on a selection control signal and outputs the selected reference voltage to the comparator;
Selection control for detecting a boundary of a thermometer code output from the comparator, generating a selection control signal for supplying a reference voltage near the boundary of the thermometer code to the comparator, and outputting the selection control signal to the reference voltage selection unit A semiconductor integrated circuit device.
前記量子化器は、フラッシュ型A/D変換回路よりなることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 1 or 2,
2. The semiconductor integrated circuit device according to claim 1, wherein the quantizer comprises a flash type A / D conversion circuit.
前記A/D変換器は、
デルタシグマ変調回路であることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to any one of claims 1 to 3,
The A / D converter is
A semiconductor integrated circuit device which is a delta-sigma modulation circuit.
前記A/D変換器は、
入力信号とフィードバック信号との差分信号を積分する積分器と、
前記積分器から出力された信号をデジタル信号に変換して量子化する量子化器と、
前記量子化器から出力されたデジタル信号をアナログ信号に変換してフィードバックするD/A変換器とを有し、
前記量子化器は、
複数の基準電圧を生成する基準電圧出力部と、
前記基準電圧出力部が生成した基準電圧と入力信号とを比較し、その比較結果を温度計符号で出力する複数の比較器と、
前記比較器が出力した温度計符号に基づいて、入力信号の入力レベルに見合った任意の基準電圧が供給される前記比較器を選択して動作させ、選択されていない前記比較器の動作を停止させる動作制御信号を生成し、前記比較器に出力する動作制御部とを備え、
前記比較器は、
動作制御端子を備え、前記動作制御端子に入力された動作制御信号に基づいて、動作状態と停止状態とが制御されることを特徴とする半導体集積回路装置。 A semiconductor integrated circuit device comprising an A / D converter for converting an analog signal into a digital signal,
The A / D converter is
An integrator for integrating a difference signal between the input signal and the feedback signal;
A quantizer that converts the signal output from the integrator into a digital signal and quantizes the digital signal;
A D / A converter that converts the digital signal output from the quantizer into an analog signal and feeds back the analog signal;
The quantizer is
A reference voltage output unit for generating a plurality of reference voltages;
A plurality of comparators that compare the reference voltage generated by the reference voltage output unit and the input signal, and output the comparison result with a thermometer code;
Based on the thermometer code output by the comparator, the comparator to which an arbitrary reference voltage corresponding to the input level of the input signal is supplied is selected and operated, and the operation of the unselected comparator is stopped. An operation control signal to be generated and output to the comparator,
The comparator is
A semiconductor integrated circuit device comprising an operation control terminal, wherein an operation state and a stop state are controlled based on an operation control signal input to the operation control terminal.
前記動作制御部は、
前記比較器から出力される温度計符号の境界を検出し、前記温度計符号の境界近辺の基準電圧が供給されている前記比較器を動作させ、その他の前記比較器を停止状態とする制御信号を生成して出力する制御部と、
前記制御部から出力された制御信号に基づいて、前記比較器に動作制御信号を出力する動作制御信号出力部とを備えたことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 5.
The operation controller is
A control signal for detecting a boundary of a thermometer code output from the comparator, operating the comparator supplied with a reference voltage in the vicinity of the boundary of the thermometer code, and stopping the other comparators A control unit for generating and outputting
A semiconductor integrated circuit device comprising: an operation control signal output unit that outputs an operation control signal to the comparator based on a control signal output from the control unit.
前記量子化器は、フラッシュ型A/D変換回路よりなることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 5 or 6,
2. The semiconductor integrated circuit device according to claim 1, wherein the quantizer comprises a flash type A / D conversion circuit.
前記A/D変換器は、
デルタシグマ変調回路であることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to any one of claims 5 to 7,
The A / D converter is
A semiconductor integrated circuit device which is a delta-sigma modulation circuit.
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100528 |