JP2009049190A - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To form a precise positioning mark. <P>SOLUTION: On a semiconductor substrate 10 in which an integrated circuit 12 is formed, an electrode 14 electrically connected to the integrated circuit 12 is formed, and a passivation film 20 having an opening for at least partially exposing the electrode 14 is formed. A resin projection 22 is formed on the passivation film 20 of the semiconductor substrate 10. Wiring 24 is formed so that it reaches an area on the resin projection 22 from an area on the electrode 14. A positioning mark 26 is formed on the passivation film 20. The wiring 24 and the positioning mark 26 are formed simultaneously. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof.

特許文献１には、半導体チップの電極に金属バンプを設け、パッシベーション膜上に位置決めマークを形成することが開示されている。しかし、この技術によれば、金属バンプの形成後に位置決めマークを形成しているので、位置決めマークの精度に劣るという問題があった。
特開２００４−３１９５４９号公報 Patent Document 1 discloses that a metal bump is provided on an electrode of a semiconductor chip, and a positioning mark is formed on the passivation film. However, according to this technique, since the positioning mark is formed after the metal bump is formed, there is a problem that the accuracy of the positioning mark is inferior.
JP 2004-319549 A

本発明は、精度の高い位置決めマークを形成することを目的とする。   An object of the present invention is to form a highly accurate positioning mark.

（１）本発明に係る半導体装置の製造方法は、
集積回路が形成された半導体基板であって、前記集積回路に電気的に接続された電極が形成され、前記電極の少なくとも一部を露出させる開口を有するパッシベーション膜が形成された半導体基板の、前記パッシベーション膜上に樹脂突起を形成する工程と、
前記電極上から前記樹脂突起上に至るように配線を形成する工程と、
前記パッシベーション膜上に位置決めマークを形成する工程と、
を含み、
前記配線及び前記位置決めマークを同時に形成する。本発明によれば、配線及び位置決めマークを同時に形成するので、配線に対する位置決めマークの位置が固定されることになり、精度の高い位置決めマークを形成することができる。
（２）この半導体装置の製造方法において、
前記パッシベーション膜は、表面が凸凹な領域と、表面が平坦な領域と、を含み、
前記位置決めマークは、前記平坦な領域のみに形成してもよい。
（３）この半導体装置の製造方法において、
前記集積回路は、内部配線を含み、
前記内部配線の一部を覆う、遮光性を有して表面が平坦な下地層をさらに有し、
前記パッシベーション膜は、光透過性を有し、前記下地層を覆い、
前記位置決めマークは、前記下地層の上方に形成してもよい。
（４）この半導体装置の製造方法において、
前記下地層と前記位置決めマークは、異なる平面形状を有するように形成してもよい。
（５）この半導体装置の製造方法において、
前記樹脂突起は、長尺状に形成し、
複数の前記樹脂突起が平行に配列し、
前記複数の樹脂突起に挟まれた領域に、前記位置決めマークを形成してもよい。
（６）本発明に係る半導体装置は、
集積回路が形成された半導体基板と、
前記半導体基板に形成され、前記集積回路に電気的に接続された電極と、
前記電極の少なくとも一部を露出させる開口を有して前記半導体基板上に形成されたパッシベーション膜と、
前記パッシベーション膜上に配置された樹脂突起と、
前記電極上から前記樹脂突起上に至るように配置されている配線と、
前記パッシベーション膜上に配置され、前記配線と同じ材料からなり、前記配線との位置が固定された位置決めマークと、
を有する。本発明によれば、配線及び位置決めマークを同じ材料で形成するので、精度の高い位置決めマークを容易に形成することができる。
（７）この半導体装置において、
前記パッシベーション膜は、表面が凸凹な領域と、表面が平坦な領域と、を含み、
前記位置決めマークは、前記平坦な領域のみに形成されてもよい。
（８）この半導体装置において、
前記集積回路は、内部配線を含み、
前記内部配線の一部を覆う、遮光性を有して表面が平坦な下地層をさらに有し、
前記パッシベーション膜は、光透過性を有し、前記下地層を覆い、
前記位置決めマークは、前記下地層の上方に位置してもよい。
（９）この半導体装置において、
前記下地層と前記位置決めマークは異なる平面形状を有してもよい。
（１０）この半導体装置において、
前記樹脂突起は、長尺状に形成され、
複数の前記樹脂突起が平行に配列され、
前記複数の樹脂突起に挟まれた領域に前記位置決めマークが位置してもよい。 (1) A method of manufacturing a semiconductor device according to the present invention includes:
A semiconductor substrate on which an integrated circuit is formed, wherein the electrode electrically connected to the integrated circuit is formed, and the semiconductor substrate on which a passivation film having an opening exposing at least a part of the electrode is formed, Forming resin protrusions on the passivation film;
Forming a wiring so as to reach the resin protrusion from the electrode;
Forming a positioning mark on the passivation film;
Including
The wiring and the positioning mark are formed simultaneously. According to the present invention, since the wiring and the positioning mark are formed simultaneously, the position of the positioning mark with respect to the wiring is fixed, and a highly accurate positioning mark can be formed.
(2) In this method of manufacturing a semiconductor device,
The passivation film includes a region having an uneven surface and a region having a flat surface,
The positioning mark may be formed only in the flat region.
(3) In this method of manufacturing a semiconductor device,
The integrated circuit includes internal wiring;
A base layer that covers a part of the internal wiring and has a light shielding property and a flat surface;
The passivation film has light transmittance, covers the base layer,
The positioning mark may be formed above the base layer.
(4) In this method of manufacturing a semiconductor device,
The underlayer and the positioning mark may be formed to have different planar shapes.
(5) In this method of manufacturing a semiconductor device,
The resin protrusion is formed in a long shape,
A plurality of the resin protrusions are arranged in parallel,
The positioning mark may be formed in a region sandwiched between the plurality of resin protrusions.
(6) A semiconductor device according to the present invention includes:
A semiconductor substrate on which an integrated circuit is formed;
An electrode formed on the semiconductor substrate and electrically connected to the integrated circuit;
A passivation film formed on the semiconductor substrate with an opening exposing at least a portion of the electrode;
A resin protrusion disposed on the passivation film;
Wiring arranged so as to reach the resin protrusion from the electrode;
A positioning mark disposed on the passivation film, made of the same material as the wiring, and fixed in position with the wiring;
Have According to the present invention, since the wiring and the positioning mark are formed of the same material, a highly accurate positioning mark can be easily formed.
(7) In this semiconductor device,
The passivation film includes a region having an uneven surface and a region having a flat surface,
The positioning mark may be formed only in the flat region.
(8) In this semiconductor device,
The integrated circuit includes internal wiring;
A base layer that covers a part of the internal wiring and has a light shielding property and a flat surface;
The passivation film has light transmittance, covers the base layer,
The positioning mark may be located above the foundation layer.
(9) In this semiconductor device,
The underlayer and the positioning mark may have different planar shapes.
(10) In this semiconductor device,
The resin protrusion is formed in a long shape,
A plurality of the resin protrusions are arranged in parallel,
The positioning mark may be located in a region sandwiched between the plurality of resin protrusions.

図１は、本発明の実施の形態に係る半導体装置を示す平面図である。図２は、図１に示す半導体装置のII-II線断面図であり、図３は、図１に示す半導体装置のIII-III線断面図である。   FIG. 1 is a plan view showing a semiconductor device according to an embodiment of the present invention. 2 is a cross-sectional view taken along line II-II of the semiconductor device shown in FIG. 1, and FIG. 3 is a cross-sectional view taken along line III-III of the semiconductor device shown in FIG.

半導体装置は、半導体基板１０を有する。半導体基板１０は、それが半導体チップであれば矩形の面を有しており、それが半導体ウエハであれば半導体チップとなる各領域が矩形の面である。半導体基板１０（１つの半導体チップ又は半導体チップとなる各領域）には、集積回路１２（トランジスタ等）が形成されている。半導体基板１０には、集積回路１２に電気的に接続されるように、電極１４が形成されている。電極１４は、１列又は複数列（平行な複数列）に並んでいる。電極１４は、半導体基板１０の矩形の面の辺に沿って（平行に）並んでいる。電極１４は、集積回路１２に電気的に接続されている。集積回路１２は、内部配線１６を含む。内部配線１６の一部を覆うように（内部配線１６の上方に）、遮光性を有して表面（少なくとも上面）が平坦な下地層１８が半導体基板１０に形成されている。下地層１８は、内部配線１６と同じ材料（例えば金属）からなる。なお、「上方」「上面」の「上」とは、半導体基板１０の、電極１４が形成された面が向く方向をいう。   The semiconductor device has a semiconductor substrate 10. If the semiconductor substrate 10 is a semiconductor chip, it has a rectangular surface, and if it is a semiconductor wafer, each region that becomes a semiconductor chip is a rectangular surface. An integrated circuit 12 (transistor or the like) is formed on the semiconductor substrate 10 (one semiconductor chip or each region that becomes a semiconductor chip). An electrode 14 is formed on the semiconductor substrate 10 so as to be electrically connected to the integrated circuit 12. The electrodes 14 are arranged in one row or a plurality of rows (a plurality of parallel rows). The electrodes 14 are arranged along (in parallel with) the sides of the rectangular surface of the semiconductor substrate 10. The electrode 14 is electrically connected to the integrated circuit 12. The integrated circuit 12 includes an internal wiring 16. A base layer 18 having a light shielding property and a flat surface (at least the upper surface) is formed on the semiconductor substrate 10 so as to cover a part of the internal wiring 16 (above the internal wiring 16). The underlayer 18 is made of the same material (for example, metal) as the internal wiring 16. “Upper” of “upper” and “upper surface” means a direction in which the surface of the semiconductor substrate 10 on which the electrode 14 is formed faces.

半導体基板１０には、電極１４の少なくとも一部が露出する様に、保護膜としてのパッシベーション膜２０が形成されている。パッシベーション膜２０は、光透過性を有する。パッシベーション膜２０は、例えば、ＳｉＯ２やＳｉＮ等の無機材料のみで形成されていてもよい。パッシベーション膜２０は、集積回路１２の上方に形成されている。パッシベーション膜２０は、下地層１８を覆う。下地層１８のパッシベーション膜２０と接触する面が平坦であるため、パッシベーション膜２０は、下地層１８と接触する面も平坦になり、かつ、均一な膜厚で形成すると下地層１８とは反対側の面も平坦になる。パッシベーション膜２０は、下地層１８の有無によって凹凸が形成されている。つまり、パッシベーション膜２０は、表面が凸凹な領域と、表面が平坦な領域と、を含む。 A passivation film 20 as a protective film is formed on the semiconductor substrate 10 so that at least a part of the electrode 14 is exposed. The passivation film 20 is light transmissive. The passivation film 20 may be formed of only an inorganic material such as SiO 2 or SiN. The passivation film 20 is formed above the integrated circuit 12. The passivation film 20 covers the base layer 18. Since the surface of the underlayer 18 that contacts the passivation film 20 is flat, the surface of the passivation film 20 that contacts the underlayer 18 is also flat, and the opposite side of the underlayer 18 when formed with a uniform thickness. The surface becomes flat. The passivation film 20 is uneven depending on the presence or absence of the underlayer 18. That is, the passivation film 20 includes a region where the surface is uneven and a region where the surface is flat.

半導体基板１０（パッシベーション膜２０上）には、樹脂突起２２が設けられている。図１には、半導体基板１０の矩形の面の辺に沿って（平行に）延びる樹脂突起２２が示されており、複数の樹脂突起２２が平行に配列されている。樹脂突起２２の材料としては、例えばポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン（ＢＣＢ；benzocyclobutene）、ポリベンゾオキサゾール（ＰＢＯ；polybenzoxazole）、アクリル樹脂、シリコーン樹脂、フェノール樹脂等の樹脂を用いてもよい。   Resin protrusions 22 are provided on the semiconductor substrate 10 (on the passivation film 20). FIG. 1 shows resin protrusions 22 extending (in parallel) along the sides of the rectangular surface of the semiconductor substrate 10, and a plurality of resin protrusions 22 are arranged in parallel. Examples of the material of the resin protrusion 22 include polyimide resin, silicone-modified polyimide resin, epoxy resin, silicone-modified epoxy resin, benzocyclobutene (BCB), polybenzoxazole (PBO), acrylic resin, silicone resin, and phenol. A resin such as a resin may be used.

樹脂突起２２は長尺状に形成されている。樹脂突起２２の表面（半導体基板１０とは反対側を向く面）は、凸曲面になっている。詳しくは、樹脂突起２２の表面は、樹脂突起２２の長手軸又はそれと平行な直線を回転軸として、長手軸の周囲に平行に位置する直線を回転させて描かれる回転面である。樹脂突起２２の表面は、円柱を中心軸に平行な平面で切断して得られた形状の曲面（円柱の回転面の一部）の形状をなしている。樹脂突起２２は、上面よりも下面が広くなるように、末広がりの形状になっている。   The resin protrusion 22 is formed in a long shape. The surface of the resin protrusion 22 (surface facing away from the semiconductor substrate 10) is a convex curved surface. Specifically, the surface of the resin protrusion 22 is a rotation surface drawn by rotating a straight line positioned parallel to the periphery of the longitudinal axis with the longitudinal axis of the resin protrusion 22 or a straight line parallel thereto as a rotation axis. The surface of the resin protrusion 22 has a curved surface shape (a part of the rotation surface of the cylinder) obtained by cutting the cylinder along a plane parallel to the central axis. The resin protrusion 22 has a divergent shape so that the lower surface is wider than the upper surface.

半導体基板１０には、複数の配線２４が形成されている。複数の配線２４は、電極１４上から樹脂突起２２上に至るように形成されている。複数の配線２４は、隣同士の間隔をあけて樹脂突起２２の上面に形成されている。１つの樹脂突起２２上に複数の配線２４が形成されている。配線２４は、樹脂突起２２の長手軸に交差するように延びる。配線２４は、電極１４上から、パッシベーション膜２０上を通って、樹脂突起２２上に至る。配線２４と電極１４は直接接触していてもよいし、両者間に導電膜（図示せず）が介在していてもよい。配線２４は、樹脂突起２２の、電極１４とは反対側の端部を越えて、パッシベーション膜２０上に至るように形成されている。   A plurality of wirings 24 are formed on the semiconductor substrate 10. The plurality of wirings 24 are formed so as to extend from the electrode 14 to the resin protrusion 22. The plurality of wirings 24 are formed on the upper surface of the resin protrusion 22 with an interval between adjacent ones. A plurality of wirings 24 are formed on one resin protrusion 22. The wiring 24 extends so as to intersect the longitudinal axis of the resin protrusion 22. The wiring 24 extends from the electrode 14 to the resin protrusion 22 through the passivation film 20. The wiring 24 and the electrode 14 may be in direct contact, or a conductive film (not shown) may be interposed between them. The wiring 24 is formed so as to reach the passivation film 20 beyond the end portion of the resin protrusion 22 opposite to the electrode 14.

図３に示すように、樹脂突起２２の上面は、隣同士の配線２４の間の領域が、配線２４の直下の領域よりも、半導体基板１０に近くなるように形成されている。すなわち、樹脂突起２２の上面は、配線２４とオーバーラップする領域よりも、これらとオーバーラップしない領域が低くなるように形成されている。こうすることで、配線２４の外部端子となる部分を高くして電気的な接続を図りやすくすることができる。この形状は、樹脂突起２２上に配線２４を形成した後に、樹脂突起２２の隣り合う配線２４間の部分をエッチングし、樹脂突起２２の隣り合う配線２４間の部分をエッチングして得られる。   As shown in FIG. 3, the upper surface of the resin protrusion 22 is formed such that a region between adjacent wirings 24 is closer to the semiconductor substrate 10 than a region immediately below the wirings 24. That is, the upper surface of the resin protrusion 22 is formed so that a region not overlapping with the wiring 24 is lower than a region overlapping with the wiring 24. By doing so, it is possible to make the electrical connection easy by increasing the portion of the wiring 24 that becomes the external terminal. This shape is obtained by forming the wiring 24 on the resin protrusion 22, etching the portion between the adjacent wirings 24 of the resin protrusion 22, and etching the portion between the adjacent wirings 24 of the resin protrusion 22.

パッシベーション膜２０上には、位置決めマーク２６が形成されている。位置決めマーク２６は、パッシベーション膜２０の平坦な領域（平坦な表面）のみに形成されている。位置決めマーク２６は、パッシベーション膜２０と接触する面も平坦になり、かつ、均一な膜厚で形成するとパッシベーション膜２０とは反対側の面も平坦になる。これにより、精密な認識が可能な位置決めマーク２６が得られる。位置決めマーク２６は、下地層１８の上方に位置しており、位置決めマーク２６の全体が下地層１８の外縁の内側に入る大きさになっている。したがって、光透過性を有するパッシベーション膜２０が内部配線１６の画像を透過しても、遮光性を有する下地層１８によってこれを遮断し、位置決めマーク２６と内部配線１６の画像が重複しないようになっている。位置決めマーク２６の表面は、パッシベーション膜２０の表面とは異なる反射率を有する。反射率が異なること（コントラスト）によって、パッシベーション膜２０上の位置決めマーク２６を光学的に認識しやすい。   A positioning mark 26 is formed on the passivation film 20. The positioning mark 26 is formed only on the flat region (flat surface) of the passivation film 20. The positioning mark 26 has a flat surface in contact with the passivation film 20, and when formed with a uniform film thickness, the surface opposite to the passivation film 20 is also flat. Thereby, the positioning mark 26 which can be accurately recognized is obtained. The positioning mark 26 is positioned above the base layer 18, and has a size that the entire positioning mark 26 enters the inside of the outer edge of the base layer 18. Therefore, even if the light-transmitting passivation film 20 transmits the image of the internal wiring 16, it is blocked by the light-shielding underlayer 18 so that the positioning mark 26 and the image of the internal wiring 16 do not overlap. ing. The surface of the positioning mark 26 has a reflectance different from that of the surface of the passivation film 20. Due to the difference in reflectance (contrast), the positioning mark 26 on the passivation film 20 can be easily recognized optically.

位置決めマーク２６の形状は特に限定されないが、円形の外形を有していてもよいし、リング状であってもよい。円形の外形を有する場合、円中心を算出してこれを基準点にすることができる。あるいは、位置決めマーク２６は矩形の外形を有していてもよい。位置決めマーク２６の直径（外形が円の場合）又は一辺の長さ（外形が矩形の場合）は、０．０１ｍｍ以上０．１ｍｍ以下であってもよい。位置決めマーク２６は、下地層１８とは異なる外形を有している。したがって、下地層１８の外縁によって描かれる画像と、位置決めマーク２６の外縁によって描かれる画像を区別しやすい。例えば、位置決めマーク２６の外形が円であれば、下地層１８の外見は矩形であってもよい。   The shape of the positioning mark 26 is not particularly limited, but may have a circular outer shape or a ring shape. When it has a circular outer shape, the center of the circle can be calculated and used as a reference point. Alternatively, the positioning mark 26 may have a rectangular outer shape. The diameter (when the outer shape is a circle) or the length of one side (when the outer shape is a rectangle) of the positioning mark 26 may be not less than 0.01 mm and not more than 0.1 mm. The positioning mark 26 has an outer shape different from that of the base layer 18. Therefore, it is easy to distinguish an image drawn by the outer edge of the underlayer 18 from an image drawn by the outer edge of the positioning mark 26. For example, if the outer shape of the positioning mark 26 is a circle, the appearance of the foundation layer 18 may be a rectangle.

位置決めマーク２６は、複数（２つ）の樹脂突起２２に挟まれた領域に位置している。つまり、位置決めマーク２６は、樹脂突起２２の長手方向の隣の領域を避けており、かつ、複数の樹脂突起２２の長手方向の延長線に挟まれた領域を避けている。この配置を選択することで、位置決めマーク２６が、樹脂突起２２の長手方向の隣の領域を占領してしまうことを避けられるので、樹脂突起２２の長さ方向の面積を有効的に活用することができる。   The positioning mark 26 is located in a region sandwiched between a plurality (two) of resin protrusions 22. That is, the positioning mark 26 avoids a region adjacent to the resin protrusion 22 in the longitudinal direction, and avoids a region sandwiched by the longitudinal extension lines of the plurality of resin protrusions 22. By selecting this arrangement, the positioning mark 26 can be prevented from occupying a region adjacent to the longitudinal direction of the resin protrusion 22, so that the area in the length direction of the resin protrusion 22 can be effectively utilized. Can do.

位置決めマーク２６は、複数（２つ）の樹脂突起２２に挟まれた領域の、樹脂突起２２の長手軸に平行な方向の両端にそれぞれ形成されている。位置決めマーク２６は、樹脂突起２２の端部に最も近い配線２４が延びる方向の延長線上よりも外側（樹脂突起２２の長手軸に平行な方向の両端側）に配置されている。一対の位置決めマーク２６の間隔が離れているほど位置決めの精度が高くなる。複数（２つ）の樹脂突起２２に挟まれた領域には、複数の位置決めマーク２６が、複数の樹脂突起２２の間隔方向に並んでいる。位置決めマーク２６を半導体基板１０の端辺から１ｍｍ以内に形成して、位置決めマーク２６と配線２４との間隔を確保してもよい。   The positioning marks 26 are respectively formed at both ends in a direction parallel to the longitudinal axis of the resin protrusion 22 in a region sandwiched between a plurality (two) of resin protrusions 22. The positioning mark 26 is arranged on the outer side (both ends in the direction parallel to the longitudinal axis of the resin protrusion 22) on the extended line in the direction in which the wiring 24 closest to the end of the resin protrusion 22 extends. As the distance between the pair of positioning marks 26 increases, the positioning accuracy increases. In a region sandwiched between a plurality (two) of resin protrusions 22, a plurality of positioning marks 26 are arranged in the interval direction of the plurality of resin protrusions 22. The positioning mark 26 may be formed within 1 mm from the end side of the semiconductor substrate 10 to ensure the distance between the positioning mark 26 and the wiring 24.

位置決めマーク２６は、配線２４と同じ材料（金などの金属）からなり、配線２４との位置が固定されている。本実施の形態によれば、配線２４及び位置決めマーク２６を同じ材料で形成するので、精度の高い位置決めマーク２６を容易に形成することができる。   The positioning mark 26 is made of the same material (metal such as gold) as the wiring 24, and the position with the wiring 24 is fixed. According to the present embodiment, since the wiring 24 and the positioning mark 26 are formed of the same material, it is possible to easily form the positioning mark 26 with high accuracy.

次に、本実施の形態に係る半導体装置の製造方法を説明する。本実施の形態では、上述した半導体基板１０（例えば半導体ウエハ）の、パッシベーション膜２０上に樹脂突起２２を形成する。樹脂突起２２は、長尺状に形成する。複数の樹脂突起２２を平行に配列する。   Next, a method for manufacturing a semiconductor device according to the present embodiment will be described. In the present embodiment, the resin protrusion 22 is formed on the passivation film 20 of the semiconductor substrate 10 (for example, a semiconductor wafer) described above. The resin protrusion 22 is formed in a long shape. A plurality of resin protrusions 22 are arranged in parallel.

電極１４上から樹脂突起２２上に至るように配線２４を形成し、同時に、パッシベーション膜２０上に位置決めマーク２６を形成する。配線２４と位置決めマーク２６は同じ材料で形成する。その形成方法は、スパッタリング等の薄膜形成工程及びリソグラフィを適用したエッチング工程を含んでもよいが、その詳細は周知であるため説明を省略する。   A wiring 24 is formed so as to extend from the electrode 14 to the resin protrusion 22, and at the same time, a positioning mark 26 is formed on the passivation film 20. The wiring 24 and the positioning mark 26 are made of the same material. The formation method may include a thin film formation process such as sputtering and an etching process to which lithography is applied.

位置決めマーク２６は、パッシベーション膜２０の平坦な領域のみに形成する。位置決めマーク２６は、下地層１８の上方に形成する。複数の樹脂突起２２に挟まれた領域に、位置決めマーク２６を形成する。下地層１８と位置決めマーク２６は、異なる平面形状を有するように形成する。位置決めマーク２６を半導体基板１０（半導体ウエハ）の端辺から離して形成ことで、ダイシング時のチッピングによる位置決めマーク２６の破損を防止することができる。   The positioning mark 26 is formed only on the flat region of the passivation film 20. The positioning mark 26 is formed above the base layer 18. A positioning mark 26 is formed in a region sandwiched between the plurality of resin protrusions 22. The underlayer 18 and the positioning mark 26 are formed so as to have different planar shapes. By forming the positioning mark 26 away from the edge of the semiconductor substrate 10 (semiconductor wafer), it is possible to prevent the positioning mark 26 from being damaged by chipping during dicing.

本実施の形態では、配線２４及び位置決めマーク２６を同時に形成するので、配線２４に対する位置決めマーク２６の位置が固定されることになり、精度の高い位置決めマーク２６を形成することができる。   In the present embodiment, since the wiring 24 and the positioning mark 26 are formed at the same time, the position of the positioning mark 26 with respect to the wiring 24 is fixed, and the positioning mark 26 with high accuracy can be formed.

図４（Ａ）〜図４（Ｂ）は、本発明の実施の形態に係る半導体装置を使用した電子デバイスを説明する図である。なお、図４（Ａ）に示す半導体装置は図１のII-II線断面（図２）に対応し、図４（Ｂ）に示す半導体装置は図１のIII-III線断面（図３）に対応する。   4A to 4B are diagrams illustrating an electronic device using the semiconductor device according to the embodiment of the present invention. Note that the semiconductor device illustrated in FIG. 4A corresponds to a cross section taken along line II-II in FIG. 1 (FIG. 2), and the semiconductor device illustrated in FIG. 4B corresponds to a cross section taken along line III-III in FIG. Corresponding to

電子デバイスは、上述した半導体装置と、配線パターン２８が形成された配線基板３０と、を有する。半導体装置は、樹脂突起２２上の配線２４が配線パターン２８に対向するように、配線基板３０に搭載されている。複数の配線２４と配線パターン２８が電気的に接続している。配線基板３０は、液晶パネル又は有機ＥＬ（Electrical Luminescence）パネルの一部であってもよい。配線基板３０はガラス、セラミックス又は樹脂のいずれであってもよい。   The electronic device includes the semiconductor device described above and a wiring substrate 30 on which the wiring pattern 28 is formed. The semiconductor device is mounted on the wiring board 30 so that the wiring 24 on the resin protrusion 22 faces the wiring pattern 28. A plurality of wirings 24 and wiring patterns 28 are electrically connected. The wiring board 30 may be a part of a liquid crystal panel or an organic EL (Electrical Luminescence) panel. The wiring board 30 may be glass, ceramics, or resin.

樹脂突起２２は、半導体装置及び配線基板３０の対向方向に圧縮された状態で配置されている。樹脂突起２２の、隣同士の配線２４の間の領域は配線基板３０に接触しない。半導体基板１０と配線基板３０の間には、硬化した接着剤３２が介在する。接着剤３２に導電粒子が分散されてなる異方性導電材料を使用してもよい。接着剤３２は硬化収縮している。接着剤３２は、硬化時の収縮による残存ストレスを内在している。樹脂突起２２上の隣り合う配線２４間の部分と配線基板３０との間に接着剤３２の一部が配置されている。   The resin protrusion 22 is disposed in a compressed state in the facing direction of the semiconductor device and the wiring board 30. The region between the adjacent wirings 24 of the resin protrusion 22 does not contact the wiring board 30. A cured adhesive 32 is interposed between the semiconductor substrate 10 and the wiring substrate 30. An anisotropic conductive material in which conductive particles are dispersed in the adhesive 32 may be used. The adhesive 32 is cured and shrunk. The adhesive 32 contains residual stress due to shrinkage at the time of curing. A part of the adhesive 32 is disposed between a portion between the adjacent wirings 24 on the resin protrusion 22 and the wiring substrate 30.

次に、電子デバイスの製造方法を説明する。本実施の形態では、上述した半導体装置を、熱硬化性の接着剤３２を介して、配線パターン２８を有する配線基板３０上に配置する。半導体装置は、樹脂突起２２上の配線２４が配線パターン２８に対向するように配置する。配線２４と配線パターン２８の位置合わせに、上述した位置決めマーク２６を使用する。   Next, a method for manufacturing an electronic device will be described. In the present embodiment, the above-described semiconductor device is disposed on a wiring substrate 30 having a wiring pattern 28 with a thermosetting adhesive 32 interposed therebetween. The semiconductor device is arranged so that the wiring 24 on the resin protrusion 22 faces the wiring pattern 28. The positioning mark 26 described above is used to align the wiring 24 and the wiring pattern 28.

そして、半導体装置及び配線基板３０の間に押圧力及び熱を加える。また、樹脂突起２２の隣り合う配線２４間の部分上に接着剤３２を配置する。そして、熱によって、接着剤３２を硬化収縮させる。接着剤３２が硬化するまで押圧力を加えたまま維持する。接着剤３２が硬化したら押圧力を解除する。こうして、電子デバイスを製造する。   Then, a pressing force and heat are applied between the semiconductor device and the wiring board 30. Further, an adhesive 32 is disposed on a portion between the adjacent wirings 24 of the resin protrusion 22. Then, the adhesive 32 is cured and contracted by heat. The pressing force is maintained until the adhesive 32 is cured. When the adhesive 32 is cured, the pressing force is released. In this way, an electronic device is manufactured.

電子デバイスは、表示デバイス（パネルモジュール）であってもよい。表示デバイスは、例えば液晶表示デバイスやＥＬ（Electrical Luminescence）表示デバイスであってもよい。図７には、表示デバイスとして構成された電子デバイス１０００を示す。電子デバイス１０００に使用される半導体装置１は、表示デバイスを制御するドライバＩＣである。また、電子デバイス１０００を有する電子機器として、図８にはノート型パーソナルコンピュータ２０００を、図９には携帯電話３０００を、それぞれ示す。   The electronic device may be a display device (panel module). The display device may be, for example, a liquid crystal display device or an EL (Electrical Luminescence) display device. FIG. 7 shows an electronic device 1000 configured as a display device. The semiconductor device 1 used for the electronic device 1000 is a driver IC that controls a display device. As an electronic apparatus having the electronic device 1000, FIG. 8 shows a notebook personal computer 2000 and FIG. 9 shows a mobile phone 3000.

本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。   The present invention is not limited to the above-described embodiments, and various modifications can be made. For example, the present invention includes configurations that are substantially the same as the configurations described in the embodiments (for example, configurations that have the same functions, methods, and results, or configurations that have the same purposes and results). In addition, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. In addition, the present invention includes a configuration that exhibits the same operational effects as the configuration described in the embodiment or a configuration that can achieve the same object. Further, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.

図１は、本発明の実施の形態に係る半導体装置を示す平面図である。FIG. 1 is a plan view showing a semiconductor device according to an embodiment of the present invention. 図２は、図１に示す半導体装置のII-II線断面図である。2 is a cross-sectional view of the semiconductor device shown in FIG. 1 taken along the line II-II. 図３は、図１に示す半導体装置のIII-III線断面図である。3 is a cross-sectional view of the semiconductor device shown in FIG. 1 taken along line III-III. 図４（Ａ）〜図４（Ｂ）は、本発明の実施の形態に係る半導体装置を使用した電子デバイスを説明する図である。4A to 4B are diagrams illustrating an electronic device using the semiconductor device according to the embodiment of the present invention. 図５は、本発明の実施の形態に係る半導体装置を使用した電子デバイスを説明する図である。FIG. 5 is a diagram for explaining an electronic device using the semiconductor device according to the embodiment of the present invention. 図６は、電子デバイスを有する電子機器を説明する図である。FIG. 6 is a diagram illustrating an electronic apparatus having an electronic device. 図７は、電子デバイスを有する電子機器を説明する図である。FIG. 7 is a diagram illustrating an electronic apparatus having an electronic device.

符号の説明Explanation of symbols

１０…半導体基板、 １２…集積回路、 １４…電極、 １６…内部配線、 １８…下地層、 ２０…パッシベーション膜、 ２２…樹脂突起、 ２４…配線、 ２６…マーク、 ２８…配線パターン、 ３０…配線基板、 ３２…接着剤   DESCRIPTION OF SYMBOLS 10 ... Semiconductor substrate, 12 ... Integrated circuit, 14 ... Electrode, 16 ... Internal wiring, 18 ... Underlayer, 20 ... Passivation film, 22 ... Resin protrusion, 24 ... Wiring, 26 ... Mark, 28 ... Wiring pattern, 30 ... Wiring Substrate, 32 ... adhesive

Claims (10)

集積回路が形成された半導体基板であって、前記集積回路に電気的に接続された電極が形成され、前記電極の少なくとも一部を露出させる開口を有するパッシベーション膜が形成された半導体基板の、前記パッシベーション膜上に樹脂突起を形成する工程と、
前記電極上から前記樹脂突起上に至るように配線を形成する工程と、
前記パッシベーション膜上に位置決めマークを形成する工程と、
を含み、
前記配線及び前記位置決めマークを同時に形成する半導体装置の製造方法。 A semiconductor substrate on which an integrated circuit is formed, wherein the electrode electrically connected to the integrated circuit is formed, and the semiconductor substrate on which a passivation film having an opening exposing at least a part of the electrode is formed, Forming resin protrusions on the passivation film;
Forming a wiring so as to reach the resin protrusion from the electrode;
Forming a positioning mark on the passivation film;
Including
A method of manufacturing a semiconductor device, wherein the wiring and the positioning mark are formed simultaneously. 請求項１に記載された半導体装置の製造方法において、
前記パッシベーション膜は、表面が凸凹な領域と、表面が平坦な領域と、を含み、
前記位置決めマークは、前記平坦な領域のみに形成する半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The passivation film includes a region having an uneven surface and a region having a flat surface,
The method of manufacturing a semiconductor device, wherein the positioning mark is formed only in the flat region. 請求項１又は２に記載された半導体装置の製造方法において、
前記集積回路は、内部配線を含み、
前記内部配線の一部を覆う、遮光性を有して表面が平坦な下地層をさらに有し、
前記パッシベーション膜は、光透過性を有し、前記下地層を覆い、
前記位置決めマークは、前記下地層の上方に形成する半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1 or 2,
The integrated circuit includes internal wiring;
A base layer that covers a part of the internal wiring and has a light shielding property and a flat surface;
The passivation film has light transmittance, covers the base layer,
The method of manufacturing a semiconductor device, wherein the positioning mark is formed above the base layer. 請求項３に記載された半導体装置の製造方法において、
前記下地層と前記位置決めマークは、異なる平面形状を有するように形成する半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
The method for manufacturing a semiconductor device, wherein the underlayer and the positioning mark are formed to have different planar shapes. 請求項１から４のいずれか１項に記載された半導体装置の製造方法において、
前記樹脂突起は、長尺状に形成し、
複数の前記樹脂突起が平行に配列し、
前記複数の樹脂突起に挟まれた領域に、前記位置決めマークを形成する半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 1 to 4,
The resin protrusion is formed in a long shape,
A plurality of the resin protrusions are arranged in parallel,
A method of manufacturing a semiconductor device, wherein the positioning mark is formed in a region sandwiched between the plurality of resin protrusions. 集積回路が形成された半導体基板と、
前記半導体基板に形成され、前記集積回路に電気的に接続された電極と、
前記電極の少なくとも一部を露出させる開口を有して前記半導体基板上に形成されたパッシベーション膜と、
前記パッシベーション膜上に配置された樹脂突起と、
前記電極上から前記樹脂突起上に至るように配置されている配線と、
前記パッシベーション膜上に配置され、前記配線と同じ材料からなり、前記配線との位置が固定された位置決めマークと、
を有する半導体装置。 A semiconductor substrate on which an integrated circuit is formed;
An electrode formed on the semiconductor substrate and electrically connected to the integrated circuit;
A passivation film formed on the semiconductor substrate with an opening exposing at least a portion of the electrode;
A resin protrusion disposed on the passivation film;
Wiring arranged so as to reach the resin protrusion from the electrode;
A positioning mark disposed on the passivation film, made of the same material as the wiring, and fixed in position with the wiring;
A semiconductor device. 請求項６に記載された半導体装置において、
前記パッシベーション膜は、表面が凸凹な領域と、表面が平坦な領域と、を含み、
前記位置決めマークは、前記平坦な領域のみに形成されてなる半導体装置。 The semiconductor device according to claim 6,
The passivation film includes a region having an uneven surface and a region having a flat surface,
The positioning mark is a semiconductor device formed only in the flat region. 請求項６又は７に記載された半導体装置において、
前記集積回路は、内部配線を含み、
前記内部配線の一部を覆う、遮光性を有して表面が平坦な下地層をさらに有し、
前記パッシベーション膜は、光透過性を有し、前記下地層を覆い、
前記位置決めマークは、前記下地層の上方に位置する半導体装置。 The semiconductor device according to claim 6 or 7,
The integrated circuit includes internal wiring;
A base layer that covers a part of the internal wiring and has a light shielding property and a flat surface;
The passivation film has light transmittance, covers the base layer,
The positioning mark is a semiconductor device positioned above the foundation layer. 請求項８に記載された半導体装置において、
前記下地層と前記位置決めマークは異なる平面形状を有する半導体装置。 The semiconductor device according to claim 8,
The semiconductor device in which the foundation layer and the positioning mark have different planar shapes. 請求項６から９のいずれか１項に記載された半導体装置において、
前記樹脂突起は、長尺状に形成され、
複数の前記樹脂突起が平行に配列され、
前記複数の樹脂突起に挟まれた領域に前記位置決めマークが位置する半導体装置。 The semiconductor device according to any one of claims 6 to 9,
The resin protrusion is formed in a long shape,
A plurality of the resin protrusions are arranged in parallel,
A semiconductor device in which the positioning mark is located in a region sandwiched between the plurality of resin protrusions.
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