JP2009044670A

JP2009044670A - Preprocessing circuit

Info

Publication number: JP2009044670A
Application number: JP2007210089A
Authority: JP
Inventors: Tomonori Yonemoto; 友紀米本; Koki Hasebe; 弘毅長谷部; Hideaki Furukawa; 英明古川
Original assignee: Olympus Corp
Current assignee: Olympus Corp
Priority date: 2007-08-10
Filing date: 2007-08-10
Publication date: 2009-02-26

Abstract

<P>PROBLEM TO BE SOLVED: To provide a preprocessing circuit capable of performing extrapolation processing of an image signal and reducing a circuit scale. <P>SOLUTION: In accordance with the number of lines (120d) indicated by a count value input from a number of line counter, a selection part 122a selects any data of input data 120a (image signal) related to a new pixel, data 120b output from a line memory 121a and data 120c output from a line memory 121c and outputs the selected data to the line memory 121a. The selection part 122a outputs the data 120b, 120c to the line memory 121a within a predetermined period of time, thereby extrapolating data in the lower end region of a source image. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、２次元フィルタに入力される画像信号に前処理を行う前処理回路に関する。 The present invention relates to a preprocessing circuit that performs preprocessing on an image signal input to a two-dimensional filter.

エッジの抽出、強調、および平滑化に代表される２次元フィルタ処理において、フィルタ処理後の有効画素数が変化しないように画像データの端部のデータを外挿する処理がある（例えば特許文献１参照）。これにより、処理前後で有効画素数が変化しない２次元フィルタ処理が可能となっている。
特開２００６−９４１６０号公報 In a two-dimensional filter process represented by edge extraction, enhancement, and smoothing, there is a process of extrapolating data at the end of image data so that the number of effective pixels after the filter process does not change (for example, Patent Document 1). reference). Thereby, a two-dimensional filter process in which the number of effective pixels does not change before and after the process is possible.
JP 2006-94160 A

しかしながら、特許文献１に記載された技術では、外挿処理前に１フレーム分のデータを格納する画像メモリが必要であるため、回路規模が大きくなる。 However, since the technique described in Patent Document 1 requires an image memory for storing data for one frame before extrapolation processing, the circuit scale increases.

本発明は、上述した課題に鑑みてなされたものであって、画像信号の外挿処理を行うと共に回路規模を縮小することができる前処理回路を提供することを目的とする。 The present invention has been made in view of the above-described problems, and an object thereof is to provide a preprocessing circuit capable of performing extrapolation processing of an image signal and reducing the circuit scale.

本発明は、上記の課題を解決するためになされたもので、Ｌ×Ｍ（Ｌ，Ｍは整数）の画素に係る画像信号を処理する２次元フィルタ（図１の２次元フィルタ処理部１３、図８の２次元フィルタ処理部８３、図１５の２次元フィルタ処理部１５５に対応）に前記画像信号を入力する前処理回路であって、前記画像信号を遅延させる遅延素子（図２のラインメモリ１２１ａ等、図９のレジスタ８２１ａ等に対応）をＮ段（Ｎ≧Ｌ−１またはＭ−１）有し、最終段からＫ段目（Ｋは０から（Ｎ／２の整数部）−１のいずれかの整数）の前記遅延素子（図２のラインメモリ１２１ｄ，１２１ｅ、図９のレジスタ８２１ｄ，８２１ｅに対応）が、前段の前記遅延素子からの第１の入力（図２のデータ１２０ｉ，１２０ｊ、図９のデータ８２０ｉ，８２０ｊに対応）と前記第１の入力とは異なる第２の入力（図２のデータ１２０ｈ，１２０ｆ、図９のデータ８２０ｈ，８２０ｆに対応）とのいずれかを選択してＫ段目の前記遅延素子に入力する選択部（図２の選択部１２２ｂ，１２２ｃ、図９の選択部８２２ｂ，８２２ｃに対応）を介して前段の前記遅延素子と直列に連結されるように、Ｎ段の前記遅延素子が直列に連結され、各遅延素子の出力が前記２次元フィルタの入力に接続されると共に、（Ｎ／２の整数部）番目までの画素または画素群に係る前記画像信号が前記２次元フィルタに並列に入力可能となった期間（図３（ａ）のライン数が２の期間、図１０（ａ）の画素数が２の期間に対応）において、前記選択部からＫ段目の前記遅延素子への入力が前記第２の入力となるように前記選択部を制御する制御部（図１の制御部１０、図８の制御部８０に対応）を有することを特徴とする前処理回路である。 The present invention has been made to solve the above-described problem, and is a two-dimensional filter (two-dimensional filter processing unit 13 in FIG. 8 is a pre-processing circuit that inputs the image signal to the two-dimensional filter processing unit 83 in FIG. 8 and the two-dimensional filter processing unit 155 in FIG. 15, and a delay element that delays the image signal (line memory in FIG. 2) 121a, etc. (corresponding to the register 821a, etc. in FIG. 9) has N stages (N ≧ L−1 or M−1), and the K stage from the last stage (K is from 0 to (N / 2 integer part) −1) Of the delay elements (corresponding to the line memories 121d and 121e in FIG. 2 and the registers 821d and 821e in FIG. 9) are the first inputs from the delay elements in the previous stage (data 120i, FIG. 2). 120j, data 820i and 820 of FIG. And the second input different from the first input (corresponding to the data 120h and 120f in FIG. 2 and the data 820h and 820f in FIG. 9) and selecting the delay element in the K-th stage N stages of delay elements are connected in series with the previous stage of delay elements via selection sections (corresponding to selection sections 122b and 122c in FIG. 2 and selection sections 822b and 822c in FIG. 9). Connected in series, the output of each delay element is connected to the input of the two-dimensional filter, and the image signals related to the pixels or pixel groups up to (the integer part of N / 2) are parallel to the two-dimensional filter. In the period during which the signal can be input (corresponding to the period in which the number of lines in FIG. 3A is 2 and the number of pixels in FIG. The selection so that the second input becomes the second input 1 is a pre-processing circuit having a control unit (corresponding to the control unit 10 in FIG. 1 and the control unit 80 in FIG. 8) for controlling the units.

また、本発明は、Ｌ×Ｍ（Ｌ，Ｍは整数）の画素に係る画像信号を処理する２次元フィルタに前記画像信号を入力する前処理回路であって、前記画像信号を遅延させる遅延素子をＮ段（Ｎ≧Ｌ−１またはＭ−１）有し、Ｎ段の前記遅延素子が直列に連結され、各遅延素子の出力が前記２次元フィルタの入力に接続されると共に、新たな画素または画素群に係る前記画像信号を入力する第１の入力と前記第１の入力とは異なる第２の入力とのいずれかを選択する選択部（図２の選択部１２２ａ、図８の選択部８２２ａに対応）と、終端の画素または画素群に係る前記画像信号が入力される期間（図３（ａ）のライン数が２５の期間、図１０（ａ）の画素数が２５の期間に対応）の次の期間において、前記選択部が前記第２の入力を選択するように前記選択部を制御する制御部とを有することを特徴とする前処理回路である。 The present invention is also a pre-processing circuit that inputs the image signal to a two-dimensional filter that processes an image signal related to an L × M pixel (L and M are integers), and a delay element that delays the image signal N stages (N ≧ L−1 or M−1), the delay elements of N stages are connected in series, the output of each delay element is connected to the input of the two-dimensional filter, and a new pixel Alternatively, a selection unit (selection unit 122a in FIG. 2 or selection unit in FIG. 8) that selects either a first input for inputting the image signal relating to a pixel group or a second input different from the first input. 822a) and a period in which the image signal relating to the terminal pixel or pixel group is input (a period in which the number of lines in FIG. 3A is 25, a period in which the number of pixels in FIG. 10A is 25) ) So that the selection unit selects the second input. A pre-processing circuit, characterized in that a control unit for controlling the selection unit.

また、本発明の前処理回路において、前記選択部は、前記第２の入力として、前記２次元フィルタへの初段から（Ｎ／２の整数部）段までのいずれかの入力が接続されていることを特徴とする。 In the preprocessing circuit of the present invention, the selection unit is connected to any input from the first stage to the (N / 2 integer part) stage to the two-dimensional filter as the second input. It is characterized by that.

また、本発明の前処理回路において、前記遅延素子はラインメモリであることを特徴とする。 In the preprocessing circuit of the present invention, the delay element is a line memory.

また、本発明の前処理回路において、前記遅延素子は１画素に係るレジスタであることを特徴とする。 In the preprocessing circuit of the present invention, the delay element is a register for one pixel.

上記において、括弧で括った部分の記述は、後述する本発明の実施形態と本発明の構成要素とを便宜的に対応付けるためのものであり、この記述によって本発明の内容が限定されるわけではない。 In the above description, the description in parentheses is for the purpose of associating the embodiment of the present invention described later with the components of the present invention for convenience, and the contents of the present invention are not limited by this description. Absent.

本発明によれば、Ｎ段の遅延素子を直列に連結し、所定の期間において選択部が第２の入力を選択して所定の遅延素子に入力させるようにしているため、Ｎ段の遅延素子で画像信号の外挿処理が可能となり、回路規模を縮小することができる。 According to the present invention, N stages of delay elements are connected in series, and the selection unit selects the second input and inputs it to the predetermined delay element in a predetermined period. Thus, extrapolation processing of the image signal becomes possible, and the circuit scale can be reduced.

以下、図面を参照し、本発明の実施形態を説明する。以下の各実施形態において、２次元フィルタのタップ数は５であるものとする。タップ数をＮとすると、外挿処理に必要なライン数は（Ｎ−１）／２で定義されるため、以下の各実施形態の外挿処理に必要なライン数は２ラインとなる。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, it is assumed that the number of taps of the two-dimensional filter is five. If the number of taps is N, the number of lines necessary for the extrapolation process is defined by (N−1) / 2, and therefore the number of lines necessary for the extrapolation process in each of the following embodiments is two.

（第１の実施形態）
まず、本発明の第１の実施形態を説明する。図１は、本実施形態による２次元フィルタ処理部１３の前処理回路の構成を示している。この前処理回路は、制御部１０、ライン数カウンタ１１、および垂直方向外挿部１２を備えている。 (First embodiment)
First, a first embodiment of the present invention will be described. FIG. 1 shows a configuration of a preprocessing circuit of the two-dimensional filter processing unit 13 according to the present embodiment. The preprocessing circuit includes a control unit 10, a line number counter 11, and a vertical extrapolation unit 12.

制御部１０は、回路の動作を制御するための制御信号を出力する。ライン数カウンタ１１は、制御部１０から入力される制御信号に基づいてインクリメントされるカウント値（画素数）を記憶する。インクリメントされたカウント値は垂直方向外挿部１２へ出力される。垂直方向外挿部１２には入力データ（画像信号）およびライン数カウンタ１１からのカウント値が入力される。垂直方向外挿部１２は、ライン数カウンタ１１からのカウント値に応じて、図４に示すように、画像信号に基づいた原画像４１のデータに対して垂直方向の上端の領域４１ａおよび下端の領域４１ｂのデータを外挿する。図５は本実施形態の外挿処理を模式的に示している。原画像５１の上端および下端のデータが上下方向に対称となるように外挿される。外挿処理が行われた画像信号は後段の２次元フィルタ処理部１３へ出力される。２次元フィルタ処理部１３は、入力された画像信号に対して２次元フィルタ処理を施す。 The control unit 10 outputs a control signal for controlling the operation of the circuit. The line number counter 11 stores a count value (number of pixels) that is incremented based on a control signal input from the control unit 10. The incremented count value is output to the vertical extrapolation unit 12. Input data (image signal) and the count value from the line number counter 11 are input to the vertical extrapolation unit 12. As shown in FIG. 4, the vertical extrapolation unit 12 responds to the count value from the line number counter 11 with respect to the data of the original image 41 based on the image signal in the vertical upper region 41 a and the lower end. The data in the area 41b is extrapolated. FIG. 5 schematically shows the extrapolation processing of this embodiment. The data of the upper end and the lower end of the original image 51 is extrapolated so as to be symmetrical in the vertical direction. The image signal subjected to the extrapolation processing is output to the two-dimensional filter processing unit 13 at the subsequent stage. The two-dimensional filter processing unit 13 performs two-dimensional filter processing on the input image signal.

図２は垂直方向外挿部１２の回路構成を示している。まず、図２（ａ）に示す回路の構成および動作を説明する。垂直方向外挿部１２は、画像信号を遅延させる遅延素子である５段のラインメモリ１２１ａ，１２１ｂ，１２１ｃ，１２１ｄ，１２１ｅ、および入力信号の選択機能を有する選択部１２２ａ，１２２ｂ，１２２ｃを備えている。ラインメモリの段数である５は、２次元フィルタ処理部１３が処理単位とする画像の垂直方向の画素数に相当する。 FIG. 2 shows a circuit configuration of the vertical extrapolation unit 12. First, the configuration and operation of the circuit shown in FIG. The vertical extrapolation unit 12 includes five stages of line memories 121a, 121b, 121c, 121d, and 121e that are delay elements for delaying image signals, and selection units 122a, 122b, and 122c having a function of selecting an input signal. Yes. The number of stages of the line memory 5 corresponds to the number of pixels in the vertical direction of the image that is processed by the two-dimensional filter processing unit 13.

各ラインメモリには１ライン分のデータが格納される。また、各ラインメモリは直列に連結されている。ただし、ラインメモリ１２１ｄは、選択部１２２ｂを介して前段のラインメモリ１２１ｃと直列に連結され、ラインメモリ１２１ｅは、選択部１２２ｃを介して前段のラインメモリ１２１ｄと直列に連結されている。また、各ラインメモリの出力が２次元フィルタ処理部１３の入力に接続されており、各ラインメモリに格納されたデータ（画像信号）が同時に連続して２次元フィルタ処理部１３に入力されるようになっている。 Each line memory stores data for one line. Each line memory is connected in series. However, the line memory 121d is connected in series with the previous line memory 121c via the selection unit 122b, and the line memory 121e is connected in series with the previous line memory 121d via the selection unit 122c. Further, the output of each line memory is connected to the input of the two-dimensional filter processing unit 13 so that the data (image signal) stored in each line memory is simultaneously input to the two-dimensional filter processing unit 13 at the same time. It has become.

初段のラインメモリ１２１ａの入力は選択部１２２ａの出力に接続されている。選択部１２２ａは、ライン数カウンタ１１から入力されるカウント値が示すライン数１２０ｄに応じて、新たな画素に係る入力データ１２０ａ（画像信号）と、ラインメモリ１２１ａから出力されたデータ１２０ｂと、ラインメモリ１２１ｃから出力されたデータ１２０ｃとのいずれかを選択してラインメモリ１２１ａへ出力する。後述するように、選択部１２２ａが所定の期間でデータ１２０ｂ，１２０ｃをラインメモリ１２１ａへ出力することによって、図４に示した原画像４１の下端の領域４１ｂのデータが外挿される。 The input of the first stage line memory 121a is connected to the output of the selection unit 122a. The selection unit 122a, according to the line number 120d indicated by the count value input from the line number counter 11, input data 120a (image signal) related to a new pixel, data 120b output from the line memory 121a, One of the data 120c output from the memory 121c is selected and output to the line memory 121a. As will be described later, when the selection unit 122a outputs the data 120b and 120c to the line memory 121a in a predetermined period, the data in the region 41b at the lower end of the original image 41 shown in FIG. 4 is extrapolated.

ラインメモリ１２１ａには、原画像の画像データ（入力データ１２０ａ）あるいは垂直方向の外挿データ（データ１２０ｂ，１２０ｃ）が選択部１２２ａによって選択されてライン単位（１ライン分の画素からなる画素群単位）で入力される。ラインメモリ１２１ａに入力されたデータは１ライン分の遅延の後に出力される。出力されたデータは２次元フィルタ処理部１３へ出力されると共に、後段のラインメモリ１２１ｂへデータ１２０ｅとして、選択部１２２ｃへデータ１２０ｆとして、選択部１２２ａへデータ１２０ｂとして出力される。 In the line memory 121a, the image data (input data 120a) of the original image or the extrapolation data (data 120b, 120c) in the vertical direction is selected by the selection unit 122a, and the line unit (pixel group unit composed of pixels for one line) is selected. ). The data input to the line memory 121a is output after a delay of one line. The output data is output to the two-dimensional filter processing unit 13, and is also output as data 120e to the subsequent line memory 121b, as data 120f to the selection unit 122c, and as data 120b to the selection unit 122a.

ラインメモリ１２１ｂには、ラインメモリ１２１ａから出力されたデータ１２０ｅが入力される。ラインメモリ１２１ｂに入力されたデータは１ライン分の遅延の後に出力される。出力されたデータは２次元フィルタ処理部１３へ出力されると共に、後段のラインメモリ１２１ｃへデータ１２０ｇとして、選択部１２２ｂへデータ１２０ｈとして出力される。 Data 120e output from the line memory 121a is input to the line memory 121b. The data input to the line memory 121b is output after a delay of one line. The output data is output to the two-dimensional filter processing unit 13, and is output as data 120g to the line memory 121c at the subsequent stage and as data 120h to the selection unit 122b.

ラインメモリ１２１ｃには、ラインメモリ１２１ｂから出力されたデータ１２０ｇが入力される。ラインメモリ１２１ｃに入力されたデータは１ライン分の遅延の後に出力される。出力されたデータは２次元フィルタ処理部１３へ出力されると共に、選択部１２２ｂへデータ１２０ｉとして、選択部１２２ａへデータ１２０ｃとして出力される。 The data 120g output from the line memory 121b is input to the line memory 121c. The data input to the line memory 121c is output after a delay of one line. The output data is output to the two-dimensional filter processing unit 13, and is output to the selection unit 122b as data 120i and to the selection unit 122a as data 120c.

ラインメモリ１２１ｃの出力およびラインメモリ１２１ｄの入力の間には選択部１２２ｂが接続されている。選択部１２２ｂは、ライン数１２０ｄに応じて、ラインメモリ１２１ｂから出力されたデータ１２０ｈと、ラインメモリ１２１ｃから出力されたデータ１２０ｉとのいずれかを選択してラインメモリ１２１ｄへ出力する。後述するように、選択部１２２ｂが所定の期間でデータ１２０ｈをラインメモリ１２１ｄへ出力することによって、図４に示した原画像４１の上端の領域４１ａのデータが外挿される。 A selection unit 122b is connected between the output of the line memory 121c and the input of the line memory 121d. The selection unit 122b selects either the data 120h output from the line memory 121b or the data 120i output from the line memory 121c according to the number of lines 120d, and outputs the selected data to the line memory 121d. As will be described later, when the selection unit 122b outputs the data 120h to the line memory 121d in a predetermined period, the data in the upper end area 41a of the original image 41 shown in FIG. 4 is extrapolated.

ラインメモリ１２１ｄには、選択部１２２ｂから出力されたデータ１２０ｈまたはデータ１２０ｉが入力される。ラインメモリ１２１ｄに入力されたデータは１ライン分の遅延の後に出力される。出力されたデータは２次元フィルタ処理部１３へ出力されると共に、選択部１２２ｃへデータ１２０ｊとして出力される。 Data 120h or data 120i output from the selection unit 122b is input to the line memory 121d. The data input to the line memory 121d is output after a delay of one line. The output data is output to the two-dimensional filter processing unit 13 and is also output to the selection unit 122c as data 120j.

ラインメモリ１２１ｄの出力およびラインメモリ１２１ｅの入力の間には選択部１２２ｃが接続されている。選択部１２２ｃは、ライン数１２０ｄに応じて、ラインメモリ１２１ａから出力されたデータ１２０ｆと、ラインメモリ１２１ｄから出力されたデータ１２０ｊとのいずれかを選択してラインメモリ１２１ｅへ出力する。後述するように、選択部１２２ｃが所定の期間でデータ１２０ｆをラインメモリ１２１ｅへ出力することによって、図４に示した原画像４１の上端の領域４１ａのデータが外挿される。選択部１２２ｂ，１２２ｃは、同じライン数に基づいた期間で入力の切り換えを行う。 A selector 122c is connected between the output of the line memory 121d and the input of the line memory 121e. The selection unit 122c selects either the data 120f output from the line memory 121a or the data 120j output from the line memory 121d according to the number of lines 120d, and outputs the selected data to the line memory 121e. As will be described later, when the selection unit 122c outputs the data 120f to the line memory 121e in a predetermined period, the data in the upper end area 41a of the original image 41 shown in FIG. 4 is extrapolated. The selection units 122b and 122c perform input switching in a period based on the same number of lines.

次に、垂直方向外挿部１２の動作を説明する。図３は垂直方向外挿部１２の動作を示している。図３（ａ）と（ｂ）のうち図３（ａ）は、図２（ａ）に示した回路の動作を示している。ライン数に応じた期間で入力データ１２０ａがライン単位で選択部１２２ａに入力される。以下、Ａ，Ｂ，Ｃ，・・・，Ｘ，Ｙ，Ｚというデータが入力データ１２０ａとして順に選択部１２２ａに入力されるものとする。 Next, the operation of the vertical extrapolation unit 12 will be described. FIG. 3 shows the operation of the vertical extrapolation unit 12. Of FIGS. 3A and 3B, FIG. 3A shows the operation of the circuit shown in FIG. Input data 120a is input to the selection unit 122a line by line in a period corresponding to the number of lines. Hereinafter, it is assumed that data A, B, C,..., X, Y, Z are sequentially input to the selection unit 122a as input data 120a.

ライン数が２５の期間までは、入力データ１２０ａを選択するように、選択部１２２ａによる入力の選択は固定される。ライン数が０の期間でデータＡが選択部１２２ａに入力されると、選択部１２２ａはそのデータＡをラインメモリ１２１ａへ出力する。ラインメモリ１２１ａはライン数が１の期間でデータＡを出力する（Ｄｏｕｔ１＝Ａ）。このデータＡはラインメモリ１２１ｂおよび選択部１２２ａに入力される。ラインメモリ１２１ｂはライン数が２の期間でデータＡを出力する（Ｄｏｕｔ２＝Ａ）。このデータＡはラインメモリ１２１ｃに入力される。ラインメモリ１２１ｃはライン数が３の期間でデータＡを出力する（Ｄｏｕｔ３＝Ａ）。このデータＡは選択部１２２ａ，１２２ｂに入力される。 Until the number of lines is 25, the selection of input by the selection unit 122a is fixed so that the input data 120a is selected. When the data A is input to the selection unit 122a during the period when the number of lines is 0, the selection unit 122a outputs the data A to the line memory 121a. The line memory 121a outputs data A in a period where the number of lines is 1 (Dout1 = A). This data A is input to the line memory 121b and the selection unit 122a. The line memory 121b outputs data A in a period in which the number of lines is 2 (Dout2 = A). This data A is input to the line memory 121c. The line memory 121c outputs data A in a period where the number of lines is 3 (Dout3 = A). This data A is input to the selectors 122a and 122b.

ライン数が２の期間で選択部１２２ｂには、ラインメモリ１２１ｂから出力されたデータＡが入力される。選択部１２２ｂはこのデータＡをラインメモリ１２１ｄへ出力する。ラインメモリ１２１ｄはライン数が３の期間でデータＡを出力する（Ｄｏｕｔ４＝Ａ）。また、ライン数が２の期間で選択部１２２ｃには、ラインメモリ１２１ａから出力されたデータＢが入力される。選択部１２２ｃはこのデータＢをラインメモリ１２１ｅへ出力する。ラインメモリ１２１ｅはライン数が３の期間でデータＢを出力する（Ｄｏｕｔ５＝Ｂ）。 The data A output from the line memory 121b is input to the selection unit 122b during the period in which the number of lines is two. The selection unit 122b outputs this data A to the line memory 121d. The line memory 121d outputs data A during the period when the number of lines is 3 (Dout4 = A). In addition, the data B output from the line memory 121a is input to the selection unit 122c during the period in which the number of lines is two. The selection unit 122c outputs this data B to the line memory 121e. The line memory 121e outputs data B in a period where the number of lines is 3 (Dout5 = B).

ライン数が３の期間で選択部１２２ｂには、ラインメモリ１２１ｂから出力されたデータＢと、ラインメモリ１２１ｃから出力されたデータＡとが入力される。選択部１２２ｂはデータＡを選択してラインメモリ１２１ｄへ出力する。ラインメモリ１２１ｄはライン数が４の期間でデータＡを出力する（Ｄｏｕｔ４＝Ａ）。また、ライン数が３の期間で選択部１２２ｃには、ラインメモリ１２１ａから出力されたデータＣと、ラインメモリ１２１ｄから出力されたデータＡとが入力される。選択部１２２ｃはデータＡを選択してラインメモリ１２１ｅへ出力する。ラインメモリ１２１ｅはライン数が４の期間でデータＡを出力する（Ｄｏｕｔ５＝Ａ）。 Data B output from the line memory 121b and data A output from the line memory 121c are input to the selection unit 122b in the period where the number of lines is three. The selection unit 122b selects the data A and outputs it to the line memory 121d. The line memory 121d outputs data A in a period where the number of lines is 4 (Dout4 = A). In addition, the data C output from the line memory 121a and the data A output from the line memory 121d are input to the selection unit 122c during the period of 3 lines. The selection unit 122c selects the data A and outputs it to the line memory 121e. The line memory 121e outputs data A in a period in which the number of lines is 4 (Dout5 = A).

上記の動作により、ラインメモリ１２１ｄには、ラインメモリ１２１ｃから出力されたデータＡが入力される期間よりも前の期間で、ラインメモリ１２１ｂから出力された外挿分のデータＡが先行して入力される。また、ラインメモリ１２１ｅには、ラインメモリ１２１ｄから出力されたデータＡが入力される期間よりも前の期間で、ラインメモリ１２１ａから出力された外挿分のデータＢと、ラインメモリ１２１ｄから出力された外挿分のデータＡとが先行して入力される。したがって、図４に示した原画像４１の上端の領域４１ａのデータを外挿することができる。 By the above operation, the extrapolated data A output from the line memory 121b is input to the line memory 121d in advance before the period in which the data A output from the line memory 121c is input. Is done. The line memory 121e outputs extrapolated data B output from the line memory 121a and the line memory 121d in a period before the period in which the data A output from the line memory 121d is input. The extrapolated data A is input in advance. Therefore, the data of the upper end area 41a of the original image 41 shown in FIG. 4 can be extrapolated.

ライン数が４の期間で選択部１２２ｂ，１２２ｃは同時に入力を切り換える。すなわち、選択部１２２ｂはラインメモリ１２１ｃからのデータ１２０ｉを選択するように、選択部１２２ｃはラインメモリ１２１ｄからのデータ１２０ｊを選択するように、それぞれ入力を切り換える。これ以後、選択部１２２ｂ，１２２ｃによる入力の選択は固定される。 In the period where the number of lines is 4, the selectors 122b and 122c simultaneously switch inputs. That is, the selection unit 122b switches the input so that the data 120i from the line memory 121c is selected, and the selection unit 122c switches the input so that the data 120j from the line memory 121d is selected. Thereafter, the selection of input by the selection units 122b and 122c is fixed.

また、ライン数が２６，２７の期間で選択部１２２ａは入力を切り換える。ライン数が２６の期間で選択部１２２ａには、ラインメモリ１２１ａから出力されたデータＺと、ラインメモリ１２１ｃから出力されたデータＸとが入力される。選択部１２２ａはデータＺを選択してラインメモリ１２１ａへ出力する。ラインメモリ１２１ａはライン数が２７の期間でデータＺを出力する（Ｄｏｕｔ１＝Ｚ）。 In addition, the selection unit 122a switches the input during the period in which the number of lines is 26 and 27. The data Z output from the line memory 121a and the data X output from the line memory 121c are input to the selection unit 122a during the period of 26 lines. The selection unit 122a selects the data Z and outputs it to the line memory 121a. The line memory 121a outputs data Z in a period in which the number of lines is 27 (Dout1 = Z).

ライン数が２７の期間で選択部１２２ａには、ラインメモリ１２１ａから出力されたデータＺと、ラインメモリ１２１ｃから出力されたデータＹとが入力される。選択部１２２ａはデータＹを選択してラインメモリ１２１ａへ出力する。ラインメモリ１２１ａはライン数が２８の期間でデータＹを出力する（Ｄｏｕｔ１＝Ｙ）。 The data 122 output from the line memory 121a and the data Y output from the line memory 121c are input to the selection unit 122a during the period of 27 lines. The selection unit 122a selects the data Y and outputs it to the line memory 121a. The line memory 121a outputs data Y in a period where the number of lines is 28 (Dout1 = Y).

上記の動作により、ラインメモリ１２１ａには、終端の画素を含むラインに係るデータＺが入力された期間よりも後の期間で、ラインメモリ１２１ａから出力された外挿分のデータＺと、ラインメモリ１２１ｃから出力された外挿分のデータＹとが入力される。したがって、図４に示した原画像４１の下端の領域４１ｂのデータを外挿することができる。なお、図２（ｂ）のように結線すると、初段のラインメモリ１２１ａは不要とすることができる。すなわち、選択部１２２ａに入力されるラインメモリからの入力をラインメモリ１２１ｂ，１２１ｄとする。このときの垂直方向外挿部１２の動作を図３（ｂ）に示す。図３（ｂ）から明らかなように、図３（ａ）に比べて、選択部１２２ｂと１２２ｃにおける入力の切替のタイミングを１ライン分早くする必要がある。 By the above operation, the extrapolated data Z output from the line memory 121a and the line memory in the line memory 121a in a period later than the period in which the data Z relating to the line including the terminal pixel is input. The extrapolated data Y output from 121c is input. Therefore, it is possible to extrapolate the data in the region 41b at the lower end of the original image 41 shown in FIG. 2B, the first-stage line memory 121a can be dispensed with. In other words, the line memory 121b and 121d are input from the line memory input to the selection unit 122a. The operation of the vertical extrapolation unit 12 at this time is shown in FIG. As is clear from FIG. 3B, the input switching timing in the selection units 122b and 122c needs to be advanced by one line compared to FIG.

次に、本実施形態の変形例を説明する。図６は垂直方向外挿部１２の他の回路構成例を示している。図６（ａ）に示す回路では、選択部１２２ａ，１２２ｃの入力が図２に示した回路とは異なっている。選択部１２２ａは、新たな画素に係る入力データ１２０ａ（画像信号）と、ラインメモリ１２１ａから出力されたデータ１２０ｂとのいずれかを選択してラインメモリ１２１ａへ出力する。また、選択部１２２ｃは、ラインメモリ１２１ｂから出力されたデータ１２０ｈと、ラインメモリ１２１ｄから出力されたデータ１２０ｊとのいずれかを選択してラインメモリ１２１ｅへ出力する。 Next, a modification of this embodiment will be described. FIG. 6 shows another circuit configuration example of the vertical extrapolation unit 12. In the circuit shown in FIG. 6A, the inputs of the selectors 122a and 122c are different from the circuit shown in FIG. The selection unit 122a selects either the input data 120a (image signal) related to the new pixel or the data 120b output from the line memory 121a and outputs the selected data to the line memory 121a. The selection unit 122c selects either the data 120h output from the line memory 121b or the data 120j output from the line memory 121d, and outputs the selected data to the line memory 121e.

図７は垂直方向外挿部１２の動作を示している。図７（ａ）と（ｂ）のうち図７（ａ）は、図６（ａ）に示した回路の動作を示している。ライン数が２の期間で選択部１２２ｂ，１２２ｃには、ラインメモリ１２１ｂから出力されたデータＡが入力される。選択部１２２ｂ，１２２ｃはこのデータＡをそれぞれラインメモリ１２１ｄ，１２１ｅへ出力する。ラインメモリ１２１ｄ，１２１ｅはライン数が３の期間でデータＡを出力する（Ｄｏｕｔ４，Ｄｏｕｔ５＝Ａ）。また、ライン数が３の期間で選択部１２２ｃには、ラインメモリ１２１ｂから出力されたデータＢと、ラインメモリ１２１ｄから出力されたデータＡとが入力される。選択部１２２ｃはデータＡを選択してラインメモリ１２１ｅへ出力する。ラインメモリ１２１ｅはライン数が４の期間でデータＡを出力する（Ｄｏｕｔ５＝Ａ）。 FIG. 7 shows the operation of the vertical extrapolation unit 12. Of FIGS. 7A and 7B, FIG. 7A shows the operation of the circuit shown in FIG. The data A output from the line memory 121b is input to the selection units 122b and 122c in the period where the number of lines is two. The selectors 122b and 122c output this data A to the line memories 121d and 121e, respectively. The line memories 121d and 121e output data A in a period in which the number of lines is 3 (Dout4, Dout5 = A). In addition, the data B output from the line memory 121b and the data A output from the line memory 121d are input to the selection unit 122c during the period of 3 lines. The selection unit 122c selects the data A and outputs it to the line memory 121e. The line memory 121e outputs data A in a period in which the number of lines is 4 (Dout5 = A).

ライン数が２６の期間で選択部１２２ａには、ラインメモリ１２１ａから出力されたデータＺが入力される。選択部１２２ａはデータＺを選択してラインメモリ１２１ａへ出力する。ラインメモリ１２１ａはライン数が２７の期間でデータＺを出力する（Ｄｏｕｔ１＝Ｚ）。同様にライン数が２７の期間で選択部１２２ａはデータＺを選択してラインメモリ１２１ａへ出力する。ラインメモリ１２１ａはライン数が２８の期間でデータＺを出力する（Ｄｏｕｔ１＝Ｚ）。 Data Z output from the line memory 121a is input to the selection unit 122a during a period of 26 lines. The selection unit 122a selects the data Z and outputs it to the line memory 121a. The line memory 121a outputs data Z in a period in which the number of lines is 27 (Dout1 = Z). Similarly, the selection unit 122a selects the data Z and outputs it to the line memory 121a during the period in which the number of lines is 27. The line memory 121a outputs data Z in a period in which the number of lines is 28 (Dout1 = Z).

上記以外の動作は前述した動作と同様である。上記の動作により、図４に示した原画像４１の上端の画素のデータが繰り返し外挿されると共に、原画像４１の下端のデータが繰り返し外挿される。なお、図６（ｂ）のように結線すると、初段のラインメモリ１２１ａは不要とすることができる。すなわち、選択部１２２ａに入力されるラインメモリからの入力をラインメモリ１２１ｂとする。このときの垂直方向外挿部１２の動作を図７（ｂ）に示す。図７（ｂ）から明らかなように、図７（ａ）に比べて、選択部１２２ｂと１２２ｃにおける入力の切替のタイミングを１ライン分早くする必要がある。 Operations other than those described above are the same as those described above. With the above operation, the data of the upper end pixel of the original image 41 shown in FIG. 4 is repeatedly extrapolated, and the lower end data of the original image 41 is repeatedly extrapolated. In addition, if it connects as shown in FIG.6 (b), the first stage line memory 121a can be made unnecessary. That is, the input from the line memory input to the selection unit 122a is the line memory 121b. The operation of the vertical extrapolation unit 12 at this time is shown in FIG. As is clear from FIG. 7B, the input switching timing in the selection units 122b and 122c needs to be advanced by one line compared to FIG. 7A.

上述したように、本実施形態によれば、所定の期間において、選択部１２２ａ，１２２ｂ，１２２ｃからラインメモリ１２１ａ，１２１ｄ，１２１ｅへの入力を所定の入力へ切り換えることによって、画像信号の外挿処理を行うことができる。 As described above, according to the present embodiment, extrapolation processing of an image signal is performed by switching the input from the selection units 122a, 122b, and 122c to the line memories 121a, 121d, and 121e to a predetermined input in a predetermined period. It can be performed.

本実施形態では、２次元フィルタのタップ数が５である場合の垂直方向外挿部１２の構成および動作を説明したが、タップ数をより一般的な整数Ｌとした場合、最終段（タップについて見るとＬ番目のタップ）からＫ段目（Ｋは０から（Ｌ／２の整数部）−１のいずれかの整数）のタップに接続された遅延素子（本実施形態のように複数個の遅延素子でもよい）の入力側に本実施形態と同様の選択部を設けることによって、図４に示した原画像４１の上端の領域４１ａのデータを外挿することができる。さらに、初段のタップの入力側に本実施形態と同様の選択部を設けることによって、図４に示した原画像４１の下端の領域４１ｂのデータを外挿することができる。 In the present embodiment, the configuration and operation of the vertical extrapolation unit 12 when the number of taps of the two-dimensional filter is five have been described. However, when the number of taps is a more general integer L, the final stage (about taps) When viewed, a delay element (as in the present embodiment) connected to a tap from the L-th tap to the K-th stage (K is an integer from 0 to (an integer part of L / 2) -1). By providing a selection unit similar to the present embodiment on the input side of the delay element), the data in the upper end region 41a of the original image 41 shown in FIG. 4 can be extrapolated. Furthermore, by providing a selection unit similar to that of the present embodiment on the input side of the first-stage tap, it is possible to extrapolate the data in the region 41b at the lower end of the original image 41 shown in FIG.

また、少なくとも（Ｌ−１）段の遅延素子で画像信号の外挿処理を行うことにより、画像メモリに１フレーム分のデータを格納する必要がなくなるので、回路規模を縮小することができる。また、画像メモリに１フレーム分のデータを格納するとフレーム遅延が生じるが、本実施形態によればフレーム遅延が発生しないので、リアルタイム性を必要とする場合に好適である。 In addition, by extrapolating the image signal with at least (L-1) stages of delay elements, it is not necessary to store one frame of data in the image memory, so that the circuit scale can be reduced. In addition, when one frame of data is stored in the image memory, a frame delay occurs. However, according to the present embodiment, no frame delay occurs, which is suitable when real-time characteristics are required.

（第２の実施形態）
次に、本発明の第２の実施形態を説明する。図８は、本実施形態による２次元フィルタ処理部８３の前処理回路の構成を示している。この前処理回路は、制御部８０、画素数カウンタ８１、および水平方向外挿部８２を備えている。 (Second Embodiment)
Next, a second embodiment of the present invention will be described. FIG. 8 shows a configuration of a preprocessing circuit of the two-dimensional filter processing unit 83 according to the present embodiment. The preprocessing circuit includes a control unit 80, a pixel number counter 81, and a horizontal extrapolation unit 82.

制御部８０は、回路の動作を制御するための制御信号を出力する。画素数カウンタ８１は、制御部８０から入力される制御信号に基づいてインクリメントされるカウント値（画素数）を記憶する。インクリメントされたカウント値は水平方向外挿部８２へ出力される。水平方向外挿部８２には入力データ（画像信号）および画素数カウンタ８１からのカウント値が入力される。水平方向外挿部８２は、画素数カウンタ８１からのカウント値に応じて、図１１に示すように、画像信号に基づいた原画像１１１のデータに対して水平方向の左端の領域１１１ａおよび右端の領域１１１ｂのデータを外挿する。図１２は本実施形態の外挿処理を模式的に示している。原画像１２１の左端および右端のデータが左右方向に対称となるように外挿される。外挿処理が行われた画像信号は後段の２次元フィルタ処理部８３へ出力される。２次元フィルタ処理部８３は、入力された画像信号に対して２次元フィルタ処理を施す。 The control unit 80 outputs a control signal for controlling the operation of the circuit. The pixel number counter 81 stores a count value (number of pixels) that is incremented based on a control signal input from the control unit 80. The incremented count value is output to the horizontal extrapolation unit 82. The horizontal extrapolation unit 82 receives input data (image signal) and a count value from the pixel number counter 81. As shown in FIG. 11, the horizontal extrapolation unit 82 corresponds to the data of the original image 111 based on the image signal according to the count value from the pixel number counter 81, and the leftmost region 111 a and the rightmost region in the horizontal direction. Extrapolate the data in region 111b. FIG. 12 schematically shows the extrapolation processing of the present embodiment. The data at the left end and the right end of the original image 121 are extrapolated so as to be symmetrical in the left-right direction. The image signal subjected to the extrapolation processing is output to the two-dimensional filter processing unit 83 at the subsequent stage. The two-dimensional filter processing unit 83 performs two-dimensional filter processing on the input image signal.

図９は水平方向外挿部８２の回路構成を示している。まず、図９（ａ）に示す回路の構成および動作を説明する。水平方向外挿部８２は、画像信号を遅延させる遅延素子である５段のレジスタ８２１ａ，８２１ｂ，８２１ｃ，８２１ｄ，８２１ｅ、および入力信号の選択機能を有する選択部８２２ａ，８２２ｂ，８２２ｃを備えている。レジスタの段数である５は、２次元フィルタ処理部８３が処理単位とする画像の水平方向の画素数に相当する。 FIG. 9 shows a circuit configuration of the horizontal extrapolation section 82. First, the configuration and operation of the circuit shown in FIG. The horizontal extrapolation unit 82 includes five stages of registers 821a, 821b, 821c, 821d, and 821e that are delay elements for delaying image signals, and selection units 822a, 822b, and 822c having a function of selecting an input signal. . The number of register stages of 5 corresponds to the number of pixels in the horizontal direction of the image that is processed by the two-dimensional filter processing unit 83.

各レジスタには１画素分のデータが格納される。また、各レジスタは直列に連結されている。ただし、レジスタ８２１ｄは、選択部８２２ｂを介して前段のレジスタ８２１ｃと直列に連結され、レジスタ８２１ｅは、選択部８２２ｃを介して前段のレジスタ８２１ｄと直列に連結されている。また、各レジスタの出力が２次元フィルタ処理部８３の入力に接続されており、各レジスタに格納されたデータ（画像信号）が一括して２次元フィルタ処理部８３に入力されるようになっている。 Each register stores data for one pixel. Each register is connected in series. However, the register 821d is connected in series with the preceding register 821c via the selection unit 822b, and the register 821e is connected in series with the preceding register 821d via the selection unit 822c. In addition, the output of each register is connected to the input of the two-dimensional filter processing unit 83, and the data (image signal) stored in each register is input to the two-dimensional filter processing unit 83 in a lump. Yes.

初段のレジスタ８２１ａの入力は選択部８２２ａの出力に接続されている。選択部８２２ａは、画素数カウンタ８１から入力されるカウント値が示す画素数８２０ｄに応じて、新たな画素に係る入力データ８２０ａ（画像信号）と、レジスタ８２１ａから出力されたデータ８２０ｂと、レジスタ８２１ｃから出力されたデータ８２０ｃとのいずれかを選択してレジスタ８２１ａへ出力する。後述するように、選択部８２２ａが所定の期間でデータ８２０ｂ，８２０ｃをレジスタ８２１ａへ出力することによって、図１１に示した原画像１１１の右端の領域１１１ｂのデータが外挿される。 The input of the first-stage register 821a is connected to the output of the selection unit 822a. The selection unit 822a selects input data 820a (image signal) related to a new pixel, data 820b output from the register 821a, and register 821c according to the number of pixels 820d indicated by the count value input from the pixel number counter 81. Is selected from the data 820c output from, and is output to the register 821a. As will be described later, when the selection unit 822a outputs data 820b and 820c to the register 821a in a predetermined period, the data in the right end region 111b of the original image 111 shown in FIG. 11 is extrapolated.

レジスタ８２１ａには、原画像の画像データ（入力データ８２０ａ）あるいは水平方向の外挿データ（データ８２０ｂ，８２０ｃ）が選択部８２２ａによって選択されて画素単位で入力される。レジスタ８２１ａに入力されたデータは１画素（１サイクル）分の遅延の後に出力される。出力されたデータは２次元フィルタ処理部８３へ出力されると共に、後段のレジスタ８２１ｂへデータ８２０ｅとして、選択部８２２ｃへデータ８２０ｆとして、選択部８２２ａへデータ８２０ｂとして出力される。 Image data of the original image (input data 820a) or extrapolation data in the horizontal direction (data 820b, 820c) is selected by the selection unit 822a and input to the register 821a in units of pixels. The data input to the register 821a is output after a delay of one pixel (one cycle). The output data is output to the two-dimensional filter processing unit 83, and is output as data 820e to the subsequent register 821b, as data 820f to the selection unit 822c, and as data 820b to the selection unit 822a.

レジスタ８２１ｂには、レジスタ８２１ａから出力されたデータ８２０ｅが入力される。レジスタ８２１ｂに入力されたデータは１画素（１サイクル）分の遅延の後に出力される。出力されたデータは２次元フィルタ処理部８３へ出力されると共に、後段のレジスタ８２１ｃへデータ８２０ｇとして、選択部８２２ｂへデータ８２０ｈとして出力される。 Data 820e output from the register 821a is input to the register 821b. The data input to the register 821b is output after a delay of one pixel (one cycle). The output data is output to the two-dimensional filter processing unit 83, and is output to the subsequent register 821c as data 820g and to the selection unit 822b as data 820h.

レジスタ８２１ｃには、レジスタ８２１ｂから出力されたデータ８２０ｇが入力される。レジスタ８２１ｃに入力されたデータは１画素（１ライン）分の遅延の後に出力される。出力されたデータは２次元フィルタ処理部８３へ出力されると共に、選択部８２２ｂへデータ８２０ｉとして、選択部８２２ａへデータ８２０ｃとして出力される。 The data 820g output from the register 821b is input to the register 821c. The data input to the register 821c is output after a delay of one pixel (one line). The output data is output to the two-dimensional filter processing unit 83, and is output to the selection unit 822b as data 820i and to the selection unit 822a as data 820c.

レジスタ８２１ｃの出力およびレジスタ８２１ｄの入力の間には選択部８２２ｂが接続されている。選択部８２２ｂは、画素数８２０ｄに応じて、レジスタ８２１ｂから出力されたデータ８２０ｈと、レジスタ８２１ｃから出力されたデータ８２０ｉとのいずれかを選択してレジスタ８２１ｄへ出力する。後述するように、選択部８２２ｂが所定の期間でデータ８２０ｈをレジスタ８２１ｄへ出力することによって、図１１に示した原画像１１１の左端の領域１１１ａのデータが外挿される。 A selection unit 822b is connected between the output of the register 821c and the input of the register 821d. The selection unit 822b selects either the data 820h output from the register 821b or the data 820i output from the register 821c according to the number of pixels 820d, and outputs the selected data to the register 821d. As will be described later, the selection unit 822b outputs the data 820h to the register 821d in a predetermined period, thereby extrapolating the data in the left end region 111a of the original image 111 shown in FIG.

レジスタ８２１ｄには、選択部８２２ｂから出力されたデータ８２０ｈまたはデータ８２０ｉが入力される。レジスタ８２１ｄに入力されたデータは１画素（１サイクル）分の遅延の後に出力される。出力されたデータは２次元フィルタ処理部８３へ出力されると共に、選択部８２２ｃへデータ８２０ｊとして出力される。 Data 820h or data 820i output from the selection unit 822b is input to the register 821d. The data input to the register 821d is output after a delay of one pixel (one cycle). The output data is output to the two-dimensional filter processing unit 83 and also output as data 820j to the selection unit 822c.

レジスタ８２１ｄの出力およびレジスタ８２１ｅの入力の間には選択部８２２ｃが接続されている。選択部８２２ｃは、画素数８２０ｄに応じて、レジスタ８２１ａから出力されたデータ８２０ｆと、レジスタ８２１ｄから出力されたデータ８２０ｊとのいずれかを選択してレジスタ８２１ｅへ出力する。後述するように、選択部８２２ｃが所定の期間でデータ８２０ｆをレジスタ８２１ｅへ出力することによって、図１１に示した原画像１１１の左端の領域１１１ａのデータが外挿される。選択部８２２ｂ，８２２ｃは、同じライン数に基づいた期間で入力の切り換えを行う。 A selection unit 822c is connected between the output of the register 821d and the input of the register 821e. The selection unit 822c selects either the data 820f output from the register 821a or the data 820j output from the register 821d according to the number of pixels 820d, and outputs the selected data to the register 821e. As will be described later, the selection unit 822c outputs the data 820f to the register 821e in a predetermined period, thereby extrapolating the data in the left end region 111a of the original image 111 shown in FIG. The selection units 822b and 822c perform input switching in a period based on the same number of lines.

次に、水平方向外挿部８２の動作を説明する。図１０は水平方向外挿部８２の動作を示している。図１０（ａ）と（ｂ）のうち図１０（ａ）は、図９（ａ）に示した回路の動作を示している。画素数に応じた期間で入力データ８２０ａが画素単位で選択部８２２ａに入力される。以下、ａ，ｂ，ｃ，・・・，ｘ，ｙ，ｚというデータが入力データ８２０ａとして順に選択部８２２ａに入力されるものとする。 Next, the operation of the horizontal extrapolation unit 82 will be described. FIG. 10 shows the operation of the horizontal extrapolation unit 82. Of FIGS. 10A and 10B, FIG. 10A shows the operation of the circuit shown in FIG. Input data 820a is input to the selection unit 822a in units of pixels in a period according to the number of pixels. Hereinafter, it is assumed that data a, b, c,..., X, y, z are sequentially input to the selection unit 822a as input data 820a.

画素数が２５の期間までは、入力データ８２０ａを選択するように、選択部８２２ａによる入力の選択は固定される。画素数が０の期間でデータａが選択部８２２ａに入力されると、選択部８２２ａはそのデータａをレジスタ８２１ａへ出力する。レジスタ８２１ａは画素数が１の期間でデータａを出力する（ＤＯＵＴ１＝ａ）。このデータａはレジスタ８２１ｂおよび選択部８２２ａに入力される。レジスタ８２１ｂは画素数が２の期間でデータａを出力する（ＤＯＵＴ２＝ａ）。このデータａはレジスタ８２１ｃに入力される。レジスタ８２１ｃは画素数が３の期間でデータａを出力する（ＤＯＵＴ３＝ａ）。このデータａは選択部８２２ａ，８２２ｂに入力される。 Until the period when the number of pixels is 25, the selection of input by the selection unit 822a is fixed so that the input data 820a is selected. When the data a is input to the selection unit 822a in the period where the number of pixels is 0, the selection unit 822a outputs the data a to the register 821a. The register 821a outputs data a in a period in which the number of pixels is 1 (DOUT1 = a). The data a is input to the register 821b and the selection unit 822a. The register 821b outputs data a in a period in which the number of pixels is 2 (DOUT2 = a). This data a is input to the register 821c. The register 821c outputs data a during a period in which the number of pixels is 3 (DOUT3 = a). This data a is input to the selection units 822a and 822b.

画素数が２の期間で選択部８２２ｂには、レジスタ８２１ｂから出力されたデータａが入力される。選択部８２２ｂはこのデータａをレジスタ８２１ｄへ出力する。レジスタ８２１ｄは画素数が３の期間でデータａを出力する（ＤＯＵＴ４＝ａ）。また、画素数が２の期間で選択部８２２ｃには、レジスタ８２１ａから出力されたデータｂが入力される。選択部８２２ｃはこのデータｂをレジスタ８２１ｅへ出力する。レジスタ８２１ｅは画素数が３の期間でデータｂを出力する（ＤＯＵＴ５＝ｂ）。 Data a output from the register 821b is input to the selection unit 822b during the period in which the number of pixels is two. The selection unit 822b outputs the data a to the register 821d. The register 821d outputs data a in a period where the number of pixels is 3 (DOUT4 = a). In addition, the data b output from the register 821a is input to the selection unit 822c during the period in which the number of pixels is two. The selection unit 822c outputs this data b to the register 821e. The register 821e outputs data b in a period in which the number of pixels is 3 (DOUT5 = b).

画素数が３の期間で選択部８２２ｂには、レジスタ８２１ｂから出力されたデータｂと、レジスタ８２１ｃから出力されたデータａとが入力される。選択部８２２ｂはデータａを選択してレジスタ８２１ｄへ出力する。レジスタ８２１ｄは画素数が４の期間でデータａを出力する（ＤＯＵＴ４＝ａ）。また、画素数が３の期間で選択部８２２ｃには、レジスタ８２１ａから出力されたデータｃと、レジスタ８２１ｄから出力されたデータａとが入力される。選択部８２２ｃはデータａを選択してレジスタ８２１ｅへ出力する。レジスタ８２１ｅは画素数が４の期間でデータａを出力する（ＤＯＵＴ５＝ａ）。 The data b output from the register 821b and the data a output from the register 821c are input to the selection unit 822b in the period where the number of pixels is 3. The selection unit 822b selects the data a and outputs it to the register 821d. The register 821d outputs data a during a period in which the number of pixels is four (DOUT4 = a). In addition, the data c output from the register 821a and the data a output from the register 821d are input to the selection unit 822c in the period where the number of pixels is three. The selection unit 822c selects the data a and outputs it to the register 821e. The register 821e outputs data a during a period in which the number of pixels is four (DOUT5 = a).

上記の動作により、レジスタ８２１ｄには、レジスタ８２１ｃから出力されたデータａが入力される期間よりも前の期間で、レジスタ８２１ｂから出力された外挿分のデータａが先行して入力される。また、レジスタ８２１ｅには、レジスタ８２１ｄから出力されたデータａが入力される期間よりも前の期間で、レジスタ８２１ａから出力された外挿分のデータｂが先行して入力される。したがって、図１１に示した原画像１１１の左端の領域１１１ａのデータを外挿することができる。 Through the above operation, extrapolated data a output from the register 821b is input to the register 821d in advance of a period before the data a output from the register 821c is input. In addition, the extrapolated data b output from the register 821a is input to the register 821e in advance before the period in which the data a output from the register 821d is input. Therefore, the data of the left end region 111a of the original image 111 shown in FIG. 11 can be extrapolated.

画素数が４の期間で選択部８２２ｂ，８２２ｃは同時に入力を切り換える。すなわち、選択部８２２ｂはレジスタ８２１ｃからのデータ８２０ｉを選択するように、選択部８２２ｃはレジスタ８２１ｄからのデータ８２０ｊを選択するように、それぞれ入力を切り換える。これ以後、選択部８２２ｂ，８２２ｃによる入力の選択は固定される。 In the period in which the number of pixels is 4, the selection units 822b and 822c simultaneously switch inputs. That is, the selection unit 822b switches the input so that the data 820i from the register 821c is selected, and the selection unit 822c switches the input so that the data 820j from the register 821d is selected. Thereafter, the selection of input by the selection units 822b and 822c is fixed.

また、画素数が２６，２７の期間で選択部８２２ａは入力を切り換える。画素数が２６の期間で選択部８２２ａには、レジスタ８２１ａから出力されたデータｚと、レジスタ８２１ｃから出力されたデータｘとが入力される。選択部８２２ａはデータｚを選択してレジスタ８２１ａへ出力する。レジスタ８２１ａは画素数が２７の期間でデータｚを出力する（ＤＯＵＴ１＝ｚ）。 In addition, the selection unit 822a switches inputs during a period in which the number of pixels is 26 or 27. The data z output from the register 821a and the data x output from the register 821c are input to the selection unit 822a in a period of 26 pixels. The selection unit 822a selects the data z and outputs it to the register 821a. The register 821a outputs data z in a period in which the number of pixels is 27 (DOUT1 = z).

画素数が２７の期間で選択部８２２ａには、レジスタ８２１ａから出力されたデータｚと、レジスタ８２１ｃから出力されたデータｙとが入力される。選択部８２２ａはデータｙを選択してレジスタ８２１ａへ出力する。レジスタ８２１ａは画素数が２８の期間でデータｙを出力する（ＤＯＵＴ１＝ｙ）。 The data z output from the register 821a and the data y output from the register 821c are input to the selection unit 822a during the period of 27 pixels. The selection unit 822a selects the data y and outputs it to the register 821a. The register 821a outputs data y in a period of 28 pixels (DOUT1 = y).

上記の動作により、レジスタ８２１ａには、終端の画素に係るデータｚが入力された期間よりも後の期間で、レジスタ８２１ａから出力された外挿分のデータｚと、レジスタ８２１ｃから出力された外挿分のデータｙとが入力される。したがって、図１１に示した原画像１１１の右端の領域１１１ｂのデータを外挿することができる。なお、図９（ｂ）のように結線すると、初段のレジスタ８２１ａは不要とすることができる。すなわち、選択部８２２ａに入力されるレジスタからの入力をレジスタ８２１ｂ，８２１ｄとする。このときの水平方向外挿部８２の動作を図１０（ｂ）に示す。図１０（ｂ）から明らかなように、図１０（ａ）に比べて、選択部８２２ｂと８２２ｃにおける入力の切替のタイミングを１クロック分早くする必要がある。 By the above operation, extrapolated data z output from the register 821a and external data output from the register 821c are output to the register 821a in a period after the period in which the data z related to the terminal pixel is input. The interpolated data y is input. Therefore, the data of the right end region 111b of the original image 111 shown in FIG. 11 can be extrapolated. Note that if the connection is made as shown in FIG. 9B, the first-stage register 821a can be omitted. In other words, the registers 821b and 821d are input from the register input to the selection unit 822a. The operation of the horizontal extrapolation section 82 at this time is shown in FIG. As is clear from FIG. 10B, the input switching timing in the selection units 822b and 822c needs to be advanced by one clock compared to FIG. 10A.

次に、本実施形態の変形例を説明する。図１３は水平方向外挿部８２の他の回路構成例を示している。図１３（ａ）に示す回路では、選択部８２２ａ，８２２ｃの入力が図９に示した回路とは異なっている。選択部８２２ａは、新たな画素に係る入力データ８２０ａ（画像信号）と、レジスタ８２１ａから出力されたデータ８２０ｂとのいずれかを選択してレジスタ８２１ａへ出力する。また、選択部８２２ｃは、レジスタ８２１ｂから出力されたデータ８２０ｈと、レジスタ８２１ｄから出力されたデータ８２０ｊとのいずれかを選択してレジスタ８２１ｅへ出力する。 Next, a modification of this embodiment will be described. FIG. 13 shows another circuit configuration example of the horizontal extrapolation unit 82. In the circuit shown in FIG. 13A, the inputs of the selectors 822a and 822c are different from the circuit shown in FIG. The selection unit 822a selects either the input data 820a (image signal) relating to the new pixel or the data 820b output from the register 821a and outputs the selected data to the register 821a. The selection unit 822c selects either the data 820h output from the register 821b or the data 820j output from the register 821d and outputs the selected data to the register 821e.

図１４は垂直方向外挿部１２の動作を示している。図１４（ａ）と（ｂ）のうち図１４（ａ）は、図１３（ａ）に示した回路の動作を示している。画素数が２の期間で選択部８２２ｃには、レジスタ８２１ｂから出力されたデータａが入力される。選択部８２２ｃはこのデータａをレジスタ８２１ｅへ出力する。レジスタ８２１ｅは画素数が３の期間でデータａを出力する（ＤＯＵＴ５＝ａ）。また、画素数が３の期間で選択部８２２ｃには、レジスタ８２１ｂから出力されたデータｂと、レジスタ８２１ｄから出力されたデータａとが入力される。選択部８２２ｃはデータａを選択してレジスタ８２１ｅへ出力する。レジスタ８２１ｅは画素数が４の期間でデータａを出力する（ＤＯＵＴ５＝ａ）。 FIG. 14 shows the operation of the vertical extrapolation unit 12. Of FIG. 14A and FIG. 14B, FIG. 14A shows the operation of the circuit shown in FIG. The data a output from the register 821b is input to the selection unit 822c during the period in which the number of pixels is two. The selection unit 822c outputs the data a to the register 821e. The register 821e outputs data a in a period in which the number of pixels is 3 (DOUT5 = a). In addition, the data b output from the register 821b and the data a output from the register 821d are input to the selection unit 822c in the period where the number of pixels is 3. The selection unit 822c selects the data a and outputs it to the register 821e. The register 821e outputs data a during a period in which the number of pixels is four (DOUT5 = a).

画素数が２６の期間で選択部８２２ａには、レジスタ８２１ａから出力されたデータｚが入力される。選択部８２２ａはデータｚを選択してレジスタ８２１ａへ出力する。レジスタ８２１ａは画素数が２７の期間でデータｚを出力する（ＤＯＵＴ１＝ｚ）。同様に画素数が２７の期間で選択部８２２ａはデータｚを選択してレジスタ８２１ａへ出力する。レジスタ８２１ａは画素数が２８の期間でデータｚを出力する（ＤＯＵＴ１＝ｚ）。 The data z output from the register 821a is input to the selection unit 822a during the period of 26 pixels. The selection unit 822a selects the data z and outputs it to the register 821a. The register 821a outputs data z in a period in which the number of pixels is 27 (DOUT1 = z). Similarly, the selection unit 822a selects the data z and outputs it to the register 821a during the period of 27 pixels. The register 821a outputs data z in a period in which the number of pixels is 28 (DOUT1 = z).

上記以外の動作は前述した動作と同様である。上記の動作により、図１１に示した原画像１１１の左端の画素のデータが繰り返し外挿されると共に、原画像１１１の右端のデータが繰り返し外挿される。なお、図１３（ｂ）のように結線すると、初段のレジスタ８２１ａは不要とすることができる。すなわち、選択部８２２ａに入力されるレジスタからの入力をレジスタ８２１ｂとする。このときの水平方向外挿部８２の動作を図１４（ｂ）に示す。図１４（ｂ）から明らかなように、図１４（ａ）に比べて、選択部８２２ｂと８２２ｃにおける入力の切替のタイミングを１クロック分早くする必要がある。 Operations other than those described above are the same as those described above. Through the above operation, the data of the leftmost pixel of the original image 111 shown in FIG. 11 is repeatedly extrapolated, and the rightmost data of the original image 111 is repeatedly extrapolated. Note that if the connection is made as shown in FIG. 13B, the first-stage register 821a can be dispensed with. That is, an input from the register input to the selection unit 822a is a register 821b. The operation of the horizontal extrapolation section 82 at this time is shown in FIG. As is clear from FIG. 14B, the input switching timing in the selection units 822b and 822c needs to be advanced by one clock compared to FIG. 14A.

上述したように、本実施形態によれば、第１の実施形態と同様に、画像信号の外挿処理を行うことができると共に、回路規模を縮小することができる。 As described above, according to the present embodiment, the image signal can be extrapolated and the circuit scale can be reduced, as in the first embodiment.

（第３の実施形態）
次に、本発明の第３の実施形態を説明する。図１５は、本実施形態による２次元フィルタ処理部１５５の前処理回路の構成を示している。この前処理回路は、制御部１５０、ライン数カウンタ１５１、画素数カウンタ１５２、垂直方向外挿部１５３、および水平方向外挿部１５４を備えている。 (Third embodiment)
Next, a third embodiment of the present invention will be described. FIG. 15 shows the configuration of the preprocessing circuit of the two-dimensional filter processing unit 155 according to the present embodiment. The pre-processing circuit includes a control unit 150, a line number counter 151, a pixel number counter 152, a vertical direction extrapolation unit 153, and a horizontal direction extrapolation unit 154.

ライン数カウンタ１５１および垂直方向外挿部１５３は、第１の実施形態で説明したライン数カウンタ１１および垂直方向外挿部１２とそれぞれ同様である。また、画素数カウンタ１５２および水平方向外挿部１５４は、第２の実施形態で説明した画素数カウンタ８１および水平方向外挿部８２とそれぞれ同様である。したがって、本実施形態によれば、画像の垂直方向と水平方向の両方に外挿処理を行うことができる。本実施形態では、垂直方向の外挿処理の後に水平方向の外挿処理が行われるようになっているが、外挿処理の順番は逆でもよい。 The line number counter 151 and the vertical direction extrapolation unit 153 are the same as the line number counter 11 and the vertical direction extrapolation unit 12 described in the first embodiment, respectively. The pixel number counter 152 and the horizontal direction extrapolation unit 154 are the same as the pixel number counter 81 and the horizontal direction extrapolation unit 82 described in the second embodiment, respectively. Therefore, according to the present embodiment, extrapolation processing can be performed in both the vertical direction and the horizontal direction of an image. In the present embodiment, the extrapolation process in the horizontal direction is performed after the extrapolation process in the vertical direction, but the order of the extrapolation process may be reversed.

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。 As described above, the embodiments of the present invention have been described in detail with reference to the drawings. However, the specific configuration is not limited to the above-described embodiments, and includes design changes and the like without departing from the gist of the present invention. .

本発明の第１の実施形態による前処理回路の構成を示すブロック図である。It is a block diagram which shows the structure of the pre-processing circuit by the 1st Embodiment of this invention. 本発明の第１の実施形態による前処理回路が備える垂直方向外挿部の構成を示す回路図である。It is a circuit diagram which shows the structure of the vertical direction extrapolation part with which the pre-processing circuit by the 1st Embodiment of this invention is provided. 本発明の第１の実施形態による前処理回路が備える垂直方向外挿部の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the vertical direction extrapolation part with which the pre-processing circuit by the 1st Embodiment of this invention is provided. 本発明の第１の実施形態における画像信号の外挿処理を説明するための参考図である。It is a reference figure for demonstrating the extrapolation process of the image signal in the 1st Embodiment of this invention. 本発明の第１の実施形態における画像信号の外挿処理を説明するための参考図である。It is a reference figure for demonstrating the extrapolation process of the image signal in the 1st Embodiment of this invention. 本発明の第１の実施形態による前処理回路が備える垂直方向外挿部の変形例の構成を示す回路図である。It is a circuit diagram which shows the structure of the modification of the vertical direction extrapolation part with which the pre-processing circuit by the 1st Embodiment of this invention is provided. 本発明の第１の実施形態による前処理回路が備える垂直方向外挿部の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the vertical direction extrapolation part with which the pre-processing circuit by the 1st Embodiment of this invention is provided. 本発明の第２の実施形態による前処理回路の構成を示すブロック図である。It is a block diagram which shows the structure of the pre-processing circuit by the 2nd Embodiment of this invention. 本発明の第２の実施形態による前処理回路が備える水平方向外挿部の構成を示す回路図である。It is a circuit diagram which shows the structure of the horizontal direction extrapolation part with which the pre-processing circuit by the 2nd Embodiment of this invention is provided. 本発明の第２の実施形態による前処理回路が備える水平方向外挿部の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the horizontal direction extrapolation part with which the pre-processing circuit by the 2nd Embodiment of this invention is provided. 本発明の第２の実施形態における画像信号の外挿処理を説明するための参考図である。It is a reference figure for demonstrating the extrapolation process of the image signal in the 2nd Embodiment of this invention. 本発明の第２の実施形態における画像信号の外挿処理を説明するための参考図である。It is a reference figure for demonstrating the extrapolation process of the image signal in the 2nd Embodiment of this invention. 本発明の第２の実施形態による前処理回路が備える水平方向外挿部の変形例の構成を示す回路図である。It is a circuit diagram which shows the structure of the modification of the horizontal direction extrapolation part with which the pre-processing circuit by the 2nd Embodiment of this invention is provided. 本発明の第２の実施形態による前処理回路が備える水平方向外挿部の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the horizontal direction extrapolation part with which the pre-processing circuit by the 2nd Embodiment of this invention is provided. 本発明の第３の実施形態による前処理回路の構成を示すブロック図である。It is a block diagram which shows the structure of the pre-processing circuit by the 3rd Embodiment of this invention.

Explanation of symbols

１０，８０，１５０・・・制御部、１１，１５１・・・ライン数カウンタ、１２，１５３・・・垂直方向外挿部、１３，８３，１５５・・・２次元フィルタ処理部、８１，１５２・・・画素数カウンタ、８２，１５４・・・水平方向外挿部、１２１ａ，１２１ｂ，１２１ｃ，１２１ｄ，１２１ｅ・・・ラインメモリ、１２２ａ，１２２ｂ，１２２ｃ，８２２ａ，８２２ｂ，８２２ｃ・・・選択部、８２１ａ，８２１ｂ，８２１ｃ，８２１ｄ，８２１ｅ・・・レジスタ 10, 80, 150 ... control unit, 11, 151 ... line number counter, 12, 153 ... vertical extrapolation unit, 13, 83, 155 ... two-dimensional filter processing unit, 81, 152 ... Pixel counter, 82, 154 ... Horizontal extrapolation section, 121a, 121b, 121c, 121d, 121e ... Line memory, 122a, 122b, 122c, 822a, 822b, 822c ... Selection section , 821a, 821b, 821c, 821d, 821e... Register

Claims

A pre-processing circuit that inputs the image signal to a two-dimensional filter that processes an image signal related to pixels of L × M (L and M are integers),
The delay element for delaying the image signal has N stages (N ≧ L−1 or M−1), and the K stage from the last stage (K is 0 to an integer part of N / 2) −1. (Integer) delay element selects either the first input from the preceding delay element or the second input different from the first input and inputs the selected input to the Kth delay element. The delay elements in N stages are connected in series so as to be connected in series with the delay elements in the previous stage via the selection unit, and the output of each delay element is connected to the input of the two-dimensional filter. In the period when the image signal related to the pixel or pixel group up to the integer part of N / 2 can be input in parallel to the two-dimensional filter, the input from the selection unit to the delay element at the K-th stage is A control unit that controls the selection unit to be the second input; A pre-processing circuit.

A pre-processing circuit that inputs the image signal to a two-dimensional filter that processes an image signal related to pixels of L × M (L and M are integers),
The delay element for delaying the image signal has N stages (N ≧ L−1 or M−1), the N delay elements are connected in series, and the output of each delay element is input to the two-dimensional filter. Connected,
A selection unit for selecting one of a first input for inputting the image signal relating to a new pixel or a pixel group and a second input different from the first input;
A control unit that controls the selection unit so that the selection unit selects the second input in a period subsequent to a period in which the image signal related to a terminal pixel or a pixel group is input;
A pre-processing circuit comprising:

2. The selection unit according to claim 1, wherein any one of an input from an initial stage to an (N / 2 integer part) stage to the two-dimensional filter is connected as the second input. Pre-processing circuit.

The preprocessing circuit according to claim 2, wherein an output of any one of the N stages of delay elements is connected to the second input.

5. The preprocessing circuit according to claim 1, wherein the delay element is a line memory.

5. The preprocessing circuit according to claim 1, wherein the delay element is a register for one pixel.