JP2009042887A - Cpu effective utilization system in multi-cpu system - Google Patents

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雅彦 横尾
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Abstract

<P>PROBLEM TO BE SOLVED: To effectively utilize the CPU of each control system in a multi-CPU system composed of a plurality of control systems having CPU. <P>SOLUTION: In the multi-CPU system, respective CPUs of a plurality of control systems, in which a CPU and a memory and an input/output interface are connected through an internal bus to each other, and a load is connected to the input/output interface, exist in a common bus system. Wherein, the CPU of the first control system whose load rate is high is separated from the internal bus by a high speed bus switcher, and the separated internal bus is connected to the CPU of the other second control whose load rate is small so that the load of the first control system can be processed by the CPU of the second control system. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、複数の制御系それぞれのＣＰＵによりマルチＣＰＵシステムが構築され、このマルチＣＰＵシステム内におけるＣＰＵを有効活用する方式に関するものである。   The present invention relates to a system in which a multi-CPU system is constructed by CPUs of a plurality of control systems, and CPUs in the multi-CPU system are effectively used.

例えば、ＰＬＣと負荷とで制御系を構築した場合、ＰＬＣは、ＣＰＵと、メモリと、入、出力インターフェースとが内部バスで相互接続され、ＣＰＵは、ラダープログラムをシステム制御プログラムに従い実行し、メモリは、上記プログラムを格納し、また、ＣＰＵの演算結果などのデータを格納する各種メモリとから構成される。入出力インターフェースは、外部入出力機器に接続されている。ＣＰＵはメモリに格納したラダープログラムに対応して、入出力インターフェースを介して外部入力機器からのデータをメモリに取り込む入力リフレッシュ処理を行い、その後ラダープログラムを１回実行し、演算後のメモリの内容を入出力インターフェースに出力する出力リフレッシュ処理を行う。   For example, when a control system is constructed with a PLC and a load, the PLC is connected to a CPU, a memory, and an input / output interface via an internal bus, and the CPU executes a ladder program according to the system control program, Is composed of various memories for storing the above-mentioned programs and for storing data such as CPU calculation results. The input / output interface is connected to an external input / output device. In response to the ladder program stored in the memory, the CPU performs an input refresh process for fetching data from the external input device into the memory via the input / output interface, then executes the ladder program once, and the contents of the memory after the calculation Is output to the input / output interface.

以上のＰＬＣを複数有すると共に各ＰＬＣのそれぞれのＣＰＵが共通バスに接続されたマルチＣＰＵシステムを構築した場合、いずれかのＰＬＣのＣＰＵにおける入出力インターフェースに接続した負荷による負荷率が高い状態が長く続いたり繰り替えされたりすると、ＣＰＵ温度が上昇し場合によっては熱暴走するなどして負荷を安定制御しにくい場合がある。また、上記マルチＣＰＵシステムでは、いずれかのＰＬＣ内のＣＰＵの負荷率が低く時間帯によってはＣＰＵが有効活用されてない場合がある。そこで、本出願人はこうしたマルチＣＰＵシステムにおいて相互のＣＰＵを有効活用する技術の研究開発に着手した。
特開２００４−０２１４４６号公報 When a multi-CPU system is constructed in which a plurality of the above PLCs are provided and each CPU of each PLC is connected to a common bus, a state in which the load factor due to the load connected to the input / output interface of the CPU of any PLC is high is long. If it is continued or repeated, the CPU temperature rises and in some cases it may be difficult to control the load stably due to thermal runaway. In the multi-CPU system, the CPU load factor of any PLC is low, and the CPU may not be effectively used depending on the time zone. Therefore, the present applicant has started research and development of a technology for effectively utilizing each other's CPU in such a multi-CPU system.
JP 2004-021446 A

すなわち本発明は、ＣＰＵを有する複数の制御系からなるマルチＣＰＵシステムにおいて各制御系のＣＰＵを有効に活用できるようにすることである。   That is, the present invention is to enable effective use of the CPU of each control system in a multi-CPU system including a plurality of control systems having a CPU.

本発明によるマルチＣＰＵシステムにおけるＣＰＵ有効活用方式は、ＣＰＵとメモリと入出力インターフェースとが内部バスで相互接続されかつ入出力インターフェースに負荷が接続された複数の制御系において、それぞれのＣＰＵが共通バス系内に存在するマルチＣＰＵシステムにおいて、負荷率が高い第１制御系のＣＰＵとその内部バスとの切り離しおよび接続の高速バススイッチングを行い、上記第１制御系のＣＰＵとその内部バスとを切り離しているときは、その内部バスを負荷率が小さい他の第２制御系のＣＰＵに接続することで、第１制御系の負荷を第２制御系のＣＰＵで処理可能としたことを特徴とするものである。   In the multi-CPU system according to the present invention, the CPU is effectively used in a plurality of control systems in which a CPU, a memory, and an input / output interface are interconnected by an internal bus and a load is connected to the input / output interface. In a multi-CPU system existing in the system, the CPU of the first control system having a high load factor and its internal bus are disconnected and connected to each other by high-speed bus switching, and the CPU of the first control system and its internal bus are disconnected. The load of the first control system can be processed by the CPU of the second control system by connecting the internal bus to the CPU of another second control system having a low load factor. Is.

本発明では、第１制御系のＣＰＵは、負荷率が高いときは、自己の負荷処理の一部を負荷率が小さい第２制御系のＣＰＵにも負担して処理させることができるので、マルチＣＰＵにおいてＣＰＵを有効活用することができる。   In the present invention, when the load factor is high, the CPU of the first control system can also load a part of its own load processing to the CPU of the second control system with a low load factor, so The CPU can be effectively used in the CPU.

本発明の好適な一態様は、高速バススイッチャにより各制御系それぞれのＣＰＵの負荷状況を監視し、第１制御系のＣＰＵからの負荷処理分担要求信号に応じて当該第１制御系のＣＰＵと内部バスとの切り離しおよび接続の高速バススイッチングをすることである。   According to a preferred aspect of the present invention, the high-speed bus switcher monitors the load status of each CPU of each control system, and in response to a load processing sharing request signal from the CPU of the first control system, It is to disconnect from the internal bus and perform high-speed bus switching.

この態様では高速バススイッチャにより各制御系それぞれのＣＰＵの負荷状況を監視して上記高速バススイッチングをするので、各制御系それぞれのＣＰＵによる負荷処理を適正に行いつつ、各ＣＰＵを有効に活用することができるようになる。   In this aspect, the high-speed bus switcher monitors the load status of each CPU in each control system and performs the above-described high-speed bus switching. Therefore, each CPU is effectively utilized while properly performing load processing by each CPU in each control system. Will be able to.

本発明のより好適な一態様は、上記高速バススイッチャによりバス使用が競合するときは、バス使用の優先順位が高いＣＰＵの内部バスを優先して他の制御系のＣＰＵに切替接続することができるようになっていることである。   In a more preferred aspect of the present invention, when bus use competes with the high-speed bus switcher, the internal bus of the CPU having a high priority of bus use is preferentially switched and connected to the CPU of another control system. It is possible to do it.

この態様では、重要な負荷を処理している制御系のＣＰＵとさほど重要ではない負荷を処理している制御系のＣＰＵから同一の制御系のＣＰＵに対して負荷処理の要求があってバス使用が競合しても、上記重要な負荷を処理している制御系側のバス使用優先順位を高くすることにより、マルチＣＰＵシステムにおけるシステム運転の安全性を高く維持することができるようになる。   In this mode, a control system CPU that processes an important load and a control system CPU that processes a less important load have a load processing request from the same control system CPU to use the bus. Even if there is contention, the system operation safety in the multi-CPU system can be kept high by increasing the bus usage priority on the control system side that is processing the important load.

本発明のさらに好適な一態様は、第２制御系のＣＰＵは、第１制御系の負荷を処理しているときには自身の負荷処理を実行するまでの残時間を高速バススイッチャに知らせることで当該残時間の経過後には自己の負荷処理を実行可能としたことである。   According to a further preferred aspect of the present invention, when the CPU of the second control system is processing the load of the first control system, it notifies the high-speed bus switcher of the remaining time until executing its own load processing. This means that the load processing can be executed after the remaining time has elapsed.

この態様では、第２制御系のＣＰＵは第１制御系の負荷を処理している最中に自己の負荷を処理すべき時刻が到来した場合に、当該自己の負荷を処理できなくなるという不都合を無くすことができる。   In this aspect, the CPU of the second control system cannot process its own load when the time to process its own load comes while processing the load of the first control system. It can be lost.

本発明によれば、ＣＰＵを有する複数の制御系からなるマルチＣＰＵシステムにおいて各制御系のＣＰＵを有効に活用できる。   According to the present invention, a CPU of each control system can be effectively used in a multi-CPU system including a plurality of control systems having a CPU.

以下、添付した図面を参照して、本発明の実施の形態に係るマルチＣＰＵシステムにおけるＣＰＵ有効活用方式を説明する。実施の形態では制御系としてＰＬＣを用いるが、これに限定されない。図１は、ＰＬＣを用いたマルチＣＰＵシステムの概略構成を示す。   Hereinafter, a CPU effective utilization method in a multi-CPU system according to an embodiment of the present invention will be described with reference to the accompanying drawings. In the embodiment, the PLC is used as the control system, but the present invention is not limited to this. FIG. 1 shows a schematic configuration of a multi-CPU system using a PLC.

実施の形態のマルチＣＰＵシステム１は複数のＰＬＣ３，５，７を含む。各ＰＬＣ３，５，７はＣＰＵ３ａ，５ａ，７ａ、メモリ３ｂ，５ｂ，７ｂ、入出力インターフェース３ｃ，５ｃ，７ｃが内部バス３ｄ，５ｄ，７ｄで相互接続されている。内部バス３ｄ，５ｄ，７ｄはバススイッチ１１ａ、１３ａ，１５ａによりＣＰＵ３ａ，５ａ，７ａに接続されたり切り離しされ、バススイッチ１１，１３，１５により、切替バス２５，２７，２９を介して共通バス９に接続されたり切り離されたりする。ＣＰＵ３ａ，５ａ，７ａは外部バス３１，３３，３５を通じて共通バス９に接続されている。バススイッチ１１ａ、１３ａ，１５ａとバススイッチ１１，１３，１５は制御線３６，３８，４０を介して高速バススイッチャ１７により制御される。ＰＬＣ３，５，７それぞれのＣＰＵ３ａ，５ａ，７ａは、信号線３９，４１，４３から高速バススイッチャ１７に負荷処理状況と負荷処理分担要求信号とを送信することができる。高速バススイッチャ１７は、信号線３９，４１，４３から与えられるＣＰＵ３ａ，５ａ，７ａの負荷処理状況や負荷処理分担要求信号から必要な以下に述べる制御を行う。なお、バススイッチ１１ａ、１３ａ，１５ａとバススイッチ１１，１３，１５と高速バススイッチャ１７は機能的に示したものであり、この形態に限定されない。   The multi-CPU system 1 according to the embodiment includes a plurality of PLCs 3, 5, and 7. Each of the PLCs 3, 5 and 7 has CPUs 3a, 5a and 7a, memories 3b, 5b and 7b, and input / output interfaces 3c, 5c and 7c interconnected by internal buses 3d, 5d and 7d. The internal buses 3d, 5d, and 7d are connected to and disconnected from the CPUs 3a, 5a, and 7a by the bus switches 11a, 13a, and 15a, and the common bus 9 is connected to the CPUs 3a, 5a, and 7a by the bus switches 11, 13, and 15 through the switching buses 25, 27, and 29. Connected to or disconnected from. The CPUs 3a, 5a, 7a are connected to the common bus 9 through external buses 31, 33, 35. The bus switches 11a, 13a, 15a and the bus switches 11, 13, 15 are controlled by the high-speed bus switcher 17 through control lines 36, 38, 40. The CPUs 3 a, 5 a, 7 a of the PLCs 3, 5, 7 can transmit the load processing status and the load processing sharing request signal to the high-speed bus switcher 17 from the signal lines 39, 41, 43. The high-speed bus switcher 17 performs the following control necessary from the load processing status of the CPU 3a, 5a, 7a given from the signal lines 39, 41, 43 and the load processing sharing request signal. The bus switches 11a, 13a, and 15a, the bus switches 11, 13, and 15 and the high-speed bus switcher 17 are functionally shown and are not limited to this form.

図２（ａ）（ｂ）（ｃ）を参照してＰＬＣ３，５，７の負荷を説明する。図２（ａ）（ｂ）（ｃ）において、横軸は時間、縦軸は負荷率を示す。図２（ａ）はＰＬＣ３のＣＰＵ３ａの負荷率を示し、ＰＬＣ３のＣＰＵ３ａは常時活動していて負荷率が常時高い。図２（ｂ）はＰＬＣ５のＣＰＵ５ａの負荷率を示し、ＰＬＣ５のＣＰＵ５ａは、時刻ｔ０−ｔ１，ｔ２−ｔ３，ｔ４−ｔ５で負荷率が高く、それ以外の時刻では活動が小さいかあるいは無くて負荷率が低い。図２（ｃ）はＰＬＣ７のＣＰＵ７ａの負荷率を示し、ＰＬＣ７のＣＰＵ７ａの負荷率は時刻ｔ１−ｔ２，ｔ３−ｔ４，で負荷率が高く、それ以外の時刻での活動が小さいかあるいは無くて負荷率が低い。   The loads on the PLCs 3, 5 and 7 will be described with reference to FIGS. 2A, 2B, and 2C, the horizontal axis represents time, and the vertical axis represents the load factor. FIG. 2A shows the load factor of the CPU 3a of the PLC 3, and the CPU 3a of the PLC 3 is always active and the load factor is always high. FIG. 2 (b) shows the load factor of the CPU 5a of the PLC 5. The CPU 5a of the PLC 5 has a high load factor at times t0-t1, t2-t3, t4-t5, and activity is small or absent at other times. The load factor is low. FIG. 2 (c) shows the load factor of the CPU 7a of the PLC 7. The load factor of the CPU 7a of the PLC 7 is high at times t1-t2, t3-t4, and the activity at other times is small or absent. The load factor is low.

各ＰＬＣ３，５，７のＣＰＵ３ａ，５ａ，７ａはバス使用上の優先順位があり、ＰＬＣ３のＣＰＵ３ａは負荷１９を常時駆動する必要がありＣＰＵ負荷率が最大のものでバス使用の優先順位が高いＣＰＵであり、ＰＬＣ５，７のＣＰＵ５ａ，７ａは負荷２１，２３を間欠的に駆動すればよくバス使用の優先順位が低いＣＰＵである。   The CPUs 3a, 5a, and 7a of the PLCs 3, 5, and 7 have a priority in use of the bus, and the CPU 3a of the PLC 3 needs to always drive the load 19, has a maximum CPU load factor, and has a high priority of using the bus. The CPUs 5a and 7a of the PLCs 5 and 7 are CPUs having a low priority of bus use, as long as the loads 21 and 23 are intermittently driven.

ＰＬＣ３の負荷１９は図２（ａ）で示すような負荷率で制御する必要がある例えば生産プラント等の負荷である。ＰＬＣ５，７の負荷２１，２３は図２（ｂ）、図２（ｃ）で示すような負荷率で制御すればよい。例えばデイリ電源等の負荷である。なお、これら負荷１９，２１，２３を比較すると、図２（ａ）の生産プラント等の負荷１９では常時２４時間体制で制御する必要が有り、図２（ｂ）のデイリ電源等の負荷２１では例えば夜間では制御が必要でなく、図２（ｃ）のデイリ電源等の負荷２３では例えば夜間に制御する必要がある。   The load 19 of the PLC 3 is a load of, for example, a production plant that needs to be controlled at a load factor as shown in FIG. The loads 21 and 23 of the PLCs 5 and 7 may be controlled with load factors as shown in FIGS. 2 (b) and 2 (c). For example, a load such as a daily power source. When these loads 19, 21, and 23 are compared, the load 19 such as the production plant in FIG. 2A needs to be always controlled in a 24-hour system, and the load 21 such as the daily power source in FIG. For example, the control is not necessary at night, and the load 23 such as the daily power source in FIG.

以上のマルチＣＰＵシステム１において、高速バススイッチャ１７には各ＰＬＣ３，５，７それぞれのＣＰＵ３ａ，５ａ，７ａから信号線３９，４１，４３を通じて図２（ａ）（ｂ）（ｃ）で示す負荷率（ＣＰＵ３ａ，５ａ，７ａの活動状況）データが与えられていて、高速バススイッチャ１７は各ＰＬＣ３，５，７における負荷率を監視することができるようになっている。   In the multi-CPU system 1 described above, the high-speed bus switcher 17 has loads shown in FIGS. 2A, 2B, and 2C through the signal lines 39, 41, and 43 from the CPUs 3a, 5a, and 7a of the PLCs 3, 5, and 7, respectively. Rate (activity of the CPUs 3a, 5a, 7a) data is given, and the high-speed bus switcher 17 can monitor the load factor in each of the PLCs 3, 5, 7.

ＰＬＣ３のＣＰＵ３ａから時刻ｔ０で高速バススイッチャ１７に対して自己の負荷１９の処理を依頼する負荷処理分担要求信号が送られると、高速バススイッチャ１７は、他のＰＬＣ５，７の負荷処理状況からＰＬＣ７のＣＰＵ７ａにＰＬＣ３のＣＰＵ３ａの負荷の一部の処理を分担させるように、バススイッチ１１，１１ａを高速バススイッチング駆動することによりＰＬＣ３の内部バス３ｄをＣＰＵ３ａに切り離しおよび接続、共通バス９に接続および切り離しを行うことで図３の点線４５で示す経路で、ＰＬＣ７の内部バス７ｄをＰＬＣ７のＣＰＵ７ａに接続および切り離しをする。この場合、ＰＬＣ７のＣＰＵ７ａがＰＬＣ３の負荷１９を処理するときは、ＣＰＵ７ａをその内部バス７ｄから切り離すようにバススイッチ１５ａは高速バススイッチング駆動することにより、ＰＬＣ７の内部バス７ｄをＣＰＵ７ａから切り離しをする。   When a load processing sharing request signal for requesting processing of its own load 19 is sent from the CPU 3a of the PLC 3 to the high-speed bus switcher 17 at time t0, the high-speed bus switcher 17 determines the PLC 7 based on the load processing status of the other PLCs 5 and 7. In order to allow the CPU 7a of the PLC 3 to share some processing of the load of the CPU 3a of the PLC 3, the bus switches 11 and 11a are driven at high-speed bus switching to disconnect and connect the internal bus 3d of the PLC 3 to the CPU 3a, connect to the common bus 9 and By disconnecting, the internal bus 7d of the PLC 7 is connected to and disconnected from the CPU 7a of the PLC 7 along the path indicated by the dotted line 45 in FIG. In this case, when the CPU 7a of the PLC 7 processes the load 19 of the PLC 3, the bus switch 15a drives the high-speed bus switching so as to disconnect the CPU 7a from the internal bus 7d, thereby disconnecting the internal bus 7d of the PLC 7 from the CPU 7a. .

これにより、ＰＬＣ３のＣＰＵ３ａの負荷１９の処理の一部をＰＬＣ７のＣＰＵ７ａに行わせることができるようになる結果、マルチＣＰＵシステム１においては、ＰＬＣ７のＣＰＵ７ａを有効活用することができる。   As a result, a part of processing of the load 19 of the CPU 3a of the PLC 3 can be performed by the CPU 7a of the PLC 7. As a result, in the multi-CPU system 1, the CPU 7a of the PLC 7 can be effectively used.

この場合、ＰＬＣ３のバス使用優先順位は、他のＰＬＣ５，７のそれよりも高いので、ＰＬＣ３のＣＰＵ３ａからの負荷処理分担要求信号がＰＬＣ３のＣＰＵ３ａと、他のＰＬＣ５のＣＰＵ５ａとの間で競合する場合、高速バススイッチャ１７は優先順位が高いＰＬＣ３のＣＰＵ３ａからの負荷処理分担要求信号を受け付けることができるようになっている。   In this case, since the bus usage priority of the PLC 3 is higher than that of the other PLCs 5 and 7, the load processing sharing request signal from the CPU 3 a of the PLC 3 competes between the CPU 3 a of the PLC 3 and the CPU 5 a of the other PLC 5. In this case, the high-speed bus switcher 17 can receive a load processing sharing request signal from the CPU 3a of the PLC 3 having a high priority.

これにより、高速バススイッチャ１７にＰＬＣ５のＣＰＵ５ａからも負荷処理分担要求信号が入力されてきても、高速バススイッチャ１７は、ＰＬＣ５のＣＰＵ５ａからの負荷処理分担要求信号を無視することができるようになっている。   As a result, even if the load processing sharing request signal is input from the CPU 5a of the PLC 5 to the high speed bus switcher 17, the high speed bus switcher 17 can ignore the load processing sharing request signal from the CPU 5a of the PLC 5. ing.

ただし、高速バススイッチャ１７は、バス競合が生じることがないよう、バススイッチ１１，１１ａ，１３，１３ａの制御を行うことにより、ＰＬＣ３，５それぞれのＣＰＵ３ａ，５ａの負荷処理の一部をＰＬＣ７のＣＰＵ７ａに行わせることでＣＰＵ３ａの負荷処理は点線４５で、ＣＰＵ５ａの負荷処理は一点鎖線４７で示す経路でＣＰＵ７ａに分担することにより負荷処理を均等に分散させることができるようにしてもよい。こうすることにより、マルチＣＰＵシステムにおけるＣＰＵ７ａの有効活用を一層促進することができるようになる。   However, the high-speed bus switcher 17 controls the bus switches 11, 11 a, 13, and 13 a so that bus contention does not occur, so that part of the load processing of the CPUs 3 a and 5 a of the PLCs 3 and 5 is part of the PLC 7. By causing the CPU 7a to perform the load process of the CPU 3a by the dotted line 45 and the load process of the CPU 5a by the route shown by the alternate long and short dash line 47, the load process may be distributed evenly. By doing so, the effective utilization of the CPU 7a in the multi-CPU system can be further promoted.

次に時刻ｔ１でＰＬＣ３，７のＣＰＵ３ａ，７ａそれぞれから高速バススイッチャ１７に負荷処理分担要求信号を入力すると、上記と同様に、バス使用優先順位が高いＰＬＣ３の内部バス３ｄをバススイッチ１１ａ、１１によりＣＰＵ３ａからの切り離しおよび接続と共通バス９に対する切り離しおよび接続を高速で繰り返してＰＬＣ３のＣＰＵ３ａの負荷１９の処理を図４の点線４９で示す経路にてＰＬＣ５のＣＰＵ５ａに行わせる。この場合も、ＰＬＣ７のＣＰＵ７ａの負荷処理の一部を一点鎖線５１で示す経路にてＰＬＣ５のＣＰＵ５ａに行わせて負荷処理を分散させてもよい。図２中、矢印（１）（３）（５）（７）（９）はＰＬＣ３のＣＰＵ３ａの負荷処理の一部を他のＰＬＣ５，７のＣＰＵ５ａ，７ａで処理させることを示し、矢印（２）（４）（６）（８）（１０）はＰＬＣ５または７のＣＰＵ５ａまたは７ａの負荷処理の一部を他のＰＬＣ７または５のＣＰＵ７ａまたは５ａで処理させることを示す。   Next, when a load processing sharing request signal is input to the high-speed bus switcher 17 from the CPUs 3a and 7a of the PLCs 3 and 7 at time t1, the internal bus 3d of the PLC 3 having a high bus use priority is connected to the bus switches 11a and 11 as described above. Thus, the CPU 5a of the PLC 5 performs the processing of the load 19 of the CPU 3a of the PLC 3 through the path indicated by the dotted line 49 in FIG. 4 by repeating the disconnection and connection from the CPU 3a and the disconnection and connection to the common bus 9 at high speed. In this case as well, the load processing may be distributed by causing the CPU 5a of the PLC 5 to perform part of the load processing of the CPU 7a of the PLC 7 along the path indicated by the alternate long and short dash line 51. In FIG. 2, arrows (1), (3), (5), (7), and (9) indicate that a part of the load processing of the CPU 3a of the PLC 3 is processed by the CPUs 5a and 7a of the other PLCs 5 and 7, and ) (4) (6) (8) (10) indicates that a part of the load processing of the CPU 5a or 7a of the PLC 5 or 7 is processed by the CPU 7a or 5a of the other PLC 7 or 5.

以上から実施の形態のマルチＣＰＵシステム１では、ＣＰＵ３ａ，５ａ，７ａそれぞれを有効活用することができる。   As described above, in the multi-CPU system 1 according to the embodiment, each of the CPUs 3a, 5a, and 7a can be effectively used.

上記の場合、ＰＬＣ７では時刻ｔ０−ｔ１でＣＰＵ７ａにより他のＰＬＣ３，５の負荷１９，２１の処理の一部を行うが、時刻ｔ１では自身の負荷２３の処理を高い負荷率で実行する必要があるので、自身の負荷２３の処理を可能とするために、時刻ｔ１までの残時間を高速バススイッチャ１７に知らせる。高速バススイッチャ１７は、この残時間が経過した時点で、バススイッチ１５ａを制御してＣＰＵ７ａと内部バス７ｄとを接続してＰＬＣ７のＣＰＵ７ａが自身の制御負荷２３の処理を高い負荷率で実行することができるようにする。   In the above case, the PLC 7 performs part of the processing of the loads 19 and 21 of the other PLCs 3 and 5 at the time t0 to t1 at the PLC 7, but it is necessary to execute the processing of its own load 23 at a high load factor at the time t1. Therefore, the high-speed bus switcher 17 is informed of the remaining time until time t1 in order to be able to process the load 23 of its own. When the remaining time elapses, the high-speed bus switcher 17 controls the bus switch 15a to connect the CPU 7a and the internal bus 7d so that the CPU 7a of the PLC 7 executes the processing of its own control load 23 at a high load factor. To be able to.

以上説明したように本実施の形態では、自己のＣＰＵの負荷率が高いときは、自己の負荷処理の一部を負荷率が小さいＣＰＵにも負担して処理させることができるので、マルチＣＰＵシステムにおけるＣＰＵの有効活用を図ることができる。   As described above, in the present embodiment, when the load factor of its own CPU is high, a part of its own load processing can also be processed by a CPU having a low load factor, so that a multi-CPU system can be processed. The CPU can be effectively used.

図１は本発明の実施の形態に係るマルチＣＰＵシステムの概略構成を示す図である。FIG. 1 is a diagram showing a schematic configuration of a multi-CPU system according to an embodiment of the present invention. 図２は各ＰＬＣそれぞれの負荷における時間帯に対する負荷率を示す図である。FIG. 2 is a diagram showing the load factor with respect to the time zone in the load of each PLC. 図３は図２の時刻ｔ０−ｔ１での負荷処理を示すマルチＣＰＵシステムの一部概略構成を示す図である。FIG. 3 is a diagram showing a partial schematic configuration of a multi-CPU system showing load processing at time t0-t1 in FIG. 図４は図２の時刻ｔ１−ｔ２での負荷処理を示すマルチＣＰＵシステムの一部概略構成を示す図である。FIG. 4 is a diagram showing a partial schematic configuration of a multi-CPU system showing load processing at time t1-t2 in FIG.

符号の説明Explanation of symbols

１ マルチＣＰＵシステム
３，５，７ ＰＬＣ
３ａ，５ａ，７ａ ＣＰＵ
９ 共通バス
１１，１１ａ，１３，１３ａ，１５，１５ａ バススイッチ
１７ 高速バススイッチャ
1 Multi-CPU system 3, 5, 7 PLC
3a, 5a, 7a CPU
9 Common buses 11, 11a, 13, 13a, 15, 15a Bus switch 17 High-speed bus switcher

Claims (4)

ＣＰＵとメモリと入出力インターフェースとが内部バスで相互接続されかつ入出力インターフェースに負荷が接続された複数の制御系においてそれぞれのＣＰＵが共通バス系内に存在するマルチＣＰＵシステムにおいて、
負荷率が高い第１制御系のＣＰＵとその内部バスとの切り離しおよび接続の高速バススイッチングを行い、上記第１制御系のＣＰＵとその内部バスとを切り離しているときは、その内部バスを負荷率が小さい他の第２制御系のＣＰＵに接続することで、第１制御系の負荷を第２制御系のＣＰＵで処理可能とした、ことを特徴とするマルチＣＰＵシステムにおけるＣＰＵ有効活用方式。 In a multi-CPU system in which each CPU exists in a common bus system in a plurality of control systems in which a CPU, a memory, and an input / output interface are interconnected by an internal bus and a load is connected to the input / output interface.
When the CPU of the first control system having a high load factor and its internal bus are disconnected and connected at high speed, and the CPU of the first control system is disconnected from the internal bus, the internal bus is loaded. A CPU effective utilization method in a multi-CPU system, characterized in that the load of the first control system can be processed by the CPU of the second control system by connecting to the CPU of another second control system having a low rate. 高速バススイッチャにより各制御系それぞれのＣＰＵの負荷状況を監視し、第１制御系のＣＰＵからの負荷処理分担要求信号に応じて当該第１制御系のＣＰＵと内部バスとの切り離しおよび接続の高速バススイッチングをする、ことを特徴とする請求項１に記載の方式。   The high-speed bus switcher monitors the load status of the CPU of each control system, and in accordance with a load processing sharing request signal from the CPU of the first control system, the CPU of the first control system and the internal bus are disconnected and connected at high speed. The system according to claim 1, wherein bus switching is performed. 上記バス使用が競合するときは、バス使用の優先順位が高い制御系の内部バスを優先して他の制御系のＣＰＵに切替接続することができるようになっている、ことを特徴とする請求項１または２に記載の方式。   When the bus use competes, the internal bus of the control system having a high priority of bus use can be preferentially switched and connected to the CPU of another control system. Item 3. The method according to item 1 or 2. 第２制御系のＣＰＵは、第１制御系の負荷を処理しているときには自身の負荷処理を実行するまでの残時間を高速バススイッチャに知らせることで当該残時間の経過後には自己の負荷処理を実行可能とした、ことを特徴とする請求項２に記載の方式。   When processing the load of the first control system, the CPU of the second control system notifies the high-speed bus switcher of the remaining time until execution of its own load processing, so that its own load processing is performed after the remaining time has elapsed. The method according to claim 2, wherein the method is executable.
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