JP2009027047A - 検出装置 - Google Patents

Abstract

【課題】受光感度や暗電流を犠牲にすることなく、汎用のＣＭＯＳ回路をそのまま使用することができる受光素子アレイを備えた検出装置を提供する。
【解決手段】化合物半導体の受光素子１０が配列した受光素子アレイと、ＣＭＯＳ回路７１とを組み合わせた近赤外光の検出装置７０であって、この検出装置では、受光素子アレイは、１つの化合物半導体基板５１上に複数のプレーナ型受光素子１０が形成されたものであり、受光素子のｎ型部１６がその受光素子ごとに各別に形成され、ＣＭＯＳ回路の画素の信号入力部に、受光素子のｎ型部が電気的に接続されている。
【選択図】図１

Description

本発明は、検出装置に関し、より具体的には、近赤外域に受光感度を有する検出装置に関するものである。

近赤外の波長域は、動植物などの生体や環境に関連した吸収スペクトルに対応するため、受光層にＩＩＩ−Ｖ族化合物半導体を用いた近赤外域の検出器の開発が盛んに行われている。たとえば受光層にＩｎＧａＡｓを用い、ＣＭＯＳ（Complementary Metal−Oxide Semiconductor）回路により光電流を出力信号に変換する検出器の試作例が発表されている（非特許文献１）。ここで、検出器は、各種センサー、撮像装置など、およそ光電変換を用いて検出する装置であれば何でもよい。上記の検出器では、フォトダイオード（ＰＤ）のｐｎ接合に入射した光によって発生する電子／正孔対につき、ＰＤのｐ部側からＣＭＯＳ回路へ、信号電荷として正孔を入力する。

また受光層にＩｎＧａＡｓを用いた受光素子アレイにおいて、受光素子に隣接させてＪＦＥＴ（Junction Field Effect Transistor）によるスイッチを組み込んだ検出装置の構造が提案された（非特許文献２）。また、受光層に窒素を含むＩｎＧａＡｓＮの受光素子を、メサ型構造で構成する提案がなされている（特許文献１、非特許文献３）。

高橋秀夫ら「近赤外用InGaAs光検出器」，OPTRONICS(1997),No.3, pp.107-113 Jiten Sarathy, et.al.,"Monolithic active pixel InGaAs focal plane arrays for near infra-red imaging", SPIE Vol.2999, pp.225-234 Jian Wei, et.al., "Gas Source Molecular Beam Epitaxy Grown InGaAs(P)N-InP Long-Wavelength (λ＞1.65μm) Photodetectors Using a Solid Arsenic Source", IEEE PHOTONICS TECHNOLOGY LETTERS, Vol.13,No.4,April 2001 特開平９−２１９５６３号公報

上記の非特許文献１の近赤外用ＩｎＧａＡｓ光検出器では、通常のＣＭＯＳ型撮像装置の回路がそのまま使えず、信号電荷の正孔を電子に反転する操作が必要となり、専用のＣＭＯＳ回路の開発コストが増大する。また仮に、可視光を利用したＣＭＯＳ型撮像装置と、上記近赤外域の宇宙自然光を用いた暗視撮像装置との両方の機能を持つ撮像装置を構成する場合、回路または電源系を別々に構成する必要がある。

また受光素子に隣接させてＪＦＥＴのスイッチを配置する構成の検出装置の場合（非特許文献２）、受光部の面積を広くとれないので、十分な解像度を得ることが難しい。無理に受光部の面積を広くとると、受光素子アレイ自体が大きくなりすぎ、検出装置全体が大掛かりなものとなってしまう。また、メサ型構造で受光素子を形成する場合、メサエッチ端面にｐｎ接合が露出するため、その形状や表面状態を厳密に制御した上で保護することが難しく、暗電流の増大を招き易い。またメサ型構造の受光素子を膨大な数アレイ化するアレイ型検出装置の場合、受光素子のエピタキシャル積層構造に変更を加えずにＣＭＯＳ回路への信号電荷に電子を用いることができるかもしれないが、受光素子のすべてを均一な状態にして暗電流を抑制するのは、非常に困難である。

可視光の撮像装置では、ＣＣＤ（Charge Coupled Device）撮像装置と並んでＣＭＯＳ撮像装置は広く使用され、シリコン半導体によるＰＤからの電荷には電子が一般に用いられている。すなわちＰＤのｎ部電極からＣＭＯＳに電子の経路が形成されている。しかし、近赤外域の光検出装置では、ＣＭＯＳとの組み合わせが話題となる以前より、ＩＩＩ−Ｖ族化合物半導体に受光素子を形成する際、ｐ型領域形成のためにＺｎを受光層に届くように拡散導入する処理が、広く一般に行われている。ＩＩＩ−Ｖ族化合物半導体基板上に、受光素子アレイを形成する場合にも、上述の実績のあるＺｎ拡散導入が用いられ、したがって複数の受光素子を配列した受光素子アレイにおいて、ｎ部電極が共通の１つの電極になり、ｐ部電極が各受光素子ごとに形成されることになる。このため、画素ごとの信号として、ＣＭＯＳへのｐ導電型の信号電荷の注入が行われている。しかし、上述のように、ＣＭＯＳへのｐ導電型の信号電荷の注入は、多くの不都合を伴う。

要約すると、現状の近赤外域のＣＭＯＳ検出装置は、汎用のＣＭＯＳ回路をそのまま使用することができず、また汎用のＣＭＯＳ回路および受光素子のエピタキシャル積層構造をそのまま用いる構造では、受光感度や暗電流等を犠牲にする必要があった。本発明は受光感度や暗電流を犠牲にすることなく、汎用のＣＭＯＳ回路をそのまま使用することができる受光素子アレイを備えた検出装置を提供することを目的とする。

本発明の検出装置は、化合物半導体の受光素子が配列した受光素子アレイと、ＣＭＯＳ回路とを組み合わせた近赤外光の検出装置である。この検出装置では、受光素子アレイは、１つの化合物半導体の積層体に複数のプレーナ型受光素子が形成されたものであり、受光素子のｎ型部がその受光素子ごとに各別に形成され、ＣＭＯＳ回路の画素の信号入力部に、受光素子のｎ型部が電気的に接続されていることを特徴とする。

上記の構成によれば、各受光素子の間に溝を有するメサ型構造をとることはなく、また各受光素子の入射面積も制限されず十分大きくとることができるので、暗電流を小さく、また受光感度を高くすることができる。その上で、信号電荷にｎ導電型の電子を用いる通常のＣＭＯＳ型撮像装置の回路系をそのまま用いることができ、新たな反転回路等を用いる必要がない。このため近赤外域の検出装置用に特別の回路を用いる必要がないので、開発コストを抑えることができる。また、特別の反転回路などを受光素子の中に組み込む必要がないので、検出装置の小型化を実現することができる。

上記の受光素子に光電変換で生成する電子を、当該受光素子または光電子蓄積用容量に蓄積するために用いる、負電圧生成回路を前記ＣＭＯＳ回路に備えることができる。これによって、光電変換で生成した電子を蓄積することが容易になる。

上記の受光素子は、ＩｎＰ系化合物半導体の積層体に形成された共通のｐ型層、受光層および窓層に設けられ、近赤外域に受光感度を有するｐｉｎ型受光素子であって、窓層がｎ型化されてｐｎ接合が形成され、該ｎ型化された窓層の部分がＣＭＯＳ回路に電気的に接続される構成とすることができる。この構成によれば、各受光素子において光から変換された電子の信号電荷を、ＣＭＯＳ回路の画素対応部にインプットして検出することができる。

上記の化合物半導体の積層体の端部におけるｐ型層の端部から、複数の受光素子に共通のｐ部電極を、ＣＭＯＳ回路に電気的に接続することができる。これにより、各受光素子に共通の接地電位をｐ部電位として、受光素子アレイの配列等にほとんど影響を与えることなく、ＣＭＯＳ回路に用いることができる。

上記の受光層を、ＩｎＧａＡｓまたはＧａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_{１−ｙ−ｚ−ｗ}Ｓｂ_ｚＰ_ｗ（０．４≦ｘ≦０．８、０．０００１≦ｙ≦０．１２、０≦ｚ≦０．１、０≦ｗ≦０．０１）とすることができる。これによって、近赤外域に受光感度を有する検出装置を得ることができる。受光層にＩｎＧａＡｓを用いた場合は、波長１．７μｍにまで感度を有し、また受光層にＧａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_{１−ｙ−ｚ−ｗ}Ｓｂ_ｚＰ_ｗを用いた場合は、波長２．５μｍ〜３μｍの長波長まで感度を有するようにできる。

上記のｐ型層を、ＩｎＰまたはＩｎＧａＡｓとすることができる。これによって、受光層、窓層等の結晶性を向上させ、暗電流が小さく、ノイズレベルの低い近赤外域の検出装置を得ることができる。

本発明の検出装置によれば、受光感度や暗電流を犠牲にすることなく、汎用のＣＭＯＳ回路をそのまま使用することができる。

図１は本発明の実施の形態における撮像装置の一部を示す図である。レンズなどの光学部品は省略してある。図２は、上記の撮像装置を光入射側から見た平面図である。図１は、図２におけるＩ−Ｉ線に沿う断面図である。図１において、この撮像装置７０は、共通のＩｎＰ基板５１の上に形成された受光素子１０がエピタキシャル層側をマルチプレクサ７１に向けて、エピダウン実装されている。マルチプレクサ７１は、受光素子１０ごとに信号電流を受け、電圧変換・増幅をしながら、受光素子ごとの信号を順次出力したり、一時記憶しておいて後でその一つを選択して出力したりする装置である。ＣＭＯＳ回路によって、受光素子ごとに信号電流を受け、電圧変換・増幅する動作が構成されるので、本説明では、マルチプレクサおよびＣＭＯＳ回路の語を、同じ対象をさすように用いる。各受光素子１０のエピタキシャル層のｎ型領域１６と電気的に接続されるｎ部電極１１と、共通のＩｎＰ基板５１（１）に直接に位置するｐ型層２に設けられるｐ部電極１２とは、ともにマルチプレクサ７１に、はんだバンプなどの接合バンプ２９により接続される。ｎ部電極１１にはＡｕＧｅＮｉを用い、またｐ部電極１２にはＡｕＺｎを用い、それぞれオーミック接触を確保するように形成する。上記のＡｕＺｎ系金属の他にＴｉＰｔ系金属を用いてもよい。

ＩｎＧａＡｓまたはＧａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_{１−ｙ−ｚ−ｗ}Ｓｂ_ｚＰ_ｗ（０．４≦ｘ≦０．８、０．０００１≦ｙ≦０．１２、０≦ｚ≦０．１、０≦ｗ≦０．０１）により形成される受光層３において発生した正孔−電子対のうち、電子はｎ型領域１６およびｎ部電極１１から、信号電荷としてマルチプレクサ７１に送られる。マルチプレクサ７１では各受光素子１０における電子を各画素接続部が受けて、パルス駆動の走査によって全画素についての処理を行う。入射光は、ＩｎＰ基板５１の裏面に形成したＡＲ(Anti-Reflection)膜１３を通して導入され、ｎ型領域１６と受光層３との界面であるｐｎ接合から張り出す空乏層で受光される。空乏層を形成するための逆バイアス電圧は、上記のｎ部電極１１とｐ部電極１２との間に印加される。空乏層は容量として作用し、マルチプレクサ７１の電荷蓄積期間中、光電変換された電荷を蓄積する。

ｎ型領域１６を形成するためのｎ型不純物は、不純物拡散マスク５の開口部から導入される。不純物拡散マスクパターン５は、その上に形成された保護膜のポリイミド膜パターン２３とともにそのまま残される。受光素子であるフォトダイオード１０を１つずつ含む画素またはセンサ単位は、図２に示すように、縦横２５μｍピッチで、横２０ｍｍ、縦１６ｍｍにわたって設けられ、合計６４０×５１２＝３２７，６８０個が配列される。受光素子アレイおよび各受光素子の構造については、図３を用いて、次に詳しく説明する。

図３において、受光素子アレイ５０の受光素子１０は、共通のＩｎＰ基板５１（１）に設けられている。各受光素子で近赤外光を受光することにより生じた正孔−電子対のうち電子（電荷蓄積期間中、フォトダイオード１０に蓄積されている）が、上述のようにマルチプレクサ７１の画素接続部に送られ、電圧変換・増幅を経て画像形成等の処理がなされる。各受光素子のサイズやピッチ、アレイの大きさを変えながら、画素数を変化させる。図３に示す受光素子１０は、ＩｎＰ基板１の上に形成された、各受光素子に共通の複数のエピタキシャル膜を有し、また、ｎ型領域１６を形成する際に用いた、ｎ型不純物導入用の拡散マスク５を残している。ｐ部電極１２は、図１に示すように、各受光素子１０には殆ど影響しないように、ＩｎＰ基板の端の部分のｐ型層（各受光素子に共通のエピタキシャル層）に配置されており、受光素子１０に共通の接地電位を与える。

次に、受光素子アレイ５０の製造方法について、図１を用いて説明する。まずＩｎＰ基板５１（１）にＯＭＶＰＥ（Organo Metallic Vapor Phase Epitaxy）によりエピタキシャル積層構造を形成する。第１層目は、ｐ型層（ｐ^＋層）としてＺｎドープＩｎＰ層２を形成する。Ｚｎ濃度は１×１０^１８個／ｃｍ^３程度とする。次いで、Ｚｎ濃度の低目のＧａＩｎＮＡｓ受光層３をエピタキシャル成長する。ＧａＩｎＮＡｓ受光層３のＺｎ濃度は１×１０^１５個／ｃｍ^３程度とする。さらにＧａＩｎＮＡｓ受光層３の上に、Ｚｎ濃度１×１０^１５個／ｃｍ^３程度のｐ⁻層のＩｎＰ層４をエピタキシャル成長する。

フォトルミネッセンス（ＰＬ）測定により、ＧａＩｎＮＡｓ受光層３のＰＬ光の波長は２．０μｍ程度とする。また同じくＧａＩｎＮＡｓ受光層３のＳＩＭＳ（Secondary Ion Mass Spectroscopy）分析によるＮ濃度は、Ｖ族原子内で１．５ａｔ％（Ｇａ_ｘＩｎ_１−ｘＮ_ｙＡｓ_１−ｙの表示で、ｙ＝０．０１５）とするのがよい。またＸ線回折パターンから計算されるＩｎＰ基板１とＧａＩｎＮＡｓ受光層３の格子定数の差Δａは、ＩｎＰ基板１またはＧａＩｎＮＡｓ受光層３の格子定数ａに対して、（Δａ／ａ）＝０．００１程度とするのがよい。

ｎ型領域１６の形成は、不純物拡散マスクパターン５を用いて、開口部からＳｎを選択拡散することで行った。ｎ型領域１６の形成において、Ｓｎの導入は選択拡散法でもよいし、イオン注入法によってもよい。また、ｎ型不純物として、Ｓｎの他に、Ｓ、Ｓｉ等を用いてもよい。

図４は、受光素子のフォトダイオード１０とＣＭＯＳとを組み合わせた撮像装置７０の回路を示す図である。この撮像装置７０では、フォトダイオード１０からＣＭＯＳへの信号電荷は、電子を用いることを前提としている。すなわち、図４の回路は、電子を信号電荷として用いることを前提に構成されている。

この撮像装置７０は、各画素または単位センサを駆動する垂直走査回路および水平走査回路と、単位センサの一行分の画素の信号を受ける信号保持回路と、出力アンプ等とを備えている。各画素にフォトダイオード１０が配置されており、便宜上、画素を２個×２個のみ描いているが、実際には行列状に多数配列されている。各画素は、光電変換を行うフォトダイオード１０と、フォトダイオード１０の信号電荷（電子）を、図示しない検出部に転送する転送トランジスタＱ_Ｔと、検出部の電位を垂直信号線に出力する増幅トランジスタＱ_Ａと、画素の行を選択するアドレストランジスタＱ_Ｄと、検出部の電位をリセットするリセットトランジスタＱ_Ｒなどで構成される。

フォトダイオード１０は、そのｎ型領域１６／ｎ部電極（カソード）１１が転送トランジスタＱ_Ｔの一方の主電極に接続され、そのｐ部電極（アノード）１２が接地される。転送トランジスタＱ_Ｔの他方の主電極は、増幅トランジスタＱ_Ａのゲート電極に接続されるとともに、リセットトランジスタＱ_Ｒの一方の主電極に接続される。転送トランジスタＱ_Ｔと増幅トランジスタＱ_Ａとにより、信号電荷の電圧変換・増幅が行われる。転送トランジスタＱ_Ｔのゲート電極は垂直走査回路からの垂直読出し線に接続される。増幅トランジスタＱ_Ａは、その一方の主電極が電源電圧に接続され、他方の主電極がアドレストランジスタＱ_Ｄを介して垂直信号線に接続される。アドレストランジスタＱ_Ｄのゲート電極は垂直走査回路からの垂直選択線に接続される。リセットトランジスタＱ_Ｒは、その他方の主電極が電源電圧に接続され、そのゲート電極が垂直走査回路からのリセット線に接続される。

次に、上記の検出装置７０の動作原理について概要を説明する。受光素子１０における電子を用いる場合、各画素の信号読出しをするタイミング以外は、各受光素子１０では光電変換を進行させ、その結果、生じた電子を蓄積しておく必要がある。このため、電子を信号電荷に用いる汎用のＣＭＯＳ回路には、図４に示すように、負電圧生成回路が設けられる。各画素において、非選択時（電荷蓄積期間中）には、負荷ＭＯＳトランジスタＱＬのゲートに印加される動作パルス、垂直読出し線に供給される読出しパルス、垂直信号線に供給される選択パルス、リセット線に供給されるリセットパルスは、どれも低レベルである。これによって、転送トランジスタＱ_Ｔ、アドレストランジスタＱ_Ｄ、リセットトランジスタＱ_Ｒが、すべてオフ状態となり、受光素子１０に信号電荷の光電子が蓄積される。このとき上記の垂直読出し線に供給される読出しパルスのみは、上述の負電圧生成回路の出力を受けて負電圧となり、その結果、受光素子１０のｎ部電極１１が接続される転送トランジスタＱ_Ｔのゲート電極に負電圧が印加され、受光素子１０において光電子の蓄積が行われる状態となる。

着目している画素の非選択状態（電荷蓄積期間）においては、パルス走査により他の画素の選択状態が順次、実現されてゆく。着目している画素に対して、上記の動作パルス等を高レベルにして選択状態にすると、各受光素子１０に蓄積されていた光電子が、暗電子とともに転送トランジスタＱ_Ｔにより検出部に転送され、その画素における状態の検出処理が行われる。この後、上記の動作パルス等を低レベルにして、非選択状態として受光素子１０における光電子の蓄積期間に移行する。

図５は、フォトダイオード１０を含む画素の構成図である。基本的には、上記の構成と同じである。フォトダイオード１０の方向は、汎用のＣＭＯＳ回路と同じであり、基準電圧や、電圧の印加は変更することなく用いることができる。このため、再設計や試作を改めて行う必要がない。これに対して、従来の近赤外光のフォトダイオードを用いた撮像装置では、フォトダイオードの信号電荷に正孔を用いるため、基準電圧や電圧の印加を変更する必要がある。従来のフォトダイオードのエピタキシャル積層構造は、（ＩｎＰ基板／ｎ型層／ＩｎＧａＡｓ受光層／窓層）となる。そして、不純物拡散マスクパターンの開口部を通して、窓層を経由してＩｎＧａＡｓ受光層に届くようにｐ型不純物であるＺｎを拡散導入して、ｐ型領域を形成する。ｐ型領域にはｐ部電極がＡｕＺｎにより、またｎ型層にはｎ部電極がＡｕＧｅＮｉにより、それぞれオーミック接触するように形成されている。上記従来の撮像装置は、これまでの作製手段に変更を加えることなく製造することができるが、汎用のＣＭＯＳ回路はそのままでは使用することができず、ＣＭＯＳ回路の入力における基準電圧等の回路変更を行う必要がある。たとえば光電子を蓄積するために用いた負電圧生成回路は、正電圧生成回路に変更して転送トランジスタのゲートには正電圧を印加する必要がある。

上記の検出装置では、光電子をフォトダイオードに蓄積する場合のみを説明したが、光電子をフォトダイオードではなくマルチプレクサ内の画素ごとの容量（コンデンサ）に蓄積してもよい。フォトダイオードに光電子を蓄積しないことで、フォトダイオードに印加する逆バイアス電圧を低くすることができる。またフォトダイオードへの電荷蓄積に伴う暗電流の増大を防止することができる。

上記において、本発明の実施の形態および実施例について説明を行ったが、上記に開示された本発明の実施の形態および実施例は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。

本発明によれば、暗電流を小さく、受光感度を確保しながら、近赤外域に受光感度を持つ受光素子アレイを用いた検出装置を得ることができる。

本発明の実施の形態における検出装置を示す部分断面図である。 図１の検出装置の平面図である。 図１の検出装置における受光素子アレイを示す平面図である。 図１の検出装置において、画素ごとに受光素子を配置した回路図である。 図４の画素におけるトランジスタの配置を示す図である。

符号の説明

１ ＩｎＰ基板、２ ｐ型層、３ 受光層、４ 窓層、５ 不純物拡散マスクパターン、１０ 受光素子（フォトダイオード）、１１ ｎ部電極、１２ ｐ部電極、１３ ＡＲ（ Anti-Reflection ）膜、１６ ｎ型領域、２３ 保護膜、２９ 接合バンプ（はんだバンプ）、５１ ＩｎＰ基板、７０ 検出装置、７１ ＣＭＯＳ回路、Ｑ_Ａ 増幅トランジスタ、Ｑ_Ｔ 転送トランジスタ、Ｑ_Ｒ リセットトランジスタ、Ｑ_Ｄ アドレストランジスタ。

Claims (6)

1. 化合物半導体の受光素子が配列した受光素子アレイと、ＣＭＯＳ回路とを組み合わせた近赤外光の検出装置であって、
   前記受光素子アレイは、１つの化合物半導体の積層体に複数のプレーナ型受光素子が形成されたものであり、前記受光素子のｎ型部がその受光素子ごとに各別に形成され、
   前記ＣＭＯＳ回路の信号入力部に、前記受光素子のｎ型部が電気的に接続されていることを特徴とする、検出装置。
2. 前記受光素子に光電変換で生成する電子を、当該受光素子または光電子蓄積用容量に蓄積するために用いる、負電圧生成回路を前記ＣＭＯＳ回路に備えることを特徴とする、請求項１に記載の検出装置。
3. 前記受光素子は、ＩｎＰ系化合物半導体の積層体に形成された共通のｐ型層、受光層および窓層に設けられ、近赤外域に受光感度を有するｐｉｎ型受光素子であり、前記窓層がｎ型化されてｐｎ接合が形成され、該ｎ型化された窓層の部分が前記ＣＭＯＳ回路に電気的に接続されていることを特徴とする、請求項１または２に記載の検出装置。
4. 前記化合物半導体の積層体の端部における前記ｐ型層の端部から、前記複数の受光素子に共通のｐ部電極が、前記ＣＭＯＳ回路に電気的に接続されていることを特徴とする、請求項３に記載の検出装置。
5. 前記受光層が、ＩｎＧａＡｓまたはＧａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_{１−ｙ−ｚ−ｗ}Ｓｂ_ｚＰ_ｗ（０．４≦ｘ≦０．８、０．０００１≦ｙ≦０．１２、０≦ｚ≦０．１、０≦ｗ≦０．０１）であることを特徴とする、請求項３または４に記載の検出装置。
6. 前記ｐ型層が、ＩｎＰまたはＩｎＧａＡｓであることを特徴とする、請求項３〜５のいずれかに記載の検出装置。

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