JP2009015850A - Semiconductor device - Google Patents
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Abstract
Description
この発明は、半導体装置および半導体装置を搭載する記憶装置に関し、より特定的には、フラッシュメモリを内蔵する半導体装置およびその半導体装置を搭載する記憶装置に関する。 The present invention relates to a semiconductor device and a memory device mounting the semiconductor device, and more particularly to a semiconductor device incorporating a flash memory and a memory device mounting the semiconductor device.
近年、フラッシュメモリの大容量化が進み、ハードディスク装置などと比べて振動に強いという特性を生かして携帯型の情報機器の外部記憶装置としてフラッシュメモリが用いられるようになってきた。しかし、フラッシュメモリの製品仕様は各社ごとに異なっており、携帯型情報機器と直接接続するのは困難であった。 In recent years, the capacity of flash memory has increased, and flash memory has come to be used as an external storage device for portable information devices by taking advantage of its resistance to vibration compared to hard disk devices and the like. However, the product specifications of flash memory differ from company to company, and it was difficult to directly connect to portable information devices.
この問題を解決するために、採用されている方式の1つとしてPCMCIA−ATA方式(Personal Computer Memory Card International Association-AT Attachment)がある。PCMCIA−ATA仕様準拠のPCカードやコンパクトフラッシュ等(以降、ATAカードと称する)は、データの書換単位がハードディスク装置と同じである。これは、ATAカード内でハードディスク装置のエミュレーションが実行されるためである。 In order to solve this problem, there is a PCMCIA-ATA method (Personal Computer Memory Card International Association-AT Attachment) as one of the adopted methods. The PCMCIA-ATA specification-compliant PC card, compact flash, etc. (hereinafter referred to as ATA card) have the same data rewrite unit as the hard disk device. This is because emulation of the hard disk device is executed in the ATA card.
したがって、ATAカードは、ハードディスクと同様な方法でアクセスすることが可能になる。 Therefore, the ATA card can be accessed in the same manner as the hard disk.
この互換性を保つためには、ATAコントローラLSIをカードに内蔵する必要がある。このため、ATAカードの価格が高くなってしまう。そこで、ATAカードの価格を低く抑えるために、フラッシュメモリとATAコントローラLSIとを1チップに集積したフラッシュメモリ内蔵型ワンチップATAコントローラが開発されている。 In order to maintain this compatibility, it is necessary to incorporate an ATA controller LSI in the card. This increases the price of the ATA card. Therefore, in order to keep the price of the ATA card low, a flash memory built-in type one-chip ATA controller in which a flash memory and an ATA controller LSI are integrated into one chip has been developed.
ATAカードは、通常はフラッシュメモリ単品とそれらを制御、管理するためのATAコントローラLSIおよび周辺回路とで構成される。カードの記憶容量は、このATAコントローラLSIが制御可能な記憶容量分の個数のフラッシュメモリを接続することで決定される。 An ATA card is usually composed of a single flash memory, an ATA controller LSI for controlling and managing them, and peripheral circuits. The storage capacity of the card is determined by connecting as many flash memories as the storage capacity that can be controlled by the ATA controller LSI.
このATAコントローラLSIと、外部接続していたフラッシュメモリを内蔵しワンチップ化することで、ATAカードに搭載する部品数を少なくでき、ATAカードの小型化、コスト削減を行なうことができる。 By incorporating this ATA controller LSI and the externally connected flash memory into one chip, the number of components mounted on the ATA card can be reduced, and the ATA card can be reduced in size and cost.
図7は、従来のワンチップATAコントローラ100の構成を示すブロック図である。
図7を参照して、ワンチップATAコントローラ100は、内蔵フラッシュメモリ114と、ホストシステムと内蔵フラッシュメモリ114との間のデータ授受を行なうためのATAコントローラ部102とを含む。
FIG. 7 is a block diagram showing a configuration of a conventional one-
Referring to FIG. 7, one-chip ATA
ATAコントローラ部102は、ホストシステムとの間でデータ授受を行なうためのデータバスIOBおよび複数の制御信号群CSIGからなるPCカードスタンダード準拠のインターフェースを備えるホストインターフェース103と、ホストインターフェース103から読出および書込要求に伴う割込信号IRQを受けてATAコントローラ部102の制御を行なうCPU106と、CPU106が実行するプログラムが格納されているROM116と、プログラム実行に伴う各種データの授受をCPU106との間で行なうRAM118と、CPU106からの指令に応じて各種回路の制御を行なうシーケンサ108と、シーケンサ108によって制御され内蔵フラッシュメモリ114に対して必要な制御信号を出力するフラッシュI/F用回路部110と、ホストインターフェース103と内蔵フラッシュメモリ114との間のデータ授受を行なう際のデータバッファとなるバッファメモリ112とを含む。
しかしながら、図7に示した従来のワンチップATAコントローラ100のような構成では、内蔵されたフラッシュメモリの容量がATAカードの記憶容量となるため、用途に応じたさまざまな記憶容量を備えるメモリカード等を実現するためには、記憶容量が異なる内蔵フラッシュメモリを備える複数のワンチップATAコントローラを開発し生産する必要があった。
However, in the configuration such as the conventional one-
一般に、半導体装置は、品種数が多くなれば、大量生産によるコストメリットが少なくなってしまう。したがって、ワンチップ化によるコストダウンの効果があまり得られないという問題点が生じていた。 In general, as the number of types of semiconductor devices increases, the cost merit due to mass production decreases. Therefore, there is a problem that the cost reduction effect due to the one-chip implementation cannot be obtained so much.
この発明の目的は、半導体装置の大量生産によるコストメリットを生かしつつも、種々の記憶容量を実現することができるATAカードを提供することであり、それを可能にする半導体装置を提供することである。 An object of the present invention is to provide an ATA card capable of realizing various storage capacities while taking advantage of cost merit due to mass production of semiconductor devices, and to provide a semiconductor device capable of that. is there.
この発明の主たる局面における半導体装置は、外部データバスの状態に応じて動作モードの選択を行なう機能選択回路と、動作モードが主動作モードのときに、ホストシステムから読出要求および指定されたアドレス信号を受けて対応する読出制御信号および変換アドレス信号を出力し、かつ、変換アドレス信号に対応する読出データを受けてホストシステムに出力する制御回路と、読出制御信号、変換アドレス信号および読出データを授受するための内部データバスと、動作モードが副動作モードのときに、外部データバスと内部データバスとを接続する接続回路と、内部データバスから読出制御信号および変換アドレス信号を受けて、対応する読出データを内部データバスに出力する第1の不揮発性メモリとを備える。 A semiconductor device according to a main aspect of the present invention includes a function selection circuit that selects an operation mode according to the state of an external data bus, and a read request and a designated address signal from a host system when the operation mode is the main operation mode. Receives and outputs the corresponding read control signal and conversion address signal, and receives and outputs the read data corresponding to the conversion address signal to the host system, and exchanges the read control signal, conversion address signal and read data. When the operation mode is the sub operation mode, the internal data bus is connected to the external data bus and the internal data bus, and the read control signal and the conversion address signal are received from the internal data bus. And a first non-volatile memory that outputs read data to an internal data bus.
好ましくは、制御回路は、動作モードが主動作モードであるときに、電源が半導体装置に投入された後に、内部データバスを所定の初期状態にするインターフェース回路を含み、機能選択回路は、外部データバスの状態が所定の初期状態と一致したときにリセット信号の変化によってリセット解除されると副動作モードを選択する。 Preferably, the control circuit includes an interface circuit that sets the internal data bus to a predetermined initial state after power is turned on when the operation mode is the main operation mode, and the function selection circuit includes the external data If the reset state is released by the change of the reset signal when the bus state coincides with a predetermined initial state, the sub operation mode is selected.
より好ましくは、機能選択回路は、外部データバスの状態が所定の初期状態と一致するか否かを検出する組合せ検出回路と、電源が半導体装置に投入された後にリセット信号の変化に応じて組合せ検出回路の出力を保持する保持回路と、保持回路の出力に対応する動作モードを示すモード信号を出力する出力回路とを含む。 More preferably, the function selection circuit includes a combination detection circuit that detects whether or not the state of the external data bus matches a predetermined initial state, and a combination according to a change in the reset signal after the power is turned on to the semiconductor device. A holding circuit that holds the output of the detection circuit; and an output circuit that outputs a mode signal indicating an operation mode corresponding to the output of the holding circuit.
好ましくは、半導体装置は、モードデータを設定する不揮発性のデータレジスタをさらに備え、機能選択回路は、モードデータが所定の設定値と一致したときには、モードデータに基づいて動作モードを決定し、モードデータが所定の値と不一致であるときは、外部データバスの状態に応じて動作モードの決定を行なう。 Preferably, the semiconductor device further includes a nonvolatile data register for setting mode data, and the function selection circuit determines an operation mode based on the mode data when the mode data matches a predetermined set value, When the data does not match the predetermined value, the operation mode is determined according to the state of the external data bus.
より好ましくは、機能選択回路は、外部データバスの状態が所定の状態と一致するか否かを検出する組合せ検出回路と、リセット信号の変化に応じて組合せ検出回路の出力を保持する保持回路と、モードデータと保持回路の出力とを受け、モードデータが所定の値と一致したときはモードデータに応じた動作モードを示すモード信号を出力し、モードデータが所定の値と不一致であるときは、保持回路の出力に応じてモード信号を出力する選択回路とを含む。 More preferably, the function selection circuit includes a combination detection circuit that detects whether or not the state of the external data bus matches a predetermined state, and a holding circuit that holds an output of the combination detection circuit in response to a change in the reset signal. In response to the mode data and the output of the holding circuit, when the mode data matches a predetermined value, a mode signal indicating the operation mode according to the mode data is output, and when the mode data does not match the predetermined value And a selection circuit that outputs a mode signal in accordance with the output of the holding circuit.
好ましくは、制御回路は、動作モードが主動作モードのときに、ホストシステムから書込要求を受けると、ホストシステムから指定されたアドレス信号および書込データを受けて書込制御信号、変換アドレス信号および書込データを内部データバスに出力し、不揮発性メモリは、内部データバスから書込制御信号、変換アドレス信号および書込データを受けて、書込データを保持する。 Preferably, when the control circuit receives a write request from the host system when the operation mode is the main operation mode, the control circuit receives an address signal and write data designated from the host system, and receives a write control signal and a conversion address signal. And the write data are output to the internal data bus, and the nonvolatile memory receives the write control signal, the conversion address signal and the write data from the internal data bus and holds the write data.
この発明の半導体装置は、ATAコントローラ内蔵チップとフラッシュメモリ専用チップとの2品種を生産する必要がないため、1品種当りの生産数を増やすことができ、大量生産によるコストメリットを享受することができる。また、生産するメモリカードの記憶容量に応じた各品種の在庫調整が不要となるため生産管理面においても有利である。 Since the semiconductor device of the present invention does not need to produce two types of chips, that is, an ATA controller built-in chip and a flash memory dedicated chip, the number of products per type can be increased, and the cost merit of mass production can be enjoyed. it can. Further, since it is not necessary to adjust the inventory of each product type according to the storage capacity of the memory card to be produced, it is advantageous in terms of production management.
また、複数個使用し相互に接続すると動作モードを認識することができる。
さらに、内部レジスタにデータ設定することで動作モードを設定することができる。
Further, when a plurality of devices are used and connected to each other, the operation mode can be recognized.
Furthermore, the operation mode can be set by setting data in the internal register.
さらに、搭載する不揮発性メモリを書換えることが可能である。 Furthermore, it is possible to rewrite the mounted nonvolatile memory.
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same reference numerals indicate the same or corresponding parts.
図1は、本発明の半導体装置1の構成を示す概略ブロック図である。
図1を参照して、半導体装置1は、内蔵フラッシュメモリ14と、外部と内蔵フラッシュメモリ14との間のデータ授受の制御を行なうATAコントローラ部2と、リセット信号CRSTを受けリセット信号CRSTがリセット解除状態になったそのときに入力されている制御信号群FC1およびデータバスFIOB1の状態に応じて動作モードを認識するコントローラ接続インターフェース20とを含む。
FIG. 1 is a schematic block diagram showing a configuration of a
Referring to FIG. 1,
コントローラ接続インターフェース20は、ATAコントローラ部2に対してモード信号を出力し、かつ制御信号群FC1を動作モードに応じて内部制御信号群IFC1としてATAコントローラ部2に伝達し、データバスFIOB1を動作モードに応じてデータバスFIOB2に接続する。
The
ATAコントローラ部2は、ATAコントローラLSIをチップに搭載した部分である。ATAコントローラ部2は、データバスIOB1および制御信号群CSIGとを含むPCカードスタンダード準拠のインターフェースでホストシステムとデータ授受を行なうホストインターフェース3と、ホストシステムが読出および書込要求をしたときに割込信号IRQをホストインターフェース3から受けるCPU6と、CPU6が動作するためのプログラムを格納するROM16と、プログラム実行に伴う各種データの授受をCPU6との間で行なうRAM18とを含む。CPU6とROM16、RAM18とはアドレスおよびデータを授受するためのバスADBで接続されている。
The ATA
ATAコントローラ部2は、さらに、CPU6との間で制御信号SG2の授受を行ないATAコントローラ部2の全体の制御を行なうシーケンサ8と、シーケンサ8から制御信号SG3を受けて内蔵フラッシュメモリ14に対して制御信号FC2を出力するフラッシュI/F用回路部10と、シーケンサ8から制御信号SG4を受けてそれに応じてホストインターフェース3と内蔵フラッシュメモリ14との間のデータ授受の仲介をするバッファメモリ12とを含む。
The
コントローラ接続インターフェース20からATAコントローラ部2へはモード信号MODEが入力されている。モード信号MODEがフラッシュメモリ内蔵ATAコントローラとして動作する主動作モードを示す場合はATAコントローラ部2は上記動作をする。一方、モード信号MODEがフラッシュメモリとして動作する副動作モードを示す場合は、ホストインターフェース3、CPU6、シーケンサ8、バッファメモリ12は非動作状態となり、また、フラッシュI/F用回路部10は、制御信号IFC1を受けてそれをそのまま制御信号FC2として出力する。
A mode signal MODE is input from the
コントローラ接続インターフェース20は、制御信号群FC1を制御信号群IFC1として内部に入力し、かつ、データバスFIOB1をデータバスFIOB2と接続するためのスイッチ回路24と、制御信号群FC1およびデータバスFIOB1の状態を監視しリセット信号CRSTが入力されその後リセットが解除されるタイミングに応じて動作モードを決定してモード信号MODEを出力し、かつ、スイッチ回路24を制御する機能選択用回路部22とを含む。このリセット解除は通常電源投入直後に行なわれる。
The
図2は、図1におけるコントローラ接続インターフェース20のより詳細な構成を示すブロック図である。
FIG. 2 is a block diagram showing a more detailed configuration of the
図2を参照して、コントローラ接続インターフェース20は、制御信号群FC1を制御信号群IFC1として内部に入力し、かつ、データバスFIOB1をデータバスFIOB2と接続するためのスイッチ回路24と、制御信号群FC1およびデータバスFIOB1の状態を検知し、リセット信号CRSTに応じて動作モードを決定し、モード信号MODEを出力するとともにスイッチ回路24を制御する機能選択用回路部22とを含む。制御信号群FC1およびデータバスFIOB1は、図1に示したAND型の内蔵フラッシュメモリ14のインターフェース用入出力ノードに対応する信号群であり、信号RESET、OE♯、CE♯、WE♯、CDE♯、クロック信号SC、データバスI/Oを含んでいる。スイッチ回路24は、これらそれぞれの信号に対応するMOSトランジスタ24♯1〜24♯nを含む(nは自然数)。
Referring to FIG. 2, the
機能選択用回路部22は、制御信号群FC1およびデータバスFIOB1の状態が所定の組合せと一致するかを検出する組合せ検出回路32と、リセット信号CRSTによるリセット解除に応じて組合せ検出回路32の出力を保持する保持回路34と、図1に示したホストインターフェース3に内蔵されているレジスタ4のビットM1に保持されているデータと保持回路34の出力データとのいずれかをレジスタ4のビットM0に保持されているデータに応じて選択して出力するセレクタ36と、セレクタ36の出力を増幅してモード信号MODEを出力するバッファ38とを含む。セレクタ36の出力は、MOSトランジスタ24♯1〜24♯nのゲートにも与えられる。
The function
次に、動作を簡単に説明する。レジスタ4には、電源がOFF状態になってもデータを保持しておくことができるビットM0、M1があり、ファクトリフォーマット前はM0、M1はともに“0”が記憶されている。ファクトリフォーマットとは、カードの初期化のことである。メモリカードをメーカーの工場からユーザに対して出荷するときの状態にする初期化のことを総称してファクトリフォーマットという。 Next, the operation will be briefly described. The register 4 has bits M0 and M1 that can hold data even when the power is turned off, and “0” is stored in both M0 and M1 before factory formatting. Factory format is card initialization. The initialization that sets the memory card to the state when it is shipped from the manufacturer's factory to the user is generically called the factory format.
半導体装置1に電源が投入され、リセット信号CRSTが与えられると、コントローラ接続用インターフェース20は、制御信号群FC1を制御信号群IFC1として内部に入力し、かつ、データバスFIOB1をデータバスFIOB2と接続するか否かを決定する。
When power is supplied to the
コントローラ接続用インターフェース20においては、機能選択用回路部22に含まれる組合せ検出回路32が外部バスの信号線のレベルを監視し、外部バスの状態が所定の組合せと一致するかを監視している。リセット信号CRSTによってリセットが解除されると、そのときの組合せ検出回路32の出力が保持回路34に保持される。
In the
保持回路34の出力と、レジスタ4のビットM1のデータとがセレクタ36に与えられる。セレクタ36がいずれの入力信号を選択するかはレジスタ4のビットM0のデータによって定まる。
The output of the holding
ビットM0に“0”が設定されているときは、セレクタ36は保持回路34の出力を選択する。保持回路34の出力はスイッチ回路24の制御信号として与えられるとともにバッファ38によって増幅され動作モードを決定する信号MODEとして半導体装置1の各ブロックに向けて出力される。
When the bit M0 is set to “0”, the
ビットM0に“1”が設定されているときは、セレクタ36はビットM1のデータを選択する。ビットM1に設定されたデータにしたがって、スイッチ回路24は制御され、動作モードが決定され信号MODEが半導体装置1の各ブロックに向けて出力される。
When “1” is set in the bit M0, the
図3は、図2に示した組合せ検出回路32の入力信号の組合せを説明するための図である。
FIG. 3 is a diagram for explaining a combination of input signals of the
図3を参照して、組合せ検出回路32は、信号I/O、RESET、OE♯、CE♯、WE♯、CDE♯、SCがすべてLレベルの場合には、図1に示した半導体装置1がATAコントローラとして動作する主動作モードを検出する。また、信号I/Oがハイインピーダンス状態であり、信号RESET、OE♯、CE♯、WE♯、CDE♯がHレベルであり、信号SCがLレベルであるときには、半導体装置1が内蔵フラッシュメモリ14のみ使用可能となる副動作モードを検出する。
Referring to FIG. 3,
図4は、図2に示した機能選択回路部22の動作を説明するためのフローチャートである。
FIG. 4 is a flowchart for explaining the operation of the function
図2、図4を参照して、レジスタ4のビットM1、M0は初期状態においてはともに“0”に設定されている。このレジスタ4は、電源がオフ状態となってもデータ消去されることがない不揮発性の書換可能なレジスタである。 2 and 4, bits M1 and M0 of register 4 are both set to "0" in the initial state. The register 4 is a nonvolatile rewritable register that does not erase data even when the power is turned off.
まず、ステップS1において、電源が半導体装置に投入され、その後、リセット信号CRSTが保持回路34に与えられリセットが解除される。
First, in step S1, the power is turned on to the semiconductor device, and then the reset signal CRST is given to the holding
次にステップS2において、カードに搭載された各デバイス毎に、組合せ検出回路32が組合せ検出を行ない、その結果に基づき保持回路が動作モードに対応するデータを保持する。
Next, in step S2, the
信号RESET、OE♯、CE♯、WE♯、CDE♯、SCは、図1に示したフラッシュI/F用回路部10が内蔵フラッシュメモリ14に対して与える制御信号であり、データバスI/Oは、バッファメモリ12と内蔵フラッシュメモリ14との間のデータ授受を行なうためのデータバスである。電源投入直後には、これらは図3下欄に示したフラッシュメモリ動作をするための信号の組合せとなる。
Signals RESET, OE #, CE #, WE #, CDE #, SC are control signals given to the built-in
たとえば、1つのATAカードにこの半導体装置1が2個使用されたとする。第1の半導体装置の制御信号群FC2が第2の半導体装置の制御信号群FC1として与えられ、第1の半導体装置のデータバスFIOB2が第2の半導体装置データバスFIOB1と接続されたときに、フラッシュメモリ動作を行なうための組合せ検出が第2の半導体装置側になされる。
For example, assume that two
ステップS2において、制御信号群FC1およびデータバスFIOB1がフラッシュメモリ動作の信号の組合せと一致した場合は、ステップS4に進み、コントローラ接続インターフェース20においてスイッチ回路24が導通状態となる。このときATAコントローラ部2は、モード信号MODEによってコントローラとしての動作を行なわない。そして、半導体装置1は内蔵フラッシュメモリ14のみを動作させる副動作モードになる。
In step S2, if the control signal group FC1 and the data bus FIOB1 match the combination of signals for the flash memory operation, the process proceeds to step S4, and the
一方、ステップS2において、フラッシュメモリ動作を行なう組合せと一致しないときには、ステップS3に進み、半導体装置1においてATAコントローラ部2がコントローラとして機能する。
On the other hand, when the combination does not match the flash memory operation in step S2, the process proceeds to step S3, and the
そして、図2のレジスタのビットM0が0のデータを保持している間は、ステップS5において電源がオフされるとモード設定のデータはクリアされ再び、ステップS1に進み電源が投入されると同様な動作が繰返される。 While the data in which the bit M0 of the register of FIG. 2 is 0 is held, when the power is turned off in step S5, the mode setting data is cleared and the process proceeds to step S1 again and the power is turned on. The operation is repeated.
メモリカード上の基板に実装されている複数の半導体装置は、以上説明したようにパワーオン時に動作設定が行なわれ、それぞれ機能が決定される。この機能決定は、パワーオフした時点で解除されるため、ファクトリフォーマットを行なうまでは、各半導体装置の実装の配置を自由に入換えることができる。 The plurality of semiconductor devices mounted on the substrate on the memory card are set for operation at power-on as described above, and their functions are determined. Since this function determination is canceled when the power is turned off, the mounting arrangement of each semiconductor device can be freely changed until the factory formatting is performed.
図5は、本発明の半導体装置を4つ搭載したATAカード40の構成を示す図である。
図5を参照して、ATAカード40は、ATAコントローラとして働く半導体装置1aと、増設されたフラッシュメモリとして動作する半導体装置1b♯1〜1b♯3と、半導体装置1aとホストシステムとの間で制御信号群CSIG1の授受を行なうための端子群P1と、半導体装置1aとホストシステムとの間で記憶データ等の授受を行なうための端子群P2と、ホストシステムからリセット信号CRSTを受ける端子P3とを含む。半導体装置1a、1b♯1〜1b♯3は、図1に示した構成と同様の構成をそれぞれ有しており、これらの構成の説明は繰返さない。
FIG. 5 is a diagram showing the configuration of an
Referring to FIG. 5,
ATAカード40は、さらに、プリント基板上に設けられる拡張用データバスEDB、制御信号用バスEFCおよび外部配線W1を備える。
The
半導体装置1aのデータバスFIOB2は、拡張用データバスEDBに接続される。また、制御信号群FC2は、制御信号用バスEFCに接続される。また、半導体装置1aは、コントローラチップとして働くため、制御信号群CSIGがホストシステムから端子群P1を介して与えられ、端子群P2を介してデータバスIOB1がホストシステムに接続される。また、制御信号群FC1およびデータバスFIOB1は、外部配線W1によってLレベルに固定される。半導体装置1b♯1〜1b♯3では、各々のデータバスFIOB1は拡張用データバスEDBと接続され、各々の制御信号群FC1は制御信号用バスEFCから与えられる。
The data bus FIOB2 of the semiconductor device 1a is connected to the expansion data bus EDB. The control signal group FC2 is connected to the control signal bus EFC. Since the semiconductor device 1a functions as a controller chip, a control signal group CSIG is given from the host system via the terminal group P1, and the data bus IOB1 is connected to the host system via the terminal group P2. Control signal group FC1 and data bus FIOB1 are fixed to the L level by external wiring W1. In
このように構成されたメモリカードには、その後、ファクトリフォーマットと呼ばれるカードの初期化が行なわれる。通常、ATAカードでは、カードとして機能させるためにこの作業が行なわれる。 Thereafter, the memory card configured as described above is initialized with a card called a factory format. Normally, this operation is performed for an ATA card to function as a card.
図6は、ファクトリフォーマットを実施する手順を示すフローチャートである。
図5、図6を参照して、まずステップS11において、カードに電源が投入される。続いて、カードに搭載されている各フラッシュメモリ内蔵型ワンチップATAコントローラごとに入力されている信号レベルを検出する。この検出は、図1に示した機能選択用回路部22にて行なわれる。そして、所定のピン設定と一致したデバイスはステップ17に進みコントローラ接続用インターフェース20においてスイッチ回路24が導通し外部バスEDBおよび制御バスEFCのデータを内部に取込むようになる。
FIG. 6 is a flowchart showing a procedure for implementing the factory format.
5 and 6, first, in step S11, power is supplied to the card. Subsequently, the signal level input for each flash memory built-in type one-chip ATA controller mounted on the card is detected. This detection is performed by the function
ステップS12において、所定の組合せとピン設定が一致しない場合は、デバイスはコントローラ(ATAカードのホスト)として機能する。 In step S12, if the predetermined combination does not match the pin setting, the device functions as a controller (ATA card host).
そしてコントローラとして機能するデバイスはステップS14においてATAカード全体のファクトリフォーマットを実施する。 In step S14, the device functioning as the controller performs factory formatting of the entire ATA card.
通常、メモリカード組立完了後の状態は、ホストシステムと接続しても外部記憶装置として認識されず動作しない。このメモリカードをハードディスク装置やフロッピーディスク装置と同じように動作させるためにホストシステムとコントローラとの間で以下の動作が行なわれる。 Normally, the state after the completion of the memory card assembly is not recognized as an external storage device even when connected to the host system, and does not operate. In order to operate this memory card in the same manner as a hard disk device or a floppy disk device, the following operation is performed between the host system and the controller.
(1) 連続した論理アドレスとメモリ内の物理アドレスとを管理するためのテーブルの作成。このテーブルはATAコントローラ部内に作成される。つまり、ホストシステムから見た場合は、メモリカードは1つの連続したアドレス空間のメモリになっているが、実際には、実装されるメモリが複数あることや、不良セクタが存在することなどのため物理的な内部のアドレス(セクタ)は連続していない。このため、カード内のメモリのセクタ情報を管理するテーブルがコントローラ内に作成され、コントローラは、コントローラ内のテーブルを参照することで、以降ホストシステムが指定するアドレスを実際のフラッシュメモリのアドレスに変換する。 (1) Creation of a table for managing consecutive logical addresses and physical addresses in the memory. This table is created in the ATA controller section. In other words, when viewed from the host system, the memory card is a memory of one continuous address space, but in reality, there are a plurality of mounted memories, and there are defective sectors. Physical internal addresses (sectors) are not contiguous. Therefore, a table that manages the sector information of the memory in the card is created in the controller, and the controller converts the address specified by the host system into the actual flash memory address by referring to the table in the controller. To do.
(2) ホストシステムが使用するユーザ領域の作成が行なわれる。このユーザ領域以外として、他にも管理用のテーブルや代替領域が確保されるが、ホストシステムからは見ることができないようになっている。 (2) A user area used by the host system is created. In addition to this user area, other management tables and alternative areas are reserved, but cannot be seen from the host system.
(3) DOSフォーマットが行なわれる。このフォーマットにはFATシステム用のアンフォーマット情報の作成と、DOSのフォーマットコマンドによるフォーマットが含まれる。ここで、FATシステムとは、通常、ハードディスク装置やフロッピーディスク装置が使用しているファイル管理システムのことである。 (3) DOS formatting is performed. This format includes creation of unformat information for the FAT system and formatting by a DOS format command. Here, the FAT system is a file management system usually used by a hard disk device or a floppy disk device.
以上の(1)〜(3)の3つの作業段階を経て工場で生産されたメモリカードは初めてホストシステムの外部記憶装置として使用が可能となる。 The memory card produced in the factory through the above three steps (1) to (3) can be used as an external storage device of the host system for the first time.
このファクトリフォーマットの実施の際に、ステップS15において、各チップに対して動作モードのレジスタの書込がなされる。 When the factory format is performed, the operation mode register is written to each chip in step S15.
たとえば、図2のレジスタ4において、ビットM0は、以降“1”に設定され、セレクタ36は、ビットM1の出力に従ってスイッチ24の制御を行ないモード信号MODEを出力するようになる。レジスタ4のビットM1は、そのチップがコントローラとして動作する場合は“0”が書込まれる。
For example, in the register 4 of FIG. 2, the bit M0 is set to “1” thereafter, and the
また、そのチップが内蔵するフラッシュメモリのみを使用するチップであればビットM1には“1”が書込まれる。 If the chip uses only the flash memory built in the chip, “1” is written in the bit M1.
このレジスタにセットした内容は、その後レジスタ内容を意図的に変更するまで不揮発に保持され、そのチップの動作モードを決定する。つまり、一度ファクトリフォーマットを行なったATAカードでは、その中に実装されている各半導体装置の動作モードが固定されている。そして、電源がオフ状態となっても、この固定された動作モードは保持される。 The contents set in this register are held in a nonvolatile manner until the register contents are intentionally changed thereafter, and the operation mode of the chip is determined. That is, in the ATA card once factory-formatted, the operation mode of each semiconductor device mounted therein is fixed. Even when the power is turned off, the fixed operation mode is maintained.
次いで、増設用フラッシュメモリとして動作する半導体装置はステップS18において、内蔵メモリのみ使用可能状態に固定され、コントローラとして働くチップはステップS16においてカードの初期化を行なう。しかる後に、ステップS19に進みATAカードとして機能する。 Next, in step S18, the semiconductor device operating as the additional flash memory is fixed in a usable state, and the chip serving as the controller initializes the card in step S16. Thereafter, the process proceeds to step S19 and functions as an ATA card.
次に、再び図5を参照して、ATAカードにおける各半導体装置の働きを説明する。
半導体装置1aはATAコントローラとして動作するチップである。ATAコントローラは、ホストシステムとのインターフェースを提供する。
Next, referring to FIG. 5 again, the operation of each semiconductor device in the ATA card will be described.
The semiconductor device 1a is a chip that operates as an ATA controller. The ATA controller provides an interface with the host system.
すなわち、カードをホストシステムに差込んだときに、ホストシステムがカード内のコンフィグレーション情報を読取る。その情報の内容によってホストシステムがコントローラのホストインターフェース2内に存在する各種レジスタ(図示せず)を設定し、インターフェースのモードが決定される。このインターフェースのモードには、メモリカードモード、I/OカードモードおよびIDEモードがある。
That is, when the card is inserted into the host system, the host system reads configuration information in the card. Depending on the content of the information, the host system sets various registers (not shown) existing in the
半導体装置1aは、自身が保持するセクタ情報管理テーブルを参照し、ホストシステムが指定するアドレスを実際の各フラッシュメモリのアドレスに変換しアクセスを行なう。 The semiconductor device 1a refers to the sector information management table held by itself, converts the address designated by the host system into the address of each actual flash memory, and performs access.
半導体装置1aのレジスタ4aにはファクトリフォーマット時にATAコントローラ内蔵メモリとして動作する主動作モード設定が記憶されており、したがって、コントローラ接続インターフェース20a内のスイッチ回路は非導通状態となっている。一方、半導体装置1b♯1〜1b♯3のレジスタ4b♯1〜4b♯3には単体のフラッシュメモリとして動作する副動作モードが記憶されているため、コントローラ接続インターフェース20b♯1〜20b♯3に含まれるスイッチ回路は導通状態となっている。このように、各チップがモード設定されているので、ホストシステムとの間のデータの授受は次のように行なわれる。
The
たとえば、ホストシステムから読出が要求されると、半導体装置1aの内部のCPU6が各ブロックに対してアドレスのセットおよびシーケンサ8に対する制御信号を出力する。これを受けてシーケンサ8は、各タイミングパターンを作成し各ブロックに制御信号を出力する。そして、フラッシュメモリ14a、14b♯1〜14b♯3からのデータの読出、およびバッファ12への転送、バッファ12からホストインターフェース4aへのデータの転送という一連の動作が行なわれる。
For example, when reading is requested from the host system, the
すなわち、内蔵フラッシュメモリ14b♯1からデータを読出す場合は、フラッシュI/F用回路部10aから制御信号が出力され外部制御バスEFCを通じてコントローラ接続インターフェース20b♯1を経由してフラッシュI/F用回路部10b♯1にその制御信号が入力される。
That is, when data is read from the built-in
フラッシュメモリとして動作する副動作モードでは、フラッシュI/F用回路部10b♯1はコントローラ接続インターフェース20b♯1から受けた制御信号をそのままスルーさせて内蔵フラッシュメモリ14b♯1に対して出力する。
In the sub-operation mode operating as a flash memory, the flash I /
応じて、データはフラッシュメモリ14b♯1から読出され、コントローラ接続インターフェース20b♯1、外部データバスEDBを経由して半導体装置1a内のバッファメモリ12に入力される。その後、データはバッファメモリ12から読出され、ホストインターフェース4aを経由し、ホストシステムに対して出力される。
Accordingly, data is read from
データを書込む場合は、読出の場合に説明したルートをホストシステムからフラッシュメモリ14b#1に向けて読出時と逆順でデータが流れる。
When data is written, the data flows in the reverse order from the time of reading from the host system toward the
以上説明したように、本発明の半導体装置を用いれば、1種類の半導体装置を多数連結させることによってメモリカードの容量の増設が容易に可能となる。そして、ATAコントローラ内蔵チップとフラッシュメモリ専用チップとの2品種を生産する必要がないため、1品種当りの生産数を増やすことができ、大量生産によるコストメリットを享受することができる。また、生産するメモリカードの記憶容量に応じた各品種の在庫調整が不要となるため生産管理面においてもメリットがある。 As described above, when the semiconductor device of the present invention is used, the capacity of the memory card can be easily increased by connecting a large number of one type of semiconductor device. In addition, since it is not necessary to produce two types of chips, that is, an ATA controller built-in chip and a flash memory dedicated chip, the number of products per type can be increased, and the cost merit of mass production can be enjoyed. Further, since it is not necessary to adjust the inventory of each product type according to the storage capacity of the memory card to be produced, there is a merit in terms of production management.
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
1,1a,1b♯1〜1b♯3,100 半導体装置、2 ATAコントローラ部、3 ホストインターフェース、4,4a,4b♯1〜4b♯3 レジスタ、6 CPU、8 シーケンサ、10,10a,10b♯1〜10b♯3 フラッシュI/F用回路部、12 バッファメモリ、14,14a,14b♯1〜14b♯3 内蔵フラッシュメモリ、20,20a,20b♯1〜20b♯3 コントローラ接続インターフェース、22 機能選択用回路部、24 スイッチ回路、M1,M0 レジスタビット、32 組合せ検出回路、34 保持回路、36 セレクタ、38 バッファ、24♯1〜24♯n MOSトランジスタ、S1〜S5,S11〜S19 ステップ、EDB 外部データバス、EFC 外部制御バス、40 ATAカード、W1 外部配線。
1, 1a,
Claims (6)
前記動作モードが主動作モードのときに、ホストシステムから読出要求および指定されたアドレス信号を受けて対応する読出制御信号および変換アドレス信号を出力し、かつ、前記変換アドレス信号に対応する読出データを受けて前記ホストシステムに出力する制御回路と、
前記読出制御信号、前記変換アドレス信号および前記読出データを授受するための内部データバスと、
前記動作モードが副動作モードのときに、前記外部データバスと前記内部データバスとを接続する接続回路と、
前記内部データバスから前記読出制御信号および前記変換アドレス信号を受けて、対応する前記読出データを前記内部データバスに出力する第1の不揮発性メモリとを備える、半導体装置。 A function selection circuit for selecting an operation mode according to the state of the external data bus;
When the operation mode is the main operation mode, it receives a read request and a designated address signal from the host system, outputs a corresponding read control signal and a conversion address signal, and reads read data corresponding to the conversion address signal. A control circuit for receiving and outputting to the host system;
An internal data bus for exchanging the read control signal, the conversion address signal and the read data;
A connection circuit for connecting the external data bus and the internal data bus when the operation mode is the sub operation mode;
A semiconductor device comprising: a first nonvolatile memory that receives the read control signal and the conversion address signal from the internal data bus and outputs the corresponding read data to the internal data bus.
前記動作モードが前記主動作モードであるときに、電源が前記半導体装置に投入された後に、前記内部データバスを所定の初期状態にするインターフェース回路を含み、
前記機能選択回路は、前記外部データバスの状態が前記所定の初期状態と一致したときにリセット信号の変化によってリセット解除されると前記副動作モードを選択する、請求項1に記載の半導体装置。 The control circuit includes:
An interface circuit for setting the internal data bus to a predetermined initial state after power is turned on to the semiconductor device when the operation mode is the main operation mode;
2. The semiconductor device according to claim 1, wherein the function selection circuit selects the sub operation mode when reset is released by a change of a reset signal when a state of the external data bus coincides with the predetermined initial state.
前記外部データバスの状態が前記所定の初期状態と一致するか否かを検出する組合せ検出回路と、
電源が前記半導体装置に投入された後に前記リセット信号の変化に応じて前記組合せ検出回路の出力を保持する保持回路と、
前記保持回路の出力に対応する前記動作モードを示すモード信号を出力する出力回路とを含む、請求項2に記載の半導体装置。 The function selection circuit includes:
A combination detection circuit for detecting whether or not the state of the external data bus matches the predetermined initial state;
A holding circuit that holds the output of the combination detection circuit in response to a change in the reset signal after power is turned on to the semiconductor device;
The semiconductor device according to claim 2, further comprising: an output circuit that outputs a mode signal indicating the operation mode corresponding to the output of the holding circuit.
前記機能選択回路は、前記モードデータが所定の設定値と一致したときには、前記モードデータに基づいて前記動作モードを決定し、前記モードデータが前記所定の値と不一致であるときは、前記外部データバスの状態に応じて前記動作モードの決定を行なう、請求項1に記載の半導体装置。 A nonvolatile data register for setting mode data is further provided.
The function selection circuit determines the operation mode based on the mode data when the mode data matches a predetermined set value, and the external data when the mode data does not match the predetermined value. The semiconductor device according to claim 1, wherein the operation mode is determined according to a bus state.
前記外部データバスの状態が所定の状態と一致するか否かを検出する組合せ検出回路と、
リセット信号の変化に応じて前記組合せ検出回路の出力を保持する保持回路と、
前記モードデータと前記保持回路の出力とを受け、前記モードデータが前記所定の値と一致したときは前記モードデータに応じた前記動作モードを示すモード信号を出力し、前記モードデータが前記所定の値と不一致であるときは、前記保持回路の出力に応じて前記モード信号を出力する選択回路とを含む、請求項4に記載の半導体装置。 The function selection circuit includes:
A combination detection circuit for detecting whether or not the state of the external data bus matches a predetermined state;
A holding circuit for holding the output of the combination detection circuit in response to a change in the reset signal;
The mode data and the output of the holding circuit are received, and when the mode data matches the predetermined value, a mode signal indicating the operation mode corresponding to the mode data is output, and the mode data is the predetermined data The semiconductor device according to claim 4, further comprising: a selection circuit that outputs the mode signal according to an output of the holding circuit when the values do not match.
前記不揮発性メモリは、前記内部データバスから前記書込制御信号、前記変換アドレス信号および前記書込データを受けて、前記書込データを保持する、請求項1に記載の半導体装置。 When the control circuit receives a write request from the host system when the operation mode is the main operation mode, the control circuit receives an address signal and write data specified from the host system, A translation address signal and the write data are output to the internal data bus;
The semiconductor device according to claim 1, wherein the nonvolatile memory receives the write control signal, the conversion address signal, and the write data from the internal data bus, and holds the write data.
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-
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