JP2008311309A

JP2008311309A - Semiconductor memory device

Info

Publication number: JP2008311309A
Application number: JP2007155581A
Authority: JP
Inventors: Mutsuo Morikado; 六月生森門; Masaki Kondo; 正樹近藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-06-12
Filing date: 2007-06-12
Publication date: 2008-12-25

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor memory device having a sufficient data holding characteristic. <P>SOLUTION: The semiconductor memory device includes a semiconductor layer 18 which is formed on a substrate 14 and has first, second, and third regions 15, 16 and 17 that are connected in series, a gate electrode 20 formed on the second region 16 via a gate insulating film 19, a cell transistor 11 which is formed in the first region 15 and in the third region 17 across the gate electrode 20 in the direction of a gate length and has a source and a drain that have carrier concentrations higher than that of the second region 16 and are conductive the same as the semiconductor layer 18, and a capacitor 21 having one end connected to the source of the first region 15 and the other end connected to a common line 22. When the width W of a depletion layer of a MOS capacitor that is formed in the second region 16 under the gate insulating film 19 when a power voltage is applied to the gate electrode 20 is given as W=√(2εϕ/qNa), the thickness Tsi of the second region 16 that is perpendicular to the direction of the gate length Lg is smaller than the width W of the depletion layer. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体記憶装置に係り、特にランダムアクセスメモリーとし用いられる半導体記憶装置に関する。 The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device used as a random access memory.

半導体記憶装置のチップサイズと電力消費を低減し、高速化するためにメモリセルサイズの縮小が要求されている。
従来、微細化(ゲート長のスケーリング)を進めるにあたり、オフ時のリーク電流を一定値以下に維持しなければならないＤＲＡＭ（Dynamic Random Access Memory）のセルトランジスタには、さらに以下のような設計制約が課せられていた。 In order to reduce the chip size and power consumption of a semiconductor memory device and increase the speed, it is required to reduce the memory cell size.
Conventionally, the DRAM (Dynamic Random Access Memory) cell transistor, which must maintain the off-state leakage current below a certain value for further miniaturization (gate length scaling), has the following design constraints. Was imposed.

ウェル層の濃度を高くするとデータ保持特性（Retention特性）が劣化するので、ウェル層の濃度を現状レベルに維持しなければならない。
電源電圧Ｖｐｐを下げるとセルトランジスタのオン電流が確保出来なくなるので、ゲート絶縁膜の厚さを現状レベルに維持しなければならない。
オフ時のリーク電流を一定値以下に抑えるため、セルトランジスタの閾値電圧を現状レベルに維持しなければならない（ショートチャネル効果の抑制）。 If the concentration of the well layer is increased, the data retention characteristic (Retention characteristic) is deteriorated. Therefore, the concentration of the well layer must be maintained at the current level.
If the power supply voltage Vpp is lowered, the on-current of the cell transistor cannot be secured, so the thickness of the gate insulating film must be maintained at the current level.
In order to suppress the leakage current at the time of off to a certain value or less, the threshold voltage of the cell transistor must be maintained at the current level (suppression of the short channel effect).

上記の制約から、プレースナ型のセルトランジスタではゲートエッジのジャンクションの不純物濃度を低く抑えることにより、ショートチャネル効果を抑制している。 Due to the above restrictions, the short channel effect is suppressed by suppressing the impurity concentration at the junction of the gate edge in the placer type cell transistor.

しかし、ＤＲＡＭのメモリセル動作の高速化の要求の強い現状ではセルトランジスタのオン電流が確保しづらく、高速動作を阻害する原因となっている。 However, in the current situation where there is a strong demand for speeding up the memory cell operation of the DRAM, it is difficult to ensure the on-current of the cell transistor, which is a cause of hindering high speed operation.

更に、上記構造はデータの保持状態において、ゲートエッジでオフセットが生じるためにジャンクションリーク電流が増大し、データ保持特性が劣化するという問題がある。 Further, the above structure has a problem that in the data holding state, an offset occurs at the gate edge, resulting in an increase in junction leakage current and a deterioration in data holding characteristics.

これに対して、セルトランジスタのオフリーク電流を低減する半導体記憶装置が知られている。（例えば、特許文献１参照。）。 On the other hand, semiconductor memory devices that reduce off-leakage current of cell transistors are known. (For example, refer to Patent Document 1).

特許文献１に開示された半導体記憶装置は、上下を酸化膜層により挟まれた埋め込みポリシリコン層の上にｐ型シリコン単結晶層を有するＳＯＩ基板を用い、メモリセルアレイ部と周辺回路部を、トレンチ内の埋め込み酸化膜層により絶縁分離する。メモリセルアレイ部における素子間分離を、フィールドシールド電極によるフィールドシールド素子分離構造により行い、ＳＯＩ構造固有の基板浮遊効果を回避する。埋め込みポリシリコン層を、その上のｐ型シリコン単結晶層と同じ基板バイアス電位として、セルトランジスタをダブルゲート構造としている。 The semiconductor memory device disclosed in Patent Document 1 uses an SOI substrate having a p-type silicon single crystal layer on a buried polysilicon layer sandwiched between upper and lower oxide film layers, and includes a memory cell array portion and a peripheral circuit portion. Insulation is separated by a buried oxide film layer in the trench. Isolation between elements in the memory cell array portion is performed by a field shield element isolation structure using a field shield electrode to avoid a substrate floating effect inherent to the SOI structure. The buried polysilicon layer is set to the same substrate bias potential as that of the p-type silicon single crystal layer thereon, and the cell transistor has a double gate structure.

これにより、ＤＲＡＭにおいて、トリプルウェル構造を用いること無く、メモリセルアレイ部の基板電位を独立に制御可能にし、セルトランジスタのオフリーク電流を低減している。 Thus, in the DRAM, the substrate potential of the memory cell array portion can be independently controlled without using a triple well structure, and the off-leak current of the cell transistor is reduced.

然しながら、特許文献１に開示された半導体記憶装置は、ウェル層とジャンクションの導電型は異なるので、ショートチャネル効果を抑制することにより、ゲートエッジでオフセットが生じ易くなり、リーク電流に関しては、プレーナ型のトランジスタと同じ問題を有している。 However, since the semiconductor memory device disclosed in Patent Document 1 is different in the conductivity type of the well layer and the junction, it is easy to cause an offset at the gate edge by suppressing the short channel effect, and the leakage current is a planar type. Have the same problems as the other transistors.

即ち、従来技術ではショートチャネル効果を抑制しながらオン電流を維持あるいは増加させることが困難であり、且つゲートエッジでリーク電流が増加しやすい構造であるため、データ保持特性が劣化するという問題がある。
特開平１１−２８４１３７号公報 That is, it is difficult for the prior art to maintain or increase the on-current while suppressing the short channel effect, and the leakage current tends to increase at the gate edge, so that there is a problem that the data retention characteristics deteriorate. .
JP-A-11-284137

本発明の目的は、十分なデータ保持特性を有する半導体記憶装置を提供する。 An object of the present invention is to provide a semiconductor memory device having sufficient data retention characteristics.

上記目的を達成するために、本発明の一態様の半導体記憶装置は、基板に形成され、第１領域と、前記第１領域に連接した第２領域と、前記第２領域に連接した第３領域とを有する半導体層と、前記半導体層の前記第２領域にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極をゲート長方向に挟むように前記半導体層の前記第１および第３領域内にそれぞれ形成され、キャリア濃度が前記半導体層の前記第２領域より高く、且つ前記半導体層と同じ導電型のソースおよびドレインとを備えたセルトランジスタと、一端が前記ソースに接続され、他端が共通配線に接続されたキャパシタと、を具備し、前記ゲート電極に電源電圧を印加したときに、前記ゲート絶縁膜下の前記第２領域に形成されるＭＯＳキャパシタの空乏層の幅Ｗ（μｍ）を、Ｗ＝√（２εφ／ｑＮａ）（但し、ε：半導体の誘電率（Ｆ／ｍ）、φ：半導体のフェルミ電位、ｑ：電子の電荷（Ｃ）、Ｎａ：第２領域の不純物濃度（ａｔｏｍｓ／ｃｍ^３））としたとき、前記ゲート長と直交する方向の前記第２領域の厚さＴｓｉ（μｍ）が、前記空乏層の幅Ｗより小さいことを特徴としている。 In order to achieve the above object, a semiconductor memory device according to one embodiment of the present invention is formed on a substrate, and includes a first region, a second region connected to the first region, and a third region connected to the second region. A semiconductor layer having a region; a gate electrode formed in the second region of the semiconductor layer with a gate insulating film interposed therebetween; and the first and second layers of the semiconductor layer sandwiching the gate electrode in a gate length direction. A cell transistor formed in each of three regions, having a carrier concentration higher than that of the second region of the semiconductor layer and having a source and a drain of the same conductivity type as the semiconductor layer, and one end connected to the source; A capacitor having the other end connected to a common wiring, and a width of a depletion layer of the MOS capacitor formed in the second region under the gate insulating film when a power supply voltage is applied to the gate electrode (Μm), W = √ (2εφ / qNa) (where ε: semiconductor dielectric constant (F / m), φ: semiconductor Fermi potential, q: electron charge (C), Na: second region (Impurity concentration (atoms / cm ³ )), the thickness Tsi (μm) of the second region in the direction orthogonal to the gate length is smaller than the width W of the depletion layer.

本発明によれば、微細化しても閾値電圧が維持され、オン電流が大きく、オフ時のゲートリーク電流の少ないセルトランジスタを有する半導体記憶装置が得られる。 According to the present invention, a semiconductor memory device having a cell transistor that maintains a threshold voltage even when miniaturized, has a large on-state current, and has a small gate leakage current when off can be obtained.

以下、本発明の実施例について図面を参照しながら説明する。 Embodiments of the present invention will be described below with reference to the drawings.

本発明の実施例１に係る半導体記憶装置について図１を用いて説明する。図１は本実施例の半導体記憶装置１０を示す斜視図である。 A semiconductor memory device according to Embodiment 1 of the present invention will be described with reference to FIG. FIG. 1 is a perspective view showing a semiconductor memory device 10 of this embodiment.

図１に示すように、本実施例の半導体記憶装置１０は、支持基板１２と、支持基板１２上に形成された絶縁膜１３とを有する基板１４に形成されている。
セルトランジスタ１１は、基板１４に対して平行な方向に平板状に第１領域１５と、第１領域１５に連接した第２領域１６と、第２領域１６に連接した第３領域１７とを有する半導体層１８と、第２領域１６上にゲート絶縁膜１９を介して形成されたゲート電極２０とを具備している。 As shown in FIG. 1, the semiconductor memory device 10 of this embodiment is formed on a substrate 14 having a support substrate 12 and an insulating film 13 formed on the support substrate 12.
The cell transistor 11 includes a first region 15 in a plate shape in a direction parallel to the substrate 14, a second region 16 connected to the first region 15, and a third region 17 connected to the second region 16. A semiconductor layer 18 and a gate electrode 20 formed on the second region 16 via a gate insulating film 19 are provided.

第１および第３領域１５、１７は不純物濃度が高い、例えば〜５Ｅ１８ａｔｏｍｓ／ｃｍ^３のｎ型シリコン層である。第２領域１６は不純物濃度が低い、例えば〜１Ｅ１８ａｔｏｍｓ／ｃｍ^３のｎ型シリコン層である。 The first and third regions 15 and 17 are n-type silicon layers having a high impurity concentration, for example, ˜5E18 atoms / cm ³ . The second region 16 is an n-type silicon layer having a low impurity concentration, for example, ˜1E18 atoms / cm ³ .

また、ゲート長Ｌｇと直交する方向の第２領域１６の厚さＴｓｉは、ゲート電極２０に負の電源電圧Ｖｃｃを印加したときに、ゲート絶縁膜１９の下の第２領域１６に形成されるＭＯＳキャパシタの空乏層の幅Ｗ＝√（２εφ／ｑＮａ）より小さくなるように設定されている。 The thickness Tsi of the second region 16 in the direction orthogonal to the gate length Lg is formed in the second region 16 below the gate insulating film 19 when a negative power supply voltage Vcc is applied to the gate electrode 20. The width of the depletion layer of the MOS capacitor is set to be smaller than W = √ (2εφ / qNa).

ここで、εは半導体の誘電率（Ｆ／ｍ）、φは半導体のフェルミ順位、ｑは電子の電荷（Ｃ）、Ｎａは第２領域の不純物濃度（ａｔｏｍｓ／ｃｍ^３）である。 Here, ε is the dielectric constant (F / m) of the semiconductor, φ is the Fermi rank of the semiconductor, q is the charge of the electrons (C), and Na is the impurity concentration (atoms / cm ³ ) of the second region.

図２は、空乏層の幅Ｗと第２領域の不純物濃度Ｎａとの関係を示す図である。
図２に示すように、第２領域の不純物濃度Ｎａが１Ｅ１８ａｔｏｍｓ／ｃｍ^３のときに、空乏層の幅Ｗは約０．２μｍである。第２領域１６の厚さＴｓｉを０．２μｍより小さく設定することにより、電源電圧Ｖｃｃを印加したときにセルトランジスタ１１をオフすることが原理的に可能である。 FIG. 2 is a diagram showing the relationship between the width W of the depletion layer and the impurity concentration Na of the second region.
As shown in FIG. 2, when the impurity concentration Na in the second region is 1E18 atoms / cm ³ , the width W of the depletion layer is about 0.2 μm. By setting the thickness Tsi of the second region 16 smaller than 0.2 μm, it is possible in principle to turn off the cell transistor 11 when the power supply voltage Vcc is applied.

ただし、チャネルを十分にカットオフさせるために、ゲート絶縁膜１９の下の空乏層の幅Ｗをｅ（自然対数の低）で除した値（Ｗ／ｅ）を空乏層の幅Ｗ２と定義し、第２領域１６の厚さＴｓｉが空乏層の幅Ｗ２より小さく設定することが望ましい。 However, in order to sufficiently cut off the channel, a value (W / e) obtained by dividing the width W of the depletion layer under the gate insulating film 19 by e (low natural logarithm) is defined as the width W2 of the depletion layer. The thickness Tsi of the second region 16 is preferably set smaller than the width W2 of the depletion layer.

従って、第２領域１６の不純物濃度Ｎａが１Ｅ１８ａｔｏｍｓ／ｃｍ^３のときに、第２領域１６の厚さＴｓｉが７３ｎｍより小さく設定することにより、電源電圧Ｖｃｃを印加したときにセルトランジスタ１１をオフすることが可能である。 Accordingly, when the impurity concentration Na of the second region 16 is 1E18 atoms / cm ³ , the cell transistor 11 is turned off when the power supply voltage Vcc is applied by setting the thickness Tsi of the second region 16 to be smaller than 73 nm. It is possible.

ここでは、第２領域１６の不純物濃度Ｎａおよび厚さＴｓｉの製造ばらつきを考慮して、第２領域１６の厚さＴｓｉを２０ｎｍ以下に設定することがより好ましい。 Here, it is more preferable to set the thickness Tsi of the second region 16 to 20 nm or less in consideration of manufacturing variations in the impurity concentration Na and the thickness Tsi of the second region 16.

従って、第１乃至第３領域１５、１６、１７を有する半導体層１８はゲート電極２０に負電圧を印加することにより、第１領域１５をソース領域とし、第２領域１６をチャネル領域とし、第３領域１７をドレイン領域として、冶金学的なｐｎ接合を有しないｎ^＋ｎ⁻ｎ^＋構造のトランジスタとして機能させることが可能である。 Therefore, in the semiconductor layer 18 having the first to third regions 15, 16, and 17, by applying a negative voltage to the gate electrode 20, the first region 15 becomes the source region, the second region 16 becomes the channel region, By using the three regions 17 as a drain region, it is possible to function as a transistor having an n ⁺ n ⁻ n ⁺ structure that does not have a metallurgical pn junction.

セルトランジスタ１１のソース領域１５には、メモリセルのキャパシタ２１の一端が接続され、キャパシタ２１の他端は共通配線２２に接続されている。 One end of the capacitor 21 of the memory cell is connected to the source region 15 of the cell transistor 11, and the other end of the capacitor 21 is connected to the common wiring 22.

セルトランジスタ１１のゲート電極２０はワード線２３に接続され、ドレイン領域１７はビット線２４に接続されている。 The gate electrode 20 of the cell transistor 11 is connected to the word line 23, and the drain region 17 is connected to the bit line 24.

セルトランジスタ１１は、ゲート電圧Ｖｇが０Ｖのときには完全にオン状態となるので、動作時以外は、ビット線２３に電源電圧Ｖｃｃを印加し、セルトランジスタ１１をオフしておくことが必要である。 Since the cell transistor 11 is completely turned on when the gate voltage Vg is 0 V, it is necessary to apply the power supply voltage Vcc to the bit line 23 and turn off the cell transistor 11 except during operation.

図３は、半導体記憶装置１０をゲート長Ｌｇ方向に沿って切断し、矢印方向に眺めた断面図である。
図３に示すように、半導体記憶装置１０は、支持基板１２、例えばｐ型シリコン基板と絶縁膜１３、例えばシリコン酸化膜とを有する基板１４上に形成されている。
基板１４の絶縁膜１３上に形成されたｎ型シリコン層３０に、セルトランジスタ１１が形成される。 FIG. 3 is a cross-sectional view of the semiconductor memory device 10 taken along the gate length Lg direction and viewed in the arrow direction.
As shown in FIG. 3, the semiconductor memory device 10 is formed on a substrate 14 having a support substrate 12, such as a p-type silicon substrate, and an insulating film 13, such as a silicon oxide film.
The cell transistor 11 is formed on the n-type silicon layer 30 formed on the insulating film 13 of the substrate 14.

支持基板１２、絶縁膜１３、半導体層３０は、例えばシリコン基板に酸素イオンを深く注入し、高温で熱処理することによりシリコン基板の表面から一定の深さに酸化膜を形成させるとともに、表面層に生じた欠陥を消滅させることにより製造されたＳＩＭＯＸ（Separation by Implanted Oxygen）ウェーハである。絶縁膜１３はＢＯＸ（Buried Oxide）、シリコン層３０はＳＯＩ層とも言う。 The support substrate 12, the insulating film 13, and the semiconductor layer 30 are formed by, for example, deeply implanting oxygen ions into a silicon substrate and performing a heat treatment at a high temperature to form an oxide film at a certain depth from the surface of the silicon substrate. It is a SIMOX (Separation by Implanted Oxygen) wafer manufactured by eliminating the generated defects. The insulating film 13 is also called a BOX (Buried Oxide), and the silicon layer 30 is also called an SOI layer.

セルトランジスタ１１はシリコン層３０に内に形成され、ＳＴＩ（Shallow trench Isolation）３１により、素子分離されている。
セルトランジスタ１１のゲート電極２０上にシリコン窒化膜３２が形成されている。ゲート電極２０およびシリコン窒化膜３２の側壁は、ゲート側壁膜３３で被覆されている。 The cell transistor 11 is formed in the silicon layer 30 and is element-isolated by STI (Shallow trench Isolation) 31.
A silicon nitride film 32 is formed on the gate electrode 20 of the cell transistor 11. Side walls of the gate electrode 20 and the silicon nitride film 32 are covered with a gate side wall film 33.

セルトランジスタ１１のソース領域１５およびドレイン領域１７上にストラップ３４、例えばポリシリコン層が形成されている。
ドレイン領域１７は、ビットラインコンタクト３５、例えば銅（Ｃｕ）を介して層間絶縁膜３６、例えばＵＳＧ（Un-doped Silicate Glass）膜上に形成されているビット線２４に接続されている。 A strap 34, for example, a polysilicon layer is formed on the source region 15 and the drain region 17 of the cell transistor 11.
The drain region 17 is connected to a bit line 24 formed on an interlayer insulating film 36 such as a USG (Un-doped Silicate Glass) film via a bit line contact 35 such as copper (Cu).

キャパシタ２１は絶縁膜１３を貫通して支持基板１２内に形成されたトレンチキャパシタである。
キャパシタ２１は、支持基板１２内に形成さトレンチ３７の外側に形成されたｎ型不純物拡散層３８ａと、内壁に形成されたキャパシタ絶縁膜３８ｂ、例えばシリコン酸窒化（ＮＯ）膜と、トレンチ３７の内部に埋め込まれた導電材３８ｃ、例えばｎ型不純物をドープしたアモルファスシリコン膜とを有している。 The capacitor 21 is a trench capacitor formed in the support substrate 12 through the insulating film 13.
The capacitor 21 includes an n-type impurity diffusion layer 38 a formed inside the support substrate 12 and outside the trench 37, a capacitor insulating film 38 b formed on the inner wall, such as a silicon oxynitride (NO) film, It has a conductive material 38c embedded therein, for example, an amorphous silicon film doped with n-type impurities.

次に、図４乃至図７を用いて、半導体記憶装置１０の製造方法について説明する。図４は半導体装置１０を示す平面図、図５乃至図７は半導体装置１０を示す断面図で、図４に示すＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿ってそれぞれ切断し矢印方向に眺めた断面図である。 Next, a method for manufacturing the semiconductor memory device 10 will be described with reference to FIGS. 4 is a plan view showing the semiconductor device 10, and FIGS. 5 to 7 are cross-sectional views showing the semiconductor device 10, cut along the lines AA, BB, and CC shown in FIG. It is sectional drawing seen in the arrow direction.

図５（ａ）に示すように、と、厚さ１００ｎｍ程度の絶縁膜１３上に、例えば厚さ４５ｎｍ程度のシリコン層３０が形成された基板１４を用意する。
次に、シリコン層３０上に厚さ４ｎｍ程度の熱酸化膜（図示せず）を形成し、膜厚１５０ｎｍのシリコン窒化膜４０を形成する。
次に、トレンチ３７を形成するためのマスク材となる膜厚１００ｎｍのＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜４１を形成する。 As shown in FIG. 5A, a substrate 14 is prepared in which a silicon layer 30 having a thickness of, for example, about 45 nm is formed on an insulating film 13 having a thickness of about 100 nm.
Next, a thermal oxide film (not shown) having a thickness of about 4 nm is formed on the silicon layer 30 to form a silicon nitride film 40 having a thickness of 150 nm.
Next, a TEOS (Tetra Ethyl Ortho Silicate) film 41 having a film thickness of 100 nm is formed as a mask material for forming the trench 37.

次に、ＴＥＯＳ膜４１上に、トレンチ３７に対応する開口４２を有するレジスト（図示せず）を形成し、このレジストをマスクとして、例えばＲＩＥ（Reactive Ion Etching）法によりＴＥＯＳ膜４１、シリコン窒化膜４０を順次エッチングする。
次に、残存するレジストを剥離し、ＴＥＯＳ膜４１をマスクとして、例えばＲＩＥ法により開口４２の底部に露出するシリコン層３０および絶縁膜１３をエッチングする。 Next, a resist (not shown) having an opening 42 corresponding to the trench 37 is formed on the TEOS film 41, and using this resist as a mask, for example, the TEOS film 41, the silicon nitride film by the RIE (Reactive Ion Etching) method. 40 are sequentially etched.
Next, the remaining resist is stripped, and the silicon layer 30 and the insulating film 13 exposed at the bottom of the opening 42 are etched by, for example, RIE using the TEOS film 41 as a mask.

次に、図５（ｂ）に示すように、基板１４全面に厚さ８ｎｍ程度のシリコン窒化膜４３を形成し、次に側壁のシリコン窒化膜４３を残置して、シリコン窒化膜４３をエッチングし、支持基板１２を表面から深さ７μｍ程度エッチングし、トレンチ３７を形成する。 Next, as shown in FIG. 5B, a silicon nitride film 43 having a thickness of about 8 nm is formed on the entire surface of the substrate 14, and then the silicon nitride film 43 on the side wall is left and the silicon nitride film 43 is etched. Then, the support substrate 12 is etched from the surface to a depth of about 7 μm to form a trench 37.

次に、図５（ｃ）に示すように、気相拡散法により、トレンチ３７の内壁にリン（Ｐ）を拡散させて、表面の不純物濃度が１Ｅ２０／ｃｍ^３以上のｎ型不純物拡散層３８ａを形成する。
次に、基板１４上に残存するＴＥＯＳ膜４１（図示せず）を、フッ酸系の薬液を用いてエッチング除去する。 Next, as shown in FIG. 5 (c), phosphorus (P) is diffused into the inner wall of the trench 37 by vapor phase diffusion, and the n-type impurity diffusion layer 38a having a surface impurity concentration of 1E20 / cm ³ or more. Form.
Next, the TEOS film 41 (not shown) remaining on the substrate 14 is removed by etching using a hydrofluoric acid chemical solution.

次に、図６（ａ）に示すように、トレンチ３７の内側に膜厚５ｎｍ程度のシリコン窒化膜を形成し、シリコン基板が膜厚１０ｎｍ程度熱酸化される条件で、シリコン窒化膜を熱酸化してキャパシタ絶縁膜３８ｂとなるシリコン酸窒化膜（ＮＯ膜）を形成する。 Next, as shown in FIG. 6A, a silicon nitride film having a thickness of about 5 nm is formed inside the trench 37, and the silicon nitride film is thermally oxidized under the condition that the silicon substrate is thermally oxidized by a thickness of about 10 nm. Then, a silicon oxynitride film (NO film) to be the capacitor insulating film 38b is formed.

次に、トレンチ３７内に導電材３８ｃとなる砒素（Ａｓ）を３Ｅ２０／ｃｍ^３以上含むアモルファスシリコン膜を絶縁膜１３の上面と同じ高さになるように埋め込む。 Next, an amorphous silicon film containing 3E20 / cm ³ or more of arsenic (As) serving as the conductive material 38 c is embedded in the trench 37 so as to be flush with the upper surface of the insulating film 13.

次に、アモルファスシリコン膜３８ｃの上面を３０ｎｍ程度熱酸化し、トレンチ３７を覆うキャップ酸化膜４４を形成する。 Next, the upper surface of the amorphous silicon film 38 c is thermally oxidized by about 30 nm to form a cap oxide film 44 that covers the trench 37.

これにより、トレンチ３７の内壁に形成されたキャパシタ絶縁膜３８ｂと、トレンチ３７を埋め込む導電材３８ｃとを有するキャパシタ２１が形成される。 Thereby, the capacitor 21 having the capacitor insulating film 38 b formed on the inner wall of the trench 37 and the conductive material 38 c filling the trench 37 is formed.

次に、図６（ｂ）に示すように、ＳＴＩ３１と対応する位置に開口を有するレジスト（図示せず）を形成し、レジストをマスクとしてＳＴＩ３１が形成される領域のシリコン窒化膜４０、シリコン層３０を除去し、絶縁膜１３を露出させる。 Next, as shown in FIG. 6B, a resist (not shown) having an opening at a position corresponding to the STI 31 is formed, and the silicon nitride film 40 and the silicon layer in the region where the STI 31 is formed using the resist as a mask. 30 is removed and the insulating film 13 is exposed.

次に、露出したシリコン層３０の側面および上面に厚さ２ｎｍ程度の熱酸化膜（図示せず）を形成し、ゲート絶縁膜１９を形成する。 Next, a thermal oxide film (not shown) having a thickness of about 2 nm is formed on the side surface and the upper surface of the exposed silicon layer 30 to form the gate insulating film 19.

シリコン層３０は酸化、エッチング工程を経ることにより、膜厚が除々に減少する。その結果、この段階で、膜厚はほほ２０ｎｍ程度に設定される。 The thickness of the silicon layer 30 is gradually reduced through the oxidation and etching processes. As a result, at this stage, the film thickness is set to about 20 nm.

次に、例えばＣＶＤ（Chemical Vapor Deposition）法およびＣＭＰ法により、シリコン酸化膜４５を埋め込んで、ＳＴＩ３１を形成する。 Next, the silicon oxide film 45 is embedded by, for example, CVD (Chemical Vapor Deposition) method and CMP method to form the STI 31.

次に、図６（ｃ）に示すように、厚さ２００ｎｍのポリシリコン膜を形成し、パターニングしてゲート電極２０を形成し、ゲート電極２０上にシリコン窒化膜３２を形成する。 Next, as shown in FIG. 6C, a polysilicon film having a thickness of 200 nm is formed and patterned to form the gate electrode 20, and the silicon nitride film 32 is formed on the gate electrode 20.

次に、図７（ａ）に示すように、膜厚６ｎｍの後酸化膜（図示せず）を形成し、所望の開口部を有するレジストパターン（図示せず）を形成し、イオン注入法によりシリコン層３０中にエクステンションと呼ばれるｎ^＋拡散層を形成し、第１領域１５にソース、第３領域１７にドレイン（図示せず）を形成する。 Next, as shown in FIG. 7A, a 6 nm-thick post-oxide film (not shown) is formed, a resist pattern (not shown) having a desired opening is formed, and ion implantation is performed. An n ⁺ diffusion layer called an extension is formed in the silicon layer 30, and a source is formed in the first region 15 and a drain (not shown) is formed in the third region 17.

次に、図７（ｂ）に示すように、基板１４全面に膜厚３０ｎｍのシリコン窒化膜（図示せず）を形成し、ＲＩＥ法により、側壁部のシリコン窒化膜を残して、ゲート電極２０の間のシリコン層３０が露出するまでエッチングし、ゲート側壁膜３３を形成する。 Next, as shown in FIG. 7B, a silicon nitride film (not shown) having a film thickness of 30 nm is formed on the entire surface of the substrate 14, and the silicon nitride film on the side wall is left by the RIE method. Etching is performed until the silicon layer 30 therebetween is exposed, and a gate sidewall film 33 is formed.

次に、ポリシリコン膜を３００ｎｍ程度堆積し、ＣＭＰ法によりゲート電極２０上のシリコン窒化膜３２が露出するまで平坦化して、ゲート電極２０間のスペースを埋め込み、ストラップ３４を形成する。 Next, a polysilicon film is deposited to a thickness of about 300 nm, and planarized by CMP until the silicon nitride film 32 on the gate electrode 20 is exposed, so that a space between the gate electrodes 20 is filled and a strap 34 is formed.

次に、図７（ｃ）に示すように、基板１４全面に層間絶縁膜３６を形成し、ビットラインコンタクト３５に対応する位置に開口を形成し、開口にＴｉ／ＴｉＮのバリアメタル層を形成し、ＣＶＤ法によりタングステン（Ｗ）を埋め込んで、ビットラインコンタクト３５（図示せず）を形成する。 Next, as shown in FIG. 7C, an interlayer insulating film 36 is formed on the entire surface of the substrate 14, an opening is formed at a position corresponding to the bit line contact 35, and a Ti / TiN barrier metal layer is formed in the opening. Then, tungsten (W) is buried by the CVD method to form a bit line contact 35 (not shown).

次に、基板１４全面に層間絶縁膜（図示せず）を形成し、ＲＩＥ法によりビット線２４となる溝を形成し、溝に銅（Ｃｕ）を埋め込んでビット線２４を形成する。
以後、周知のＢＥＯＬ(Back End of Line)技術を用いて、上層の配線層を形成してメモリセルを形成する。 Next, an interlayer insulating film (not shown) is formed on the entire surface of the substrate 14, a groove to be the bit line 24 is formed by RIE, and the bit line 24 is formed by burying copper (Cu) in the groove.
Thereafter, an upper wiring layer is formed using a well-known BEOL (Back End of Line) technique to form a memory cell.

以上説明したように、本実施例では、第１乃至第３領域１５、１６、１７を有する半導体層１８に対して、第１領域１５をソースとし、第２領域１６をチャネルとし、第３領域１７をドレインとして、冶金学的なｐｎ接合を有しないｎ^＋ｎ⁻ｎ^＋構造のプレーナ型トランジスタ１１を形成している。 As described above, in this embodiment, with respect to the semiconductor layer 18 having the first to third regions 15, 16, and 17, the first region 15 is a source, the second region 16 is a channel, and the third region. The planar transistor 11 having an n ⁺ n ⁻ n ⁺ structure having no metallurgical pn junction is formed with 17 as a drain.

そして、電源電圧Ｖｃｃを印加したときに、第２領域１６が完全にデプレッションするように、第２領域１６の膜厚を２０ｎｍ以下に設定している。 The film thickness of the second region 16 is set to 20 nm or less so that the second region 16 is fully depleted when the power supply voltage Vcc is applied.

その結果、微細化しても閾値電圧が維持され、オン電流が大きく、オフ時のゲートリーク電流の少ないセルトランジスタ１１が得られるので、データ保持特性の劣化を防止することができる。従って、十分なデータ保持特性を有する半導体記憶装置１０が得られる。 As a result, the threshold voltage is maintained even when miniaturized, and the cell transistor 11 having a large on-current and a small gate leakage current at the off time can be obtained, so that deterioration of data retention characteristics can be prevented. Therefore, the semiconductor memory device 10 having sufficient data retention characteristics can be obtained.

ここでは、支持基板１２、絶縁膜１３、半導体層３０が、ＳＩＭＯＸウェーハである場合について説明したが、酸化膜を介して２枚のシリコン基板を張り合わせ、一方のシリコン基板を研磨して薄膜化した張り合わせ基板を用いても構わない。 Here, the case where the support substrate 12, the insulating film 13, and the semiconductor layer 30 are SIMOX wafers has been described. However, two silicon substrates are bonded to each other through an oxide film, and one silicon substrate is polished to be thinned. A laminated substrate may be used.

キャパシタ２１が絶縁膜１３を貫通して支持基板１２内に形成されたトレンチ型のキャパシタである場合について説明したが、セルトランジスタ１１の上方に形成されるスタック型のキャパシタ、例えば強誘電体キャパシタであっても構わない。 Although the case where the capacitor 21 is a trench type capacitor formed in the support substrate 12 through the insulating film 13 has been described, a stack type capacitor formed above the cell transistor 11, for example, a ferroelectric capacitor, is used. It does not matter.

また、支持基板１２がｐ型シリコン基板１１である場合について説明したが、シリコンゲルマニウム（ＳｉＧｅ）基板、ゲルマニウム（Ｇｅ）基板、その他の化合物半導体基板などを用いることもできる。 Although the case where the support substrate 12 is the p-type silicon substrate 11 has been described, a silicon germanium (SiGe) substrate, a germanium (Ge) substrate, another compound semiconductor substrate, or the like can also be used.

更に、ゲート絶縁膜２０がシリコン酸化膜である場合について説明したが、シリコン酸化膜よりも誘電率の大きい膜、例えばシリコン酸窒化膜（ＳｉＯＮ）、ハフニウム酸化膜（ＨｆＯ_２）、ハフニウムシリコン酸化膜（ＨｆＳｉＯ）、ハフニウムシリコン酸窒化膜（ＨｆＳｉＯＮ）、ハフニウムアルミニウム酸化膜（ＨｆＡｌＯ）またはハフニウムアルミニウム酸窒化膜（ＨｆＡｌＯＮ）を用いることも可能である。 Furthermore, although the case where the gate insulating film 20 is a silicon oxide film has been described, a film having a dielectric constant larger than that of the silicon oxide film, for example, a silicon oxynitride film (SiON), a hafnium oxide film (HfO ₂ ), a hafnium silicon oxide film It is also possible to use (HfSiO), hafnium silicon oxynitride film (HfSiON), hafnium aluminum oxide film (HfAlO) or hafnium aluminum oxynitride film (HfAlON).

例えば、ハフニウムシリコン酸窒化膜（ＨｆＳｉＯＮ）は、ＭＯＣＶＤ法によりハフニウムシリコン酸化膜（ＨｆＳｉＯ_４）を形成した後、アンモンア（ＮＨ_３）雰囲気または窒素プラズマ雰囲気中で熱処理することによって形成することができる。 For example, the hafnium silicon oxynitride film (HfSiON) can be formed by forming a hafnium silicon oxide film (HfSiO ₄ ) by MOCVD and then performing a heat treatment in an Ammona (NH ₃ ) atmosphere or a nitrogen plasma atmosphere.

本発明の実施例２に係る半導体記憶装置について図８を用いて説明する。図８は本実施例の半導体記憶装置を示す斜視図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。 A semiconductor memory device according to Embodiment 2 of the present invention will be described with reference to FIG. FIG. 8 is a perspective view showing the semiconductor memory device of this embodiment. In the present embodiment, the same components as those in the first embodiment are denoted by the same reference numerals, description thereof will be omitted, and different portions will be described.

本実施例が実施例１と異なる点は、セルトランジスタをプレーナ型から横型のダブルゲートトランジスタとしたことにある。
即ち、図８に示すように、本実施例の半導体記憶装置５０は支持基板１２と、支持基板１２上に形成された絶縁膜１３とを有する基板１４に形成されている。 This embodiment differs from the first embodiment in that the cell transistor is changed from a planar type to a horizontal type double gate transistor.
That is, as shown in FIG. 8, the semiconductor memory device 50 of this embodiment is formed on a substrate 14 having a support substrate 12 and an insulating film 13 formed on the support substrate 12.

セルトランジスタ５１は、基板１４に対して平行な方向に突起状に第１領域５２と、第１領域５２に連接した第２領域５３と、第２領域５３に連接した第３領域５４とを有する半導体層５５と、第２領域５３の両側面上にゲート絶縁膜５６ａ、５６ｂを介して形成されたダブルゲート電極５７ａ、５７ｂとを具備している。
ダブルゲート電極５７ａ、５７ｂは、絶縁膜５８を介して第２領域５３の上面を跨ぐように、一体に形成されている。 The cell transistor 51 includes a first region 52 that protrudes in a direction parallel to the substrate 14, a second region 53 that is connected to the first region 52, and a third region 54 that is connected to the second region 53. A semiconductor layer 55 and double gate electrodes 57 a and 57 b formed on both side surfaces of the second region 53 via gate insulating films 56 a and 56 b are provided.
The double gate electrodes 57 a and 57 b are integrally formed so as to straddle the upper surface of the second region 53 with the insulating film 58 interposed therebetween.

第１および第３領域５２、５４は不純物濃度が高い、例えば〜５Ｅ１８ａｔｏｍｓ／ｃｍ^３のｎ型シリコン層である。第２領域５３は不純物濃度が低い、例えば〜１Ｅ１８ａｔｏｍｓ／ｃｍ^３のｎ型シリコン層である。 The first and third regions 52 and 54 are n-type silicon layers having a high impurity concentration, for example, up to 5E18 atoms / cm ³ . The second region 53 is an n-type silicon layer having a low impurity concentration, for example, ˜1E18 atoms / cm ³ .

また、ゲート長Ｌｇと直交する方向の第２領域５３の厚さＴｓｉは、ダブルゲート電極５７ａ、５７ｂに負の電源電圧Ｖｃｃを印加したときに、ゲート絶縁膜５６ａ、５６ｂ下の第２領域５３にそれぞれ形成されるＭＯＳキャパシタの空乏層の幅Ｗの２倍より小さくなるように、２×２０ｎｍ＝４０ｎｍに設定されている。 The thickness Tsi of the second region 53 in the direction orthogonal to the gate length Lg is such that when the negative power supply voltage Vcc is applied to the double gate electrodes 57a and 57b, the second region 53 below the gate insulating films 56a and 56b. 2 × 20 nm = 40 nm is set so as to be smaller than twice the width W of the depletion layer of the MOS capacitors respectively formed.

図９は、半導体記憶装置５０をゲート長Ｌｇ方向に沿って切断し、矢印方向に眺めた断面図である。この断面図では、ゲート絶縁膜５６ａ、５６ｂおよびダブルゲート電極５７ａ、５７ｂは図示されない。 FIG. 9 is a cross-sectional view of the semiconductor memory device 50 taken along the gate length Lg direction and viewed in the arrow direction. In this sectional view, the gate insulating films 56a and 56b and the double gate electrodes 57a and 57b are not shown.

図９に示すように、半導体記憶装置５０のセルトランジスタ５１は、シリコン層３０に内に形成され、ＳＴＩ（Shallow trench Isolation）３１により、素子分離されている。 As shown in FIG. 9, the cell transistor 51 of the semiconductor memory device 50 is formed in the silicon layer 30 and is element-isolated by an STI (Shallow trench Isolation) 31.

セルトランジスタ５１の第２領域５３上に絶縁膜５８が形成され、絶縁膜５８上にはゲート電極用ポリシリコン５７が形成され、ゲート電極用ポリシリコン５７上にはシリコン窒化膜３２が形成されている。 An insulating film 58 is formed on the second region 53 of the cell transistor 51, a gate electrode polysilicon 57 is formed on the insulating film 58, and a silicon nitride film 32 is formed on the gate electrode polysilicon 57. Yes.

絶縁膜５８、ゲート電極用ポリシリコン膜５７、シリコン窒化膜３２の側壁は、ゲート側壁膜３３で被覆されている。 The sidewalls of the insulating film 58, the gate electrode polysilicon film 57, and the silicon nitride film 32 are covered with the gate sidewall film 33.

次に、図１０乃至図１２を用いて、半導体記憶装置５０の製造方法について説明する。図１０乃至図１３は半導体装置５０を示す断面図で、図４に示すＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿ってそれぞれ切断し矢印方向に眺めた断面図である。 Next, a method for manufacturing the semiconductor memory device 50 will be described with reference to FIGS. 10 to 13 are cross-sectional views showing the semiconductor device 50, which are cross-sectional views taken along the lines AA, BB, and CC shown in FIG. 4 and viewed in the direction of the arrows.

初めに、図１０（ａ）示すように、図５（ａ）〜図５（ｃ）および図６（ａ）と同様にして、トレンチ３７の内壁に形成されたキャパシタ絶縁膜３８ｂと、トレンチ３７を埋め込む導電材３８ｃとを有するキャパシタ２１を形成する。ここでの違いは、シリコン層３０の膜厚が１００ｎｍと厚いことにある。 First, as shown in FIG. 10A, in the same manner as in FIGS. 5A to 5C and FIG. 6A, a capacitor insulating film 38b formed on the inner wall of the trench 37, and the trench 37 The capacitor 21 having the conductive material 38c embedded therein is formed. The difference here is that the thickness of the silicon layer 30 is as thick as 100 nm.

次に、図１０（ｂ）に示すように、ＳＴＩ３１を形成する領域に開口を有するレジスト（図時せず）を形成し、形成したレジストをマスクとしてシリコン窒化膜４０をエッチングし、シリコン層３０をエッチングする。 Next, as shown in FIG. 10B, a resist (not shown) having an opening in a region where the STI 31 is to be formed is formed, and the silicon nitride film 40 is etched using the formed resist as a mask. Etch.

次に、絶縁膜１３上に残置されたシリコン層３０を２ｎｍ熱酸化して、第２領域５３の両側面上にゲート絶縁膜５６ａ、５６ｂ（図示せず）を形成する。 Next, the silicon layer 30 left on the insulating film 13 is thermally oxidized by 2 nm to form gate insulating films 56 a and 56 b (not shown) on both side surfaces of the second region 53.

次に、図１０（ｃ）に示すように、ＣＶＤ法およびＣＭＰ法を用いて、ＳＴＩ３１を形成する領域にアモルファスシリコン膜６０を埋め込んで、平坦化する。この、アモルファスシリコン膜６０がダブルゲート電極５７ａ、５７ｂとなる。 Next, as shown in FIG. 10C, an amorphous silicon film 60 is buried in a region where the STI 31 is to be formed and planarized by using a CVD method and a CMP method. The amorphous silicon film 60 becomes the double gate electrodes 57a and 57b.

次に、図１１（ａ）に示すように、残置したシリコン層３０の側面に熱酸化膜（図示せず）を形成し、再度アモルファスシリコン膜６１を１００ｎｍ形成し、ついでシリコン窒化膜３２を２００ｎｍ形成する。 Next, as shown in FIG. 11A, a thermal oxide film (not shown) is formed on the side surface of the remaining silicon layer 30, an amorphous silicon film 61 is again formed to 100 nm, and then a silicon nitride film 32 is formed to 200 nm. Form.

次に、図１１（ｂ）に示すように、所望の開口部を有するレジストパターン（図示せず）を形成し、レジストをマスクとしてシリコン窒化膜３２をエッチングし、残置されたシリコン窒化膜３２をマスクとしてアモルファスシリコン膜６１をエッチングして、シリコン層３０の第１領域５２および第３領域５４（図示せず）を露出させる。 Next, as shown in FIG. 11B, a resist pattern (not shown) having a desired opening is formed, the silicon nitride film 32 is etched using the resist as a mask, and the remaining silicon nitride film 32 is removed. The amorphous silicon film 61 is etched as a mask to expose the first region 52 and the third region 54 (not shown) of the silicon layer 30.

次に、膜厚６ｎｍの後酸化膜（図示せず）を形成し、所望の開口部を有するレジストパターン（図示せず）を形成し、イオン注入法によりシリコン層３０中にエクステンションと呼ばれるｎ^＋拡散層を形成し、第１領域５２にソース、第３領域５４にドレイン（図示せず）を形成する。 Next, a 6 nm-thick post-oxide film (not shown) is formed, a resist pattern (not shown) having a desired opening is formed, and n ⁺ called an extension is formed in the silicon layer 30 by ion implantation. A diffusion layer is formed, and a source is formed in the first region 52 and a drain (not shown) is formed in the third region 54.

次に、図１２（ａ）に示すように、基板１４全面に厚さ３０ｎｍのシリコン窒化膜（図示せず）を形成し、ＲＩＥ法により、側壁部のシリコン窒化膜を残して、ダブルゲート電極５７ａ、５７ｂの間のシリコン層３０が露出するまでエッチングし、ゲート側壁膜３３を形成する。 Next, as shown in FIG. 12A, a silicon nitride film (not shown) having a thickness of 30 nm is formed on the entire surface of the substrate 14, and the double-gate electrode is formed by leaving the silicon nitride film on the side wall by RIE. Etching is performed until the silicon layer 30 between 57a and 57b is exposed, and a gate sidewall film 33 is formed.

次に、図１２（ｂ）に示すように、ＣＶＤ法およびＣＭＰ法により、ポリシリコン膜をシリコン窒化膜３２が露出するようにゲートコンタクトの間のスペースに埋め込んで、ストラップ３４を形成する。
次に、図７（ｃ）と同様にして、ビットラインコンタクト３５（図示せず）、ビット線２４を形成する。 Next, as shown in FIG. 12B, the strap 34 is formed by embedding the polysilicon film in the space between the gate contacts so that the silicon nitride film 32 is exposed by the CVD method and the CMP method.
Next, a bit line contact 35 (not shown) and a bit line 24 are formed in the same manner as in FIG.

以上説明したように、本実施例では、基板１４に対して平行な方向に突起状の第１乃至第３領域５２、５３、５４を有する半導体層５５に対して、第１領域５２をソースとし、第２領域５３をチャネルとし、第３領域５４をソースとして、冶金学的なｐｎ接合を有しないｎ^＋ｎ⁻ｎ^＋構造のダブルゲートトランジスタ５１を形成している。 As described above, in this embodiment, the first region 52 is used as the source for the semiconductor layer 55 having the first to third regions 52, 53, and 54 that are protruding in the direction parallel to the substrate 14. The double gate transistor 51 having an n ⁺ n ⁻ n ⁺ structure having no metallurgical pn junction is formed using the second region 53 as a channel and the third region 54 as a source.

そして、ダブルゲート電極５７ａ、５７ｂに電源電圧Ｖｃｃを印加したときに、第２領域５３が完全にデプレッションするように、ゲート長Ｌｇに垂直な方向の第２領域５３の幅Ｔｓｉを４０ｎｍ以下に設定している。 The width Tsi of the second region 53 in the direction perpendicular to the gate length Lg is set to 40 nm or less so that the second region 53 is fully depleted when the power supply voltage Vcc is applied to the double gate electrodes 57a and 57b. is doing.

その結果、半導体層５５の膜厚が、ＭＯＳキャパシタの空乏層の幅Ｗに律速されずに自由に設定できる利点がある。 As a result, there is an advantage that the thickness of the semiconductor layer 55 can be freely set without being controlled by the width W of the depletion layer of the MOS capacitor.

本発明の実施例３に係る半導体記憶装置について図１３を用いて説明する。図１３は本実施例の半導体記憶装置を示す斜視図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、導電性のシリコン基板上にセルトランジスタとして横型のダブルゲートトランジスタを形成したことにある。 A semiconductor memory device according to Embodiment 3 of the present invention will be described with reference to FIG. FIG. 13 is a perspective view showing the semiconductor memory device of this embodiment. In the present embodiment, the same components as those in the first embodiment are denoted by the same reference numerals, description thereof will be omitted, and different portions will be described. This embodiment differs from the first embodiment in that a horizontal double gate transistor is formed as a cell transistor on a conductive silicon substrate.

即ち、図１３に示すように、本実施例の半導体記憶装置７０は、半導体基板７１、例えば上部にｐ型拡散層が形成されたｎ型シリコン基板に形成されている。
第１乃至第３領域５２、５３、５４を有する半導体層５５は、半導体基板７１を掘り下げて、ｐ型拡散層内に形成されている。
第１乃至第３領域５２、５３、５４の下部の周りには、素子分離のための絶縁分離層７２が形成されている。 That is, as shown in FIG. 13, the semiconductor memory device 70 of this embodiment is formed on a semiconductor substrate 71, for example, an n-type silicon substrate having a p-type diffusion layer formed thereon.
The semiconductor layer 55 having the first to third regions 52, 53 and 54 is formed in the p-type diffusion layer by digging down the semiconductor substrate 71.
An insulating isolation layer 72 for element isolation is formed around the lower portions of the first to third regions 52, 53, and 54.

図１４は半導体記憶装置７０をゲート長Ｌｇ方向に沿って切断し、矢印方向に眺めた断面図である。この断面図では、ゲート絶縁膜５６ａ、５６ｂおよびダブルゲート電極５７ａ、５７ｂは図示されない。 FIG. 14 is a cross-sectional view of the semiconductor memory device 70 taken along the gate length Lg direction and viewed in the arrow direction. In this sectional view, the gate insulating films 56a and 56b and the double gate electrodes 57a and 57b are not shown.

図１４に示すように、半導体基板７１の上面から内部に向かってｐ型拡散層７１ａが形成され、ｐ型拡散層７１ａの上面から内部に向かってｎ型拡散層７３が形成されている。 As shown in FIG. 14, a p-type diffusion layer 71a is formed from the upper surface of the semiconductor substrate 71 to the inside, and an n-type diffusion layer 73 is formed from the upper surface of the p-type diffusion layer 71a to the inside.

セルトランジスタ５１の第１乃至第３領域５２、５３、５４は、ｎ型拡散層７３をｐ型拡散層７１ａに至るまで掘り下げることにより、半導体基板７１に対して平行な方向に突起状に連接して配置されている。セルトランジスタ５１は、ＳＴＩ３１によって素子分離されている。 The first to third regions 52, 53, and 54 of the cell transistor 51 are connected in a protruding manner in a direction parallel to the semiconductor substrate 71 by digging the n-type diffusion layer 73 up to the p-type diffusion layer 71 a. Are arranged. The cell transistor 51 is isolated by the STI 31.

セルトランジスタ５１の第１領域５２の上部にソース領域が形成され、第３領域５４の上部にドレイン領域が形成されている。
第２領域５３上には、絶縁膜５８として、シリコン窒化膜５８が形成され、シリコン窒化膜５８上にゲート用ポリシリコン膜５７が形成され、ゲート用ポリシリコン膜５７上に保護用のシリコン窒化膜３２が形成されている。
シリコン窒化膜５８、ゲート用ポリシリコン膜５７、シリコン窒化膜３２の側壁には、ゲート側壁膜３３が形成されている。 A source region is formed above the first region 52 of the cell transistor 51, and a drain region is formed above the third region 54.
A silicon nitride film 58 is formed as an insulating film 58 on the second region 53, a gate polysilicon film 57 is formed on the silicon nitride film 58, and protective silicon nitride is formed on the gate polysilicon film 57. A film 32 is formed.
A gate sidewall film 33 is formed on the sidewalls of the silicon nitride film 58, the gate polysilicon film 57, and the silicon nitride film 32.

キャパシタ７４は、ｎ型拡散層７３を貫通してｐ型拡散層７１ａ内に形成されたトレンチ３７の内壁に形成されたカラー酸化膜７５と、トレンチ３７の内側に形成されたキャパシタ絶縁膜７６ａと、トレンチ３７の内部に埋め込まれた導電材７６ｂとを有するトレンチキャパシタである。 The capacitor 74 includes a collar oxide film 75 formed on the inner wall of the trench 37 formed in the p-type diffusion layer 71 a through the n-type diffusion layer 73, and a capacitor insulating film 76 a formed on the inner side of the trench 37. , A trench capacitor having a conductive material 76 b embedded in the trench 37.

次に、図１５乃至図１９を用いて、半導体記憶装置７０の製造方法について説明する。図１５乃至図１９は半導体装置８０を示す断面図で、図４に示すＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿ってそれぞれ切断した断面図である。 Next, a method for manufacturing the semiconductor memory device 70 will be described with reference to FIGS. 15 to 19 are cross-sectional views showing the semiconductor device 80, and are cross-sectional views taken along lines AA, BB, and CC shown in FIG.

初めに、図１５（ａ）に示すように、半導体基板７１として、膜厚３００ｎｍのｐ型エピタキシャル層（ｐ型拡散層）７１ａを有し、キャリア濃度が１Ｅ２０／ｃｍ^３以上と高濃度のｐ型シリコン基板を用いる。 First, as shown in FIG. 15A, a semiconductor substrate 71 has a p-type epitaxial layer (p-type diffusion layer) 71a having a film thickness of 300 nm, and has a carrier concentration of 1E20 / cm ³ or more and a high concentration p. A type silicon substrate is used.

次に、半導体基板７１上に、膜厚４ｎｍの熱酸化膜（図示せず）と、膜厚７０ｎｍのシリコン窒化膜４０を形成し、ＳＴＩ３１を形成する領域に開口を有するレジスト（図示せず）をマスクとして、シリコン窒化膜４０をエッチングし、半導体基板７１を深さ３５０ｎｍ程度エッチングし、トレンチ７７を形成する。
このとき、セル領域においてＳＴＩ３１になる領域外のシリコン基板７１の幅を５０ｎｍ程度とする。
次に、トレンチ７７の内側に厚さ２ｎｍの熱酸化膜（図示せず）を形成する。 Next, a thermal oxide film (not shown) having a thickness of 4 nm and a silicon nitride film 40 having a thickness of 70 nm are formed on the semiconductor substrate 71, and a resist (not shown) having an opening in a region where the STI 31 is formed. As a mask, the silicon nitride film 40 is etched, the semiconductor substrate 71 is etched to a depth of about 350 nm, and a trench 77 is formed.
At this time, the width of the silicon substrate 71 outside the region that becomes the STI 31 in the cell region is set to about 50 nm.
Next, a thermal oxide film (not shown) having a thickness of 2 nm is formed inside the trench 77.

次に、図１５（ｂ）に示すように、ＣＶＤ法およびＣＭＰ法により、トレンチ７７にシリコン酸化膜７８を埋め込む。 Next, as shown in FIG. 15B, a silicon oxide film 78 is embedded in the trench 77 by CVD and CMP.

次に、図１５（ｃ）に示すように、ウェットエッチングにより、シリコン酸化膜７８をシリコン窒化膜４０の上面より１７０ｎｍ程度リセスエッチングして、ＳＴＩ３１を形成する。 Next, as shown in FIG. 15C, the silicon oxide film 78 is recess-etched by about 170 nm from the upper surface of the silicon nitride film 40 by wet etching to form the STI 31.

次に、図１６（ａ）に示すように、ＳＴＩ３１より上側のトレンチ７７の側面に厚さ６ｎｍ程度の熱酸化膜７９を形成し、ＣＶＤ法およびＣＭＰ法により、トレンチ７７にポリシリコン膜８０を埋め込む。ポリシリコン膜８０が、ダブルゲート電極５７ａ、５７ｂとなる。 Next, as shown in FIG. 16A, a thermal oxide film 79 having a thickness of about 6 nm is formed on the side surface of the trench 77 above the STI 31, and the polysilicon film 80 is formed in the trench 77 by the CVD method and the CMP method. Embed. The polysilicon film 80 becomes the double gate electrodes 57a and 57b.

次に、図１６（ｂ）に示すように、半導体基板７１全面に厚さ８０ｎｍ程度のシリコン窒化膜８１を形成し、トレンチ３７のマクス材となる厚さ１０００ｎｍのＴＥＯＳ膜８２を形成する。 Next, as shown in FIG. 16B, a silicon nitride film 81 having a thickness of about 80 nm is formed on the entire surface of the semiconductor substrate 71, and a TEOS film 82 having a thickness of 1000 nm, which is a maximum material of the trench 37, is formed.

次に、図１６（ｃ）に示すように、トレンチ３７に対応する位置に開口を有するレジストをマスクとして、ＴＥＯＳ膜８２、シリコン窒化膜８１、４０を順次エッチングする。 Next, as shown in FIG. 16C, the TEOS film 82 and the silicon nitride films 81 and 40 are sequentially etched using a resist having an opening at a position corresponding to the trench 37 as a mask.

次に、残置したＴＥＯＳ膜８２をマスクとして、ポリシリコン膜８０、ＳＴＩ３１、半導体基板７１をエッチングし、半導体基板７１の表面より深さ７μｍ程度のトレンチ３７を形成する。 Next, using the remaining TEOS film 82 as a mask, the polysilicon film 80, the STI 31 and the semiconductor substrate 71 are etched to form a trench 37 having a depth of about 7 μm from the surface of the semiconductor substrate 71.

次に、図１７（ａ）に示すように、トレンチ３７の内側に厚さ５ｎｍ程度のシリコン窒化膜（図示せず）を形成し、シリコンに厚さ１０ｎｍ程度の熱酸化膜が形成される条件でシリコン窒化膜を熱酸化してシリコン酸窒化膜（ＮＯ膜）を形成し、キャパシタ絶縁膜７６ａを形成する。 Next, as shown in FIG. 17A, a silicon nitride film (not shown) having a thickness of about 5 nm is formed inside the trench 37, and a thermal oxide film having a thickness of about 10 nm is formed on the silicon. The silicon nitride film is thermally oxidized to form a silicon oxynitride film (NO film), thereby forming a capacitor insulating film 76a.

次に、ＣＶＤ法およびＣＭＰ法により、トレンチ３７内に砒素（Ａｓ）を３Ｅ２０／ｃｍ^３以上含むアモルファスシリコン膜８３を埋め込む。
埋め込んだアモルファスシリコン膜８３をシリコン窒化膜８１の上面から５００ｎｍ以上の深さまで、ＲＩＥ法によりリセスエッチングする。 Next, an amorphous silicon film 83 containing 3E20 / cm ³ or more of arsenic (As) is buried in the trench 37 by CVD and CMP.
The embedded amorphous silicon film 83 is recess-etched by RIE from the upper surface of the silicon nitride film 81 to a depth of 500 nm or more.

次に、図１７（ｂ）に示すように、トレンチ３７内に厚さ２０ｎｍ程度のシリコン酸化膜（図示せず）を形成し、ＲＩＥ法によりトレンチ３７の底面のシリコン酸化膜をエッチングし、トレンチ３７の側壁のシリコン酸化膜を残置して、カラー酸化膜７５を形成する。 Next, as shown in FIG. 17B, a silicon oxide film (not shown) having a thickness of about 20 nm is formed in the trench 37, and the silicon oxide film on the bottom surface of the trench 37 is etched by the RIE method. A color oxide film 75 is formed leaving the silicon oxide film on the side wall 37.

次に、再度、トレンチ３７内にＡｓドープアモルファスシリコン膜を埋め込み、半導体基板７１の表面より深さ３０ｎｍまでリセスエッチングして、導電材７６ｂを形成する。 Next, an As-doped amorphous silicon film is again embedded in the trench 37, and recess etching is performed to a depth of 30 nm from the surface of the semiconductor substrate 71, thereby forming a conductive material 76b.

次に、図１７（ｃ）に示すように、トレンチ３７内のＡｓドープアモルファスシリコン膜の上面を３０ｎｍ程度熱酸化し、キャップ酸化膜４４を形成する。 Next, as shown in FIG. 17C, the upper surface of the As-doped amorphous silicon film in the trench 37 is thermally oxidized by about 30 nm to form a cap oxide film 44.

これにより、ｎ型拡散層７３を貫通してｐ型拡散層７１ａ内に形成されたトレンチ３７の内壁に形成されたカラー酸化膜７５と、トレンチ３７の内側に形成されたキャパシタ絶縁膜７６ａと、トレンチ３７の内部に埋め込まれた導電材７６ｂとを有するトレンチキャパシタ７４が形成される。 Thus, a collar oxide film 75 formed on the inner wall of the trench 37 formed in the p-type diffusion layer 71a through the n-type diffusion layer 73, a capacitor insulating film 76a formed on the inner side of the trench 37, A trench capacitor 74 having a conductive material 76b embedded in the trench 37 is formed.

次に、図１８（ａ）に示すように、残置されたシリコン窒化膜８１、４０を、熱リン酸によりエッチングする。 Next, as shown in FIG. 18A, the remaining silicon nitride films 81 and 40 are etched with hot phosphoric acid.

次に、イオン注入法を用いて、リン（Ｐ）または砒素（Ａｓ）を不純物濃度が１Ｅ１７〜１Ｅ１８／ｃｍ^３になるように、半導体基板７１にイオン注入してｎ型拡散層７３を形成する。
ここで、ｐ型拡散層７１ａとｎ型拡散層７３とによる接合の深さは、工程の最後で半導体基板７１の表面より１００ｎｍ程度になるように設定する。 Next, using an ion implantation method, phosphorus (P) or arsenic (As) is ion-implanted into the semiconductor substrate 71 so as to have an impurity concentration of 1E17 to 1E18 / cm ³ , thereby forming an n-type diffusion layer 73. .
Here, the junction depth between the p-type diffusion layer 71a and the n-type diffusion layer 73 is set to be about 100 nm from the surface of the semiconductor substrate 71 at the end of the process.

次に、半導体基板７１上に、厚さ１５０ｎｍ程度のポリシリコン膜８３と、厚さ２００ｎｍ程度のシリコン窒化膜８４を形成する。 Next, a polysilicon film 83 having a thickness of about 150 nm and a silicon nitride film 84 having a thickness of about 200 nm are formed on the semiconductor substrate 71.

次に、図１８（ｂ）に示すように、ダブルゲート電極５７ａ、５７ｂを残置するように、シリコン窒化膜８４と、ポリシリコン膜８３と、ＳＴＩ３１上のポリシリコン８０をＲＩＥ法によりエッチングする。 Next, as shown in FIG. 18B, the silicon nitride film 84, the polysilicon film 83, and the polysilicon 80 on the STI 31 are etched by RIE so as to leave the double gate electrodes 57a and 57b.

次に、膜厚６ｎｍの後酸化膜を形成し、所望の開口を有するレジストをマスクとして、イオン注入法により、ｎ型拡散層７３中にエクステンションと呼ばれる拡散層を形成する。これにより、第１領域５２にソースが、第３領域５４にドレイン（図示せず）が形成される。 Next, a 6 nm-thick post-oxide film is formed, and a diffusion layer called an extension is formed in the n-type diffusion layer 73 by ion implantation using a resist having a desired opening as a mask. As a result, a source is formed in the first region 52 and a drain (not shown) is formed in the third region 54.

次に、図１８（ｃ）に示すように、半導体基板７１の全面に厚さ３０ｎｍ程度のシリコン窒化膜を形成し、ポリシリコン８３の側壁のシリコン窒化膜を残置してｎ型拡散層７３の表面を露出させる。これにより、ゲート側壁膜３３が形成される。 Next, as shown in FIG. 18C, a silicon nitride film having a thickness of about 30 nm is formed on the entire surface of the semiconductor substrate 71, and the silicon nitride film on the side wall of the polysilicon 83 is left to form the n-type diffusion layer 73. Expose the surface. Thereby, the gate sidewall film 33 is formed.

次に、図１９（ａ）に示すように、ＣＶＤ法によりポリシリコン膜をゲートコンタクトの間のスペースが埋め込まれるように３００ｎｍ程度形成し、ＣＭＰ法によりシリコン窒化膜８４が露出するまで平坦化する。
次に、ＳＴＩ３１上のポリシリコン膜をＲＩＥ法によりエッチングする。これにより、ストラップ３４が形成される。 Next, as shown in FIG. 19A, a polysilicon film is formed to a thickness of about 300 nm by the CVD method so that the space between the gate contacts is buried, and planarized until the silicon nitride film 84 is exposed by the CMP method. .
Next, the polysilicon film on the STI 31 is etched by the RIE method. Thereby, the strap 34 is formed.

次に、図１９（ｂ）に示すように、図７（ｃ）と同様にして、ビットラインコンタクト３５（図示せず）、ビット線２４を形成する。 Next, as shown in FIG. 19B, the bit line contact 35 (not shown) and the bit line 24 are formed in the same manner as in FIG. 7C.

以上説明したように、本実施例では、半導体基板７１にｐ型拡散層７１ａおよびｎ型拡散層７３を形成し、ｎ型拡散層７３をｐ型拡散層７１ａまで掘り下げることにより、半導体基板７１に対して平行な方向に突起状に連接した第１乃至第３領域５２、５３、５４を有する半導体層５５に、横型のダブルゲートトランジスタを形成し、セルトランジスタ５１としている。 As described above, in this embodiment, the p-type diffusion layer 71a and the n-type diffusion layer 73 are formed in the semiconductor substrate 71, and the n-type diffusion layer 73 is dug down to the p-type diffusion layer 71a. On the other hand, a lateral double gate transistor is formed in the semiconductor layer 55 having first to third regions 52, 53, 54 connected in a protruding shape in a direction parallel to the cell transistor 51.

その結果、高価なＳＯＩ基板を用いる必要がないので、基板コストが低減できる利点がある。 As a result, there is no need to use an expensive SOI substrate, and there is an advantage that the substrate cost can be reduced.

本発明の実施例４に係る半導体記憶装置について図２０を用いて説明する。図２０は本実施例の半導体記憶装置を示す斜視図である。本実施例において上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
本実施例が実施例１と異なる点は、セルトランジスタをプレーナ型から縦型のダブルゲートトランジスタとしたことにある。 A semiconductor memory device according to Embodiment 4 of the present invention will be described with reference to FIG. FIG. 20 is a perspective view showing the semiconductor memory device of this embodiment. In the present embodiment, the same components as those in the first embodiment are denoted by the same reference numerals, description thereof will be omitted, and different portions will be described.
The present embodiment is different from the first embodiment in that the cell transistor is changed from a planar type to a vertical type double gate transistor.

即ち、図２０に示すように、本実施例の半導体記憶装置９０は、半導体基板９２に形成されている。
セルトランジスタ９１は、半導体基板９２に対して垂直な方向に第１領域９４と、第１領域９４に積層された第２領域９５と、第２領域９５に積層された第３領域９６とを有する半導体層９７と、第２領域９５の第１の側面と第１の側面と対向する第２の側面上にゲート絶縁膜９８ａ、９８ｂを介して形成されたゲート電極９９ａ、９９ｂとを具備している。 That is, as shown in FIG. 20, the semiconductor memory device 90 of this embodiment is formed on a semiconductor substrate 92.
The cell transistor 91 includes a first region 94 in a direction perpendicular to the semiconductor substrate 92, a second region 95 stacked on the first region 94, and a third region 96 stacked on the second region 95. A semiconductor layer 97; and gate electrodes 99a and 99b formed on the first side surface of the second region 95 and the second side surface opposite to the first side surface through gate insulating films 98a and 98b. Yes.

第１および第３領域９４、９６は不純物濃度が高い、例えば〜５Ｅ１８ａｔｏｍｓ／ｃｍ^３のｎ型シリコン層である。第２領域９５は不純物濃度が低い、例えば〜１Ｅ１８ａｔｏｍｓ／ｃｍ^３のｎ型シリコン層である。 The first and third regions 94 and 96 are n-type silicon layers having a high impurity concentration, for example, up to 5E18 atoms / cm ³ . The second region 95 is an n-type silicon layer having a low impurity concentration, for example, ˜1E18 atoms / cm ³ .

また、ゲート長Ｌｇと直交する方向の第２領域９５の厚さＴｓｉは、ゲート電極９９ａ、９９ｂに負の電源電圧Ｖｃｃを印加したときに、ゲート絶縁膜９８ａ、９８ｂ下の第２領域９５に形成されるＭＯＳキャパシタの空乏層の幅Ｗの２倍より小さくなるように、２×２０ｎｍ＝４０ｎｍに設定されている。 Further, the thickness Tsi of the second region 95 in the direction orthogonal to the gate length Lg corresponds to the second region 95 below the gate insulating films 98a and 98b when the negative power supply voltage Vcc is applied to the gate electrodes 99a and 99b. 2 × 20 nm = 40 nm is set so as to be smaller than twice the width W of the depletion layer of the formed MOS capacitor.

図２１は、半導体記憶装置９０をゲート長Ｌｇ方向に沿って切断し、矢印方向に眺めた断面図である。 FIG. 21 is a cross-sectional view of the semiconductor memory device 90 taken along the gate length Lg direction and viewed in the arrow direction.

図２１に示すように、半導体基板９２の上部にｐ^＋型拡散層９２ａが形成され、ｐ^＋型拡散層９２ａ上に柱状のｎ^＋型拡散層９２ｂ、例えば高濃度砒素（Ａｓ）拡散層が形成され、ｎ^＋型拡散層９２ｂ上に柱状のｎ⁻型拡散層９２ｃが形成されている。 As shown in FIG. 21, a p ⁺ type diffusion layer 92a is formed on a semiconductor substrate 92, and a columnar n ⁺ type diffusion layer 92b, for example, a high concentration arsenic (As) diffusion layer is formed on the p ⁺ type diffusion layer 92a. A columnar n ⁻ type diffusion layer 92c is formed on the n ⁺ type diffusion layer 92b.

セルトランジスタ９１の第１領域９４はｎ^＋型拡散層９２ｂの上端部に形成され、第２および第３領９５、９６は、ｎ⁻型拡散層９２ｃに形成され、基板９２に対して垂直な方向に連接して配置されている。 The first region 94 of the cell transistor 91 is formed at the upper end of the n ⁺ -type diffusion layer 92b, and the second and third regions 95 and 96 are formed in the n ⁻ -type diffusion layer 92c and are perpendicular to the substrate 92. They are connected in the direction.

セルトランジスタ９１の第１領域９４にソース領域が形成され、第３領域９６にドレイン領域が形成されている。第１領域９４の周りには、素子分離のための絶縁分離層９３が形成されている。 A source region is formed in the first region 94 of the cell transistor 91, and a drain region is formed in the third region 96. Around the first region 94, an insulating isolation layer 93 for element isolation is formed.

キャパシタ２１は、柱状のｎ^＋型拡散層９２ｂをストレージノード電極とし、キャパシタ絶縁膜３８を介して、ｎ^＋型拡散層９２ｂの外周を取り囲む導電材１０１をプレー電極とする所謂外堀タイプのトレンチキャパシタである。 The capacitor 21 is a so-called outer trench type trench capacitor in which a columnar n ⁺ -type diffusion layer 92b is used as a storage node electrode, and a conductive material 101 surrounding the outer periphery of the n ⁺ -type diffusion layer 92b is used as a play electrode via a capacitor insulating film 38. It is.

次に、図２２乃至図２５を用いて、半導体記憶装置９０の製造方法について説明する。図２２は半導体記憶装置９０を示す平面図、図２３乃至図２５は半導体記憶装置９０の製造工程を順に示す断面図で、図２２のＡ−Ａ線、Ｂ−Ｂ線に沿って切断し矢印方向から眺めた断面図である。 Next, a method for manufacturing the semiconductor memory device 90 will be described with reference to FIGS. FIG. 22 is a plan view showing the semiconductor memory device 90, and FIGS. 23 to 25 are cross-sectional views sequentially showing the manufacturing steps of the semiconductor memory device 90, which are cut along the AA line and the BB line in FIG. It is sectional drawing seen from the direction.

初めに、図２３（ａ）に示すように、半導体基板９２として、ｐ型シリコン基板を用いる。半導体基板９２の表面に厚さ４ｎｍのシリコン熱酸化膜（図示せず）、厚さ２００ｎｍのシリコン窒化膜１０２を形成する。 First, a p-type silicon substrate is used as the semiconductor substrate 92 as shown in FIG. A silicon thermal oxide film (not shown) having a thickness of 4 nm and a silicon nitride film 102 having a thickness of 200 nm are formed on the surface of the semiconductor substrate 92.

次に、半導体基板９２全面に厚さ１０００ｎｍのＴＥＯＳ膜１０３を形成し、ストレージノードとなる柱状のｎ^＋型拡散層９２ｂが形成される領域を覆うレジスをマスクとして、ＴＥＯＳ膜１０３、シリコン窒化膜１０２を順次エッチングし、半導体基板９２の表面を露出させる。 Next, a TEOS film 103 having a thickness of 1000 nm is formed on the entire surface of the semiconductor substrate 92, and a TEOS film 103, a silicon nitride film are formed using a resist covering a region where a columnar n ⁺ -type diffusion layer 92b to be a storage node is formed. The surface of the semiconductor substrate 92 is exposed by sequentially etching 102.

次に、ＴＥＯＳ膜１０３をマスクとして、半導体基板９２をエッチングし、表面から深さ０．５μｍの溝１０４を形成したところで、エッチングを一時中断する。 Next, the semiconductor substrate 92 is etched using the TEOS film 103 as a mask to form a trench 104 having a depth of 0.5 μm from the surface, and the etching is temporarily interrupted.

次に、図２３（ｂ）に示すように、溝１０４の側壁を含む半導体基板９２全面に、厚さ８ｎｍのシリコン窒化膜１０５を形成し、ＲＩＥ法により溝１０４の側壁のシリコン窒化膜１０５を残置して、シリコン窒化膜１０５をエッチングする。残置されたシリコン窒化膜１０５は、後の気相拡散工程のバリア膜となる。 Next, as shown in FIG. 23B, a silicon nitride film 105 having a thickness of 8 nm is formed on the entire surface of the semiconductor substrate 92 including the sidewall of the trench 104, and the silicon nitride film 105 on the sidewall of the trench 104 is formed by RIE. The silicon nitride film 105 is etched leaving it behind. The remaining silicon nitride film 105 becomes a barrier film in a later vapor phase diffusion process.

次に、再び半導体基板９２のエッチングを開始し、表面から深さ７μｍの溝１０４を形成する。溝１０４には、後の工程で、プレート電極となる導電材１０１が埋め込まれる。 Next, etching of the semiconductor substrate 92 is started again to form a groove 104 having a depth of 7 μm from the surface. A conductive material 101 that becomes a plate electrode is embedded in the groove 104 in a later step.

次に、図２４（ａ）に示すように、ＴＥＯＳ膜１０３を除去した後、溝１０４の底面に加速電圧２０ｋｅＶ、ドース量１Ｅ１４／ｃｍ^２の条件でホウ素（Ｂ）イオンを注入し、ｐ^＋型拡散層９２ａを形成する。 Next, as shown in FIG. 24A, after removing the TEOS film 103, boron (B) ions are implanted into the bottom surface of the trench 104 under the conditions of an acceleration voltage of 20 keV and a dose of 1E14 / cm ² , and p ⁺ A mold diffusion layer 92a is formed.

次に、気相拡散法により、シリコン窒化膜１０５で被覆されていない溝１０４の側壁から半導体基板９２に表面濃度が１Ｅ２０／ｃｍ３以上になるように砒素（Ａｓ）を拡散させ、ストレージノード電極となるｎ^＋型拡散層９２ｂを形成する。
Ａｓはシリコン窒化膜１０５で被覆されている部分へも拡散していくので、ｐ型の半導体基板９２の導電型が反転し、ｎ⁻型拡散層９２ｃが形成される。 Next, arsenic (As) is diffused from the side wall of the trench 104 not covered with the silicon nitride film 105 to the semiconductor substrate 92 by a vapor phase diffusion method so that the surface concentration becomes 1E20 / cm 3 or more. An n ⁺ -type diffusion layer 92b is formed.
As is also diffused into the portion covered with the silicon nitride film 105, the conductivity type of the p-type semiconductor substrate 92 is inverted, and an n ⁻ -type diffusion layer 92c is formed.

次に、半導体基板９２上に厚さ８ｎｍのシリコン窒化膜（図示せず）を形成し、熱酸化してシリコン酸窒化膜（ＮＯ膜）１０６を形成する。ＮＯ膜１０６がキャパシタ絶縁膜３８となる。 Next, a silicon nitride film (not shown) having a thickness of 8 nm is formed on the semiconductor substrate 92 and thermally oxidized to form a silicon oxynitride film (NO film) 106. The NO film 106 becomes the capacitor insulating film 38.

次に、ＮＯ膜１０６上に、厚さ５００ｎｍのアモルファスシリコン膜１０７を形成し、ＣＭＰ法により、半導体基板９２上のシリコン窒化膜１０２が露出するまで平坦化する。アモルファスシリコン膜１０７が、導電材１０１となる。 Next, an amorphous silicon film 107 having a thickness of 500 nm is formed on the NO film 106 and planarized by CMP until the silicon nitride film 102 on the semiconductor substrate 92 is exposed. The amorphous silicon film 107 becomes the conductive material 101.

次に、図２４（ｂ）に示すように、メモリセルとなる領域を覆うレジスト膜マスクとして半導体基板９２の表面より、０．３μｍの深さまでエッチングする。このとき、素子領域の幅は最終で４０ｎｍ以下になるような幅に設定する。 Next, as shown in FIG. 24B, etching is performed to a depth of 0.3 μm from the surface of the semiconductor substrate 92 as a resist film mask covering a region to be a memory cell. At this time, the width of the element region is set so as to be 40 nm or less in the end.

次に、図２４（ｃ）に示すように、ゲート絶縁膜９８ａ、９８ｂとなる厚さ６ｎｍの熱酸化膜１０８を形成する。 Next, as shown in FIG. 24C, a 6 nm thick thermal oxide film 108 to be the gate insulating films 98a and 98b is formed.

次に、ゲート電極９９ａ、９９ｂと成るアモルファスシリコン膜１０９を形成し、ＣＭＰ法によりシリコン窒化膜１０２が露出するまで平坦化した後、再度厚さ１５０ｎｍのアモルファスシリコン膜１１０を形成する。 Next, an amorphous silicon film 109 to be the gate electrodes 99a and 99b is formed, planarized until the silicon nitride film 102 is exposed by CMP, and then an amorphous silicon film 110 having a thickness of 150 nm is formed again.

次に、図２５（ａ）に示すように、ゲート電極ゲート電極９９ａ、９９ｂに対応するレジストパターン（図示せず）をマスクとして、アモルファスシリコン膜１１０、１０９をエッチングして、半導体基板９２の表面を露出させる。 Next, as shown in FIG. 25A, the amorphous silicon films 110 and 109 are etched using a resist pattern (not shown) corresponding to the gate electrode gate electrodes 99a and 99b as a mask, so that the surface of the semiconductor substrate 92 To expose.

次に、図２５（ｂ）に示すように、シリコン窒化膜１０２をマスクとして、ゲート電極となるアモルファスシリコン膜１０９を深さ５０ｎｍまでリセスエッチングする。
リセスエッチングにより、アモルファスシリコン膜１０９より飛び出した部分が、第３領域９６となる。 Next, as shown in FIG. 25B, using the silicon nitride film 102 as a mask, the amorphous silicon film 109 to be the gate electrode is recess-etched to a depth of 50 nm.
A portion protruding from the amorphous silicon film 109 by the recess etching becomes a third region 96.

次に、シリコン窒化膜１０２を燐酸系のエッチング液を用いてエッチングし、半導体基板９２全面に厚さ３０ｎｍのシリコン窒化膜１１１を形成する。シリコン窒化膜１１１が、ゲート電極９９ａ、９９ｂの保護膜となる。 Next, the silicon nitride film 102 is etched using a phosphoric acid-based etchant to form a silicon nitride film 111 having a thickness of 30 nm on the entire surface of the semiconductor substrate 92. The silicon nitride film 111 serves as a protective film for the gate electrodes 99a and 99b.

次に、図２５（ｃ）に示すように、図７（ｃ）と同様にして、ビットラインコンタクト３５（図示せず）、ビット線２４を形成する。 Next, as shown in FIG. 25C, the bit line contact 35 (not shown) and the bit line 24 are formed in the same manner as in FIG. 7C.

以上説明したように、本実施例では、半導体基板９２に対して垂直な方向に第１乃至第３領域９４、９５、９６が積層された半導体層９７に、第１領域９４をソースとし、第２領域９５をチャネルとし、第３領域９６をドレインとして、冶金学的なｐｎ接合を有しないｎ^＋ｎ⁻ｎ^＋構造の縦型のダブルゲートトランジスタを形成している。 As described above, in this embodiment, the first region 94 is used as the source in the semiconductor layer 97 in which the first to third regions 94, 95, and 96 are stacked in the direction perpendicular to the semiconductor substrate 92. Using the second region 95 as a channel and the third region 96 as a drain, a vertical double-gate transistor having an n ⁺ n ⁻ n ⁺ structure having no metallurgical pn junction is formed.

そして、電源電圧Ｖｃｃを印加したときに、第２領域９５が完全にデプレッションするように、第２領域９５の幅を４０ｎｍ以下に設定している。 The width of the second region 95 is set to 40 nm or less so that the second region 95 is fully depressed when the power supply voltage Vcc is applied.

その結果、半導体層９７の膜厚が、ＭＯＳキャパシタの空乏層の幅Ｗに律速されずに自由に設定できる利点がある。 As a result, there is an advantage that the thickness of the semiconductor layer 97 can be freely set without being controlled by the width W of the depletion layer of the MOS capacitor.

また、セルトランジスタ９１とキャパシタ２１が上下に配置されているので、メモリセルサイズを小さくできる利点がある。 In addition, since the cell transistor 91 and the capacitor 21 are arranged vertically, there is an advantage that the memory cell size can be reduced.

ここでは、基板として半導体基板９２を用いた場合について説明したが、支持基板１２と、絶縁膜１３を有する基板１４を用い、基板１４上に形成された半導体層３０にセルトランジスタ９１を形成しても構わない。 Although the case where the semiconductor substrate 92 is used as the substrate has been described here, the cell transistor 91 is formed in the semiconductor layer 30 formed on the substrate 14 using the support substrate 12 and the substrate 14 having the insulating film 13. It doesn't matter.

本発明の実施例１に係る半導体記憶装置を示す斜視図。1 is a perspective view showing a semiconductor memory device according to Embodiment 1 of the present invention. 本発明の実施例１に係る第２領域の不純物濃度と空乏層の幅の関係を示す図。The figure which shows the relationship between the impurity concentration of the 2nd area | region which concerns on Example 1 of this invention, and the width | variety of a depletion layer. 本発明の実施例１に係る半導体記憶装置の構造を示す断面図。1 is a cross-sectional view showing a structure of a semiconductor memory device according to Embodiment 1 of the present invention. 本発明の実施例１に係る半導体記憶装置を示す平面図。1 is a plan view showing a semiconductor memory device according to Embodiment 1 of the present invention. 本発明の実施例１に係る半導体記憶装置の製造工程を順に示す断面図。Sectional drawing which shows the manufacturing process of the semiconductor memory device based on Example 1 of this invention in order. 本発明の実施例１に係る半導体記憶装置の製造工程を順に示す断面図。Sectional drawing which shows the manufacturing process of the semiconductor memory device based on Example 1 of this invention in order. 本発明の実施例１に係る半導体記憶装置の製造工程を順に示す断面図。Sectional drawing which shows the manufacturing process of the semiconductor memory device based on Example 1 of this invention in order. 本発明の実施例２に係る半導体記憶装置を示す斜視図。FIG. 6 is a perspective view showing a semiconductor memory device according to Example 2 of the invention. 本発明の実施例２に係る半導体記憶装置の構造を示す断面図。Sectional drawing which shows the structure of the semiconductor memory device based on Example 2 of this invention. 本発明の実施例２に係る半導体記憶装置の製造工程を順に示す断面図。Sectional drawing which shows the manufacturing process of the semiconductor memory device based on Example 2 of this invention in order. 本発明の実施例２に係る半導体記憶装置の製造工程を順に示す断面図。Sectional drawing which shows the manufacturing process of the semiconductor memory device based on Example 2 of this invention in order. 本発明の実施例２に係る半導体記憶装置の製造工程を順に示す断面図。Sectional drawing which shows the manufacturing process of the semiconductor memory device based on Example 2 of this invention in order. 本発明の実施例３に係る半導体記憶装置を示す斜視図。FIG. 9 is a perspective view showing a semiconductor memory device according to Example 3 of the invention. 本発明の実施例３に係る半導体記憶装置の構造を示す断面図。Sectional drawing which shows the structure of the semiconductor memory device based on Example 3 of this invention. 本発明の実施例３に係る半導体記憶装置を示す断面図。Sectional drawing which shows the semiconductor memory device based on Example 3 of this invention. 本発明の実施例３に係る半導体記憶装置を示す断面図。Sectional drawing which shows the semiconductor memory device based on Example 3 of this invention. 本発明の実施例３に係る半導体記憶装置の製造工程を順に示す断面図。Sectional drawing which shows the manufacturing process of the semiconductor memory device based on Example 3 of this invention in order. 本発明の実施例３に係る半導体記憶装置の製造工程を順に示す断面図。Sectional drawing which shows the manufacturing process of the semiconductor memory device based on Example 3 of this invention in order. 本発明の実施例３に係る半導体記憶装置の製造工程を順に示す断面図。Sectional drawing which shows the manufacturing process of the semiconductor memory device based on Example 3 of this invention in order. 本発明の実施例４に係る半導体記憶装置を示す斜視図。FIG. 9 is a perspective view showing a semiconductor memory device according to Example 4 of the invention. 本発明の実施例４に係る半導体記憶装置の構造を示す断面図。Sectional drawing which shows the structure of the semiconductor memory device based on Example 4 of this invention. 本発明の実施例４に係る半導体記憶装置を示す平面図。FIG. 6 is a plan view showing a semiconductor memory device according to a fourth embodiment of the invention. 本発明の実施例４に係る半導体記憶装置の製造工程を順に示す断面図。Sectional drawing which shows the manufacturing process of the semiconductor memory device based on Example 4 of this invention in order. 本発明の実施例４に係る半導体記憶装置の製造工程を順に示す断面図。Sectional drawing which shows the manufacturing process of the semiconductor memory device based on Example 4 of this invention in order. 本発明の実施例４に係る半導体記憶装置の製造工程を順に示す断面図。Sectional drawing which shows the manufacturing process of the semiconductor memory device based on Example 4 of this invention in order.

Explanation of symbols

１０、５０、７０、９０半導体記憶装置
１１、５１、９１セルトランジスタ
１２支持基板
１３、５８絶縁膜
１４基板
１５、５２、９４第１領域（ソース）
１６、５３、９５第２領域（チャネル）
１７、５４、９６第３領域（ドレイン）
１８、５５、９７半導体層
１９、５６ａ、５６ｂ、９８ａ、９８ｂゲート絶縁膜
２０、５７ａ、５７ｂ、９９ａ、９９ｂゲート電極
２１、７４キャパシタ
２２共通配線
２３ワード線
２４ビット線
３０シリコン層
３１ＳＴＩ
３２、４０、４３、８１、８４、１０２、１０５、１１１シリコン窒化膜
３３ゲート側壁膜
３４ストラップ
３５ビット線コンタクト
３６層間絶縁膜
３７、７７トレンチ
３８ａ不純物拡散層
３８ｂ、７６ａキャパシタ絶縁膜
３８ｃ、７６ｂ導電材
４１、８２、１０３ＴＥＯＳ膜
４２開口
４４キャップ酸化膜
４５、７８シリコン酸化膜
５７、８０、８３ポリシリコン膜
６０、６１、１０７、１０９、１１０アモルファスシリコン膜
７１、９２半導体基板
７１ａ、９２ａｐ型拡散層
７２、９３絶縁分離層
７３ｎ型拡散層
７５カラー酸化膜
７９、１０８シリコン熱酸化膜
９２ｂｎ^＋型拡散層（ストレージノード電極）
９２ｃｎ⁻型拡散層
１０１導電材（プレート電極）
１０４溝 10, 50, 70, 90 Semiconductor memory device 11, 51, 91 Cell transistor 12 Support substrate 13, 58 Insulating film 14 Substrate 15, 52, 94 First region (source)
16, 53, 95 Second region (channel)
17, 54, 96 Third region (drain)
18, 55, 97 Semiconductor layer 19, 56a, 56b, 98a, 98b Gate insulating film 20, 57a, 57b, 99a, 99b Gate electrode 21, 74 Capacitor 22 Common wiring 23 Word line 24 Bit line 30 Silicon layer 31 STI
32, 40, 43, 81, 84, 102, 105, 111 Silicon nitride film 33 Gate sidewall film 34 Strap 35 Bit line contact 36 Interlayer insulating film 37, 77 Trench 38a Impurity diffusion layer 38b, 76a Capacitor insulating film 38c, 76b Conductive Materials 41, 82, 103 TEOS film 42 Opening 44 Cap oxide films 45, 78 Silicon oxide films 57, 80, 83 Polysilicon films 60, 61, 107, 109, 110 Amorphous silicon films 71, 92 Semiconductor substrates 71a, 92a p-type Diffusion layers 72 and 93 Insulating isolation layer 73 N-type diffusion layer 75 Color oxide film 79 and 108 Silicon thermal oxide film 92b n ⁺ -type diffusion layer (storage node electrode)
92c n ⁻ type diffusion layer 101 conductive material (plate electrode)
104 groove

Claims

A semiconductor layer formed on the substrate and having a first region, a second region connected to the first region, and a third region connected to the second region, and a gate insulation in the second region of the semiconductor layer A gate electrode formed through the film and formed in the first and third regions of the semiconductor layer so as to sandwich the gate electrode in the gate length direction, and the carrier concentration is the second region of the semiconductor layer A cell transistor having a source and drain that are higher and have the same conductivity type as the semiconductor layer;
A capacitor having one end connected to the source and the other end connected to a common wiring;
Comprising
When a power supply voltage is applied to the gate electrode, the width W (μm) of the depletion layer of the MOS capacitor formed in the second region under the gate insulating film is
W = √ (2εφ / qNa) (where ε: semiconductor dielectric constant (F / m), φ: semiconductor Fermi potential, q: electron charge (C), Na: second region impurity concentration (atoms / cm ³ ))
A semiconductor memory device, wherein a thickness Tsi (μm) of the second region in a direction orthogonal to the gate length is smaller than a width W of the depletion layer.

The substrate has a support substrate and an insulating film formed on the main surface of the support substrate,
The first to third regions are arranged in a flat plate shape in a direction parallel to the substrate,
The gate electrode is formed on the second region via the gate insulating film;
A thickness Tsi of the second region between the insulating film and the gate insulating film is greater than 0 nm and less than or equal to 20 nm;
2. The capacitor according to claim 1, wherein the capacitor includes an insulating film formed inside a trench formed in the support substrate through the insulating film, and a conductive material filling the trench. Semiconductor memory device.

The substrate has a support substrate and an insulating film formed on the main surface of the support substrate,
The first to third regions are arranged in a protruding manner in a direction parallel to the substrate;
The gate electrode is formed on the first side surface of the second region and the second side surface facing the first side surface through the gate insulating film;
A thickness Tsi of the second region between the first side surface and the second side surface is greater than 0 nm and not greater than 40 nm;
2. The capacitor according to claim 1, wherein the capacitor includes an insulating film formed inside a trench formed in the support substrate through the insulating film, and a conductive material filling the trench. Semiconductor memory device.

The substrate is a semiconductor substrate;
The first to third regions are arranged in a projecting manner in a parallel direction by digging down the substrate,
4. The semiconductor memory device according to claim 3, wherein an insulating isolation layer is formed so as to surround the first to third regions.

The substrate is a semiconductor substrate;
The first to third regions are stacked in a vertical direction by digging down the substrate,
The gate electrode is formed on the first side surface of the second region and the second side surface facing the first side surface through the gate insulating film;
A thickness Tsi of the second region between the first side surface and the second side surface is greater than 0 nm and not greater than 40 nm;
The semiconductor memory device according to claim 1, wherein the capacitor includes an insulating film formed inside a trench formed in the substrate, and a conductive material filling the trench.