JP2008306332A - Semiconductor switch circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor switch circuit achieving a high isolation characteristic without degrading an insertion loss characteristic, handling power characteristic and distortion characteristic required for the semiconductor switch circuit. <P>SOLUTION: The device includes a first switch element constituted by a plurality of field effect transistors series-connected between two input/output terminals and a second switch element constituted by a plurality of field effect transistors series-connected between one of the input/output terminals and ground. A third switch element constituted by a single field effect transistor is disposed between a contact between the first and second switch elements and the second input/output terminal. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は携帯電話機等の移動体通信機器や高周波機器の高周波信号の切り替えを行う半導体スイッチ回路に関し、特に挿入損失特性、ハンドリングパワー特性、歪特性を損なうことなく、アイソレーション特性の向上を図った半導体スイッチ回路に関する。   The present invention relates to a semiconductor switch circuit that switches a high-frequency signal of a mobile communication device such as a mobile phone or a high-frequency device, and in particular, improves isolation characteristics without impairing insertion loss characteristics, handling power characteristics, and distortion characteristics. The present invention relates to a semiconductor switch circuit.

高周波信号を扱う携帯電話機や移動体無線通信用装置などでは、高周波信号の切り替えを行うために、ＧａＡｓ等の化合物半導体で形成したＭＥＳＦＥＴやＨＥＭＴ等の電界効果トランジスタを用いた半導体スイッチ回路が使用されている。半導体スイッチ回路に要求される電気的特性としては、挿入損失特性、アイソレーション特性、ハンドリングパワー特性、歪特性などがあげられる。このような半導体スイッチ回路としては、例えば、特許文献１等に開示されたものがある。   In cellular phones and mobile radio communication devices that handle high-frequency signals, semiconductor switch circuits that use field-effect transistors such as MESFETs and HEMTs made of compound semiconductors such as GaAs are used to switch high-frequency signals. ing. The electrical characteristics required for the semiconductor switch circuit include insertion loss characteristics, isolation characteristics, handling power characteristics, distortion characteristics, and the like. An example of such a semiconductor switch circuit is disclosed in Patent Document 1 and the like.

この種の半導体スイッチ回路の従来例を図５に示す。図５に示す半導体スイッチ回路は、第１の入出力端子１０１と第２の入出力端子１０２との間に、直列接続された第１の電界効果トランジスタ１０３及び第２の電界効果トランジスタ１０４からなる第１のスイッチ素子１１と、第２の入出力端子１０２と接地との間に、直列接続された第３の電界効果トランジスタ１０５及び第４の電界効果トランジスタ１０６からなる第２のスイッチ素子１２から構成されている。   A conventional example of this type of semiconductor switch circuit is shown in FIG. The semiconductor switch circuit shown in FIG. 5 includes a first field effect transistor 103 and a second field effect transistor 104 connected in series between a first input / output terminal 101 and a second input / output terminal 102. From the first switch element 11 and the second switch element 12 including the third field effect transistor 105 and the fourth field effect transistor 106 connected in series between the second input / output terminal 102 and the ground. It is configured.

例えば、第１の制御端子１０７に第１及び第２の電界効果トランジスタ１０３、１０４のピンチオフ電圧よりも高い制御電圧を、それぞれ抵抗Ｒ１及びＲ２を介して印加し、第１及び第２の電界効果トランジスタ１０３、１０４のドレイン・ソース間を低インピーダンスとする一方、第２の制御端子１０８に、第３及び第４の電界効果トランジスタ１０５、１０６のピンチオフ電圧よりも低い制御電圧を、それぞれ抵抗Ｒ３及びＲ４を介して印加し、第３及び第４の電界効果トランジスタ１０５、１０６のドレイン・ソース間を高インピーダンスとする。その結果、第１の入出力端子１０１と第２の入出力端子１０２間を導通状態（以下、「半導体スイッチ回路がオン状態」という）とすることができる。   For example, a control voltage higher than the pinch-off voltage of the first and second field effect transistors 103 and 104 is applied to the first control terminal 107 via the resistors R1 and R2, respectively, and the first and second field effects are applied. While the impedance between the drain and the source of the transistors 103 and 104 is set to a low impedance, a control voltage lower than the pinch-off voltage of the third and fourth field effect transistors 105 and 106 is applied to the second control terminal 108 and the resistors R3 and R3, respectively. The voltage is applied via R4 so that the drain and source of the third and fourth field effect transistors 105 and 106 have high impedance. As a result, the first input / output terminal 101 and the second input / output terminal 102 can be in a conductive state (hereinafter referred to as “the semiconductor switch circuit is in an on state”).

また、第１の制御端子１０７に第１及び第２の電界効果トランジスタ１０３、１０４のピンチオフ電圧よりも低い制御電圧を印加し、第１及び第２の電界効果トランジスタ１０３、１０４のドレイン・ソース間を高インピーダンスとする一方、第２の制御端子１０８に、第３及び第４の電界効果トランジスタ１０５、１０６のピンチオフ電圧よりも高い制御電圧を印加し、第３及び第４の電界効果トランジスタ１０５、１０６のドレイン・ソース間を低インピーダンスとする。その結果、第１の入出力端子１０１と第２の入出力端子１０２間を非導通状態（以下、「半導体スイッチ回路がオフ状態」という）とすることができる。   Also, a control voltage lower than the pinch-off voltage of the first and second field effect transistors 103 and 104 is applied to the first control terminal 107, and the drain-source between the first and second field effect transistors 103 and 104 is applied. , A control voltage higher than the pinch-off voltage of the third and fourth field effect transistors 105, 106 is applied to the second control terminal 108, and the third and fourth field effect transistors 105, The impedance between the drain and the source 106 is set to a low impedance. As a result, the first input / output terminal 101 and the second input / output terminal 102 can be in a non-conductive state (hereinafter referred to as “semiconductor switch circuit is in an off state”).

このような構成の半導体スイッチ回路では、半導体スイッチ回路がオフ状態のとき、第１の入出力端子１０１から高周波信号が入力すると、第３及び第４の電界効果トランジスタ１０５、１０６がオン状態であるため、第１及び第２の電界効果トランジスタ１０３、１０４で遮断しきれず漏洩した電力が接地電位に流れる構成となっている。その結果、第１の入出力端子１０１と第２の入出力端子１０２との間で、高いアイソレーションが確保されている。   In the semiconductor switch circuit having such a configuration, when a high-frequency signal is input from the first input / output terminal 101 when the semiconductor switch circuit is in an off state, the third and fourth field effect transistors 105 and 106 are in an on state. For this reason, the first and second field effect transistors 103 and 104 are not cut off and the leaked power flows to the ground potential. As a result, high isolation is ensured between the first input / output terminal 101 and the second input / output terminal 102.

ところで、このような半導体スイッチ回路において扱うことのできる最大電力は、一般に式１により表すことができる。
Ｐｍａｘ＝２｛ｎ（Ｖｐ−Ｖｇｓ(off)）｝2／Ｚｏ （式１）
ここで、ｎはスイッチ素子を構成する直列に接続される電界効果トランジスタの数（段数）、Ｖｐは電界効果トランジスタのピンチオフ電圧、Ｖｇｓ(off)はオフ状態の電界効果トランジスタのゲートに印加されるバイアス電圧、Ｚｏは系の特性インピーダンスである。 Incidentally, the maximum power that can be handled in such a semiconductor switch circuit can be generally expressed by Equation 1.
Pmax = 2 {n (Vp−Vgs (off) )} 2 / Zo (Formula 1)
Here, n is the number (number of stages) of field effect transistors connected in series constituting the switch element, Vp is the pinch-off voltage of the field effect transistor, and Vgs (off) is applied to the gate of the field effect transistor in the off state. Bias voltage, Zo, is the characteristic impedance of the system.

上記式１によれば、半導体スイッチ回路において扱うことのできる最大電力（ハンドリングパワー）を大きくするためには、（１）直列に接続される電界効果トランジスタの数（段数）を増やす、（２）ピンチオフ電圧Ｖｐの浅い電界効果トランジスタを用いる、（３）バイアス電圧を大きくする、とすれば良いことが理解できる。   According to the above formula 1, in order to increase the maximum power (handling power) that can be handled in the semiconductor switch circuit, (1) increase the number (number of stages) of field effect transistors connected in series, (2) It can be understood that a field effect transistor having a shallow pinch-off voltage Vp is used, and (3) the bias voltage is increased.

しかしながら現実的には、電界効果トランジスタのピンチオフ電圧Ｖｐは製造工程で使用するプロセスにより決まり、大きく変化させることは難しい。またバイアス電圧についても、携帯電話機での使用を想定すると、通常３Ｖ程度の電池駆動となり、バイアス電圧を大きくすることは難しい。そのため、直列に接続する電界効果トランジスタの段数ｎを増やして半導体スイッチ回路のハンドリングパワー特性の向上を図るのが一般的である。   However, in reality, the pinch-off voltage Vp of the field effect transistor is determined by the process used in the manufacturing process and is difficult to change greatly. As for the bias voltage, if it is assumed to be used in a mobile phone, the battery is normally driven at about 3 V, and it is difficult to increase the bias voltage. Therefore, it is common to increase the handling power characteristic of the semiconductor switch circuit by increasing the number n of field effect transistors connected in series.

一方、携帯電話機や移動体無線装置の多バンド化、多モード化が進んでいる。例えばＧＳＭ（Global System for Mobile Communications）とＵＭＴＳ（Universal Mobile Telecommunications system）のマルチモード端末機では、ＧＳＭの送信周波数とＵＭＴＳの周波数帯域の一部が共有化され、半導体スイッチ回路を用いて使用バンドや使用モードを切り換えて使用されている。
特開２００２−１６４７７２号公報 On the other hand, mobile phones and mobile wireless devices are becoming multiband and multimode. For example, in a GSM (Global System for Mobile Communications) and UMTS (Universal Mobile Telecommunications system) multimode terminal, the GSM transmission frequency and a part of the UMTS frequency band are shared, and a semiconductor switch circuit is used to The usage mode is switched.
Japanese Patent Laid-Open No. 2002-164772

多バンド化、多モード化が進んだ携帯電話機等、例えばＧＳＭとＵＭＴＳのマルチモード端末機に使用される半導体スイッチ回路では、そのアイソレーション特性が悪いと、ＧＳＭ送信時にＵＭＴＳ用端子にＧＳＭの漏洩電力が入力し、ＵＭＴＳ端子に接続される外部回路が破壊される可能性があるという問題点があった。また、周波数帯域が異なる場合においても、同様に半導体スイッチ回路に接続される外部回路が破壊される可能性がある。本発明は、半導体スイッチ回路に要求される挿入損失特性、ハンドリングパワー特性、歪み特性を損なわず、高いアイソレーション特性を実現することができる半導体スイッチ回路を提供することを目的とする。   In a semiconductor switch circuit used for a multimode terminal such as a GSM and UMTS, such as a cellular phone that has become multiband or multimode, if the isolation characteristics are poor, GSM leaks to the UMTS terminal during GSM transmission. There is a problem in that power may be input and an external circuit connected to the UMTS terminal may be destroyed. Further, even when the frequency bands are different, an external circuit connected to the semiconductor switch circuit may be destroyed in the same manner. An object of the present invention is to provide a semiconductor switch circuit that can realize high isolation characteristics without impairing insertion loss characteristics, handling power characteristics, and distortion characteristics required for the semiconductor switch circuits.

上記目的を達成するため、請求項１に係る発明は、第１の入出力端子と第２の入出力端子との間に、直列接続した複数の電界効果トランジスタで構成される第１のスイッチ素子と、前記第２の入出力端子と接地との間に、直列接続した複数の電界効果トランジスタで構成される第２のスイッチ素子とを具備する半導体スイッチ回路において、前記第１のスイッチ素子と前記第２のスイッチ素子の接続点と前記第２の入出力端子との間に、１つの電界効果トランジスタで構成される第３のスイッチ素子を具備することを特徴とする。   In order to achieve the above object, the invention according to claim 1 is a first switching element comprising a plurality of field effect transistors connected in series between a first input / output terminal and a second input / output terminal. And a second switch element composed of a plurality of field effect transistors connected in series between the second input / output terminal and the ground, wherein the first switch element and the second switch element are A third switch element including one field effect transistor is provided between a connection point of the second switch element and the second input / output terminal.

請求項２に係る発明は、少なくとも１つの共通入出力端子と２以上の個別入出力端子との間に、それぞれ直列接続した複数の電界効果トランジスタで構成される第１のスイッチ素子と、前記個別入出力端子と接地との間に、直列接続した複数の電界効果トランジスタで構成される第２のスイッチ素子とを具備する半導体スイッチ回路において、前記第１のスイッチ素子と前記第２のスイッチ素子の接続点と前記個別入出力端子との間に、１つの電界効果トランジスタで構成される第３のスイッチ素子を具備することを特徴とする。   According to a second aspect of the present invention, there is provided a first switch element including a plurality of field effect transistors connected in series between at least one common input / output terminal and two or more individual input / output terminals, and the individual switch In a semiconductor switch circuit comprising a second switch element composed of a plurality of field effect transistors connected in series between an input / output terminal and a ground, the first switch element and the second switch element A third switch element constituted by one field effect transistor is provided between the connection point and the individual input / output terminal.

請求項３に係る発明は、請求項１又は２いずれか記載の半導体スイッチ回路において、前記第３のスイッチ素子を構成する前記電界効果トランジスタのゲート幅は、前記第１のスイッチ素子を構成する前記電界効果トランジスタのゲート幅と等しいことを特徴とする。   According to a third aspect of the present invention, in the semiconductor switch circuit according to the first or second aspect, the gate width of the field effect transistor constituting the third switch element is the first switch element. It is characterized by being equal to the gate width of the field effect transistor.

本発明によれば、半導体スイッチ回路に要求される挿入損失特性、ハンドリングパワー特性、歪特性を劣化させることなく、アイソレーション特性を向上できる利点がある。また、アイソレーション特性を向上させるため、１つの電界効果トランジスタを追加するのみで良いので、チップサイズを大幅に増加させることなく実現できるという利点もある。   According to the present invention, there is an advantage that isolation characteristics can be improved without deteriorating insertion loss characteristics, handling power characteristics, and distortion characteristics required for a semiconductor switch circuit. In addition, since only one field effect transistor needs to be added to improve the isolation characteristic, there is an advantage that it can be realized without greatly increasing the chip size.

本発明の半導体スイッチ素子は、２つの入出力端子間に接続した第１のスイッチ素子と、一方の入出力端子と接地との間に接続した第２のスイッチ素子と、第１のスイッチ素子と第２のスイッチ素子の接続点と入出力端子との間に第３のスイッチ素子を接続した構成としている。そして第３のスイッチ素子を１つの電界効果トランジスタで構成している。   The semiconductor switch element of the present invention includes a first switch element connected between two input / output terminals, a second switch element connected between one input / output terminal and ground, and a first switch element, The third switch element is connected between the connection point of the second switch element and the input / output terminal. The third switch element is composed of one field effect transistor.

本発明の構成によれば、第３のスイッチ素子を追加したことによりアイソレーション特性を向上させることができる。一方挿入損失特性は、１つの電界効果トランジスタの挿入損失が付加されるのみで、大きく増加することはない。また付加した第３のスイッチ素子は、ハンドリングパワー特性、歪み特性の変動に寄与しないので、これらの特性を損なうこともない。以下、本発明の半導体スイッチ回路について、詳細に説明する。   According to the configuration of the present invention, the isolation characteristic can be improved by adding the third switch element. On the other hand, the insertion loss characteristic is only increased by the insertion loss of one field effect transistor and does not increase greatly. Further, since the added third switching element does not contribute to fluctuations in handling power characteristics and distortion characteristics, these characteristics are not impaired. Hereinafter, the semiconductor switch circuit of the present invention will be described in detail.

図１は本発明の第１の実施例の説明図である。図１に示す本発明の半導体スイッチ回路は、第１の入出力端子１０１と第２の入出力端子１０２との間に、直列接続された第１の電界効果トランジスタ１０３及び第２の電界効果トランジスタ１０４からなる第１のスイッチ素子１１と、第５の電界効果トランジスタ１０９からなる第３のスイッチ素子１３と、第１のスイッチ素子１１と第３のスイッチ素子１３の接続点と、接地との間に、直列接続された第３の電界効果トランジスタ１０５及び第４の電界効果トランジスタ１０６からなる第２のスイッチ素子１２から構成されている。   FIG. 1 is an explanatory diagram of a first embodiment of the present invention. The semiconductor switch circuit of the present invention shown in FIG. 1 includes a first field effect transistor 103 and a second field effect transistor connected in series between a first input / output terminal 101 and a second input / output terminal 102. 104 between the first switch element 11 composed of 104, the third switch element 13 composed of the fifth field effect transistor 109, the connection point of the first switch element 11 and the third switch element 13, and the ground. The second switch element 12 includes a third field effect transistor 105 and a fourth field effect transistor 106 connected in series.

ここで第５の電界効果トランジスタ１０９は、以下の条件を考慮し、そのゲート幅が設定される。まず、第５の電界効果トランジスタ１０９のゲート幅を、第１の電界効果トランジスタ１０３及び第２の電界効果トランジスタ１０４の１つ当たりのゲート幅より狭くすると、挿入損失特性と歪み特性が劣化する。従って、半導体スイッチ回路の使用条件に応じて、許容できる範囲で、ゲート幅の下限を設定する。一方、第５の電界効果トランジスタ１０９のゲート幅を、第１の電界効果トランジスタ１０３及び第２の電界効果トランジスタ１０４の１つ当たりのゲート幅より広くすると、アイソレーション特性改善の効果が低下する。従って、半導体スイッチ回路の使用条件に応じて、許容できる範囲で、ゲート幅の上限を設定する。   Here, the gate width of the fifth field effect transistor 109 is set in consideration of the following conditions. First, when the gate width of the fifth field effect transistor 109 is made narrower than the gate width per one of the first field effect transistor 103 and the second field effect transistor 104, the insertion loss characteristic and the distortion characteristic deteriorate. Therefore, the lower limit of the gate width is set within an allowable range according to the use conditions of the semiconductor switch circuit. On the other hand, if the gate width of the fifth field effect transistor 109 is larger than the gate width of each of the first field effect transistor 103 and the second field effect transistor 104, the effect of improving the isolation characteristics is reduced. Therefore, the upper limit of the gate width is set within an allowable range according to the use conditions of the semiconductor switch circuit.

通常の半導体スイッチ回路では、挿入損失の劣化量は０．０５ｄＢ以下とするのが好ましい。またアイソレーション特性は３５ｄＢ程度確保する必要があるので、第５の電界効果トランジスタ１０９のゲート幅は、第１の電界効果トランジスタ１０３及び第２の電界効果トランジスタ１０４のゲート幅と等しくするのが好適である。   In a normal semiconductor switch circuit, it is preferable that the deterioration amount of the insertion loss is 0.05 dB or less. Further, since it is necessary to secure an isolation characteristic of about 35 dB, it is preferable that the gate width of the fifth field effect transistor 109 is equal to the gate widths of the first field effect transistor 103 and the second field effect transistor 104. It is.

次に、本発明の半導体スイッチ回路の動作について説明する。第１の制御端子１０７に第１及び第２の電界効果トランジスタ１０３、１０４のピンチオフ電圧よりも高い制御電圧を、それぞれ抵抗Ｒ１１、Ｒ１２を介して印加し、第１及び第２の電界効果トランジスタ１０３、１０４のドレイン・ソース間を低インピーダンスとする一方、第２の制御端子１０８に、第３及び第４の電界効果トランジスタ１０５、１０６のピンチオフ電圧よりも低い制御電圧を、それぞれ抵抗Ｒ１３及びＲ１４を介して印加し、第３及び第４の電界効果トランジスタ１０５、１０６のドレイン・ソース間を高インピーダンスとする。同時に第３の制御端子１１０に、第５の電界効果トランジスタ１０９のピンチオフ電圧よりも高い制御電圧を抵抗Ｒ１５を介して印加する。その結果、半導体スイッチ回路をオン状態とすることができる。   Next, the operation of the semiconductor switch circuit of the present invention will be described. A control voltage higher than the pinch-off voltage of the first and second field effect transistors 103 and 104 is applied to the first control terminal 107 via the resistors R11 and R12, respectively, and the first and second field effect transistors 103 are applied. , 104 has a low impedance between the drain and the source, while a control voltage lower than the pinch-off voltage of the third and fourth field effect transistors 105 and 106 is applied to the second control terminal 108, and resistors R13 and R14 are respectively provided. Between the drain and the source of the third and fourth field effect transistors 105 and 106 to provide high impedance. At the same time, a control voltage higher than the pinch-off voltage of the fifth field effect transistor 109 is applied to the third control terminal 110 via the resistor R15. As a result, the semiconductor switch circuit can be turned on.

また、第１の制御端子１０７に第１及び第２の電界効果トランジスタ１０３、１０４のピンチオフ電圧よりも低い制御電圧を、それぞれ抵抗Ｒ１１、Ｒ１２を介して印加し、第１及び第２の電界効果トランジスタ１０３、１０４のドレイン・ソース間を高インピーダンスとする一方、第２の制御端子１０８には、第３及び第４の電界効果トランジスタ１０５、１０６のピンチオフ電圧よりも高い制御電圧を、それぞれ抵抗Ｒ１３及びＲ１４を介して印加し、第３及び第４の電界効果トランジスタ１０５、１０６のドレイン・ソース間を低インピーダンスとする。同時に第３の制御端子１１０に、第５の電界効果トランジスタ１０９のピンチオフ電圧よりも低い制御電圧を抵抗Ｒ１５を介して印加する。その結果、半導体スイッチ回路をオフ状態とすることができる。   A control voltage lower than the pinch-off voltage of the first and second field effect transistors 103 and 104 is applied to the first control terminal 107 via the resistors R11 and R12, respectively, and the first and second field effects are applied. While the drain and source of the transistors 103 and 104 have high impedance, the second control terminal 108 is supplied with a control voltage higher than the pinch-off voltage of the third and fourth field effect transistors 105 and 106, respectively, by the resistor R13. And R14 to make the impedance between the drain and source of the third and fourth field effect transistors 105 and 106 low. At the same time, a control voltage lower than the pinch-off voltage of the fifth field effect transistor 109 is applied to the third control terminal 110 via the resistor R15. As a result, the semiconductor switch circuit can be turned off.

このような構成の半導体スイッチ回路では、従来例同様、半導体スイッチ回路がオン状態の場合には、第１の入出力端子１０１と第２の入出力端子１０２が信号通過経路として動作する。このとき、第３のスイッチ素子１３が追加された分だけ、挿入損失特性が劣化することになる。しかしながら、スイッチ素子を構成する電界効果トランジスタの段数を１段とする、即ち１個の電界効果トランジスタ１０９で構成することによって、従来回路と比較して、大きく挿入損失特性が劣化することはない。   In the semiconductor switch circuit having such a configuration, the first input / output terminal 101 and the second input / output terminal 102 operate as signal passing paths when the semiconductor switch circuit is in an ON state, as in the conventional example. At this time, the insertion loss characteristic is degraded by the amount of addition of the third switch element 13. However, when the number of field effect transistors constituting the switch element is one, that is, it is composed of one field effect transistor 109, the insertion loss characteristic is not greatly deteriorated as compared with the conventional circuit.

一方、半導体スイッチ回路がオフ状態のとき、第１の入出力端子１０１から高周波信号が入力すると、第３及び第４の電界効果トランジスタ１０５、１０６がオン状態であるため、第１及び第２の電界効果トランジスタ１０３、１０４で遮断しきれず漏洩した電力が接地電位に流れ、第１の入出力端子１０１と第２の入出力端子１０２との間で、高いアイソレーションが確保されている。さらに漏洩した高周波信号は、第３のスイッチ素子１３によって遮断され、第１の入出力端子１０１と第２の入出力端子１０２間のアイソレーション特性が向上する。   On the other hand, when a high frequency signal is input from the first input / output terminal 101 when the semiconductor switch circuit is in the off state, the third and fourth field effect transistors 105 and 106 are in the on state. The electric power leaked without being blocked by the field effect transistors 103 and 104 flows to the ground potential, and high isolation is ensured between the first input / output terminal 101 and the second input / output terminal 102. Further, the leaked high frequency signal is blocked by the third switch element 13, and the isolation characteristic between the first input / output terminal 101 and the second input / output terminal 102 is improved.

次に、ハンドリングパワー特性を従来例と比較してみる。この種の半導体スイッチ回路において、ハンドリングパワー特性を改善するためには、信号通過経路に直接接続する電界効果トランジスタの数（段数）を増やせば良いことが知られている。さらに具体的には、信号通過経路に対して直接接続され、かつオフ状態の電界効果トランジスタの数を増やすことによって、ハンドリングパワー特性を向上させることができる。従って本実施例の場合、信号通過経路に直接接続され、オフしている電界効果トランジスタ（第２のスイッチ素子１２を構成する電界効果トランジスタに相当）の数は変更していないので、ハンドリングパワー特性の劣化はないことが理解できる。   Next, the handling power characteristics will be compared with the conventional example. In this type of semiconductor switch circuit, it is known that in order to improve the handling power characteristics, the number (number of stages) of field effect transistors directly connected to the signal passing path may be increased. More specifically, the handling power characteristics can be improved by increasing the number of field effect transistors that are directly connected to the signal passing path and are in an off state. Therefore, in the present embodiment, the number of field effect transistors (corresponding to the field effect transistors constituting the second switch element 12) that are directly connected to the signal passing path and turned off is not changed. It can be understood that there is no deterioration.

また歪み特性は、通過電力の非線形領域に発生する成分であり、ハンドリングパワーが劣化しないということは、即ち歪み特性も劣化しない。   The distortion characteristic is a component generated in the nonlinear region of the passing power, and that the handling power does not deteriorate, that is, the distortion characteristic does not deteriorate.

次に第２の実施例について説明する。図２は本発明の第２の実施例の説明図である。図２に示す本発明の半導体スイッチ回路は、共通入出力端子２０１と、第１の個別入出力端子２１２、第２の個別入出力端子２２２を備え、共通入出力端子２０１と第１の個別入出力端子２１２との間に、直列に接続された第６の電界効果トランジスタ２１３及び第７の電界効果トランジスタからなる第１のスイッチ素子１１Ａと、第１０の電界効果トランジスタ２１９からなる第３のスイッチ素子１３Ａと、第１のスイッチ素子１１Ａと第３のスイッチ素子１３Ａの接続点と、接地との間に、直列に接続された第８の電界効果トランジスタ２１５及び第９の電界効果トランジスタ２１６からなる第２のスイッチ素子１２Ａを備える構成となっている。   Next, a second embodiment will be described. FIG. 2 is an explanatory diagram of the second embodiment of the present invention. The semiconductor switch circuit of the present invention shown in FIG. 2 includes a common input / output terminal 201, a first individual input / output terminal 212, and a second individual input / output terminal 222, and the common input / output terminal 201 and the first individual input / output terminal. A first switch element 11A composed of a sixth field effect transistor 213 and a seventh field effect transistor connected in series between the output terminal 212 and a third switch composed of a tenth field effect transistor 219 It is composed of an eighth field effect transistor 215 and a ninth field effect transistor 216 connected in series between the element 13A, the connection point of the first switch element 11A and the third switch element 13A, and the ground. The second switch element 12A is provided.

また、共通入出力端子２０１と、第２の個別入出力端子２２２との間に、直列に接続された第１１の電界効果トランジスタ２２３及び第１２の電界効果トランジスタ２２４からなる第１のスイッチ素子１１Ｂと、第１５の電界効果トランジスタ２２９からなる第３のスイッチ素子１３Ｂと、第１のスイッチ素子１１Ｂと第３のスイッチ素子１３Ｂの接続点と、接地との間に、直列に接続された第１３の電界効果トランジスタ２２５及び第１４の電界効果トランジスタ２２６からなる第２のスイッチ素子１２Ｂを備える構成となっている。   Further, the first switch element 11B including the eleventh field effect transistor 223 and the twelfth field effect transistor 224 connected in series between the common input / output terminal 201 and the second individual input / output terminal 222. A thirteenth switch element 13B composed of a fifteenth field effect transistor 229, a connection point of the first switch element 11B and the third switch element 13B, and the thirteenth connected in series. The second switch element 12B including the field effect transistor 225 and the fourteenth field effect transistor 226 is provided.

前述の実施例１同様、第１０の電界効果トランジスタ２１９のゲート幅は、第６の電界効果トランジスタ２１３及び第７の電界効果トランジスタ２１４の１つ当たりのゲート幅より狭くすると、挿入損失特性と歪み特性が劣化する。従って、半導体スイッチ回路の使用条件に応じて、許容できる範囲で、ゲート幅の下限を設定する。一方、第１０の電界効果トランジスタ２１９のゲート幅を、第６の電界効果トランジスタ２１３及び第７の電界効果トランジスタ２１４の１つ当たりのゲート幅より広くすると、アイソレーション特性改善の効果が低下する。従って、半導体スイッチ回路の使用条件に応じて、許容できる範囲で、ゲート幅の上限を設定する。   As in the first embodiment, when the gate width of the tenth field effect transistor 219 is narrower than the gate width per one of the sixth field effect transistor 213 and the seventh field effect transistor 214, the insertion loss characteristics and distortion are reduced. Characteristics deteriorate. Therefore, the lower limit of the gate width is set within an allowable range according to the use conditions of the semiconductor switch circuit. On the other hand, if the gate width of the tenth field effect transistor 219 is wider than the gate width of each of the sixth field effect transistor 213 and the seventh field effect transistor 214, the effect of improving the isolation characteristics is reduced. Therefore, the upper limit of the gate width is set within an allowable range according to the use conditions of the semiconductor switch circuit.

同様に、第１５の電界効果トランジスタ２２９のゲート幅は、第１１の電界効果トランジスタ２２３及び第１２の電界効果トランジスタ２２４の１つ当たりのゲート幅より狭くすると、挿入損失特性と歪み特性が劣化する。従って、半導体スイッチ回路の使用条件に応じて、許容できる範囲で、ゲート幅の下限を設定する。一方、第１５の電界効果トランジスタ２２９のゲート幅を、第１１の電界効果トランジスタ２２３及び第１２の電界効果トランジスタ２２４の１つ当たりのゲート幅より広くすると、アイソレーション特性改善の効果が低下する。従って、半導体スイッチ回路の使用条件に応じて、許容できる範囲で、ゲート幅の上限を設定する。   Similarly, if the gate width of the fifteenth field effect transistor 229 is narrower than the gate width per one of the eleventh field effect transistor 223 and the twelfth field effect transistor 224, the insertion loss characteristic and the distortion characteristic deteriorate. . Therefore, the lower limit of the gate width is set within an allowable range according to the use conditions of the semiconductor switch circuit. On the other hand, if the gate width of the fifteenth field effect transistor 229 is wider than the gate width per one of the eleventh field effect transistor 223 and the twelfth field effect transistor 224, the effect of improving the isolation characteristics is reduced. Therefore, the upper limit of the gate width is set within an allowable range according to the use conditions of the semiconductor switch circuit.

本実施例においても、通常の半導体スイッチ回路では、挿入損失の劣化量は０．０５ｄＢ以下とするのが好ましい。またアイソレーション特性は３５ｄＢ程度確保する必要があるので、第１０の電界効果トランジスタ２１９及び第１５の電界効果トランジスタ２２９のゲート幅は、第１のスイッチ素子１１Ａ、１１Ｂを構成する電界効果トランジスタ２１３、２１４、２２３、２２４の１つ当たりのゲート幅と等しくするのが好適である。   Also in the present embodiment, it is preferable that the deterioration amount of the insertion loss is 0.05 dB or less in the normal semiconductor switch circuit. In addition, since it is necessary to secure an isolation characteristic of about 35 dB, the gate widths of the tenth field effect transistor 219 and the fifteenth field effect transistor 229 are the field effect transistors 213 constituting the first switch elements 11A and 11B, It is preferable that the gate width per one of 214, 223, and 224 is equal.

次に、本発明の半導体スイッチ回路の動作について、共通入出力端子２０１と第１の個別入出力端子２１２間を信号通過経路とした場合を例に取り、説明する。基本的な動作は実施例１で説明した通りである。第４の制御端子２１７に第６及び第７の電界効果トランジスタ２１３、２１４のピンチオフ電圧よりも高い制御電圧を、抵抗Ｒ２１、Ｒ２２を介して印加し、第６及び第７の電界効果トランジスタ２１３、２１４のドレイン・ソース間を低インピーダンスとする一方、第５の制御端子２１８に、第８及び第９の電界効果トランジスタ２１５、２１６のピンチオフ電圧より低い制御電圧を、それぞれ抵抗Ｒ２３、Ｒ２４を介して印加し、第８及び第９の電界効果トランジスタ２１５、２１６のドレイン・ソース間を高インピーダンスとする。同時に、第６の制御電極２２０に、第１０の電界効果トランジスタ２１９のピンチオフ電圧より高い制御電圧を、抵抗Ｒ２５を介して印加する。その結果、共通入出力端子２１０と第１の個別入出力端子２１２間をオン状態とすることができる。   Next, the operation of the semiconductor switch circuit of the present invention will be described by taking as an example a case where a signal passing path is provided between the common input / output terminal 201 and the first individual input / output terminal 212. The basic operation is as described in the first embodiment. A control voltage higher than the pinch-off voltage of the sixth and seventh field effect transistors 213 and 214 is applied to the fourth control terminal 217 via the resistors R21 and R22, and the sixth and seventh field effect transistors 213, While the drain-source impedance of 214 is low impedance, a control voltage lower than the pinch-off voltage of the eighth and ninth field effect transistors 215 and 216 is applied to the fifth control terminal 218 via the resistors R23 and R24, respectively. This is applied to make the drain and source of the eighth and ninth field effect transistors 215 and 216 have high impedance. At the same time, a control voltage higher than the pinch-off voltage of the tenth field effect transistor 219 is applied to the sixth control electrode 220 via the resistor R25. As a result, the common input / output terminal 210 and the first individual input / output terminal 212 can be turned on.

一方、第７の制御端子２２７に第１１及び第１２の電界効果トランジスタ２２３、２２４のピンチオフ電圧より低い制御電圧を、抵抗Ｒ３１、Ｒ３２を介して印加し、第１１及び第１２の電界効果トランジスタ２２３、２２４のドレイン・ソース間を高インピーダンスとする一方、第８の制御端子２２８に、第１３及び第１４の電界効果トランジスタ２２５、２２６のピンチオフ電圧より高い制御電圧を、それぞれＲ３３、Ｒ３４を介して印加し、第１３及び第１４の電界効果トランジスタ２２５、２２６のドレイン・ソース間を低インピーダンスとする。同時に、第９の制御端子２３０に、第１５の電界効果トランジスタ２２９のピンチオフ電圧より低い制御電圧を、抵抗Ｒ３５を介して印加する。その結果、共通入出力端子２１０と第２の個別入出力端子２２２件をオフ状態とすることができる。   On the other hand, a control voltage lower than the pinch-off voltage of the eleventh and twelfth field effect transistors 223 and 224 is applied to the seventh control terminal 227 via the resistors R31 and R32, and the eleventh and twelfth field effect transistors 223 are applied. 224 has a high impedance between the drain and source, and a control voltage higher than the pinch-off voltage of the thirteenth and fourteenth field effect transistors 225 and 226 is applied to the eighth control terminal 228 via R33 and R34, respectively. This is applied to make the impedance between the drain and source of the thirteenth and fourteenth field effect transistors 225 and 226 low. At the same time, a control voltage lower than the pinch-off voltage of the fifteenth field effect transistor 229 is applied to the ninth control terminal 230 via the resistor R35. As a result, the common input / output terminal 210 and the 222 second individual input / output terminals can be turned off.

このような構成の半導体スイッチ回路では、オン状態の共通入出力端子２０１と第１の個別入出力端子２１２が信号通過経路として動作する。このとき、第３のスイッチ素子１３Ａが追加された分だけ、挿入損失特性が劣化することになる。しかしながら、スイッチ素子を構成する電界効果トランジスタを１段とする、即ち１個の電界効果トランジスタで構成することによって、従来回路と比較して、ほぼ同等の挿入損失特性とすることが可能となる。   In the semiconductor switch circuit having such a configuration, the common input / output terminal 201 in the on state and the first individual input / output terminal 212 operate as a signal passing path. At this time, the insertion loss characteristic is degraded by the amount of addition of the third switch element 13A. However, it is possible to obtain substantially the same insertion loss characteristic as that of the conventional circuit by forming the field effect transistor constituting the switch element in one stage, that is, by configuring it with one field effect transistor.

一方、オフ状態の共通入出力端子２０１と第２の個別入出力端子２２２間では、第１１及び第１２の電界効果トランジスタ２２３、２２４で遮断しきれずに漏洩した電力が接地電位に流れ、共通入出力端子２０１と第２の個別入出力端子２２２間で、高いアイソレーションが確保されている。さらに漏洩した高周波信号は、第３のスイッチ素子１３Ｂによって遮断され、共通入出力端子２０１と第２の個別入出力端子２２２間のアイソレーション特性が向上する。   On the other hand, between the common input / output terminal 201 in the OFF state and the second individual input / output terminal 222, the leaked power flows to the ground potential without being blocked by the eleventh and twelfth field effect transistors 223 and 224, and the common input High isolation is ensured between the output terminal 201 and the second individual input / output terminal 222. Further, the leaked high frequency signal is blocked by the third switch element 13B, and the isolation characteristic between the common input / output terminal 201 and the second individual input / output terminal 222 is improved.

図３に、共通入出力端子２０１と第１の個別入出力端子２１２がオン状態、共通入出力端子２０１と第２の個別入出力端子２２２がオフ状態の場合に、共通入出力端子２０１と第２の個別入出力端子２１２間の周波数に対する挿入損失特性、及び共通入出力端子２０１と第２の個別入出力端子２２２間の周波数に対するアイソレーション特性を示す。   In FIG. 3, when the common input / output terminal 201 and the first individual input / output terminal 212 are in the on state and the common input / output terminal 201 and the second individual input / output terminal 222 are in the off state, The insertion loss characteristic with respect to the frequency between the two individual input / output terminals 212 and the isolation characteristic with respect to the frequency between the common input / output terminal 201 and the second individual input / output terminal 222 are shown.

図３において、横軸は周波数（ＧＨｚ）を、左縦軸は挿入損失（ｄＢ）を、右縦軸はアイソレーション（ｄＢ）をそれぞれ示している。本発明の半導体スイッチ回路の特性を実線により表し、従来回路の特性を点でプロットしている。図３に示すように、本発明の半導体スイッチ回路の挿入損失は、従来回路と同等であり、アイソレーション特性が確実に改善されたものであることがわかる。具体的には、アイソレーションの改善量は１ＧＨｚにおいて１５ｄＢ以上、２ＧＨｚにおいて１０ｄＢ以上となった。   In FIG. 3, the horizontal axis represents frequency (GHz), the left vertical axis represents insertion loss (dB), and the right vertical axis represents isolation (dB). The characteristics of the semiconductor switch circuit of the present invention are represented by a solid line, and the characteristics of the conventional circuit are plotted with dots. As shown in FIG. 3, it can be seen that the insertion loss of the semiconductor switch circuit of the present invention is equivalent to that of the conventional circuit, and the isolation characteristics are reliably improved. Specifically, the amount of improvement in isolation was 15 dB or more at 1 GHz and 10 dB or more at 2 GHz.

本実施例では、信号通過経路に対して直接接続され、かつオフしているスイッチ素子（第２のスイッチ素子１２、１２Ａ）を構成する電界効果トランジスタの数（段数）は変更していないので、ハンドリングパワー特性の劣化はない。   In the present embodiment, the number (stage number) of field effect transistors constituting the switch elements (second switch elements 12 and 12A) that are directly connected to the signal passing path and turned off is not changed. There is no deterioration in handling power characteristics.

図４は、共通入出力端子２０１と第１の個別入出力端子２１２がオン状態、共通入出力端子２０１と第２の個別入出力端子２２２がオフ状態の場合に、共通入出力端子２０１と第１の個別入出力端子２１２間の入力電力に対する挿入損失特性、及び共通入出力端子２０１に発生する入力電力と２次高調波及び３次高調波の歪み特性を示す。   FIG. 4 shows that the common input / output terminal 201 and the first individual input / output terminal 212 are on and the common input / output terminal 201 and the second individual input / output terminal 222 are off. 2 shows insertion loss characteristics with respect to input power between one individual input / output terminal 212 and distortion characteristics of input power, second harmonic and third harmonic generated in the common input / output terminal 201.

図４において、横軸は入力電力（ｄＢｍ）を、左縦軸は挿入損失（ｄＢ）を、右縦軸は入力電力と高調波の差分（ｄＢｃ）をそれぞれ示している。本発明の半導体スイッチ回路の特性を実線により表し、従来回路の特性を点でプロットしている。図４に示すように、本発明の半導体スイッチ回路の挿入損失は、従来回路と同等であり、入力電力と高調波の差分の変化（歪み特性）も、従来回路と同等であることがわかる。   In FIG. 4, the horizontal axis represents input power (dBm), the left vertical axis represents insertion loss (dB), and the right vertical axis represents input power and harmonic difference (dBc). The characteristics of the semiconductor switch circuit of the present invention are represented by a solid line, and the characteristics of the conventional circuit are plotted with dots. As shown in FIG. 4, it can be seen that the insertion loss of the semiconductor switch circuit of the present invention is equivalent to that of the conventional circuit, and the change (distortion characteristic) of the difference between the input power and the harmonic is also equivalent to that of the conventional circuit.

以上説明したように、本発明の半導体スイッチ回路は、挿入損失特性、ハンドリングパワー特性、歪特性を劣化させることなく、アイソレーション特性を向上できることが確認された。   As described above, it has been confirmed that the semiconductor switch circuit of the present invention can improve the isolation characteristics without deteriorating the insertion loss characteristics, the handling power characteristics, and the distortion characteristics.

また、アイソレーション特性を向上させるために追加させる電界効果トランジスタは、１つだけで良いので、チップサイズを大幅に増加させることなく実現できるという利点もある。さらに、本発明により追加された第３のスイッチ素子は、第１のスイッチ素子と同相制御が可能であり、制御端子を共通化すれば、制御信号や、制御端子パッドを増やす必要がないため、それによってチップサイズが大きくなることもない。   Further, since only one field effect transistor is added to improve the isolation characteristics, there is an advantage that it can be realized without greatly increasing the chip size. Further, the third switch element added according to the present invention can be controlled in phase with the first switch element, and if the control terminal is shared, it is not necessary to increase the control signal and the control terminal pad. This does not increase the chip size.

なお、半導体スイッチ回路は１つの共通入出力端子と２つの個別入出力端子間のオン状態／オフ状態を切り替えるＳＰＤＴスイッチに限定されるものではないことはもちろんである。また、負電圧で切り替えるスイッチでは直流電圧阻止用のキャパシタは不要であり、その有無によって本発明の効果が損なわれるものではない。   Of course, the semiconductor switch circuit is not limited to the SPDT switch for switching the on / off state between one common input / output terminal and two individual input / output terminals. Further, a switch for switching with a negative voltage does not require a capacitor for blocking DC voltage, and the effect of the present invention is not impaired by the presence or absence thereof.

本発明の第１の実施例の説明図である。It is explanatory drawing of the 1st Example of this invention. 本発明の第２の実施例の説明図である。It is explanatory drawing of the 2nd Example of this invention. 本発明の第２の実施例における挿入損失特性及びアイソレーション特性を示した特性線図である。It is a characteristic diagram which showed the insertion loss characteristic and isolation characteristic in 2nd Example of this invention. 本発明の第２の実施例における挿入損失特性及び歪み特性を示した特性線図である。It is a characteristic diagram which showed the insertion loss characteristic and distortion characteristic in the 2nd Example of this invention. 従来の半導体スイッチ素子の説明図である。It is explanatory drawing of the conventional semiconductor switch element.

符号の説明Explanation of symbols

１１：第１のスイッチ素子、１２：第２のスイッチ素子、１３：第３のスイッチ素子、１０１：第１の高周波入出力端子、１０２：第２の高周波入出力端子、１０３：第１の電界効果トランジスタ、１０４：第２の電界効果トランジスタ、１０５：第３の電界効果トランジスタ、１０６：第４の電界効果トランジスタ、１０７：第１の制御端子、１０８：第２の制御端子、１０９：第５の電界効果トランジスタ、１１０：第３の制御端子、２０１：共通入出力端子、２１２：第１の個別入出力端子、２１３：第６の電界効果トランジスタ、２１４：第７の電界効果トランジスタ、２１５：第８の電界効果トランジスタ、２１６：第９の電界効果トランジスタ、２１７：第４の制御端子、２１８：第５の制御端子、２１９：第１０の電界効果トランジスタ、２２０：第６の制御端子、２２２：第２の個別入出力端子、２２３：第１１の電界効果トランジスタ、２２４：第１２の電界効果トランジスタ、２２５：第１３の電界効果トランジスタ、２２６：第１４の電界効果トランジスタ、２２７：第７の制御端子、２２８：第８の制御端子、２２９：第１５の電界効果トランジスタ、２３０：第９の制御端子 DESCRIPTION OF SYMBOLS 11: 1st switch element, 12: 2nd switch element, 13: 3rd switch element, 101: 1st high frequency input / output terminal, 102: 2nd high frequency input / output terminal, 103: 1st electric field Effect transistor 104: second field effect transistor 105: third field effect transistor 106: fourth field effect transistor 107: first control terminal 108: second control terminal 109: fifth 110: third control terminal, 201: common input / output terminal, 212: first individual input / output terminal, 213: sixth field effect transistor, 214: seventh field effect transistor, 215: Eighth field effect transistor, 216: ninth field effect transistor, 217: fourth control terminal, 218: fifth control terminal, 219: tenth field effect transistor 220, sixth control terminal, 222: second individual input / output terminal, 223: eleventh field effect transistor, 224: twelfth field effect transistor, 225: thirteenth field effect transistor, 226: first 14 field effect transistors, 227: seventh control terminal, 228: eighth control terminal, 229: fifteenth field effect transistor, 230: ninth control terminal

Claims (3)

第１の入出力端子と第２の入出力端子との間に、直列接続した複数の電界効果トランジスタで構成される第１のスイッチ素子と、前記第２の入出力端子と接地との間に、直列接続した複数の電界効果トランジスタで構成される第２のスイッチ素子とを具備する半導体スイッチ回路において、
前記第１のスイッチ素子と前記第２のスイッチ素子の接続点と前記第２の入出力端子との間に、１つの電界効果トランジスタで構成される第３のスイッチ素子を具備することを特徴とする半導体スイッチ回路。 Between the first input / output terminal and the second input / output terminal, a first switch element composed of a plurality of field effect transistors connected in series, and between the second input / output terminal and the ground. A semiconductor switch circuit comprising a second switch element composed of a plurality of field-effect transistors connected in series,
A third switch element configured by one field effect transistor is provided between a connection point of the first switch element and the second switch element and the second input / output terminal. Semiconductor switch circuit. 少なくとも１つの共通入出力端子と２以上の個別入出力端子との間に、それぞれ直列接続した複数の電界効果トランジスタで構成される第１のスイッチ素子と、前記個別入出力端子と接地との間に、直列接続した複数の電界効果トランジスタで構成される第２のスイッチ素子とを具備する半導体スイッチ回路において、
前記第１のスイッチ素子と前記第２のスイッチ素子の接続点と前記個別入出力端子との間に、１つの電界効果トランジスタで構成される第３のスイッチ素子を具備することを特徴とする半導体スイッチ回路。 Between the at least one common input / output terminal and two or more individual input / output terminals, a first switch element composed of a plurality of field effect transistors connected in series, and between the individual input / output terminal and the ground And a second switch element composed of a plurality of field-effect transistors connected in series,
A semiconductor comprising a third switch element formed of one field effect transistor between a connection point of the first switch element and the second switch element and the individual input / output terminal. Switch circuit. 請求項１又は２いずれか記載の半導体スイッチ回路において、
前記第３のスイッチ素子を構成する前記電界効果トランジスタのゲート幅は、前記第１のスイッチ素子を構成する前記電界効果トランジスタのゲート幅と等しいことを特徴とする半導体スイッチ回路。 The semiconductor switch circuit according to claim 1 or 2,
The semiconductor switch circuit, wherein a gate width of the field effect transistor constituting the third switch element is equal to a gate width of the field effect transistor constituting the first switch element.
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