JP2008294149A

JP2008294149A - Method of manufacturing nonvolatile semiconductor memory

Info

Publication number: JP2008294149A
Application number: JP2007136891A
Authority: JP
Inventors: Saori Hara; さおり原; Makoto Nakajima; 誠中島; Naoki Koido; 直樹小井土
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-05-23
Filing date: 2007-05-23
Publication date: 2008-12-04

Abstract

<P>PROBLEM TO BE SOLVED: To prevent characteristics degradation of writing to a memory cell. <P>SOLUTION: The nonvolatile semiconductor memory includes two diffusion layers 9 formed in a semiconductor substrate 1, a gate insulating film 2 formed on the surface of a channel region, a laminated gate electrode formed on the gate insulating film 2, and an interlayer insulating film 10 which covers the laminated gate electrode. The laminated gate electrode comprises a first gate electrode 3 formed on the gate insulation film 2, an inter-gate insulating film 4 formed on the first gate electrode 3, a second gate electrode 5 formed on the inter-gate insulating film 4, and a third gate electrode 11 formed on the second gate electrode 5. Between a side face in a channel length direction of the second gate electrode 5 and the interlayer insulating film 10, an oxide film 8 is interposed. The side face in the channel length direction of the third gate electrode 11 is set in contact with the interlayer insulating film 10. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、不揮発性半導体メモリの製造方法に係り、ゲート電極に金属シリサイドを含むメモリセルの製造方法に関する。 The present invention relates to a method for manufacturing a nonvolatile semiconductor memory, and more particularly to a method for manufacturing a memory cell including a metal silicide in a gate electrode.

近年、不揮発性半導体メモリ、例えば、ＮＯＲ型又はＮＡＮＤ型フラッシュメモリは、様々な電子機器に搭載されている。 In recent years, nonvolatile semiconductor memories, for example, NOR type or NAND type flash memories have been mounted on various electronic devices.

フラッシュメモリは、例えば、複数の積層ゲート構造のメモリセルから構成され、このメモリセルのフローティングゲート電極に、電子を注入することによって、データの書き込みを行っている。 A flash memory is composed of, for example, memory cells having a plurality of stacked gate structures, and data is written by injecting electrons into the floating gate electrode of the memory cells.

ＮＯＲ型フラッシュメモリの書き込み動作は、コントロールゲート電極（ワード線）に例えば、２０Ｖ程度の書き込み電圧を印加し、ホットエレクトロン効果によって、電子を電荷蓄積層としてフローティングゲート電極に注入している。 In the write operation of the NOR type flash memory, for example, a write voltage of about 20 V is applied to the control gate electrode (word line), and electrons are injected into the floating gate electrode as a charge storage layer by the hot electron effect.

メモリセルの製造プロセスにおいて、積層ゲート電極のゲート加工後に、イオン注入保護膜及びゲート端への電界集中を防止するための酸化膜を形成するために、ゲート側壁酸化工程が行われる。 In the manufacturing process of the memory cell, after the gate processing of the stacked gate electrode, a gate sidewall oxidation process is performed to form an ion implantation protective film and an oxide film for preventing electric field concentration on the gate end.

メモリセルの積層ゲート電極は、メモリセルのコントロールゲート電極上に、例えば、タングステンシリサイド（ＷＳｉ）等の低抵抗率層がさらに形成され、ポリサイド構造のコントロールゲート電極（ワード線）を構成している（例えば、特許文献１及び２参照）。 The stacked gate electrode of the memory cell is further formed with a low resistivity layer such as tungsten silicide (WSi) on the control gate electrode of the memory cell to constitute a control gate electrode (word line) having a polycide structure. (For example, refer to Patent Documents 1 and 2).

この構成の場合、側壁酸化工程が行われると、ＷＳｉの酸化速度が、他の積層ゲートを構成する材料（ポリシリコン）の酸化速度よりも速いため、ゲート側面上に形成される酸化膜は、均一な膜厚とならない。
即ち、ＷＳｉは過剰に酸化されて、大きく膨らんだ酸化膜（以下、過剰酸化膜と呼ぶ）が形成されてしまう。 In the case of this configuration, when the sidewall oxidation step is performed, the oxidation rate of WSi is faster than the oxidation rate of the material (polysilicon) constituting the other stacked gate, so the oxide film formed on the gate side surface is The film thickness is not uniform.
That is, WSi is excessively oxidized and a greatly swollen oxide film (hereinafter referred to as an excess oxide film) is formed.

一般に、メモリセルのソース／ドレイン拡散層は、積層ゲート電極形成後に、ゲート電極をマスクとして、半導体基板内に、自己整合的に形成される。 In general, a source / drain diffusion layer of a memory cell is formed in a self-aligned manner in a semiconductor substrate using a gate electrode as a mask after forming a stacked gate electrode.

しかし、上述のように、ＷＳｉのチャネル長方向側面上に過剰酸化膜による膨らみがあると、ソース／ドレイン拡散層形成のためのイオン注入の際に、オフセットが生じ、ソース／ドレイン拡散層が積層ゲート電極のゲート端から離れた場所に形成されてしまう。 However, as described above, if there is a swelling due to an excessive oxide film on the side surface in the channel length direction of WSi, an offset occurs during ion implantation for forming the source / drain diffusion layer, and the source / drain diffusion layer is laminated. The gate electrode is formed at a location away from the gate end.

このソース／ドレイン拡散層のゲート端からのずれの影響は、メモリセルの微細化が進むにつれて顕著に現れ、メモリセルの駆動能力が低下し、書き込みに十分なホットエレクトロン効果が得られない。 The influence of the shift of the source / drain diffusion layer from the gate end becomes more noticeable as the memory cell is miniaturized, the drive capability of the memory cell is lowered, and a hot electron effect sufficient for writing cannot be obtained.

それゆえ、メモリセルの書き込み特性が悪化するという問題が生じる。
特開平８−６４７０２号公報特開平１０−１７３１７９号公報 Therefore, there arises a problem that the write characteristics of the memory cell are deteriorated.
JP-A-8-64702 Japanese Patent Laid-Open No. 10-173179

本発明は、メモリセルの書き込み特性の悪化を防止できる技術を提案する。 The present invention proposes a technique capable of preventing deterioration of the write characteristics of a memory cell.

本発明の例の不揮発性半導体メモリは、半導体基板と、前記半導体基板内に設けられる２つの拡散層と、前記２つの拡散層間のチャネル領域表面に設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられる積層ゲート電極と、前記積層ゲート電極を覆う層間絶縁膜とを具備し、前記積層ゲート電極は、前記ゲート絶縁膜上に設けられる第１のゲート電極と、前記第１のゲート電極上に設けられるゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられ第２のゲート電極と、前記第２のゲート電極上に設けられる第３のゲート電極とを有し、前記第２のゲート電極のチャネル長方向の側面と、前記層間絶縁膜の間には、酸化膜が介在し、前記第３のゲート電極のチャネル長方向の側面は、前記層間絶縁膜に接触することを備える。 The nonvolatile semiconductor memory of the example of the present invention includes a semiconductor substrate, two diffusion layers provided in the semiconductor substrate, a gate insulating film provided on a channel region surface between the two diffusion layers, and the gate insulating film. A laminated gate electrode provided on the gate insulating film; and an interlayer insulating film covering the laminated gate electrode, wherein the laminated gate electrode includes a first gate electrode provided on the gate insulating film and the first gate electrode. A second gate electrode provided on the inter-gate insulating film, and a third gate electrode provided on the second gate electrode, and the second gate An oxide film is interposed between the side surface in the channel length direction of the electrode and the interlayer insulating film, and the side surface in the channel length direction of the third gate electrode is in contact with the interlayer insulating film.

本発明の例の不揮発性半導体メモリは、半導体基板と、前記半導体基板内に設けられる２つの拡散層と、前記２つの拡散層間のチャネル領域表面に設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられる積層ゲート電極と、前記積層ゲート電極を覆う層間絶縁膜とを具備し、前記積層ゲート電極は、前記ゲート絶縁膜上に設けられる第１のゲート電極と、前記第１のゲート電極上に設けられるゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられ第２のゲート電極と、前記第２のゲート電極上に設けられる第３のゲート電極とを有し、前記第３のゲート電極は、酸化膜を介して、前記第２のゲート電極のチャネル長方向の側面を覆い、前記第２のゲート電極のチャネル長方向の側面と、前記層間絶縁膜の間には、前記第３のゲート電極と前記酸化膜が介在し、前記第３のゲート電極のチャネル長方向の側面は、前記層間絶縁膜と直接接触することを備える。 The nonvolatile semiconductor memory of the example of the present invention includes a semiconductor substrate, two diffusion layers provided in the semiconductor substrate, a gate insulating film provided on a channel region surface between the two diffusion layers, and the gate insulating film. A laminated gate electrode provided on the gate insulating film; and an interlayer insulating film covering the laminated gate electrode, wherein the laminated gate electrode includes a first gate electrode provided on the gate insulating film and the first gate electrode. A third gate electrode provided on the second gate electrode, a second gate electrode provided on the inter-gate insulating film, and a third gate electrode provided on the second gate electrode. The electrode covers the side surface in the channel length direction of the second gate electrode via an oxide film, and the third insulating film is interposed between the side surface in the channel length direction of the second gate electrode and the interlayer insulating film. The gate electrode The oxide film is interposed, the third channel length direction of the side surface of the gate electrode of comprises touching the interlayer insulating film directly.

本発明の例に関わる不揮発性半導体メモリの製造方法は、半導体基板上の第１のゲート電極材上に、ゲート間絶縁膜材を形成する工程と、前記ゲート間絶縁膜材上に、第２のゲート電極材を形成する工程と、前記第２のゲート電極材上に、マスク膜を形成する工程と、前記マスク膜、前記第２のゲート電極材、前記ゲート間絶縁膜材、前記第１のゲート電極材を順次エッチングし、積層ゲート電極を形成する工程と、熱酸化処理により、前記積層ゲート電極の側面上に、酸化膜を形成する工程と、前記酸化膜の形成後に、前記積層ゲート電極をマスクとして、前記半導体基板内に、拡散層を自己整合的に形成する工程と、前記拡散層を形成した後、前記マスク膜を除去し、前記積層ゲート電極上に第３のゲート電極を形成する工程とを備える。 A method for manufacturing a nonvolatile semiconductor memory according to an example of the present invention includes a step of forming an intergate insulating film material on a first gate electrode material on a semiconductor substrate, and a second method on the intergate insulating film material. Forming a gate electrode material, forming a mask film on the second gate electrode material, the mask film, the second gate electrode material, the inter-gate insulating film material, the first gate electrode material, A step of sequentially etching the gate electrode material to form a laminated gate electrode, a step of forming an oxide film on a side surface of the laminated gate electrode by thermal oxidation, and a step of forming the laminated gate after the formation of the oxide film. A step of forming a diffusion layer in the semiconductor substrate in a self-aligned manner in the semiconductor substrate using the electrode as a mask; and after forming the diffusion layer, the mask film is removed, and a third gate electrode is formed on the stacked gate electrode Forming step

本発明の例に関わる不揮発性半導体メモリの製造方法は、半導体基板上の第１のゲート電極材上に、ゲート間絶縁膜材を形成する工程と、前記ゲート間絶縁膜材上に、第２のゲート電極材を形成する工程と、前記第２のゲート電極材上に、マスク膜を形成する工程と、前記マスク膜、前記第２のゲート電極材、前記ゲート間絶縁膜材、前記第１のゲート電極材を順次エッチングし、積層ゲート電極を形成する工程と、熱酸化処理により、前記積層ゲート電極の側面上に、酸化膜を形成する工程と、前記酸化膜の形成後に、前記積層ゲート電極をマスクとして、前記半導体基板内に、拡散層を自己整合的に形成する工程と、前記酸化膜上に、コンタクト保護膜としての絶縁膜を形成する工程と、前記拡散層を形成した後、前記マスク膜を除去し、前記積層ゲート電極上に第３のゲート電極を形成する工程とを備える。 A method for manufacturing a nonvolatile semiconductor memory according to an example of the present invention includes a step of forming an intergate insulating film material on a first gate electrode material on a semiconductor substrate, and a second method on the intergate insulating film material. Forming a gate electrode material, forming a mask film on the second gate electrode material, the mask film, the second gate electrode material, the inter-gate insulating film material, the first gate electrode material, A step of sequentially etching the gate electrode material to form a laminated gate electrode, a step of forming an oxide film on a side surface of the laminated gate electrode by thermal oxidation, and a step of forming the laminated gate after the formation of the oxide film. After forming a diffusion layer in the semiconductor substrate in a self-aligned manner using the electrode as a mask, forming an insulating film as a contact protection film on the oxide film, and forming the diffusion layer, Removing the mask film And forming a third gate electrode of on the stacked gate electrode.

本発明の例によれば、メモリセルの書き込み特性の悪化を防止できる。 According to the example of the present invention, it is possible to prevent the deterioration of the write characteristics of the memory cell.

１．実施形態
（１）第１の実施形態
（ａ）構造
図１は、フラッシュメモリの全体構成を示すレイアウト図である。 1. Embodiment
(1) First embodiment
(A) Structure
FIG. 1 is a layout diagram showing the overall configuration of the flash memory.

メモリセルアレイ１００は、複数のメモリセルが、アレイ状に配列されている。また、メモリセルアレイ１００の周辺には、センスアンプ回路１１０、ロウデコーダ回路１２０及び制御回路１３０などの周辺回路が配置される。 In the memory cell array 100, a plurality of memory cells are arranged in an array. Further, peripheral circuits such as a sense amplifier circuit 110, a row decoder circuit 120, and a control circuit 130 are arranged around the memory cell array 100.

メモリセルアレイ１００は、例えば、図２に示すような、ＮＯＲ型メモリセルアレイの回路構成で、複数のメモリセルＭＣが接続されている。尚、メモリセルアレイ１００の回路構成は、これに限定されず、ＮＡＮＤ型メモリセルアレイなど、他の回路構成でもよい。 The memory cell array 100 has, for example, a NOR type memory cell array circuit configuration as shown in FIG. 2, and a plurality of memory cells MC are connected. The circuit configuration of the memory cell array 100 is not limited to this, and other circuit configurations such as a NAND memory cell array may be used.

図２に示すように、点線で囲まれたＵは、１つのＮＯＲセルユニットを示す。複数のＮＯＲセルユニットＵは、メモリセルアレイ１００内に、ワード線が延びる方向（ｘ方向）に隣接して配置される。 As shown in FIG. 2, U surrounded by a dotted line indicates one NOR cell unit. The plurality of NOR cell units U are arranged in the memory cell array 100 so as to be adjacent in the direction in which the word lines extend (x direction).

ＮＯＲセルユニットＵ内において、隣接する２つのメモリセルＭＣは、ソース及びドレインを共有している。そして、共有ソースには、ソース線ＳＬ１〜ＳＬｎが接続され、共有ドレインには、ビット線ＢＬ１〜ＢＬｎが、それぞれ接続されている。 In the NOR cell unit U, two adjacent memory cells MC share a source and a drain. Source lines SL1 to SLn are connected to the shared source, and bit lines BL1 to BLn are connected to the shared drain, respectively.

更に、各ワード線ＷＬ１〜ＷＬｎが、ｘ方向に隣接するＮＯＲセルユニットＵ間で、メモリセルトランジスタのゲートに、共通接続される。 Further, the word lines WL1 to WLn are commonly connected to the gates of the memory cell transistors between the NOR cell units U adjacent in the x direction.

図３及び図４を用いて、メモリセルアレイ１００内に設けられる１つのメモリセルＭＣの構造について説明する。図３は、１つのメモリセルＭＣのチャネル長方向（ｙ方向）の断面図を示し、図４は、１つのメモリセルＭＣのチャネル幅方向（ｘ方向）の断面図を示す。 The structure of one memory cell MC provided in the memory cell array 100 will be described with reference to FIGS. 3 shows a cross-sectional view in the channel length direction (y direction) of one memory cell MC, and FIG. 4 shows a cross-sectional view in the channel width direction (x direction) of one memory cell MC.

図３に示すように、メモリセルＭＣは、フローティングゲート電極（第１のゲート電極）３、コントロールゲート電極（第２のゲート電極）５及び低抵抗率のゲート電極（第３のゲート電極）１１が積層された積層ゲート構造のＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとなっている。 As shown in FIG. 3, the memory cell MC includes a floating gate electrode (first gate electrode) 3, a control gate electrode (second gate electrode) 5, and a low resistivity gate electrode (third gate electrode) 11. A MIS (Metal-Insulator-Semiconductor) transistor having a stacked gate structure in which is stacked.

フローティングゲート電極３は、例えば、ポリシリコンから構成され、半導体基板１表面のゲート絶縁膜２上に設けられる。フローティングゲート電極３は、電荷蓄積層と機能し、フローティングゲート電極３に、電子（電荷）が注入されることにより、データの書き込みが行われている。 The floating gate electrode 3 is made of, for example, polysilicon and is provided on the gate insulating film 2 on the surface of the semiconductor substrate 1. The floating gate electrode 3 functions as a charge storage layer, and data is written by injecting electrons (charges) into the floating gate electrode 3.

コントロールゲート電極５は、例えば、ポリシリコンから構成され、ゲート間絶縁膜４を介して、フローティングゲート電極３上に設けられる。そして、コントロールゲート電極５は、例えば、図４に示すように、フローティングゲート電極３のチャネル幅方向の側面を、ゲート間絶縁膜４の側面を覆っている。尚、ゲート間絶縁膜４は、シリコン酸化膜、シリコン窒化膜、Ａｌ_２Ｏ_３、ＨｆＳｉＯＮ等の高誘電体膜の単層膜或いはこれらの多層膜である。 The control gate electrode 5 is made of, for example, polysilicon, and is provided on the floating gate electrode 3 via the inter-gate insulating film 4. For example, as shown in FIG. 4, the control gate electrode 5 covers the side surface of the floating gate electrode 3 in the channel width direction and the side surface of the intergate insulating film 4. The inter-gate insulating film 4 is a single-layer film of a high dielectric film such as a silicon oxide film, a silicon nitride film, Al ₂ O ₃ , or HfSiON, or a multilayer film thereof.

コントロールゲート電極５上には、低抵抗率のゲート電極１１が配置され、コントロールゲート電極５とゲート電極１１により、図２に示すワード線ＷＬ１〜ＷＬｎを構成している。 A low resistivity gate electrode 11 is disposed on the control gate electrode 5, and the control gate electrode 5 and the gate electrode 11 constitute the word lines WL1 to WLn shown in FIG.

ゲート電極１１は、例えば、タングステンシリサイド（ＷＳｉ）、コバルトシリサイド（ＣｏＳｉ）等の金属シリサイド、又は、金属シリサイドよりも抵抗率の低い、銅（Ｃｕ）、アルミニウム（Ａｌ）等のメタル材が用いられる。 For the gate electrode 11, for example, a metal silicide such as tungsten silicide (WSi) or cobalt silicide (CoSi) or a metal material such as copper (Cu) or aluminum (Al) having a lower resistivity than the metal silicide is used. .

また、半導体基板１内には、ソース／ドレイン拡散層９が設けられ、ソース／ドレイン拡散層９の端部がメモリセルＭＣのゲート端に接触している。このソース／ドレイン拡散層９は、上記の積層ゲート電極をマスクとして、自己整合的に形成される。 A source / drain diffusion layer 9 is provided in the semiconductor substrate 1, and an end portion of the source / drain diffusion layer 9 is in contact with a gate end of the memory cell MC. The source / drain diffusion layer 9 is formed in a self-aligned manner using the stacked gate electrode as a mask.

積層ゲート電極の側面上には、酸化膜８が設けられている。酸化膜８は、イオン注入保護膜及びゲート端での電界の集中を防止する膜（以下、電界集中防止膜と呼ぶ）として、機能する。 An oxide film 8 is provided on the side surface of the stacked gate electrode. The oxide film 8 functions as an ion implantation protective film and a film for preventing concentration of an electric field at the gate end (hereinafter referred to as an electric field concentration preventing film).

本実施形態において、上記の酸化膜８を形成する際に、第３のゲート電極１１（金属シリサイド）が過剰に酸化されて形成される過剰酸化膜は、第３のゲート電極１１のチャネル長方向の側面上になく、ゲート電極１１のチャネル長方向の側面が平坦な構造となっている。 In the present embodiment, when the oxide film 8 is formed, the excess oxide film formed by excessively oxidizing the third gate electrode 11 (metal silicide) is the channel length direction of the third gate electrode 11. The side surface of the gate electrode 11 in the channel length direction is not flat but has a flat structure.

そして、積層ゲート電極は、層間絶縁膜１０により覆われ、フローティングゲート電極３及びコントロールゲート電極５のチャネル長方向の側面と層間絶縁膜１０との間には、酸化膜８が介在し、ゲート電極１１のチャネル長方向の側面は、層間絶縁膜１０と直接接触する構造となっている。 The stacked gate electrode is covered with an interlayer insulating film 10, and an oxide film 8 is interposed between the side surface of the floating gate electrode 3 and the control gate electrode 5 in the channel length direction and the interlayer insulating film 10. 11 has a structure in which the side surface in the channel length direction is in direct contact with the interlayer insulating film 10.

この構造は、酸化膜８が金属シリサイドを含まない積層ゲート電極の側面上に形成された後に、ソース／ドレイン拡散層９が、積層ゲート電極をマスクとして、半導体基板１内に形成され、それから、金属シリサイドから構成される第３のゲート電極１１がコントロールゲート電極５上に形成されることで得られる。 In this structure, after the oxide film 8 is formed on the side surface of the stacked gate electrode not including the metal silicide, the source / drain diffusion layer 9 is formed in the semiconductor substrate 1 using the stacked gate electrode as a mask, It is obtained by forming the third gate electrode 11 made of metal silicide on the control gate electrode 5.

このようにメモリセルを形成することで、例えば、金属シリサイドから構成される第３のゲート電極１１は、ソース／ドレイン拡散層９の形成前に酸化されない。 By forming the memory cell in this way, for example, the third gate electrode 11 made of metal silicide is not oxidized before the source / drain diffusion layer 9 is formed.

そのため、本実施形態によれば、従来のように、イオン注入保護膜及び電界集中防止膜として機能する酸化膜８を形成するための熱酸化工程により、金属シリサイドからなるゲート電極１１の側面上に過剰酸化膜が形成されることはない。 Therefore, according to the present embodiment, as in the prior art, the thermal oxidation process for forming the oxide film 8 functioning as the ion implantation protective film and the electric field concentration preventing film is performed on the side surface of the gate electrode 11 made of metal silicide. An excessive oxide film is not formed.

それゆえ、その過剰酸化膜によって、積層ゲート電極をマスクして自己整合的形成されるソース／ドレイン拡散層９が、ゲート端から離れて形成されるのを防止できる。 Therefore, the excess oxide film can prevent the source / drain diffusion layer 9 formed in a self-aligned manner by masking the stacked gate electrode from being formed away from the gate end.

したがって、本実施形態によれば、ソース／ドレイン拡散層９が、ゲート端から離れて形成されるのを防止することができる。 Therefore, according to this embodiment, it is possible to prevent the source / drain diffusion layer 9 from being formed away from the gate end.

また、本実施形態では、第３のゲート電極１１は、高温の熱処理が施されない。それゆえ、第３のゲート電極１１に、例えば、Ａｌなどの比較的融点が低いメタル材を用いても、Ａｌ原子が半導体基板１内に拡散して、固定電荷を形成することはない。それゆえ、金属シリサイドよりも抵抗率の低いメタル材を用いることもできる。 In the present embodiment, the third gate electrode 11 is not subjected to high-temperature heat treatment. Therefore, even if a metal material having a relatively low melting point, such as Al, is used for the third gate electrode 11, Al atoms do not diffuse into the semiconductor substrate 1 to form a fixed charge. Therefore, a metal material having a resistivity lower than that of metal silicide can be used.

以上のように、本実施形態によれば、書き込み特性等のメモリセルの動作特性が悪化するのを防止できる。 As described above, according to the present embodiment, it is possible to prevent the operation characteristics of the memory cell such as the write characteristics from deteriorating.

（ｂ）製造方法
図５乃至図１４を用いて、本発明の第１の実施形態の製造方法について説明する。尚、本発明の実施形態において、簡単化のため、１つのメモリセルのみを図示して、その製造方法について説明する。 (B) Manufacturing method
The manufacturing method according to the first embodiment of the present invention will be described with reference to FIGS. In the embodiment of the present invention, for the sake of simplicity, only one memory cell is illustrated and a manufacturing method thereof will be described.

はじめに、図５に示すように、半導体基板１表面に、ゲート絶縁膜２が、例えば、熱酸化法により形成される。次に、ゲート絶縁膜２上に、例えば、ポリシリコンからなるフローティングゲート電極材（第１のゲート電極材）３が、例えば、ＣＶＤ（ＣｈｅｍｉｃｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により堆積される。 First, as shown in FIG. 5, the gate insulating film 2 is formed on the surface of the semiconductor substrate 1 by, for example, a thermal oxidation method. Next, a floating gate electrode material (first gate electrode material) 3 made of, for example, polysilicon is deposited on the gate insulating film 2 by, for example, a CVD (Chemical Vapor Deposition) method.

フローティングゲート電極材３が所望のチャネル幅となるように加工された後、フローティングゲート電極材３上に、ゲート間絶縁膜材４及びコントロールゲート電極材（第２のゲート電極材）５が、例えば、ＣＶＤ法により、順次堆積される。
ゲート間絶縁膜４は、例えば、シリコン酸化膜、シリコン窒化膜、Ａｌ_２Ｏ_３、ＨｆＳｉＯＮ等の高誘電体膜の単層膜、或いは、これらの積層膜である。
また、コントロールゲート電極材５は、例えば、ポリシリコン膜である。 After the floating gate electrode material 3 is processed to have a desired channel width, an inter-gate insulating film material 4 and a control gate electrode material (second gate electrode material) 5 are formed on the floating gate electrode material 3, for example, The films are sequentially deposited by the CVD method.
The inter-gate insulating film 4 is, for example, a silicon oxide film, a silicon nitride film, a single-layer film of a high dielectric film such as Al ₂ O ₃ or HfSiON, or a laminated film thereof.
The control gate electrode material 5 is, for example, a polysilicon film.

さらに、コントロールゲート電極５上に、例えば、シリコン窒化膜からなるマスク膜６が、例えば、ＣＶＤ法により堆積される。このマスク膜６は、ゲート加工時のエッチングマスクとなる。 Further, a mask film 6 made of, for example, a silicon nitride film is deposited on the control gate electrode 5 by, for example, a CVD method. This mask film 6 serves as an etching mask during gate processing.

次に、マスク膜６上にレジストが塗布され、このレジストにパターニングが施される。すると、図６に示すように、レジストマスク７が、マスク膜６上に形成される。この際、パターニングされたレジストマスク７のチャネル長方向の寸法は、メモリセルが所定のゲート長（チャネル長）となるように形成される。メモリセルのゲート長は、例えば、１３０ｎｍ以下である。 Next, a resist is applied onto the mask film 6, and patterning is performed on the resist. Then, a resist mask 7 is formed on the mask film 6 as shown in FIG. At this time, the dimension of the patterned resist mask 7 in the channel length direction is formed such that the memory cell has a predetermined gate length (channel length). The gate length of the memory cell is, for example, 130 nm or less.

続いて、図７に示すように、レジストマスク７をマスクとして、マスク膜６、コントロールゲート電極材５、ゲート間絶縁膜材４、フローティングゲート電極材３が、例えば、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）法により、順次エッチングされ、積層ゲート構造のゲート電極が形成される。 Subsequently, as shown in FIG. 7, using the resist mask 7 as a mask, the mask film 6, the control gate electrode material 5, the intergate insulating film material 4, and the floating gate electrode material 3 are formed by, for example, the RIE (Reactive Ion Etching) method. Are sequentially etched to form a gate electrode having a stacked gate structure.

レジストを除去した後、図８に示すように、イオン注入保護膜及びゲートエッジへの電界集中防止を目的とする酸化膜８が、例えば、酸素雰囲気中で１０００℃程度の加熱処理を行って、積層ゲート電極の上面及び側面上に形成される。この酸化膜８の膜厚は、例えば、１０ｎｍ程度である。
この積層ゲート電極の酸化工程の際に、積層ゲート電極は、過剰に酸化される金属シリサイドを含まず、ポリシリコンからなるフローティングゲート電極３及びコントロールゲート電極５から構成されている。
それゆえ、積層ゲート電極の側面上に過剰酸化膜は形成されず、積層ゲート電極の側面は、均一に酸化される。 After removing the resist, as shown in FIG. 8, the oxide film 8 for the purpose of preventing electric field concentration on the ion implantation protective film and the gate edge is subjected to, for example, a heat treatment at about 1000 ° C. in an oxygen atmosphere. It is formed on the top and side surfaces of the stacked gate electrode. The thickness of the oxide film 8 is, for example, about 10 nm.
In the oxidation process of the laminated gate electrode, the laminated gate electrode is composed of the floating gate electrode 3 and the control gate electrode 5 made of polysilicon, which do not contain excessively oxidized metal silicide.
Therefore, an excessive oxide film is not formed on the side surface of the stacked gate electrode, and the side surface of the stacked gate electrode is uniformly oxidized.

尚、マスク膜６はシリコン窒化膜で構成されているため、ゲート電極３，５を構成するポリシリコン膜と比較して、酸化レートが小さく、マスク膜６上に酸化膜は形成されない。 Since the mask film 6 is made of a silicon nitride film, the oxidation rate is lower than that of the polysilicon film constituting the gate electrodes 3 and 5, and no oxide film is formed on the mask film 6.

次に、図９に示すように、ソース／ドレイン拡散層９が、例えば、イオン注入法により、積層ゲート電極をマスクとして、自己整合的に半導体基板１内に形成される。
この際、積層ゲート電極の側面は均一に酸化されているので、ソース／ドレイン拡散層９をゲート電極のゲート端と接するように形成することができる。 Next, as shown in FIG. 9, the source / drain diffusion layer 9 is formed in the semiconductor substrate 1 in a self-aligned manner by using, for example, an ion implantation method using the stacked gate electrode as a mask.
At this time, since the side surface of the stacked gate electrode is uniformly oxidized, the source / drain diffusion layer 9 can be formed in contact with the gate end of the gate electrode.

続いて、図１０に示すように、例えば、ＴＥＯＳ、ＢＰＳＧ等の層間絶縁膜１０が、積層ゲート電極の全面を覆うように形成される。 Subsequently, as shown in FIG. 10, for example, an interlayer insulating film 10 such as TEOS or BPSG is formed so as to cover the entire surface of the stacked gate electrode.

その後、マスク膜６をストッパ膜として、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法により、層間絶縁膜１０に対して、表面平坦化処理が行われると、図１１に示すように、層間絶縁膜１０の上面が、マスク膜（シリコン窒化膜）６の上面と一致した構造となる。 Thereafter, when a surface planarization process is performed on the interlayer insulating film 10 by CMP (Chemical Mechanical Polishing) using the mask film 6 as a stopper film, the upper surface of the interlayer insulating film 10 is formed as shown in FIG. The structure coincides with the upper surface of the mask film (silicon nitride film) 6.

その後、例えば、リン酸（Ｈ_３ＰＯ_４）溶液によるウェットエッチングにより、マスク膜（シリコン窒化膜）６が除去されると、図１２に示すように、層間絶縁膜１０の側面とコントロールゲート電極５の上面からなる凹部Ｘが、積層ゲート電極の上部に形成される。 Thereafter, for example, when the mask film (silicon nitride film) 6 is removed by wet etching using a phosphoric acid (H ₃ PO ₄ ) solution, the side surfaces of the interlayer insulating film 10 and the control gate electrode 5 are removed as shown in FIG. A concave portion X formed of the upper surface of is formed on the upper portion of the stacked gate electrode.

そして、図１３に示すように、例えば、ＷＳｉなどの低抵抗のゲート電極材（第３のゲート電極材）１１が、例えば、ＣＶＤ法により、層間絶縁膜１０上及びコントロールゲート電極５上に堆積される。尚、第３のゲート電極材は、ＣｏＳｉ_２等の金属シリサイドでもよく、例えば、Ｃｏ膜とコントロールゲート電極５を構成するポリシリコンとを固相反応させて、金属シリサイドからなる第３のゲート電極を形成しても良い。また、第３のゲート電極材１１は、Ｃｕ及びＡｌ等の金属シリサイドよりも低抵抗率のメタル材でもよい。 Then, as shown in FIG. 13, for example, a low-resistance gate electrode material (third gate electrode material) 11 such as WSi is deposited on the interlayer insulating film 10 and the control gate electrode 5 by, for example, the CVD method. Is done. The third gate electrode material may be a metal silicide such as CoSi _2. For example, a third gate electrode made of metal silicide is obtained by causing a solid phase reaction between a Co film and polysilicon constituting the control gate electrode 5. May be formed. Further, the third gate electrode material 11 may be a metal material having a lower resistivity than a metal silicide such as Cu and Al.

その後、層間絶縁膜１０をストッパとして、低抵抗率のゲート電極材１１に対して、例えば、ＣＭＰ法による平坦化処理を施すと、図１４に示すように、ゲート電極１１が、凹部Ｘ内に自己整合的に残存して、形成される。 Thereafter, when the low resistivity gate electrode material 11 is subjected to, for example, a planarization process by CMP using the interlayer insulating film 10 as a stopper, the gate electrode 11 is placed in the recess X as shown in FIG. It remains in a self-aligned manner and is formed.

以上の工程により、本実施形態のメモリセルが形成される。 Through the above steps, the memory cell of this embodiment is formed.

上述のように、本発明の第１の実施形態の製造方法によれば、ゲート電極１１のチャネル長方向の側面が平坦な構造となる。そして、層間絶縁膜１０により覆われるメモリセルの積層ゲート電極において、フローティングゲート電極３及びコントロールゲート電極５のチャネル長方向の側面と層間絶縁膜１０との間には、酸化膜８が介在し、ゲート電極１１のチャネル長方向の側面は、層間絶縁膜と１０と直接接触する構造となるように、製造できる。 As described above, according to the manufacturing method of the first embodiment of the present invention, the side surface of the gate electrode 11 in the channel length direction has a flat structure. In the stacked gate electrode of the memory cell covered by the interlayer insulating film 10, an oxide film 8 is interposed between the side surface in the channel length direction of the floating gate electrode 3 and the control gate electrode 5 and the interlayer insulating film 10, The side surface of the gate electrode 11 in the channel length direction can be manufactured so as to have a structure in direct contact with the interlayer insulating film 10.

また、本実施形態によれば、第３のゲート電極材１１を構成する金属シリサイド膜は、側壁酸化工程及びソース／ドレイン拡散層のためのイオン注入工程の後に形成される。
そのため、側壁酸化工程によって、第３のゲート電極材１１を構成する金属シリサイド膜の側面上に、ソース／ドレイン拡散層９のオフセットの原因となる過剰酸化膜が形成されることは無い。 Further, according to the present embodiment, the metal silicide film constituting the third gate electrode material 11 is formed after the sidewall oxidation process and the ion implantation process for the source / drain diffusion layers.
Therefore, an excessive oxide film that causes an offset of the source / drain diffusion layer 9 is not formed on the side surface of the metal silicide film constituting the third gate electrode material 11 by the sidewall oxidation process.

それゆえ、金属シリサイドのチャネル長方向の側面上に形成された過剰酸化膜によって、ソース／ドレイン拡散層９が、ゲート端から離れて形成されることはない。 Therefore, the source / drain diffusion layer 9 is not formed away from the gate end due to the excessive oxide film formed on the side surface of the metal silicide in the channel length direction.

又、本実施形態によれば、第３のゲート電極材１１は、高温の熱処理工程が施されない。そのため、比較的融点の低いＡｌやＣｕ等のメタル材を用いても、それらが、熱拡散し、半導体基板１内に固定電荷を形成することはない。 According to the present embodiment, the third gate electrode material 11 is not subjected to a high-temperature heat treatment process. Therefore, even if metal materials such as Al and Cu having a relatively low melting point are used, they do not thermally diffuse and form a fixed charge in the semiconductor substrate 1.

それゆえ、金属シリサイドよりも抵抗率の低いメタル材を、第３のゲート電極材として用いることもできる。 Therefore, a metal material having a resistivity lower than that of metal silicide can be used as the third gate electrode material.

したがって、本発明の第１の実施形態の製造方法によれば、書き込み特性等のメモリセルの動作特性が悪化するのを防止できるメモリセルを形成できる。 Therefore, according to the manufacturing method of the first embodiment of the present invention, it is possible to form a memory cell that can prevent the operation characteristics of the memory cell such as write characteristics from deteriorating.

尚、本実施形態においては、フローティングゲート電極を有するメモリセルを例として説明したが、メモリセルの構造はそれに限定されない。例えば、絶縁膜に電荷（電子）を蓄積させて、データの書き込みを行うＭＯＮＯＳ（Ｍｅｔａｌ―Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のメモリセルでもよい。 In the present embodiment, the memory cell having the floating gate electrode has been described as an example. However, the structure of the memory cell is not limited thereto. For example, a memory cell having a MONOS (Metal-Oxide-Nitride-Oxide-Semiconductor) structure in which charges (electrons) are accumulated in an insulating film and data is written may be used.

（２）第２の実施形態
（ａ）構造
図１５を用いて、本発明の第２の実施形態のメモリセルの構造について、説明する。尚、第１の実施形態と同一部材に関しては、同一符号を付し、詳細な説明を省略する。また、本実施形態のチャネル幅方向の構造は、第１の実施形態の図４に示す構造と同じである。 (2) Second Embodiment (a) Structure The structure of a memory cell according to the second embodiment of the present invention will be described with reference to FIG. In addition, about the same member as 1st Embodiment, the same code | symbol is attached | subjected and detailed description is abbreviate | omitted. Further, the structure in the channel width direction of the present embodiment is the same as the structure shown in FIG. 4 of the first embodiment.

図１５に示すように、本実施形態のメモリセルも、第１の実施形態と同様に、フローティングゲート電極（第１のゲート電極）３とコントロールゲート電極（第２のゲート電極）５が積層された積層ゲート構造のＭＩＳトランジスタとなっている。 As shown in FIG. 15, in the memory cell of this embodiment, a floating gate electrode (first gate electrode) 3 and a control gate electrode (second gate electrode) 5 are stacked as in the first embodiment. The MIS transistor has a stacked gate structure.

そして、コントロールゲート電極５上に、例えば、金属シリサイド又はメタル材からなる低抵抗率のゲート電極（第３のゲート電極）１１が、配置される。 On the control gate electrode 5, a low resistivity gate electrode (third gate electrode) 11 made of, for example, a metal silicide or a metal material is disposed.

また、ポリシリコンからなるフローティング電極３及びコントロールゲート電極５の側面上には、イオン注入保護膜及び電界集中防止膜となる酸化膜８（例えば、シリコン酸化膜）が形成される。さらに酸化膜８上には、絶縁膜１３（例えば、シリコン窒化膜）が形成される。この絶縁膜１３は、ソース／ドレイン拡散層９に接続されるビット線又はソース線コンタクト（図示せず）を層間絶縁膜内１０に埋め込むためのコンタクト開口時に、あわせズレが生じた場合に、図４に示す素子分離絶縁膜２０がエッチングされないようにするために設けられるコンタクト保護膜である。 On the side surfaces of the floating electrode 3 and the control gate electrode 5 made of polysilicon, an oxide film 8 (for example, a silicon oxide film) serving as an ion implantation protective film and an electric field concentration preventing film is formed. Further, an insulating film 13 (for example, a silicon nitride film) is formed on the oxide film 8. This insulating film 13 is formed when a misalignment occurs at the time of contact opening for embedding a bit line or source line contact (not shown) connected to the source / drain diffusion layer 9 in the interlayer insulating film 10. 4 is a contact protective film provided to prevent the element isolation insulating film 20 shown in FIG. 4 from being etched.

本実施形態においても、上記の酸化膜８を形成する際に、第３のゲート電極１１を構成する、例えば、金属シリサイドが過剰に酸化されて形成される過剰酸化膜が、第３のゲート電極１１のチャネル長方向の側面上になく、第３のゲート電極１１のチャネル長方向の側面が平坦な構造となっている。 Also in the present embodiment, when the oxide film 8 is formed, the third gate electrode 11, for example, an excessive oxide film formed by excessively oxidizing metal silicide is the third gate electrode. 11 is not on the side surface in the channel length direction, but the side surface in the channel length direction of the third gate electrode 11 is flat.

そして、本実施形態において、上記の酸化膜８を形成する際に、第３のゲート電極１１（金属シリサイド）が過剰に酸化されて形成される過剰酸化膜は、第３のゲート電極１１のチャネル長方向の側面上にない。 In the present embodiment, when the oxide film 8 is formed, the excess oxide film formed by excessively oxidizing the third gate electrode 11 (metal silicide) is a channel of the third gate electrode 11. Not on the long side.

また、絶縁膜１３の上端が半導体基板方向に後退し、その上端と酸化膜８及び層間絶縁膜１０とで凹部Ｙを形成している。そして、その凹部Ｙには、第３のゲート電極材（例えば、金属シリサイド膜）が埋め込まれている。つまり、第３のゲート電極１１は、逆凹型構造となっている。 Further, the upper end of the insulating film 13 recedes in the direction of the semiconductor substrate, and the upper end, the oxide film 8 and the interlayer insulating film 10 form a recess Y. In the recess Y, a third gate electrode material (for example, a metal silicide film) is embedded. That is, the third gate electrode 11 has an inverted concave structure.

それゆえ、層間絶縁膜１０により覆われる積層ゲート電極において、コントロールゲート電極５のチャネル長方向の側面と層間絶縁膜１０との間には、酸化膜８及びゲート電極１１が介在し、ゲート電極１１のチャネル長方向の側面は、層間絶縁膜１０と直接接触する構造となっている。尚、フローティングゲート電極３のチャネル長方向の側面と、層間絶縁膜１０の間には、酸化膜８と絶縁膜１３が介在している。また、フローティングゲート電極３のチャネル長方向の側面と層間絶縁膜１０との間には、コンタクト保護膜としてのシリコン窒化膜１３と電界集中防止膜としての酸化膜８が介在した構造となっている。 Therefore, in the stacked gate electrode covered with the interlayer insulating film 10, the oxide film 8 and the gate electrode 11 are interposed between the side surface in the channel length direction of the control gate electrode 5 and the interlayer insulating film 10. The side surfaces in the channel length direction are in direct contact with the interlayer insulating film 10. An oxide film 8 and an insulating film 13 are interposed between the side surface of the floating gate electrode 3 in the channel length direction and the interlayer insulating film 10. Further, a silicon nitride film 13 as a contact protective film and an oxide film 8 as an electric field concentration preventing film are interposed between the side surface in the channel length direction of the floating gate electrode 3 and the interlayer insulating film 10. .

また、コンタクト保護膜１３と積層ゲート電極上のマスク材が同一の材料から構成された場合、コンタクト保護膜１３を形成した後に、マスク材をウェットエッチングにより除去すると、コンタクト保護膜１３もエッチングされ、半導体基板方向に後退し、凹部Ｙが形成される。 Further, when the contact protection film 13 and the mask material on the laminated gate electrode are made of the same material, the contact protection film 13 is also etched by removing the mask material by wet etching after the contact protection film 13 is formed. Recessed toward the semiconductor substrate, the recess Y is formed.

本実施形態においても、第１の実施形態と同様に、積層ゲート電極をマスクして自己整合的形成されるソース／ドレイン拡散層９が、ゲート端から離れて形成されるのを防止できる。また、金属シリサイドよりも抵抗率の低いメタル材を用いることもできる。 Also in the present embodiment, as in the first embodiment, the source / drain diffusion layer 9 formed in a self-aligned manner by masking the stacked gate electrode can be prevented from being formed away from the gate end. A metal material having a resistivity lower than that of metal silicide can also be used.

（ｂ）製造方法
以下、図１６乃至図２３を用いて、本発明の第２の実施形態の製造方法ついて説明する。 (B) Manufacturing Method Hereinafter, a manufacturing method according to the second embodiment of the present invention will be described with reference to FIGS.

はじめに、図１６に示すように、第１の実施形態の図５に示す工程と同様の工程で、半導体基板１上に、ゲート絶縁膜２、フローティングゲート電極材３（例えば、ポリシリコン）、ゲート間絶縁膜材４、コントロールゲート電極材５（例えば、ポリシリコン）が、順次形成される。
次に、コントロールゲート電極材５上に、例えば、シリコン窒化膜からなる第１のマスク膜６Ａが、例えば、ＣＶＤ法により、形成される。さらに、例えば、シリコン酸化膜からなる第２のマスク膜６Ｂが、例えば、ＣＶＤ法により、第１のマスク膜６Ｂ上に形成される。第１及び第２のマスク膜６Ａ，６Ｂは、ゲート加工時のエッチングマスクとなる。尚、ここでは、第１のマスク膜６Ａは窒化シリコンから構成され、第２のマスク膜６Ｂは酸化シリコンから構成されているが、これに限定されず、それぞれのエッチング時に、十分なエッチング選択比が確保できる材料で構成されていればよい。 First, as shown in FIG. 16, a gate insulating film 2, a floating gate electrode material 3 (for example, polysilicon), a gate are formed on the semiconductor substrate 1 in the same process as the process shown in FIG. 5 of the first embodiment. An inter-layer insulating film material 4 and a control gate electrode material 5 (for example, polysilicon) are sequentially formed.
Next, a first mask film 6A made of, for example, a silicon nitride film is formed on the control gate electrode material 5 by, for example, a CVD method. Further, for example, a second mask film 6B made of a silicon oxide film is formed on the first mask film 6B by, for example, a CVD method. The first and second mask films 6A and 6B serve as etching masks during gate processing. Here, the first mask film 6A is made of silicon nitride, and the second mask film 6B is made of silicon oxide. However, the present invention is not limited to this. It is only necessary to be made of a material that can secure the above.

次に、図１７に示すように、第１の実施形態の図６及び図７に示す工程と同様の工程で、第２のマスク膜６Ｂ上に、レジストマスク７が形成される。そして、そのレジストマスク７をマスクとして、マスク材６Ａ，６Ｂ、コントロールゲート電極材５、ゲート間絶縁膜材４、フローティングゲート電極材３が順次エッチングされて、積層ゲート電極が形成される。 Next, as shown in FIG. 17, a resist mask 7 is formed on the second mask film 6 </ b> B in the same process as the process shown in FIGS. 6 and 7 of the first embodiment. Then, using the resist mask 7 as a mask, the mask materials 6A and 6B, the control gate electrode material 5, the inter-gate insulating film material 4, and the floating gate electrode material 3 are sequentially etched to form a laminated gate electrode.

続いて、レジストマスク７及びマスク膜６Ｂが除去された後、図１８に示すように、図８及び図９に示す工程と同様の工程で、積層ゲート電極の側面上に、酸化膜８が形成される。この積層ゲート電極の酸化工程の際に、積層ゲート電極は、過剰に酸化される金属シリサイドを含まず、ポリシリコンからなるフローティングゲート電極３及びコントロールゲート電極５から構成されている。それゆえ、積層ゲート電極の側面上に過剰酸化膜が形成されることはなく、積層ゲート電極の側面は、均一に酸化される。また、第１の実施形態と同様に、シリコン窒化膜で構成されるマスク膜６Ａ上には、酸化膜は形成されない。 Subsequently, after the resist mask 7 and the mask film 6B are removed, as shown in FIG. 18, an oxide film 8 is formed on the side surface of the stacked gate electrode in the same process as shown in FIGS. Is done. In the oxidation process of the laminated gate electrode, the laminated gate electrode is composed of the floating gate electrode 3 and the control gate electrode 5 made of polysilicon, which do not contain excessively oxidized metal silicide. Therefore, an excess oxide film is not formed on the side surface of the stacked gate electrode, and the side surface of the stacked gate electrode is uniformly oxidized. Further, as in the first embodiment, no oxide film is formed on the mask film 6A formed of a silicon nitride film.

その後、ソース／ドレイン拡散層９が、例えば、イオン注入法により、積層ゲート電極をマスクとして、自己整合的に半導体基板１内に形成される。上述のように、積層ゲート電極の側面は均一に酸化されているので、ソース／ドレイン拡散層９をゲート電極のゲート端と接するように形成することができる。 Thereafter, the source / drain diffusion layer 9 is formed in the semiconductor substrate 1 in a self-aligning manner, for example, by ion implantation using the stacked gate electrode as a mask. As described above, since the side surface of the stacked gate electrode is uniformly oxidized, the source / drain diffusion layer 9 can be formed in contact with the gate end of the gate electrode.

続いて、図１９に示すように、例えば、シリコン窒化膜からなるコンタクト保護膜１３が、例えば、ＣＶＤ法により形成される。さらに、図２０に示すように、層間絶縁膜１０（例えば、ＴＥＯＳ膜）が、積層ゲート電極の全面を覆うように、例えば、ＣＶＤ法によりコンタクト保護膜１３上に、形成される。 Subsequently, as shown in FIG. 19, a contact protective film 13 made of, for example, a silicon nitride film is formed by, for example, a CVD method. Further, as shown in FIG. 20, an interlayer insulating film 10 (for example, a TEOS film) is formed on the contact protection film 13 by, for example, a CVD method so as to cover the entire surface of the stacked gate electrode.

次に、例えば、ＣＭＰ法により、コンタクト保護膜１３をストッパとして、層間絶縁膜の上面に平坦化処理が施されると、図２１に示すように、コンタクト保護膜の上面が露出する構造となる。 Next, when a planarization process is performed on the upper surface of the interlayer insulating film using the contact protective film 13 as a stopper, for example, by a CMP method, the upper surface of the contact protective film is exposed as shown in FIG. .

その後、例えば、リン酸溶液を用いた、ウェットエッチングによって、積層ゲート電極上端のコンタクト保護膜１３及びマスク膜６Ａが除去されると、図２２に示すように、コントロールゲート電極５の上面が露出する構造になる。 Thereafter, for example, when the contact protection film 13 and the mask film 6A at the upper end of the stacked gate electrode are removed by wet etching using a phosphoric acid solution, the upper surface of the control gate electrode 5 is exposed as shown in FIG. Become a structure.

それゆえ、コントロールゲート電極５の上端と層間絶縁膜１０からなる凹部Ｘが形成される。また、コンタクト保護膜としてのシリコン窒化膜１３の上端は、同じくシリコン窒化膜からなるマスク膜の除去の際に、同時にエッチングされ、半導体基板側に後退する。それゆえ、シリコン窒化膜（コンタクト保護膜）１３の上端と、酸化膜８及び層間絶縁膜１０の側面からなる凹部Ｙが形成される。 Therefore, a recess X composed of the upper end of the control gate electrode 5 and the interlayer insulating film 10 is formed. Further, the upper end of the silicon nitride film 13 as a contact protective film is etched simultaneously with the removal of the mask film made of the silicon nitride film, and recedes to the semiconductor substrate side. Therefore, the upper end of the silicon nitride film (contact protective film) 13 and the concave portion Y composed of the side surfaces of the oxide film 8 and the interlayer insulating film 10 are formed.

その結果として、コントロールゲート電極５、層間絶縁膜１０及びシリコン窒化膜１３によって、逆凹型の溝部が形成される。 As a result, an inverted concave groove is formed by the control gate electrode 5, the interlayer insulating film 10 and the silicon nitride film 13.

続いて、第１の実施形態の図１３に示す工程と同様の工程で、第３のゲート電極材１１として、金属シリサイド又はメタル材が堆積される。 Subsequently, a metal silicide or a metal material is deposited as the third gate electrode material 11 in the same process as the process shown in FIG. 13 of the first embodiment.

その後、第１の実施形態の図１４に示す工程と同様の工程で、ゲート電極材１１に対して、例えば、ＣＭＰ法による平坦化処理が施される。
すると、図２３に示すように、第３のゲート電極１１が、コントロールゲート電極５条に、自己整合的に残存して、形成される。この際、凹部Ｙ内にも、ゲート電極材１１が残存する構造となる。よって、ゲート電極１１は、逆凹型の構造となる。
それゆえ、ゲート電極１１は、酸化膜８を介して、コントロールゲート電極５のチャネル長方向の側面の一部を覆う構造となる。 Thereafter, in the same process as the process shown in FIG. 14 of the first embodiment, the gate electrode material 11 is subjected to a planarization process by, for example, a CMP method.
Then, as shown in FIG. 23, the third gate electrode 11 is formed on the control gate electrode 5 in a self-aligned manner. At this time, the gate electrode material 11 remains in the recess Y. Therefore, the gate electrode 11 has a reverse concave structure.
Therefore, the gate electrode 11 has a structure that covers a part of the side surface of the control gate electrode 5 in the channel length direction through the oxide film 8.

上述のように、本発明の第２の実施形態の製造方法によれば、ゲート電極１１のチャネル長方向の側面が平坦な構造となり、第３のゲート電極１１は、逆凹型構造となる。そのため、層間絶縁膜１０により覆われるメモリセルの積層ゲート電極において、コントロールゲート電極５のチャネル長方向の側面と層間絶縁膜１０との間には、酸化膜８及びゲート電極１１が介在し、ゲート電極１１のチャネル長方向の側面は、層間絶縁膜と１０と直接接触する構造となるように、製造できる。また、フローティングゲート電極３のチャネル長方向の側面と層間絶縁膜１０との間には、コンタクト保護膜としてのシリコン窒化膜１３と酸化膜８が介在した構造となっている。 As described above, according to the manufacturing method of the second embodiment of the present invention, the side surface in the channel length direction of the gate electrode 11 has a flat structure, and the third gate electrode 11 has an inverted concave structure. Therefore, in the stacked gate electrode of the memory cell covered by the interlayer insulating film 10, the oxide film 8 and the gate electrode 11 are interposed between the side surface in the channel length direction of the control gate electrode 5 and the interlayer insulating film 10, and the gate The side surface in the channel length direction of the electrode 11 can be manufactured so as to have a structure in direct contact with the interlayer insulating film 10. Further, between the side surface in the channel length direction of the floating gate electrode 3 and the interlayer insulating film 10, a silicon nitride film 13 and an oxide film 8 as a contact protective film are interposed.

また、本実施形態の製造方法においても、過剰に酸化される第３のゲート電極材としての金属シリサイドは、側壁酸化工程及びソース／ドレイン拡散層形成工程の後に形成される。 Also in the manufacturing method of the present embodiment, the metal silicide as the third gate electrode material that is excessively oxidized is formed after the sidewall oxidation step and the source / drain diffusion layer formation step.

又、本実施形態においても、第３のゲート電極材１１は、高温の熱処理工程が施されない。それゆえ、金属シリサイドよりも抵抗率の低い、例えば、の比較的融点の低いＡｌやＣｕ等のメタル材を用いても、それらが、熱拡散し、半導体基板１内に固定電荷を形成することはない。 Also in the present embodiment, the third gate electrode material 11 is not subjected to a high-temperature heat treatment step. Therefore, even when using a metal material such as Al or Cu having a lower resistivity than that of metal silicide, for example, a relatively low melting point, they thermally diffuse to form a fixed charge in the semiconductor substrate 1. There is no.

したがって、本発明の第２の実施形態の製造方法においても、書き込み特性等のメモリセルの動作特性が悪化するのを防止できるメモリセルを形成できる。 Therefore, also in the manufacturing method according to the second embodiment of the present invention, it is possible to form a memory cell that can prevent deterioration of the operation characteristics of the memory cell such as write characteristics.

尚、本実施形態においても、メモリセルはＭＯＮＯＳ型のメモリセルでも良い。 In this embodiment, the memory cell may be a MONOS type memory cell.

２．比較例
図２５及び図２６を用いて、本発明の実施形態と従来との比較例について説明する。 2. Comparative example
A comparative example between the embodiment of the present invention and the prior art will be described with reference to FIGS.

図２５は、本実施形態と従来例のメモリセルのチャネル長方向の断面構造を示す。図２５の（ａ）は従来例を示し、図２５の（ｂ）は本実施形態を示す。 FIG. 25 shows a cross-sectional structure in the channel length direction of the memory cell of this embodiment and the conventional example. FIG. 25A shows a conventional example, and FIG. 25B shows the present embodiment.

図２５（ａ）に示すように、従来例のメモリセルにおいて、例えば、金属シリサイドからなる第３のゲート電極１１Ａは、側壁酸化工程によって、ポリシリコンからなるフローティングゲート電極３及びコントロールゲート電極５よりも、過剰に酸化される。 As shown in FIG. 25A, in the memory cell of the conventional example, the third gate electrode 11A made of, for example, a metal silicide is removed from the floating gate electrode 3 and the control gate electrode 5 made of polysilicon by a sidewall oxidation process. Is also excessively oxidized.

そのため、ポリシリコンからなるゲート電極３，５の側面上の酸化膜８の膜厚（例えば、１０ｎｍ）よりも、金属シリサイドからなるゲート電極１１の側面上の過剰酸化膜８Ａの膜厚（例えば、３０ｎｍ）は厚くなる。 Therefore, the thickness of the excess oxide film 8A on the side surface of the gate electrode 11 made of metal silicide (for example, 10 nm) is larger than the thickness of the oxide film 8 on the side surface of the gate electrodes 3 and 5 made of polysilicon (for example, 10 nm). 30 nm) becomes thicker.

それゆえ、積層ゲート電極に対して自己整合的に形成されるソース／ドレイン拡散層９Ａが、ゲート端から離れて形成されてしまう。 Therefore, the source / drain diffusion layer 9A formed in a self-aligned manner with respect to the stacked gate electrode is formed away from the gate end.

したがって、従来例では、メモリセルの駆動能力が低下し、メモリセルの書き込み特性が悪化してしまう。 Therefore, in the conventional example, the drive capability of the memory cell is lowered, and the write characteristics of the memory cell are deteriorated.

一方、図２５（ｂ）に示すように本実施形態のメモリセルにおいては、金属シリサイドからなるゲート電極１１は、側壁酸化工程が施されず、第３のゲート電極の側面上には、従来例のように、過剰酸化膜が形成されない。
それゆえ、ソース／ドレイン拡散層９は、ゲート端に接触するように形成できる。 On the other hand, as shown in FIG. 25B, in the memory cell of this embodiment, the gate electrode 11 made of metal silicide is not subjected to the sidewall oxidation process, and the conventional example is formed on the side surface of the third gate electrode. Thus, an excessive oxide film is not formed.
Therefore, the source / drain diffusion layer 9 can be formed in contact with the gate end.

したがって、本実施形態によれば、メモリセルの書き込み特性が悪化することはなく、メモリセルの駆動特性を改善できる。 Therefore, according to the present embodiment, the write characteristics of the memory cell are not deteriorated, and the drive characteristics of the memory cell can be improved.

また、図２６は、本実施形態及び従来例の製造方法によって形成されたメモリセルアレイの構造を示す平面図である。図２６の（ａ）は従来例を示し、図２６の（ｂ）は本実施形態の例を示す。図２６においては、簡単化のため、それぞれ２本のワード線のみを図示している。 FIG. 26 is a plan view showing the structure of the memory cell array formed by the manufacturing method of this embodiment and the conventional example. FIG. 26A shows a conventional example, and FIG. 26B shows an example of this embodiment. In FIG. 26, only two word lines are shown for simplification.

図２６（ａ）及び図２６（ｂ）に示すワード線ＷＬ１Ａ，ＷＬ２Ａ，ＷＬ１Ｂ，ＷＬ２Ｂは、金属シリサイドを含むゲート電極材から構成されている。 The word lines WL1A, WL2A, WL1B, WL2B shown in FIGS. 26A and 26B are made of a gate electrode material containing metal silicide.

図２６（ａ）に示すように、従来例では、ワード線ＷＬ１Ａ，ＷＬ２Ａとしての金属シリサイドは、上述のように積層ゲート電極の側壁酸化工程によって、過剰に酸化される。そして、ワード線ＷＬ１Ｂ，ＷＬ２Ｂは、酸化された部分が細くなり、その全体が不規則に細くなってしまう。 As shown in FIG. 26A, in the conventional example, the metal silicide as the word lines WL1A and WL2A is excessively oxidized by the sidewall oxidation process of the stacked gate electrode as described above. The word lines WL1B and WL2B are thinned at the oxidized portion, and the whole is irregularly thinned.

それゆえ、従来例のワード線ＷＬ１Ａ，ＷＬ２Ａは、歪んでしまう。 Therefore, the conventional word lines WL1A and WL2A are distorted.

一方、図２６（ｂ）に示すように、本実施形態によれば、ワード線ＷＬ１Ｂ，ＷＬ２Ｂを構成する金属シリサイドは、酸化されない。また、第１及び第２の実施形態に示したように、ワード線ＷＬ１Ａ，ＷＬ２Ａを構成する金属シリサイドは、凹部Ｘに対して自己整合的に埋め込まれる。
それゆえ、本実施形態によれば、ワード線ＷＬ１Ｂ，ＷＬ２Ｂは線幅が均一になっている。 On the other hand, as shown in FIG. 26B, according to the present embodiment, the metal silicide constituting the word lines WL1B and WL2B is not oxidized. Further, as shown in the first and second embodiments, the metal silicide constituting the word lines WL1A and WL2A is embedded in the recess X in a self-aligned manner.
Therefore, according to the present embodiment, the word lines WL1B and WL2B have a uniform line width.

ここで、図２６（ａ）に示すように、従来例のワード線ＷＬ１Ｂ，ＷＬ２Ｂは、酸化されて細くなる。ワード線ＷＬ１Ｂ，ＷＬ２Ｂが細くなることで、ワード線の抵抗値は高くなってしまう。 Here, as shown in FIG. 26A, the word lines WL1B and WL2B of the conventional example are oxidized and become thin. As the word lines WL1B and WL2B become thinner, the resistance value of the word line becomes higher.

また、従来例では、金属シリサイドはランダムに酸化されるため、メモリセルアレイ内の複数のワード線のばらつき、そして、ワード線に接続される複数のメモリセルのばらつきも多くなる。したがって、フラッシュメモリとしての制御も困難となる。 In addition, in the conventional example, since metal silicide is randomly oxidized, variations in a plurality of word lines in the memory cell array and variations in a plurality of memory cells connected to the word lines increase. Therefore, it becomes difficult to control the flash memory.

一方で、本実施形態では、第３のゲート電極１１とコントロールゲート電極５との接触面積Ｓ１は、側壁酸化工程によって金属シリサイドが小さくなることがないので、従来例の接触面積Ｓ２よりも大きくできる。 On the other hand, in this embodiment, the contact area S1 between the third gate electrode 11 and the control gate electrode 5 can be made larger than the contact area S2 of the conventional example because the metal silicide is not reduced by the sidewall oxidation process. .

また、ワード線ＷＬ１Ａ，ＷＬ２Ａとしての金属シリサイドは、酸化工程が施されないので、ワード線ＷＬ１Ａ，ＷＬ２Ａが、酸化によって細くなることで抵抗値が高くなることはない。 In addition, since the metal silicide as the word lines WL1A and WL2A is not subjected to an oxidation process, the resistance value does not increase because the word lines WL1A and WL2A are thinned by oxidation.

したがって、ワード線の抵抗値に起因する電圧降下の影響は少ない。 Therefore, the influence of the voltage drop due to the resistance value of the word line is small.

さらに、ワード線ＷＬ１Ｂ，ＷＬ２Ｂは、凹部に自己整合的に埋め込まれた構造となっているため、従来例よりも、複数のワード線のばらつきを小さくすることができる。 Furthermore, since the word lines WL1B and WL2B are embedded in the recesses in a self-aligned manner, variations in the plurality of word lines can be reduced as compared with the conventional example.

したがって、本発明の実施形態では、メモリセル及びフラッシュメモリ全体としての制御が困難になることは無い。 Therefore, in the embodiment of the present invention, it is not difficult to control the entire memory cell and flash memory.

３．その他
本発明の例は、上述の他に、以下の特徴を有する。マスク膜（シリコン窒化膜）は、ウェットエッチングによって除去されることを特徴とする。 3. Other
In addition to the above, the example of the present invention has the following features. The mask film (silicon nitride film) is removed by wet etching.

本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。 The example of the present invention is not limited to the above-described embodiment, and can be embodied by modifying each component without departing from the scope of the invention. Various inventions can be configured by appropriately combining a plurality of constituent elements disclosed in the above-described embodiments. For example, some constituent elements may be deleted from all the constituent elements disclosed in the above-described embodiments, or constituent elements of different embodiments may be appropriately combined.

フラッシュメモリの全体構成を示すレイアウト図。1 is a layout diagram showing the overall configuration of a flash memory. ＮＯＲ型メモリセルアレイの回路構成を示す等価回路図。FIG. 3 is an equivalent circuit diagram showing a circuit configuration of a NOR type memory cell array. 第１の実施形態のメモリセルの構造を示す断面図。FIG. 3 is a cross-sectional view showing the structure of the memory cell according to the first embodiment. 第１の実施形態のメモリセルの構造を示す断面図。FIG. 3 is a cross-sectional view showing the structure of the memory cell according to the first embodiment. 第１の実施形態のメモリセルの製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the memory cell of 1st Embodiment. 第１の実施形態のメモリセルの製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the memory cell of 1st Embodiment. 第１の実施形態のメモリセルの製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the memory cell of 1st Embodiment. 第１の実施形態のメモリセルの製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the memory cell of 1st Embodiment. 第１の実施形態のメモリセルの製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the memory cell of 1st Embodiment. 第１の実施形態のメモリセルの製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the memory cell of 1st Embodiment. 第１の実施形態のメモリセルの製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the memory cell of 1st Embodiment. 第１の実施形態のメモリセルの製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the memory cell of 1st Embodiment. 第１の実施形態のメモリセルの製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the memory cell of 1st Embodiment. 第１の実施形態のメモリセルの製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the memory cell of 1st Embodiment. 第２の実施形態のメモリセルの構造を示す断面図。Sectional drawing which shows the structure of the memory cell of 2nd Embodiment. 第２の実施形態のメモリセルの製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the memory cell of 2nd Embodiment. 第２の実施形態のメモリセルの製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the memory cell of 2nd Embodiment. 第２の実施形態のメモリセルの製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the memory cell of 2nd Embodiment. 第２の実施形態のメモリセルの製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the memory cell of 2nd Embodiment. 第２の実施形態のメモリセルの製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the memory cell of 2nd Embodiment. 第２の実施形態のメモリセルの製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the memory cell of 2nd Embodiment. 第２の実施形態のメモリセルの製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the memory cell of 2nd Embodiment. 第２の実施形態のメモリセルの製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the memory cell of 2nd Embodiment. 第２の実施形態のメモリセルの製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the memory cell of 2nd Embodiment. 本発明の実施形態の比較例を示す図。The figure which shows the comparative example of embodiment of this invention. 本発明の実施形態の比較例を示す図。The figure which shows the comparative example of embodiment of this invention.

Explanation of symbols

１：半導体基板、２：ゲート絶縁膜、３：フローティングゲート電極(第１のゲート電極)、４：ゲート間絶縁膜、５：コントロールゲート電極（第２のゲート電極材）、６，６Ａ，６Ｂ：マスク膜、７：レジストマスク、８：酸化膜、９：ソース／ドレイン拡散層、１０：層間絶縁膜、１１：ゲート電極（第３のゲート電極）、１３：コンタクト保護膜、１００：メモリセルアレイ、１１０：センスアンプ、１２０：ロウデコーダ回路、１３０：制御回路、ＭＣ：メモリセル、ＷＬ１Ａ，ＷＬ１Ｂ，ＷＬ２Ａ，ＷＬ２Ｂ，ＷＬｎ−１，ＷＬｎ：ワード線、ＳＬ：ソース線、ＢＬ１，ＢＬ２，ＢＬｎ−１，ＢＬｎ：ビット線、Ｕ：ＮＯＲセルユニット 1: semiconductor substrate, 2: gate insulating film, 3: floating gate electrode (first gate electrode), 4: inter-gate insulating film, 5: control gate electrode (second gate electrode material), 6, 6A, 6B : Mask film, 7: resist mask, 8: oxide film, 9: source / drain diffusion layer, 10: interlayer insulating film, 11: gate electrode (third gate electrode), 13: contact protective film, 100: memory cell array 110: sense amplifier, 120: row decoder circuit, 130: control circuit, MC: memory cell, WL1A, WL1B, WL2A, WL2B, WLn-1, WLn: word line, SL: source line, BL1, BL2, BLn- 1, BLn: bit line, U: NOR cell unit

Claims

A semiconductor substrate; two diffusion layers provided in the semiconductor substrate; a gate insulating film provided on a channel region surface between the two diffusion layers; a stacked gate electrode provided on the gate insulating film; and the stacked gate An interlayer insulating film covering the electrode, and the stacked gate electrode includes a first gate electrode provided on the gate insulating film, an inter-gate insulating film provided on the first gate electrode, and the gate A second gate electrode provided on the inter-layer insulating film and a third gate electrode provided on the second gate electrode, a side surface of the second gate electrode in the channel length direction, and the interlayer A nonvolatile semiconductor memory, wherein an oxide film is interposed between the insulating films, and a side surface in the channel length direction of the third gate electrode is in contact with the interlayer insulating film.

A semiconductor substrate; two diffusion layers provided in the semiconductor substrate; a gate insulating film provided on a channel region surface between the two diffusion layers; a stacked gate electrode provided on the gate insulating film; and the stacked gate An interlayer insulating film covering the electrode, and the stacked gate electrode includes a first gate electrode provided on the gate insulating film, an inter-gate insulating film provided on the first gate electrode, and the gate A second gate electrode provided on the inter-layer insulating film and a third gate electrode provided on the second gate electrode, wherein the third gate electrode includes the oxide film through the first gate electrode. Covering the side surface in the channel length direction of the second gate electrode, and interposing the third gate electrode and the oxide film between the side surface in the channel length direction of the second gate electrode and the interlayer insulating film, The third game The channel length direction of the side surface of the electrode is a non-volatile semiconductor memory, characterized by contacting the interlayer insulating film directly.

Forming a gate insulating film material on the first gate electrode material on the semiconductor substrate; forming a second gate electrode material on the gate insulating film material; and the second gate. A step of forming a mask film on the electrode material, and sequentially etching the mask film, the second gate electrode material, the inter-gate insulating film material, and the first gate electrode material to form a stacked gate electrode A step of forming an oxide film on a side surface of the stacked gate electrode by a thermal oxidation process; and after forming the oxide film, the diffusion layer is formed in the semiconductor substrate by using the stacked gate electrode as a mask. A non-volatile semiconductor comprising: a step of forming in a consistent manner; and a step of forming a third gate electrode on the stacked gate electrode by removing the mask film after forming the diffusion layer Memory manufacturing method.

Forming a gate insulating film material on the first gate electrode material on the semiconductor substrate; forming a second gate electrode material on the gate insulating film material; and the second gate. A step of forming a mask film on the electrode material, and sequentially etching the mask film, the second gate electrode material, the inter-gate insulating film material, and the first gate electrode material to form a stacked gate electrode A step of forming an oxide film on a side surface of the stacked gate electrode by a thermal oxidation process; and after forming the oxide film, the diffusion layer is formed in the semiconductor substrate by using the stacked gate electrode as a mask. A step of forming in a consistent manner, a step of forming an insulating film as a contact protection film on the oxide film, and after forming the diffusion layer, the mask film is removed, and a third layer is formed on the stacked gate electrode. To form the gate electrode Method of manufacturing a nonvolatile semiconductor memory characterized by comprising and.

The third gate electrode includes a step of forming an interlayer insulating film covering the stacked gate electrode on the semiconductor substrate, a step of matching an upper surface of the interlayer insulating film with an upper surface of the mask film, and the mask film. And forming a recess composed of the upper surface of the second gate electrode material and the side surface of the interlayer insulating film, and a step of embedding the third gate electrode material in the recess in a self-aligning manner. The method for manufacturing a nonvolatile semiconductor memory according to claim 3, wherein: