JP2008283014A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、例えば、EUV(極端紫外: Extreme Ultra Violet)リソグラフィなどに好適であり、露光装置とマスクを用いて露光を実施するための半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device suitable for, for example, EUV (Extreme Ultra Violet) lithography and the like, and performing exposure using an exposure apparatus and a mask.
従来、半導体装置の製造工程に用いられるリソグラフィ技術として、波長365nmのi線リソグラフィ、波長248nmのKrFリソグラフィ、波長193nmのArFリソグラフィなどの光リソグラフィが用いられてきた。最近は、ArFリソグラフィより高い解像度の要求を満たす液浸リソグラフィが盛んに研究されている。しかし、この液浸リソグラフィでもハーフピッチで45nmの解像度が限界である。そこで、より短い波長13.5nmのEUVリソグラフィが盛んに研究されており、このEUVリソグラフィはハーフピッチ32nmの解像度を達成できる。 Conventionally, optical lithography such as i-line lithography with a wavelength of 365 nm, KrF lithography with a wavelength of 248 nm, and ArF lithography with a wavelength of 193 nm has been used as a lithography technique used in the manufacturing process of a semiconductor device. Recently, immersion lithography that meets the requirement of higher resolution than ArF lithography has been actively researched. However, even in this immersion lithography, the resolution of 45 nm at the half pitch is the limit. Therefore, EUV lithography having a shorter wavelength of 13.5 nm has been actively studied, and this EUV lithography can achieve a resolution of a half pitch of 32 nm.
EUVリソグラフィの課題の1つは、レンズフレアの問題である。EUVリソグラフィでの露光波長は13.5nmと極めて短いため、光吸収と屈折率の関係から屈折レンズ系ではなく、反射光学系を用いて投影露光している。多層膜ミラーで構成される反射光学系では、ごく微細な表面ラフネスの影響により露光光が散乱され、迷光であるフレアを発生する。このフレアのため、パターン周辺の開口率に応じて露光カブリが生じ、パターン寸法が変化する。これがレンズフレアの問題であり、開口率が1%上昇するごとに、0.7nmの寸法変化が生じる。 One of the challenges of EUV lithography is the problem of lens flare. Since the exposure wavelength in EUV lithography is as extremely short as 13.5 nm, projection exposure is performed using a reflective optical system instead of a refractive lens system because of the relationship between light absorption and refractive index. In a reflective optical system composed of multilayer mirrors, exposure light is scattered under the influence of extremely fine surface roughness, and flare that is stray light is generated. Due to this flare, exposure fogging occurs according to the aperture ratio around the pattern, and the pattern dimension changes. This is a problem of lens flare, and a dimensional change of 0.7 nm occurs every time the aperture ratio increases by 1%.
EUVリソグラフィの対象寸法は32nmレベルであるため、様々なパターンが様々な密度で並存するLSIの製造、特に、パターンの種類が多いSoC(System on a Chip)などのロジックLSIの製造では、このレンズフレアは大きな問題になる。 Since the target dimension of EUV lithography is at the level of 32 nm, this lens is used in the manufacture of LSIs in which various patterns coexist with various densities, especially in the manufacture of logic LSIs such as SoC (System on a Chip) with many types of patterns. Flare becomes a big problem.
このレンズフレアの問題を解決するために、マスク上のパターンの幅を周辺のパターンの開口率に応じて調整し、所望の寸法精度のパターンを得るフレア補正技術が、例えば、下記特許文献1,2等で提案されている。
In order to solve this lens flare problem, a flare correction technique that adjusts the width of the pattern on the mask according to the aperture ratio of the peripheral pattern and obtains a pattern with a desired dimensional accuracy is disclosed in, for example,
EUVリソグラフィのフレアは、光学的解析によれば、多層膜ミラーの表面ラフネスの状態、ラフネスの空間周波数分布、あるいはそのラフネスの強度に応じて変化する。フレアの量だけでなくパターン寸法に影響を与える周辺範囲の広さも、その表面ラフネスの状態によって変化する。そのため、上述したフレア補正技術のマスク寸法補正量は、多層膜ミラーの表面ラフネスの状態によって変える必要がある。 The flare of EUV lithography changes according to the surface roughness state of the multilayer mirror, the spatial frequency distribution of the roughness, or the intensity of the roughness according to optical analysis. Not only the amount of flare but also the width of the peripheral area that affects the pattern dimension varies depending on the surface roughness. Therefore, the mask dimension correction amount of the flare correction technique described above needs to be changed according to the surface roughness state of the multilayer mirror.
従って、使用する露光装置の変更により光学系の状態が変化したり、露光装置の世代(例えば、解像度)が変わって光学系の状態が変化すると、マスク上のパターン寸法も変更しなければならず、マスクの再設計が必要になる。このため、露光装置とマスクの組合せを固定したり、露光装置ごとに専用のマスクを再設計することは、設備利用効率の低下や製造コストの増加を招く。 Therefore, when the state of the optical system changes due to a change in the exposure apparatus to be used, or when the state of the optical system changes due to a change in the generation (for example, resolution) of the exposure apparatus, the pattern dimensions on the mask must also be changed. Redesign of the mask is necessary. For this reason, fixing the combination of the exposure apparatus and the mask or redesigning a dedicated mask for each exposure apparatus causes a reduction in facility utilization efficiency and an increase in manufacturing cost.
本発明の目的は、微細かつ高精度なパターンを含む半導体装置を高い生産効率で製造することができる半導体装置の製造方法を提供することである。 An object of the present invention is to provide a semiconductor device manufacturing method capable of manufacturing a semiconductor device including a fine and highly accurate pattern with high production efficiency.
本発明の一実施例によれば、高い解像度が要求される転写パターンを有するマスクについては専用の露光装置を用いて露光を実施するが、一方、高い解像度がそれほど要求されない転写パターンを有するマスクについては、別の露光装置を用いて露光を実施できる半導体装置の製造方法が提供される。 According to an embodiment of the present invention, a mask having a transfer pattern that requires a high resolution is exposed using a dedicated exposure apparatus, whereas a mask having a transfer pattern that does not require a high resolution so much. Provides a method of manufacturing a semiconductor device that can be exposed using another exposure apparatus.
解像度の判定手法に関して、マスクでの転写パターンにおいて、所定の寸法精度内に転写すべき複数のクリティカルパターン部を選定し、開口率が最大となる第1クリティカルパターン部および、開口率が最小となる第2クリティカルパターン部をそれぞれ特定する。そして、別の露光装置を用いてマスクを転写した場合、第1クリティカルパターン部および第2クリティカルパターン部の各寸法が所定の許容範囲に収まるかを評価する。 Regarding the resolution determination method, in the transfer pattern on the mask, a plurality of critical pattern portions to be transferred within a predetermined dimensional accuracy are selected, and the first critical pattern portion having the maximum aperture ratio and the aperture ratio is minimized. Each second critical pattern portion is specified. Then, when the mask is transferred using another exposure apparatus, it is evaluated whether each dimension of the first critical pattern portion and the second critical pattern portion falls within a predetermined allowable range.
各寸法が所定の許容範囲に収まる場合は、別の露光装置を用いて露光を実施する。一方、各寸法が所定の許容範囲に収まらない場合は、露光装置とマスクの組合せを固定して露光を実施する。 When each dimension falls within a predetermined allowable range, exposure is performed using another exposure apparatus. On the other hand, when each dimension does not fall within a predetermined allowable range, exposure is performed with a combination of the exposure apparatus and the mask fixed.
クリティカルパターン部の開口率を判定する際、開口率の最大値または最小値の代わりに、複数の判定値を採用してもよい。 When determining the aperture ratio of the critical pattern portion, a plurality of determination values may be employed instead of the maximum value or the minimum value of the aperture ratio.
こうしたクリティカルパターン部として、FETのアクティブ層の上に設けられるゲートパターン部、接続孔と接触する配線パターン部、または接続孔に隣接する配線パターン部を選定することが好ましい。 As such a critical pattern portion, it is preferable to select a gate pattern portion provided on the active layer of the FET, a wiring pattern portion in contact with the connection hole, or a wiring pattern portion adjacent to the connection hole.
また本発明は、EUVリソグラフィに用いられるEUV露光装置とEUVマスクに適用することが好ましい。 Further, the present invention is preferably applied to an EUV exposure apparatus and EUV mask used for EUV lithography.
この実施例によれば、露光の際に高い解像度が要求される場合、露光装置とマスクの組合せを固定するが、高い解像度がそれほど要求されない場合、露光装置とマスクの組合せを限定せずに、別の露光装置を流用することができる。そのため、露光装置やマスクなどの設備利用効率を高めることができ、製造コストの削減が図られる。
According to this embodiment, when a high resolution is required at the time of exposure, the combination of the exposure apparatus and the mask is fixed, but when the high resolution is not so required, without limiting the combination of the exposure apparatus and the mask, Another exposure apparatus can be used. Therefore, the utilization efficiency of equipment such as an exposure apparatus and a mask can be increased, and the manufacturing cost can be reduced.
実施の形態1.
本発明の第1実施形態について、図1から図11までを参照して説明する。図1は、本発明の第1実施形態を示すフローチャートである。本実施形態では、露光装置として3台のEUV露光装置A〜Cを準備する。
A first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a flowchart showing a first embodiment of the present invention. In the present embodiment, three EUV exposure apparatuses A to C are prepared as exposure apparatuses.
図2は、露光装置A〜Cに搭載された投影光学系A〜CについてのPSD(電力スペクトラム密度: Power Spectrum Density)特性を示すグラフである。縦軸は電力強度(対数表示)であり、横軸は空間周波数(対数表示)である。 FIG. 2 is a graph showing PSD (Power Spectrum Density) characteristics of the projection optical systems A to C mounted on the exposure apparatuses A to C. The vertical axis represents power intensity (logarithmic display), and the horizontal axis represents spatial frequency (logarithmic display).
露光装置Aと露光装置Bは互いに同世代の露光装置であり、同程度の解像度を有するが、投影光学系を構成する反射ミラーの研磨や多層膜コートの僅かな製造バラツキによってそのPSDカーブの形状は異なっている。但し、空間周波数1/mmから1/μmの範囲のラフネス強度で定義されるMSFR(Mid Spatial Frequency Roughness)の値は同じである。 The exposure apparatus A and the exposure apparatus B are exposure apparatuses of the same generation and have the same resolution, but the shape of the PSD curve is caused by polishing of the reflecting mirror constituting the projection optical system and slight manufacturing variations of the multilayer coating. Is different. However, the MSFR (Mid Spatial Frequency Roughness) value defined by the roughness intensity in the spatial frequency range of 1 / mm to 1 / μm is the same.
露光装置Cの投影光学系Cは、露光装置A,Bより一世代進んだ、より高い解像度を有しており、全般にラフネスが小さく、したがってMSFRの値も投影光学系A,Bより小さな値となっている。 The projection optical system C of the exposure apparatus C has a higher resolution advanced by one generation than the exposure apparatuses A and B, and generally has a low roughness. Therefore, the value of MSFR is also smaller than that of the projection optical systems A and B. It has become.
図3は、投影光学系Aの転写特性を示すグラフである。縦軸は寸法変化量(nm)であり、縦軸は開口率(%)である。投影光学系の転写特性は、上述したように、多層膜ミラーのごく微細な表面ラフネスに起因したフレアによって大きな影響を受け、パターン周辺の開口率に応じて露光カブリが生じ、パターン寸法が変化する。パターン周辺の開口率(多層膜が露出している割合)が大きくなるほど、寸法の変化量は単調に大きくなり、例えば、開口率が1%上昇すると、寸法変化量は0.7nm増加する。 FIG. 3 is a graph showing the transfer characteristics of the projection optical system A. The vertical axis represents the dimensional change (nm), and the vertical axis represents the aperture ratio (%). As described above, the transfer characteristic of the projection optical system is greatly affected by flare due to the extremely fine surface roughness of the multilayer mirror, and exposure fogging occurs depending on the aperture ratio around the pattern, and the pattern dimension changes. . As the aperture ratio around the pattern (the ratio at which the multilayer film is exposed) increases, the dimensional change amount increases monotonously. For example, when the aperture ratio increases by 1%, the dimensional change amount increases by 0.7 nm.
図1を参照して、最初にステップs1において、露光装置Aを用いてリソグラフィを実施した場合、所定の寸法精度内に転写可能なマスクAを準備する。次にステップs2において、マスクAでのレイアウトパターンにおいて、所定の寸法精度内に転写すべき複数のクリティカルパターン部を抽出する。EUV露光では、一般に、パターン寸法がクリティカル、即ち、寸法精度要求の厳しい部分である。 Referring to FIG. 1, when lithography is first performed using exposure apparatus A in step s1, mask A that can be transferred within a predetermined dimensional accuracy is prepared. Next, in step s2, a plurality of critical pattern portions to be transferred within a predetermined dimensional accuracy are extracted from the layout pattern on the mask A. In EUV exposure, the pattern dimension is generally critical, that is, the part where the dimensional accuracy is demanded.
クリティカルパターン部を抽出する方法としては、例えば、下記の方法1〜4がある。
As a method for extracting the critical pattern portion, for example, there are the following
[方法1]クリティカルパターン部として、FETのアクティブ層(拡散層)の上に設けられたゲートパターン部を選定する。例えば、図4に示すように、アクティブ層(拡散層)11の上にゲート配線10が設けられたパターンレイアウトの場合、パターン演算などの手法を用いて、図5に示すように、このゲート配線10のパターンを抽出して、クリティカルパターン部21とする。
[Method 1] As the critical pattern portion, a gate pattern portion provided on the active layer (diffusion layer) of the FET is selected. For example, in the case of a pattern layout in which the
[方法2]クリティカルパターン部として、隣接パターン間の間隔が予め定めた間隔より狭い部分を抽出する。例えば、図6に示すように、配線パターン31に注目すると、隣接パターンに接近している部分はパターン部分32である。このパターン部分32と隣接パターンとの間隔が所定の判定値より小さい場合、クリティカルパターン部として抽出する。
[Method 2] As a critical pattern portion, a portion where an interval between adjacent patterns is narrower than a predetermined interval is extracted. For example, as shown in FIG. 6, when attention is paid to the
判定対象となるパターン間隔は、種々のパターン形状に応じて定義することができ、例えば、図7(a)に示すように、2本のパターンが平行して走る場合、パターンエッジ間の距離L1として定義できる。また、図7(b)に示すように、あるパターンに対して側方から他のパターンの端部が接近している場合、パターン間隔はパターンエッジと端部エッジの間の距離L2として定義できる。また、図7(c)に示すように、パターンの端部同士が対向して接近している場合、パターン間隔は端部エッジ間の距離L3として定義できる。また、図7(d)に示すように、パターンの端部同士が斜めに接近している場合、パターン間隔は端部コーナー間の距離L4として定義できる。また、図7(e)に示すように、L字状パターンに対して長方形パターンが接近接近している場合、パターン間隔はパターンエッジ間の2つの距離L5,L6として定義できる。 The pattern interval to be determined can be defined according to various pattern shapes. For example, as shown in FIG. 7A, when two patterns run in parallel, the distance L1 between pattern edges. Can be defined as Further, as shown in FIG. 7B, when the end of another pattern is approaching from a side with respect to a certain pattern, the pattern interval can be defined as a distance L2 between the pattern edge and the end edge. . Further, as shown in FIG. 7C, when the end portions of the patterns are facing each other and approaching each other, the pattern interval can be defined as a distance L3 between the end portion edges. Further, as shown in FIG. 7D, when the end portions of the patterns are approaching obliquely, the pattern interval can be defined as a distance L4 between the end corners. Further, as shown in FIG. 7E, when the rectangular pattern is approaching and approaching the L-shaped pattern, the pattern interval can be defined as two distances L5 and L6 between the pattern edges.
こうしたクリティカルパターン部は、例えば、パターン演算などの手法を用いて、抽出できる。その一例を図8に示す。まず、図8(a)に示すように、2本のパターン50が距離Lを隔てて平行に配置されている場合、図8(b)に示すように、各パターン50の全周に渡ってL1/2ずつ太くして(ブロードニング)、仮想パターン51を作成する。このとき、パターン間隔が距離L1以下に属する部分は合体することになる。次に、図8(c)に示すように、仮想パターン51の全周に渡ってL1/2ずつ細くして(レッセニング)、仮想パターン52を作成する。次に、図8(d)に示すように、仮想パターン52から元の各パターン50を差し引いて、差分パターン53を作成する。最後に、各パターン50のうち、差分パターン53に接する部分をクリティカルパターン部とする。
Such a critical pattern portion can be extracted by using a technique such as pattern calculation. An example is shown in FIG. First, as shown in FIG. 8A, when two
[方法3]クリティカルパターン部として、接続孔と接触する配線パターン部を抽出する。例えば、図9に示すように、配線パターン31において、接続孔パターン33と接触する部分およびその近傍をクリティカルパターン部34として抽出する。パターン演算の一例として、接続孔パターン33を予め定めた量だけブロードニングを行って、太くした仮想パターンを作成し、この仮想パターンと配線パターン31との重なりの部分をクリティカルパターン部34とする。但し、太くした仮想パターンが配線パターン31の中に完全に包含されて、余裕しろのある場合は、クリティカルパターン部とはしない。
[Method 3] As a critical pattern portion, a wiring pattern portion in contact with the connection hole is extracted. For example, as shown in FIG. 9, in the
[方法4]クリティカルパターン部として、接続孔に隣接する配線パターン部を抽出する。例えば、図10に示すように、別層と接続するための接続孔41と配線層10とが互いに接触しないように、両者が近接する配線部分をクリティカルパターン部42とする。パターン演算の一例として、接続孔41を予め定めた量だけブロードニングを行って、太くした仮想パターンを作成し、この仮想パターンと配線層10の接触部分あるいは重なりの部分をクリティカルパターン部とする。なお、配線層10がゲートパターンである場合、アイソレーション層(拡散層)上の接続孔(コンタクト層)との接触は設計ルールと方法1によるゲートパターン精度管理により回避されるため、方法4の対象から除外することもできる。
[Method 4] As a critical pattern portion, a wiring pattern portion adjacent to the connection hole is extracted. For example, as shown in FIG. 10, a wiring portion close to each other is defined as a
このようにして複数のクリティカルパターン部を抽出した後、各クリティカルパターン部の近傍領域に関する開口率をそれぞれ算出し、図1のステップs3において、開口率が最大となるクリティカルパターン部αを抽出する。この近傍領域の大きさは予め定めておく。開口率の求め方としては、単純開口率を計算する方法と、例えばガウス関数のような、近くの比率を重く、遠くになるに従い軽くなる重みをつけた重み開口率を計算する方法とがある。前者は計算が軽く時間短縮ができる利点があり、後者は寸法精度の高い管理を行えるという利点がある。 After extracting a plurality of critical pattern parts in this way, the aperture ratio relating to the vicinity area of each critical pattern part is calculated, and the critical pattern part α having the maximum aperture ratio is extracted in step s3 of FIG. The size of this neighborhood region is determined in advance. There are two methods for obtaining the aperture ratio: a method for calculating a simple aperture ratio and a method for calculating a weighted aperture ratio with a weight that becomes heavier as the distance increases and becomes lighter as the distance increases. . The former has the advantage that the calculation is light and the time can be shortened, and the latter has the advantage that management with high dimensional accuracy can be performed.
次に、ステップs4において、上述と同様にして、開口率が最小となるクリティカルパターン部βを抽出する。 Next, in step s4, the critical pattern portion β with the smallest aperture ratio is extracted in the same manner as described above.
次に、ステップs5において、露光装置Aとは別個の露光装置Bを用いてマスクAを転写した場合、各クリティカルパターン部α,βの各寸法が所定の許容範囲に収まるかを評価する。このときの評価手法は、シミュレーションでもよく、実際の露光実験で行ってもよい。 Next, in step s5, when the mask A is transferred using the exposure apparatus B separate from the exposure apparatus A, it is evaluated whether or not the dimensions of the critical pattern portions α and β are within a predetermined allowable range. The evaluation method at this time may be a simulation or an actual exposure experiment.
各クリティカルパターン部α,βの各寸法が所定の許容範囲に収まると判定した場合、ステップs6に移行して、マスクAは、露光装置Aまたは露光装置Bのいずれを用いても、所定の寸法精度内に転写可能になる。従って、もし露光装置Aが使用不可であっても、露光装置BとマスクAの組合せにより露光を実施することができる。 When it is determined that each dimension of each critical pattern portion α, β falls within a predetermined allowable range, the process proceeds to step s6, and the mask A has a predetermined dimension regardless of whether the exposure apparatus A or the exposure apparatus B is used. Transfer is possible within accuracy. Therefore, even if the exposure apparatus A cannot be used, exposure can be performed by the combination of the exposure apparatus B and the mask A.
一方、ステップs5において、各クリティカルパターン部α,βの各寸法が所定の許容範囲に収まらないと判定した場合、ステップs7に移行して、マスクAは、露光装置Bを用いた場合には所定の寸法精度内に転写できないことになる。従って、マスクAを用いて露光を実施する際、露光装置AとマスクAの組合せに限定される。もし露光装置Aが使用不可である場合、露光装置Bを用いて所定の寸法精度内に転写可能なマスクBを準備した後、露光装置BとマスクBの組合せにより露光を実施することになる。 On the other hand, if it is determined in step s5 that the dimensions of the critical pattern portions α and β are not within the predetermined allowable range, the process proceeds to step s7, where the mask A is predetermined when the exposure apparatus B is used. It is impossible to transfer within the dimensional accuracy. Therefore, when exposure is performed using the mask A, the exposure apparatus A and the mask A are limited to combinations. If the exposure apparatus A cannot be used, a mask B that can be transferred within a predetermined dimensional accuracy is prepared using the exposure apparatus B, and then exposure is performed by a combination of the exposure apparatus B and the mask B.
こうして半導体装置の露光プロセスに要求される解像度の程度に応じて、露光装置とマスクの組合せを固定したり、あるいは別の露光装置を流用することによって、設備利用効率を高めることができ、製造コストの削減が図られる。 In this way, depending on the degree of resolution required for the exposure process of the semiconductor device, the equipment utilization efficiency can be increased by fixing the combination of the exposure apparatus and the mask, or by diverting another exposure apparatus. Reduction.
ここでは、開口率が最大であるクリティカルパターン部αと開口率が最小であるクリティカルパターン部βを抽出する例について説明したが、開口率が最大から予め定めた第1判定値までの範囲にあるクリティカルパターン部αと、開口率が最小から予め定めた第2判定値までの範囲にあるクリティカルパターン部βを抽出するようにしてもよい。即ち、クリティカルパターン部の開口率を2つの判定値(第1判定値>第2判定値)を用いて評価することによって、対象を広げてそれらのクリティカルパターン部群が許容範囲に入るか評価し、マスクと露光装置の組合せを限定する手法も有効である。こうした手法により、転写不良発生確率がより減少して、半導体装置の歩留まりが向上する。 Here, an example of extracting the critical pattern portion α having the maximum aperture ratio and the critical pattern portion β having the minimum aperture ratio has been described. However, the aperture ratio is in the range from the maximum to a predetermined first determination value. The critical pattern portion α and the critical pattern portion β in the range from the minimum aperture value to a predetermined second determination value may be extracted. That is, by evaluating the aperture ratio of the critical pattern portion using two determination values (first determination value> second determination value), the target is expanded to evaluate whether the critical pattern portion group falls within the allowable range. A method for limiting the combination of the mask and the exposure apparatus is also effective. By such a method, the probability of occurrence of transfer failure is further reduced, and the yield of the semiconductor device is improved.
また、以上の説明では、マスクAでのレイアウトパターンにおいて、高い寸法精度が要求されるクリティカルパターン部を、パターン演算などの手法を用いて抽出した例を説明したが、代替として、クリティカルパターン部を予め定めておく手法も採用できる。例えば、図1のステップs2の代替として、図11のステップs2aに示すように、マスクAでのレイアウトパターンにおいて、所定の寸法精度内に転写すべき複数のクリティカルパターン部を予め定義する。パターンレイアウト段階で、高い寸法精度が要求される部分と高い寸法精度がそれほど要求されない部分とを分けて別層でレイアウトしておくと、クリティカルパターン部を定義しやすい。なお、他のステップs1,s3〜s7は図1の場合と同様である。このようにすると、クリティカルパターン部を抽出する手間が省けるため、TAT(ターンアラウンドタイム)が向上する。 In the above description, an example in which a critical pattern portion that requires high dimensional accuracy in the layout pattern on the mask A is extracted by using a method such as pattern calculation has been described. A predetermined method can also be employed. For example, as an alternative to step s2 in FIG. 1, as shown in step s2a in FIG. 11, in the layout pattern on mask A, a plurality of critical pattern portions to be transferred within predetermined dimensional accuracy are defined in advance. In the pattern layout stage, it is easy to define a critical pattern portion by separating a portion that requires high dimensional accuracy and a portion that does not require so much dimensional accuracy into different layers. The other steps s1, s3 to s7 are the same as in FIG. In this way, the trouble of extracting the critical pattern portion can be saved, so that TAT (turn around time) is improved.
また、以上の説明では、同じ世代の露光装置Aと露光装置Bの使い分けの例を示したが、これに限定されず、図2で示した光学系のPSD特性が大幅に異なり、MSFRの値自体も大幅に異なる露光装置Aと露光装置Cの使い分け、あるいは露光装置Bと露光装置Cの使い分けにも同様の手法が使える。 In the above description, an example of selectively using the same generation exposure apparatus A and exposure apparatus B is shown. However, the present invention is not limited to this, and the PSD characteristics of the optical system shown in FIG. The same technique can be used for selectively using the exposure apparatus A and the exposure apparatus C which are significantly different from each other, or for properly using the exposure apparatus B and the exposure apparatus C.
本実施形態によれば、転写不良を発生することなく、マスクとEUV露光装置の組合せの多様化が図られ、半導体装置の製造ラインの運用効率が向上する。EUV露光装置もEUVマスクも高価であり、またマスク作製には多大な時間がかかるため、露光装置ごとに専用マスクを準備しておく従来法に比べて、TATおよび製造コストとも大幅に改善される。特に、1台の露光装置による製品開発や少量生産から、複数の露光装置を使用した大量生産に移行したとき、あるいは新型の露光装置に交換したときに、多大な効果が得られる。例えば、新型の露光装置に交換した場合、従来はマスク全品を再設計して作成する必要があったが、本発明により一部のマスクの再設計で足りることになり、長期的な製造コストを大幅に削減できる。 According to this embodiment, the combination of the mask and the EUV exposure apparatus can be diversified without causing a transfer failure, and the operation efficiency of the semiconductor device manufacturing line is improved. Both the EUV exposure apparatus and the EUV mask are expensive, and it takes a lot of time to manufacture the mask. Therefore, compared with the conventional method in which a dedicated mask is prepared for each exposure apparatus, both TAT and manufacturing cost are greatly improved. . In particular, a great effect can be obtained when shifting from product development or small-scale production using a single exposure apparatus to mass production using a plurality of exposure apparatuses, or when replacing with a new exposure apparatus. For example, when replacing with a new type of exposure apparatus, it was necessary to redesign all the masks in the past.However, according to the present invention, it is necessary to redesign some of the masks, resulting in long-term manufacturing costs. It can be greatly reduced.
実施の形態2.
本発明の第2実施形態について、図12から図20までを参照して説明する。図12は、半導体ウエハプロセスエ程の一例を示すフローチャートである。最初に、アイソレーション(アクティブ領域間の分離)を作るために、順次、成膜工程(s201)、アイソレーション層のリソグラフィ工程(s202)、エッチング工程(s203)、絶縁膜の埋め込み工程(s204)、ウエハ表面をより平坦化するためのCMP(化学的機械研磨)ダミーパターン作製のためのリソグラフィ工程(s205)、エッチング工程(s206)、CMP工程(s207)を行って、アイソレーションを形成する。
A second embodiment of the present invention will be described with reference to FIGS. FIG. 12 is a flowchart showing an example of the semiconductor wafer process. First, in order to create isolation (separation between active regions), a film forming process (s201), an isolation layer lithography process (s202), an etching process (s203), and an insulating film embedding process (s204). Then, a lithography process (s205), an etching process (s206), and a CMP process (s207) for manufacturing a CMP (chemical mechanical polishing) dummy pattern for flattening the wafer surface are performed to form isolation.
続いて、インプラ(イオン注入)打ち分け用のリソグラフィ工程(s208)、インプラ工程(s209)を行って、ウェル層を形成し、続いて、ゲート用成膜工程(s210)、リソグラフィ工程(s211)、エッチング工程(s212)、インプラ打ち分け用のリソグラフィ工程(s213)、インプラ工程(s214)、LDD(Lightly-Doped-Drain)用成膜工程(s215)、LDD加工工程(s216)、インプラ工程(s217)を行ってゲートを形成する。 Subsequently, a lithography process (s208) and an implantation process (s209) for implantation (ion implantation) separation are performed to form a well layer, followed by a gate deposition process (s210) and a lithography process (s211). , Etching step (s212), lithography step for implant implantation (s213), implantation step (s214), film formation step for LDD (Lightly-Doped-Drain) (s215), LDD processing step (s216), implantation step ( s217) to form a gate.
続いて、絶縁膜の成膜工程(s218)、コンタクト層用のリソグラフィ工程(s219)、エッチング工程(s220)を行って導通孔を形成した後、導電膜を形成し(s221)、そしてリソグラフィ工程(s222)、エッチング工程(s223)を行って、配線層を形成する。 Subsequently, a conductive film is formed (s221) after performing an insulating film formation step (s218), a contact layer lithography step (s219), and an etching step (s220) to form a conductive hole, and then a lithography step. (S222) An etching step (s223) is performed to form a wiring layer.
続いて、層間絶縁膜の成膜工程(s224)の後、リソグラフィ工程(s225,s227)とエッチング工程(s226,s228)により開口を形成し、導電膜の被着工程(s229)、CMP工程(s230)により層間配線を形成する。こうした層間配線形成工程(s224〜s230)を必要に応じて繰り返すことにより(s231〜s237)、多層配線を形成することができる。 Subsequently, after forming the interlayer insulating film (s224), openings are formed by the lithography process (s225, s227) and the etching process (s226, s228), the conductive film deposition process (s229), and the CMP process ( In step S230, an interlayer wiring is formed. By repeating these interlayer wiring forming steps (s224 to s230) as necessary (s231 to s237), a multilayer wiring can be formed.
これらの工程の中で、寸法精度が厳しくクリティカルな層であるアイソレーション、ゲート、コンタクト、第1ビア、第2ビアおよび配線層について、EUVリソグラフィを用いる。 In these processes, EUV lithography is used for the isolation, gate, contact, first via, second via, and wiring layers, which are critical layers with strict dimensional accuracy.
こうした工程を用いて製造可能な回路の一例を図13に示す。図13は、2入力のNANDゲート回路NDを示し、図13(a)はシンボル図、図13(b)は回路図、図13(c)はウエハ上のレイアウトを示す平面図である。 An example of a circuit that can be manufactured using these steps is shown in FIG. 13 shows a 2-input NAND gate circuit ND. FIG. 13A is a symbol diagram, FIG. 13B is a circuit diagram, and FIG. 13C is a plan view showing a layout on a wafer.
図13(c)において、一点鎖線で囲まれた部分は単位セル110であり、p型ウエル領域PWの表面のn型半導体領域111n上に形成された2個のnMOS部Qnと、n型ウエル領域NWの表面のp型半導体領域111p上に形成された2個のpMOS部Qpとで構成される。
In FIG. 13 (c), a part surrounded by an alternate long and short dash line is a
この構造を作製するために、図15に示すようなマスクM1〜M6を順次用いて、パターン転写を繰り返し行う。このうち、マスクM1,M4〜M6は微細かつ高い寸法精度が要求されるため、EUVリソグラフィを採用する。図15において、符号101a,101d,101e,101fは多層膜によるEUV光反射部であり、符号102a,102d,102e,102fはEUV光遮光部である。
In order to produce this structure, pattern transfer is repeatedly performed using masks M1 to M6 as shown in FIG. Among these, the masks M1, M4 to M6 are required to be fine and have high dimensional accuracy, and therefore EUV lithography is adopted. In FIG. 15,
一方、マスクM2,M3は比較的大きなサイズのパターンを有し、寸法精度が緩和されるため、光リソグラフィを採用する。図15において、符号101b,101cは光透過部であり、符号102b,102cはクロム膜による遮光部またはMoSi膜よるハーフトーン部である。
On the other hand, the masks M2 and M3 have a relatively large size pattern, and dimensional accuracy is relaxed. Therefore, photolithography is employed. In FIG. 15,
次に、図13(c)と同様なレイアウトを示す図14での破線に沿った断面図を用いて、nMOS部QnとpMOS部Qpを形成する工程について説明する。 Next, a process of forming the nMOS portion Qn and the pMOS portion Qp will be described using a cross-sectional view taken along the broken line in FIG. 14 showing the same layout as FIG.
図16を参照して、P型のシリコン結晶からなるウエハS(W)上に、例えば、シリコン酸化膜からなる絶縁膜115を酸化法によって形成した後、その上に、例えば、シリコン窒化膜116をCVD(Chemical Vapor Deposition)法によって堆積し、さらにその上にレジスト膜117を形成する(図16(a))。
Referring to FIG. 16, after an
次に、マスクM1を用いて露光現像処理を行なってレジストパターン117aを形成する(図16(b))。なお、同図中の符号1aは多層膜を示す。その後、レジストパターン117aをエッチングマスクとして、そこから露出する絶縁膜115とシリコン窒化膜116を順に除去し、更にレジスト膜117を除去して、ウエハS(W)表面に溝118を形成する(図16(c))。
Next, an exposure development process is performed using the mask M1 to form a resist
次に、例えば、酸化シリコンからなる絶縁膜119をCVD法等によって堆積した後(図16(d))、例えば、CMP等によって平坦化処理を施すことにより、最終的に、素子分離構造SGを形成する(図16(e))。
Next, for example, after an
なお、本実施形態では、素子分離構造として溝型分離構造を設けた例を示したが、これに限定されることなく、例えば、LOCOS(Local Oxidation of Silicon)法によるフィールド絶縁膜で構成してもよい。 In this embodiment, an example in which a trench type isolation structure is provided as an element isolation structure has been described. However, the present invention is not limited to this, and for example, a field insulating film formed by a LOCOS (Local Oxidation of Silicon) method is used. Also good.
続いて、図17を参照して、マスクM2を用いて露光現像を行なってレジストパターン117bを形成する。このとき、n型ウエル領域を形成すべき領域が露出されるため、リンまたはヒ素等をイオン注入して、n型ウエル領域NWを形成する(図17(a))。
Subsequently, referring to FIG. 17, exposure development is performed using mask M2 to form a resist
p型ウエル領域PWについても同様に、マスクM3によりレジストパターン117cを形成した後、例えば、ホウ素等をイオン注入して、p型ウエル領域PWを形成する(図17(b))。
Similarly, for the p-type well region PW, a resist
次に、酸化シリコン膜からなるゲート絶縁膜120を厚さ2nmに形成し、さらにその上に多結晶シリコンおよびタングステンからなる層112をCVD法等によって堆積する(図17(c))。
Next, a
続いて、レジスト塗布後、マスクM4を用いて露光現像を行なってレジストパターン117dを形成した後、多結晶シリコンおよびタングステンからなる層112のエッチングおよびレジスト除去により、ゲート絶縁膜120とゲート電極112Aを形成する(図17(d))。なお、同図中の符号2aは多層膜を示す。
Subsequently, after applying a resist, exposure and development are performed using a mask M4 to form a resist
続いて、ソース領域やドレイン領域、配線層としても機能する、nチャネルMOS用の高不純物濃度を有するn型半導体領域111nおよびpチャネルMOS用の高不純物濃度を有するp型半導体領域111pを、イオン打ち込みや拡散法により、ゲート電極112Aに対して自己整合的に形成する(図17(e))。
Subsequently, an n-
以後の工程では、配線パターンを適宜選択することにより、2入力のNANDゲート群を製作する。なお、配線パターンの形状を変えることにより、例えば、NORゲート回路等、他の回路を形成できることは言うまでもない。以下、図15(e)と図15(d)に示すマスクM5,M6を用いて2人力のNANDゲートを製造する例を説明する。 In the subsequent steps, a 2-input NAND gate group is manufactured by appropriately selecting a wiring pattern. It goes without saying that other circuits such as a NOR gate circuit can be formed by changing the shape of the wiring pattern. Hereinafter, an example of manufacturing a two-person NAND gate using the masks M5 and M6 shown in FIGS. 15E and 15D will be described.
図18は、図14に示す破線に沿った断面図であり、配線形成工程を示している。まず、2個のnチャネルMOS部Qnと2個のpチャネルMOS部Qpの上に、層間絶縁膜121aをCVD法で堆積する(図18(a))。
FIG. 18 is a cross-sectional view taken along the broken line shown in FIG. 14 and shows a wiring formation process. First, an
続いて、レジストを塗布し、マスクM5を用いて露光現像処理を行なってレジストパターン117eを形成した後、エッチング処理によりコンタクトホールCNTを形成する(図18(b))。なお、同図中の符号3aは多層膜を示す。
Subsequently, a resist is applied, exposure development processing is performed using the mask M5 to form a resist
レジスト除去後、タングステンやタングステン合金等または銅等の金属を埋め込み、CMPを行って金属層113を形成する(図18(c))。 After removing the resist, a metal such as tungsten, a tungsten alloy, or copper is embedded, and CMP is performed to form a metal layer 113 (FIG. 18C).
続いて、層間絶縁膜を被着した後、レジストを塗布し、マスクM6を用いて露光現像処理を行なってレジストパターン117fを形成した後(図18(d))、層間膜エッチング、レジスト除去、導電膜被着およびCMP処理により、配線113A〜113Cを形成する(図18(e))。
Subsequently, after depositing an interlayer insulating film, a resist is applied, and exposure development processing is performed using the mask M6 to form a resist pattern 117f (FIG. 18D). Then, interlayer film etching, resist removal,
以後、層間絶縁膜121bを形成し、更に、他のマスク(図示せず)を用いてスルーホールVIA及び上層の配線114Aを形成する(図18(e))。
Thereafter, an
部品問の結線についても、同様な配線形成工程を必要な分だけ繰り返してパターン形成を行なうことにより、半導体集積回路を製造することができる。 Regarding the connection of parts, a semiconductor integrated circuit can be manufactured by repeating the same wiring formation process as many times as necessary to form a pattern.
図19および図20は、この半導体装置を製造するときに用いたEUVマスクとEUV露光装置の使い分けの一例を示すフローチャートである。図19(a)は、EUV露光装置1号機(図2の投影光学系Aを使用)と、各層に対してEUV露光装置1号機の特性に合わせたマスクを作成し使用した場合、即ち、1号機とマスク1の組合せに固定した場合を示す。この場合、実際に半導体集積回路を製造したところ、高い歩留まりで半導体装置を製造できた。
FIG. 19 and FIG. 20 are flowcharts showing an example of selectively using the EUV mask and the EUV exposure apparatus used when manufacturing this semiconductor device. FIG. 19A shows a case in which an EUV exposure apparatus No. 1 (using the projection optical system A in FIG. 2) and a mask adapted to the characteristics of the EUV exposure apparatus No. 1 for each layer are used. The case where it fixes to the combination of a machine and the
図19(b)は、半導体装置の生産量を増やすために、さらにEUV露光装置2号機(図2の投影光学系Bを使用)を追加導入して生産を行った場合、即ち、1号機とマスク1の組合せだけでなく、2号機とマスク1の組合せを併用した場合を示す。EUV露光装置の1号機と2号機では、図2に示したように、投影光学系のMSFRの値はほぼ同じであったが、PSDの特性が異なる。このため1号機用の特性に合わせたマスク1のみを使用して、1号機および2号機を併用して、実際に半導体集積回路を製造したところ、時として歩留まり低下を起こした。
FIG. 19B shows a case where production is further performed by additionally introducing the EUV exposure apparatus No. 2 (using the projection optical system B in FIG. 2) in order to increase the production amount of the semiconductor device. The case where not only the combination of the
この原因を調査した結果、図19(b)に示すように、アイソレーション層、ゲート層、配線層1、配線層2に対するEUVリソグラフィでは、2号機の特性に合わせた専用マスク2を作成する必要があり、一方、コンタクト層、ビア層1に対するEUVリソグラフィでは、1号機用のマスク1を2号機に流用しても充分な歩留まりが得られることが判った。
As a result of investigating the cause, as shown in FIG. 19B, in the EUV lithography for the isolation layer, the gate layer, the
さらに、その後の多層配線層でも同様な検討を行った結果、接続孔用のマスクは1号機用のマスクを流用できるが、配線用のマスクは2号機専用のマスクを作製しないと充分な歩留まりが得られないことが判った。 In addition, as a result of the same examination in the subsequent multilayer wiring layer, the mask for the first unit can be used as the mask for the connection hole, but the yield for the wiring mask is sufficient unless a mask dedicated to the second unit is manufactured. It turned out that it was not obtained.
このようにEUV露光装置2号機を追加導入した場合、例えば、接続孔用マスクなど、高い解像度がそれほど要求されないマスクであれば、1号機用のマスクを流用することが可能となり、その分のマスクを再作成する必要がなくなって、製造コストやTATの点で有利となる。 When the EUV exposure apparatus No. 2 is additionally introduced as described above, for example, if a mask that does not require a high resolution, such as a mask for connection holes, the mask for No. 1 machine can be used. This eliminates the need to re-create and is advantageous in terms of manufacturing cost and TAT.
さらに、EUV露光装置2号機の代わりに、世代の進んだEUV露光装置3号機(図2の投影光学系Cを使用)を使用して露光を実施した場合も、上述と同様な結果が得られた。 Further, when the exposure is performed using the EUV exposure apparatus No. 3 (using the projection optical system C in FIG. 2), which is an advanced generation, instead of the EUV exposure apparatus No. 2, the same result as described above is obtained. It was.
図20(a)は、製造ラインの運用効率を向上させるために、EUV露光装置の1号機と2号機を混用した場合を示す。この場合についても露光装置とマスクの組合せを各種検討した。その結果、図20(a)に示すように、アイソレーション層、ゲート層、配線層1、配線層2に対するEUVリソグラフィでは、個々の露光装置の特性に合わせた専用のマスクを使用しないと半導体装置の歩留まりが低下することがあるが、一方、コンタクト層、ビア層1に対するEUVリソグラフィでは、他の露光装置の特性に合わせたマスクを流用しても充分な歩留まりが得られることが判った。
FIG. 20A shows a case where the first and second EUV exposure apparatuses are mixed in order to improve the operation efficiency of the production line. Also in this case, various combinations of exposure apparatuses and masks were examined. As a result, as shown in FIG. 20A, in EUV lithography for the isolation layer, gate layer,
なお、図20(a)では、ビア1に対するEUVリソグラフィでは、1号機と1号機用のマスク1の組合せを用いた例を示したが、2号機と1号機用マスク1の組合せ、あるいは1号機と2号機用マスク2の組合せであっても、半導体装置の歩留まりに有意な差異は見られなかった。
In FIG. 20 (a), the EUV lithography for the via 1 shows an example using the combination of the first machine and the
図20(b)は、EUV露光装置の1号機と2号機に加えて、世代の進んだEUV露光装置3号機を導入した場合を示す。3号機は、図2の投影光学系Cを使用しており、1号機と2号機より格段に高い解像度を実現できる。このため、3号機は、特に高い寸法精度が要求されるゲート層形成工程とコンタクト層形成工程に適用した。
FIG. 20B shows a case where the EUV exposure apparatus No. 3 of advanced generation is introduced in addition to the first and second EUV exposure apparatuses. Unit 3 uses the projection optical system C of FIG. 2 and can achieve a resolution much higher than that of
ゲート層形成工程では、3号機と3号機用のマスク3の組合せは充分な歩留まりが得られるが、3号機と1号機用のマスク1の組合せ、あるいは3号機と2号機用マスク2の組合せでは、半導体装置の歩留まりは低下した。
In the gate layer forming process, a sufficient yield can be obtained by combining the mask 3 for the No. 3 and No. 3 units. However, in the combination of the
一方、コンタクト層形成工程では、3号機と1号機用のマスク1の組合せであっても半導体装置の歩留まりには有意な差は見られなかった。
On the other hand, in the contact layer forming step, no significant difference was found in the yield of the semiconductor device even with the combination of the No. 3 and No. 1
さらに、開口率の異なるマスクを各種号機の露光装置と組み合わせて検討を行った結果、開口率が10%を超えると、露光装置に専用のマスクを使わないと半導体装置の歩留まりが低下することが判った。 Furthermore, as a result of examining a combination of masks having different aperture ratios with various types of exposure apparatuses, if the aperture ratio exceeds 10%, the yield of semiconductor devices may be reduced unless a dedicated mask is used for the exposure apparatus. understood.
このようにEUVリソグラフィの対象に応じて、個々の露光装置に専用のマスクを使用する場合と、他の露光装置の特性に合わせたマスクを流用する場合とを区別することによって、半導体装置の歩留まりを十分確保しつつ、作成するマスクの数を減らすことができ、かつラインの運用効率を上げることが可能となる。 Thus, according to the object of EUV lithography, the yield of semiconductor devices can be determined by distinguishing between the case where a dedicated mask is used for each exposure apparatus and the case where a mask adapted to the characteristics of other exposure apparatuses is used. It is possible to reduce the number of masks to be created and to increase the operational efficiency of the line while ensuring sufficient.
本発明は、微細かつ高精度なパターンを含む半導体装置を高い生産効率で製造できる点で、産業上極めて有用である。 The present invention is extremely useful industrially in that a semiconductor device including a fine and highly accurate pattern can be manufactured with high production efficiency.
10 ゲート配線、 11 アクティブ層(拡散層)、
21 クリティカルパターン部、 31 配線パターン、 32 パターン部分、
33 接続孔パターン、 34 クリティカルパターン部、 41 接続孔、
42 クリティカルパターン部、 50 パターン、 51,52 仮想パターン、
53 差分パターン、 110 単位セル、 111n n型半導体領域、
111p p型半導体領域、 112 多結晶シリコン層、 112A ゲート電極、
113 金属層、 113A〜113C,114A 配線、 115 絶縁膜、
116 シリコン窒化膜、 117 レジスト膜、
117a〜117f レジストパターン、 119 絶縁膜、
120 ゲート絶縁膜、 121a 層間絶縁膜、
M1〜M6 マスク、 SG 素子分離構造、
Qn nMOS部、 Qp pMOS部、 NW n型ウエル領域、
PW p型ウエル領域、 VIA スルーホール。
10 gate wiring, 11 active layer (diffusion layer),
21 critical pattern part, 31 wiring pattern, 32 pattern part,
33 connection hole pattern, 34 critical pattern part, 41 connection hole,
42 critical pattern part, 50 patterns, 51,52 virtual patterns,
53 differential patterns, 110 unit cells, 111n n-type semiconductor regions,
111p p-type semiconductor region, 112 polycrystalline silicon layer, 112A gate electrode,
113 metal layer, 113A to 113C, 114A wiring, 115 insulating film,
116 silicon nitride film, 117 resist film,
117a to 117f resist pattern, 119 insulating film,
120 gate insulating film, 121a interlayer insulating film,
M1-M6 mask, SG element isolation structure,
Qn nMOS part, Qp pMOS part, NW n-type well region,
PW p-type well region, VIA through hole.
Claims (11)
第1のマスクでの転写パターンにおいて、所定の寸法精度内に転写すべき複数のクリティカルパターン部を選定するステップと、
各クリティカルパターン部の近傍領域に関する開口率をそれぞれ算出するステップと、
複数のクリティカルパターン部のうち、開口率が最大となる第1クリティカルパターン部および、開口率が最小となる第2クリティカルパターン部をそれぞれ特定するステップと、
第2の露光装置を用いて第1のマスクを転写した場合、第1クリティカルパターン部および第2クリティカルパターン部の各寸法が所定の許容範囲に収まるかを評価するステップと、
前記各寸法が所定の許容範囲に収まる場合、第2の露光装置と第1のマスクの組合せにより露光を実施するステップと、を含むことを特徴とする半導体装置の製造方法。 Providing a first mask transferable within a predetermined dimensional accuracy using a first exposure apparatus;
Selecting a plurality of critical pattern portions to be transferred within a predetermined dimensional accuracy in the transfer pattern of the first mask;
A step of calculating an aperture ratio relating to a neighboring region of each critical pattern part,
Of the plurality of critical pattern portions, a step of specifying a first critical pattern portion having a maximum aperture ratio and a second critical pattern portion having a minimum aperture ratio,
A step of evaluating whether each dimension of the first critical pattern portion and the second critical pattern portion falls within a predetermined allowable range when the first mask is transferred using the second exposure apparatus;
And a step of performing exposure using a combination of a second exposure apparatus and a first mask when each of the dimensions falls within a predetermined allowable range.
第1のマスクでの転写パターンにおいて、所定の寸法精度内に転写すべき複数のクリティカルパターン部を選定するステップと、
各クリティカルパターン部の近傍領域に関する開口率をそれぞれ算出するステップと、
複数のクリティカルパターン部のうち、開口率が予め定めた第1判定値以上となる第1クリティカルパターン部および、開口率が予め定めた第2判定値以下となる第2クリティカルパターン部をそれぞれ特定するステップと、
第2の露光装置を用いて第1のマスクを転写した場合、第1クリティカルパターン部および第2クリティカルパターン部の各寸法が所定の許容範囲に収まるかを評価するステップと、
前記各寸法が所定の許容範囲に収まる場合、第2の露光装置と第1のマスクの組合せにより露光を実施するステップと、を含むことを特徴とする半導体装置の製造方法。 Providing a first mask transferable within a predetermined dimensional accuracy using a first exposure apparatus;
Selecting a plurality of critical pattern portions to be transferred within a predetermined dimensional accuracy in the transfer pattern of the first mask;
A step of calculating an aperture ratio relating to a neighboring region of each critical pattern part,
Among the plurality of critical pattern portions, a first critical pattern portion whose aperture ratio is equal to or higher than a predetermined first determination value and a second critical pattern portion whose aperture ratio is equal to or lower than a predetermined second determination value are specified. Steps,
A step of evaluating whether each dimension of the first critical pattern portion and the second critical pattern portion falls within a predetermined allowable range when the first mask is transferred using the second exposure apparatus;
And a step of performing exposure using a combination of a second exposure apparatus and a first mask when each of the dimensions falls within a predetermined allowable range.
第1の露光装置と第1のマスクの組合せにより露光を実施するステップと、
第2の露光装置と第2のマスクの組合せにより露光を実施するステップと、を含むことを特徴とする請求項1または2記載の半導体装置の製造方法。 When each of the dimensions does not fall within a predetermined tolerance, further preparing a second mask that can be transferred within a predetermined dimensional accuracy using a second exposure apparatus;
Performing exposure with a combination of a first exposure apparatus and a first mask;
The method of manufacturing a semiconductor device according to claim 1, further comprising a step of performing exposure using a combination of a second exposure apparatus and a second mask.
第1転写パータンを有するマスクは、不特定の露光装置を用いて露光を実施し、
第2転写パータンを有するマスクは、特定の露光装置を用いて露光を実施することを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device for performing exposure using a plurality of exposure apparatuses,
The mask having the first transfer pattern is exposed using an unspecified exposure apparatus,
A method of manufacturing a semiconductor device, wherein a mask having a second transfer pattern is exposed using a specific exposure apparatus.
第1転写パータンを露光する場合、第1の露光装置と第2の露光装置とで同じマスクを使用し、
第2転写パータンを露光する場合、第1の露光装置と第2の露光装置とで異なるマスクを使用することを特徴とする半導体装置の製造方法。 The first semiconductor device is exposed using the first exposure apparatus, and then the second semiconductor device, which is the same product type as the first semiconductor device, is exposed using the second exposure apparatus. A method of manufacturing a semiconductor device for performing
When exposing the first transfer pattern, the same mask is used in the first exposure apparatus and the second exposure apparatus,
A method of manufacturing a semiconductor device, wherein when the second transfer pattern is exposed, different masks are used for the first exposure apparatus and the second exposure apparatus.
前記マスクは、EUVマスクであることを特徴とする請求項1〜10のいずれかに記載の半導体装置の製造方法。 The exposure apparatus is an EUV exposure apparatus,
The method of manufacturing a semiconductor device according to claim 1, wherein the mask is an EUV mask.
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