JP2008277544A - Semiconductor memory device - Google Patents
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Abstract
Description
この発明は、半導体記憶装置に関する。例えば、電荷蓄積層と制御ゲートとを有するメモリセルを備えた半導体記憶装置に関する。 The present invention relates to a semiconductor memory device. For example, the present invention relates to a semiconductor memory device including a memory cell having a charge storage layer and a control gate.
従来から、電気的にデータの書き換えが可能な不揮発性半導体メモリとして、ＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM）が知られている。そしてＥＥＰＲＯＭの構造には種々の提案がなされている（例えば特許文献１参照）。 Conventionally, an EEPROM (Electrically Erasable and Programmable ROM) is known as a nonvolatile semiconductor memory capable of electrically rewriting data. Various proposals have been made for the structure of the EEPROM (see, for example, Patent Document 1).
また、大容量化及び高集積化可能なＥＥＰＲＯＭとして、ＮＡＮＤ型フラッシュメモリが知られている。そして、ＮＡＮＤ型フラッシュメモリの微細化には著しいものがある。この微細化に伴い、ＮＡＮＤ型フラッシュメモリにおいても種々の構成が提案されている（例えば特許文献２参照）。 A NAND flash memory is known as an EEPROM capable of increasing capacity and integration. There is a remarkable miniaturization of the NAND flash memory. Along with this miniaturization, various configurations have been proposed for NAND flash memories (see, for example, Patent Document 2).
ＮＡＮＤ型フラッシュメモリのチップサイズ縮小化の手法としては、微細加工技術の他に、直列接続されるメモリセル数を大きくする方法がある。しかし、この方法にも限度があり、従来手法によって更なるチップサイズの縮小化を図ることは困難であった。
この発明は、チップサイズを縮小出来る半導体記憶装置を提供する。 The present invention provides a semiconductor memory device capable of reducing the chip size.
この発明の一態様に係る半導体記憶装置は、各々が、電荷蓄積層と、前記電荷蓄積層上に形成され、互いに電気的に分離された第１制御ゲート及び第２制御ゲートとを有する第１乃至第Ｎメモリセルトランジスタ（Ｎは２以上の自然数）と、前記第１乃至第Ｎメモリセルトランジスタの電流経路が並列接続されたメモリセルグループと、複数の前記メモリセルグループの電流経路が直列接続されたメモリセルユニットと、前記メモリセルユニットの一端側に位置する前記第１乃至第Ｎメモリセルトランジスタのドレインに電気的に接続されたビット線と、前記メモリセルユニットの他端側に位置する前記第１乃至第Ｎメモリセルトランジスタのソースに電気的に接続されたソース線と、各々のメモリセルグループにおいて、並列接続された前記第１乃至第Ｎメモリセルトランジスタの前記第１制御ゲートを共通接続するワード線と、同一の前記メモリセルユニット内における前記メモリセルグループの各々に含まれる前記第１乃至第Ｎメモリセルトランジスタの前記第２制御ゲートを、それぞれ共通接続する第１乃至第Ｎビット線選択線とを具備する。 Each of the semiconductor memory devices according to one aspect of the present invention includes a charge storage layer, and a first control gate and a second control gate that are formed on the charge storage layer and are electrically separated from each other. To the Nth memory cell transistor (N is a natural number of 2 or more), the memory cell group in which the current paths of the first to Nth memory cell transistors are connected in parallel, and the current paths of the plurality of memory cell groups are connected in series. A memory cell unit, a bit line electrically connected to the drains of the first to Nth memory cell transistors located on one end side of the memory cell unit, and a bit line electrically connected to the other end side of the memory cell unit The source lines electrically connected to the sources of the first to Nth memory cell transistors and the memory cell groups before being connected in parallel The word lines that commonly connect the first control gates of the first to Nth memory cell transistors and the first to Nth memory cell transistors included in each of the memory cell groups in the same memory cell unit. First to Nth bit line selection lines are commonly connected to the second control gates.
この発明によれば、チップサイズを縮小出来る半導体記憶装置を提供出来る。 According to the present invention, a semiconductor memory device capable of reducing the chip size can be provided.
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。 Embodiments of the present invention will be described below with reference to the drawings. In the description, common parts are denoted by common reference symbols throughout the drawings.
［第１の実施形態］
この発明の第１の実施形態に係る半導体記憶装置について説明する。図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。
[First Embodiment]
A semiconductor memory device according to the first embodiment of the present invention will be described. FIG. 1 is a block diagram of a NAND flash memory according to the present embodiment.
図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ２、ロウデコーダ３、カラムデコーダ４、カラムセレクタ５、読み出し回路６、及び書き込み回路７を備えている。
As shown in the figure, the
メモリセルアレイ２は、不揮発性のメモリセルトランジスタＭＴが直列接続されたメモリセルユニットを複数備えている。各メモリセルトランジスタＭＴのゲートには、ワード線及びビット線選択線ＢＬＳが接続される。またメモリセルユニットの一端側のメモリセルトランジスタＭＴのドレインにはビット線ＢＬが接続され、他端側のメモリセルトランジスタＭＴのソースにはソース線ＳＬが接続される。
The
ロウデコーダ３は、メモリセルアレイ２のロウ方向を選択する。すなわち、ワード線ＷＬを選択する。以下、選択されたワード線ＷＬを、選択ワード線を呼ぶことがある。カラムデコーダ４は、メモリセルアレイ２のカラム方向を選択する。すなわち、ビット線ＢＬ及びビット線選択線ＢＬＳを選択する。以下、選択されたビット線ＢＬを選択ビット線ＢＬと呼ぶことがある。カラムセレクタ５は、カラムデコーダ４の選択動作に従って、選択ビット線ＢＬを読み出し回路６または書き込み回路７に接続する。読み出し回路６は、メモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。書き込み回路７は、ビット線ＢＬに対して書き込みデータを与える。
The
本実施形態に係るメモリセルトランジスタＭＴの大まかな構成について、図２を用いて説明する。図２は、本実施形態に係るメモリセルトランジスタＭＴの断面構成を模式的に示している。 A rough configuration of the memory cell transistor MT according to the present embodiment will be described with reference to FIG. FIG. 2 schematically shows a cross-sectional configuration of the memory cell transistor MT according to the present embodiment.
図示するように、メモリセルトランジスタＭＴはソース、ドレイン、電荷蓄積層（本実施形態では浮遊ゲートＦＧ）、第１制御ゲートＣＧ１、及び第２制御ゲートＣＧ２を備えている。ソース及びドレインは、半導体基板１０の表面領域内に互いに離隔して形成される。また浮遊ゲートＦＧは、半導体基板１０におけるソースとドレインとの間の領域上に、図示せぬゲート絶縁膜を介在して形成される。第１制御ゲートＣＧ１及び第２制御ゲートＣＧ２は、浮遊ゲートＦＧ上に図示せぬゲート間絶縁膜を介在して形成される。
As illustrated, the memory cell transistor MT includes a source, a drain, a charge storage layer (floating gate FG in the present embodiment), a first control gate CG1, and a second control gate CG2. The source and drain are formed in the surface region of the
メモリセルトランジスタＭＴのソースはソース線ＳＬに電気的に接続され、ドレインはビット線ＢＬに接続される。また、第１制御ゲートＣＧ１はワード線ＷＬに接続され、第２制御ゲートＣＧ２はビット線選択線ＢＬＳに接続される。 The source of the memory cell transistor MT is electrically connected to the source line SL, and the drain is connected to the bit line BL. The first control gate CG1 is connected to the word line WL, and the second control gate CG2 is connected to the bit line selection line BLS.
上記構成において、半導体基板１０におけるソースとドレインとの間の領域（チャネル領域）と浮遊ゲートＦＧとの間には、寄生容量Ｃ１が存在する。また、第１制御ゲートＣＧ１及び第２制御ゲートＣＧ２と浮遊ゲートとの間には、それぞれ寄生容量Ｃ２、Ｃ３が存在する。更に、ドレインと浮遊ゲートＦＧとの間には寄生容量Ｃ４が存在する。第１制御ゲートＣＧ１及び第２制御ゲートＣＧ２の電位をそれぞれＶＣＧ１及びＶＣＧ２、これらによって発生する合成の電位をＶＣＧ、そしてＣ２＝Ｃ３と仮定すると、ＶＣＧ＝（ＶＣＧ１＋ＶＣＧ２）／２なる関係が成り立つ。この電位ＶＣＧは、従来のＮＡＮＤ型フラッシュメモリにおける、メモリセルトランジスタの制御ゲートの電位に相当する。
In the above configuration, the parasitic capacitance C1 exists between the region (channel region) between the source and drain in the
次に、本実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイ２の構成について図３を用いて説明する。図３は、メモリセルアレイ２の回路図である。
図示するようにメモリセルアレイ２は、ｍ個（ｍは２以上の自然数）のメモリセルユニット１１−１〜１１−ｍを備えている。以下、メモリセルユニット１１−１〜１１−ｍのそれぞれを区別しない場合には、単にメモリセルユニット１１と呼ぶことにする。各々のメモリセルユニット１１は、例えば３２個のメモリセルグループ１２−１〜１２−３２、及び選択トランジスタＳＴ１、ＳＴ２を備えている。以下、メモリセルグループ１２−１〜１２−３２についても、それぞれを区別しない場合には、単にメモリセルグループ１２と呼ぶことにする。
Next, the configuration of the
As shown in the figure, the
メモリセルグループ１２の各々は、２つのメモリセルトランジスタＭＴ１、ＭＴ２を備えている。各メモリセルグループ１２における２つのメモリセルトランジスタＭＴ１、ＭＴ２は、その電流経路が並列接続されている。すなわち、メモリセルトランジスタＭＴ１のソースはメモリセルトランジスタＭＴ２のソースに接続され、メモリセルトランジスタＭＴ１のドレインはメモリセルトランジスタＭＴ２のドレインに接続される。
Each of the
上記構成のメモリセルグループ１２は、メモリセルグループ１２−１〜１２−３２の順で、選択トランジスタＳＴ２のドレインと選択トランジスタＳＴ１のソースとの間に直列接続されている。すなわち、メモリセルグループ１２−ｊ（ｊは２〜３１の自然数）に含まれるメモリセルトランジスタＭＴ１、ＭＴ２のソースは、メモリセルグループ１２−（ｊ−１）に含まれるメモリセルトランジスタＭＴ１、ＭＴ２のドレインに接続される。またメモリセルグループ１２−ｊに含まれるメモリセルトランジスタＭＴ１、ＭＴ２のドレインは、メモリセルグループ１２−（ｊ＋１）に含まれるメモリセルトランジスタＭＴ１、ＭＴ２のソースに接続される。そして、メモリセルグループ１２−１内のメモリセルトランジスタＭＴ１、ＭＴ２のソースが選択トランジスタＳＴ２のドレインに接続され、メモリセルグループ１２−３２内のメモリセルトランジスタＭＴ１、ＭＴ２のドレインが、選択トランジスタＳＴ１のソースに接続される。
The
メモリセルアレイ２において、同一行にあるメモリセルトランジスタＭＴ１、ＭＴ２の第１制御ゲートＣＧ１は、それぞれ同一のワード線ＷＬに接続される。すなわち、メモリセルグループ１２−１〜１２−３２内のメモリセルトランジスタＭＴ１、ＭＴ２の制御ゲートＣＧ１は、それぞれワード線ＷＬ１〜ＷＬ３２に共通接続されている。また、同一行にある選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。また、メモリセルユニット１１−１〜１１−ｍにおける選択トランジスタＳＴ１のドレインは、それぞれビット線ＢＬ１〜ＢＬｍに接続され、選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続されている。
In the
また、メモリセルユニット１１−ｋ（ｋは１〜ｍの自然数）内のメモリセルトランジスタＭＴ１の第２制御ゲートＣＧ２はビット線選択線ＢＬＳｋに共通接続され、メモリセルトランジスタＭＴ２の第２制御ゲートＣＧ２はビット線選択線ＢＬＳ（ｋ＋１）に接続される。 The second control gate CG2 of the memory cell transistor MT1 in the memory cell unit 11-k (k is a natural number of 1 to m) is commonly connected to the bit line selection line BLSk, and the second control gate CG2 of the memory cell transistor MT2 is connected. Are connected to the bit line select line BLS (k + 1).
すなわち、メモリセルユニット１１−１内のメモリセルトランジスタＭＴ１の第２制御ゲートＣＧ２はビット線選択線ＢＬＳ１に接続される。またメモリセルユニット１１−１内のメモリセルトランジスタＭＴ２の第２制御ゲートＣＧ２、及びメモリセルユニット１１−２内のメモリセルトランジスタＭＴ１の第２制御ゲートＣＧ２は、共にビット線選択線ＢＬＳ２に接続される。メモリセルユニット１１−２内のメモリセルトランジスタＭＴ２の第２制御ゲートＣＧ２、及びメモリセルユニット１１−３内のメモリセルトランジスタＭＴ１の第２制御ゲートＣＧ２は、共にビット線選択線ＢＬＳ３に接続される。メモリセルユニット１１−（ｍ−１）内のメモリセルトランジスタＭＴ２の第２制御ゲートＣＧ２、及びメモリセルユニット１１−ｍ内のメモリセルトランジスタＭＴ１の第２制御ゲートＣＧ２が、共にビット線選択線ＢＬＳｍに接続される。そして、メモリセルユニット１１−ｍ内のメモリセルトランジスタＭＴ２の第２制御ゲートＣＧ２は、ビット線選択線ＢＬＳ（ｍ＋１）に接続される。 That is, the second control gate CG2 of the memory cell transistor MT1 in the memory cell unit 11-1 is connected to the bit line selection line BLS1. The second control gate CG2 of the memory cell transistor MT2 in the memory cell unit 11-1 and the second control gate CG2 of the memory cell transistor MT1 in the memory cell unit 11-2 are both connected to the bit line selection line BLS2. The The second control gate CG2 of the memory cell transistor MT2 in the memory cell unit 11-2 and the second control gate CG2 of the memory cell transistor MT1 in the memory cell unit 11-3 are both connected to the bit line selection line BLS3. . The second control gate CG2 of the memory cell transistor MT2 in the memory cell unit 11- (m−1) and the second control gate CG2 of the memory cell transistor MT1 in the memory cell unit 11-m are both bit line select lines BLSm. Connected to. The second control gate CG2 of the memory cell transistor MT2 in the memory cell unit 11-m is connected to the bit line selection line BLS (m + 1).
上記構成のメモリセルアレイ２の構成は、以下のようにも説明することが出来る。すなわち、メモリセルアレイ２中には複数のメモリセルトランジスタがマトリクス状に配置されている。同一行にあるメモリセルトランジスタの第１制御ゲートＣＧ１は、同一のワード線ＷＬに接続され、同一列にあるメモリセルトランジスタの電流経路は直列接続されている。また、隣接する２列のメモリセルトランジスタは、その電流経路が並列接続されている。この電流経路が並列接続された２列のメモリセルトランジスタ群が、１つのメモリセルユニット１１を構成する。各メモリセルユニット１１内において一端側に位置するメモリセルトランジスタのドレインには、選択トランジスタＳＴ１のソースが接続される。また他端側に位置するメモリセルトランジスタのソースには、選択トランジスタＳＴ２が接続される。つまり、２列のメモリセルトランジスタ毎に、１組の選択トランジスタＳＴ１、ＳＴ２が接続されている。
The configuration of the
更に、同一列にあるメモリセルトランジスタの第２制御ゲートＣＧ２は、同一のビット線選択線ＢＬＳに接続される。ビット線選択線ＢＬＳは、ワード線方向で隣接する２列のメモリセルトランジスタ群に共通接続される。この際、同一のメモリセルユニット１１内に属する２列のメモリセルトランジスタ群は、互いに異なるビット線選択線ＢＬＳに接続される。
Further, the second control gates CG2 of the memory cell transistors in the same column are connected to the same bit line selection line BLS. The bit line selection line BLS is commonly connected to two columns of memory cell transistor groups adjacent in the word line direction. At this time, two columns of memory cell transistor groups belonging to the same
なお図３では、メモリセルユニット１１がワード線ＷＬに沿った方向に配列された場合について示しているが、メモリセルユニット１１はビット線に沿った方向にも更に配列されていても良い。すなわち、メモリセルユニット１１がマトリクス状に配置されていても良い。この際、ビット線ＢＬ１〜ＢＬｍの各々は、同一列にあるメモリセルユニット１１−１〜１１−ｍにそれぞれ共通接続される。ビット線選択線ＢＬＳも同様である。また、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、メモリセルユニット１１を選択出来るのであればいずれか一方のみが設けられていても良い。同一のワード線ＷＬに接続された複数のメモリセルトランジスタには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、同一行にある複数のメモリセルユニット１１は一括してデータが消去され、この単位をメモリブロックと呼ぶ。
FIG. 3 shows the case where the
次に、上記構成のメモリセルアレイ２の平面構成について、図４を用いて説明する。図４は、メモリセルアレイ２の平面図である。
図示するように、半導体基板１０中には第１方向に沿ったストライプ形状の素子領域ＡＡが、第１方向に直交する第２方向に沿って複数設けられている。隣接する素子領域ＡＡ間には素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩによって素子領域ＡＡは電気的に分離されている。素子領域ＡＡの第２方向に沿った幅は、素子分離領域ＳＴＩの第２方向に沿った幅の略２倍である。半導体基板１０上には、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳが形成されている。ワード線ＷＬと素子領域ＡＡとが交差する領域には、第２方向に沿って２つの浮遊ゲートＦＧが設けられている。同一の素子領域ＡＡ上において第２方向で隣接する２つの浮遊ゲートＦＧは、図示せぬ絶縁膜によって電気的に分離されている。なお図４において、浮遊ゲートＦＧの第２方向に沿ったエッジ部分は、素子領域ＡＡの内部に位置するように示しているが、これは便宜上であり、浮遊ゲートＦＧのエッジ部分と素子領域ＡＡのエッジ部分とは同一面にあっても良い。
Next, a planar configuration of the
As shown in the drawing, a plurality of stripe-shaped element regions AA along the first direction are provided in the
そして、ワード線ＷＬと素子領域ＡＡとが交差する領域にはメモリセルトランジスタＭＴ１、ＭＴ２が設けられ、セレクトゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が設けられている。第１方向で隣接するワード線ＷＬ間、セレクトゲート線間、及びワード線とセレクトゲート線との間の素子領域ＡＡ中には、メモリセルトランジスタＭＴ１、ＭＴ２及び選択トランジスタＳＴ１、ＳＴ２のソースまたはドレインとして機能する不純物拡散層が形成されている。つまり、同一の素子領域ＡＡ内に形成されたメモリセルトランジスタＭＴ１、ＭＴ２は、互いにソース及びドレインを共有しており、且つワード線ＷＬも共有しており、浮遊ゲートＦＧが互いに電気的に分離されている。 Memory cell transistors MT1 and MT2 are provided in a region where the word line WL and the element region AA intersect, and select transistors ST1 and ST2 are provided in regions where the select gate lines SGD and SGS and the element region AA intersect, respectively. Is provided. In the element region AA between the word lines WL adjacent in the first direction, between the select gate lines, and between the word lines and the select gate lines, the sources or drains of the memory cell transistors MT1 and MT2 and the select transistors ST1 and ST2 Impurity diffusion layers functioning as are formed. That is, the memory cell transistors MT1 and MT2 formed in the same element region AA share the source and drain and also share the word line WL, and the floating gates FG are electrically isolated from each other. ing.
選択トランジスタＳＴ１のドレイン上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、第１方向に沿って設けられたストライプ形状のビット線ＢＬ（図示せず）に接続される。また、選択トランジスタＳＴ２のソース上にはコンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は、図示せぬソース線ＳＬに接続される。 A contact plug CP1 is formed on the drain of the selection transistor ST1. The contact plug CP1 is connected to a stripe-shaped bit line BL (not shown) provided along the first direction. A contact plug CP2 is formed on the source of the selection transistor ST2. Contact plug CP2 is connected to a source line SL (not shown).
また、第２方向で隣接する素子領域ＡＡ間には、素子分離領域ＳＴＩを跨ぐようにして、第１方向に沿ったストライプ形状のビット線選択線ＢＬＳが設けられている。ビット線選択線ＢＬＳの一部は、メモリセルトランジスタＭＴ１の浮遊ゲートＦＧ表面の、素子分離領域ＳＴＩ側の一部領域（ＦＧ表面の略１／２）を被覆する。更に、ビット線選択線ＢＬＳの他の一部は、メモリセルトランジスタＭＴ２の浮遊ゲートＦＧ表面の、素子分離領域ＳＴＩ側の一部領域（ＦＧ表面の略１／２）を被覆する。 Also, stripe-shaped bit line selection lines BLS along the first direction are provided between element regions AA adjacent in the second direction so as to straddle the element isolation region STI. A part of the bit line selection line BLS covers a partial region (approximately ½ of the FG surface) on the element isolation region STI side of the surface of the floating gate FG of the memory cell transistor MT1. Furthermore, the other part of the bit line selection line BLS covers a partial region (approximately ½ of the FG surface) on the element isolation region STI side of the surface of the floating gate FG of the memory cell transistor MT2.
次に、上記構成のメモリセルアレイ２の断面構成について、図５乃至図８を用いて説明する。図５は図４におけるＸ１−Ｘ１’線に沿った断面図、図６は図４におけるＹ１−Ｙ１’線に沿った断面図、図７は図４におけるＹ２−Ｙ２’線に沿った断面図、図８は図４における領域Ａ１の斜視図である。なお、図８では図を簡略にするために、後述する第１、第２ゲート間絶縁膜及び層間絶縁膜の図示を省略している。
Next, a cross-sectional configuration of the
図示するように、ｐ型半導体基板１０の表面領域内に、素子分離領域ＳＴＩが形成されている。素子分離領域ＳＴＩは、半導体基板１０内の溝内を絶縁膜で埋め込むことによって形成される。そして、隣接する素子分離領域ＳＴＩ間の領域が、素子領域ＡＡとなる。各素子領域ＡＡ上にはゲート絶縁膜２０が形成され、ゲート絶縁膜２０上に、メモリセルトランジスタＭＴ１、ＭＴ２及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。
As illustrated, an element isolation region STI is formed in the surface region of the p-
まず、メモリセルトランジスタＭＴ１、ＭＴ２のゲート電極の構成について説明する。前述の通り、同一のメモリセルグループ１２内のメモリセルトランジスタＭＴ１、ＭＴ２は、同一の素子領域ＡＡ上に形成され、第２方向で隣接している。メモリセルトランジスタＭＴ１、ＭＴ２のゲート電極は、ゲート絶縁膜２０上に形成された多結晶シリコン層２１、多結晶シリコン層２１の第１領域上に第１ゲート間絶縁膜２２を介在して形成された多結晶シリコン層２３、及び多結晶シリコン層２１の第１領域と異なる第２領域上に第２ゲート間絶縁膜２４を介在して形成された多結晶シリコン層２５を備えている。第２領域とは、多結晶シリコン層２１の上面において、素子分離領域ＳＴＩに近い側の略１／２の領域である。また第１領域はその残りの領域であり、すなわち多結晶シリコン層２３の上面において、第２方向で隣接する同一素子領域ＡＡ内の多結晶シリコン層２１に近接する側の略１／２の領域である。第１、第２ゲート間絶縁膜２２、２４は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜、またはそれらを含む積層構造、またはＴｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＡｌＳｉ膜とシリコン酸化膜またはシリコン窒化膜との積層構造で形成される。またゲート絶縁膜２０はトンネル絶縁膜として機能するものである。
First, the configuration of the gate electrodes of the memory cell transistors MT1 and MT2 will be described. As described above, the memory cell transistors MT1 and MT2 in the same
同一素子領域ＡＡ内において第２方向で隣接する多結晶シリコン層２１は、ゲート絶縁膜２０上に形成された絶縁膜２６を介在し、この絶縁膜２６によって電気的に分離される。また、同一のメモリセルグループ１２内のメモリセルトランジスタＭＴ１、ＭＴ２の多結晶シリコン層２３は、絶縁膜２６上の領域を介して接している。更に多結晶シリコン層２３は、同一行にあるメモリセルグループ１２内のメモリセルトランジスタＭＴ１、ＭＴ２間で共通接続されており、多結晶シリコン層２５とは第１ゲート間絶縁膜２２により電気的に分離されている。
The polycrystalline silicon layers 21 adjacent in the second direction in the same element region AA are electrically isolated by the insulating
メモリセルトランジスタＭＴ１、ＭＴ２において多結晶シリコン層２１は、浮遊ゲート（ＦＧ）として機能する。また多結晶シリコン層２３は、第２方向で隣接するもの同士で共通接続され、第１制御ゲートＣＧ１（ワード線ＷＬ）として機能する。更に多結晶シリコン層２５は、第１方向で隣接するもの同士で共通接続され、第２制御ゲートＣＧ２（ビット線選択線ＢＬＳ）として機能する。
In the memory cell transistors MT1 and MT2, the
つまり、浮遊ゲートＦＧは第１領域において第１ゲート絶縁膜２２を介在してワード線ＷＬに接し、第２領域において第２ゲート絶縁膜２４を介在してビット線選択線ＢＬＳと接する。
That is, the floating gate FG is in contact with the word line WL via the first
次に選択トランジスタＳＴ１、ＳＴ２のゲート電極の構成について説明する。選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜２０上に形成された多結晶シリコン層２７、及び多結晶シリコン層２７上にゲート間絶縁膜２８を介在して形成された多結晶シリコン層２９を備えている。多結晶シリコン層２７、２９は、図示せぬ領域にて共通接続され、共にセレクトゲート線ＳＧＤ、ＳＧＳとして機能する。なお、多結晶シリコン層２７のみがセレクトゲート線として機能しても良い。この場合、多結晶シリコン層２９の電位は、一定の電位、またはフローティングの状態とされる。
Next, the configuration of the gate electrodes of the select transistors ST1 and ST2 will be described. The gate electrodes of the select transistors ST1, ST2 are a
上記構成のメモリセルトランジスタＭＴ１、ＭＴ２及び選択トランジスタＳＴ１、ＳＴ２において、ゲート電極間に位置する半導体基板１０表面内には、ｎ＋型不純物拡散層３０が形成されている。不純物拡散層３０は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、不純物拡散層３０、及びチャネル領域によって、メモリセルトランジスタＭＴ１、ＭＴ２及び選択トランジスタＳＴ１、ＳＴ２となるＭＯＳトランジスタが形成されている。
In the memory cell transistors MT1 and MT2 and selection transistors ST1 and ST2 configured as described above, an n + -type
半導体基板１０上には、上記メモリセルトランジスタＭＴ１、ＭＴ２及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜３１が形成されている。層間絶縁膜３１中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）３０に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜３１上には、コンタクトプラグＣＰ２に接続される金属配線層３２が形成されている。金属配線層３２はソース線ＳＬとして機能する。また層間絶縁膜３１中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレイン）３０に達するコンタクトプラグＣＰ３が形成されている。そして層間絶縁膜３１上に、コンタクトプラグＣＰ３に接続される金属配線層３３が形成されている。
An interlayer insulating
層間絶縁膜３１上には、金属配線層３２、３３を被覆するようにして、層間絶縁膜３４が形成されている。そして層間絶縁膜３４中に、金属配線層３３に達するコンタクトプラグＣＰ４が形成されている。そして、層間絶縁膜３４上には、複数のコンタクトプラグＣＰ４に共通に接続された金属配線層３５が形成されている。金属配線層３５はビット線ＢＬとして機能する。また、コンタクトプラグＣＰ３、ＣＰ４及び金属配線層３３が、図４におけるコンタクトプラグＣＰ１に相当する。
An interlayer insulating
次に、上記構成のＮＡＮＤ型フラッシュメモリの動作について説明する。以下、説明の簡単化のため、メモリセルアレイ２内に３つのメモリセルユニット１１−１〜１１−３のみが含まれる場合を例に挙げて説明する。また、メモリセルユニット１１−ｊ（ｊは１〜３の自然数）に含まれるメモリセルグループ１２−ｋ（ｋは１〜３２の自然数）内のメモリセルトランジスタＭＴ１の合成電位ＶＣＧ（図２で説明したＶＣＧ）を、以下、ＶＣＧｋｊ−１と呼び、メモリセルトランジスタＭＴ２の合成電位ＶＣＧをＶＣＧｋｊ−２と呼ぶことにする。
Next, the operation of the NAND flash memory having the above configuration will be described. Hereinafter, for simplification of description, a case where only three memory cell units 11-1 to 11-3 are included in the
［消去動作］
まず、データの消去動作について、図９を用いて説明する。図９はメモリセルアレイ２の回路図であり、消去動作時の様子を示している。前述の通り、同一行にある複数のメモリセルユニット１１に保持されるデータは、一括して消去される。
[Erase operation]
First, the data erasing operation will be described with reference to FIG. FIG. 9 is a circuit diagram of the
図示するように、ロウデコーダ３は全ワード線ＷＬ０〜ＷＬ３２に０Ｖを印加し、またセレクトゲート線ＳＧＤ、ＳＧＳに０Ｖを印加する。なおセレクトゲート線ＳＧＤ、ＳＧＳは電気的にフローティングとされても良い。またカラムデコーダ４は、全ビット線選択線ＢＬＳ０〜ＢＬＳ４に０Ｖを印加する。よって、全メモリセルトランジスタＭＴ１、ＭＴ２における合成電位ＶＣＧｋｊ−１、ＶＣＧｋｊ−２は０Ｖとなる。
As shown in the figure, the
その上で、ロウデコーダ３はソース線ＳＬ、すなわち半導体基板１０に正電位（例えば１８Ｖ）を印加する。その結果、メモリセルトランジスタＭＴ１、ＭＴ２の浮遊ゲート内の電子が、ＦＮ（Fowler-Nordheim）トンネリングによって半導体基板１０へ引き抜かれ、データは消去される。すなわち、全メモリセルトランジスタＭＴ１、ＭＴ２の閾値電圧は負電圧となり、“１”データを保持した状態となる。
In addition, the
［書き込み動作］
次に、データの書き込み動作について説明する。データの書き込みは、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴ１、ＭＴ２について、一括して行うことが可能である。以下では、奇数ビット線選択線ＢＬＳ（２ｉ−１）及びワード線ＷＬ２に接続されたメモリセルトランジスタＭＴ１、ＭＴ２にデータが一括してデータが書き込まれ、また偶数ビット線選択線ＢＬＳ２ｉ及びワード線ＷＬ２に接続されたメモリセルトランジスタＭＴ１、ＭＴ２にデータが一括して書き込まれる場合について説明する。但し、本例の場合、ｉは１及び２であり、図３に示す構成の場合には、ｉは１〜（ｍ＋１）／２の自然数である。
[Write operation]
Next, a data write operation will be described. Data writing can be performed collectively for a plurality of memory cell transistors MT1 and MT2 connected to the same word line WL. In the following, data is collectively written into the memory cell transistors MT1 and MT2 connected to the odd bit line selection line BLS (2i-1) and the word line WL2, and the even bit line selection line BLS2i and the word line WL2 are also written. A case will be described in which data is collectively written in the memory cell transistors MT1 and MT2 connected to. However, in this example, i is 1 and 2, and in the case of the configuration shown in FIG. 3, i is a natural number of 1 to (m + 1) / 2.
・奇数ビット線選択線に接続されたメモリセルトランジスタへの書き込み
まず、奇数ビット線選択線ＢＬＳ（２ｉ−１）に接続されたメモリセルトランジスタＭＴ１、ＭＴ２にデータが書き込まれる場合について、図１０を用いて説明する。図１０は、メモリセルアレイ２の回路図である。本例の場合、奇数ビット線選択線ＢＬＳ（２ｉ−１）、すなわちビット線選択線ＢＬＳ１、ＢＬＳ３に接続されたメモリセルトランジスタＭＴ１、ＭＴ２に対して、一括してデータが書き込まれる。また以下では、メモリセルユニット１１−１、１１−３内のメモリセルトランジスタに“０”データを書き込み、メモリセルユニット１１−２内のメモリセルトランジスタに“１”データを書き込む場合について説明する。
・ Write to memory cell transistor connected to odd bit line selection line
First, the case where data is written to the memory cell transistors MT1 and MT2 connected to the odd-numbered bit line selection line BLS (2i-1) will be described with reference to FIG. FIG. 10 is a circuit diagram of the
図示するように、まずカラムデコーダ４がビット線選択線ＢＬＳ１、ＢＬＳ３を選択し、選択ビット線選択線ＢＬＳ１、ＢＬＳ３に対して正電圧（例えば１８Ｖ）を印加する。非選択のビット線選択線ＢＬＳ２、ＢＬＳ４に対しては０Ｖが印加される。
As shown in the figure, first, the
また、ロウデコーダ３がセレクトゲート線ＳＧＤを選択し、正電圧（例えば１１Ｖ）を印加する。これにより、選択トランジスタＳＴ１はオン状態となり、各メモリセルユニット１１−１〜１１−３内におけるメモリセルグループ１２−３２はビット線ＢＬ１〜ＢＬ３にそれぞれ接続される。更にロウデコーダ３はワード線ＷＬ２を選択し、選択ワード線ＷＬ２に対して正電圧（例えば１８Ｖ）を印加する。非選択のワード線ＷＬ１、ＷＬ３〜ＷＬ３２に対しては０Ｖが印加される。
The
その結果、選択ビット線選択線ＢＬＳ１、ＢＬＳ３及び選択ワード線ＷＬ２に接続されたメモリセルトランジスタの合成電位ＶＣＧ１２−１、ＶＣＧ２２−２、ＶＣＧ３２−１は１８Ｖとなる。 As a result, the combined potentials VCG12-1, VCG22-2, and VCG32-1 of the memory cell transistors connected to the selected bit line selection lines BLS1, BLS3 and the selected word line WL2 are 18V.
また、選択ビット線選択線ＢＬＳ１、ＢＬＳ３及び非選択ワード線ＷＬ１、ＷＬ３〜ＷＬ３２に接続されたメモリセルトランジスタの合成電位ＶＣＧ１１−１、ＶＣＧ１３−１〜ＶＣＧ１３２−１、ＶＣＧ２１−２、ＶＣＧ２３−２〜ＶＣＧ２３２−２、ＶＣＧ３１−１、ＶＣＧ３３−１〜ＶＣＧ３３２−１は９Ｖとなる。 Also, the combined potentials VCG11-1, VCG13-1, VCG132-1, VCG21-2, VCG23-2 to VCG11-1, the memory cell transistors connected to the selected bit line selection lines BLS1, BLS3 and the unselected word lines WL1, WL3 to WL32. VCG232-2, VCG31-1, and VCG33-1 to VCG332-1 become 9V.
また、非選択ビット線選択線ＢＬＳ２、ＢＬＳ４及び選択ワード線ＷＬ２に接続されたメモリセルトランジスタの合成電位ＶＣＧ１２−２、ＶＣＧ２２−１、ＶＣＧ３２−２は９Ｖとなる。 Further, the combined potentials VCG12-2, VCG22-1 and VCG32-2 of the memory cell transistors connected to the unselected bit line selection lines BLS2 and BLS4 and the selected word line WL2 are 9V.
更に、非選択ビット線選択線ＢＬＳ２、ＢＬＳ４及び非選択ワード線ＷＬ１、ＷＬ３〜ＷＬ３２に接続されたメモリセルトランジスタの合成電位ＶＣＧ１１−２、ＶＣＧ１３−２〜ＶＣＧ１３２−２、ＶＣＧ２１−１、ＶＣＧ２３−１〜ＶＣＧ２３２−１、ＶＣＧ３１−２、ＶＣＧ３３−２〜ＶＣＧ３３２−２は０Ｖとなる。 Further, the combined potentials VCG11-2, VCG13-2 to VCG132-2, VCG21-1, and VCG23-1 of the memory cell transistors connected to the unselected bit line selection lines BLS2 and BLS4 and the unselected word lines WL1, WL3 to WL32. ˜VCG232-1, VCG31-2, VCG33-2 to VCG332-2 become 0V.
つまり、選択ワード線ＷＬ２及び選択ビット線選択線ＢＬＳ１に接続されたメモリセルトランジスタＭＴ１、並びに選択ワード線ＷＬ２及び選択ビット線選択線ＢＬＳ３に接続されたメモリセルトランジスタＭＴ１、ＭＴ２の合成電位は、ＦＮトンネリングによりデータを書き込むのに十分な電圧となる。 That is, the combined potential of the memory cell transistor MT1 connected to the selected word line WL2 and the selected bit line selection line BLS1, and the memory cell transistors MT1 and MT2 connected to the selected word line WL2 and the selected bit line selection line BLS3 is FN. The voltage is sufficient to write data by tunneling.
その他のメモリセルトランジスタＭＴ１、ＭＴ２の合成電位は、９Ｖまたは０Ｖとなり、ＦＮトンネリングによりデータを書き込むには不十分な電圧となる。このうち、選択ビット線選択線ＢＬＳ１、ＢＬＳ３に接続され、且つ非選択ワード線ＷＬ１、ＷＬ３〜ＷＬ３２に接続されたメモリセルトランジスタＭＴ１、ＭＴ２は、その合成電位が９Ｖであるため、オン状態となる。つまり、これらのメモリセルトランジスタＭＴ１、ＭＴ２を介して、選択ワード線ＷＬ２及び選択ビット線選択線ＢＬＳ１、ＢＬＳ３に接続されたメモリセルトランジスタＭＴ１、ＭＴ２のチャネルがビット線ＢＬ１〜ＢＬ３にそれぞれ電気的に接続される。 The combined potential of the other memory cell transistors MT1 and MT2 is 9V or 0V, which is an insufficient voltage for writing data by FN tunneling. Among these, the memory cell transistors MT1 and MT2 connected to the selected bit line selection lines BLS1 and BLS3 and connected to the non-selected word lines WL1 and WL3 to WL32 are turned on because their combined potential is 9V. . That is, the channels of the memory cell transistors MT1 and MT2 connected to the selected word line WL2 and the selected bit line selection lines BLS1 and BLS3 are electrically connected to the bit lines BL1 to BL3 via the memory cell transistors MT1 and MT2, respectively. Connected.
そして、書き込み回路７がビット線ＢＬ１、ＢＬ３に“０”データを与える。すなわちビット線ＢＬ１、ＢＬ３には０Ｖが与えられる。更に書き込み回路７はビット線ＢＬ２に“１”データを与える。すなわち、ビット線ＢＬ２には正電圧（例えば９Ｖ）が与えられる。 Then, the write circuit 7 gives “0” data to the bit lines BL1 and BL3. That is, 0V is applied to the bit lines BL1 and BL3. Further, the write circuit 7 gives “1” data to the bit line BL2. That is, a positive voltage (for example, 9V) is applied to the bit line BL2.
その結果、メモリセルユニット１１−１におけるメモリセルグループ１２−２内のメモリセルトランジスタＭＴ１、及びメモリセルユニット１１−３におけるメモリセルグループ１２−２内のメモリセルトランジスタＭＴ１においては、電子が浮遊ゲートＦＧに注入される。すなわち、“０”データが書き込まれ、閾値電圧は正の値に変化する。他方、メモリセルユニット１１−２におけるメモリセルグループ１２−２内のメモリセルトランジスタＭＴ２においては、電子が浮遊ゲートＦＧに注入されず、“１”データを維持する。 As a result, in the memory cell transistor MT1 in the memory cell group 12-2 in the memory cell unit 11-1 and in the memory cell transistor MT1 in the memory cell group 12-2 in the memory cell unit 11-3, electrons are floating gates. Injected into FG. That is, “0” data is written, and the threshold voltage changes to a positive value. On the other hand, in the memory cell transistor MT2 in the memory cell group 12-2 in the memory cell unit 11-2, electrons are not injected into the floating gate FG and "1" data is maintained.
・偶数ビット線選択線に接続されたメモリセルトランジスタへの書き込み
次に、偶数ビット線選択線ＢＬＳ２ｉに接続されたメモリセルトランジスタＭＴ１、ＭＴ２にデータが書き込まれる場合について、図１１を用いて説明する。図１１は、メモリセルアレイ２の回路図である。本例の場合、ビット線選択線ＢＬＳ２、ＢＬＳ４に接続されたメモリセルトランジスタＭＴ１、ＭＴ２に対して、一括してデータが書き込まれる。また図１０と同様に、メモリセルユニット１１−１、１１−３内のメモリセルトランジスタに“０”データを書き込み、メモリセルユニット１１−２内のメモリセルトランジスタに“１”データを書き込む場合について説明する。
・ Write to memory cell transistor connected to even bit line selection line
Next, a case where data is written to the memory cell transistors MT1 and MT2 connected to the even bit line selection line BLS2i will be described with reference to FIG. FIG. 11 is a circuit diagram of the
図示するように、まずカラムデコーダ４がビット線選択線ＢＬＳ２、ＢＬＳ４を選択し、選択ビット線選択線ＢＬＳ２、ＢＬＳ４に対して正電圧（例えば１８Ｖ）を印加する。非選択のビット線選択線ＢＬＳ１、ＢＬＳ３に対しては０Ｖが印加される。また図１０の場合と同様に、ロウデコーダ３がセレクトゲート線ＳＧＤ及びード線ＷＬ２を選択する。
As shown in the figure, first, the
その結果、選択ビット線選択線ＢＬＳ２、ＢＬＳ４及び選択ワード線ＷＬ２に接続されたメモリセルトランジスタの合成電位ＶＣＧ１２−２、ＶＣＧ２２−１、ＶＣＧ３２−２は１８Ｖとなる。 As a result, the combined potentials VCG12-2, VCG22-1 and VCG32-2 of the memory cell transistors connected to the selected bit line selection lines BLS2 and BLS4 and the selected word line WL2 are 18V.
また、選択ビット線選択線ＢＬＳ２、ＢＬＳ４及び非選択ワード線ＷＬ１、ＷＬ３〜ＷＬ３２に接続されたメモリセルトランジスタの合成電位ＶＣＧ１１−２、ＶＣＧ１３−２〜ＶＣＧ１３２−２、ＶＣＧ２１−１、ＶＣＧ２３−１〜ＶＣＧ２３２−１、ＶＣＧ３１−２、ＶＣＧ３３−２〜ＶＣＧ３３２−２は９Ｖとなる。 Further, the combined potentials VCG11-2, VCG13-2 to VCG132-2, VCG21-1, and VCG23-1 to the memory cell transistors connected to the selected bit line selection lines BLS2 and BLS4 and the unselected word lines WL1, WL3 to WL32. VCG232-1, VCG31-2, and VCG33-2 to VCG332-2 become 9V.
また、非選択ビット線選択線ＢＬＳ１、ＢＬＳ３及び選択ワード線ＷＬ２に接続されたメモリセルトランジスタの合成電位ＶＣＧ１２−１、ＶＣＧ２２−２、ＶＣＧ３２−１は９Ｖとなる。 Further, the combined potentials VCG12-1, VCG22-2, and VCG32-1 of the memory cell transistors connected to the unselected bit line selection lines BLS1 and BLS3 and the selected word line WL2 are 9V.
更に、非選択ビット線選択線ＢＬＳ１、ＢＬＳ３及び非選択ワード線ＷＬ１、ＷＬ３〜ＷＬ３２に接続されたメモリセルトランジスタの合成電位ＶＣＧ１１−１、ＶＣＧ１３−１〜ＶＣＧ１３２−１、ＶＣＧ２１−２、ＶＣＧ２３−２〜ＶＣＧ２３２−２、ＶＣＧ３１−１、ＶＣＧ３３−１〜ＶＣＧ３３２−１は０Ｖとなる。 Furthermore, the combined potentials VCG11-1, VCG13-1, VCG132-1, VCG21-2, VCG23-2 of the memory cell transistors connected to the unselected bit line selection lines BLS1, BLS3 and the unselected word lines WL1, WL3-WL32. ˜VCG232-2, VCG31-1, and VCG33-1 to VCG332-1 become 0V.
つまり、選択ワード線ＷＬ２及び選択ビット線選択線ＢＬＳ２に接続されたメモリセルトランジスタＭＴ１、ＭＴ２、並びに選択ワード線ＷＬ２及び選択ビット線選択線ＢＬＳ４に接続されたメモリセルトランジスタＭＴ２の合成電位は、ＦＮトンネリングによりデータを書き込むのに十分な電圧となる。 That is, the combined potential of the memory cell transistors MT1 and MT2 connected to the selected word line WL2 and the selected bit line selection line BLS2 and the memory cell transistor MT2 connected to the selected word line WL2 and the selected bit line selection line BLS4 is FN. The voltage is sufficient to write data by tunneling.
その他のメモリセルトランジスタＭＴ１、ＭＴ２の合成電位は、９Ｖまたは０Ｖとなり、ＦＮトンネリングによりデータを書き込むには不十分な電圧となる。但し、選択ビット線選択線ＢＬＳ２、ＢＬＳ４に接続され、且つ非選択ワード線ＷＬ０、ＷＬ３〜ＷＬ３２に接続されたメモリセルトランジスタＭＴ１、ＭＴ２は、その合成電位が９Ｖであるため、オン状態となる。つまり、これらのメモリセルトランジスタＭＴ１、ＭＴ２を介して、選択ワード線ＷＬ２及び選択ビット線選択線ＢＬＳ２、ＢＬＳ４に接続されたメモリセルトランジスタＭＴ１、ＭＴ２のチャネルがビット線ＢＬ１〜ＢＬ３にそれぞれ電気的に接続される。 The combined potential of the other memory cell transistors MT1 and MT2 is 9V or 0V, which is an insufficient voltage for writing data by FN tunneling. However, the memory cell transistors MT1 and MT2 connected to the selected bit line selection lines BLS2 and BLS4 and connected to the non-selected word lines WL0 and WL3 to WL32 are turned on because their combined potential is 9V. That is, the channels of the memory cell transistors MT1 and MT2 connected to the selected word line WL2 and the selected bit line selection lines BLS2 and BLS4 via these memory cell transistors MT1 and MT2 are electrically connected to the bit lines BL1 to BL3, respectively. Connected.
そして、書き込み回路７がビット線ＢＬ１、ＢＬ３に“０”データを与え、ビット線ＢＬ２に“１”データを与える。その結果、メモリセルユニット１１−１におけるメモリセルグループ１２−２内のメモリセルトランジスタＭＴ２、及びメモリセルユニット１１−３におけるメモリセルグループ１２−２内のメモリセルトランジスタＭＴ２においては、電子が浮遊ゲートＦＧに注入される。すなわち、“０”データが書き込まれ、閾値電圧は正の値に変化する。他方、メモリセルユニット１１−２におけるメモリセルグループ１２−２内のメモリセルトランジスタＭＴ１においては、電子が浮遊ゲートＦＧに注入されず、“１”データを維持する。 Then, the write circuit 7 gives “0” data to the bit lines BL1 and BL3, and gives “1” data to the bit line BL2. As a result, in the memory cell transistor MT2 in the memory cell group 12-2 in the memory cell unit 11-1 and in the memory cell transistor MT2 in the memory cell group 12-2 in the memory cell unit 11-3, electrons are floating gates. Injected into FG. That is, “0” data is written, and the threshold voltage changes to a positive value. On the other hand, in the memory cell transistor MT1 in the memory cell group 12-2 in the memory cell unit 11-2, electrons are not injected into the floating gate FG and "1" data is maintained.
［読み出し動作］
次に、データの読み出し動作について説明する。データの読み出しは、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴ１、ＭＴ２について、一括して行うことが可能である。以下では、書き込み動作時と同様に、奇数ビット線選択線ＢＬＳ（２ｉ−１）毎、及び偶数ビット線選択線ＢＬＳ２ｉ毎にデータが一括して読み出される場合について説明する。また一例として、ワード線ＷＬ２に接続されたメモリセルトランジスタからデータが読み出される場合について説明する。
[Read operation]
Next, a data read operation will be described. Data can be read at once for a plurality of memory cell transistors MT1 and MT2 connected to the same word line WL. Hereinafter, as in the write operation, a case will be described in which data is collectively read for each odd bit line selection line BLS (2i-1) and for each even bit line selection line BLS2i. As an example, a case where data is read from a memory cell transistor connected to the word line WL2 will be described.
・奇数ビット線選択線に接続されたメモリセルトランジスタからの読み出し
まず、奇数ビット線選択線ＢＬＳ（２ｉ−１）に接続されたメモリセルトランジスタＭＴ１、ＭＴ２からデータを読み出す場合について、図１２を用いて説明する。図１２は、メモリセルアレイ２の回路図である。本例の場合、ビット線選択線ＢＬＳ１、ＢＬＳ３に接続されたメモリセルトランジスタＭＴ１、ＭＴ２から、一括してデータが読み出される。
・ Read from memory cell transistor connected to odd bit line selection line
First, a case where data is read from the memory cell transistors MT1 and MT2 connected to the odd bit line selection line BLS (2i-1) will be described with reference to FIG. FIG. 12 is a circuit diagram of the
まず、読み出し回路６が、ビット線ＢＬ１〜ＢＬ３をプリチャージする。その結果、ビット線ＢＬ１〜ＢＬ３の電位は１．５Ｖ程度となる。また、ソース線ＳＬの電位は０Ｖとされる。
First, the
そして、図示するようにカラムデコーダ４がビット線選択線ＢＬＳ１、ＢＬＳ３を選択し、選択ビット線選択線ＢＬＳ１、ＢＬＳ３に対して正電圧（例えば６Ｖ）を印加する。非選択のビット線選択線ＢＬＳ２、ＢＬＳ４に対しては０Ｖが印加される。
As illustrated, the
また、ロウデコーダ３がセレクトゲート線ＳＧＤ、ＳＧＳを選択し、両者に正電圧（例えば６Ｖ）を印加する。これにより、選択トランジスタＳＴ１はオン状態となり、各メモリセルユニット１１−１〜１１−３内におけるメモリセルグループ１２−３２はビット線ＢＬ１〜ＢＬ３にそれぞれ接続される。また選択トランジスタＳＴ２もオン状態となり、各メモリセルユニット１１−１〜１１−３内におけるメモリセルグループ１２−１はソース線ＳＬに接続される。更にロウデコーダ３はワード線ＷＬ２を選択し、選択ワード線ＷＬ２に対して負電圧（例えば−６Ｖ）を印加する。非選択のワード線ＷＬ１、ＷＬ３〜ＷＬ３２に対しては正電圧（例えば６Ｖ）が印加される。
The
その結果、選択ビット線選択線ＢＬＳ１、ＢＬＳ３及び選択ワード線ＷＬ２に接続されたメモリセルトランジスタの合成電位ＶＣＧ１２−１、ＶＣＧ２２−２、ＶＣＧ３２−１は０Ｖとなる。つまり、これらのメモリセルトランジスタＭＴ１、ＭＴ２は、保持するデータによってオン状態またはオフ状態のいずれかの状態を取る。 As a result, the combined potentials VCG12-1, VCG22-2, and VCG32-1 of the memory cell transistors connected to the selected bit line selection lines BLS1 and BLS3 and the selected word line WL2 become 0V. That is, these memory cell transistors MT1 and MT2 take either the on state or the off state depending on the data held.
また、選択ビット線選択線ＢＬＳ１、ＢＬＳ３及び非選択ワード線ＷＬ１、ＷＬ３〜ＷＬ３２に接続されたメモリセルトランジスタの合成電位ＶＣＧ１１−１、ＶＣＧ１３−１〜ＶＣＧ１３２−１、ＶＣＧ２１−２、ＶＣＧ２３−２〜ＶＣＧ２３２−２、ＶＣＧ３１−１、ＶＣＧ３３−１〜ＶＣＧ３３２−１は６Ｖとなる。つまり、これらのメモリセルトランジスタＭＴ１、ＭＴ２は、保持するデータにかかわらずオン状態とされる。 Also, the combined potentials VCG11-1, VCG13-1, VCG132-1, VCG21-2, VCG23-2 to VCG11-1, the memory cell transistors connected to the selected bit line selection lines BLS1, BLS3 and the unselected word lines WL1, WL3 to WL32. VCG232-2, VCG31-1, and VCG33-1 to VCG332-1 become 6V. That is, these memory cell transistors MT1 and MT2 are turned on regardless of the data held.
また、非選択ビット線選択線ＢＬＳ２、ＢＬＳ４及び選択ワード線ＷＬ２に接続されたメモリセルトランジスタの合成電位ＶＣＧ１２−２、ＶＣＧ２２−１、ＶＣＧ３２−２は−３Ｖとなり、これらのメモリセルトランジスタＭＴ１、ＭＴ２は、保持するデータにかかわらずオフ状態となる。 Further, the combined potentials VCG12-2, VCG22-1 and VCG32-2 of the memory cell transistors connected to the unselected bit line selection lines BLS2 and BLS4 and the selected word line WL2 are -3V, and these memory cell transistors MT1 and MT2 Is turned off regardless of the data to be held.
更に、非選択ビット線選択線ＢＬＳ２、ＢＬＳ４及び非選択ワード線ＷＬ１、ＷＬ３〜ＷＬ３２に接続されたメモリセルトランジスタの合成電位ＶＣＧ１１−２、ＶＣＧ１３−２〜ＶＣＧ１３２−２、ＶＣＧ２１−１、ＶＣＧ２３−１〜ＶＣＧ２３２−１、ＶＣＧ３１−２、ＶＣＧ３３−２〜ＶＣＧ３３２−２は３Ｖとなる。つまり、これらのメモリセルトランジスタＭＴ１、ＭＴ２は、半選択状態となりチャネルが形成される。 Further, the combined potentials VCG11-2, VCG13-2 to VCG132-2, VCG21-1, and VCG23-1 of the memory cell transistors connected to the unselected bit line selection lines BLS2 and BLS4 and the unselected word lines WL1, WL3 to WL32. ˜VCG232-1, VCG31-2, VCG33-2 to VCG332-2 are 3V. That is, these memory cell transistors MT1 and MT2 are in a half-selected state and a channel is formed.
以上のように、各メモリセルユニット１１において、非選択ワード線ＷＬ２及び選択ビット線選択線ＢＬＳ１、３に接続されたメモリセルトランジスタはオン状態とされる。従って、これらのメモリセルトランジスタのチャネルを介して、選択ワード線ＷＬ２及び選択ビット線選択線ＢＬＳ１、ＢＬＳ３に接続されたメモリセルトランジスタのドレインがビット線ＢＬ１〜ＢＬ３に接続される。そして、選択ワード線ＷＬ２及び非選択ビット線選択線ＢＬＳ２、ＢＬＳ４に接続されたメモリセルトランジスタはオフ状態とされる。
As described above, in each
よって、選択ワードＷＬ２線及び選択ビット線選択線ＢＬＳ１、ＢＬＳ３に接続されたメモリセルトランジスタが“１”データを保持していれば、このメモリセルトランジスタはオン状態となり、ビット線ＢＬからソースＳＬに電流が流れる。他方、“０”データを保持していれば、このメモリセルトランジスタはオフ状態となり、ビット線からソース線に電流は流れない。 Therefore, if the memory cell transistors connected to the selected word WL2 line and the selected bit line selection lines BLS1 and BLS3 hold “1” data, the memory cell transistor is turned on, and the bit line BL changes to the source SL. Current flows. On the other hand, if “0” data is held, the memory cell transistor is turned off, and no current flows from the bit line to the source line.
この電流が流れるか否かによるビット線電位の変動を、読み出し回路がセンス・増幅して、データを読み出す。 The read circuit senses and amplifies the fluctuation of the bit line potential depending on whether this current flows or not, and reads data.
・偶数ビット線選択線に接続されたメモリセルトランジスタからの読み出し
ビット線選択線ＢＬＳ２、ＢＬＳ４に接続されたメモリセルトランジスタからデータを読み出す場合も同様である。すなわち、この場合には図１２において、カラムデコーダ４はビット線選択線ＢＬＳ１、ＢＬＳ３の代わりにビット線選択線ＢＬＳ２、４を選択する。
・ Reading from memory cell transistors connected to even bit line selection lines
The same applies to the case where data is read from the memory cell transistors connected to the bit line selection lines BLS2 and BLS4. That is, in this case, in FIG. 12, the
これにより、ワード線ＷＬ２に接続されたメモリセルトランジスタのうち、ビット線選択線ＢＬＳ１、ＢＬＳ３に接続されたメモリセルトランジスタがオフ状態となる。また、ビット線選択線ＢＬＳ２、ＢＬＳ４に接続されたメモリセルトランジスタが、保持するデータによってオン状態またはオフ状態となる。 As a result, among the memory cell transistors connected to the word line WL2, the memory cell transistors connected to the bit line selection lines BLS1 and BLS3 are turned off. Further, the memory cell transistors connected to the bit line selection lines BLS2 and BLS4 are turned on or off depending on data held therein.
以上のように、この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリであると、下記の（１）及び（２）の効果が得られる。
（１）ＮＡＮＤ型フラッシュメモリのチップサイズを縮小出来る。
本実施形態に係る構成であると、ワード線方向で隣接する２つのメモリセルトランジスタを、同一の素子領域ＡＡ上に形成している。従って、チップサイズを縮小出来る。以下、本効果の詳細について図１３を参照しつつ説明する。図１３はメモリセルアレイのワード線方向に沿った断面図であり、従来の構成と本実施形態に係る構成とを示している。
As described above, the NAND flash memory according to the first embodiment of the present invention has the following effects (1) and (2).
(1) The chip size of the NAND flash memory can be reduced.
In the configuration according to the present embodiment, two memory cell transistors adjacent in the word line direction are formed on the same element area AA. Therefore, the chip size can be reduced. Hereinafter, details of this effect will be described with reference to FIG. FIG. 13 is a cross-sectional view of the memory cell array along the word line direction, showing a conventional configuration and a configuration according to the present embodiment.
図示するように従来構成であると、同一のワード線ＷＬ（多結晶シリコン層２３０）に接続されるメモリセルトランジスタＭＴは、それぞれ素子分離領域ＳＴＩによって分離された個々の素子領域ＡＡ上に形成されている。つまり、個々の素子領域ＡＡ上に、ゲート絶縁膜２００上に個々の浮遊ゲートＦＧ（多結晶シリコン層２１０）が形成されている。
As shown in the figure, in the conventional configuration, the memory cell transistors MT connected to the same word line WL (polycrystalline silicon layer 230) are formed on the individual element regions AA separated by the element isolation regions STI. ing. That is, the individual floating gates FG (polycrystalline silicon layer 210) are formed on the
これに対して本実施形態に係る構成であると、従来構成において、２つの素子領域ＡＡ間の素子分離領域ＳＴＩが廃されている。そして、同一の素子領域ＡＡ上に、同一のワード線ＷＬ（多結晶シリコン層２３）に接続される２つのメモリセルトランジスタＭＴの浮遊ゲート（多結晶シリコン層２１）が形成されている。この際、ワード線方向に沿った素子分離領域ＳＴＩ及び素子領域ＡＡの幅が従来構成と同一であるとすれば、２つのメモリセルトランジスタを形成するために必要な領域は、従来の７５％で済む。すなわち、従来構成及び本実施形態において２つのメモリセルトランジスタを形成するために必要な領域の幅をそれぞれＷ１、Ｗ２とすれば、Ｗ２＝０．７５・Ｗ１となる。従って、ＮＡＮＤ型フラッシュメモリのチップサイズを低減出来る。 On the other hand, in the configuration according to the present embodiment, the element isolation region STI between the two element regions AA is eliminated in the conventional configuration. Then, floating gates (polycrystalline silicon layer 21) of two memory cell transistors MT connected to the same word line WL (polycrystalline silicon layer 23) are formed on the same element region AA. At this time, if the widths of the element isolation region STI and the element region AA along the word line direction are the same as those of the conventional configuration, the area necessary for forming two memory cell transistors is 75% of the conventional one. That's it. That is, if the widths of the regions necessary for forming the two memory cell transistors in the conventional configuration and this embodiment are W1 and W2, respectively, W2 = 0.75 · W1. Therefore, the chip size of the NAND flash memory can be reduced.
上記構成を実現するために、本実施形態では、まず素子領域ＡＡ上にワード線方向に沿った２つの浮遊ゲートＦＧを形成している。換言すれば、従来の浮遊ゲートＦＧがチャネル幅方向に２つに分割され、それぞれ異なるメモリセルトランジスタＭＴ１、ＭＴ２の浮遊ゲートとして機能する。更に、ワード線ＷＬ（多結晶シリコン層２３）は、分割された浮遊ゲート上の面積の１／２の領域と、第１ゲート間絶縁膜２２を介して容量結合する。また残りの１／２の領域は、第２ゲート間絶縁膜２４を介してビット線選択線ＢＬＳ（多結晶シリコン層２５）と容量結合する。更に、ビット線選択線ＢＬＳは、隣接する素子分離領域ＳＴＩを跨いで、隣の素子領域ＡＡ上の浮遊ゲートＦＧ上の１／２の面積の領域と容量結合する。このビット線選択線ＢＬＳは、同一列にあるメモリセルトランジスタ間で共通接続される。そしてデータの書き込み時及び読み出し時には、ビット線ＢＬ及びワード線ＷＬに加えて、ビット線選択線ＢＬＳによって、メモリセルトランジスタが選択される。
In order to realize the above configuration, in this embodiment, first, two floating gates FG along the word line direction are formed on the element region AA. In other words, the conventional floating gate FG is divided into two in the channel width direction, and functions as floating gates of different memory cell transistors MT1 and MT2, respectively. Further, the word line WL (polycrystalline silicon layer 23) is capacitively coupled to a half area of the divided floating gate via the first inter-gate insulating
また本実施形態では、同一の素子領域ＡＡ上に形成され、且つワード線方向に沿って隣接する２つのメモリセルトランジスタで、１つの選択トランジスタＳＴ１、ＳＴ２を共有している。従って、選択トランジスタＳＴ１、ＳＴ２の数は従来の１／２で良い。このこともチップサイズの低減に寄与する。 In the present embodiment, one select transistor ST1, ST2 is shared by two memory cell transistors formed on the same element region AA and adjacent in the word line direction. Therefore, the number of selection transistors ST1 and ST2 may be ½ of the conventional number. This also contributes to a reduction in chip size.
（２）メモリセルユニット内のメモリセルトランジスタ数を増大出来る。
図１４は、本実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイ２の回路図であり、メモリセルユニット１１−ｋにおいて、ワード線ＷＬｊとビット線選択線ＢＬＳｋに接続されたメモリセルトランジスタＭＴ１から“１”データを読み出す様子を示している。
(2) The number of memory cell transistors in the memory cell unit can be increased.
FIG. 14 is a circuit diagram of the
図示するように、選択ビット線選択線ＢＬＳｋ及び非選択ワード線ＷＬ（ｊ−１）、ＷＬ（ｊ＋１）に接続されたメモリセルトランジスタＭＴ１は、そのゲートの合成電位ＶＣＧｋ（ｊ−１）−１、ＶＣＧｋ（ｊ＋１）−１が６Ｖとされ、オン状態となる。従って、これらのメモリセルトランジスタＭＴ１のチャネルを介して、ビット線ＢＬｋからソース線ＳＬに向かって電流が流れる。 As shown in the drawing, the memory cell transistor MT1 connected to the selected bit line selection line BLSk and the unselected word lines WL (j−1), WL (j + 1) has a combined potential VCGk (j−1) −1 of its gate. , VCGk (j + 1) -1 is set to 6V, and the on state is set. Accordingly, a current flows from the bit line BLk toward the source line SL through the channel of these memory cell transistors MT1.
更に本実施形態では、非選択ビット線選択線ＢＬＳ（ｋ＋１）及び非選択ワード線ＷＬ（ｊ−１）、ＷＬ（ｊ＋１）に接続されたメモリセルトランジスタＭＴ２のゲートの合成電位ＶＣＧｋ（ｊ−１）−２、ＶＣＧｋ（ｊ＋１）が３Ｖとされる。よって、これらのメモリセルトランジスタＭＴ２も半選択状態となり、チャネルが形成される。そして、これらのメモリセルトランジスタＭＴ２のチャネルをも、ビット線ＢＬｋからソース線ＳＬに向かって流れる電流の一部は電流経路として使用する。従って、読み出し電流経路の抵抗を従来に比べて低減出来る。その結果、メモリセルユニット１１内において直列接続されるメモリセルトランジスタの数を多く出来る。これにより、ビット線コンタクトやソース線コンタクトの数を削減でき、ＮＡＮＤ型フラッシュメモリのチップサイズが低減出来る。
Furthermore, in this embodiment, the combined potential VCGk (j−1) of the gate of the memory cell transistor MT2 connected to the unselected bit line selection line BLS (k + 1) and the unselected word lines WL (j−1) and WL (j + 1). ) -2, VCGk (j + 1) is set to 3V. Therefore, these memory cell transistors MT2 are also in a half-selected state, and a channel is formed. A part of the current flowing from the bit line BLk to the source line SL is also used as a current path in the channel of the memory cell transistor MT2. Therefore, the resistance of the read current path can be reduced as compared with the conventional case. As a result, the number of memory cell transistors connected in series in the
なお上記実施形態では、データの書き込み時及び読み出し時において、カラムデコーダ４がビット線選択線を奇数ビット線選択線単位及び偶数ビット線選択線単位で選択する場合について説明した。しかし、カラムデコーダ４による選択動作は本方法に限定されるものでは無い。すなわち、各メモリセルユニット１１において、メモリセルトランジスタＭＴ１、ＭＴ２のいずれか一方のみが選択されれば、どのような選択方法を用いても構わない。
In the above-described embodiment, the case where the
［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、ビット線選択線ＢＬＳの配置を変形したものである。図１５は、本実施形態に係るＮＡＮＤ型フラッシュメモリが備えるメモリセルアレイ２の平面図であり、図１６は図１５におけるＸ２−Ｘ２’線に沿った断面図である。なお図１５で示す領域は、第１の実施形態において図４で示した領域と同一である。
[Second Embodiment]
Next explained is a semiconductor memory device according to the second embodiment of the invention. This embodiment is a modification of the arrangement of the bit line selection line BLS in the first embodiment. FIG. 15 is a plan view of the
図示するように、本実施形態に係るメモリセルトランジスタＭＴ１、ＭＴ２の構成は、大まかには上記第１の実施形態において、ビット線選択線ＢＬＳを、素子分離領域ＳＴＩを挟んで第２方向で隣接する浮遊ゲートＦＧ間に配置したものである。 As shown in the figure, the configuration of the memory cell transistors MT1 and MT2 according to the present embodiment is roughly the same as that of the first embodiment, in which the bit line selection line BLS is adjacent in the second direction across the element isolation region STI. Between the floating gates FG.
すなわち、浮遊ゲートＦＧとして機能する多結晶シリコン層２１は、その上面が素子分離領域ＳＴＩの上面よりも高くなるように形成されている。またビット線選択線ＢＬＳとして機能する多結晶シリコン層２５は素子分離領域ＳＴＩ上に形成され、その上面は浮遊ゲートＦＧの上面よりも低くされている。更に第２ゲート間絶縁膜２４は、浮遊ゲートＦＧの側面とビット線選択線ＢＬＳの側面とに接するように形成されている。そして、浮遊ゲートＦＧの上面上及び側面上、並びにビット線選択線ＢＬＳの上面上に、ワード線ＷＬとして機能する多結晶シリコン層２３が、第１ゲート間絶縁膜２２を介在して形成されている。
That is, the
本実施形態に係るＮＡＮＤ型フラッシュメモリの動作は、上記第１の実施形態と同様である。本構成によっても、上記第１の実施形態と同様に（１）、（２）の効果が得られる。 The operation of the NAND flash memory according to this embodiment is the same as that of the first embodiment. Also with this configuration, the effects (1) and (2) can be obtained as in the first embodiment.
［第３の実施形態］
次に、この発明の第３の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１または第２の実施形態において、ビット線選択線ＢＬＳを個々のメモリセルトランジスタ群にそれぞれ設けたものである。図１７は、本実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイ２の平面図である。
[Third Embodiment]
Next explained is a semiconductor memory device according to the third embodiment of the invention. In this embodiment, the bit line selection line BLS is provided in each memory cell transistor group in the first or second embodiment. FIG. 17 is a plan view of the
図示するように本実施形態に係るメモリセルアレイ２の構成は、上記第１の実施形態で説明した図３の構成において、ビット線選択線ＢＬＳを、各々のメモリセルユニット１１におけるメモリセルトランジスタＭＴ１、ＭＴ２毎に設けたものである。
As shown in the figure, the configuration of the
すなわち、メモリセルユニット１１−ｋ（ｋは１〜ｍの自然数）におけるメモリセルトランジスタＭＴ１の第２制御ゲートＣＧ２は、それぞれビット線選択線ＢＬＳ１〜ＢＬＳ（２ｋ−１）に接続され、メモリセルトランジスタＭＴ２の第２制御ゲートＣＧ２は、それぞれビット線選択線ＢＬＳ２ｋに接続される。そして、ビット線選択線ＢＬＳ１〜ＢＬＳ２ｍは、カラムデコーダ４によって選択される。その他の構成は、上記第１、第２の実施形態と同様であるので省略する。
That is, the second control gate CG2 of the memory cell transistor MT1 in the memory cell unit 11-k (k is a natural number of 1 to m) is connected to the bit line selection lines BLS1 to BLS (2k-1), respectively, and the memory cell transistor The second control gate CG2 of MT2 is connected to the bit line selection line BLS2k, respectively. The bit line selection lines BLS1 to BLS2m are selected by the
本実施形態に係るＮＡＮＤ型フラッシュメモリの動作は、基本的には上記第１の実施形態で説明した通りである。異なる点は、本実施形態では、カラムデコーダ４は、各メモリセルユニット１１に接続された２本のビット線選択線ＢＬＳのうち、いずれか１本のみを選択する点にある。すなわち、メモリセルユニット１１−１に関してはビット線選択線ＢＬＳ１、ＢＬＳ２のいずれか一方が選択され、メモリセルユニット１１−２に関してはビット線選択線ＢＬＳ３、ＢＬＳ４のいずれか一方が選択され、メモリセルユニット１１−ｍに関してはビット線選択線ＢＬＳ（２ｍ−１）、ＢＬＳ２ｍのいずれか一方が選択される。つまり、カラムデコーダ４が偶数ビット線選択線単位及び奇数ビット線選択線単位で選択動作を行う場合には、上記第１の実施形態で説明した図１０乃至図１２と同様となる。
The operation of the NAND flash memory according to this embodiment is basically the same as that described in the first embodiment. The difference is that in this embodiment, the
本実施形態に係る構成であっても、上記第１の実施形態で説明した（１）、（２）の効果が得られる。 Even with the configuration according to the present embodiment, the effects (1) and (2) described in the first embodiment can be obtained.
［第４の実施形態］
次に、この発明の第４の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第３の実施形態において、メモリセルグループ１２内において並列接続されたメモリセルトランジスタの数を増やしたものである。図１８は、本実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイ２の回路図である。
[Fourth Embodiment]
Next explained is a semiconductor memory device according to the fourth embodiment of the invention. In the third embodiment, the number of memory cell transistors connected in parallel in the
図示するように、本実施形態に係るメモリセルアレイ２は、上記第３の実施形態で説明した図１７の構成において、各メモリセルグループ１２の、２個のメモリセルトランジスタＭＴ１〜ＭＴ２の備えを、ｎ個（ｎは３以上の自然数）のメモリセルトランジスタＭＴ１〜ＭＴｎの備えまで拡張している。メモリセルトランジスタＭＴ１〜ＭＴｎは、その電流経路が互いに並列接続されている。すなわち、各メモリセルグループ１２において、メモリセルトランジスタＭＴ１〜ＭＴｎはソースを共有し、且つドレインを共有する。そして、メモリセルグループ１２−３２におけるメモリセルトランジスタＭＴ１〜ＭＴｎのドレインが選択トランジスタＳＴ１のソースに接続され、メモリセルグループ１２−１におけるメモリセルトランジスタＭＴ１〜ＭＴｎのソースが選択トランジスタＳＴ２のソースに接続される。
As shown in the figure, the
そして、各メモリセルユニット１１において、各々のメモリセルグループ１２内におけるメモリセルトランジスタＭＴ１〜ＭＴｎの第２制御ゲートＣＧ２は、それぞれｎ本のビット線選択線ＢＬＳのいずれかに接続されている。すなわち、メモリセルユニット１１−１に含まれるメモリセルトランジスタＭＴ１〜ＭＴｎの第２制御ゲートＣＧ２は、ビット線選択線ＢＬＳ１〜ＢＬＳｎにそれぞれ接続される。また、メモリセルユニット１１−２に含まれるメモリセルトランジスタＭＴ１〜ＭＴｎの第２制御ゲートＣＧ２は、ビット線選択線ＢＬＳ（ｎ＋１）〜ＢＬＳ２ｎにそれぞれ接続される。以下同様であり、メモリセルユニット１１−ｍに含まれるメモリセルトランジスタＭＴ１〜ＭＴｎの第２制御ゲートＣＧ２は、ビット線選択線ＢＬＳ（（ｍ−１）・ｎ＋１））〜ＢＬＳ（ｍ・ｎ）にそれぞれ接続される。そして、ビット線選択線ＢＬＳ１〜ＢＬＳｍｎは、カラムデコーダ４によって選択される。その他の構成は、上記第１、第２の実施形態と同様であるので省略する。
In each
本実施形態に係るＮＡＮＤ型フラッシュメモリの動作は、基本的には上記第３の実施形態で説明した通りである。異なる点は、本実施形態では、カラムデコーダ４は、各メモリセルユニット１１に接続されたｎ本のビット線選択線ＢＬＳのうちの、いずれか１本のみを選択する点にある。すなわち、メモリセルユニット１１−１に関してはビット線選択線ＢＬＳ１〜ＢＬＳｎのうちのいずれか１本が選択され、メモリセルユニット１１−２に関してはビット線選択線ＢＬＳ（ｎ＋１）〜ＢＬＳ２ｎのうちのいずれか１本が選択され、メモリセルユニット１１−ｍに関してはビット線選択線ＢＬＳ（（ｍ−１）・ｎ＋１）〜ＢＬＳｍｎのうちのいずれか１本が選択される。
The operation of the NAND flash memory according to the present embodiment is basically the same as that described in the third embodiment. The difference is that in this embodiment, the
本実施形態に係るＮＡＮＤ型フラッシュメモリであると、第１の実施形態で説明した（１）、（２）の効果に加えて、下記（３）の効果が得られる。
（３）ＮＡＮＤ型フラッシュメモリのチップサイズを更に縮小出来る。
本実施形態に係る構成であると、メモリセルユニット１２におけるメモリセルトランジスタの数を、３個以上にしている。つまり、第１の実施形態において説明した図４、図５及び図８、第２の実施形態で説明した図１３、並びに第３の実施形態で説明した図１５及び図１６において、同一の素子領域ＡＡ上に３個以上の浮遊ゲートＦＧが、第２方向に沿って配置される。これらの浮遊ゲートＦＧは、絶縁膜２６によって電気的に分離される。
In the NAND flash memory according to the present embodiment, the following effect (3) can be obtained in addition to the effects (1) and (2) described in the first embodiment.
(3) The chip size of the NAND flash memory can be further reduced.
In the configuration according to the present embodiment, the number of memory cell transistors in the
従って、第１の実施形態よりも、メモリセルアレイ２の第２方向に沿った幅を、より小さく出来る。その結果、ＮＡＮＤ型フラッシュメモリのチップサイズを更に縮小出来る。
Therefore, the width along the second direction of the
以上のように、この発明の第１乃至第４の実施形態に係るＮＡＮＤ型フラッシュメモリであると、同一素子領域に形成された浮遊ゲートＦＧを、ワード線方向で２個以上に分割し、分割したものを個々のメモリセルトランジスタの浮遊ゲートとして用いている。これにより、ワード線方向に沿って２個のメモリセルトランジスタを同一素子領域ＡＡ上に形成し、従来必要であった素子分離領域ＳＴＩの数を削減している。その結果、ＮＡＮＤ型フラッシュメモリのチップサイズを削減出来る。また、同一素子領域ＡＡ上に形成された２つのメモリセルトランジスタを選択するために、ビット線選択線ＢＬＳを設けている。このビット線選択線ＢＬＳによって、ビット線ＢＬ及びワード線ＷＬと併せて、メモリセルトランジスタの選択動作が可能となる。 As described above, in the NAND flash memory according to the first to fourth embodiments of the present invention, the floating gate FG formed in the same element region is divided into two or more in the word line direction. These are used as floating gates of individual memory cell transistors. As a result, two memory cell transistors are formed on the same element area AA along the word line direction, and the number of element isolation areas STI required in the prior art is reduced. As a result, the chip size of the NAND flash memory can be reduced. In addition, a bit line selection line BLS is provided to select two memory cell transistors formed on the same element region AA. The bit line selection line BLS enables the selection operation of the memory cell transistor together with the bit line BL and the word line WL.
上記実施形態に係る構成は、次のようにも説明出来る。すなわち、メモリセルアレイ２には、各々が、電荷蓄積層ＦＧと、電荷蓄積層ＦＧ上に形成され、互いに電気的に分離された第１制御ゲートＣＧ１及び第２制御ゲートＣＧ２とを有する第１乃至第ｎメモリセルトランジスタＭＴ１〜ＭＴｎ（ｎは２以上の自然数）を備えている。そして、第１乃至第ｎメモリセルトランジスタの電流経路が並列接続されることにより、メモリセルグループ１２が形成される。また、複数のメモリセルグループ１２の電流経路が直列接続されて、メモリセルユニット１１が形成される。メモリセルユニット１１の一端側に位置する第１乃至第ｎメモリセルトランジスタＭＴ１〜ＭＴｎのドレインは、ビット線ＢＬに電気的に接続され、他端側に位置する第１乃至第ｎメモリセルトランジスタＭＴ１〜ＭＴｎのソースは、ソース線ＳＬに電気的に接続される。更に、各々のメモリセルグループにおいて、並列接続された第１乃至第ｎメモリセルトランジスタの第１制御ゲートＣＧ１は、それぞれ個々のワード線に共通接続される。更に、同一のメモリセルユニット１１内におけるメモリセルグループ１２の各々に含まれる第１乃至第ｎメモリセルトランジスタの第２制御ゲートＣＧ２が、それぞれ第１乃至第ｎビット線選択線ＢＬＳ１〜ＢＬＳｎに共通接続される。
The structure which concerns on the said embodiment can also be demonstrated as follows. That is, the
上記の構成において、ｎ＝２である場合、つまり個々のメモリセルグループ１２に含まれるメモリセルトランジスタ数が２個である場合には、隣接するビット線選択線ＢＬＳを共通にすることが可能である。より詳細に説明すれば、各々のメモリセルユニット１２において、第１ビット線選択線ＢＬＳ１は、第１メモリセルトランジスタの第２制御ゲートＣＧ２を共通接続し、第２ビット線選択線ＢＬＳ２は、第２メモリセルトランジスタの第２制御ゲートＣＧ２を共通接続する。ここで、図３において隣接する２つのメモリセルユニット１１−２、１１−３に着目する。すると、メモリセルユニット１１−３の第１ビット線選択線は、メモリセルユニット１１−２の第２ビット線選択線と共通に接続される。この第１ビット線選択線と第２ビット線選択線とを共通に接続したものが、図３におけるビット線選択線ＢＬＳ３である。そして、メモリセルユニット１１−３の第２ビット線選択線（図３におけるＢＬＳ４）と、メモリセルユニット１１−２の第１ビット線選択線（図３におけるＢＬＳ２）とは、互いに独立して制御される。
In the above configuration, when n = 2, that is, when the number of memory cell transistors included in each
また上記実施形態では、個々のメモリセルトランジスタにおいてビット線選択線ＢＬＳに接続される浮遊ゲートＦＧは、第２制御ゲートＣＧ２のみであった。しかし、第２制御ゲートＣＧ２を２つ以上に分割しても良い。図１９は、上記実施形態の第１変形例に係るメモリセルトランジスタＭＴの断面構成を模式的に示している。また図２０は、図１９の構成の等価回路図である。図示するようにメモリセルトランジスタは、第１制御ゲートＣＧ１及び第２制御ゲートＣＧ２に加えて、第３制御ゲートＣＧ３を備えている。第２制御ゲートＣＧ２はビット線選択線ＢＬＳに接続され、第３制御ゲートＣＧ３は別のビット線選択線ＢＬＳ’に接続されている。ビット線選択線ＢＬＳ、ＢＬＳ’の電圧は、互いに独立して制御されても良いし、同様に制御されても良い。そして、ワード線ＷＬに与えられる電圧ＶＣＧ１、ビット線選択線ＢＬＳに与えられる電圧ＶＣＧ２、及びビット線選択線ＢＬＳ’に与えられる電圧ＶＣＧ３によって、メモリセルトランジスタに印加される電圧ＶＣＧが制御される。 In the above embodiment, the floating gate FG connected to the bit line selection line BLS in each memory cell transistor is only the second control gate CG2. However, the second control gate CG2 may be divided into two or more. FIG. 19 schematically shows a cross-sectional configuration of a memory cell transistor MT according to a first modification of the embodiment. FIG. 20 is an equivalent circuit diagram of the configuration of FIG. As shown in the figure, the memory cell transistor includes a third control gate CG3 in addition to the first control gate CG1 and the second control gate CG2. The second control gate CG2 is connected to the bit line selection line BLS, and the third control gate CG3 is connected to another bit line selection line BLS '. The voltages of the bit line selection lines BLS and BLS ′ may be controlled independently of each other or may be controlled similarly. The voltage VCG applied to the memory cell transistor is controlled by the voltage VCG1 applied to the word line WL, the voltage VCG2 applied to the bit line selection line BLS, and the voltage VCG3 applied to the bit line selection line BLS '.
また図２１に示すように、更に第４制御ゲートＣＧ４を備えていても良い。図２１は、上記実施形態の第２変形例に係るメモリセルトランジスタＭＴの断面構成を模式的に示している。図示するように、浮遊ゲートＦＧ上には、第１乃至第３制御ゲートＣＧ１〜ＣＧ３に加えて、更に第４制御ゲートＣＧ４が設けられている。第４制御ゲートＣＧ４は別のビット線選択線ＢＬＳ”に接続されている。ビット線選択線ＢＬＳ、ＢＬＳ’、ＢＬＳ”の電圧は、互いに独立して制御されても良いし、同様に制御されても良い。そして、ワード線ＷＬに与えられる電圧ＶＣＧ１、ビット線選択線ＢＬＳ乃至ＢＬＳ”に与えられる電圧ＶＣＧ２乃至ＶＣＧ４によって、メモリセルトランジスタに印加される電圧ＶＣＧが制御される。また図１９において、第２制御ゲートＣＧ２と第３制御ゲートＣＧ３とのいずれかを、ビット線選択線に接続するかわりに、ワード線ＷＬに接続しても良い。このことは図２１でも同様である。つまり、ワード線ＷＬとビット線選択線ＢＬＳによる合成電位によってメモリセルトランジスタを選択出来るのであれば、３個以上設けた制御ゲートのワード線ＷＬ及びビット線選択線ＢＬＳへの接続方法は限定されない。 Further, as shown in FIG. 21, a fourth control gate CG4 may be further provided. FIG. 21 schematically shows a cross-sectional configuration of a memory cell transistor MT according to a second modification of the embodiment. As shown in the drawing, a fourth control gate CG4 is further provided on the floating gate FG in addition to the first to third control gates CG1 to CG3. The fourth control gate CG4 is connected to another bit line selection line BLS ″. The voltages of the bit line selection lines BLS, BLS ′, BLS ″ may be controlled independently of each other or similarly. May be. The voltage VCG applied to the memory cell transistor is controlled by the voltage VCG1 applied to the word line WL and the voltages VCG2 to VCG4 applied to the bit line selection lines BLS to BLS ″. In FIG. Either the gate CG2 or the third control gate CG3 may be connected to the word line WL instead of being connected to the bit line selection line, which is the same as in FIG. As long as the memory cell transistor can be selected by the combined potential of the bit line selection line BLS, the method of connecting three or more control gates to the word line WL and the bit line selection line BLS is not limited.
一例として、個々のメモリセルトランジスタＭＴが３つの制御ゲートＣＧ１〜ＣＧ３を有し、そのうちの制御ゲートＣＧ１、ＣＧ２がワード線ＷＬに接続され、制御ゲートＣＧ３がビット線選択線ＢＬＳに接続される場合について説明する。図２２は、本例に係るメモリセルユニット１１−１の回路図である。 As an example, each memory cell transistor MT has three control gates CG1 to CG3, of which the control gates CG1 and CG2 are connected to the word line WL, and the control gate CG3 is connected to the bit line selection line BLS. Will be described. FIG. 22 is a circuit diagram of the memory cell unit 11-1 according to this example.
図示するように、本例に係る構成は、上記第１の実施形態において説明した図３の構成において、メモリセルグループ１２−ｊ（ｊは１〜３２のいずれか）に含まれるメモリセルトランジスタＭＴ１、ＭＴ２の制御ゲートＣＧ１をワード線ＷＬｊＡに接続し、制御ゲートＣＧ２をワード線ＷＬ（ｊ＋１）Ａに接続したものである。 As shown in the figure, the configuration according to this example is the same as the configuration of FIG. 3 described in the first embodiment, but the memory cell transistor MT1 included in the memory cell group 12-j (j is any one of 1 to 32). , MT2 control gate CG1 is connected to word line WLjA, and control gate CG2 is connected to word line WL (j + 1) A.
すなわち、メモリセルグループ１２−１内のメモリセルトランジスタＭＴ１、ＭＴ２の制御ゲートＣＧ１はワード線ＷＬ１Ａに接続され、制御ゲートＣＧ２はワード線ＷＬ２Ａに接続される。また、メモリセルグループ１２−２内のメモリセルトランジスタＭＴ１、ＭＴ２の制御ゲートＣＧ１はワード線ＷＬ２Ａに接続され、制御ゲートＣＧ２はワード線ＷＬ３Ａに接続される。更に、メモリセルグループ１２−３２内のメモリセルトランジスタＭＴ１、ＭＴ２の制御ゲートＣＧ１はワード線ＷＬ３２Ａに接続され、制御ゲートＣＧ２はワード線ＷＬ３３Ａに接続される。そして、ワード線ＷＬ１Ａ〜ＷＬ３３Ａは、ロウデコーダ３によって選択される。
That is, the control gate CG1 of the memory cell transistors MT1 and MT2 in the memory cell group 12-1 is connected to the word line WL1A, and the control gate CG2 is connected to the word line WL2A. Further, the control gates CG1 of the memory cell transistors MT1 and MT2 in the memory cell group 12-2 are connected to the word line WL2A, and the control gate CG2 is connected to the word line WL3A. Further, the control gates CG1 of the memory cell transistors MT1 and MT2 in the memory cell group 12-32 are connected to the word line WL32A, and the control gate CG2 is connected to the word line WL33A. The word lines WL1A to WL33A are selected by the
つまり、本例においては、あるメモリセルグループ１２−ｊにおいて、ワード線ＷＬｊＡとワード線ＷＬ（ｊ＋１）Ａとの組み合わせが、上記第１乃至第４の実施形態におけるワード線ＷＬｊに相当する。そして、メモリセルアレイ２内には上記構成のメモリセルユニット１１が複数配置される。なお、本例の場合であっても、第１の実施形態と同様に、各メモリセルグループ１２内で並列接続されるメモリセルトランジスタの数が２個である場合には、隣接するビット線選択線ＢＬＳを共有することが出来る。以下、ワード線ＷＬ１Ａ〜ＷＬ３３Ａを互いに区別しない場合には、単にワード線ＷＬＡと呼ぶ。
That is, in this example, in a certain memory cell group 12-j, a combination of the word line WLjA and the word line WL (j + 1) A corresponds to the word line WLj in the first to fourth embodiments. A plurality of
図２３は、本例に係るメモリセルアレイ２の平面図である。図示するように、第１の実施形態で説明した図４と異なる点は、浮遊ゲートＦＧとワード線ＷＬＡとが、半導体基板１０表面の垂直方向で重なっていない点にある。すなわち図２３に示すように、第１方向で隣接する２本のワード線ＷＬＡは、浮遊ゲートＦＧを第１方向で挟むようにして配置される。またビット線選択線ＢＬＳは、各浮遊ゲートＦＧの上面を被覆するようにして、第１方向に沿ったストライプ形状に形成され、且つワード線ＷＬＡよりも上のレベルに配置される。更に、メモリセルトランジスタＭＴ１、ＭＴ２ソースまたはドレインとして機能する不純物拡散層は、ワード線ＷＬＡ直下の領域に形成される。
FIG. 23 is a plan view of the
図２４及び図２５は、図２３におけるそれぞれＸ３−Ｘ３’線及びＹ３−Ｙ３’線に沿った断面図である。図示するように素子領域ＡＡ上には、浮遊ゲートＦＧとして機能する多結晶シリコン層２１が、ゲート絶縁膜２０を介在して形成されている。多結晶シリコン層２１上には、ビット線選択線ＢＬＳとして機能する多結晶シリコン層２５が、第２ゲート間絶縁膜２４を介在して形成される。同一素子領域ＡＡ内において第２方向で隣接する多結晶シリコン層２１は、絶縁膜２６によって電気的に分離されている（図２４参照）。これは多結晶シリコン層２５についても同様である（図２４参照）。また多結晶シリコン層２５は、第１方向に沿って隣接するメモリセルトランジスタ同士で共通接続されている（図２５参照）。
24 and 25 are sectional views taken along lines X3-X3 'and Y3-Y3' in FIG. 23, respectively. As shown in the drawing, a
半導体基板１０上において、第１方向に沿って隣接する浮遊ゲートＦＧ間の領域には、絶縁膜４０を介在して多結晶シリコン層２３が形成されている（図２５参照）。多結晶シリコン層２３は、ワード線ＷＬＡとして機能する。この多結晶シリコン層２３は、第１ゲート間絶縁膜２２を介在して多結晶シリコン層２１と接している。すなわち、多結晶シリコン層２１の側面上に第１ゲート間絶縁膜２２が形成され、第１ゲート間絶縁膜２２の側面上に多結晶シリコン層２３が形成されている。多結晶シリコン層２３は、多結晶シリコン層２３上に形成された絶縁膜４１によって、多結晶シリコン層２５（ビット線選択線ＢＬＳ）と電気的に分離されている。
On the
そして、半導体基板１０の表面領域において、多結晶シリコン層２３直下の領域には、メモリセルトランジスタＭＴ１、ＭＴ２のソースまたはドレインとして機能する不純物拡散層３０が形成されている（図２５参照）。
In the surface region of the
本例に係るメモリセルトランジスタＭＴ１、ＭＴ２の構成は、次のようにも説明できる。図２４に示すように、個々の素子領域ＡＡ内には、第２方向に沿って２つの積層ゲートが設けられている。積層ゲートは多結晶シリコン層２１と、多結晶シリコン層２１上に形成された多結晶シリコン層２５を備えている。同一素子領域ＡＡ内において第２方向で隣接する積層ゲートは、絶縁膜２６によって電気的に分離されている。多結晶シリコン層２１は、個々のメモリセルトランジスタ毎に分離され、多結晶シリコン層２５は第１方向で隣接するもの同士で共通接続されている（図２５参照）。
The configuration of the memory cell transistors MT1 and MT2 according to this example can also be described as follows. As shown in FIG. 24, two stacked gates are provided along the second direction in each element region AA. The stacked gate includes a
また、第２方向に沿ったストライプ形状の多結晶シリコン層２３が、絶縁膜４０を介在して、半導体基板１０上に形成されている。多結晶シリコン層２３はワード線ＷＬＡとして機能する。隣接する２本の多結晶シリコン層２３は、第１方向に沿った方向で、多結晶シリコン層２１を挟むようにして配置され、第１ゲート間絶縁膜２２を介在して多結晶シリコン層２１と接する。つまり、多結晶シリコン層２１の各々は、その側面において第１ゲート間絶縁膜２２を介して多結晶シリコン層２３と接し、且つその上面において第２ゲート間絶縁膜２４を介在して多結晶シリコン層２５と接している。
A stripe-shaped
以上の構成において、ワード線ＷＬｊＡ、ＷＬ（ｊ＋１）Ａ、及びビット線選択線ＢＬＳ１、ＢＬＳ２によって、メモリセルトランジスタＭＴ１、ＭＴ２の選択動作が行われる。 In the above configuration, the memory cell transistors MT1 and MT2 are selected by the word lines WLjA and WL (j + 1) A and the bit line selection lines BLS1 and BLS2.
勿論、上記構成はメモリセルグループ１２内のメモリセルトランジスタＭＴ数が２個の場合に限定されるものでは無く、Ｎ（Ｎは３以上の自然数）の場合にも適用出来る。つまり、次のようにも説明出来る。
すなわち、メモリセルグループ１２内の第１乃至第Ｎメモリセルトランジスタの各々は、浮遊ゲート（多結晶シリコン層２１）上に形成され、第１制御ゲートＣＧ１（メモリセルグループ１２−ｊ内のメモリセルトランジスタにおいては、ワード線ＷＬｊＡとして機能する多結晶シリコン層２３）及び第２制御ゲートＣＧ２（メモリセルグループ１２−ｊ内のメモリセルトランジスタにおいては、ワード線ＷＬ（ｊ＋１）Ａとして機能する多結晶シリコン層２３：請求項５における「第３制御ゲート」）と分離された第３制御ゲートＣＧ３（請求項５における「第２制御ゲート」）を更に備える。第１制御ゲートＣＧ１は、浮遊ゲートＦＧの側面上に第１ゲート間絶縁膜２２を介在して形成される。また第２制御ゲートＣＧ２は、浮遊ゲートＦＧを挟んで第１制御ゲートＣＧ１と対向するようにして配置され、且つ浮遊ゲートＦＧの側面上に第１ゲート間絶縁膜２２（請求項５における「第３ゲート間絶縁膜」）を介在して形成される。第３制御ゲートＣＧ３は、浮遊ゲートＦＧの上面上に、第２ゲート間絶縁膜２４を介在して形成される。そして、いずれかの第１乃至第Ｎメモリセルトランジスタの第２制御ゲートＣＧ２は、ビット線方向で隣接する他の第１乃至第Ｎメモリセルトランジスタの第１制御ゲートＣＧ１と共通接続される。つまり、メモリセルグループ１２−ｊ内の第２制御ゲートＣＧ２は、メモリセルグループ１２−（ｊ＋１）の第１制御ゲートＣＧ１と共に、ワード線ＷＬ（ｊ＋１）Ａとして機能する。同様にして、メモリセルグループ１２−（ｊ＋１）内の第２制御ゲートＣＧ２は、メモリセルグループ１２−（ｊ＋２）の第１制御ゲートＣＧ１と共に、ワード線ＷＬ（ｊ＋２）Ａとして機能する。
Of course, the above configuration is not limited to the case where the number of memory cell transistors MT in the
That is, each of the first to Nth memory cell transistors in the
また、上記実施形態においては、第１制御ゲートＣＧ１と浮遊ゲートＦＧとが対向する面積と、第２制御ゲートＣＧ２と浮遊ゲートＦＧとが対向する面積の比率が１：１である場合について説明した。すなわち、第１ゲート間絶縁膜２２と第２ゲート間絶縁膜２４の膜厚及び材料が同一である場合には、図２で説明した寄生容量Ｃ２、Ｃ３がＣ２＝Ｃ３である場合について説明した。しかし、ワード線ＷＬとビット線選択線ＢＬＳによる合成電位によってメモリセルトランジスタを選択出来るのであれば、上記比率に限定されるものでは無い。このことは、図１９乃至図２１で説明した構成であっても同様である。
In the above-described embodiment, the ratio of the area where the first control gate CG1 and the floating gate FG face each other to the area where the second control gate CG2 and the floating gate FG face each other is 1: 1. . That is, in the case where the film thickness and the material of the first inter-gate insulating
また、上記実施形態ではＮＡＮＤ型フラッシュメモリを例に説明したが、浮遊ゲートＦＧを分割する手法は、例えばＮＯＲ型フラッシュメモリにも適用出来る。また、ＮＡＮＤ型フラッシュメモリにおいてメモリセルトランジスタ数が１個である３Ｔｒ−ＮＡＮＤ型フラッシュメモリにも適用可能であるし、３Ｔｒ−ＮＡＮＤ型フラッシュメモリにおいて選択トランジスタＳＴ１を廃した２Ｔｒ型フラッシュメモリにも適用可能である。 Although the NAND flash memory has been described as an example in the above embodiment, the technique of dividing the floating gate FG can be applied to, for example, a NOR flash memory. Further, the present invention can be applied to a 3Tr-NAND flash memory having one memory cell transistor in the NAND flash memory, and also applied to a 2Tr flash memory in which the selection transistor ST1 is eliminated in the 3Tr-NAND flash memory. Is possible.
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。 Note that the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the invention in the implementation stage. Further, the above embodiments include inventions at various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. For example, even if some constituent requirements are deleted from all the constituent requirements shown in the embodiment, the problem described in the column of the problem to be solved by the invention can be solved, and the effect described in the column of the effect of the invention Can be extracted as an invention.
１…ＮＡＮＤ型フラッシュメモリ、２…メモリセルアレイ、３…ロウデコーダ、４…カラムデコーダ、５…カラムセレクタ、６…読み出し回路、７…書き込み回路、１０…半導体基板、１１、１１−１〜１１−ｍ…メモリセルユニット、１２、１２−１〜１２−３２…メモリセルグループ、２０…ゲート絶縁膜、２１、２３、２５…多結晶シリコン層、２２、２４…ゲート間絶縁膜、２６…絶縁膜、３０…不純物拡散層、３１、３４…層間絶縁膜、３２、３３、３５…金属配線層
DESCRIPTION OF
Claims (5)
前記第１乃至第Ｎメモリセルトランジスタの電流経路が並列接続されたメモリセルグループと、
複数の前記メモリセルグループの電流経路が直列接続されたメモリセルユニットと、
前記メモリセルユニットの一端側に位置する前記第１乃至第Ｎメモリセルトランジスタのドレインに電気的に接続されたビット線と、
前記メモリセルユニットの他端側に位置する前記第１乃至第Ｎメモリセルトランジスタのソースに電気的に接続されたソース線と、
各々のメモリセルグループにおいて、並列接続された前記第１乃至第Ｎメモリセルトランジスタの前記第１制御ゲートを共通接続するワード線と、
同一の前記メモリセルユニット内における前記メモリセルグループの各々に含まれる前記第１乃至第Ｎメモリセルトランジスタの前記第２制御ゲートを、それぞれ共通接続する第１乃至第Ｎビット線選択線と
を具備することを特徴とする半導体記憶装置。 First to Nth memory cell transistors each having a charge storage layer and a first control gate and a second control gate formed on the charge storage layer and electrically isolated from each other (N is greater than or equal to 2) Natural number)
A memory cell group in which current paths of the first to Nth memory cell transistors are connected in parallel;
A memory cell unit in which current paths of a plurality of the memory cell groups are connected in series;
A bit line electrically connected to the drains of the first to Nth memory cell transistors located on one end side of the memory cell unit;
A source line electrically connected to sources of the first to Nth memory cell transistors located on the other end side of the memory cell unit;
In each memory cell group, a word line that commonly connects the first control gates of the first to Nth memory cell transistors connected in parallel;
First to Nth bit line selection lines for commonly connecting the second control gates of the first to Nth memory cell transistors included in each of the memory cell groups in the same memory cell unit. A semiconductor memory device.
前記Ｎは“２”であり、前記メモリセルグループの各々には、前記電流経路が並列接続された第１メモリセルトランジスタと第２メモリセルトランジスタとが含まれ、
前記ワード線は、同一行にある前記第１、第２メモリセルトランジスタの前記第１制御ゲートを、複数の前記メモリセルユニット間で共通接続し、
各々の前記メモリセルユニットにおいて、前記第１ビット線選択線は、前記第１メモリセルトランジスタの前記第２制御ゲートを共通接続し、前記第２ビット線選択線は、前記第２メモリセルトランジスタの前記第２制御ゲートを共通接続し、
隣接する２つの前記メモリセルユニットのいずれか一方の備える前記第１ビット線選択線は、いずれか他方の備える前記第２ビット線選択線と共通に接続され、前記いずれか一方の備える前記第２ビット線選択線と前記いずれか他方の備える前記第１ビット線選択線とは、互いに独立して制御される
ことを特徴とする請求項１記載の半導体記憶装置。 A memory cell array in which a plurality of the memory cell units are arranged;
The N is “2”, and each of the memory cell groups includes a first memory cell transistor and a second memory cell transistor in which the current paths are connected in parallel.
The word line commonly connects the first control gates of the first and second memory cell transistors in the same row between the plurality of memory cell units,
In each of the memory cell units, the first bit line selection line is connected in common to the second control gate of the first memory cell transistor, and the second bit line selection line is connected to the second memory cell transistor. A common connection of the second control gates;
The first bit line selection line provided in one of the two adjacent memory cell units is connected in common with the second bit line selection line provided in the other, and the second bit provided in either one of the two. The semiconductor memory device according to claim 1, wherein the bit line selection line and the first bit line selection line included in the other are controlled independently of each other.
前記電荷蓄積層の第１領域上に、第１ゲート間絶縁膜を介在して形成された前記第１制御ゲートと、
前記電荷蓄積層の前記第１領域と異なる第２領域上に第２ゲート間絶縁膜を介在して形成され、且つ前記第１制御ゲートと電気的に分離された前記第２制御ゲートとを備え、
同一の前記メモリセルグループに含まれる前記第１、第２メモリセルトランジスタの前記電荷蓄積層は、前記半導体基板中に形成された同一の素子領域上に、前記ビット線に直交する前記ワード線方向に沿って、絶縁膜を介在して隣接し、
同一の前記メモリセルグループに含まれる前記第１、第２メモリセルトランジスタの前記第１制御ゲートは、前記絶縁膜上の領域を介して接する
ことを特徴とする請求項２記載の半導体記憶装置。 Each of the first and second memory cell transistors includes the charge storage layer formed on a semiconductor substrate with a gate insulating film interposed therebetween,
The first control gate formed on the first region of the charge storage layer with a first inter-gate insulating film interposed therebetween;
A second control gate formed on a second region different from the first region of the charge storage layer with a second inter-gate insulating film interposed therebetween and electrically isolated from the first control gate; ,
The charge storage layers of the first and second memory cell transistors included in the same memory cell group are on the same element region formed in the semiconductor substrate and in the word line direction orthogonal to the bit line Along the insulating film,
The semiconductor memory device according to claim 2, wherein the first control gates of the first and second memory cell transistors included in the same memory cell group are in contact with each other through a region on the insulating film.
前記半導体基板中に形成され、前記素子分離領域によって電気的に互いに分離された素子領域とを更に備え、
前記第１、第２メモリセルトランジスタの各々は、前記素子領域上にゲート絶縁膜を介在して形成された前記電荷蓄積層と、
前記電荷蓄積層の上面に、第１ゲート間絶縁膜を介在して形成された前記第１制御ゲートと、
前記素子分離領域上に、前記電荷蓄積層の側面に第２ゲート間絶縁膜を介在して接するようにして形成された前記第２制御ゲートとを備え、
同一の前記メモリセルグループに含まれる前記第１、第２メモリセルトランジスタの前記電荷蓄積層は、同一の前記素子領域上に、前記ビット線に直交する前記ワード線方向に沿って、絶縁膜を介在して隣接し、
同一の前記メモリセルグループに含まれる前記第１、第２メモリセルトランジスタの前記第１制御ゲートは、前記絶縁膜上の領域を介して接する
ことを特徴とする請求項２記載の半導体記憶装置。 An element isolation region formed in the semiconductor substrate;
An element region formed in the semiconductor substrate and electrically isolated from each other by the element isolation region;
Each of the first and second memory cell transistors includes the charge storage layer formed on the element region with a gate insulating film interposed therebetween,
The first control gate formed on the upper surface of the charge storage layer with a first inter-gate insulating film interposed therebetween;
The second control gate formed on the element isolation region so as to be in contact with a side surface of the charge storage layer with a second inter-gate insulating film interposed therebetween,
The charge storage layers of the first and second memory cell transistors included in the same memory cell group are provided with an insulating film on the same element region along the word line direction perpendicular to the bit line. Intervening,
The semiconductor memory device according to claim 2, wherein the first control gates of the first and second memory cell transistors included in the same memory cell group are in contact with each other through a region on the insulating film.
前記第１乃至第Ｎメモリセルトランジスタの各々は、半導体基板上にゲート絶縁膜を介在して形成された前記電荷蓄積層と、
前記電荷蓄積層の側面上に第１ゲート間絶縁膜を介在して形成された前記第１制御ゲートと、
前記電荷蓄積層の上面上に第２ゲート間絶縁膜を介在して形成された前記第２制御ゲートと、
前記電荷蓄積層を挟んで前記第１制御ゲートと対向するようにして配置され、且つ前記電荷蓄積層の側面上に第３ゲート間絶縁膜を介在して形成された前記第３制御ゲートとを備え、
同一の前記メモリセルグループに含まれる前記第１乃至第Ｎメモリセルトランジスタの前記電荷蓄積層は、前記半導体基板中に形成された同一の素子領域上に、前記ビット線に直交する前記ワード線方向に沿って、絶縁膜を介在して隣接し、
前記第１乃至第Ｎメモリセルトランジスタの前記第３制御ゲートは、ビット線方向で隣接する他の前記第１乃至第Ｎメモリセルトランジスタの前記第１制御ゲートに共通接続される
ことを特徴とする請求項１記載の半導体記憶装置。 Each of the first to Nth memory cell transistors further includes a third control gate formed on the charge storage layer and separated from the first control gate and the second control gate.
Each of the first to Nth memory cell transistors includes the charge storage layer formed on a semiconductor substrate with a gate insulating film interposed therebetween,
The first control gate formed on a side surface of the charge storage layer with a first inter-gate insulating film interposed therebetween;
The second control gate formed on the upper surface of the charge storage layer with a second inter-gate insulating film interposed therebetween;
A third control gate disposed opposite to the first control gate across the charge storage layer and formed on a side surface of the charge storage layer with a third inter-gate insulating film interposed therebetween; Prepared,
The charge storage layers of the first to Nth memory cell transistors included in the same memory cell group are on the same element region formed in the semiconductor substrate, and in the word line direction orthogonal to the bit line. Along the insulating film,
The third control gates of the first to Nth memory cell transistors are commonly connected to the first control gates of the other first to Nth memory cell transistors adjacent in the bit line direction. The semiconductor memory device according to claim 1.
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| CN111276482A (en) * | 2018-12-04 | 2020-06-12 | 东芝存储器株式会社 | Semiconductor memory device with a plurality of memory cells |
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