JP2008270613A

JP2008270613A - Thin film transistor array substrate, manufacturing method thereof, and display device

Info

Publication number: JP2008270613A
Application number: JP2007113338A
Authority: JP
Inventors: Tomoyuki Irizumi; 智之入住
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2007-04-23
Filing date: 2007-04-23
Publication date: 2008-11-06

Abstract

<P>PROBLEM TO BE SOLVED: To provide a highly reliable thin film transistor array substrate. <P>SOLUTION: A thin film transistor array substrate comprises: an island-like semiconductor layer 3 formed on a substrate 1; conductive patterns 4 formed on a source region 31 and a drain region 32; a gate electrode 6 disposed on a counter face of a channel region 33 via a gate insulating film 5; an interlayer insulating film 7; source wiring 44 formed on the interlayer insulating film 7; a protecting film 8; a pixel electrode 10 connected to the conductive pattern 4 on the drain region 32 via a contact hole 9; and a connection pattern 11 formed from the same layer as the pixel electrode 10 and connected to the source wiring 44 and the conductive pattern 4 on the source region 31 via the contact hole 9, wherein the conductive pattern 4 is disposed while deviating its end portion inside from a pattern end portion in the semiconductor layer 3 by a first distance t2 or more. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、薄膜トランジスタアレイ基板、その製造方法、及び表示装置に関する。 The present invention relates to a thin film transistor array substrate, a manufacturing method thereof, and a display device.

近年、低温ポリシリコン薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を用いた液晶ディスプレイや有機ＥＬディスプレイ等の表示装置は、高精細、高移動度、高信頼性が得られることから注目されている（例えば、特許文献１）。 In recent years, display devices such as liquid crystal displays and organic EL displays using low-temperature polysilicon thin film transistors (TFTs) have been attracting attention because of their high definition, high mobility, and high reliability (for example, Patent Document 1).

図７は、従来の低温ポリシリコンＴＦＴの構成を示した断面図である。図７は、ＴＦＴ部のソース／ドレイン領域、及び保持容量部が形成されている方向に沿って切断した断面を示している。図７において、ガラス等の透明な絶縁基板からなる基板１上には、下地膜２が形成される。 FIG. 7 is a cross-sectional view showing the configuration of a conventional low-temperature polysilicon TFT. FIG. 7 shows a cross section cut along the direction in which the source / drain regions of the TFT portion and the storage capacitor portion are formed. In FIG. 7, a base film 2 is formed on a substrate 1 made of a transparent insulating substrate such as glass.

ＴＦＴ部では、下地膜２上に、ポリシリコンから成る半導体層３が島状に形成されている。半導体層３は、ソース領域３１、ドレイン領域３２、及びこれらの領域間に配置されたチャネル領域３３によって構成される。半導体層３上には、Ｍｏ膜等から成る導電パターン４がソース領域３１及びドレイン領域３２と重複するように設けられている。そして、半導体層３及び導電パターン４を覆うようにゲート絶縁膜５が形成され、ゲート絶縁膜５を介してチャネル領域３３の対面にゲート電極６が形成されている。 In the TFT portion, a semiconductor layer 3 made of polysilicon is formed in an island shape on the base film 2. The semiconductor layer 3 is constituted by a source region 31, a drain region 32, and a channel region 33 disposed between these regions. On the semiconductor layer 3, a conductive pattern 4 made of a Mo film or the like is provided so as to overlap the source region 31 and the drain region 32. A gate insulating film 5 is formed so as to cover the semiconductor layer 3 and the conductive pattern 4, and a gate electrode 6 is formed on the opposite side of the channel region 33 through the gate insulating film 5.

一方、保持容量部では、半導体層３より延在された下部電極３ａが、下地膜２上に形成されている。また、下部電極３ａの上には、導電パターン４がドレイン領域３２より延在して形成されている。ゲート電極６と同じ層によって形成された共通配線電極６ａが、ゲート絶縁膜５を介して下部電極３ａの対面に設けられている。 On the other hand, in the storage capacitor portion, the lower electrode 3 a extending from the semiconductor layer 3 is formed on the base film 2. Further, the conductive pattern 4 is formed to extend from the drain region 32 on the lower electrode 3a. A common wiring electrode 6 a formed of the same layer as the gate electrode 6 is provided on the opposite surface of the lower electrode 3 a through the gate insulating film 5.

ゲート電極６及び共通配線電極６ａを覆うように、層間絶縁膜７が形成される。層間絶縁膜７の上には、ソース配線４４が設けられている。さらに、保護膜８がソース配線４４を覆うように形成されている。ソース領域３１及びドレイン領域３２上に設けられた導電パターン４上には、保護膜８、層間絶縁膜７、及びゲート絶縁膜５を貫通するコンタクトホール９が設けられている。また、保護膜８を貫通するコンタクトホール９がソース配線４４上に設けられている。 An interlayer insulating film 7 is formed so as to cover the gate electrode 6 and the common wiring electrode 6a. A source wiring 44 is provided on the interlayer insulating film 7. Further, the protective film 8 is formed so as to cover the source wiring 44. On the conductive pattern 4 provided on the source region 31 and the drain region 32, a contact hole 9 that penetrates the protective film 8, the interlayer insulating film 7, and the gate insulating film 5 is provided. A contact hole 9 that penetrates the protective film 8 is provided on the source wiring 44.

保護膜８の上には、ＩＴＯ等から成る画素電極１０が画素毎に形成されている。画素電極１０は、コンタクトホール９及び導電パターン４を介して、ドレイン領域３２と電気的に接続される。また、画素電極１０と分離して形成された島状の接続パターン１１が、コンタクトホール９を介して、ソース配線４４と電気的に接続されている。接続パターン１１は、コンタクトホール９及び導電パターン４を介して、ソース領域３１と電気的に接続される。 A pixel electrode 10 made of ITO or the like is formed on the protective film 8 for each pixel. The pixel electrode 10 is electrically connected to the drain region 32 through the contact hole 9 and the conductive pattern 4. The island-shaped connection pattern 11 formed separately from the pixel electrode 10 is electrically connected to the source wiring 44 through the contact hole 9. The connection pattern 11 is electrically connected to the source region 31 through the contact hole 9 and the conductive pattern 4.

このように、従来の低温ポリシリコンＴＦＴでは、半導体層３及び下部電極３ａを含む多結晶半導体膜パターンの上に、Ｍｏ膜等の低抵抗の導電パターン４が設けられている。半導体層３であるポリシリコンと画素電極１０であるＩＴＯとの間の良好なコンタクト（電気的接続）を得るために、ＴＦＴ部において、チャネル領域３３を除く半導体層３上面に導電パターン４が形成されている。導電パターン４を介さずに、画素電極１０又は接続パターン１１を半導体層３と直接接続させると、半導体層３が酸化されてしまう。また、確実に電圧を印加して、安定した保持容量を得るために、保持容量部において、導電パターン４がドレイン領域３２から延在され、下部電極３ａの上に積層して形成されている。
特開２００２−１２４６７７号公報 Thus, in the conventional low-temperature polysilicon TFT, the low-resistance conductive pattern 4 such as a Mo film is provided on the polycrystalline semiconductor film pattern including the semiconductor layer 3 and the lower electrode 3a. In order to obtain a good contact (electrical connection) between the polysilicon which is the semiconductor layer 3 and the ITO which is the pixel electrode 10, the conductive pattern 4 is formed on the upper surface of the semiconductor layer 3 excluding the channel region 33 in the TFT portion. Has been. If the pixel electrode 10 or the connection pattern 11 is directly connected to the semiconductor layer 3 without passing through the conductive pattern 4, the semiconductor layer 3 is oxidized. In order to obtain a stable storage capacitor by applying a voltage with certainty, the conductive pattern 4 extends from the drain region 32 and is stacked on the lower electrode 3a in the storage capacitor section.
Japanese Patent Application Laid-Open No. 2002-124677

しかしながら、上記従来の低温ポリシリコンＴＦＴにおいて、導電パターン４は、ソース領域３１、ドレイン領域３２、及び下部電極３ａと重複するように、略同じ外寸法で形成されている。すなわち、ＴＦＴ部では、例えば図７の領域Ａのように、ソース領域３１及びドレイン領域３２のチャネル領域３３との境界面と、導電パターン４の端部と、ゲート電極６の端部とが、略同じ位置に揃うように配置される。また、保持容量部では、例えば図７の領域Ｂのように、共通配線電極６ａの端部と、導電パターン４の端部と、下部電極３ａの端部とが、略同じ位置に揃うように配置される。 However, in the conventional low-temperature polysilicon TFT, the conductive pattern 4 is formed with substantially the same outer dimensions so as to overlap the source region 31, the drain region 32, and the lower electrode 3a. That is, in the TFT portion, for example, as in region A in FIG. 7, the boundary surface between the source region 31 and the drain region 32 with the channel region 33, the end portion of the conductive pattern 4, and the end portion of the gate electrode 6 are It arrange | positions so that it may align in the substantially same position. Further, in the storage capacitor portion, for example, as in region B of FIG. 7, the end portion of the common wiring electrode 6a, the end portion of the conductive pattern 4, and the end portion of the lower electrode 3a are aligned at substantially the same position. Be placed.

そのため、領域Ａ、Ｂのような箇所では、電界が集中してゲート絶縁膜５が破壊され易くなり、ゲート絶縁膜５の耐圧が低下するという問題がある。 For this reason, at locations such as regions A and B, there is a problem that the electric field concentrates and the gate insulating film 5 is easily broken, and the breakdown voltage of the gate insulating film 5 is reduced.

本発明は、上記のような問題点を解決するためになされたものであり、信頼性の高い薄膜トランジスタアレイ基板、その製造方法、及び表示装置を提供することを目的とする。 The present invention has been made to solve the above-described problems, and an object thereof is to provide a highly reliable thin film transistor array substrate, a manufacturing method thereof, and a display device.

本発明にかかる薄膜トランジスタアレイ基板は、基板上に形成され、ソース領域、ドレイン領域、及びチャネル領域を有する島状の半導体層と、前記ソース領域及び前記ドレイン領域上に形成された導電パターンと、前記半導体層及び前記導電パターンを覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域の対面に配置されるゲート電極と、前記ゲート電極を覆う層間絶縁膜と、前記層間絶縁膜上に形成された配線と、前記配線を覆う保護膜と、前記保護膜、前記層間絶縁膜、及び前記ゲート絶縁膜を貫通するコンタクトホールを介して、前記ドレイン領域上の前記導電パターンに接続する画素電極と、前記画素電極と同じ層によって形成され、前記保護膜、前記層間絶縁膜、及び前記ゲート絶縁膜に設けられたコンタクトホールを介して、前記配線と、前記ソース領域上の前記導電パターンとに接続する接続パターンと、を備え、前記半導体層のパターン端部に隣接する前記導電パターンの端部が、前記半導体層のパターン端部から内側に、第１の距離以上ずれて配置されているものである。 A thin film transistor array substrate according to the present invention is formed on the substrate, and has an island-like semiconductor layer having a source region, a drain region, and a channel region, a conductive pattern formed on the source region and the drain region, Formed on the interlayer insulating film, a gate insulating film covering the semiconductor layer and the conductive pattern, a gate electrode disposed on the opposite side of the channel region via the gate insulating film, an interlayer insulating film covering the gate electrode A pixel electrode connected to the conductive pattern on the drain region through a contact hole penetrating the protective film, the interlayer insulating film, and the gate insulating film, and a protective film covering the wiring; A contact layer formed on the same layer as the pixel electrode and provided on the protective film, the interlayer insulating film, and the gate insulating film. A wiring pattern and a connection pattern connected to the conductive pattern on the source region, and an end portion of the conductive pattern adjacent to a pattern end portion of the semiconductor layer is connected to the semiconductor layer. The pattern is disposed inward from the pattern end by a distance greater than or equal to the first distance.

本発明によれば、信頼性の高い薄膜トランジスタアレイ基板、その製造方法、及び表示装置を提供することができる。 According to the present invention, a highly reliable thin film transistor array substrate, a manufacturing method thereof, and a display device can be provided.

始めに、図１を用いて、本発明に係るＴＦＴアレイ基板が適用される表示装置について説明する。図１は、表示装置に用いられるＴＦＴアレイ基板の構成を示す正面図である。本発明に係る表示装置は、液晶表示装置を例として説明するが、あくまでも例示的なものであり、有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）等を用いることも可能である。 First, a display device to which the TFT array substrate according to the present invention is applied will be described with reference to FIG. FIG. 1 is a front view showing a configuration of a TFT array substrate used in a display device. The display device according to the present invention will be described by taking a liquid crystal display device as an example. However, the display device is merely an example, and a flat display device (flat panel display) such as an organic EL display device can also be used.

本発明に係る液晶表示装置は、基板１を有している。基板１は、例えば、ＴＦＴアレイ基板等のアレイ基板である。基板１には、表示領域４１と表示領域４１を囲むように設けられた額縁領域４２とが設けられている。この表示領域４１には、複数のゲート配線（走査信号線）４３と複数のソース配線（表示信号線）４４とが形成されている。複数のゲート配線４３は平行に設けられている。同様に、複数のソース配線４４は平行に設けられている。ゲート配線４３とソース配線４４とは、互いに交差するように形成されている。ゲート配線４３とソース配線４４とは直交している。隣接するゲート配線４３とソース配線４４とで囲まれた領域が画素４７となる。従って、基板１では、画素４７がマトリクス状に配列される。また、隣接するゲート配線４３間には、共通配線４３ａが形成されている。共通配線４３ａとゲート配線４３とは平行に配置される。 The liquid crystal display device according to the present invention has a substrate 1. The substrate 1 is, for example, an array substrate such as a TFT array substrate. The substrate 1 is provided with a display area 41 and a frame area 42 provided so as to surround the display area 41. In the display area 41, a plurality of gate lines (scanning signal lines) 43 and a plurality of source lines (display signal lines) 44 are formed. The plurality of gate wirings 43 are provided in parallel. Similarly, the plurality of source lines 44 are provided in parallel. The gate wiring 43 and the source wiring 44 are formed so as to cross each other. The gate wiring 43 and the source wiring 44 are orthogonal to each other. A region surrounded by the adjacent gate wiring 43 and source wiring 44 is a pixel 47. Therefore, on the substrate 1, the pixels 47 are arranged in a matrix. A common wiring 43 a is formed between adjacent gate wirings 43. The common wiring 43a and the gate wiring 43 are arranged in parallel.

基板１の額縁領域４２には、ゲート信号駆動回路４５とソース信号駆動回路４６とが設けられている。ゲート配線４３は、表示領域４１から額縁領域４２まで延設され、基板１の端部で、ゲート信号駆動回路４５に接続される。ソース配線４４も同様に、表示領域４１から額縁領域４２まで延設され、基板１の端部で、ソース信号駆動回路４６と接続される。ゲート信号駆動回路４５の近傍には、外部配線４８が接続されている。また、ソース信号駆動回路４６の近傍には、外部配線４９が接続されている。外部配線４８、４９は、例えば、ＦＰＣ（Flexible Printed Circuit）等の配線基板である。 A gate signal driving circuit 45 and a source signal driving circuit 46 are provided in the frame region 42 of the substrate 1. The gate line 43 extends from the display area 41 to the frame area 42 and is connected to the gate signal drive circuit 45 at the end of the substrate 1. Similarly, the source line 44 extends from the display area 41 to the frame area 42 and is connected to the source signal drive circuit 46 at the end of the substrate 1. An external wiring 48 is connected in the vicinity of the gate signal driving circuit 45. Further, an external wiring 49 is connected in the vicinity of the source signal driving circuit 46. The external wirings 48 and 49 are wiring boards such as FPC (Flexible Printed Circuit).

外部配線４８、４９を介してゲート信号駆動回路４５、及びソース信号駆動回路４６に外部からの各種信号が供給される。ゲート信号駆動回路４５は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線４３に供給する。このゲート信号によって、ゲート配線４３が順次選択されていく。ソース信号駆動回路４６は外部からの制御信号や、表示データに基づいて表示信号をソース配線４４に供給する。これにより、表示データに応じた表示電圧を各画素４７に供給することができる。 Various external signals are supplied to the gate signal drive circuit 45 and the source signal drive circuit 46 through the external wirings 48 and 49. The gate signal driving circuit 45 supplies a gate signal (scanning signal) to the gate wiring 43 based on an external control signal. The gate wiring 43 is sequentially selected by this gate signal. The source signal drive circuit 46 supplies a display signal to the source line 44 based on an external control signal or display data. As a result, a display voltage corresponding to the display data can be supplied to each pixel 47.

画素４７内には、少なくとも１つのＴＦＴ５０と保持容量５１とが形成されている。ＴＦＴ５０はソース配線４４とゲート配線４３の交差点近傍に配置される。例えば、このＴＦＴ５０が画素電極に表示電圧を供給する。即ち、ゲート配線４３からのゲート信号によって、スイッチング素子であるＴＦＴ５０がオンする。これにより、ソース配線４４から、ＴＦＴ５０のドレイン電極に接続された画素電極に表示電圧が印加される。画素電極と対向電極との間には、表示電圧に応じた電界が生じる。なお、基板１の表面には、配向膜（図示せず）が形成されている。ＴＦＴ５０には保持容量５１が直列に接続されている。ソース配線４４から表示電圧が印加されると、保持容量５１には表示電圧に応じた電荷が蓄積される。 In the pixel 47, at least one TFT 50 and a storage capacitor 51 are formed. The TFT 50 is disposed near the intersection of the source wiring 44 and the gate wiring 43. For example, the TFT 50 supplies a display voltage to the pixel electrode. That is, the TFT 50 which is a switching element is turned on by a gate signal from the gate wiring 43. Thereby, a display voltage is applied from the source line 44 to the pixel electrode connected to the drain electrode of the TFT 50. An electric field corresponding to the display voltage is generated between the pixel electrode and the counter electrode. An alignment film (not shown) is formed on the surface of the substrate 1. A storage capacitor 51 is connected to the TFT 50 in series. When a display voltage is applied from the source line 44, charges corresponding to the display voltage are accumulated in the storage capacitor 51.

更に、基板１には、対向基板が対向して配置されている。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、対向電極は、基板１側に配置される場合もある。基板１と対向基板との間には液晶層が狭持される。即ち、基板１と対向基板との間には液晶が導入されている。更に、基板１と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。 Furthermore, a counter substrate is disposed opposite to the substrate 1. The counter substrate is, for example, a color filter substrate, and is disposed on the viewing side. On the counter substrate, a color filter, a black matrix (BM), a counter electrode, an alignment film, and the like are formed. The counter electrode may be disposed on the substrate 1 side. A liquid crystal layer is sandwiched between the substrate 1 and the counter substrate. That is, liquid crystal is introduced between the substrate 1 and the counter substrate. Furthermore, a polarizing plate, a phase difference plate, and the like are provided on the outer surfaces of the substrate 1 and the counter substrate. A backlight unit or the like is disposed on the non-viewing side of the liquid crystal display panel.

画素電極と対向電極との間の電界によって、液晶が駆動される。即ち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。即ち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光は、アレイ基板側の偏光板によって直線偏光になる。この直線偏光が液晶層を通過することによって、偏光状態が変化する。 The liquid crystal is driven by the electric field between the pixel electrode and the counter electrode. That is, the alignment direction of the liquid crystal between the substrates changes. As a result, the polarization state of the light passing through the liquid crystal layer changes. That is, the polarization state of light that has been linearly polarized after passing through the polarizing plate is changed by the liquid crystal layer. Specifically, light from the backlight unit becomes linearly polarized light by the polarizing plate on the array substrate side. As the linearly polarized light passes through the liquid crystal layer, the polarization state changes.

偏光状態によって、対向基板側の偏光板を通過する光量は変化する。即ち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。即ち、画素ごとに表示電圧を変えることによって、所望の画像を表示することができる。 The amount of light passing through the polarizing plate on the counter substrate side varies depending on the polarization state. That is, the amount of light that passes through the polarizing plate on the viewing side among the transmitted light that passes through the liquid crystal display panel from the backlight unit changes. The alignment direction of the liquid crystal changes depending on the applied display voltage. Therefore, the amount of light passing through the viewing-side polarizing plate can be changed by controlling the display voltage. That is, a desired image can be displayed by changing the display voltage for each pixel.

次に、本実施の形態に係るＴＦＴの構成について、図２を用いて詳細に説明する。図２（ａ）は、本実施の形態のＴＦＴアレイ基板の画素構成を示す平面図である。図２（ｂ）は、図２（ａ）におけるＡ−Ａ断面図である。図２（ｂ）では、左側にＴＦＴ５０を示し、右側に保持容量５１を示している。 Next, the structure of the TFT according to this embodiment will be described in detail with reference to FIG. FIG. 2A is a plan view showing a pixel configuration of the TFT array substrate of the present embodiment. FIG.2 (b) is AA sectional drawing in Fig.2 (a). In FIG. 2B, the TFT 50 is shown on the left side, and the storage capacitor 51 is shown on the right side.

図２において、まず、ガラス等の透明な絶縁基板からなる基板１の上に下地膜２が設けられている。下地膜２として、透過性絶縁膜である下地窒化膜２１と下地酸化膜２２とが積層される。下地窒化膜２１は、例えば、膜厚４０〜６０ｎｍのＳｉＮ膜である。下地酸化膜２２は、膜厚１８０〜２２０ｎｍのＳｉＯ_２膜によって形成されている。これら下地膜２は、主に基板１からのＮａ等の可動イオンが基板１上に形成される各素子へ拡散するのを防止するものであり、前述の構成、膜厚に限定されない。 In FIG. 2, first, a base film 2 is provided on a substrate 1 made of a transparent insulating substrate such as glass. As the base film 2, a base nitride film 21 and a base oxide film 22 which are transmissive insulating films are laminated. The base nitride film 21 is, for example, a SiN film having a film thickness of 40 to 60 nm. The base oxide film 22 is formed of a SiO ₂ film having a thickness of 180 to 220 nm. These base films 2 mainly prevent mobile ions such as Na from the substrate 1 from diffusing into each element formed on the substrate 1, and are not limited to the above-described configuration and film thickness.

下地膜２の上には、島状の半導体層３が設けられている。半導体層３は、ソース領域３１、ドレイン領域３２、及びチャネル領域３３を含み、ポリシリコン（多結晶シリコン）膜により形成される。ソース領域３１及びドレイン領域３２には不純物が導入されており、不純物の導入されていないチャネル領域３３がソース領域３１とドレイン領域３２との間に配置されている。また、図２では、下部電極３ａが半導体層３のドレイン領域３２から延在して形成されている。なお、半導体層３の側壁面は、なだらかなテーパー形状となっている。 On the base film 2, an island-shaped semiconductor layer 3 is provided. The semiconductor layer 3 includes a source region 31, a drain region 32, and a channel region 33, and is formed of a polysilicon (polycrystalline silicon) film. An impurity is introduced into the source region 31 and the drain region 32, and a channel region 33 into which no impurity is introduced is disposed between the source region 31 and the drain region 32. In FIG. 2, the lower electrode 3 a is formed extending from the drain region 32 of the semiconductor layer 3. Note that the side wall surface of the semiconductor layer 3 has a gentle taper shape.

半導体層３のソース領域３１及びドレイン領域３２上には、導電パターン４が設けられている。また、導電パターン４は、ドレイン領域３２から保持容量５１の下部電極３ａの上まで延在されている。本実施の形態では、導電パターン４の形成される位置に特徴を有しており、詳細については後述する。 A conductive pattern 4 is provided on the source region 31 and the drain region 32 of the semiconductor layer 3. Further, the conductive pattern 4 extends from the drain region 32 to above the lower electrode 3 a of the storage capacitor 51. This embodiment has a feature in the position where the conductive pattern 4 is formed, and details will be described later.

導電パターン４は、膜厚２５ｎｍ以下で低抵抗のＣｒ、Ｍｏ、Ｗ、Ｔａやこれらを主成分とする合金膜であり、ここでは約２０ｎｍのＭｏ膜が形成される。半導体層３と後述する画素電極１０とを、導電パターン４を介して電気的に接続することによって、半導体層３が酸化することなく、良好な電気的接続を得ることができる。また、このような低抵抗な導電パターン４が下部電極３ａの少なくとも一部に積層されることにより、下部電極３ａに所望の電圧を確実に印加することが可能となり、安定した保持容量を得ることができる。 The conductive pattern 4 is Cr, Mo, W, Ta having a film thickness of 25 nm or less and an alloy film containing these as a main component, and here, a Mo film having a thickness of about 20 nm is formed. By electrically connecting the semiconductor layer 3 and a pixel electrode 10 to be described later via the conductive pattern 4, a good electrical connection can be obtained without the semiconductor layer 3 being oxidized. Further, by laminating such a low-resistance conductive pattern 4 on at least a part of the lower electrode 3a, it is possible to reliably apply a desired voltage to the lower electrode 3a and obtain a stable storage capacity. Can do.

導電パターン４、半導体層３、及び下部電極３ａを覆うようにゲート絶縁膜５が設けられている。ゲート絶縁膜５は、例えば膜厚１００ｎｍのＳｉＯ_２膜により形成されている。そして、ゲート絶縁膜５を介してチャネル領域３３の対面にゲート電極６が設けられている。ゲート絶縁膜５上に形成されたゲート配線４３からゲート電極６が延在している。また、ゲート絶縁膜５を介して下部電極３ａの対面には、共通配線電極６ａが設けられている。共通配線４３ａの下部電極３ａと重複する領域が、共通配線電極６ａとなる。本実施の形態では、ゲート電極６及び共通配線電極６ａの形成される位置に特徴を有しており、詳細については後述する。 A gate insulating film 5 is provided so as to cover the conductive pattern 4, the semiconductor layer 3, and the lower electrode 3a. The gate insulating film 5 is formed of, for example, a 100 nm thick SiO ₂ film. A gate electrode 6 is provided on the opposite side of the channel region 33 with the gate insulating film 5 interposed therebetween. A gate electrode 6 extends from a gate wiring 43 formed on the gate insulating film 5. A common wiring electrode 6a is provided on the opposite side of the lower electrode 3a with the gate insulating film 5 interposed therebetween. A region overlapping the lower electrode 3a of the common wiring 43a becomes the common wiring electrode 6a. This embodiment is characterized by the position where the gate electrode 6 and the common wiring electrode 6a are formed, and details will be described later.

共通配線電極６ａはゲート電極６と同じ金属膜（同じ層）により形成される。ゲート電極６及び共通配線電極６ａには、膜厚２００〜４００ｎｍのＣｒ、Ｍｏ、Ｗ、Ｔａやこれらを主成分とする合金膜により形成され、ここではＭｏ膜が用いられている。共通配線４３ａとゲート配線４３とは平行に配置される。すなわち、隣接するゲート配線４３の間に共通配線電極６ａが形成されている。ゲート絶縁膜５を介して対向配置された下部電極３ａと共通配線電極６ａにより、保持容量５１が構成されている。 The common wiring electrode 6 a is formed of the same metal film (same layer) as the gate electrode 6. The gate electrode 6 and the common wiring electrode 6a are formed of Cr, Mo, W, Ta having a film thickness of 200 to 400 nm or an alloy film containing these as main components, and here, a Mo film is used. The common wiring 43a and the gate wiring 43 are arranged in parallel. That is, the common wiring electrode 6 a is formed between the adjacent gate wirings 43. A storage capacitor 51 is constituted by the lower electrode 3a and the common wiring electrode 6a arranged to face each other with the gate insulating film 5 interposed therebetween.

ゲート電極６及び共通配線電極６ａを覆うように層間絶縁膜７が設けられている。層間絶縁膜７は、例えば膜厚５００〜１０００ｎｍのＳｉＯ_２膜により形成される。層間絶縁膜７の上には、ソース配線４４が設けられている。ソース配線４４は、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｌやこれらを主成分とする合金膜により形成される。ここでは、ソース配線４４として、膜厚２００〜４００ｎｍのＡｌ膜の上に膜厚１００〜２００ｎｍのＭｏ膜が積層された積層膜が形成されている。 An interlayer insulating film 7 is provided so as to cover the gate electrode 6 and the common wiring electrode 6a. The interlayer insulating film 7 is formed of, for example, a SiO ₂ film having a thickness of 500 to 1000 nm. A source wiring 44 is provided on the interlayer insulating film 7. The source wiring 44 is formed of Cr, Mo, W, Ta, Al or an alloy film containing these as main components. Here, as the source wiring 44, a laminated film in which a Mo film having a thickness of 100 to 200 nm is laminated on an Al film having a thickness of 200 to 400 nm is formed.

さらに、保護膜８がソース配線４４を覆うように設けられている。保護膜８は、例えば膜厚２００〜３００ｎｍのＳｉＮ膜により形成される。ソース領域３１及びドレイン領域３２上に設けられた導電パターン４上には、保護膜８、層間絶縁膜７、及びゲート絶縁膜５を貫通するコンタクトホール９が設けられている。また、保護膜８を貫通するコンタクトホール９がソース配線４４上に設けられている。 Further, the protective film 8 is provided so as to cover the source wiring 44. The protective film 8 is formed of a SiN film having a thickness of 200 to 300 nm, for example. On the conductive pattern 4 provided on the source region 31 and the drain region 32, a contact hole 9 that penetrates the protective film 8, the interlayer insulating film 7, and the gate insulating film 5 is provided. A contact hole 9 that penetrates the protective film 8 is provided on the source wiring 44.

保護膜８の上には、画素電極１０が画素毎に形成されている。画素電極１０は、ＩＴＯ、ＩＺＯ等の透明性を有する導電膜により形成される。画素電極１０は、コンタクトホール９及び導電パターン４を介して、ドレイン領域３２と電気的に接続されている。なお、画素電極１０は、保持容量５１の設けられた領域上にも延在されて形成される。画素電極１０と分離して形成された島状の接続パターン１１が、コンタクトホール９を介して、ソース配線４４と電気的に接続されている。また、接続パターン１１は、コンタクトホール９及び導電パターン４を介して、ソース領域３１と電気的に接続される。従って、接続パターン１１によって、ソース配線４４とソース領域３１とが電気的に接続する。 On the protective film 8, a pixel electrode 10 is formed for each pixel. The pixel electrode 10 is formed of a transparent conductive film such as ITO or IZO. The pixel electrode 10 is electrically connected to the drain region 32 through the contact hole 9 and the conductive pattern 4. Note that the pixel electrode 10 is also formed to extend over a region where the storage capacitor 51 is provided. The island-shaped connection pattern 11 formed separately from the pixel electrode 10 is electrically connected to the source wiring 44 through the contact hole 9. Further, the connection pattern 11 is electrically connected to the source region 31 through the contact hole 9 and the conductive pattern 4. Therefore, the source wiring 44 and the source region 31 are electrically connected by the connection pattern 11.

ここで、導電パターン４、ゲート電極６、及び共通配線電極６ａの形成される位置について、適宜、図３を参照して詳細に説明する。図３は、図２（ａ）におけるＴＦＴ５０及び保持容量５１の部分を拡大した上面模式図である。 Here, the positions where the conductive pattern 4, the gate electrode 6, and the common wiring electrode 6a are formed will be described in detail with reference to FIG. FIG. 3 is a schematic top view of the TFT 50 and the storage capacitor 51 in FIG.

導電パターン４は、半導体層３のソース領域３１上と、ドレイン領域３２から保持容量５１の下部電極３ａにかけた領域上とに設けられている。これらの領域上において、導電パターン４は、下部電極３ａ及び半導体層３を含む島状の多結晶半導体膜パターンよりも小さい寸法で形成される。具体的には、図３に示す上面図において、下部電極３ａ及び半導体層３を含む島状の多結晶半導体膜パターン端部より距離ｔ２（ｎｍ）内側に導電パターン４の端部が配置されるように形成されている。ここで、ｔ２を第１の距離と示すこととする。導電パターン４は、島状の多結晶半導体膜パターンからはみ出すことなく、内包される。 The conductive pattern 4 is provided on the source region 31 of the semiconductor layer 3 and on the region extending from the drain region 32 to the lower electrode 3 a of the storage capacitor 51. On these regions, the conductive pattern 4 is formed with a smaller size than the island-shaped polycrystalline semiconductor film pattern including the lower electrode 3 a and the semiconductor layer 3. Specifically, in the top view shown in FIG. 3, the end portion of the conductive pattern 4 is arranged at a distance t2 (nm) inside the end portion of the island-shaped polycrystalline semiconductor film pattern including the lower electrode 3a and the semiconductor layer 3. It is formed as follows. Here, t2 is represented as the first distance. The conductive pattern 4 is included without protruding from the island-shaped polycrystalline semiconductor film pattern.

このとき、第１の距離ｔ２は、ゲート絶縁膜５の膜厚をｔ１（ｎｍ）とすると、ｔ２≧１０×ｔ１となるように決定される。すなわち、第１の距離ｔ２は、ゲート絶縁膜５の膜厚の１０倍以上となる距離となる。なお、多結晶半導体膜パターンの端部とは、図２（ｂ）に示すように、テーパー状の側壁面を含まない多結晶半導体膜パターン上面の外周端を指すこととする。また、導電パターン４は、図３に示す上面図において、その端部がゲート電極６のパターン端部よりｔ３（ｎｍ）離れるように形成されている。以下、ｔ３を第２の距離と示すこととする。 At this time, the first distance t2 is determined so that t2 ≧ 10 × t1 when the film thickness of the gate insulating film 5 is t1 (nm). That is, the first distance t2 is a distance that is 10 times or more the film thickness of the gate insulating film 5. As shown in FIG. 2B, the end portion of the polycrystalline semiconductor film pattern refers to the outer peripheral edge of the upper surface of the polycrystalline semiconductor film pattern that does not include a tapered side wall surface. Further, the conductive pattern 4 is formed so that the end thereof is separated from the pattern end of the gate electrode 6 by t3 (nm) in the top view shown in FIG. Hereinafter, t3 is referred to as a second distance.

すなわち、ゲート電極６は、図３に示す上面図において、導電パターン４と第２の距離ｔ３（ｎｍ）離間して設けられており、重複しない。共通配線電極６ａは、図３に示す上面図において、そのパターン端部が導電パターン４の端部より第２の距離ｔ３（ｎｍ）内側に配置されるように形成されている。共通配線電極６ａと導電パターン４とは重複して設けられるが、導電パターン４の端部が共通配線電極６ａから第２の距離ｔ３（ｎｍ）はみ出している。ここで、ｔ３＞ｔ２となるように決定される。 That is, the gate electrode 6 is provided apart from the conductive pattern 4 and the second distance t3 (nm) in the top view shown in FIG. The common wiring electrode 6a is formed so that the end of the pattern is disposed on the inner side of the end of the conductive pattern 4 by the second distance t3 (nm) in the top view shown in FIG. Although the common wiring electrode 6a and the conductive pattern 4 are provided to overlap, the end of the conductive pattern 4 protrudes from the common wiring electrode 6a by the second distance t3 (nm). Here, t3> t2 is determined.

これら下部電極３ａ及び半導体層３を含む島状の多結晶半導体膜パターン、導電パターン４、ゲート電極６、及び共通配線電極６ａは、そのパターン端部、とりわけその角部において電界集中が生じやすい。従って、本実施の形態では、上記のような位置関係に配置することにより、電界が分散され、電界集中が起こりにくくなる。 The island-shaped polycrystalline semiconductor film pattern including the lower electrode 3a and the semiconductor layer 3, the conductive pattern 4, the gate electrode 6, and the common wiring electrode 6a are likely to have electric field concentration at the pattern ends, particularly at the corners. Therefore, in the present embodiment, the electric field is dispersed and the electric field concentration is less likely to occur by arranging in the above positional relationship.

すなわち、図２（ｂ）に示す領域Ａでは、導電パターン４の端部が、ゲート電極６のパターン端部から第２の距離ｔ３以上離れる方向にずれて配置されるので、電界が分散され、ゲート絶縁膜５が破壊され難くなる。また、領域Ｂでは、導電パターン４の端部が、下部電極３ａのパターン端部から第１の距離ｔ２以上内側に、且つ共通配線電極６ａのパターン端部から第２の距離ｔ３以上外側にずれるように配置される。その結果、領域Ｂでは電界が分散され、ゲート絶縁膜５が破壊され難くなる。さらに、領域Ａ、Ｂ以外の領域において、導電パターン４の端部が、半導体層３及び下部電極３ａを含む多結晶半導体膜パターンの端部から第１の距離ｔ２以上内側にずれるように配置される。そのため、多結晶半導体膜パターン及び導電パターン４からなる側壁面が階段状となる。従って、これらパターン上に形成されるゲート絶縁膜５等の被覆形状が向上し、ゲート電極６、共通配線電極６ａ等の配線の断線が発生し難くなる。 That is, in the region A shown in FIG. 2B, the end portion of the conductive pattern 4 is shifted from the pattern end portion of the gate electrode 6 in the direction away from the second distance t3, so that the electric field is dispersed. The gate insulating film 5 is not easily destroyed. In the region B, the end of the conductive pattern 4 is shifted inward from the pattern end of the lower electrode 3a by a first distance t2 and outward from the pattern end of the common wiring electrode 6a by a second distance t3. Are arranged as follows. As a result, the electric field is dispersed in the region B, and the gate insulating film 5 is not easily destroyed. Further, in the regions other than the regions A and B, the end portions of the conductive pattern 4 are arranged so as to be shifted inward by the first distance t2 or more from the end portions of the polycrystalline semiconductor film pattern including the semiconductor layer 3 and the lower electrode 3a. The Therefore, the side wall surface composed of the polycrystalline semiconductor film pattern and the conductive pattern 4 is stepped. Therefore, the covering shape of the gate insulating film 5 and the like formed on these patterns is improved, and the disconnection of the wiring such as the gate electrode 6 and the common wiring electrode 6a is difficult to occur.

例えば、ゲート絶縁膜５の膜厚ｔ１＝１００ｎｍのとき、第１の距離ｔ２＝１０００ｎｍ、第２の距離ｔ３＝１５００ｎｍとなるように各パターンが配置されている。図４は、従来及び本実施の形態のＴＦＴのゲート耐圧を示すグラフである。図４に明らかなように、本実施の形態に係るＴＦＴの絶縁耐圧は７ＭＶ／ｃｍと、従来のＴＦＴにおける６ＭＶ／ｃｍより向上している。すなわち、本実施の形態では、電界が分散され、電界集中が起こりにくくなることにより、図４に示すようにゲート耐圧が向上し、初期故障が大幅に低減される。絶縁耐圧向上による十分な効果を得るためには、このように、第１の距離ｔ２をゲート絶縁膜５の膜厚ｔ１の少なくとも１０倍以上とする必要がある。 For example, when the film thickness of the gate insulating film 5 is t1 = 100 nm, the respective patterns are arranged so that the first distance t2 = 1000 nm and the second distance t3 = 1500 nm. FIG. 4 is a graph showing the gate breakdown voltage of the TFTs of the conventional and the present embodiment. As is apparent from FIG. 4, the withstand voltage of the TFT according to this embodiment is 7 MV / cm, which is improved from 6 MV / cm in the conventional TFT. That is, in this embodiment, the electric field is dispersed and electric field concentration is less likely to occur, so that the gate breakdown voltage is improved and the initial failure is greatly reduced as shown in FIG. In order to obtain a sufficient effect by improving the withstand voltage, the first distance t2 needs to be at least 10 times the film thickness t1 of the gate insulating film 5 as described above.

次に、本実施の形態におけるＴＦＴアレイ基板の製造方法について、図５及び図６を用いて説明する。図５及び図６は、本実施の形態におけるＴＦＴアレイ基板の製造工程を示した断面図である。まず初めに、石英基板やガラス基板等の透明な絶縁基板からなる基板１の上に、下地膜２を形成する。ここでは、下地膜２として、下地窒化膜２１と下地酸化膜２２との積層膜を形成する。下地窒化膜２１には、例えば膜厚４０〜６０ｎｍのＳｉＮ膜を、ＣＶＤ法などにより基板１全面に成膜する。さらに、下地酸化膜２２には、膜厚１８０〜２２０ｎｍのＳｉＯ_２膜をＣＶＤ法などにより基板１全面に成膜する。 Next, a manufacturing method of the TFT array substrate in the present embodiment will be described with reference to FIGS. 5 and 6 are cross-sectional views showing the manufacturing process of the TFT array substrate in the present embodiment. First, a base film 2 is formed on a substrate 1 made of a transparent insulating substrate such as a quartz substrate or a glass substrate. Here, a laminated film of a base nitride film 21 and a base oxide film 22 is formed as the base film 2. As the base nitride film 21, for example, a SiN film having a film thickness of 40 to 60 nm is formed on the entire surface of the substrate 1 by a CVD method or the like. Further, a SiO ₂ film having a film thickness of 180 to 220 nm is formed on the entire surface of the substrate 1 by the CVD method or the like as the base oxide film 22.

続いて、下地膜２上に、非晶質半導体膜３５を形成する。非晶質半導体膜３５として、膜厚アモルファスシリコン膜をＣＶＤ法により基板１全面に成膜する。非晶質半導体膜３５は、３０〜１００ｎｍ、好ましくは６０〜８０ｎｍの膜厚となるよう成膜する。なお、これらの下地膜２と非晶質半導体膜３５とは、同一装置あるいは同一チャンバ内にて連続的に成膜されることが好ましい。連続成膜によって、大気雰囲気中に存在するボロン等の汚染物質が、これら下地膜２及び非晶質半導体膜３５の界面に取り込まれることを防止する。これにより、図５（ａ）に示す構成となる。 Subsequently, an amorphous semiconductor film 35 is formed on the base film 2. As the amorphous semiconductor film 35, an amorphous silicon film is formed on the entire surface of the substrate 1 by the CVD method. The amorphous semiconductor film 35 is formed to a thickness of 30 to 100 nm, preferably 60 to 80 nm. It is preferable that the base film 2 and the amorphous semiconductor film 35 are continuously formed in the same apparatus or the same chamber. The continuous film formation prevents contaminants such as boron existing in the air atmosphere from being taken into the interface between the base film 2 and the amorphous semiconductor film 35. As a result, the configuration shown in FIG.

なお、ＣＶＤ法によって非晶質半導体膜３５の膜中に多量に含有された水素を低減するため、非晶質半導体膜３５の成膜後に、高温中でアニールを行うことが好ましい。ここでは、窒素雰囲気で低真空状態のチャンバ内を４８０℃程度に加熱し、このチャンバ内で非晶質半導体膜３５が成膜された基板１を４５分間アニールする。このような処理を行うことで、後述する非晶質半導体膜３５を結晶化する際の温度上昇による水素の急激な脱離は起こらなくなり、表面荒れが抑制される。 Note that annealing is preferably performed at a high temperature after the formation of the amorphous semiconductor film 35 in order to reduce a large amount of hydrogen contained in the amorphous semiconductor film 35 by a CVD method. Here, the inside of a low-vacuum chamber in a nitrogen atmosphere is heated to about 480 ° C., and the substrate 1 on which the amorphous semiconductor film 35 is formed is annealed in this chamber for 45 minutes. By performing such treatment, rapid desorption of hydrogen due to a temperature rise at the time of crystallizing an amorphous semiconductor film 35 described later does not occur, and surface roughness is suppressed.

非晶質半導体膜３５表面の自然酸化膜をフッ酸などによりエッチング除去した後、非晶質半導体膜３５の上からレーザー光を照射する。これにより、非晶質半導体膜３５が溶融、冷却、固化して、多結晶化し、図５（ｂ）に示す多結晶半導体膜３６が得られる。レーザー光は、所定の光学系を通して線状のビームに変換され、非晶質半導体膜３５に照射される。ＹＡＧレーザーの第２高調波（発振波長：５３２ｎｍ）やエキシマレーザー等を、レーザー光として用いることができる。なお、窒素等のガスを吹きつけながら非晶質半導体膜３５にレーザー光を照射することにより、結晶粒界部分に発生する隆起高さを抑制することができる。ここでは、結晶表面の平均粗さが２ｎｍ以下の多結晶半導体膜３６を形成する。 After the natural oxide film on the surface of the amorphous semiconductor film 35 is removed by etching with hydrofluoric acid or the like, laser light is irradiated from above the amorphous semiconductor film 35. As a result, the amorphous semiconductor film 35 is melted, cooled and solidified to be polycrystallized, and a polycrystalline semiconductor film 36 shown in FIG. 5B is obtained. The laser light is converted into a linear beam through a predetermined optical system, and is irradiated onto the amorphous semiconductor film 35. A second harmonic of a YAG laser (oscillation wavelength: 532 nm), an excimer laser, or the like can be used as the laser light. Note that, by irradiating the amorphous semiconductor film 35 with laser light while blowing a gas such as nitrogen, the height of the protrusion generated at the crystal grain boundary portion can be suppressed. Here, a polycrystalline semiconductor film 36 having an average crystal surface roughness of 2 nm or less is formed.

次に、多結晶半導体膜３６の上に、導電パターン４となる金属性導電膜４０をスパッタ法等により基板１全面に成膜する。金属性導電膜４０として、Ｃｒ、Ｍｏ、Ｗ、Ｔａやこれらを主成分とする合金膜を２５ｎｍ以下の膜厚となるように形成する。膜厚が２５ｎｍを越える場合、導電パターン４は後述する不純物導入のマスクとして機能してしまう。そのため、半導体層３に十分な不純物イオンが到達せず、導電パターン４と半導体層３とのオーミック性コンタクトが得られなくなる。ここでは、金属性導電膜４０として、膜厚２０ｎｍのＭｏ膜を、ＤＣマグネトロンを用いたスパッタリング法により形成する。これにより、図５（ｃ）のように金属性導電膜４０が多結晶半導体膜３６の上に積層される。 Next, a metal conductive film 40 to be the conductive pattern 4 is formed on the entire surface of the substrate 1 on the polycrystalline semiconductor film 36 by sputtering or the like. As the metallic conductive film 40, Cr, Mo, W, Ta, or an alloy film containing these as a main component is formed to a thickness of 25 nm or less. When the film thickness exceeds 25 nm, the conductive pattern 4 functions as an impurity introduction mask described later. For this reason, sufficient impurity ions do not reach the semiconductor layer 3 and an ohmic contact between the conductive pattern 4 and the semiconductor layer 3 cannot be obtained. Here, a Mo film having a thickness of 20 nm is formed as the metallic conductive film 40 by a sputtering method using a DC magnetron. Thereby, the metallic conductive film 40 is laminated on the polycrystalline semiconductor film 36 as shown in FIG.

その後、金属性導電膜４０の上に、感光性樹脂であるレジスト（フォトレジスト）をスピンコート等により塗布する。塗布されたレジストを露光・現像する公知の写真製版法を行い、所望の形状にパターニングされたレジストパターンを形成する。このレジストパターンを介して金属性導電膜４０をエッチングした後、レジストパターンを除去する。例えば、燐酸及び硝酸を混合した薬液を用いたウェットエッチングを行う。これにより、金属性導電膜４０がパターニングされ、図５（ｄ）のように、ソース領域３１、ドレイン領域３２、及び下部電極３ａとなる領域の多結晶半導体膜３６上に導電パターン４が形成される。 Thereafter, a resist (photoresist) that is a photosensitive resin is applied on the metal conductive film 40 by spin coating or the like. A well-known photolithography method for exposing and developing the applied resist is performed to form a resist pattern patterned in a desired shape. After the metal conductive film 40 is etched through this resist pattern, the resist pattern is removed. For example, wet etching using a chemical solution in which phosphoric acid and nitric acid are mixed is performed. As a result, the metallic conductive film 40 is patterned, and the conductive pattern 4 is formed on the polycrystalline semiconductor film 36 in the region to be the source region 31, the drain region 32, and the lower electrode 3a as shown in FIG. The

続いて、公知の写真製版法により、導電パターン４及び多結晶半導体膜３６の上に別のレジストパターンを形成する。このレジストパターンを介して、多結晶半導体膜３６をエッチングした後、レジストパターンを除去する。ここでは、ＣＦ_４とＯ_２の混合ガスを用いたドライエッチングを行う。エッチングガスにＯ_２を混合することで、レジストパターンを後退させながらエッチングすることが可能となり、半導体層３の側壁面がテーパー形状となる。これにより、多結晶半導体膜３６が島状にパターニングされ、図５（ｅ）のように、半導体層３及び下部電極３ａを含む多結晶半導体膜パターンが形成される。なお、金属性導電膜４０は、レジストパターンに覆われているためエッチングされず、多結晶半導体膜パターンの端部が導電パターン４端部より第１の距離ｔ２（ｎｍ）外側に配置される。 Subsequently, another resist pattern is formed on the conductive pattern 4 and the polycrystalline semiconductor film 36 by a known photolithography method. After the polycrystalline semiconductor film 36 is etched through this resist pattern, the resist pattern is removed. Here, dry etching using a mixed gas of CF ₄ and O ₂ is performed. By mixing O ₂ with the etching gas, etching can be performed while the resist pattern is retracted, and the side wall surface of the semiconductor layer 3 is tapered. Thereby, the polycrystalline semiconductor film 36 is patterned in an island shape, and a polycrystalline semiconductor film pattern including the semiconductor layer 3 and the lower electrode 3a is formed as shown in FIG. The metallic conductive film 40 is not etched because it is covered with the resist pattern, and the end of the polycrystalline semiconductor film pattern is disposed outside the first distance t2 (nm) from the end of the conductive pattern 4.

そして、図５（ｅ）のＴＦＴアレイ基板に表面処理を行った後、ゲート絶縁膜５を形成する。ゲート絶縁膜５として、膜厚１００ｎｍのＳｉＯ_２膜を、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を含むプラズマＣＶＤ等の方法により基板１全面に成膜する。これにより、図６（ｆ）のように、導電パターン４、半導体層３、及び下部電極３ａがゲート絶縁膜５に覆われる。 Then, after performing a surface treatment on the TFT array substrate of FIG. 5E, a gate insulating film 5 is formed. As the gate insulating film 5, a SiO ₂ film having a thickness of 100 nm is formed on the entire surface of the substrate 1 by a method such as plasma CVD including TEOS (Tetra Ethyl Ortho Silicate). As a result, the conductive pattern 4, the semiconductor layer 3, and the lower electrode 3a are covered with the gate insulating film 5, as shown in FIG.

さらに、スパッタ法等を用いて、ゲート電極６となる導電膜をゲート絶縁膜５の上全面に成膜する。ゲート電極６となる導電膜には、Ｃｒ、Ｍｏ、Ｗ、Ｔａやこれらを主成分とする合金膜を用いることができる。ここでは、膜厚２００〜４００ｎｍのＭｏ膜を、ＤＣマグネトロンを用いたスパッタリング法により基板１全面に成膜する。公知の写真製版、エッチング、レジスト除去の工程を経て、ゲート電極６となる導電膜をパターニングする。エッチングは、例えば、燐酸と硝酸を混合した薬液を用いてウェットエッチングを行う。これにより、図６（ｇ）に示すように、そのパターン端部が導電パターン４端部から第２の距離ｔ３（ｎｍ）ずれたゲート電極６及び共通配線電極６ａが形成される。また、ゲート配線４３及び共通配線４３ａが形成される。 Further, a conductive film to be the gate electrode 6 is formed on the entire surface of the gate insulating film 5 by sputtering or the like. For the conductive film to be the gate electrode 6, Cr, Mo, W, Ta, or an alloy film containing these as main components can be used. Here, a Mo film having a thickness of 200 to 400 nm is formed on the entire surface of the substrate 1 by a sputtering method using a DC magnetron. The conductive film to be the gate electrode 6 is patterned through known photolithography, etching, and resist removal processes. For the etching, for example, wet etching is performed using a chemical solution in which phosphoric acid and nitric acid are mixed. As a result, as shown in FIG. 6G, the gate electrode 6 and the common wiring electrode 6a whose pattern end is shifted from the end of the conductive pattern 4 by the second distance t3 (nm) are formed. Further, the gate wiring 43 and the common wiring 43a are formed.

続いて、ゲート電極６をマスクとして、半導体層３に不純物を導入する。ｎ型ＴＦＴではリン（Ｐ）等の不純物元素、ｐ型ＴＦＴではボロン（Ｂ）等の不純物元素を導入する。ここでの導入方法は、質量分離を行うイオン注入、質量分離を行わないイオンドーピングのいずれの方法を用いてもよい。これにより、ソース領域３１及びドレイン領域３２が自己整合的に形成され、図６（ｇ）に示す構成となる。 Subsequently, impurities are introduced into the semiconductor layer 3 using the gate electrode 6 as a mask. An impurity element such as phosphorus (P) is introduced into the n-type TFT, and an impurity element such as boron (B) is introduced into the p-type TFT. As the introduction method here, either ion implantation for performing mass separation or ion doping without performing mass separation may be used. As a result, the source region 31 and the drain region 32 are formed in a self-aligned manner, resulting in the configuration shown in FIG.

ゲート電極６、共通配線電極６ａ、ゲート配線４３、及び共通配線４３ａを覆うように、層間絶縁膜７を形成する。例えば、膜厚５００〜１００ｎｍのＳｉＯ_２膜をＣＶＤ法などにより基板１全面に成膜する。そして、ソース領域３１及びドレイン領域３２に導入した不純物元素を活性化させるため、４５０℃の窒素雰囲気中で１時間程度アニールする。 An interlayer insulating film 7 is formed so as to cover the gate electrode 6, the common wiring electrode 6a, the gate wiring 43, and the common wiring 43a. For example, a SiO ₂ film having a thickness of 500 to 100 nm is formed on the entire surface of the substrate 1 by a CVD method or the like. Then, in order to activate the impurity element introduced into the source region 31 and the drain region 32, annealing is performed in a nitrogen atmosphere at 450 ° C. for about 1 hour.

層間絶縁膜７上に、ＤＣマグネトロンを用いたスパッタリング法等により、ソース配線４４となる導電膜を基板１全面に成膜する。ソース配線４４となる導電膜として、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｌやこれらを主成分とする合金膜を用いる。例えば、膜厚２００〜４００ｎｍのＡｌ膜の上に、膜厚１００〜２００ｎｍのＭｏ膜を形成した積層膜を用いることができる。そして、公知の写真製版、エッチング、レジスト除去の工程を経て、ソース配線４４となる導電膜をパターニングする。ここでは、ＳＦ_６とＯ_２の混合ガス、又はＣｌ_２とＡｒの混合ガスを用いてドライエッチングする。これにより、ソース配線４４が形成される。 A conductive film to be the source wiring 44 is formed on the entire surface of the substrate 1 on the interlayer insulating film 7 by sputtering using DC magnetron or the like. As the conductive film to be the source wiring 44, Cr, Mo, W, Ta, Al, or an alloy film containing these as a main component is used. For example, a laminated film in which a Mo film with a thickness of 100 to 200 nm is formed on an Al film with a thickness of 200 to 400 nm can be used. Then, the conductive film to be the source wiring 44 is patterned through known photolithography, etching, and resist removal processes. Here, dry etching is performed using a mixed gas of SF ₆ and O ₂ or a mixed gas of Cl ₂ and Ar. Thereby, the source wiring 44 is formed.

ソース配線４４を覆うように、保護膜８を形成する。保護膜８には、例えば、保護膜８として、膜厚２００〜３００ｎｍのＳｉＮ膜をＣＶＤ法等により基板１全面に成膜する。これにより、図６（ｈ）のように、ソース配線４４が保護膜８に覆われる。 A protective film 8 is formed so as to cover the source wiring 44. As the protective film 8, for example, as the protective film 8, a SiN film having a thickness of 200 to 300 nm is formed on the entire surface of the substrate 1 by a CVD method or the like. As a result, the source wiring 44 is covered with the protective film 8 as shown in FIG.

次に、保護膜８、層間絶縁膜７、及びゲート絶縁膜５にコンタクトホール９を形成する。公知の写真製版、エッチング、レジスト除去の工程を経て、ソース配線４４と、ソース領域３１及びドレイン領域３２上の導電パターン４とを露出させる。ここでは、ＣＨＦ_３、Ｏ_２、及びＡｒの混合ガスを用いてドライエッチングする。これにより、保護膜８を貫通し、ソース配線４４に到達するコンタクトホール９と、保護膜、層間絶縁膜７、及びゲート絶縁膜５を貫通し、ソース領域３１及びドレイン領域３２上の導電パターン４に到達するコンタクトホール９が形成される。 Next, contact holes 9 are formed in the protective film 8, the interlayer insulating film 7, and the gate insulating film 5. The source wiring 44 and the conductive pattern 4 on the source region 31 and the drain region 32 are exposed through a known photolithography, etching, and resist removal process. Here, dry etching is performed using a mixed gas of CHF ₃ , O ₂ , and Ar. Thus, the conductive pattern 4 on the source region 31 and the drain region 32 penetrates the contact hole 9 that reaches the source wiring 44 through the protective film 8, the protective film, the interlayer insulating film 7, and the gate insulating film 5. A contact hole 9 reaching to is formed.

その後、保護膜８の上に、ＤＣマグネトロンを用いたスパッタリング法等により、画素電極１０となる導電膜を基板１全面に成膜する。画素電極１０となる導電膜には、ＩＴＯ、ＩＺＯなどの透明導電膜を用いることができる。ここでは、膜厚８０〜１２０ｎｍのＩＴＯを、画素電極１０となる導電膜として成膜する。なお、スパッタリングに、Ａｒ、Ｏ_２、及びＨ_２Ｏの混合ガスを用いることにより、加工性の容易である非晶質性の透明導電膜を形成することができる。 Thereafter, a conductive film to be the pixel electrode 10 is formed on the entire surface of the substrate 1 on the protective film 8 by a sputtering method using a DC magnetron. A transparent conductive film such as ITO or IZO can be used for the conductive film to be the pixel electrode 10. Here, ITO with a thickness of 80 to 120 nm is formed as a conductive film to be the pixel electrode 10. Note that an amorphous transparent conductive film with easy workability can be formed by using a mixed gas of Ar, O ₂ , and H ₂ O for sputtering.

公知の写真製版、エッチング、レジスト除去の工程を経て、画素電極１０となる導電膜をパターニングする。例えば、シュウ酸を主成分とする薬液を用いてウェットエッチングを行う。これにより、図６（ｉ）のように、コンタクトホール９及び導電パターン４を介してドレイン領域３２と電気的に接続する画素電極１０が形成される。同時に、コンタクトホール及び導電パターン４を介してソース領域３１とソース配線４４とを電気的に接続する接続パターン１１が形成される。そして、画素電極１０及び接続パターン１１の非晶質性透明導電膜を結晶化するため、アニールを行う。以上の工程を経て、本実施の形態に係るＴＦＴアレイ基板が完成する。 The conductive film to be the pixel electrode 10 is patterned through known photolithography, etching, and resist removal processes. For example, wet etching is performed using a chemical solution mainly composed of oxalic acid. As a result, the pixel electrode 10 that is electrically connected to the drain region 32 through the contact hole 9 and the conductive pattern 4 is formed as shown in FIG. At the same time, the connection pattern 11 that electrically connects the source region 31 and the source wiring 44 through the contact hole and the conductive pattern 4 is formed. Then, annealing is performed to crystallize the amorphous transparent conductive film of the pixel electrode 10 and the connection pattern 11. Through the above steps, the TFT array substrate according to this embodiment is completed.

以上のように、本実施の形態では、導電パターン４の端部が、半導体層３及び下部電極３ａを含む多結晶半導体膜パターンの端部から第１の距離ｔ２以上内側にずれるように配置される。また、ゲート電極６のパターン端部が、導電パターン４の端部から第２の距離ｔ３以上離れる方向にずれて配置される。さらに、共通配線電極６ａのパターン端部が、導電パターンの端部から第２の距離ｔ３以上内側にずれるように配置される。このような構成により、電界が分散され、電界集中が起こりにくくなる。従って、ゲート耐圧が向上し、初期故障が大幅に低減されるので、信頼性の高い薄膜トランジスタアレイ基板、その製造方法、及び表示装置を得ることができる。 As described above, in the present embodiment, the end portion of the conductive pattern 4 is disposed so as to be shifted inward from the end portion of the polycrystalline semiconductor film pattern including the semiconductor layer 3 and the lower electrode 3a by the first distance t2 or more. The In addition, the pattern end portion of the gate electrode 6 is shifted from the end portion of the conductive pattern 4 in a direction away from the second distance t3. Further, the pattern end portion of the common wiring electrode 6a is disposed so as to be shifted inward from the end portion of the conductive pattern by the second distance t3 or more. With such a configuration, the electric field is dispersed and electric field concentration is less likely to occur. Accordingly, the gate breakdown voltage is improved and the initial failure is greatly reduced, so that a highly reliable thin film transistor array substrate, a manufacturing method thereof, and a display device can be obtained.

なお、本実施の形態では、ＴＦＴアレイ基板を有するアクティブマトリクス型液晶表示装置について説明したが、本発明はこれに限られるものではない。例えば、有機ＥＬや電子ペーパーなどの、液晶以外の表示材料を用いた表示装置であってもよい。 Note that although an active matrix liquid crystal display device having a TFT array substrate has been described in this embodiment mode, the present invention is not limited to this. For example, a display device using a display material other than liquid crystal, such as organic EL or electronic paper, may be used.

また、図５（ｄ）及び図５（ｅ）において、半導体層３と導電パターン４とを２回の写真製版工程によって形成する場合について例示的に説明をしたが、１回の写真製版工程によって形成することも可能である。その場合、図５（ｃ）に示す金属性導電膜４０の上に、ハーフトーンマスク、グレイトーンマスク等の複数諧調露光を用いて膜厚差を有するレジストパターンを形成する。導電パターン４の設けられる場所には膜厚の厚い厚膜部、そして、半導体層３及び下部電極３ａのうち導電パターン４に覆われない領域となる箇所には膜厚の薄い薄膜部が形成される。このような、膜厚差を有するレジストパターンを介して、金属性導電膜４０及び多結晶半導体膜３６をパターニングする。その後、アッシングを行い、レジストパターンの薄膜部を除去し、厚膜部のレジストは膜厚が薄くなった状態で残存する。そして、この薄膜部が除去されたレジストパターンを介して、金属性導電膜４０のみをパターニングする。 Further, in FIG. 5D and FIG. 5E, the case where the semiconductor layer 3 and the conductive pattern 4 are formed by two photolithography processes has been described as an example. However, by one photolithography process. It is also possible to form. In that case, a resist pattern having a film thickness difference is formed on the metallic conductive film 40 shown in FIG. 5C by using multiple gradation exposures such as a halftone mask and a gray tone mask. A thick film portion having a large film thickness is formed at a place where the conductive pattern 4 is provided, and a thin film portion having a small film thickness is formed at a portion of the semiconductor layer 3 and the lower electrode 3a that is not covered by the conductive pattern 4. The The metallic conductive film 40 and the polycrystalline semiconductor film 36 are patterned through such a resist pattern having a film thickness difference. Thereafter, ashing is performed to remove the thin film portion of the resist pattern, and the thick film portion of the resist remains in a thin state. Then, only the metallic conductive film 40 is patterned through the resist pattern from which the thin film portion has been removed.

なお、ｎ型ＴＦＴとｐ型ＴＦＴにより構成されるＣＭＯＳ構造のＴＦＴを形成する場合は、図６（ｇ）において、相補する型のＴＦＴ領域のゲート電極形成のための工程を追加する。これにより、ｎ型ＴＦＴとｐ型ＴＦＴとを同一基板１上に形成することができる。この場合も、相補する型のＴＦＴ領域において、半導体層、導電パターン、及びゲート電極の位置関係が、本実施の形態のＴＦＴ５０に順ずるように配置する。本実施の形態に係るＴＦＴアレイ基板に保持容量５１は形成されない場合がある。 In the case of forming a TFT having a CMOS structure composed of an n-type TFT and a p-type TFT, a step for forming a gate electrode in a complementary TFT region is added in FIG. Thereby, an n-type TFT and a p-type TFT can be formed on the same substrate 1. Also in this case, the complementary TFT regions are arranged so that the positional relationship among the semiconductor layer, the conductive pattern, and the gate electrode is in accordance with the TFT 50 of this embodiment. In some cases, the storage capacitor 51 is not formed on the TFT array substrate according to the present embodiment.

以上の説明は、本発明の実施の形態を説明するものであり、本発明が以上の実施の形態に限定されるものではない。また、当業者であれば、以上の実施の形態の各要素を、本発明の範囲において、容易に変更、追加、変換することが可能である。 The above description describes the embodiment of the present invention, and the present invention is not limited to the above embodiment. Moreover, those skilled in the art can easily change, add, and convert each element of the above embodiment within the scope of the present invention.

本実施の形態に係るＴＦＴアレイ基板の構成を示す正面図である。It is a front view which shows the structure of the TFT array substrate which concerns on this Embodiment. 本実施の形態におけるＴＦＴの構造を示した上面図及び断面図である。2A and 2B are a top view and a cross-sectional view illustrating a structure of a TFT in this embodiment mode. 本実施の形態におけるＴＦＴ及び保持容量の部分を拡大した上面模式図である。It is the upper surface schematic diagram which expanded the part of TFT and storage capacity in this Embodiment. 従来及び本実施の形態に係るＴＦＴのゲート耐圧を示すグラフである。It is a graph which shows the gate breakdown voltage of the TFT which concerns on the past and this Embodiment. 本実施の形態におけるＴＦＴアレイ基板の製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the TFT array substrate in this Embodiment. 本実施の形態におけるＴＦＴアレイ基板の製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the TFT array substrate in this Embodiment. 従来の低温ポリシリコンＴＦＴの構成を示した断面図である。It is sectional drawing which showed the structure of the conventional low-temperature polysilicon TFT.

Explanation of symbols

１基板、２下地膜、３半導体層、３ａ下部電極、
４導電パターン、５ゲート絶縁膜、
６ゲート電極、６ａ共通配線電極、
７層間絶縁膜、８保護膜、９コンタクトホール
１０画素電極、１１接続パターン、
２１下地窒化膜、２２下地酸化膜、
３１ソース領域、３２ドレイン領域、３３チャネル領域、
３５非晶質半導体膜、３６多結晶半導体膜、
４０金属性導電膜、
４１表示領域、４２額縁領域、
４３ゲート配線、４３ａ共通配線、４４ソース配線、
４５ゲート信号駆動回路、４６ソース信号駆動回路、
４７画素、４８、４９外部配線、５０ＴＦＴ、５１保持容量、
ｔ１ゲート絶縁膜の膜厚、ｔ２第１の距離、ｔ３第２の距離 1 substrate, 2 base film, 3 semiconductor layer, 3a lower electrode,
4 conductive pattern, 5 gate insulating film,
6 Gate electrode, 6a Common wiring electrode,
7 Interlayer insulating film, 8 Protective film, 9 Contact hole 10 Pixel electrode, 11 Connection pattern,
21 Base nitride film, 22 Base oxide film,
31 source region, 32 drain region, 33 channel region,
35 amorphous semiconductor film, 36 polycrystalline semiconductor film,
40 metallic conductive film,
41 display area, 42 frame area,
43 gate wiring, 43a common wiring, 44 source wiring,
45 gate signal drive circuit, 46 source signal drive circuit,
47 pixels, 48, 49 External wiring, 50 TFT, 51 Retention capacitance,
t1 Gate insulating film thickness, t2 first distance, t3 second distance

Claims

An island-shaped semiconductor layer formed over a substrate and having a source region, a drain region, and a channel region;
A conductive pattern formed on the source region and the drain region;
A gate insulating film covering the semiconductor layer and the conductive pattern;
A gate electrode disposed on the opposite side of the channel region via the gate insulating film;
An interlayer insulating film covering the gate electrode;
Wiring formed on the interlayer insulating film;
A protective film covering the wiring;
A pixel electrode connected to the conductive pattern on the drain region through a contact hole penetrating the protective film, the interlayer insulating film, and the gate insulating film;
Connected to the wiring and the conductive pattern on the source region through contact holes formed in the same layer as the pixel electrode and provided in the protective film, the interlayer insulating film, and the gate insulating film A connection pattern, and
The thin film transistor array substrate, wherein an end portion of the conductive pattern adjacent to a pattern end portion of the semiconductor layer is arranged inwardly from the pattern end portion of the semiconductor layer by a shift of a first distance or more.

2. The thin film transistor array substrate according to claim 1, wherein the first distance is 10 times the film thickness of the gate insulating film.

An end portion of the conductive pattern adjacent to the pattern end portion of the gate electrode is disposed so as to be shifted from the pattern end portion of the gate electrode by a second distance greater than the first distance in a direction away from the gate electrode. The thin film transistor array substrate according to claim 1 or 2.

A lower electrode extending from the semiconductor layer;
A common wiring electrode formed by the same layer as the gate electrode and disposed on the opposite side of the lower electrode through the gate insulating film,
4. The thin film transistor array substrate according to claim 1, wherein the conductive pattern is formed to extend from the drain region to the lower electrode.

5. The thin film transistor array substrate according to claim 4, wherein an end portion of the conductive pattern adjacent to a pattern end portion of the lower electrode is arranged to be shifted inward from the pattern end portion of the lower electrode by the first distance or more. .

5. The pattern end portion of the common wiring electrode adjacent to the end portion of the conductive pattern is disposed on the inner side from the end portion of the conductive pattern and shifted by a second distance or more greater than the first distance. Or 5. The thin film transistor array substrate according to 5.

A display device comprising the thin film transistor array substrate according to claim 1.

Forming an island-shaped semiconductor layer on the substrate and a conductive pattern on the semiconductor layer to be a source region and a drain region;
Forming a gate insulating film covering the conductive pattern and the semiconductor layer;
Forming a gate electrode on the opposite side of a region to be a channel region of the semiconductor layer via the gate insulating film;
Forming an interlayer insulating film covering the gate electrode;
Forming a wiring on the interlayer insulating film;
Forming a protective film covering the wiring;
Removing the protective film, the interlayer insulating film, and the gate insulating film to form a contact hole;
Forming a pixel electrode connected to the conductive pattern on the drain region through the contact hole, and a connection pattern connected to the conductive pattern on the source region and the wiring, and
In the step of forming the semiconductor layer and the conductive pattern, the end portion of the conductive pattern adjacent to the pattern end portion of the semiconductor layer is displaced inward from the pattern end portion of the semiconductor layer by a first distance or more. A method of manufacturing a thin film transistor array substrate to be formed.

9. The method of manufacturing a thin film transistor array substrate according to claim 8, wherein the first distance is 10 times the thickness of the gate insulating film.

In the step of forming the gate electrode, a pattern end of the gate electrode adjacent to the end of the conductive pattern is larger than the first distance in a direction away from the end of the conductive pattern from the conductive pattern. The method of manufacturing a thin film transistor array substrate according to claim 8, wherein the thin film transistor array substrate is formed so as to be displaced by a distance of 2 or more.

In the step of forming the semiconductor layer and the conductive pattern, a lower electrode extending from the semiconductor layer is formed, and the conductive pattern is extended from a region serving as the drain region to the lower electrode,
11. The method of manufacturing a thin film transistor array substrate according to claim 8, wherein in the step of forming the gate electrode, a common wiring electrode disposed on the opposite side of the lower electrode is formed with the gate insulating film interposed therebetween.

In the step of forming the semiconductor layer and the conductive pattern, the end of the conductive pattern adjacent to the pattern end of the lower electrode is shifted inward from the pattern end of the lower electrode by the first distance or more. 12. The method of manufacturing a thin film transistor array substrate according to claim 11, wherein the conductive pattern and the lower electrode are formed so as to be disposed.

In the step of forming the gate electrode, a pattern end portion of the common wiring electrode adjacent to the end portion of the conductive pattern is at least a second distance greater than the first distance inward from the end portion of the conductive pattern. The method of manufacturing a thin film transistor array substrate according to claim 11, wherein the common wiring electrode is formed so as to be displaced.