JP2008234433A - Processor including oscillator circuit and constant voltage power source circuit - Google Patents
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Abstract
Description
この発明は、発振回路と定電圧電源回路とを含む処理装置に関する。 The present invention relates to a processing apparatus including an oscillation circuit and a constant voltage power supply circuit.
パーソナルコンピュータなどの電子機器には、通常、RTC(リアルタイムクロック)と呼ばれる計時装置が設けられている。計時装置は、電子機器の主電源がオフ状態に設定される場合にも、電子機器に内蔵された計時装置用のバッテリを利用して計時処理を行う。 Electronic devices such as personal computers are usually provided with a timekeeping device called an RTC (real time clock). Even when the main power supply of the electronic device is set to an off state, the time measuring device performs time measuring processing using a battery for the time measuring device built in the electronic device.
計時装置は、通常、発振回路と定電圧電源回路とを備えている。定電圧電源回路は、比較的高い第1の電源電圧で動作し、比較的低い第2の電源電圧を生成して発振回路に供給する。そして、発振回路は、該第2の電源電圧で動作し、発振信号を生成する。 The timing device usually includes an oscillation circuit and a constant voltage power supply circuit. The constant voltage power supply circuit operates at a relatively high first power supply voltage, generates a relatively low second power supply voltage, and supplies the second power supply voltage to the oscillation circuit. Then, the oscillation circuit operates with the second power supply voltage and generates an oscillation signal.
定電圧電源回路を間欠的に動作させれば、より具体的には、定電圧電源回路を間欠的に第1の電源電圧を利用して動作させれば、計時回路の消費電力を低減することができる。 If the constant voltage power supply circuit is operated intermittently, more specifically, if the constant voltage power supply circuit is operated intermittently using the first power supply voltage, the power consumption of the timer circuit can be reduced. Can do.
ところで、定電圧電源回路が間欠的に動作する場合には、発振回路の安定した発振が困難となる虞がある。具体的には、発振回路の発振が不安定となったり、停止したりする虞がある。 By the way, when the constant voltage power supply circuit operates intermittently, there is a possibility that stable oscillation of the oscillation circuit may be difficult. Specifically, the oscillation of the oscillation circuit may become unstable or stop.
なお、上記の問題は、計時装置に固有の問題ではなく、発振回路と発振回路用の定電圧電源回路とを含む処理装置に共通する問題である。 Note that the above problem is not a problem specific to the timing device, but a problem common to processing devices including an oscillation circuit and a constant voltage power supply circuit for the oscillation circuit.
この発明は、従来技術における上述の課題を解決するためになされたものであり、発振回路用の定電圧電源回路が間欠的に動作する場合に、発振回路に安定して発振させることを目的とする。 The present invention has been made to solve the above-described problems in the prior art, and has an object to stably oscillate an oscillation circuit when a constant voltage power supply circuit for the oscillation circuit operates intermittently. To do.
上述の課題の少なくとも一部を解決するため、本発明の第1の装置は、外部デバイスに接続される処理装置であって、
第1の電源電圧を発生させる第1の定電圧電源回路と、
前記第1の電源電圧で動作して発振信号を生成する発振回路と、
前記第1の定電圧電源回路の動作を制御する動作制御回路と、
を備え、
前記動作制御回路は、
第1の期間に、前記第1の定電圧電源回路を間欠的に動作させ、
前記処理装置と前記外部デバイスとの間でデータ信号が伝送される第2の期間に、前記第1の定電圧電源回路を連続的に動作させることを特徴とする。
In order to solve at least a part of the problems described above, a first apparatus of the present invention is a processing apparatus connected to an external device,
A first constant voltage power supply circuit for generating a first power supply voltage;
An oscillation circuit that operates with the first power supply voltage to generate an oscillation signal;
An operation control circuit for controlling the operation of the first constant voltage power supply circuit;
With
The operation control circuit includes:
In the first period, the first constant voltage power supply circuit is intermittently operated,
In the second period in which a data signal is transmitted between the processing device and the external device, the first constant voltage power supply circuit is continuously operated.
第1の期間では、第1の定電圧電源回路が間欠的に動作するため、処理装置の低消費電力化を実現することができる。第2の期間では、第1の電源電圧が変動し易く、発振回路の安定した発振が困難となる虞がある。しかしながら、第2の期間では、第1の定電圧電源回路が連続的に動作するため、発振回路に安定して発振させることが可能となる。 In the first period, since the first constant voltage power supply circuit operates intermittently, the power consumption of the processing apparatus can be reduced. In the second period, the first power supply voltage is likely to fluctuate, and stable oscillation of the oscillation circuit may be difficult. However, in the second period, since the first constant voltage power supply circuit operates continuously, the oscillation circuit can oscillate stably.
上記の装置において、
前記動作制御回路は、さらに、
前記第2の期間の終了直後の期間に、前記第1の定電圧電源回路を連続的に動作させることが好ましい。
In the above device,
The operation control circuit further includes:
It is preferable that the first constant voltage power supply circuit is continuously operated in a period immediately after the end of the second period.
第2の期間の終了直後にも、第1の電源電圧は変動し易い。しかしながら、上記のようにすれば、第2の期間の終了直後の期間においても、発振回路に安定して発振させることができる。 The first power supply voltage is likely to fluctuate immediately after the end of the second period. However, with the above configuration, the oscillation circuit can oscillate stably even in the period immediately after the end of the second period.
上記の装置において、
前記動作制御回路は、さらに、
前記処理装置から前記外部デバイスへ前記発振信号に基づくクロック信号が出力される第3の期間に、前記第1の定電圧電源回路を連続的に動作させることが好ましい。
In the above device,
The operation control circuit further includes:
It is preferable that the first constant voltage power supply circuit is continuously operated during a third period in which a clock signal based on the oscillation signal is output from the processing device to the external device.
第3の期間では、第1の電源電圧が変動し易く、発振回路の安定した発振が困難となる虞がある。しかしながら、上記のようにすれば、第3の期間においても、発振回路に安定して発振させることができる。 In the third period, the first power supply voltage is likely to fluctuate, and stable oscillation of the oscillation circuit may be difficult. However, with the above configuration, the oscillation circuit can oscillate stably even in the third period.
上記の装置において、
前記動作制御回路は、さらに、
前記第3の期間の終了直後の期間に、前記第1の定電圧電源回路を連続的に動作させることが好ましい。
In the above apparatus,
The operation control circuit further includes:
It is preferable that the first constant voltage power supply circuit is continuously operated in a period immediately after the end of the third period.
第3の期間の終了直後にも、第1の電源電圧は変動し易い。しかしながら、上記のようにすれば、第3の期間の終了直後の期間においても、発振回路に安定して発振させることができる。 The first power supply voltage is likely to fluctuate immediately after the end of the third period. However, with the above configuration, the oscillation circuit can oscillate stably even in the period immediately after the end of the third period.
上記の装置において、さらに、
前記クロック信号を出力するためのクロック信号出力回路を備え、
前記クロック信号出力回路は、
前記第3の期間のうち、前記第3の期間の開始直後の第1の部分期間に、前記クロック信号の出力を禁止し、
前記第3の期間のうち、前記第1の部分期間の終了後の第2の部分期間に、前記クロック信号の出力を許容することが好ましい。
In the above apparatus,
A clock signal output circuit for outputting the clock signal;
The clock signal output circuit includes:
Prohibiting the output of the clock signal in a first partial period of the third period immediately after the start of the third period;
In the third period, it is preferable that the output of the clock signal is permitted in a second partial period after the end of the first partial period.
第3の期間の開始直後にクロック信号の出力が許容される場合には、発振回路の安定した発振が困難となる虞がある。しかしながら、上記のようにすれば、第3の期間の開始直後の第1の部分期間においても、発振回路に安定して発振させることができる。 If the output of the clock signal is allowed immediately after the start of the third period, stable oscillation of the oscillation circuit may be difficult. However, with the above configuration, the oscillation circuit can oscillate stably even in the first partial period immediately after the start of the third period.
上記の装置において、
前記クロック信号出力回路は、
前記第3の期間のうちの前記第1の部分期間に、前記クロック信号出力回路の出力をハイインピーダンス状態に設定することが好ましい。
In the above device,
The clock signal output circuit includes:
It is preferable that the output of the clock signal output circuit is set in a high impedance state during the first partial period of the third period.
上記の装置において、さらに、
前記第1の定電圧電源回路から出力される前記第1の電源電圧を増大させるための電圧増大回路を備え、
前記動作制御回路は、
前記電圧増大回路が前記第1の定電圧電源回路から出力される前記第1の電源電圧を増大させる第4の期間に、前記第1の定電圧電源回路を連続的に動作させることが好ましい。
In the above apparatus,
A voltage increasing circuit for increasing the first power supply voltage output from the first constant voltage power supply circuit;
The operation control circuit includes:
It is preferable that the first constant voltage power supply circuit is continuously operated during a fourth period in which the voltage increase circuit increases the first power supply voltage output from the first constant voltage power supply circuit.
第4の期間において、第1の定電圧電源回路が連続的に動作すれば、第1の電源電圧を迅速に、かつ、充分に増大させることができる。したがって、第4の期間の直前において発振回路の安定した発振が困難となっている場合に、第4の期間において、迅速に、かつ、確実に、発振回路に安定して発振させることができる。 In the fourth period, if the first constant voltage power supply circuit operates continuously, the first power supply voltage can be increased quickly and sufficiently. Therefore, when it is difficult to stably oscillate the oscillation circuit immediately before the fourth period, the oscillation circuit can oscillate stably and quickly in the fourth period.
上記の装置において、
前記動作制御回路は、さらに、
前記第4の期間の終了直後の期間に、前記第1の定電圧電源回路を連続的に動作させることが好ましい。
In the above device,
The operation control circuit further includes:
It is preferable that the first constant voltage power supply circuit is continuously operated in a period immediately after the end of the fourth period.
第4の期間の終了直後には、第1の電源電圧は低下するため、発振回路の安定した発振が困難となる虞がある。しかしながら、上記のようにすれば、第4の期間の終了直後の期間においても、発振回路に安定して発振させることができる。 Immediately after the end of the fourth period, the first power supply voltage decreases, and there is a possibility that stable oscillation of the oscillation circuit may be difficult. However, with the above configuration, the oscillation circuit can oscillate stably even in the period immediately after the end of the fourth period.
上記の装置において、さらに、
前記発振回路の発振の停止を検出するための検出回路を備え、
前記第4の期間は、前記検出回路によって発振の停止が検出される期間を含むことが好ましい。
In the above apparatus,
A detection circuit for detecting a stop of oscillation of the oscillation circuit;
The fourth period preferably includes a period in which the detection circuit detects a stop of oscillation.
こうすれば、発振の停止が検出される場合に、迅速に、かつ、確実に、発振回路に発振を開始させることができる。 In this way, when the oscillation stop is detected, the oscillation circuit can start oscillation quickly and reliably.
上記の装置において、
前記第4の期間は、前記処理装置への外部電源電圧の供給開始直後の期間を含むことが好ましい。
In the above device,
The fourth period preferably includes a period immediately after the start of supply of the external power supply voltage to the processing apparatus.
処理装置への外部電源電圧の供給開始前には、発振回路の発振は停止している。上記のようにすれば、外部電源電圧の供給開始後に、迅速に、かつ、確実に、発振回路に発振を開始させることができる。 Before the supply of the external power supply voltage to the processing device is started, the oscillation of the oscillation circuit is stopped. According to the above configuration, the oscillation circuit can start oscillation quickly and reliably after the supply of the external power supply voltage is started.
上記の装置において、さらに、
第2の電源電圧を発生させる第2の定電圧電源回路と、
前記第2の電源電圧で動作して前記発振信号を分周する分周回路と、
を備え、
前記動作制御回路は、
前記第1の定電圧電源回路を間欠的に動作させる期間に、前記第2の定電圧電源回路を間欠的に動作させ、
前記第1の定電圧電源回路を連続的に動作させる期間に、前記第2の定電圧電源回路を連続的に動作させるようにしてもよい。
In the above apparatus,
A second constant voltage power supply circuit for generating a second power supply voltage;
A frequency divider that operates with the second power supply voltage and divides the oscillation signal;
With
The operation control circuit includes:
During the period in which the first constant voltage power circuit is operated intermittently, the second constant voltage power circuit is operated intermittently;
The second constant voltage power supply circuit may be continuously operated during a period in which the first constant voltage power supply circuit is continuously operated.
この装置では、第1の定電圧電源回路と第2の定電圧電源回路とが同時に間欠的にまたは連続的に動作するため、分周回路を含む処理装置の低消費電力化を実現することができると共に、分周回路に安定して動作させることができる。また、発振回路のための第1の定電圧電源回路と分周回路のための第2の定電圧電源回路とが独立して設けられているため、発振回路と分周回路との間でノイズが伝搬するのを抑制することができる。 In this apparatus, since the first constant voltage power supply circuit and the second constant voltage power supply circuit operate intermittently or continuously at the same time, low power consumption of the processing apparatus including the frequency divider circuit can be realized. In addition, the frequency divider circuit can be operated stably. In addition, since the first constant voltage power supply circuit for the oscillation circuit and the second constant voltage power supply circuit for the frequency divider circuit are provided independently, noise is generated between the oscillation circuit and the frequency divider circuit. Can be prevented from propagating.
本発明の第2の装置は、外部デバイスに接続される処理装置であって、
第1の電源電圧を発生させる第1の定電圧電源回路と、
前記第1の電源電圧で動作して発振信号を生成する発振回路と、
前記第1の定電圧電源回路の動作を制御する動作制御回路と、
を備え、
前記動作制御回路は、
第1の期間に、前記第1の定電圧電源回路を間欠的に動作させ、
前記外部デバイスからの要求に応じて、前記処理装置と前記外部デバイスとの間で信号が伝送される第2の期間に、前記第1の定電圧電源回路を連続的に動作させることを特徴とする。
A second apparatus of the present invention is a processing apparatus connected to an external device,
A first constant voltage power supply circuit for generating a first power supply voltage;
An oscillation circuit that operates with the first power supply voltage to generate an oscillation signal;
An operation control circuit for controlling the operation of the first constant voltage power supply circuit;
With
The operation control circuit includes:
In the first period, the first constant voltage power supply circuit is intermittently operated,
In response to a request from the external device, the first constant voltage power supply circuit is continuously operated during a second period in which a signal is transmitted between the processing apparatus and the external device. To do.
第2の装置は、第1の装置と同様の作用・効果を奏し、発振回路に安定して発振させることができる。 The second device has the same operation and effect as the first device, and can oscillate stably in the oscillation circuit.
前記信号は、前記処理装置の内部に書き込まれるデータまたは前記処理装置の内部から読み出されたデータを含んでいてもよい。また、前記信号は、前記発振信号に基づくクロック信号を含んでいてもよい。 The signal may include data written into the processing device or data read from the processing device. The signal may include a clock signal based on the oscillation signal.
なお、この発明は、種々の形態で実現することが可能であり、例えば、計時装置などの処理装置、該処理装置を備える電子機器、処理装置の制御方法、これらの装置の機能または方法を実現するためのコンピュータプログラム、そのコンピュータプログラムを記録した記録媒体、そのコンピュータプログラムを含み搬送波内に具現化されたデータ信号、等の形態で実現することができる。 The present invention can be realized in various forms, for example, a processing device such as a time measuring device, an electronic device including the processing device, a control method of the processing device, and a function or method of these devices. For example, a recording medium storing the computer program, a data signal including the computer program and embodied in a carrier wave, and the like.
次に、本発明の実施の形態を実施例に基づき以下の順序で説明する。
A.RTCモジュールの構成:
B.間欠動作:
B−1.発振回路用レギュレータの構成:
B−2.分周回路用レギュレータの構成:
B−3.論理回路用レギュレータの構成:
B−4.基準電圧生成回路の構成:
B−5.動作制御信号に応じた動作:
B−6.動作制御信号生成回路の構成および動作:
C.間欠動作の禁止:
C−1.データ通信処理に伴う間欠動作の中断:
C−2.クロック出力処理に伴う間欠動作の中断:
C−3.発振停止時の間欠動作の中断:
C−4.電源投入時の間欠動作の禁止:
C−5.間欠動作の実行および禁止:
D.レギュレータの分離:
Next, embodiments of the present invention will be described in the following order based on examples.
A. Configuration of RTC module:
B. Intermittent operation:
B-1. Oscillator circuit regulator configuration:
B-2. Divider circuit configuration:
B-3. Logic circuit regulator configuration:
B-4. Configuration of the reference voltage generation circuit:
B-5. Operation according to the operation control signal:
B-6. Configuration and operation of operation control signal generation circuit:
C. Prohibition of intermittent operation:
C-1. Interruption of intermittent operation due to data communication processing:
C-2. Interruption of intermittent operation due to clock output processing:
C-3. Interruption of intermittent operation when oscillation is stopped:
C-4. Prohibition of intermittent operation at power-on:
C-5. Execution and prohibition of intermittent operation:
D. Regulator separation:
A.RTCモジュールの構成:
図1は、電子機器に設けられたRTC(リアルタイムクロック)モジュール100の内部構成を示す説明図である。図1では、RTCモジュール100と、RTCモジュール100の外部に設けられたCPU600と、が描かれている。なお、電子機器としては、パーソナルコンピュータや、デジタルカメラ、携帯電話、携帯情報端末などが挙げられる。
A. Configuration of RTC module:
FIG. 1 is an explanatory diagram showing an internal configuration of an RTC (real time clock)
図中、太線は、RTCモジュール100内部の各回路に与えられる電源電圧を示している。符号「VD」は、RTCモジュール100の外部(例えばRTCモジュール用のバッテリ)から供給される外部電源電圧を示している。符号「VRO」,「VRD」,「VRL」は、RTCモジュール100の内部で生成される内部電源電圧を示している。本実施例では、外部電源電圧VDは、約5.0Vに設定されている。また、3つの内部電源電圧VRO,VRD,VRLは、それぞれ約0.7V,約1.0V,約1.8Vに設定されている。各回路には、符号「VD」,「VRO」,「VRD」,「VRL」で示される高電圧側の電源電圧が与えられていると共に、符号「VS」で示される低電圧側の電源電圧(約0V)が与えられている。
In the drawing, the bold line indicates the power supply voltage applied to each circuit in the
RTCモジュール100は、発振回路110と、分周回路120と、論理回路130と、発振回路用レギュレータ210と、分周回路用レギュレータ220と、論理回路用レギュレータ230と、を備えている。また、RTCモジュール100は、基準電圧生成回路240と、発振停止検出回路360と、パワーオンリセット回路370と、インタフェース(IF)回路400と、を備えている。
The
3つのレギュレータ210,220,230は、外部電源電圧VDで動作して3種類の内部電源電圧VRO,VRD,VRLを生成する定電圧電源回路である。発振回路用レギュレータ210は、第1の内部電源電圧VROを生成して発振回路110に供給する。分周回路用レギュレータ220は、第2の内部電源電圧VRDを生成して分周回路120に供給する。また、論理回路用レギュレータ230は、第3の内部電源電圧VRLを生成して論理回路130に供給する。
The three
基準電圧生成回路240は、基準電圧Vrefを生成して3つのレギュレータ210,220,230に供給する。基準電圧Vrefは、後述するように、各レギュレータ210,220,230内部に設けられた定電流回路に与えられる。また、基準電圧生成回路240は、後述するレベルシフト回路242を含んでいる。なお、レベルシフト回路242は、基準電圧生成回路240の外部に設けられていてもよい。
The reference
発振回路110は、RTCモジュール100内部に設けられた水晶振動子101に接続されており、基準クロック信号FSを生成して分周回路120に供給する。発振回路110は、周知のように、水晶振動子101に並列に接続される反転増幅器と、水晶振動子101に並列に接続される帰還抵抗器と、を含んでいる。なお、本実施例では、基準クロック信号FSは、約32kHz(正確には32768Hz)の周波数を有している。
The
分周回路120は、周波数の比較的高い基準クロック信号FSを分周して周波数の比較的低い2つの分周済みクロック信号FD1,FD2を生成する。また、分周回路120は、基準クロック信号FSと同じ周波数を有するクロック信号FD0を出力する。3つのクロック信号FD0,FD1,FD2は、論理回路130に供給される。本実施例では、2つの分周済みクロック信号FD1,FD2は、それぞれ約4kHz(正確には4096Hz),1kHz(正確には1024Hz)の周波数を有している。
The
分周回路120内部の入力段と出力段とには、図示しないレベルシフト回路が設けられている。入力段のレベルシフト回路により、電源電圧VROで動作する発振回路110と電源電圧VRDで動作する分周回路120との間で信号の授受が可能となっている。また、出力段のレベルシフト回路により、電源電圧VRDで動作する分周回路120と電源電圧VRLで動作する論理回路130との間の信号の授受が可能となっている。この説明から分かるように、分周回路120から出力される各クロック信号FD0〜FD2の電圧レベルは、分周回路120に入力される基準クロック信号FSの電圧レベルよりも高い。なお、入力段および出力段のレベルシフト回路は、分周回路120の外部に設けられていてもよい。
Level shift circuits (not shown) are provided in the input stage and the output stage in the
論理回路130は、計時回路302と、動作制御信号生成回路310と、ブースト信号生成回路320と、を備えている。
The
計時回路302は、分周回路とカウンタとを含んでいる。分周回路は、周波数の比較的高いクロック信号FD0,FD1,FD2を利用して、周波数の比較的低い種々のクロック信号を生成する。カウンタは、生成されたクロック信号を用いて、秒,分,時,日,曜日,年等を計時する。
The
動作制御信号生成回路310は、4つの回路210,220,230,240の動作を制御するための動作制御信号LPWを生成する。動作制御信号LPWは、レベルシフト(LS)回路242に与えられ、LS回路242は、動作制御信号LPWに応じて、論理レベルの異なる2つのスイッチ信号LPV,XLPVを生成する。2つのスイッチ信号LPV,XLPVは、3つのレギュレータ210,220,230と基準電圧生成回路240とに供給される。なお、LS回路242により、電源電圧VRLで動作する論理回路130と電源電圧VDで動作する各回路210,220,230,240との間の信号の授受が可能となっている。
The operation control
ブースト信号生成回路320は、2つのレギュレータ210,220によって生成される2つの内部電源電圧VRO,VRDを調整するためのブースト信号BSTを生成する。ブースト信号BSTは、発振停止検出回路360から与えられる検出信号FSTOPに基づいて生成され、2つのレギュレータ210,220に供給される。ブースト信号BSTがアクティブ(Hレベル)に設定されると、発振回路用レギュレータ210の出力電圧VROと、分周回路用レギュレータ220の出力電圧VRDと、が共に増大する。
The boost
また、ブースト信号生成回路320は、クロック信号FD0,FD1,FD2を利用して検出用クロック信号SPCLKを生成し、検出用クロック信号SPCLKを発振停止検出回路360に供給する。
The boost
発振停止検出回路360は、発振回路110の発振の停止を検出する。具体的には、発振停止検出回路360は、チャージポンプ回路(図示せず)を含んでおり、ブースト信号生成回路320から与えられた検出用クロック信号SPCLKを利用して前述の検出信号FSTOPを生成し、ブースト信号生成回路320に供給する。発振の停止が検出されると、検出信号FSTOPはアクティブ(Hレベル)に設定される。
The oscillation
パワーオンリセット回路370は、外部電源電圧VDの投入時に、より具体的には、RTCモジュール100にバッテリが接続されたときに、パワーオンリセット信号PORを生成して論理回路130に供給する。パワーオンリセット信号PORは、電源電圧VDが充分に増大した後に、LレベルからHレベルに変更される。
The power-on
IF回路400は、論理回路130と、RTCモジュール100の外部に設けられたCPU600と、に接続されている。IF回路400は、後述するように、データインタフェース(IF)回路と、クロックインタフェース(IF)回路と、を含んでいる。論理回路130は、データIF回路を介して、CPU600からの要求に応じてCPU600とデータの通信を行うことができる。また、論理回路130は、クロックIF回路を介して、CPU600からの要求に応じて、論理回路130内部で準備されたクロック信号をCPU600に供給することができる。
The
なお、IF回路400は、レベルシフト回路(図示せず)を含んでいる。レベルシフト回路により、電源電圧VRLで動作する論理回路130と、電源電圧VDに等しい他の電源電圧で動作するCPU600と、の間の信号の授受が可能となっている。
The
B.間欠動作:
B−1.発振回路用レギュレータの構成:
図2は、発振回路用レギュレータ210の内部構成を示す説明図である。発振回路用レギュレータ210は、2つの電源スイッチ回路SW1,SW2と、差動増幅回路DAと、出力&帰還回路QFと、4つのキャパシタC1〜C4と、を含んでいる。なお、複数のトランジスタM11〜M12,M21〜M25,M31〜M35のうち、一部のトランジスタM11,M24〜M25,M31〜M34は、pチャネルMOSトランジスタであり、他のトランジスタM12,M21〜M23,M35は、nチャネルMOSトランジスタである。
B. Intermittent operation:
B-1. Oscillator circuit regulator configuration:
FIG. 2 is an explanatory diagram showing the internal configuration of the
電源スイッチ回路SW1,SW2は、それぞれ、トランジスタM11,M12を含んでおり、発振回路用レギュレータ210に電源電圧VDを供給するか否か、より具体的には、発振回路用レギュレータ210に含まれる各トランジスタにドレイン電流を流すか否かを決定する。第1のトランジスタM11のソース端子には、電源電圧VDが与えられており、ゲート端子には、第1のスイッチ信号LPVが与えられている。第2のトランジスタM12のソース端子には、電源電圧VSが与えられており、ゲート端子には、第2のスイッチ信号XLPVが与えられている。2つのトランジスタM11,M12が共にオン状態に設定されると、他のトランジスタにドレイン電流が流れる。
The power switch circuits SW1 and SW2 include transistors M11 and M12, respectively, and whether or not to supply the power supply voltage VD to the
差動増幅回路DAは、5つのトランジスタM21〜M25を含んでいる。第1のトランジスタM21は、定電流回路として機能し、そのゲート端子には、基準電圧生成回路240で生成された基準電圧Vrefが与えられている。第2および第3のトランジスタM22,M23は、差動入力回路として機能する。第2のトランジスタM22のゲート端子は、差動増幅器の正入力端子に相当し、基準電圧Vrefが与えられている。第3のトランジスタM23のゲート端子は、差動増幅器の負入力端子に相当し、後述する帰還電圧FBが与えられている。第4および第5のトランジスタM24,M25は、負荷回路(カレントミラー回路)として機能し、2つのトランジスタM24,M25には等しいドレイン電流が流れる。
The differential amplifier circuit DA includes five transistors M21 to M25. The first transistor M21 functions as a constant current circuit, and the reference voltage Vref generated by the reference
出力&帰還回路QFは、6つのトランジスタM31〜M36を含んでいる。第1のトランジスタM31は、出力トランジスタであり、第1のトランジスタM31のドレイン端子は、発振回路用レギュレータ210の出力端子を構成する。第1のトランジスタM31のソース端子には、電源電圧VDが与えられている。また、第1のトランジスタM31のゲート端子には、差動増幅回路DAの出力端子、具体的には、トランジスタM22のドレイン端子が接続されている。第5のトランジスタM35は、定電流回路として機能し、そのゲート端子には、基準電圧Vrefが与えられている。第1のトランジスタM31と第5のトランジスタM32との間には、並列接続された第2および第3のトランジスタM32,M33と、第4のトランジスタM34とが、直列に接続されている。第2および第3のトランジスタM32,M33は、出力電圧VROを調整する電圧調整回路MD(後述する)である。第2のトランジスタM32は、スイッチ回路であり、そのゲート端子には、ブースト信号BSTが与えられている。第3のトランジスタM33は、ダイオード接続されている。第4のトランジスタM34は、ダイオード接続されている。第4のトランジスタM34のドレイン端子すなわち第5のトランジスタM35のドレイン端子の電圧は、前述の帰還電圧FBとして、差動増幅回路DAに含まれるトランジスタM23のゲート端子(負入力端子)に与えられている。
The output & feedback circuit QF includes six transistors M31 to M36. The first transistor M31 is an output transistor, and the drain terminal of the first transistor M31 constitutes the output terminal of the
第1のキャパシタC1は、基準電圧Vrefを保持するために設けられている。第2のキャパシタC2は、出力トランジスタM31のゲート電圧を保持するために設けられている。第3のキャパシタC3は、出力トランジスタM31のゲート−ドレイン間に設けられており、位相補償用キャパシタである。第4のキャパシタC4は、出力電圧VROを保持するために設けられている。 The first capacitor C1 is provided to hold the reference voltage Vref. The second capacitor C2 is provided to hold the gate voltage of the output transistor M31. The third capacitor C3 is provided between the gate and drain of the output transistor M31 and is a phase compensation capacitor. The fourth capacitor C4 is provided to hold the output voltage VRO.
この構成を採用することによって、電源スイッチ回路SW1,SW2を構成する2つのトランジスタM11,M12がオン状態に設定される場合には、発振回路用レギュレータ210は、安定した電圧VROを出力することができる。なお、この場合には、すべてのトランジスタに、ドレイン電流が流れる。
By adopting this configuration, when the two transistors M11 and M12 constituting the power switch circuits SW1 and SW2 are set to the on state, the
一方、電源スイッチ回路SW1,SW2を構成する2つのトランジスタM11,M12がオフ状態に設定される場合には、発振回路用レギュレータ210は、第4のキャパシタC4によって保持される電圧VROを出力する。なお、この場合には、出力トランジスタM31のみにドレイン電流が流れ、他のトランジスタにはドレイン電流は流れない。
On the other hand, when the two transistors M11 and M12 constituting the power switch circuits SW1 and SW2 are set to the off state, the
ところで、出力&帰還回路QFに含まれる並列接続された2つのトランジスタM32,M33は、前述のように、電圧調整回路MDを構成する。出力&帰還回路QFには、定電流回路としてのトランジスタM35が設けられているため、並列接続された2つのトランジスタM32,M33に流れるドレイン電流の和は一定である。 Incidentally, the two transistors M32 and M33 connected in parallel included in the output & feedback circuit QF constitute the voltage adjusting circuit MD as described above. Since the output & feedback circuit QF is provided with a transistor M35 as a constant current circuit, the sum of drain currents flowing through the two transistors M32 and M33 connected in parallel is constant.
ブースト信号BSTがLレベル(非アクティブ)に設定されて第2のトランジスタM32がオン状態に設定される第1の場合には、電流は、主に第2のトランジスタM32を流れる。一方、ブースト信号BSTがHレベル(アクティブ)に設定されて第2のトランジスタM32がオフ状態に設定される第2の場合には、電流は、第3のトランジスタM33のみを流れる。この結果、出力電圧VROは、第2の場合には、第1の場合よりも増大する。なお、第1の場合における出力電圧VROは、2つのトランジスタM34,M35の2つのドレイン−ソース間の電圧の和とほぼ等しい値(例えば約0.7V)に設定される。一方、第2の場合における出力電圧VROは、3つのトランジスタM33,M34,M35の3つのドレイン−ソース間の電圧の和とほぼ等しい値(例えば約1.2V)に設定される。すなわち、第2のトランジスタM32をオン状態からオフ状態に切り替えることによって、出力電圧VROは、ダイオード接続された第3のトランジスタM33のしきい値電圧(約0.5V)分だけ増大する。 In the first case where the boost signal BST is set to L level (inactive) and the second transistor M32 is set to the on state, the current mainly flows through the second transistor M32. On the other hand, in the second case where the boost signal BST is set to the H level (active) and the second transistor M32 is set to the OFF state, the current flows only through the third transistor M33. As a result, the output voltage VRO increases in the second case than in the first case. Note that the output voltage VRO in the first case is set to a value (for example, about 0.7 V) that is substantially equal to the sum of the two drain-source voltages of the two transistors M34 and M35. On the other hand, the output voltage VRO in the second case is set to a value (for example, about 1.2 V) substantially equal to the sum of the three drain-source voltages of the three transistors M33, M34, and M35. That is, by switching the second transistor M32 from the on state to the off state, the output voltage VRO increases by the threshold voltage (about 0.5 V) of the diode-connected third transistor M33.
B−2.分周回路用レギュレータの構成:
図3は、分周回路用レギュレータ220の内部構成を示す説明図である。分周回路用レギュレータ220は、発振回路用レギュレータ210(図2)とほぼ同様であるが、出力&帰還回路QFが変更されている。
B-2. Divider circuit configuration:
FIG. 3 is an explanatory diagram showing the internal configuration of the
図2,図3を比較して分かるように、分周回路用レギュレータ220では、並列接続された2つのトランジスタM32,33とトランジスタM34との間に、ダイオード接続されたpチャネルMOSトランジスタM37が追加されている。
As can be seen by comparing FIG. 2 and FIG. 3, in the
分周回路用レギュレータ220は、発振回路用レギュレータ210と同様に動作する。すなわち、電源スイッチ回路SW1,SW2がオン状態に設定される場合には、分周回路用レギュレータ220は、安定した電圧VRDを出力することができる。一方、電源スイッチ回路SW1,SW2がオフ状態に設定される場合には、分周回路用レギュレータ220は、第4のキャパシタC4によって保持される電圧VRDを出力する。
The
分周回路用レギュレータ220では、上記のように、トランジスタM37が追加されているため、出力電圧VRDは、出力電圧VROよりも大きくなる。具体的には、ブースト信号BSTがLレベル(非アクティブ)に設定される第1の場合には、出力電圧VRDは、比較的小さな値、より具体的には、3つのトランジスタM34,M35,M37の3つのドレイン−ソース間の電圧の和とほぼ等しい値(例えば約1.0V)に設定される。一方、ブースト信号BSTがHレベル(アクティブ)に設定される第2の場合には、出力電圧VRDは、比較的大きな値、より具体的には、4つのトランジスタM33,M34,M35,M37の4つのドレイン−ソース間の電圧の和とほぼ等しい値(例えば約1.5V)に設定される。
In the
なお、分周回路用レギュレータ220では、出力&帰還回路QFに含まれるトランジスタM34のソース電圧がバイアス電圧VBとして出力されており、該バイアス電圧VBは、論理回路用レギュレータ230に供給されている。
In the
B−3.論理回路用レギュレータの構成:
図4は、論理回路用レギュレータ230の内部構成を示す説明図である。論理回路用レギュレータ230は、発振回路用レギュレータ210(図2)とほぼ同様である。ただし、差動増幅回路DAに含まれるトランジスタM22のゲート端子には、基準電圧Vrefに代えて、分周回路用レギュレータ220から供給されたバイアス電圧VBが与えられている。
B-3. Logic circuit regulator configuration:
FIG. 4 is an explanatory diagram showing the internal configuration of the
また、図2,図4を比較して分かるように、論理回路用レギュレータ230では、出力&帰還回路QFが変更されている。具体的には、論理回路用レギュレータ230では、電圧調整回路MD(図2参照)は設けられておらず、発振回路用レギュレータ210の3つのトランジスタM32〜M34に代えて、ダイオード接続された2つのpチャネルMOSトランジスタM38,M39が設けられている。
Further, as can be seen by comparing FIG. 2 and FIG. 4, in the
論理回路用レギュレータ230は、発振回路用レギュレータ210と同様に動作する。すなわち、電源スイッチ回路SW1,SW2がオン状態に設定される場合には、論理回路用レギュレータ230は、安定した電圧VRLを出力することができる。一方、電源スイッチ回路SW1,SW2がオフ状態に設定される場合には、論理回路用レギュレータ230は、第4のキャパシタC4によって保持される電圧VRLを出力する。
The
論理回路用レギュレータ230では、上記のように、トランジスタM22のゲート端子にバイアス電圧VBが与えられると共に、トランジスタM38,M39が設けられているため、出力電圧VRLは、出力電圧VRDよりも大きくなる。具体的には、出力電圧VRLは、3つのトランジスタM35,M38,M39の3つのドレイン−ソース間の電圧の和と、分周回路用レギュレータ220に含まれるトランジスタM34のドレイン−ソース間の電圧と、の総和とほぼ等しい値(例えば約1.8V)に設定される。
In the
B−4.基準電圧生成回路の構成:
基準電圧生成回路240は、基準電圧Vrefを生成して3つのレギュレータ210,220,230に供給する。また、基準電圧生成回路240は、図2〜図4に示す3つのレギュレータ210,220,230と同様に、基準電圧生成回路240に電源電圧VDを供給するか否かを決定する2つの電源スイッチ回路と、基準電圧Vrefを保持するためのキャパシタと、を備えている。
B-4. Configuration of the reference voltage generation circuit:
The reference
B−5.動作制御信号に応じた動作:
上記のように、4つの回路210,220,230,240には、それぞれ2つの電源スイッチ回路SW1,SW2が含まれている。電源スイッチ回路SW1,SW2をオン状態に設定することにより、4つの回路210,220,230,240に電源電圧VDを供給して安定した電圧VRO,VRD,VRL,Vrefを出力させることができる。ただし、本実施例では、4つの回路210,220,230,240の消費電力を低減させるために、電源スイッチ回路SW1,SW2は間欠的にオン状態に設定されている。
B-5. Operation according to the operation control signal:
As described above, the four
本実施例では、4つの回路210,220,230,240は、2つの動作モードに従って動作する。第1の動作モードは、間欠動作モードであり、間欠動作モードが実行される期間(間欠動作期間)では、電源スイッチ回路SW1,SW2が間欠的にオン状態に設定される。第2の動作モードは、連続動作モードであり、連続動作モードが実行される期間(連続動作期間)では、電源スイッチ回路SW1,SW2が定常的にオン状態に設定される。なお、本実施例では、4つの回路210,220,230,240は、通常、間欠動作モードで動作しており、特定の場合に、連続動作モードで動作する。
In the present embodiment, the four
図5は、間欠動作期間と連続動作期間とにおける3つの信号LPW,LPV,XLPVを示す説明図である。図5(a)は、動作制御信号生成回路310(図1)によって生成される動作制御信号LPWを示している。図5(b),(c)は、それぞれ、LS回路242(図1)によって生成される第1のスイッチ信号LPVと第2のスイッチ信号XLPVとを示している。前述したように、この2つのスイッチ信号LPV,XLPVが、4つの回路210,220,230,240に含まれる2つの電源スイッチ回路SW1,SW2にそれぞれ与えられる(図2〜図4参照)。
FIG. 5 is an explanatory diagram showing three signals LPW, LPV, and XLPV in the intermittent operation period and the continuous operation period. FIG. 5A shows the operation control signal LPW generated by the operation control signal generation circuit 310 (FIG. 1). FIGS. 5B and 5C show the first switch signal LPV and the second switch signal XLPV generated by the LS circuit 242 (FIG. 1), respectively. As described above, the two switch signals LPV and XLPV are supplied to the two power switch circuits SW1 and SW2 included in the four
第1のスイッチ信号LPVの論理レベルは、動作制御信号LPW(図5(a))の論理レベルと同じであるが、第2のスイッチ信号XLPV(図5(c))の論理レベルは、動作制御信号LPWの論理レベルと逆である。ただし、動作制御信号LPWは、電源電圧VRLで動作する動作制御信号生成回路310から出力される信号であり、信号の電圧レベルは比較的低い。一方、スイッチ信号LPV,XLPVは、電源電圧VDで動作するLS回路242から出力される信号であり、信号の電圧レベルは比較的高い。
The logic level of the first switch signal LPV is the same as the logic level of the operation control signal LPW (FIG. 5A), but the logic level of the second switch signal XLPV (FIG. 5C) is the operation level. This is opposite to the logic level of the control signal LPW. However, the operation control signal LPW is a signal output from the operation control
連続動作期間では、動作制御信号LPWは、定常的にLレベルに設定される。そして、第1のスイッチ信号LPVは、定常的にLレベルに設定され、第2のスイッチ信号XLPVは、定常的にHレベルに設定される。このとき、4つの回路210,220,230,240に含まれる電源スイッチ回路SW1,SW2は定常的にオン状態に設定される。したがって、該4つの回路210,220,230,240には、電源電圧VDが供給されて、各トランジスタには、ドレイン電流が流れる。
In the continuous operation period, the operation control signal LPW is constantly set to the L level. The first switch signal LPV is constantly set to the L level, and the second switch signal XLPV is constantly set to the H level. At this time, the power switch circuits SW1 and SW2 included in the four
一方、間欠動作期間では、動作制御信号LPWは、所定の周期で発生するHレベルのパルスを含んでいる。そして、第1のスイッチ信号LPVは、所定の周期で発生するHレベルのパルスを含んでおり、第2のスイッチ信号XLPVは、所定の周期で発生するLレベルのパルスを含んでいる。 On the other hand, in the intermittent operation period, the operation control signal LPW includes an H level pulse generated at a predetermined cycle. The first switch signal LPV includes an H level pulse generated at a predetermined cycle, and the second switch signal XLPV includes an L level pulse generated at a predetermined cycle.
間欠動作期間のうち、動作制御信号LPWがLレベルに設定される第1の部分期間では、連続動作期間と同様に、4つの回路210,220,230,240に含まれる電源スイッチ回路SW1,SW2はオン状態に設定される。一方、間欠動作期間のうち、動作制御信号LPWがHレベルに設定される第2の部分期間では、4つの回路210,220,230,240に含まれる電源スイッチ回路SW1,SW2はオフ状態に設定される。このとき、該4つの回路には、電源電圧VDが供給されず、各トランジスタには、ドレイン電流が流れない。ただし、3つの回路(レギュレータ)210,220,230に含まれる出力トランジスタM31には、対応する3つの回路110,120,130で消費される電流に応じたドレイン電流が流れる。
In the first partial period in which the operation control signal LPW is set to L level during the intermittent operation period, the power switch circuits SW1, SW2 included in the four
第1の部分期間では、4つの回路210,220,230,240から出力される4つの電圧VRO,VRD,VRL,Vrefは安定している。しかしながら、第2の部分期間では、4つの電圧VRO,VRD,VRL,Vrefは変動し得る。例えば、電源電圧VDが変動する場合には、4つの電圧VRO,VRD,VRL,Vrefも変動する。
In the first partial period, the four voltages VRO, VRD, VRL, and Vref output from the four
そこで、本実施例では、後述するように、4つの回路210,220,230,240を間欠動作させることによって該4つの回路の低消費電力化を図りつつ、必要に応じて間欠動作を禁止し、該4つの回路に連続動作させている。
Therefore, in this embodiment, as described later, by intermittently operating the four
B−6.動作制御信号生成回路の構成および動作:
図6は、動作制御信号生成回路310の内部構成を示す説明図である。図示するように、動作制御信号生成回路310は、3つのOR回路312,314,318と、遅延回路313と、カウンタ316と、を備えている。
B-6. Configuration and operation of operation control signal generation circuit:
FIG. 6 is an explanatory diagram showing the internal configuration of the operation control
第1のOR回路312は、3入力OR回路であり、3つの信号ICE,IFOE,BSTと、が与えられている。なお、これらの3つの信号ICE,IFOE,BSTについては後述する。
The first OR
遅延回路313は、2つのフリップフロップを含むシフトレジスタである。遅延回路313のデータ端子には、第1のOR回路312から出力された出力信号Q312が与えられており、クロック端子には、計時回路302で生成された1Hzの周波数を有するクロック信号F1Hzが与えられている。遅延回路313の出力信号Q313は、第1のOR回路312の出力信号Q312を、約1〜約2秒だけ遅延させた信号である。なお、遅延回路313は、キャパシタと抵抗とを用いて構成されてもよい。
The
第2のOR回路314は、2入力OR回路である。第2のOR回路314には、第1のOR回路312からの出力信号Q312と、遅延回路313からの出力信号Q313と、が与えられている。
The second OR
カウンタ316は、分周回路として機能する。カウンタ316のクロック端子には、計時回路302で生成された約8kHz(正確には8192Hz)の周波数を有するクロック信号F8kHzが与えられており、リセット端子には、リセット信号として、第2のOR回路314からの出力信号Q314が与えられている。カウンタ316は、約4kHz(正確には4096Hz)の周波数を有する第1のクロック信号Faと、約2kHz(正確には2048Hz)の周波数を有するクロック信号Fbと、約1kHz(正確には1024Hz)の周波数を有するクロック信号Fcと、を出力する。
The
第3のOR回路318は、3入力OR回路である。第3のOR回路318には、互いに異なる周波数3つのクロック信号Fa,Fb,Fcが与えられている。第3のOR回路318からの出力信号が、動作制御信号LPWである。
The third OR
図7は、動作制御信号生成回路310(図6)の動作を示すタイミングチャートである。図7(a)は、3つの信号ICE,IFOE,BSTのいずれかを示している。図7(b)〜(d)は、それぞれ、出力信号Q312,Q313,Q314を示している。そして、図7(e)は、動作制御信号LPWを示している。 FIG. 7 is a timing chart showing the operation of the operation control signal generation circuit 310 (FIG. 6). FIG. 7A shows one of three signals ICE, IFOE, and BST. FIGS. 7B to 7D show the output signals Q312, Q313, and Q314, respectively. FIG. 7E shows the operation control signal LPW.
3つの信号ICE,IFOE,BSTのうちのいずれかがHレベルに設定されると、第1のOR回路312の出力信号Q312は、直ちにHレベルに設定され、遅延回路313の出力信号Q313は、遅れてHレベルに設定される(図7(a)〜(c))。第2のOR回路314の出力信号Q314は、第1のOR回路312の出力信号Q312がHレベルに設定される期間Tよりも遅延期間TAだけ長い期間で、Hレベルに設定されている(図7(d))。
When any of the three signals ICE, IFOE, and BST is set to H level, the output signal Q312 of the first OR
図7(d),(e)に示すように、リセット信号(第2のOR回路314の出力信号)Q314がLレベルに設定される期間(すなわち、間欠動作期間)では、カウンタ316が動作するため、動作制御信号LPWは所定の周期Tcで発生するHレベルのパルスを含んでいる。本実施例では、所定の周期Tcは、約0.001秒(正確には1/1024(Hz)秒)に設定されており、Hレベル期間は、1周期Tcの7/8に設定されている。
As shown in FIGS. 7D and 7E, the
一方、リセット信号Q314がHレベルに設定される期間(すなわち、連続動作期間)では、カウンタ316の3つの出力信号がLレベルに設定されるため、動作制御信号LPWはLレベルに設定される。
On the other hand, during the period when reset signal Q314 is set to H level (that is, the continuous operation period), the three output signals of
C.間欠動作の禁止:
C−1.データ通信処理に伴う間欠動作の中断:
前述したように、論理回路130は、IF回路400(より具体的にはデータIF回路)を介して、CPU600からの要求に応じてCPU600とデータの通信を行うことができる。ただし、データ通信処理が行われる際には、後述するように、発振回路110に安定して発振させることが困難となる。このため、本実施例では、データ通信処理の際に、間欠動作を中断している。
C. Prohibition of intermittent operation:
C-1. Interruption of intermittent operation due to data communication processing:
As described above, the
図8は、データ通信処理のための回路を示す説明図である。図8では、データ通信処理に注目して、論理回路130とIF回路400とCPU600とが描かれている。図示するように、IF回路400は、データIF回路410を備えている。なお、データIF回路410は、図示しないLS回路を含んでいる。
FIG. 8 is an explanatory diagram showing a circuit for data communication processing. In FIG. 8, the
データIF回路410は、CPU600から通信イネーブル信号CEを受け取り、内部通信イネーブル信号ICEとして論理回路130に供給する。同様に、データIF回路410は、CPU600からタイミング信号CLKを受け取り、内部タイミング信号ICLKとして論理回路130に供給する。また、データIF回路410は、CPU600から入力データ信号DIを受け取り、内部入力データ信号IDIとして論理回路130に供給すると共に、論理回路130から内部出力データ信号IDOを受け取り、出力データ信号DOとしてCPU600に供給する。なお、本実施例では、入力データ信号DIと出力データ信号DOとの伝送には、共通の配線が利用されている。
The data IF
図9は、データ通信処理のための回路(図8)の動作を示すタイミングチャートである。図9(a)〜(c)は、それぞれ、通信イネーブル信号CE,ICEと、タイミング信号CLK,ICLKと、データ信号DI,DO,IDI,IDOと、を示す。図9(d)は、動作制御信号LPWを示す。 FIG. 9 is a timing chart showing the operation of the circuit (FIG. 8) for data communication processing. 9A to 9C show the communication enable signals CE and ICE, the timing signals CLK and ICLK, and the data signals DI, DO, IDI, and IDO, respectively. FIG. 9D shows the operation control signal LPW.
CPU600が論理回路130にデータの入力(書き込み)を要求する場合には、CPU600は、通信イネーブル信号CEをHレベル(アクティブ)に設定すると共に、タイミング信号CLKを論理回路300に供給する(図9(a),(b))。そして、CPU600は、入力データ信号DIを論理回路300に供給する(図9(c))。入力データ信号DIには、処理モードMと、アドレスAと、有意なデータDと、が含まれる。ここでは、処理モードMは、書き込みモードである。また、有意なデータDは、例えば、CPU600から供給される現在時刻を示すデータを含む。論理回路130は、内部タイミング信号ICLKに従って、内部入力データ信号IDIを受け取り、有意なデータDを、アドレスAで指定されたレジスタに書き込む。
When the
CPU600が論理回路130からのデータの出力(読み出し)を要求する場合にも、CPU600は、通信イネーブル信号CEをHレベル(アクティブ)に設定すると共に、タイミング信号CLKを論理回路300に供給する(図9(a),(b))。そして、CPU600は、入力データ信号DIを論理回路130に供給する(図9(c))。入力データ信号DIには、処理モードMと、アドレスAと、が含まれる。ここでは、処理モードMは、読み出しモードである。論理回路130は、内部タイミング信号ICLKに従って、内部入力データ信号IDIを受け取り、アドレスAで指定されたレジスタから、有意なデータDを読み出す。有意なデータDは、例えば、計時回路302で計時された現在時刻を示すデータを含む。次に、論理回路130は、内部タイミング信号ICLKに従って、読み出された有意なデータDを含む内部出力データ信号IDOをCPU600に供給する(図9(c))。
Even when the
図9(d)に示すように、動作制御信号LPWは、通信イネーブル信号CE,ICEがHレベルに設定されると、Lレベルに設定されている。具体的には、間欠動作が禁止される連続動作期間は、通信イネーブル信号CE,ICEがHレベルに設定される通信イネーブル期間T1と、その直後の付加期間T1Aと、を含んでいる。 As shown in FIG. 9D, the operation control signal LPW is set to L level when the communication enable signals CE and ICE are set to H level. Specifically, the continuous operation period in which the intermittent operation is prohibited includes a communication enable period T1 in which the communication enable signals CE and ICE are set to H level, and an additional period T1A immediately after that.
なお、動作制御信号LPWは、図6で説明したように、動作制御信号生成回路310によって、内部通信イネーブル信号ICE(図9(a))を利用して、生成されている。すなわち、通信イネーブル期間T1は、図7の期間Tに対応し、付加期間T1Aは、図7の遅延期間TAに対応する。
Note that the operation control signal LPW is generated by the operation control
上記のように、本実施例では、通信イネーブル期間T1と付加期間T1Aとにおいて、4つの回路210,220,230,240の間欠動作が禁止されるため、データ信号の伝送が行われる際にも、4つの回路210,220,230,240に安定して動作させることができる。特に、発振回路110に安定して発振させることができるため、計時回路302に安定して計時させることができる。
As described above, in the present embodiment, the intermittent operation of the four
具体的には、通信イネーブル期間T1では、データ信号DI,DOのレベルの変動に応じてデータIF回路410を流れる電流が大きく変動し、この結果、電源電圧VDが大きく変動し得る。電源電圧VDが変動する場合には、電源電圧VROも変動するため、発振回路110の安定した発振が困難となる虞がある。すなわち、発振回路110の発振が不安定となったり、停止したりする虞がある。しかしながら、本実施例では、通信イネーブル期間T1では、発振回路用レギュレータ210の間欠動作が中断される。このため、通信イネーブル期間T1において、発振回路110の発振が不安定となったり停止したりするのを抑制して、発振回路110に安定して発振させることができる。
Specifically, in the communication enable period T1, the current flowing through the data IF
また、通信イネーブル期間T1の直後の付加期間T1Aでも、電源電圧VD,VROは変動し易い。しかしながら、本実施例では、付加期間T1Aにおいても、発振回路用レギュレータ210の間欠動作が中断される。このため、付加期間T1Aにおいても、発振回路110に安定して発振させることができる。
Further, even in the additional period T1A immediately after the communication enable period T1, the power supply voltages VD and VRO are likely to vary. However, in this embodiment, the intermittent operation of the
C−2.クロック出力処理に伴う間欠動作の中断:
前述したように、論理回路130は、IF回路400(より具体的にはクロックIF回路)を介して、CPU600からの要求に応じてRTCモジュール100で生成されたクロック信号をCPU600に供給することができる。ただし、クロック出力処理が行われる際には、後述するように、発振回路110に安定して発振させることが困難となる。このため、本実施例では、クロック出力処理の際に、間欠動作を中断している。
C-2. Interruption of intermittent operation during clock output processing:
As described above, the
図10は、クロック出力処理のための回路を示す説明図である。図10では、クロック出力処理に注目して、論理回路130とIF回路400とCPU600とが描かれている。図示するように、IF回路400は、クロックIF回路420を備えている。なお、クロックIF回路420は、図示しないLS回路を含んでいる。また、図示するように、論理回路130には、ハイインピーダンス(HIZ)設定信号生成回路380が設けられている。
FIG. 10 is an explanatory diagram showing a circuit for clock output processing. In FIG. 10, paying attention to the clock output processing, the
クロックIF回路420は、CPU600からクロックイネーブル信号FOEを受け取り、内部クロックイネーブル信号IFOEとして論理回路130に供給する。
The clock IF
HIZ設定信号生成回路380は、内部クロックイネーブル信号IFOEを利用して、ハイインピーダンス設定信号HIZを生成する。また、論理回路130は、内部クロックイネーブル信号IFOEを受け取ると、計時回路302で準備された内部クロック信号IFOUTを出力する。
The HIZ setting
クロックIF回路420は、論理回路130から内部クロック信号IFOUTを受け取り、クロック信号FOUTとしてCPU600に供給する。ただし、クロックIF回路420が受け取るハイインピーダンス設定信号HIZがアクティブ(Lレベル)である場合には、クロックIF回路420の出力は、ハイインピーダンス状態に設定される。
The clock IF
なお、本実施例では、クロック信号IFOUT,FOUTは、前述のクロック信号FD0と同じ周波数を有しているが、該クロック信号FD0よりも低い周波数を有していてもよい。また、クロック信号IFOUT,FOUTの周波数は、複数種類の周波数(例えば、32768Hz,1024Hz,32Hz,1Hz)の中から選択可能であってもよい。 In this embodiment, the clock signals IFOUT and FOUT have the same frequency as the clock signal FD0 described above, but may have a frequency lower than that of the clock signal FD0. The frequencies of the clock signals IFOUT and FOUT may be selectable from a plurality of types of frequencies (for example, 32768 Hz, 1024 Hz, 32 Hz, and 1 Hz).
図11は、クロック出力処理のための回路(図10)の動作を示すタイミングチャートである。図11(a)は、クロックイネーブル信号FOE,IFOEを示し、図11(b)は、ハイインピーダンス設定信号HIZを示す。図11(c)は、クロック信号FOUTを示す。図11(d)は、動作制御信号LPWを示す。 FIG. 11 is a timing chart showing the operation of the circuit (FIG. 10) for clock output processing. FIG. 11A shows the clock enable signals FOE and IFOE, and FIG. 11B shows the high impedance setting signal HIZ. FIG. 11C shows the clock signal FOUT. FIG. 11D shows the operation control signal LPW.
CPU600が論理回路130からのクロックの出力を要求する場合には、CPU600は、クロックイネーブル信号FOEをHレベル(アクティブ)に設定する(図11(a))。HIZ設定信号生成回路380は、内部クロックイネーブル信号IFOEがHレベル(アクティブ)に設定されると、ハイインピーダンス設定信号HIZをHレベル(非アクティブ)に設定する(図11(b))。また、論理回路130は、内部クロックイネーブル信号IFOEがHレベル(アクティブ)に設定されると、計時回路302で準備された内部クロック信号IFOUTを出力する。そして、クロックIF回路420は、ハイインピーダンス設定信号HIZがHレベル(非アクティブ)に設定される期間に、クロック信号FOUTを出力する(図11(c))。
When the
図11(d)に示すように、動作制御信号LPWは、クロックイネーブル信号FOEがHレベルに設定されると、Lレベルに設定されている。具体的には、間欠動作が禁止される連続動作期間は、クロックイネーブル信号FOE,IFOEがHレベルに設定されるクロックイネーブル期間T2と、その直後の付加期間T2Aと、を含んでいる。クロックイネーブル期間T2には、クロック信号FOUTが出力されていない第1の部分期間T21と、クロック信号FOUTが出力されている第2の部分期間T22と、が含まれている。 As shown in FIG. 11D, the operation control signal LPW is set to L level when the clock enable signal FOE is set to H level. Specifically, the continuous operation period in which the intermittent operation is prohibited includes a clock enable period T2 in which the clock enable signals FOE and IFOE are set to the H level, and an additional period T2A immediately thereafter. The clock enable period T2 includes a first partial period T21 in which the clock signal FOUT is not output and a second partial period T22 in which the clock signal FOUT is output.
なお、動作制御信号LPWは、図6で説明したように、動作制御信号生成回路310によって、内部クロックイネーブル信号IFOE(図11(a))を利用して、生成されている。すなわち、クロックイネーブル期間T2は、図7の期間Tに対応し、付加期間T2Aは、図7の遅延期間TAに対応する。
Note that the operation control signal LPW is generated by the operation control
上記のように、本実施例では、クロックイネーブル期間T2と付加期間T2Aとにおいて、4つの回路210,220,230,240の間欠動作が禁止されるため、クロック信号が出力される際にも、4つの回路210,220,230,240に安定して動作させることができる。特に、発振回路110に安定して発振させることができ、この結果、計時回路302に安定して計時させることができる。
As described above, in this embodiment, the intermittent operation of the four
具体的には、クロックイネーブル期間T2では、クロック信号FOUTのレベルの変動に応じてクロックIF回路420を流れる電流が大きく変動し、この結果、電源電圧VDが大きく変動し得る。前述したように、電源電圧VDが変動する場合には、電源電圧VROも変動するため、発振回路110の安定した発振が困難となる虞がある。しかしながら、本実施例では、クロックイネーブル期間T2では、4つの回路210,220,230,240の間欠動作が中断される。このため、クロックイネーブル期間T2において、発振回路110の発振が不安定となったり停止したりするのを抑制して、発振回路110に安定して発振させることができる。
Specifically, in the clock enable period T2, the current flowing through the clock IF
また、クロックイネーブル期間T2の直後の付加期間T2Aでも、電源電圧VD,VROは変動し易い。しかしながら、本実施例では、付加期間T2Aにおいても、発振回路用レギュレータ210の間欠動作が中断される。このため、付加期間T2Aにおいても、発振回路110に安定して発振させることができる。
Further, even in the additional period T2A immediately after the clock enable period T2, the power supply voltages VD and VRO are likely to fluctuate. However, in this embodiment, the intermittent operation of the
ところで、本実施例では、クロックイネーブル期間T2の開始直後の第1の部分期間T21では、クロックIF回路420からのクロック信号の出力が禁止され、第1の部分期間T21の終了直後の第2の部分期間T22では、クロックIF回路420からのクロック信号FOUTの出力が許容されている。
By the way, in this embodiment, in the first partial period T21 immediately after the start of the clock enable period T2, the output of the clock signal from the clock IF
クロックIF回路420の出力が、ハイインピーダンス状態からクロック信号FOUTの出力状態に変更される際には、電源電圧VD,VROは変動し易い。このため、クロックイネーブル期間T2の開始直後にクロック信号FOUTの出力が許容される場合には、発振回路110の安定した発振が困難となる虞がある。しかしながら、本実施例では、間欠動作が中断されてから第1の部分期間T21が経過した後に、クロックIF回路420の出力が、ハイインピーダンス状態からクロック信号FOUTの出力状態に変更されている。このため、クロックイネーブル期間T2の開始直後の第1の部分期間T21においても、発振回路110に安定して発振させることができる。
When the output of the clock IF
図12は、ハイインピーダンス(HIZ)設定信号生成回路380(図10)の内部構成を示す説明図である。図示するように、HIZ設定信号生成回路380は、遅延回路382と、AND回路384と、を含んでいる。
FIG. 12 is an explanatory diagram showing the internal configuration of the high impedance (HIZ) setting signal generation circuit 380 (FIG. 10). As illustrated, the HIZ setting
遅延回路382は、2つのフリップフロップを含むシフトレジスタである。遅延回路382のデータ端子には、内部クロックイネーブル信号IFOEが与えられており、クロック端子には、計時回路302で生成された1Hzの周波数を有するクロック信号F1Hzが与えられている。遅延回路382の出力信号Q382は、内部クロックイネーブル信号IFOEを、約1〜約2秒だけ遅延させた信号である。なお、遅延回路382は、キャパシタと抵抗とを用いて構成されてもよい。
The
AND回路384には、内部クロックイネーブル信号IFOEと、遅延回路382からの出力信号Q382と、が与えられている。AND回路384からの出力信号が、ハイインピーダンス設定信号HIZである。
The AND
この遅延回路382によって、内部クロックイネーブル信号IFOEに応じて、ハイインピーダンス設定信号HIZが生成される。なお、遅延回路382の遅延期間が、前述の第1の部分期間T21(図11)である。
The
図13は、クロックIF回路420(図10)の内部構成を示す説明図である。図示するように、クロックIF回路420は、2つのバッファ回路421a,421bと、2つのLS回路423a,423bと、NAND回路424と、インバータ回路425と、NOR回路426と、直列に接続されたpチャネルMOSトランジスタ427aおよびnチャネルMOSトランジスタ427bと、を備えている。
FIG. 13 is an explanatory diagram showing the internal configuration of the clock IF circuit 420 (FIG. 10). As illustrated, the clock IF
第1のLS回路423aには、第1のバッファ回路421aを介して、ハイインピーダンス設定信号HIZが与えられている。第1のLS回路423aの出力は、NAND回路424に与えられていると共に、インバータ回路425を介してNOR回路426に与えられている。
A high impedance setting signal HIZ is given to the
第2のLS回路423bには、第2のバッファ回路421bを介して、内部クロック信号IFOUTが与えられている。第2のLS回路423bの出力は、NAND回路424に与えられていると共に、NOR回路426に与えられている。
The
第1のトランジスタ427aのソース端子には電源電圧VDが与えられており、ゲート端子には、NAND回路424の出力が与えられている。また、第2のトランジスタ427bのソース端子には電源電圧VSが与えられており、ゲート端子には、NOR回路426の出力が与えられている。2つのトランジスタ427a,427bのドレイン端子は互いに接続されており、クロックIF回路420の出力端子を構成する。
The power supply voltage VD is supplied to the source terminal of the
なお、図13の左側に示された回路421a,421bは、電源電圧VRLを利用して動作し、右側に示された回路424〜426,427a,427bは、電源電圧VDを利用して動作する。LS回路423a,423bは、2つの電源電圧VRL,VDを利用して動作する。
The
ハイインピーダンス設定信号HIZがLレベル(アクティブ)である場合には、NAND回路424の出力はHレベルに設定され、NOR回路426の出力はLレベルに設定される。このため、2つのトランジスタ427a,427bはオフ状態に設定され、この結果、クロックIF回路420の出力は、ハイインピーダンスに設定される(図11(b),(c)参照)。
When the high impedance setting signal HIZ is at L level (active), the output of the
一方、ハイインピーダンス設定信号HIZがHレベル(非アクティブ)である場合には、NAND回路424の出力とNOR回路426の出力とは、共に、内部クロック信号IFOUTと逆の論理レベルに設定される。このため、内部クロック信号IFOUTがLレベルである場合には、第2のトランジスタ427bのみがオン状態に設定され、クロックIF回路420の出力は、Lレベルに設定される。逆に、内部クロック信号IFOUTがHレベルである場合には、第1のトランジスタ427aのみがオン状態に設定され、クロックIF回路420の出力は、Hレベルに設定される(図11(b),(c)参照)。
On the other hand, when the high impedance setting signal HIZ is at the H level (inactive), the output of the
上記のように、ハイインピーダンス設定信号HIZがLレベル(アクティブ)に設定される場合には、クロックIF回路420の出力は、ハイインピーダンス状態となり、ハイインピーダンス設定信号HIZがHレベル(非アクティブ)に設定される場合には、クロックIF回路420は、クロック信号FOUTを出力する。
As described above, when the high impedance setting signal HIZ is set to L level (active), the output of the clock IF
C−3.発振停止時の間欠動作の中断:
本実施例では、発振回路110の消費電力を低減させるために、発振回路110の電源電圧(すなわち、発振回路用レギュレータ210の出力電圧)VROは、かなり低い値に設定されている。具体的には、電源電圧VROは、発振回路110の発振が停止する電圧よりも約0.1Vだけ高い値に設定されている。
C-3. Interruption of intermittent operation when oscillation is stopped:
In this embodiment, in order to reduce the power consumption of the
仮に、電源電圧VROが低下して発振回路110の発振が停止する場合には、発振回路110を再度発振させるために、発振回路用レギュレータ210の出力電圧VROを増大させる必要がある。出力電圧VROを増大させるための期間(ブースト期間)中に、間欠動作が実行されると、電圧VROを迅速に、かつ、充分に増大させることが困難となる。このため、本実施例では、発振停止に伴ってブースト処理が実行される際に、間欠動作を中断している。
If the power supply voltage VRO decreases and the oscillation of the
図14は、発振停止時の回路の動作を示すタイミングチャートである。図14(a)は、発振停止検出回路360から出力される検出信号FSTOPを示す。図14(b)は、ブースト信号生成回路320から出力されるブースト信号BSTを示す。図14(c)は、発振回路用レギュレータ210の出力電圧VROを示し、図14(d)は、分周回路用レギュレータ220の出力電圧VRDを示す。図14(e)は、動作制御信号LPWを示す。
FIG. 14 is a timing chart showing the operation of the circuit when oscillation is stopped. FIG. 14A shows the detection signal FSTOP output from the oscillation
発振回路用レギュレータ210の出力電圧VROが低下して((図14(c))、発振回路110の発振が停止すると、発振停止検出回路360は、発振回路110の発振の停止を検出して、検出信号FSTOPをHレベル(アクティブ)に設定する(図14(a))。ブースト信号生成回路320は、検出信号FSTOPがHレベル(アクティブ)に設定されると、ブースト信号BSTを後述する期間T3だけHレベル(アクティブ)に設定する(図14(b))。ブースト信号BSTは、図1で説明したように、発振回路用レギュレータ210と分周回路用レギュレータ220とに供給されている。ブースト信号BSTがHレベル(アクティブ)に設定されると、図2,図3で説明したように、2つのレギュレータ210,220の電圧調整回路MDに含まれるトランジスタM32はオフ状態に設定される。このとき、2つのレギュレータ210,220の出力電圧VRO,VRDは、それぞれ約0.5Vだけ増大する(図14(c),(d))。発振回路用レギュレータ210の出力電圧VROが増大すると、発振回路110の発振が再開される。そして、発振停止検出回路360は、発振の再開を検出すると、検出信号FSTOPをLレベル(非アクティブ)に戻す(図14(a))。その後、ブースト信号BSTがLレベル(非アクティブ)に戻ると(図14(b))、レギュレータ210,220の出力電圧VRO,VRDは低下して通常の値に戻る。
When the output voltage VRO of the
図14(e)に示すように、動作制御信号LPWは、ブースト信号BSTがHレベル(アクティブ)に設定されると、Lレベルに設定されている。具体的には、間欠動作が禁止される連続動作期間は、ブースト信号BSTがHレベルに設定されるブースト期間T3と、その直後の付加期間T3Aと、を含んでいる。 As shown in FIG. 14E, the operation control signal LPW is set to L level when the boost signal BST is set to H level (active). Specifically, the continuous operation period in which the intermittent operation is prohibited includes a boost period T3 in which the boost signal BST is set to the H level, and an additional period T3A immediately after that.
なお、動作制御信号LPWは、図6で説明したように、動作制御信号生成回路310によって、ブースト信号BST(図14(b))を利用して、生成されている。すなわち、ブースト期間T3は、図7の期間Tに対応し、付加期間T3Aは、図7の遅延期間TAに対応する。
Note that the operation control signal LPW is generated by the operation control
上記のように、本実施例では、ブースト期間T3と付加期間T3Aとにおいて、4つの回路210,220,230,240の間欠動作が禁止されるため、4つの回路210,220,230,240に安定して動作させることができる。特に、発振回路110に安定して発振させることができ、この結果、計時回路302に安定して計時させることができる。
As described above, in this embodiment, the intermittent operation of the four
具体的には、発振停止後のブースト期間T3では、間欠動作が中断されるため、発振回路用レギュレータ210の出力電圧VROを迅速に、かつ、充分に増大させることができる。このため、迅速に、かつ、確実に発振回路110に安定して発振を再開させることができる。また、ブースト期間T3の直後の付加期間T3Aにおいても間欠動作を禁止することにより、発振回路用レギュレータ210の出力電圧VROが低下して通常の値に戻った直後に、間欠動作が再開されずに済む。このため、付加期間T3Aにおいても、発振回路110に安定して発振させることができる。
Specifically, since the intermittent operation is interrupted in the boost period T3 after the oscillation is stopped, the output voltage VRO of the
なお、本実施例では、ブースト期間T3において、分周回路用レギュレータ220の出力電圧VRDが、発振回路用レギュレータ210の出力電圧VROと共に増大されている。これは、分周回路用レギュレータ220の出力電圧VRDを、発振回路用レギュレータ210の出力電圧VROよりも常に高く設定するためである。仮に、ブースト期間T3中に電圧VROが電圧VRDよりも高くなると、分周回路120に含まれる入力段のレベルシフト回路が、発振回路110からの基準クロック信号FSをうまく受け取れない虞がある。そこで、本実施例では、ブースト期間T3において、出力電圧VROを増大させると共に、出力電圧VRDを増大させている。
In the present embodiment, in the boost period T3, the output voltage VRD of the frequency
図15は、ブースト信号生成回路320の内部構成を示す説明図である。図示するように、ブースト信号生成回路320は、インバータ回路322と、3つのリセットセットフリップフロップ(RS−FF)324,326,328と、を含んでいる。第1および第3のRS−FF324,328は、それぞれ2つのNAND回路で構成されており、第2のRS−FF326は、2つのNOR回路で構成されている。
FIG. 15 is an explanatory diagram showing the internal configuration of the boost
インバータ回路322には、検出信号FSTOPが与えられている。インバータ回路322の出力信号Q322は、第1のRS−FF324に与えられている。第1のRS−FF324の出力信号Q324は、第2のRS−FF326に与えられており、第2のRS−FF326の出力信号Q326は、第3のRS−FF328に与えられておる。また、3つのフリップフロップ324,326,328には、計時回路302で生成された2Hzの周波数を有するクロック信号F2Hzが与えられている。第3のRS−FF328からの出力信号が、ブースト信号BSTである。
A detection signal FSTOP is given to the
図16は、ブースト信号生成回路320(図15)の動作を示すタイミングチャートを示す説明図である。図16(a)は、検出信号FSTOPを示し、図16(b)は、インバータ回路322の出力信号Q322を示す。図16(c)は、クロック信号F2Hzを示す。図16(d),(e)は、それぞれ第1および第2のRS−FF324,326の出力信号Q324,Q326を示す。図16(f)は、ブースト信号BSTを示す。
FIG. 16 is an explanatory diagram showing a timing chart showing the operation of the boost signal generation circuit 320 (FIG. 15). 16A shows the detection signal FSTOP, and FIG. 16B shows the output signal Q322 of the
検出信号FSTOPがHレベル(アクティブ)に設定される直前では、発振回路110の発振は停止しているため、クロック信号F2Hzの論理レベルは、HレベルまたはLレベルのいずれかに設定されている。発信の停止が検出されて検出信号FSTOPがHレベル(アクティブ)に設定されると、ブースト信号BSTがHレベル(アクティブ)に設定される。これにより、発振回路110の発振が開始するため、クロック信号F2Hzの論理レベルは、周期的にHレベルとLレベルとに設定される。
Immediately before the detection signal FSTOP is set to H level (active), since the oscillation of the
図16(a),(f)に示すように、本実施例では、ブースト信号BSTは、検出信号FSTOPがHレベル(アクティブ)に設定されると、直ちにHレベル(アクティブ)に設定され、検出信号FSTOPがLレベル(非アクティブ)に設定された後に、Lレベル(非アクティブ)に設定される。すなわち、本実施例では、図14で説明したブースト期間T3は、検出信号FSTOPがHレベル(アクティブ)に設定される期間よりも長くなるように設定されている。 As shown in FIGS. 16A and 16F, in this embodiment, the boost signal BST is immediately set to H level (active) and detected when the detection signal FSTOP is set to H level (active). After the signal FSTOP is set to L level (inactive), it is set to L level (inactive). That is, in this embodiment, the boost period T3 described in FIG. 14 is set to be longer than the period in which the detection signal FSTOP is set to H level (active).
C−4.電源投入時の間欠動作の禁止:
RTCモジュール100の電源投入の際には、より具体的には、RTCモジュール100がバッテリに最初に接続される際には、発振回路110の発振を確実に開始させるために、出力電圧VROを増大させることが好ましい。前述したように、出力電圧VROを増大させるための期間(ブースト期間)中に、間欠動作が実行されると、電圧VROを迅速に、かつ、充分に増大させることが困難となる。このため、本実施例では、電源投入時にブースト処理が実行される際に、間欠動作を禁止している。
C-4. Prohibition of intermittent operation at power-on:
When the
図17は、電源投入時の回路の動作を示すタイミングチャートである。図17(a)は、RTCモジュール100に供給される電源電圧VDを示す。図17(b)は、論理回路用レギュレータ230の出力電圧VRLを示す。図17(c),(d)は、それぞれ発振回路用および分周回路用レギュレータ210,220の出力電圧VRO,VRDを示す。図17(e)は、パワーオンリセット回路370から出力されるパワーオンリセット信号PORを示す。図17(f)は、発振停止検出回路360から出力される検出信号FSTOPを示す。図17(g)は、ブースト信号生成回路320から出力されるブースト信号BSTを示す。図17(h)は、動作制御信号LPWを示す。
FIG. 17 is a timing chart showing the operation of the circuit when the power is turned on. FIG. 17A shows the power supply voltage VD supplied to the
図示するように、時刻t0でRTCモジュール100に電源が投入されると、電源電圧VDは次第に増大し、これに伴って、各レギュレータ210,220,230の出力電圧VRO,VRD,VRLも次第に増大する(図17(a)〜(d))。パワーオンリセット回路370は、電源電圧VDが所定の電圧に達した後の時刻t1において、パワーオンリセット信号PORをLレベルからHレベルに変更している(図17(e))。電源投入直後には、発振回路110の発振は停止しているため、発振停止検出回路360は、検出信号FSTOPをHレベル(アクティブ)に設定する(図17(f))。そして、ブースト信号生成回路320は、検出信号FSTOPがHレベル(アクティブ)に設定されると、ブースト信号BSTをHレベル(アクティブ)に設定する(図17(g))。このとき、レギュレータ210,220の出力電圧VRO,VRDは、通常の値よりも高い値まで増大する(図17(c),(d))。発振回路用レギュレータ210の出力電圧VROが増大すると、発振回路110の発振が開始される。そして、発振停止検出回路360は、発振の開始を検出する時刻t2で、検出信号FSTOPをLレベル(非アクティブ)に設定する(図17(f))。その後、時刻t3でブースト信号BSTが非アクティブ(Lレベル)に設定されると(図17(g))、レギュレータ210,220の出力電圧VRO,VRDは低下して通常の値に設定される。
As shown in the figure, when the power is turned on to the
図17(h)に示すように、動作制御信号LPWは、ブースト信号BSTがHレベル(アクティブ)に設定されると、時刻t4までLレベルに設定されている。具体的には、間欠動作が禁止される連続動作期間は、ブースト信号BSTがHレベルに設定されるブースト期間T4と、その直後の付加期間T4Aと、を含んでいる。 As shown in FIG. 17H, the operation control signal LPW is set to the L level until time t4 when the boost signal BST is set to the H level (active). Specifically, the continuous operation period in which the intermittent operation is prohibited includes a boost period T4 in which the boost signal BST is set to the H level and an additional period T4A immediately after that.
なお、動作制御信号LPWは、図6で説明したように、動作制御信号生成回路310によって、ブースト信号BST(図17(g))を利用して、生成されている。すなわち、ブースト期間T4は、図7の期間Tに対応し、付加期間T4Aは、図7の遅延期間TAに対応する。
Note that the operation control signal LPW is generated by the operation control
また、図15,図16で説明したように、電源投入時にも、ブースト信号生成回路320は、検出信号FSTOPを利用して、ブースト信号BSTを生成している。
As described with reference to FIGS. 15 and 16, the boost
上記のように、本実施例では、ブースト期間T4と付加期間T4Aとにおいて、4つの回路210,220,230,240の間欠動作が禁止されるため、4つの回路210,220,230,240に安定して動作させることができる。特に、発振回路110に安定して発振させることができ、この結果、計時回路302に安定して計時させることができる。
As described above, in this embodiment, the intermittent operation of the four
具体的には、電源投入時のブースト期間T4では、間欠動作が禁止されるため、発振回路用レギュレータ210の出力電圧VROを迅速に、かつ、充分に増大させることができる。このため、迅速に、かつ、確実に発振回路110に安定して発振を開始させることができる。また、ブースト期間T4の直後の付加期間T4Aにおいても間欠動作を禁止することにより、発振回路用レギュレータ210の出力電圧VROが低下して通常の値に戻った直後に、間欠動作が開始されずに済む。このため、付加期間T4Aにおいても、発振回路110に安定して発振させることができる。
Specifically, since the intermittent operation is prohibited during the boost period T4 when the power is turned on, the output voltage VRO of the
C−5.間欠動作の実行および禁止:
図18は、RTCモジュール100の動作中における間欠動作期間および連続動作期間を示す説明図である。図18(a)は、通信イネーブル信号CE,ICEを示す。図18(b)は、クロックイネーブル信号FOE,IFOEを示す。図18(c)は、クロック信号FOUTを示す。図18(d)は、ブースト信号BSTを示す。図18(e)は、間欠動作が実行されているか否かを示す。図中、「ON」の期間は、間欠動作期間を示し、「OFF」の期間は、間欠動作が禁止される連続動作期間を示す。
C-5. Execution and prohibition of intermittent operation:
FIG. 18 is an explanatory diagram showing an intermittent operation period and a continuous operation period during the operation of the
時刻ta1でRTCモジュール100に電源が投入されると、図17で説明したように、発振回路110の発振の停止が検出されて、ブースト信号BSTがHレベル(アクティブ)に設定されるため、間欠動作が禁止される。そして、時刻ta2でブースト信号BSTがLレベル(非アクティブ)に設定されると、付加期間経過後の時刻ta3で、間欠動作が開始される。
When power is applied to the
時刻tb1でCPU600によってデータ通信が要求されて通信イネーブル信号CE,ICEがHレベル(アクティブ)に設定されると、図9で説明したように、間欠動作が中断されて、データ通信が行われる。そして、時刻tb2で通信イネーブル信号CE,ICEがLレベル(非アクティブ)に設定されると、付加期間経過後の時刻tb3で間欠動作が再開される。
When data communication is requested by the
時刻tc1でCPU600によってクロック出力が要求されてクロックイネーブル信号FOE,IFOEがHレベル(アクティブ)に設定されると、図11で説明したように、間欠動作が中断される。ただし、クロックIF回路420の出力はハイインピーダンス状態で維持され、その後の時刻tc2でクロック信号FOUTの出力が開始される。そして、時刻tc3でクロックイネーブル信号FOE,IFOEがLレベル(非アクティブ)に設定されると、付加期間経過後の時刻tc4で間欠動作が再開される。
When a clock output is requested by the
時刻td1で発振回路110の発振の停止が検出されると、図14で説明したように、ブースト信号BSTがHレベル(アクティブ)に設定されて、間欠動作が中断される。そして、時刻td2で発振回路110の発振の再開が検出されると、ブースト信号BSTがLレベル(非アクティブ)に設定され、さらに付加期間経過後の時刻td3で間欠動作が再開される。
When the stop of oscillation of the
時刻te1でCPU600によってクロック出力が要求されてクロックイネーブル信号FOE,IFOEがHレベル(アクティブ)に設定されると、間欠動作が中断される。ただし、クロックIF回路420の出力は、ハイインピーダンス状態で維持され、その後の時刻te2でクロック信号FOUTの出力が開始される。図18(c)のクロック信号FOUTの波形から分かるように、この例では、発振回路110の発振は、クロックイネーブル期間中に停止している。時刻te3で発振回路110の発振の停止が検出されると、ブースト信号BSTがHレベル(アクティブ)に設定され、この結果、発振回路110の発振が再開される。そして、時刻te4で発振回路110の発振の再開が検出されると、ブースト信号BSTがLレベル(非アクティブ)に設定される。なお、時刻te3〜時刻te4の期間では、クロックイネーブル信号FOE,IFOEがHレベルで維持されているため、間欠動作は禁止されている。
When clock output is requested by
さらに、時刻te5でCPU600によってデータ通信が要求されて通信イネーブル信号CE,ICEがHレベル(アクティブ)に設定されると、データ通信が開始される。時刻te6では、クロックイネーブル信号FOE,IFOEがLレベル(非アクティブ)に設定されて、クロック信号FOUTの出力が終了する。しかしながら、時刻te6では、通信イネーブル信号CE,ICEがHレベル(アクティブ)で維持されているため、間欠動作は禁止されたままである。そして、時刻te7で通信イネーブル信号CE,ICEがLレベルに設定されると、付加期間経過後の時刻te8で間欠動作が再開される。
Further, when data communication is requested by
なお、図18では、2つの信号IFOE(FOE),BSTが共にHレベル(アクティブ)に設定される期間と、2つの信号ICE(CE),IFOE(FOE)が共にHレベル(アクティブ)に設定される期間と、が示されている。図示は省略されているが、他の2つの信号ICE(CE),BSTが共にHレベル(アクティブ)に設定される期間や、3つの信号ICE(CE),IFOE(FOE),BSTが共にHレベル(アクティブ)に設定される期間にも、上記と同様にして間欠動作が禁止される。なお、通信イネーブル信号CE,ICEがHレベル(アクティブ)に設定される期間とブースト信号BSTがHレベル(アクティブ)に設定される期間とが重なる場合にも、データ通信処理は継続可能である。これは、データ通信処理は、外部のCPU600から与えられるタイミング信号CLKに従って実行されているためである。
In FIG. 18, both the two signals IFOE (FOE) and BST are set to H level (active), and the two signals ICE (CE) and IFOE (FOE) are both set to H level (active). The period to be played is shown. Although not shown, the period in which the other two signals ICE (CE) and BST are both set to the H level (active) and the three signals ICE (CE), IFOE (FOE), and BST are both H. In the period set to the level (active), the intermittent operation is prohibited in the same manner as described above. Note that the data communication process can be continued even when the period during which the communication enable signals CE and ICE are set to H level (active) and the period during which the boost signal BST is set to H level (active) overlap. This is because the data communication process is executed according to the timing signal CLK given from the
D.レギュレータの分離:
本実施例では、図1に示すように、発振回路110には、発振回路用レギュレータ210から第1の内部電源電圧VROが供給され、分周回路120には、分周回路用レギュレータ220から第2の内部電源電圧VRDが供給されている。
D. Regulator separation:
In this embodiment, as shown in FIG. 1, the
このように、本実施例では、発振回路110と分周回路120とに対して2つのレギュレータ210,220が設けられているが、例えば2つの電圧VRO,VRDが同じである場合には、発振回路110と分周回路120とに対して唯一のレギュレータが設けられていてもよい。
As described above, in this embodiment, the two
ただし、発振回路110と分周回路120とに対して唯一のレギュレータが設けられている場合には、発振回路110の高電圧側の電源ラインと、分周回路120の高電圧側の電源ラインと、は電気的に接続されている。このため、発振回路110と分周回路120との間で、ノイズが伝搬し易い。例えば、分周回路120で発生したスイッチングノイズが、互いに接続された電源ラインを介して、発振回路110に伝搬する。この場合には、発振回路110から出力される基準クロック信号FSにジッター(揺れ)が発生し得る。
However, when a single regulator is provided for the
しかしながら、本実施例では、発振回路用レギュレータ210と分周回路用レギュレータ220とが別個に設けられており、発振回路110の高電圧側の電源ラインと、分周回路120の高電圧側の電源ラインと、は電気的に接続されていない。このため、発振回路110と分周回路120との間で、ノイズが伝搬するのを抑制することができる。例えば、分周回路120で発生したスイッチングノイズが、電源ラインを介して、発振回路110に伝搬するのを抑制することができ、この結果、基準クロック信号FSにジッターが発生するのを抑制することができる。
However, in this embodiment, the
同様に、本実施例では、論理回路130には、論理回路用レギュレータ230から第3の内部電源電圧VRLが供給されている。このため、発振回路110と論理回路130との間で、および、分周回路120と論理回路130との間で、ノイズが伝搬するのを抑制することができる。
Similarly, in this embodiment, the
以上説明したように、本実施例では、4つの回路210,220,230,240が間欠動作するため、RTCモジュール100の低消費電力化を実現することができる。
As described above, in the present embodiment, since the four
特に、本実施例では、CPU600からの要求に応じて、RTCモジュール100とCPU600との間で信号(データ信号,クロック信号)が伝送される期間T1,T2に、発振回路用レギュレータ210の間欠動作が禁止されて、発振回路用レギュレータ210は連続的に動作する。また、上記の期間T1,T22の終了直後の付加期間T1A,T2Aでも、発振回路用レギュレータ210は連続的に動作する。このため、発振回路110の安定した発振が困難なこれらの期間T1,T2,T1A,T2Aにおいて、発振回路110に安定して発振させることができる。
In particular, in this embodiment, in response to a request from the
また、本実施例では、発振回路110の発振の停止が検出され、発振回路用レギュレータ210の出力電圧VROを増大させる期間T3,T4に、発振回路用レギュレータ210の間欠動作が禁止されて、発振回路用レギュレータ210は連続的に動作する。このため、これらの期間T3,T4において、迅速に、かつ、確実に、発振回路110に安定して発振を開始させることができる。また、上記の期間T3,T4の終了直後の付加期間T3A,T4Aでも、発振回路用レギュレータ210は連続的に動作する。このため、発振回路110の安定した発振が困難なこれらの期間T3A,T4Aにおいて、発振回路110に安定して発振させることができる。
Further, in this embodiment, the stop of oscillation of the
以上の説明から分かるように、本実施例における動作制御信号生成回路310と、LS回路242と、発振回路110に含まれる電源スイッチ回路SW1,SW2とが、本発明における動作制御回路に相当する。また、本実施例におけるHIZ設定信号生成回路380とクロックIF回路420とが、クロック信号出力回路に相当する。さらに、本実施例におけるブースト信号生成回路320と発振回路用レギュレータ210に含まれる電圧調整回路MDとが、電圧増大回路に相当する。
As can be seen from the above description, the operation control
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能であり、例えば次のような変形も可能である。 In addition, this invention is not restricted to said Example and embodiment, In the range which does not deviate from the summary, it can be implemented in a various aspect, For example, the following deformation | transformation is also possible.
(1)上記実施例では、図7で説明したように、動作制御信号LPWのHレベル期間は、1周期Tcの7/8に設定されているが、これに代えて、例えば1周期Tcの3/4,1/2などに設定されてもよい。また、動作制御信号LPWのHレベル期間は、例えばCPU600からの要求に応じて、変更されるようにしてもよい。
(1) In the above embodiment, as described with reference to FIG. 7, the H level period of the operation control signal LPW is set to 7/8 of one cycle Tc. It may be set to 3/4, 1/2, or the like. Further, the H level period of the operation control signal LPW may be changed in response to a request from the
(2)上記実施例では、図7,図9,図11,図14,図17で説明したように、連続動作期間は、付加期間を含んでいるが、付加期間は省略可能である。ただし、連続動作期間が付加期間を含んでいれば、前述したように、付加期間において発振回路110に安定して発振させることができる。
(2) In the above embodiment, as described with reference to FIGS. 7, 9, 11, 14, and 17, the continuous operation period includes the additional period, but the additional period can be omitted. However, if the continuous operation period includes the additional period, the
(3)上記実施例では、4つの回路210,220,230,240が間欠動作を実行可能であるが、少なくとも発振回路用レギュレータ210が間欠動作を実行可能であればよい。
(3) In the above embodiment, the four
また、上記実施例では、4つの回路210,220,230,240が間欠動作を実行可能であり、4つの回路の間欠動作は同時に禁止されているが、少なくとも発振回路用レギュレータ210の間欠動作が禁止されればよい。
In the above embodiment, the four
ただし、上記実施例のように、4つの回路210,220,230,240が同時に間欠的または連続的に動作する場合には、RTCモジュール100の消費電力をかなり低減することができると共に、4つの回路に同時に安定して動作させることができるという利点がある。
However, when the four
(4)上記実施例では、図11で説明したように、クロック信号FOUTが出力されていない期間では、クロックIF回路420の出力がハイインピーダンス状態に設定されているが、これに代えて、一定の論理レベル(LレベルまたはHレベル)に設定されてもよい。なお、この場合には、第1の部分期間T21においても、クロックIF回路420の出力は、一定の論理レベルに設定されればよい。
(4) In the above embodiment, as described with reference to FIG. 11, the output of the clock IF
一般には、クロックイネーブル期間T2の開始直後の第1の部分期間T21では、周期的に論理レベルが変更されるクロック信号FOUTの出力が禁止されればよい。 In general, in the first partial period T21 immediately after the start of the clock enable period T2, the output of the clock signal FOUT whose logic level is periodically changed may be prohibited.
また、上記実施例では、クロックイネーブル期間T2には、クロック信号FOUTの出力が禁止される第1の部分期間T21が含まれているが、第1の部分期間T21は、省略可能である。 In the above-described embodiment, the clock enable period T2 includes the first partial period T21 in which the output of the clock signal FOUT is prohibited. However, the first partial period T21 can be omitted.
(5)上記実施例では、図14,図17に示すように、発振回路用レギュレータ210の出力電圧VROを増大させる場合には、分周回路用レギュレータ220の出力電圧VRDも増大させている。しかしながら、分周回路用レギュレータ220の出力電圧VRDが、ブースト期間中の発振回路用レギュレータ210の出力電圧VROよりも常に高い場合には、分周回路用レギュレータ220の出力電圧VRDを増大させなくてもよい。なお、この場合には、分周回路用レギュレータ220の電圧調整回路MDは省略可能である。
(5) In the above embodiment, as shown in FIGS. 14 and 17, when the output voltage VRO of the
(6)上記実施例では、図14,図17に示すように、外部電源電圧の供給開始後の動作中および外部電源電圧の供給開始直後において、発振回路110の発振の停止が検出された場合に、ブースト信号生成回路320は、ブースト信号BSTをアクティブ(Hレベル)に設定している。しかしながら、ブースト信号生成回路320は、発振の停止の検出の有無に関わらず、ブースト信号BSTをアクティブ(Hレベル)に設定するようにしてもよい。例えば、ブースト信号生成回路320は、外部電源電圧の供給開始直後には、検出信号FSTOPの論理レベルに関わらず、ブースト信号BSTをアクティブ(Hレベル)に設定するようにしてもよい。また、ブースト信号生成回路320は、CPU600からの要求に応じて、ブースト信号BSTをアクティブ(Hレベル)に設定するようにしてもよい。
(6) In the above embodiment, as shown in FIGS. 14 and 17, when the stop of oscillation of the
一般には、発振回路用レギュレータ210から出力される電源電圧VROを増大させる期間に、発振回路用レギュレータ210を連続的に動作させればよい。
In general, the
(7)上記実施例では、水晶振動子101は、RTCモジュール100の内部に設けられているが、これに代えて、RTCモジュールの外部に設けられていてもよい。また、上記実施例では、発振回路110は、水晶振動子101を利用しているが、これに代えて、セラミック振動子を利用してもよい。さらに、上記実施例では、RTCモジュール100には、振動子を利用する発振回路110が設けられているが、これに代えて、CR(キャパシタおよび抵抗器)を利用する発振回路や、LC(インダクタおよびキャパシタ)を利用する発振回路などの他のタイプの発振回路が設けられていてもよい。
(7) In the above embodiment, the
(8)上記実施例では、計時装置としてのRTCモジュール100に本発明が適用されているが、本発明は、発振回路と発振回路用レギュレータとを備える他の処理装置にも適用可能である。すなわち、処理装置は、秒,分,時,日,曜日,年等を計時する機能を有していなくてもよい。
(8) In the above embodiment, the present invention is applied to the
100…RTCモジュール
101…水晶振動子
110…発振回路
120…分周回路
130…論理回路
210…発振回路用レギュレータ
220…分周回路用レギュレータ
230…論理回路用レギュレータ
240…基準電圧生成回路
242…レベルシフト(LS)回路
300…論理回路
302…計時回路
310…動作制御信号生成回路
312,314,318…OR回路
313…遅延回路
316…カウンタ
320…ブースト信号生成回路
322…インバータ回路
324,326,328…リセットセットフリップフロップ
360…発振停止検出回路
370…パワーオンリセット回路
380…ハイインピーダンス(HIZ)設定信号生成回路
382…遅延回路
384…AND回路
400…インタフェース(IF)回路
410…データインタフェース(IF)回路
420…クロックインタフェース(IF)回路
421a,421b…バッファ回路
423a,423b…レベルシフト(LS)回路
424…NAND回路
425…インバータ回路
426…NOR回路
427a,427b…トランジスタ
600…CPU
C1〜C4…キャパシタ
M11〜M12,M21〜M25,M31〜M35,M37〜M39…トランジスタ
SW1,SW2…電源スイッチ回路
DA…差動増幅回路
QF…出力&帰還回路
MD…電圧調整回路
DESCRIPTION OF
C1 to C4: Capacitors M11 to M12, M21 to M25, M31 to M35, M37 to M39 ... Transistors SW1, SW2 ... Power switch circuit DA ... Differential amplifier circuit QF ... Output & feedback circuit MD ... Voltage adjustment circuit
Claims (17)
第1の電源電圧を発生させる第1の定電圧電源回路と、
前記第1の電源電圧で動作して発振信号を生成する発振回路と、
前記第1の定電圧電源回路の動作を制御する動作制御回路と、
を備え、
前記動作制御回路は、
第1の期間に、前記第1の定電圧電源回路を間欠的に動作させ、
前記処理装置と前記外部デバイスとの間でデータ信号が伝送される第2の期間に、前記第1の定電圧電源回路を連続的に動作させることを特徴とする処理装置。 A processing device connected to an external device,
A first constant voltage power supply circuit for generating a first power supply voltage;
An oscillation circuit that operates with the first power supply voltage to generate an oscillation signal;
An operation control circuit for controlling the operation of the first constant voltage power supply circuit;
With
The operation control circuit includes:
In the first period, the first constant voltage power supply circuit is intermittently operated,
The processing apparatus, wherein the first constant voltage power supply circuit is continuously operated in a second period in which a data signal is transmitted between the processing apparatus and the external device.
前記動作制御回路は、さらに、
前記第2の期間の終了直後の期間に、前記第1の定電圧電源回路を連続的に動作させる、処理装置。 The processing apparatus according to claim 1,
The operation control circuit further includes:
A processing apparatus for continuously operating the first constant voltage power supply circuit in a period immediately after the end of the second period.
前記動作制御回路は、さらに、
前記処理装置から前記外部デバイスへ前記発振信号に基づくクロック信号が出力される第3の期間に、前記第1の定電圧電源回路を連続的に動作させる、処理装置。 The processing apparatus according to claim 1 or 2, wherein
The operation control circuit further includes:
A processing apparatus that continuously operates the first constant voltage power supply circuit in a third period in which a clock signal based on the oscillation signal is output from the processing apparatus to the external device.
前記動作制御回路は、さらに、
前記第3の期間の終了直後の期間に、前記第1の定電圧電源回路を連続的に動作させる、処理装置。 The processing apparatus according to claim 3, wherein
The operation control circuit further includes:
A processing apparatus for continuously operating the first constant voltage power supply circuit in a period immediately after the end of the third period.
前記クロック信号を出力するためのクロック信号出力回路を備え、
前記クロック信号出力回路は、
前記第3の期間のうち、前記第3の期間の開始直後の第1の部分期間に、前記クロック信号の出力を禁止し、
前記第3の期間のうち、前記第1の部分期間の終了後の第2の部分期間に、前記クロック信号の出力を許容する、処理装置。 The processing apparatus according to claim 3 or 4, further comprising:
A clock signal output circuit for outputting the clock signal;
The clock signal output circuit includes:
Prohibiting the output of the clock signal in a first partial period of the third period immediately after the start of the third period;
A processing apparatus that allows the output of the clock signal during a second partial period after the end of the first partial period in the third period.
前記クロック信号出力回路は、
前記第3の期間のうちの前記第1の部分期間に、前記クロック信号出力回路の出力をハイインピーダンス状態に設定する、処理装置。 The processing apparatus according to claim 5, wherein
The clock signal output circuit includes:
The processing apparatus, wherein an output of the clock signal output circuit is set to a high impedance state during the first partial period of the third period.
前記第1の定電圧電源回路から出力される前記第1の電源電圧を増大させるための電圧増大回路を備え、
前記動作制御回路は、
前記電圧増大回路が前記第1の定電圧電源回路から出力される前記第1の電源電圧を増大させる第4の期間に、前記第1の定電圧電源回路を連続的に動作させる、処理装置。 The processing apparatus according to any one of claims 1 to 6, further comprising:
A voltage increasing circuit for increasing the first power supply voltage output from the first constant voltage power supply circuit;
The operation control circuit includes:
A processing apparatus, wherein the first constant voltage power supply circuit is continuously operated during a fourth period in which the voltage increase circuit increases the first power supply voltage output from the first constant voltage power supply circuit.
前記動作制御回路は、さらに、
前記第4の期間の終了直後の期間に、前記第1の定電圧電源回路を連続的に動作させる、処理装置。 The processing apparatus according to claim 7,
The operation control circuit further includes:
A processing apparatus for continuously operating the first constant voltage power supply circuit in a period immediately after the end of the fourth period.
前記発振回路の発振の停止を検出するための検出回路を備え、
前記第4の期間は、前記検出回路によって発振の停止が検出される期間を含む、処理装置。 The processing apparatus according to claim 7 or 8, further comprising:
A detection circuit for detecting a stop of oscillation of the oscillation circuit;
The processing apparatus, wherein the fourth period includes a period in which the detection circuit detects a stop of oscillation.
前記第4の期間は、前記処理装置への外部電源電圧の供給開始直後の期間を含む、処理装置。 The processing apparatus according to any one of claims 7 to 9,
The processing apparatus, wherein the fourth period includes a period immediately after the start of supply of an external power supply voltage to the processing apparatus.
第2の電源電圧を発生させる第2の定電圧電源回路と、
前記第2の電源電圧で動作して前記発振信号を分周する分周回路と、
を備え、
前記動作制御回路は、
前記第1の定電圧電源回路を間欠的に動作させる期間に、前記第2の定電圧電源回路を間欠的に動作させ、
前記第1の定電圧電源回路を連続的に動作させる期間に、前記第2の定電圧電源回路を連続的に動作させる、処理装置。 The processing apparatus according to any one of claims 1 to 10, further comprising:
A second constant voltage power supply circuit for generating a second power supply voltage;
A frequency divider that operates with the second power supply voltage and divides the oscillation signal;
With
The operation control circuit includes:
During the period in which the first constant voltage power circuit is operated intermittently, the second constant voltage power circuit is operated intermittently;
The processing apparatus which operates the said 2nd constant voltage power supply circuit continuously in the period which operates the said 1st constant voltage power supply circuit continuously.
(a)第1の期間に、前記第1の定電圧電源回路を間欠的に動作させる工程と、
(b)前記処理装置と前記外部デバイスとの間でデータ信号が伝送される第2の期間に、前記第1の定電圧電源回路を連続的に動作させる工程と、
を備えることを特徴とする制御方法。 A control method for a processing apparatus connected to an external device, comprising: a first constant voltage power supply circuit that generates a first power supply voltage; and an oscillation circuit that operates with the first power supply voltage to generate an oscillation signal. Because
(A) intermittently operating the first constant voltage power supply circuit in a first period;
(B) continuously operating the first constant voltage power supply circuit in a second period in which a data signal is transmitted between the processing apparatus and the external device;
A control method comprising:
第1の電源電圧を発生させる第1の定電圧電源回路と、
前記第1の電源電圧で動作して発振信号を生成する発振回路と、
前記第1の定電圧電源回路の動作を制御する動作制御回路と、
を備え、
前記動作制御回路は、
第1の期間に、前記第1の定電圧電源回路を間欠的に動作させ、
前記外部デバイスからの要求に応じて、前記処理装置と前記外部デバイスとの間で信号が伝送される第2の期間に、前記第1の定電圧電源回路を連続的に動作させることを特徴とする処理装置。 A processing device connected to an external device,
A first constant voltage power supply circuit for generating a first power supply voltage;
An oscillation circuit that operates with the first power supply voltage to generate an oscillation signal;
An operation control circuit for controlling the operation of the first constant voltage power supply circuit;
With
The operation control circuit includes:
In the first period, the first constant voltage power supply circuit is intermittently operated,
In response to a request from the external device, the first constant voltage power supply circuit is continuously operated during a second period in which a signal is transmitted between the processing apparatus and the external device. Processing equipment.
前記動作制御回路は、さらに、
前記第2の期間の終了直後の期間に、前記第1の定電圧電源回路を連続的に動作させる、処理装置。 The processing apparatus according to claim 13, comprising:
The operation control circuit further includes:
A processing apparatus for continuously operating the first constant voltage power supply circuit in a period immediately after the end of the second period.
前記信号は、前記処理装置の内部に書き込まれるデータまたは前記処理装置の内部から読み出されたデータを含む、処理装置。 The processing apparatus according to claim 13 or 14,
The processing device, wherein the signal includes data written into the processing device or data read from the processing device.
前記信号は、前記発振信号に基づくクロック信号を含む、処理装置。 The processing apparatus according to any one of claims 13 to 15,
The processing device, wherein the signal includes a clock signal based on the oscillation signal.
(a)第1の期間に、前記第1の定電圧電源回路を間欠的に動作させる工程と、
(b)前記外部デバイスからの要求に応じて、前記処理装置と前記外部デバイスとの間で信号が伝送される第2の期間に、前記第1の定電圧電源回路を連続的に動作させる工程と、
を備えることを特徴とする制御方法。 A control method for a processing apparatus connected to an external device, comprising: a first constant voltage power supply circuit that generates a first power supply voltage; and an oscillation circuit that operates with the first power supply voltage to generate an oscillation signal. Because
(A) intermittently operating the first constant voltage power supply circuit in a first period;
(B) A step of continuously operating the first constant voltage power supply circuit in a second period in which a signal is transmitted between the processing device and the external device in response to a request from the external device. When,
A control method comprising:
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