JP2008218808A

JP2008218808A - Semiconductor device and manufacturing method thereof

Info

Publication number: JP2008218808A
Application number: JP2007055754A
Authority: JP
Inventors: Teruyuki Mine; 輝幸峰; Yuuki Fujikashi; 勇気藤樫
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2007-03-06
Filing date: 2007-03-06
Publication date: 2008-09-18

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device displaying the effect that film peeling of a polycide layer, a bimetal layer, a metal layer, and an insulating film hard mask laminated on a gate electrode is suppressed, and also to provide a manufacturing method thereof. <P>SOLUTION: The manufacturing method of the semiconductor device has trench gate type MOS transistors Tr1 and Tr2, and includes the steps of: forming a gate insulating film 20 after forming trenches 12 and 13 on a surface of a semiconductor substrate 1; forming a polysilicon layer for gate electrodes 8 on the semiconductor substrate 1; carrying out annealing in a hydrogen atmosphere so as to remove recessed portions formed on the top surface of the polysilicon layer above the trenches 12 and 13; and leaving the polysilicon layer on the trenches 12 and 13 as the gate electrodes 8 by selectively removing the polysilicon layer. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、トレンチゲート型構造を備えた半導体装置及びその製造方法に関するものである。 The present invention relates to a semiconductor device having a trench gate structure and a manufacturing method thereof.

ＤＲＡＭの微細化が進むにつれ、プレナー型トランジスタのメモリセルでは短チャネル効果や局所的な電界集中による電荷保持時間の悪化により、製品に必要なスペックを満たすのが困難になってきている。これらの特性を改善するために、溝（以下、トレンチ）型構造のチャネル領域を有するトランジスタ（以下、トレンチゲートトランジスタ）が実用化されている。 As the miniaturization of DRAMs progresses, it is difficult to meet the specifications required for products in memory cells of planar transistors due to the short channel effect and the deterioration of charge retention time due to local electric field concentration. In order to improve these characteristics, a transistor (hereinafter referred to as a trench gate transistor) having a channel region having a trench (hereinafter referred to as a trench) structure has been put into practical use.

図５は、従来のトレンチゲートトランジスタを備えた半導体装置の一例を示す断面模式図である。図５に示す半導体装置１０１によれば、トレンチ１０５にゲート電極１０７が埋め込まれた構造とすることで、実効的なチャネル長をトレンチの深さによって制御することが可能になり、従来のプレナー型の半導体装置と比べて、より高い閾値電圧Ｖ_ｔｈを得ることが可能になっている。 FIG. 5 is a schematic cross-sectional view showing an example of a semiconductor device having a conventional trench gate transistor. According to the semiconductor device 101 shown in FIG. 5, since the gate electrode 107 is embedded in the trench 105, the effective channel length can be controlled by the depth of the trench. It is possible to obtain a higher threshold voltage _Vth as compared with the semiconductor device.

さらに、特許文献１には、前記トレンチゲートトランジスタを備えた半導体装置の別の一例が開示されている。具体的には、トレンチに隣接するその半導体基板内にそのトレンチよりも深く設けられた逆導電型の低濃度拡散層と、そのゲート電極に隣接するその低濃度拡散層内に設けられた、そのトレンチよりも浅い逆導電型の高濃度拡散層とを有する絶縁ゲート型半導体装置が開示されている。 Further, Patent Document 1 discloses another example of a semiconductor device provided with the trench gate transistor. Specifically, in the semiconductor substrate adjacent to the trench, a reverse conductivity type low concentration diffusion layer provided deeper than the trench, and in the low concentration diffusion layer adjacent to the gate electrode, An insulated gate semiconductor device having a reverse conductivity type high concentration diffusion layer shallower than a trench is disclosed.

また、図６は、非特許文献１に開示された、前記トレンチゲートトランジスタを備えた半導体装置のさらに別の一例である。トレンチ２０５の形状として、上部２０５ａの断面が矩形であり、下部２０５ｂの断面が略円形である半導体装置２０１（以下、丸底型）が提案されている。尚、図６に示す構成要素のうち、図５に示す構成要素と同一の構成要素には、図５と同一の符号を付してその説明を省略する。 FIG. 6 shows still another example of the semiconductor device including the trench gate transistor disclosed in Non-Patent Document 1. As a shape of the trench 205, a semiconductor device 201 (hereinafter, referred to as a round bottom type) in which a cross section of an upper portion 205a is rectangular and a cross section of a lower portion 205b is substantially circular has been proposed. Of the constituent elements shown in FIG. 6, the same constituent elements as those shown in FIG. 5 are denoted by the same reference numerals as those in FIG.

さらにまた、非特許文献２には、ゲートポリシリコンの上にＷＳｉを堆積したポリサイドゲートを有する半導体装置が開示されている。前記トレンチゲートトランジスタにおいては、トレンチにポリシリコンを堆積し、そのポリシリコンの上に、ＷＳｉ等からなるバリアメタル層およびメタル層をこの順序で堆積し、ゲート電極につなげる構成をとる。
前記トレンチにポリシリコンを堆積した場合には、前記トレンチの形状に合わせて、ポリシリコン表面に凹部が形成されるが、前記凹部にはバリアメタル層が成膜されにくいため、上層であるメタル層がバリアメタル層を突き抜け、メタル層の金属がポリシリコンと反応することにより異常成長し、膜剥がれを引き起こす場合があった。 Furthermore, Non-Patent Document 2 discloses a semiconductor device having a polycide gate in which WSi is deposited on gate polysilicon. In the trench gate transistor, polysilicon is deposited in the trench, and a barrier metal layer and a metal layer made of WSi or the like are deposited in this order on the polysilicon and connected to the gate electrode.
When polysilicon is deposited in the trench, a concave portion is formed on the polysilicon surface in accordance with the shape of the trench, but a barrier metal layer is difficult to form in the concave portion. Penetrates through the barrier metal layer, and the metal in the metal layer reacts with the polysilicon to grow abnormally and sometimes cause film peeling.

図７は、従来のトレンチゲートトランジスタを備えた半導体装置の製造工程における、別の一例を示す断面模式図である。
半導体基板１上に、トレンチ分離絶縁膜２が充填されたトレンチ１４によって区画された活性領域Ｋが設けられており、活性領域Ｋ内にトレンチ２０が設けられてある。トレンチ２０の内壁面から半導体基板１表面には、ゲート絶縁膜２０が形成されてある。前記ゲート絶縁膜２０およびトレンチ分離絶縁膜２上には、ポリシリコン層５０が形成され、その層の上に、ポリサイド層１６、バリアメタル層１７、メタル層１８、絶縁膜ハードマスク１９が順次積層されてある。
トレンチ２０およびトレンチ分離絶縁膜２の上において、ポリシリコン層５０がトレンチ形状に沿って、表面に凹部を形成し、さらにその上層である、ポリサイド層１６、バリアメタル層１７、メタル層１８、絶縁膜ハードマスク１９にも凹部が形成されている。ポリサイド層１６、バリアメタル層１７、メタル層１８は、他の層に比較して膜厚が薄いので、前記凹部には十分成膜されにくくなる。そのため上層であるメタル層１８がバリアメタル層１７およびポリサイド層１６を突き抜け、メタル層１８の金属がポリシリコン層５０と反応することにより異常成長し、結果として膜剥がれを引き起こす場合があった。 FIG. 7 is a schematic cross-sectional view showing another example in the manufacturing process of a semiconductor device provided with a conventional trench gate transistor.
An active region K defined by a trench 14 filled with a trench isolation insulating film 2 is provided on the semiconductor substrate 1, and a trench 20 is provided in the active region K. A gate insulating film 20 is formed from the inner wall surface of the trench 20 to the surface of the semiconductor substrate 1. A polysilicon layer 50 is formed on the gate insulating film 20 and the trench isolation insulating film 2, and a polycide layer 16, a barrier metal layer 17, a metal layer 18, and an insulating film hard mask 19 are sequentially stacked on the polysilicon layer 50. It has been done.
On the trench 20 and the trench isolation insulating film 2, the polysilicon layer 50 forms a recess in the surface along the trench shape, and further, the polycide layer 16, the barrier metal layer 17, the metal layer 18, and the insulation layer. The film hard mask 19 is also formed with a recess. Since the polycide layer 16, the barrier metal layer 17, and the metal layer 18 are thinner than the other layers, they are not easily formed in the recess. Therefore, the upper metal layer 18 penetrates through the barrier metal layer 17 and the polycide layer 16, and the metal in the metal layer 18 reacts with the polysilicon layer 50 to cause abnormal growth, resulting in film peeling.

また、特許文献２では、選択的にトレンチ内に多結晶シリコンを埋め込み、埋め込まれた多結晶シリコンの凹部を平坦化する工程を水素雰囲気中アニール工程により行う手段が開示されている。しかしながら、トレンチ部分に選択的に多結晶シリコンを埋め込んだ後、その埋め込まれた多結晶シリコンの表面を水素雰囲気中アニールで平坦化する工程を取るため、平坦化工程の制御が難しいという問題があった。
特開平４−３０６８８１号公報特開平１０−２８４５８８号公報ジェイ．ワイ．キムその他（Ｊ．Ｙ．Ｋｉｍｅｔ．ａｌ．），エス−アールシーエイティテクノロジーフォー７０ナノメートルディーラムフューチャーサイズアンドビョンド（（Ｓ−ＲＣＡＴ（Ｓｐｈｅｒｅ−ｓｈａｐｅｄ−Ｒｅｃｅｓｓ−Ｃｈａｎｎｅ１−Ａｒｒａｙ−Ｔｒａｎｓｉｓｉｔｏｒ）Ｔｅｃｈｎｏｌｏｇｙｆｏｒ７０ｎｍＤＲＡＭｆｅａｔｕｒｅｓｉｚｅａｎｄｂｅｙｏｎｄ），２００５シンポジウムオンブイエルエスアイテクノロジーダイジェストオブテクニカルペーパース（２００５ＳｙｍｐｏｓｉｕｍｏｎＶＬＳＩＴｅｃｈｎｏｌｏｇｙＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ），ｐ．３４−ｐ．３５ジェイ．ワイ．キムその他（Ｊ．Ｙ．Ｋｉｍｅｔ．ａｌ．），ザブレイクスルーインデータリテンションタイムオブディーラムユージングリセス−チャネル−アレイ−トランジスタ（アールシーエイティ）フォー８８ナノメートルフューチャーサイズアンドビョンド（ＴｈｅＢｒｅａｋｔｈｒｏｕｇｈｉｎｄａｔａｒｅｔｅｎｔｉｏｎｔｉｍｅｏｆＤＲＡＭｕｓｉｎｇＲｅｃｅｓｓ−Ｃｈａｎｎｅｌ−Ａｒｒａｙ−Ｔｒａｎｓｉｓｔｏｒ（ＲＣＡＴ）ｆｏｒ８８ｎｍｆｅａｔｕｒｅｓｉｚｅａｎｄｂｅｙｏｎｄ），２００３シンポジウムオンブイエルエスアイテクノロジーダイジェストオブテクニカルペーパース（２００３ＳｙｍｐｏｓｉｕｍｏｎＶＬＳＩＴｅｃｈｎｏｌｏｇｙＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ），ｐ．１１−ｐ．１２ Patent Document 2 discloses means for selectively embedding polycrystalline silicon in a trench and planarizing a recessed portion of the buried polycrystalline silicon by an annealing process in a hydrogen atmosphere. However, there is a problem that it is difficult to control the flattening process because the surface of the buried polycrystalline silicon is planarized by annealing in a hydrogen atmosphere after selectively filling the trench with polycrystalline silicon. It was.
JP-A-4-306881 Japanese Patent Laid-Open No. 10-284588 Jay. Wye. Kim Other (JY Kim et.al.), SRC Technology for 70 nanometers Dyram Future Size and Beyond ((S-RCAT) (feature size and beyond), 2005 Symposium on VSI Technology of Digest of Technical Papers (2005 Symposium on VLSI Technology of Technical Papers), p. Jay. Wye. Kim Other (JY Kim et.al.), The Breakthrough in Data Retention Time of Dealum Using Recess-Channel-Array-Transistor (RC) for 88 nanometers feature size and beyond (the Breakthrough in data retention time) of DRAM using Recess-Channel-Array-Transistor (RCAT) for 88 nm feature size and beyond), 2003 Symposium on BEISI Technology Digest of Technical Papers (2003 Symposium T pers), p. 11-p. 12

本発明は、以上のような事情を鑑みてなされたもので、ゲート電極上に積層するポリサイド層、バリアメタル層、メタル層、絶縁膜ハードマスクの膜剥がれを抑制することを目的とする。 The present invention has been made in view of the above circumstances, and an object thereof is to suppress film peeling of a polycide layer, a barrier metal layer, a metal layer, and an insulating film hard mask laminated on a gate electrode.

本発明の半導体装置の製造方法は、トレンチゲート型のＭＯＳトランジスタを備えた半導体装置の製造方法であって、半導体基板の表面にトレンチを形成してから前記トレンチの内面にゲート絶縁膜を形成する工程と、前記トレンチを含む前記半導体基板上にゲート電極用のポリシリコン層を形成する工程と、前記ポリシリコン層の形成に伴って前記トレンチ上に位置する前記ポリシリコン層の上面に生じた凹部を除くための水素雰囲気中アニールを行なう工程と、前記半導体基板の表面上のポリシリコン層を選択的に除去することによりトレンチ上のポリシリコン層を残してこれをゲート電極とする工程と、を具備してなることを特徴とする。
本発明の半導体装置の製造方法は、前記水素雰囲気中アニールは、前記ポリシリコン層に生じた前記凹部及びその周辺部を構成するシリコン原子の再配列を促すものであることを特徴とする。
本発明の半導体装置の製造方法は、前記水素雰囲気中アニールのアニール温度が８００℃〜９００℃の範囲であることを特徴とする。
本発明の半導体装置は、半導体基板と、前記半導体基板の表面に設けられたトレンチと、前記トレンチの内面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチに一部が充填されたポリシリコン層からなるゲート電極と、前記トレンチの幅方向両側の半導体基板に形成されたソースドレイン領域と、から構成されるトレンチゲート型のＭＯＳトランジスタを備えた半導体装置において、前記ゲート電極の上面に、水素雰囲気中アニールによる平坦化処理が施されていることを特徴とする。
本発明の半導体装置は、半導体基板と、前記半導体基板の表面に設けられたトレンチと、前記トレンチの内面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチに一部が充填されたポリシリコン層からなるゲート電極と、前記トレンチの幅方向両側の半導体基板に形成されたソースドレイン領域と、から構成されるトレンチゲート型のＭＯＳトランジスタを備えた半導体装置において、前記ゲート電極の上面に、水素雰囲気中アニールによるシリコン原子の再配列部が形成されてなることを特徴とする。
本発明の半導体装置は、前記再配列部が、前記トレンチに対するポリシリコン層の形成に伴って前記ポリシリコン層上面に生じた凹部の前記水素雰囲気中アニールによる痕跡部であることを特徴とする。
本発明の半導体装置は、前記半導体装置が、ダイナミックランダムアクセスメモリであることを特徴とする。 The method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device including a trench gate type MOS transistor, wherein a trench is formed on a surface of a semiconductor substrate, and then a gate insulating film is formed on an inner surface of the trench. A step of forming a polysilicon layer for a gate electrode on the semiconductor substrate including the trench, and a recess formed on an upper surface of the polysilicon layer located on the trench as the polysilicon layer is formed Annealing in a hydrogen atmosphere to remove the step, and selectively removing the polysilicon layer on the surface of the semiconductor substrate to leave the polysilicon layer on the trench as a gate electrode. It is characterized by comprising.
The method of manufacturing a semiconductor device according to the present invention is characterized in that the annealing in a hydrogen atmosphere promotes rearrangement of silicon atoms constituting the concave portion and its peripheral portion generated in the polysilicon layer.
The method for manufacturing a semiconductor device according to the present invention is characterized in that an annealing temperature of the annealing in the hydrogen atmosphere is in a range of 800 ° C. to 900 ° C.
The semiconductor device of the present invention includes a semiconductor substrate, a trench provided on the surface of the semiconductor substrate, a gate insulating film formed on the inner surface of the trench, and a part of the trench filled through the gate insulating film. In a semiconductor device comprising a trench gate type MOS transistor comprising a gate electrode made of a polysilicon layer and a source / drain region formed in a semiconductor substrate on both sides in the width direction of the trench, A flattening process is performed on the upper surface by annealing in a hydrogen atmosphere.
The semiconductor device of the present invention includes a semiconductor substrate, a trench provided on the surface of the semiconductor substrate, a gate insulating film formed on the inner surface of the trench, and a part of the trench filled through the gate insulating film. In a semiconductor device comprising a trench gate type MOS transistor comprising a gate electrode made of a polysilicon layer and a source / drain region formed in a semiconductor substrate on both sides in the width direction of the trench, A rearranged portion of silicon atoms is formed on the upper surface by annealing in a hydrogen atmosphere.
The semiconductor device according to the present invention is characterized in that the rearranged portion is a trace portion formed by annealing in the hydrogen atmosphere of a concave portion formed on the upper surface of the polysilicon layer when the polysilicon layer is formed with respect to the trench.
The semiconductor device of the present invention is characterized in that the semiconductor device is a dynamic random access memory.

本発明によれば、ゲート電極上に積層するポリサイド層、バリアメタル層、メタル層、絶縁膜ハードマスクの膜剥がれを抑制することができる。 According to the present invention, film peeling of the polycide layer, the barrier metal layer, the metal layer, and the insulating film hard mask laminated on the gate electrode can be suppressed.

以下、本発明を実施するための形態について説明する。
図１は、本発明の実施形態であるトレンチゲートトランジスタを具備してなる半導体装置Ｈの一例を示す図であって、図１（ａ）は平面模式図であり、図１（ｂ）は、図１（ａ）のＢ−Ｂ’線における断面模式図である。 Hereinafter, modes for carrying out the present invention will be described.
FIG. 1 is a diagram illustrating an example of a semiconductor device H including a trench gate transistor according to an embodiment of the present invention. FIG. 1A is a schematic plan view, and FIG. It is a cross-sectional schematic diagram in the BB 'line | wire of Fig.1 (a).

図１（ａ）に示すように、本発明の実施形態であるトレンチゲートトランジスタを具備してなる半導体装置Ｈは、細長い短冊状の活性領域Ｋ、折れ線状のビット配線６、直線状のワード配線７より概略構成されている。
前記活性領域Ｋは、所定間隔をあけて整列形成されている。前記活性領域Ｋの中央部にはドレイン３、その両端部側にはソース４ａ、４ｂが形成されている。また、それらの真上に半導体基板コンタクト部５ｃ、５ａ、５ｂがそれぞれ配置されている。
なお、前記平面形状の活性領域Ｋの形状や方向および深さは特に規定されるべきものではなく、一般的なトレンチゲートトランジスタに適用される活性領域の形状や方向を用いてもかまわない。
前記折れ線状のビット配線６は、Ｘ方向に延設されるとともに、Ｙ方向に所定の間隔で複数配置されている。
また、前記ワード配線７は、Ｙ方向に延出配線され、Ｘ方向に所定の間隔で複数配置されており、その側面側には、ＬＤＤサイドウォール９が形成されている。 As shown in FIG. 1A, a semiconductor device H including a trench gate transistor according to an embodiment of the present invention includes an elongated strip-shaped active region K, a broken line bit line 6, and a straight word line. 7 is a schematic configuration.
The active regions K are aligned with a predetermined interval. A drain 3 is formed at the center of the active region K, and sources 4a and 4b are formed at both ends thereof. In addition, semiconductor substrate contact portions 5c, 5a, and 5b are respectively disposed immediately above them.
The shape, direction, and depth of the planar active region K are not particularly limited, and the shape and direction of the active region applied to a general trench gate transistor may be used.
The broken line-shaped bit wirings 6 extend in the X direction and are arranged at a predetermined interval in the Y direction.
The word lines 7 extend in the Y direction and are arranged at a predetermined interval in the X direction, and LDD sidewalls 9 are formed on the side surfaces thereof.

図１（ｂ）に示すように、半導体基板１には、４つのトレンチが形成されている。両端のトレンチ１１、１４は、トレンチ分離絶縁膜２が充填されている。活性領域Ｋは、このトレンチ分離絶縁膜２に挟まれた領域であり、２つのトレンチ１２、１３により拡散層Ｄが３つの領域に分離され、それぞれソース４ａ、ドレイン３、ソース４ｂとされている。
前記トレンチ１２、１３の内壁面と周縁部には、ゲート絶縁膜２０が形成されている。さらに、各ゲート絶縁膜２０の内側には、ゲート電極８が各トレンチ１２、１３から若干上方に突出して形成されている。
前記ゲート電極８上には、ポリサイド層１６、バリアメタル層１７、メタル層１８、絶縁膜ハードマスク１９が順次積層され、さらに上方に突出して形成されている。メタル層１８は、図１（ａ）におけるワード配線７として用いられる。
前記トレンチ１１、１４の周縁部にも、ゲート絶縁膜２０がトレンチ分離絶縁膜２とつながって形成されている。さらに、前記トレンチ分離絶縁膜２の上に、ゲート電極８が形成され、その上に、ポリサイド層１６、バリアメタル層１７、メタル層１８、絶縁膜ハードマスク１９が順次積層され、上方に突出して形成されている。
前記各ゲート電極８の上部側面側、ポリサイド層１６、バリアメタル層１７、メタル層１８、および絶縁膜ハードマスク１９の各側面側には、ＬＤＤサイドウォール９が形成され、前記各ゲート電極８の下部側面側にはシリコン酸化膜１５が形成されている。
さらに、前記ドレイン３、ソース４ａおよび４ｂの各々の上方側には半導体基板コンタクト用の導体部１０ａ、１０ｂ、１０ｃが積層形成され、これらの導体部により図１（ａ）に示す半導体基板コンタクト５ａ、５ｂ、５ｃが構成されている。 As shown in FIG. 1B, the semiconductor substrate 1 is formed with four trenches. The trenches 11 and 14 at both ends are filled with the trench isolation insulating film 2. The active region K is a region sandwiched between the trench isolation insulating films 2, and the diffusion layer D is separated into three regions by the two trenches 12 and 13, which are a source 4 a, a drain 3, and a source 4 b, respectively. .
A gate insulating film 20 is formed on the inner wall surface and the peripheral edge of the trenches 12 and 13. Furthermore, a gate electrode 8 is formed on the inner side of each gate insulating film 20 so as to protrude slightly upward from the trenches 12 and 13.
On the gate electrode 8, a polycide layer 16, a barrier metal layer 17, a metal layer 18, and an insulating film hard mask 19 are sequentially laminated and formed so as to protrude upward. The metal layer 18 is used as the word wiring 7 in FIG.
A gate insulating film 20 is also formed on the periphery of the trenches 11 and 14 so as to be connected to the trench isolation insulating film 2. Further, a gate electrode 8 is formed on the trench isolation insulating film 2, and a polycide layer 16, a barrier metal layer 17, a metal layer 18, and an insulating film hard mask 19 are sequentially stacked thereon and protrude upward. Is formed.
LDD sidewalls 9 are formed on the respective side surfaces of the upper side surface of each gate electrode 8, the polycide layer 16, the barrier metal layer 17, the metal layer 18, and the insulating film hard mask 19. A silicon oxide film 15 is formed on the lower side surface.
Further, conductor portions 10a, 10b, and 10c for semiconductor substrate contact are laminated on the upper side of each of the drain 3 and the sources 4a and 4b, and the semiconductor substrate contact 5a shown in FIG. 5b, 5c are configured.

本発明の実施形態の構造においては、前記トレンチ１２に形成されたゲート絶縁膜２０とゲート電極８とその両側に配置されているソース４ａ、ドレイン３により１つのトレンチゲートトランジスタＴｒ１が構成され、前記トレンチ１３に形成されたゲート絶縁膜２０とゲート電極８とその両側に配置されているドレイン３、ソース４ｂにより他の１つのトレンチゲートトランジスタＴｒ２が構成されている。そしてそれらのトレンチゲートトランジスタＴｒ１、Ｔｒ２が、図１のＸ方向とＹ方向に複数整列形成されることにより、ＤＲＡＭメモリセル用の選択トランジスタ部が構成されている。 In the structure of the embodiment of the present invention, one trench gate transistor Tr1 is configured by the gate insulating film 20 formed in the trench 12, the gate electrode 8, and the source 4a and the drain 3 disposed on both sides thereof, Another trench gate transistor Tr2 is constituted by the gate insulating film 20 formed in the trench 13, the gate electrode 8, the drain 3 and the source 4b arranged on both sides thereof. A plurality of the trench gate transistors Tr1 and Tr2 are formed in alignment in the X direction and the Y direction in FIG. 1, thereby forming a selection transistor portion for a DRAM memory cell.

前記半導体基板１は、所定濃度の不純物を含有する半導体、例えばシリコンにて形成されている。
前記トレンチ分離絶縁膜２は、シリコン酸化膜等の絶縁膜を用いて、絶縁材料前記半導体基板１の表面にＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ（以下、ＳＴＩ）法により形成される領域であり、隣接する活性領域Ｋを相互に絶縁分離する。
前記ゲート絶縁膜２０は、ドライ酸素雰囲気中で熱酸化を行うことにより形成される。前記熱酸化の温度は、１０００℃程度が好ましい。トレンチの底部側に空間が形成される場合もあるが、かまわない。
前記ＬＬＤサイドウォール９は、窒化シリコンなどの絶縁膜から形成され、Ｗ等の金属材料の保護膜としての効果を有する。
前記トレンチ１２、１３は、半導体基板１の表面側から、ソース４ａ、ドレイン３、ソース４ｂからなる活性領域Ｋを貫通して形成されている。
前記トレンチ１２、１３の形状は、断面輪郭線が略Ｕ字状であるとともに、トレンチ１２、１３の開口部側の幅がトレンチ２の底部側の幅に対して幅広とされている。なお、前記形状は、この形状でなければならないというわけではない。前記形状は、トレンチゲートトランジスタにおいて必要とする特性に基づき、ドレイン３、ソース４ａおよび４ｂとの対比位置、大きさあるいはチャネル形状等を考慮して規定される。
ゲート電極８の上面には、平坦化のための水素アニール処理が施されている。また、前記ゲート電極８の上面には、痕跡部５５、５６が形成されている。この痕跡部５５、５６は、後述するように、ゲート電極を形成する際のポリシリコン層の水素アニール処理によって形成されるものである。この痕跡層５５、５６は、水素アニール処理によって、ポリシリコン層を構成するシリコン原子の再配列がなされることにより形成されたものである。 The semiconductor substrate 1 is made of a semiconductor containing a predetermined concentration of impurities, such as silicon.
The trench isolation insulating film 2 is a region formed by a Shallow Trench Isolation (hereinafter, STI) method on the surface of the semiconductor substrate 1 using an insulating film such as a silicon oxide film. Are isolated from each other.
The gate insulating film 20 is formed by performing thermal oxidation in a dry oxygen atmosphere. The temperature of the thermal oxidation is preferably about 1000 ° C. A space may be formed on the bottom side of the trench, but it does not matter.
The LLD sidewall 9 is formed of an insulating film such as silicon nitride and has an effect as a protective film of a metal material such as W.
The trenches 12 and 13 are formed from the surface side of the semiconductor substrate 1 so as to penetrate the active region K composed of the source 4a, the drain 3 and the source 4b.
The shape of the trenches 12 and 13 is such that the cross-sectional outline is substantially U-shaped, and the width on the opening side of the trenches 12 and 13 is wider than the width on the bottom side of the trench 2. The shape does not have to be this shape. The shape is defined in consideration of the contrast position with respect to the drain 3 and the sources 4a and 4b, the size, the channel shape, etc., based on the characteristics required for the trench gate transistor.
The upper surface of the gate electrode 8 is subjected to hydrogen annealing for planarization. Trace portions 55 and 56 are formed on the upper surface of the gate electrode 8. As will be described later, the trace portions 55 and 56 are formed by hydrogen annealing treatment of the polysilicon layer when forming the gate electrode. The trace layers 55 and 56 are formed by rearranging the silicon atoms constituting the polysilicon layer by hydrogen annealing.

前記ポリサイド層１６、バリアメタル層１７、メタル層１８の材料としては、それぞれＷおよびその化合物を用いる。たとえば、ポリサイド層１６としてＷＳｉ、バリアメタル層１７としてＷＮ、メタル層１８としてＷを例示できる。しかし、前記Ｗの代わりに、Ｃｏ、Ｔａ、Ｔｉ、Ｎｉ等の金属を用いることもできる。たとえば、ポリサイド層１６としてＴａＳｉ、バリアメタル層１７としてＴａＮ、およびメタル層１８としてＴａを用いることができる。なお、メタル層１７は、ワード配線７として用いる。そのため、導電性の良い金属を用いるのが好ましい。
前記ゲート絶縁膜２０は、無機酸化物より構成される。たとえばシリコン酸化膜を用いることができ、熱酸化法等により形成される。膜厚は、形成するトランジスタの大きさによって規定されるが、一般的な半導体装置においては、１０ｎｍ程度とするのが好ましい。 As materials for the polycide layer 16, the barrier metal layer 17, and the metal layer 18, W and a compound thereof are used, respectively. For example, WSi can be exemplified as the polycide layer 16, WN as the barrier metal layer 17, and W as the metal layer 18. However, metals such as Co, Ta, Ti, and Ni can be used instead of W. For example, TaSi can be used as the polycide layer 16, TaN as the barrier metal layer 17, and Ta as the metal layer 18. The metal layer 17 is used as the word wiring 7. Therefore, it is preferable to use a metal having good conductivity.
The gate insulating film 20 is made of an inorganic oxide. For example, a silicon oxide film can be used, and it is formed by a thermal oxidation method or the like. The film thickness is defined by the size of the transistor to be formed, but is preferably about 10 nm in a general semiconductor device.

次に、本発明の実施形態であるトレンチゲートトランジスタを具備してなる半導体装置Ｈの製造方法の一例について説明する。
半導体装置の製造方法は、一般に、トレンチ形成工程、ゲート電極形成工程、拡散層形成工程とからなる。以下、各工程を具体的に説明する。
図２は、本発明の実施形態である半導体装置Ｈの製造工程の一例を説明する図であって、図１（ｂ）の要部における拡大図である。 Next, an example of a manufacturing method of the semiconductor device H including the trench gate transistor according to the embodiment of the present invention will be described.
A semiconductor device manufacturing method generally includes a trench formation step, a gate electrode formation step, and a diffusion layer formation step. Hereafter, each process is demonstrated concretely.
FIG. 2 is a view for explaining an example of the manufacturing process of the semiconductor device H according to the embodiment of the present invention, and is an enlarged view of the main part of FIG.

［トレンチ形成工程］
まず、ＳＴＩ法により半導体基板１上に形成したトレンチ１４にトレンチ分離絶縁膜２を充填することにより、絶縁分離した活性領域Ｋを形成する。次に、前記半導体基板１を、７００〜１１００℃の温度で熱酸化処理することにより（熱酸化法）、前記シリコン半導体基板１全面に酸化シリコン（以下、ＳｉＯ_２）絶縁膜よりなる熱酸化膜６０を形成する。さらにその上に、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により、シリコン窒化膜６１を積層する。図２（ａ）は、シリコン窒化膜６１を積層した要部における拡大断面図である。
次に、図２（ｂ）に示すように、トレンチを形成する領域の熱酸化膜６０とシリコン窒化膜６１を除去するパターニング処理を行った。 [Trench formation process]
First, the trench 14 formed on the semiconductor substrate 1 by the STI method is filled with the trench isolation insulating film 2 to form the isolated active region K. Next, the semiconductor substrate 1 is thermally oxidized at a temperature of 700 to 1100 ° C. (thermal oxidation method), so that a thermal oxide film made of a silicon oxide (hereinafter, SiO ₂ ) insulating film is formed on the entire surface of the silicon semiconductor substrate 1. 60 is formed. Furthermore, a silicon nitride film 61 is laminated thereon by a CVD (Chemical Vapor Deposition) method. FIG. 2A is an enlarged cross-sectional view of the main part where the silicon nitride film 61 is laminated.
Next, as shown in FIG. 2B, a patterning process for removing the thermal oxide film 60 and the silicon nitride film 61 in the region where the trench is to be formed was performed.

次に、図２（ｃ）に示すように、熱酸化膜６０とシリコン窒化膜６１により覆われていない部分の半導体基板１を異方性ドライエッチングすることで、トレンチゲートトランジスタのチャネル領域となるトレンチ１３を形成する。このとき、トレンチ分離絶縁膜２の上にもトレンチが形成される。
なお、前記トレンチ１３，１４形成後に、水素雰囲気において高温ベークを行うのが好ましい。 Next, as shown in FIG. 2C, the portion of the semiconductor substrate 1 that is not covered with the thermal oxide film 60 and the silicon nitride film 61 is anisotropically dry etched to form a channel region of the trench gate transistor. A trench 13 is formed. At this time, a trench is also formed on the trench isolation insulating film 2.
In addition, it is preferable to perform high temperature baking in a hydrogen atmosphere after forming the trenches 13 and 14.

［ゲート電極形成工程］
次に、図２（ｄ）に示すように、前記処理を終えた半導体基板１を酸及びフッ酸溶液で洗浄することにより、熱酸化膜６０とシリコン窒化膜６１を除去する。
さらに、前記半導体基板を、７００〜１１００℃の温度で熱酸化処理することにより（熱酸化法）、トレンチ１３の内壁および半導体基板１の表面にＳｉＯ_２絶縁膜からなるゲート絶縁膜２０を形成する。 [Gate electrode formation process]
Next, as shown in FIG. 2D, the thermally-oxidized film 60 and the silicon nitride film 61 are removed by washing the semiconductor substrate 1 after the treatment with an acid and hydrofluoric acid solution.
Further, the semiconductor substrate is thermally oxidized at a temperature of 700 to 1100 ° C. (thermal oxidation method) to form a gate insulating film 20 made of a SiO ₂ insulating film on the inner wall of the trench 13 and the surface of the semiconductor substrate 1. .

さらに、チャンバー内に前記半導体基板１を導入し、図３（ａ）に示すように、ＣＶＤ法を用いて、不純物をドーピングしたシリコン膜からなるポリシリコン層５０を基板全面に堆積する。基板温度は、５００℃〜６００℃とする。ＣＶＤ法により堆積されるポリシリコン層５０は、堆積する壁面に等方的に形成されるので、トレンチ１３、１４の凹部形状に従い、ポリシリコン層５０はトレンチ１３、１４上で凹部５１、５２が形成されてしまう。 Further, the semiconductor substrate 1 is introduced into the chamber, and as shown in FIG. 3A, a polysilicon layer 50 made of a silicon film doped with impurities is deposited on the entire surface of the substrate by CVD. The substrate temperature is set to 500 ° C to 600 ° C. Since the polysilicon layer 50 deposited by the CVD method is isotropically formed on the wall surface to be deposited, the polysilicon layer 50 has the recesses 51, 52 on the trenches 13, 14 according to the recess shape of the trenches 13, 14. Will be formed.

＜水素雰囲気中アニール処理＞
次に、前記工程を終了した半導体基板１を導入したチャンバー内に、水素ガスを充填し、温度８００〜９００℃、圧力１５〜５０Ｔｏｒｒの条件下で、数分間保持し、水素雰囲気中アニール処理を行う。この水素雰囲気中アニール処理により、図３（ａ）で示された凹部５１、５２およびその周辺部５１ａ、５２ａのシリコン原子の再配列が促され、平坦化処理がなされる。その結果、図３（ｂ）に示すように、前記凹部５１、５２が除去され、再配列部５３、５４を形成する。前記再配列部５３、５４は、水素雰囲気中アニール処理による平坦化処理がなされているが、わずかに前記凹部５１、５２の痕跡が残る痕跡部５５、５６となっている。
次に、ＷＳｉからなるポリサイド層１６、ＷＮからなるバリアメタル層１７、およびＷからなるメタル層１８、ＳｉＮからなる絶縁膜ハードマスク層１９を順次堆積する。図３（ｃ）に示すように、平坦化されたポリシリコン層５０表面に沿って、各層とも平坦化され形成されている。 <Annealing in hydrogen atmosphere>
Next, the chamber into which the semiconductor substrate 1 that has completed the above process is introduced is filled with hydrogen gas, and kept under conditions of a temperature of 800 to 900 ° C. and a pressure of 15 to 50 Torr for several minutes, and annealing treatment in a hydrogen atmosphere is performed. Do. By this annealing process in the hydrogen atmosphere, the rearrangement of the silicon atoms in the recesses 51 and 52 and the peripheral parts 51a and 52a shown in FIG. 3A is promoted, and the planarization process is performed. As a result, as shown in FIG. 3B, the concave portions 51 and 52 are removed, and rearranged portions 53 and 54 are formed. The rearrangement portions 53 and 54 are flattened by annealing in a hydrogen atmosphere, but are trace portions 55 and 56 in which traces of the concave portions 51 and 52 are slightly left.
Next, a polycide layer 16 made of WSi, a barrier metal layer 17 made of WN, a metal layer 18 made of W, and an insulating film hard mask layer 19 made of SiN are sequentially deposited. As shown in FIG. 3C, each layer is planarized and formed along the planarized polysilicon layer 50 surface.

その後、その上にレジストを塗布し、露光処理を行うことにより、レジストパターンを形成する。そのレジストパターンをマスクとしてＳｉＮからなる絶縁膜ハードマスク層１９、メタル層１８、バリアメタル層１７、ポリサイド層１６及びポリシリコン層５０の上部側面部を順次、異方性ドライエッチングする。ポリシリコン層５０の異方性ドライエッチング処理工程において、途中で一旦エッチング処理を止める。
続いて、メタル層１８等の金属の飛散抑制のために、ＳｉＮ膜からなるＬＤＤサイドウォール９を前記異方性ドライエッチングにより形成したゲート電極８の側面部分に形成する。
その後、再びポリシリコン層５０を異方性ドライエッチング処理して、活性領域Ｋの表面部分を露出させる。
最後に、前記異方性ドライエッチングによるゲート絶縁膜２０の損傷回復のため、再び熱酸化処理を行い、ポリシリコン層５０の下部側面部にＳｉＯ_２絶縁膜からなるシリコン酸化膜１５を形成する。ポリシリコン層５０は、分離形成されることによりゲート電極８となり、ゲート電極形成工程が完了となる。
図３（ｄ）は、このゲート電極形成工程を終了した時点の要部における拡大断面図である。 Thereafter, a resist is applied thereon, and an exposure process is performed to form a resist pattern. Using the resist pattern as a mask, the insulating film hard mask layer 19 made of SiN, the metal layer 18, the barrier metal layer 17, the polycide layer 16 and the upper side surface portion of the polysilicon layer 50 are sequentially subjected to anisotropic dry etching. In the anisotropic dry etching process of the polysilicon layer 50, the etching process is temporarily stopped halfway.
Subsequently, an LDD sidewall 9 made of a SiN film is formed on the side surface portion of the gate electrode 8 formed by the anisotropic dry etching in order to suppress scattering of the metal such as the metal layer 18.
Thereafter, the polysilicon layer 50 is again subjected to anisotropic dry etching to expose the surface portion of the active region K.
Finally, in order to recover damage to the gate insulating film 20 by the anisotropic dry etching, a thermal oxidation process is performed again to form a silicon oxide film 15 made of a SiO ₂ insulating film on the lower side surface portion of the polysilicon layer 50. The polysilicon layer 50 is separated to form the gate electrode 8 and the gate electrode formation process is completed.
FIG. 3D is an enlarged cross-sectional view of the main part at the time when the gate electrode forming step is completed.

＜拡散層形成工程＞
次に、トレンチ１３に隣接する活性領域Ｋの表面領域に、１×１０^１２〜５×１０^１４ｃｍ^−２程度のＰまたはＡｓ等の不純物をイオン注入する。Ｐの注入条件として、５０ｋｅＶの加速電圧、注入イオン濃度１×１０^１４ｃｍ^−２を例示でき、Ａｓの注入条件として、２０ｋｅＶの加速電圧、注入イオン濃度１×１０^１５ｃｍ^−２を例示できる。
この後、９００〜１１００℃の温度でアニール処理を行うことにより、拡散層Ｄを形成する。それぞれ、ドレイン３およびソース４ｂとなる。
さらに、前記拡散層Ｄを形成した表面領域のゲート絶縁膜２０の一部を除去して半導体基板１の表面を露出させる。
最後に、前記ドレイン３およびソース４ｂに接続するようにコンタクト用の導体部１０ｂおよび１０ｃを形成することにより図１（ｂ）に示す半導体装置Ｈの要部を形成する。 <Diffusion layer forming step>
Next, an impurity such as P or As of about 1 × 10 ^{12 to} 5 × 10 ¹⁴ cm ⁻² is ion-implanted into the surface region of the active region K adjacent to the trench 13. As an implantation condition of P, an acceleration voltage of 50 keV and an implanted ion concentration of 1 × 10 ¹⁴ cm ⁻² can be exemplified. As an implantation condition of As, an acceleration voltage of 20 keV and an implanted ion concentration of 1 × 10 ¹⁵ cm ⁻² can be exemplified.
Thereafter, an annealing process is performed at a temperature of 900 to 1100 ° C., thereby forming the diffusion layer D. It becomes the drain 3 and the source 4b, respectively.
Further, the surface of the semiconductor substrate 1 is exposed by removing a part of the gate insulating film 20 in the surface region where the diffusion layer D is formed.
Finally, contact conductors 10b and 10c are formed so as to be connected to the drain 3 and the source 4b, thereby forming the main part of the semiconductor device H shown in FIG.

なお、本発明の実施形態においては、拡散層形成工程を、ゲート電極形成工程終了後において行ったが、半導体基板１にＳＴＩ法によりトレンチ分離絶縁膜２を形成した後、必要な領域にソース、ドレインとなる低濃度不純物を拡散させた拡散層Ｄを形成しても良い。
あるいは、トレンチ１２、１３を形成した直後に、必要な領域にソース、ドレインとなる低濃度不純物を拡散させた拡散層Ｄを形成しても良い。 In the embodiment of the present invention, the diffusion layer forming step is performed after the gate electrode forming step is finished. However, after forming the trench isolation insulating film 2 on the semiconductor substrate 1 by the STI method, a source, A diffusion layer D in which a low concentration impurity serving as a drain is diffused may be formed.
Alternatively, immediately after the trenches 12 and 13 are formed, a diffusion layer D in which low-concentration impurities serving as a source and a drain are diffused in necessary regions may be formed.

［ＤＲＡＭ］
図４は、本発明の実施形態であるトレンチゲートトランジスタＴｒを備えた半導体装置Ｈを用いたダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ）の一例を示す断面概略図である。
ゲート電極８は、下部がトレンチ１２，１３に埋め込まれるように形成されている。トレンチ１２，１３に埋め込まれた部分では、ゲート絶縁膜２０を介して、ゲート電極８が形成され、その上にＷＳｉからなるポリサイド層１６、ＷＮからなるバリアメタル層１７、Ｗからなるメタル層１８およびＳｉＮからなる絶縁膜ハードマスク層１９がこの順序で積層されている。
前記ゲート電極８を中心として、トレンチゲートトランジスタＴｒ１、Ｔｒ２が形成され、その上に複数の層間絶縁膜３１が形成されている。各層間絶縁膜３１を貫通するコンタクトプラグ３２、ビット線３３、セルキャパシタ３４、配線３５等を形成することにより、トレンチゲート型の非対称セルトランジスタをメモリセルのトランスファゲートトランジスタとして使用したＤＲＡＭが完成する。 [DRAM]
FIG. 4 is a schematic cross-sectional view showing an example of a dynamic random access memory (hereinafter referred to as DRAM) using the semiconductor device H including the trench gate transistor Tr according to the embodiment of the present invention.
The gate electrode 8 is formed so that the lower part is buried in the trenches 12 and 13. In the portion embedded in the trenches 12 and 13, the gate electrode 8 is formed via the gate insulating film 20, and the polycide layer 16 made of WSi, the barrier metal layer 17 made of WN, and the metal layer 18 made of W. And an insulating film hard mask layer 19 made of SiN are stacked in this order.
Trench gate transistors Tr1 and Tr2 are formed around the gate electrode 8, and a plurality of interlayer insulating films 31 are formed thereon. By forming contact plugs 32, bit lines 33, cell capacitors 34, wirings 35, etc. penetrating each interlayer insulating film 31, a DRAM using a trench gate type asymmetric cell transistor as a transfer gate transistor of a memory cell is completed. .

本発明の実施形態である半導体装置Ｈの製造方法は、ポリシリコン層５０の形成後、水素雰囲気中アニールを行う工程を具備することを特徴とするので、前記水素雰囲気中アニール処理によって、ポリシリコン層５０の形成に伴ってトレンチ１３、１４上に形成された凹部５１、５２およびその周辺部５１ａ、５２ａを構成するシリコン原子の再配列を促し、前記凹部５１、５２の痕跡を残す痕跡部５５、５６を形成することにより、ポリシリコン層５０の平坦化処理を行うことができる。
さらに、本発明の実施形態である半導体装置Ｈの製造方法は、前記ポリシリコン層５０が平坦化処理されてなることを特徴とするので、その上層として積層するポリサイド層１６、バリアメタル層１７、メタル層１８、および絶縁膜ハードマスク層１９の各層を均一にかつ平坦化させて堆積することができ、前記ポリサイド層１６、バリアメタル層１７、メタル層１８、および絶縁膜ハードマスク層１９の各層の膜剥がれを抑制することができる。
本発明の実施形態である半導体装置Ｈは、水素雰囲気中アニール処理工程により、ゲート電極８の凹部５０が平坦化処理されてなるＤＲＡＭであることを特徴とするので、その上層として積層するポリサイド層１６、バリアメタル層１７、メタル層１８、および絶縁膜ハードマスク層１９の各層を均一に堆積することができ、前記ポリサイド層１６、バリアメタル層１７、メタル層１８、および絶縁膜ハードマスク層１９の各層の膜剥がれを抑制することができる。 The method for manufacturing a semiconductor device H according to an embodiment of the present invention includes a step of performing annealing in a hydrogen atmosphere after the formation of the polysilicon layer 50. Along with the formation of the layer 50, the recesses 51, 52 formed on the trenches 13, 14 and the peripheral portions 51 a, 52 a are promoted to rearrange the silicon atoms, and the trace portions 55 that leave traces of the recesses 51, 52 are left. , 56 can be performed to planarize the polysilicon layer 50.
Furthermore, the method for manufacturing a semiconductor device H according to an embodiment of the present invention is characterized in that the polysilicon layer 50 is planarized, so that a polycide layer 16, a barrier metal layer 17, and a polycide layer 16 are stacked thereon. Each of the metal layer 18 and the insulating film hard mask layer 19 can be deposited uniformly and flattened, and each of the polycide layer 16, the barrier metal layer 17, the metal layer 18, and the insulating film hard mask layer 19 can be deposited. Film peeling can be suppressed.
Since the semiconductor device H according to the embodiment of the present invention is a DRAM in which the recess 50 of the gate electrode 8 is planarized by an annealing process in a hydrogen atmosphere, the polycide layer to be stacked as an upper layer thereof 16, the barrier metal layer 17, the metal layer 18, and the insulating film hard mask layer 19 can be uniformly deposited. The polycide layer 16, the barrier metal layer 17, the metal layer 18, and the insulating film hard mask layer 19 can be deposited. The film peeling of each layer can be suppressed.

本発明は、ＤＲＡＭメモリセルもしくはパワーＭＯＳ等に用いる半導体装置産業および前記半導体装置を用いる電子情報産業等において産業上の利用可能性がある。 INDUSTRIAL APPLICABILITY The present invention has industrial applicability in the semiconductor device industry used for DRAM memory cells or power MOSs, and the electronic information industry using the semiconductor device.

（ａ）本発明の実施形態に係る半導体装置の概念図の一例であって、（ａ）は平面模式図であり、（ｂ）は（ａ）のＢ−Ｂ’線における拡大断面図である。(A) It is an example of the conceptual diagram of the semiconductor device which concerns on embodiment of this invention, (a) is a plane schematic diagram, (b) is an expanded sectional view in the BB 'line of (a). . 本発明の実施形態に係る半導体装置の製造工程の一例を、図１（ｂ）の要部における拡大断面図を用いて説明する図であって、（ａ）は熱酸化膜とシリコン窒化膜を積層した要部の拡大断面図、（ｂ）は熱酸化膜６０とシリコン窒化膜６１のパターニング処理を行った要部の拡大断面図、（ｃ）はトレンチを形成した要部の拡大断面図、（ｄ）は熱酸化膜とシリコン窒化膜を除去した要部の拡大断面図、（ｅ）はゲート絶縁膜を形成した要部の拡大断面図である。It is a figure explaining an example of the manufacturing process of the semiconductor device which concerns on embodiment of this invention using the expanded sectional view in the principal part of FIG.1 (b), (a) is a thermal oxide film and a silicon nitride film. (B) is an enlarged cross-sectional view of the main part subjected to the patterning process of the thermal oxide film 60 and the silicon nitride film 61, (c) is an enlarged cross-sectional view of the main part in which the trench is formed, (D) is an enlarged cross-sectional view of a main part from which a thermal oxide film and a silicon nitride film are removed, and (e) is an enlarged cross-sectional view of the main part in which a gate insulating film is formed. （ａ）はポリシリコンを堆積させた要部の拡大断面図、（ｂ）は水素雰囲気中アニール処理を行った要部の拡大断面図、（ｃ）はポリサイド層、バリアメタル層、メタル層、絶縁膜ハードマスク層を積層させた要部の拡大断面図、（ｄ）はゲート電極形成工程を終了した要部の拡大断面図である。(A) is an enlarged cross-sectional view of the main part on which polysilicon is deposited, (b) is an enlarged cross-sectional view of the main part after annealing in a hydrogen atmosphere, (c) is a polycide layer, a barrier metal layer, a metal layer, FIG. 4D is an enlarged cross-sectional view of a main portion where an insulating film hard mask layer is stacked, and FIG. 4D is an enlarged cross-sectional view of the main portion after the gate electrode forming step is completed. 本発明の実施形態である半導体装置を用いて製造したＤＲＡＭの一例を示す断面拡大図である。1 is an enlarged cross-sectional view showing an example of a DRAM manufactured using a semiconductor device according to an embodiment of the present invention. 従来例の半導体装置の一例を示す拡大断面図である。It is an expanded sectional view which shows an example of the semiconductor device of a prior art example. 従来例の半導体装置の別の一例を示す拡大断面図である。It is an expanded sectional view which shows another example of the semiconductor device of a prior art example. 図１（ｂ）の要部における拡大断面図を用いて、半導体装置の製造工程の一例を説明する図であって、水素雰囲気中アニール処理を行わずに、ポリサイド層、バリアメタル層、メタル層、絶縁膜ハードマスク層を積層させた要部の拡大断面図である。It is a figure explaining an example of the manufacturing process of a semiconductor device using the expanded sectional view in the principal part of Drawing 1 (b), Comprising: Without performing annealing treatment in hydrogen atmosphere, a polycide layer, a barrier metal layer, and a metal layer FIG. 4 is an enlarged cross-sectional view of a main part in which an insulating film hard mask layer is stacked.

Explanation of symbols

１…半導体基板、１ａ…基板表面、２…トレンチ分離絶縁膜、３…ドレイン、４ａ、４ｂ…ソース、５ａ、５ｂ、５ｃ…導体部、６…ビット配線、７…ワード配線、８…ゲート電極、９…ＬＤＤサイドウォール、１０ａ、１０ｂ、１０ｃ…導体部、１１、１２、１３、１４…トレンチ、１５…シリコン酸化膜、１６…ポリサイド層、１７…バリアメタル層、１８…メタル層、１９…絶縁膜ハードマスク層、２０…ゲート絶縁膜、３１…層間絶縁膜、３２…コンタクトプラグ、３３…ビット線、３４…セルキャパシタ、３５…配線、４５…ｐ型ウェル層、４６…チャネルドープ層、５０…ポリシリコン層、５１、５２…凹部、５１ａ、５２ａ…周辺部、５３、５４…再配列部、５５、５６…痕跡部、６０…熱酸化膜、６１…シリコン窒化膜 DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 1a ... Substrate surface, 2 ... Trench isolation insulating film, 3 ... Drain, 4a, 4b ... Source, 5a, 5b, 5c ... Conductor part, 6 ... Bit wiring, 7 ... Word wiring, 8 ... Gate electrode , 9 ... LDD sidewalls, 10a, 10b, 10c ... conductor portions, 11, 12, 13, 14 ... trench, 15 ... silicon oxide film, 16 ... polycide layer, 17 ... barrier metal layer, 18 ... metal layer, 19 ... Insulating film hard mask layer, 20 ... gate insulating film, 31 ... interlayer insulating film, 32 ... contact plug, 33 ... bit line, 34 ... cell capacitor, 35 ... wiring, 45 ... p-type well layer, 46 ... channel dope layer, 50 ... Polysilicon layer, 51, 52 ... Recess, 51a, 52a ... Peripheral part, 53, 54 ... Rearranged part, 55, 56 ... Trace part, 60 ... Thermal oxide film, 61 ... Silicon nitride film

Claims

A method of manufacturing a semiconductor device including a trench gate type MOS transistor,
Forming a gate insulating film on the inner surface of the trench after forming a trench on the surface of the semiconductor substrate;
Forming a polysilicon layer for a gate electrode on the semiconductor substrate including the trench;
Annealing in a hydrogen atmosphere to remove the recesses formed on the upper surface of the polysilicon layer located on the trench with the formation of the polysilicon layer;
And a step of selectively removing the polysilicon layer on the surface of the semiconductor substrate to leave the polysilicon layer on the trench as a gate electrode, thereby manufacturing a semiconductor device. Method.

2. The method of manufacturing a semiconductor device according to claim 1, wherein the annealing in a hydrogen atmosphere promotes rearrangement of silicon atoms constituting the concave portion and the peripheral portion generated in the polysilicon layer. 3.

The method for manufacturing a semiconductor device according to claim 1, wherein an annealing temperature of the annealing in the hydrogen atmosphere is in a range of 800 ° C. to 900 ° C. 3.

A semiconductor substrate, a trench provided on the surface of the semiconductor substrate, a gate insulating film formed on the inner surface of the trench, and a polysilicon layer partially filled in the trench through the gate insulating film In a semiconductor device comprising a trench gate type MOS transistor composed of a gate electrode and a source / drain region formed in a semiconductor substrate on both sides in the width direction of the trench,
A semiconductor device, wherein an upper surface of the gate electrode is planarized by annealing in a hydrogen atmosphere.

A semiconductor substrate, a trench provided on the surface of the semiconductor substrate, a gate insulating film formed on the inner surface of the trench, and a polysilicon layer partially filled in the trench through the gate insulating film In a semiconductor device comprising a trench gate type MOS transistor comprising a gate electrode and a source / drain region formed in a semiconductor substrate on both sides in the width direction of the trench,
2. A semiconductor device according to claim 1, wherein a rearranged portion of silicon atoms is formed on the upper surface of the gate electrode by annealing in a hydrogen atmosphere.

6. The semiconductor device according to claim 5, wherein the rearranged portion is a trace portion formed by annealing in the hydrogen atmosphere of a concave portion formed on the upper surface of the polysilicon layer when the polysilicon layer is formed with respect to the trench. .

The semiconductor device according to claim 4, wherein the semiconductor device is a dynamic random access memory.