JP2008217295A - System controller - Google Patents
System controller Download PDFInfo
- Publication number
- JP2008217295A JP2008217295A JP2007052304A JP2007052304A JP2008217295A JP 2008217295 A JP2008217295 A JP 2008217295A JP 2007052304 A JP2007052304 A JP 2007052304A JP 2007052304 A JP2007052304 A JP 2007052304A JP 2008217295 A JP2008217295 A JP 2008217295A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- memory access
- memory
- system controller
- external memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
Description
本発明は、外部メモリに対しメモリアクセスを行うシステムコントローラに関する。 The present invention relates to a system controller that performs memory access to an external memory.
図14は、従来のシステムコントローラ1000の主要部を模式的に示したものである。図14に示されるように、システムコントローラ1000は、中央演算処理装置(以下、CPU)2と、メモリアクセス制御装置3とを備え、外部メモリ4にメモリアクセスを行う。
FIG. 14 schematically shows the main part of a
CPU2とメモリアクセス制御装置3とは、アドレス信号AD、データ信号DT、チップセレクト信号CS、およびアクノリッジ信号DKを介して接続されている。
The
また、メモリアクセス制御装置3と外部メモリ4とは、アドレス信号AD、データ信号DT、チップセレクト信号CS、およびアクノリッジ信号DKを介して接続されている。
The memory
以上のように構成された従来のシステムコントローラについて、以下にその動作を説明する。
一般にCPU2から外部メモリ4へのメモリアクセス方式としては、固定ウエイトモードと、ハンドシェークモードがある。
The operation of the conventional system controller configured as described above will be described below.
Generally, there are a fixed weight mode and a handshake mode as a memory access method from the
CPU2から外部メモリ4へのメモリアクセスは、まず、CPU2がアクセスしたい外部メモリ4のアドレス信号ADおよびチップセレクト信号CSをメモリアクセス制御装置3に出力してメモリアクセス要求を行い、メモリアクセス制御装置3が受け取ったアドレス信号ADおよびチップセレクト信号CSを外部メモリ4に出力することにより、開始される。
The memory access from the
CPU2から外部メモリ4へのメモリアクセス方式が固定ウエイトモードの場合、メモリアクセスを開始後、メモリアクセス制御装置3によって設定されたウエイトサイクルを経た時点で、メモリアクセスを終了する。
When the memory access method from the
一方、CPU2から外部メモリ4へのメモリアクセス方式がハンドシェークモードの場合、メモリアクセスを開始後、外部メモリ4への一連の処理が終わると、外部メモリ4からCPU2へ、メモリアクセス制御装置3を介してアクノリッジ信号DKが返却され、メモリアクセスを終了する。
On the other hand, when the memory access method from the
図11は、従来のアドレス・データマルチプレックス方式のシステムコントローラの構成を示している。 FIG. 11 shows the configuration of a conventional address / data multiplex system controller.
図11に示す従来のシステムコントローラ900は、CPU2、メモリアクセス制御装置3、及びI/Oセル20を備え、外部ラッチ回路11を介して外部メモリ4へのメモリアクセスを行う。
A
なお、CPU2と、メモリアクセス制御装置3とは、アドレス信号AD、データ信号DT、チップセレクト信号CSを介して接続されている。
The
また、メモリアクセス制御装置3と、外部メモリ4とは、I/Oセル20および外部ラッチ回路11を介して、アドレス信号AD、データ信号DT、およびチップセレクト信号CSで接続されている。
The memory
また外部ラッチ回路11は、メモリアクセス制御装置3からI/Oセル20を介してマルチプレックス信号AD/DT、およびチップセレクト信号CSを受けている。
The
このような構成のシステムコントローラ900の動作について説明する。
まず、CPU2は、外部メモリ4用のチップセレクト信号CSをアサートにし、アクセスしたいアドレス領域を示すアドレス信号AD、および、書き込みたいデータDTをメモリアクセス制御装置3に出力し、外部メモリ4へのメモリアクセスを要求する。
The operation of the
First, the
メモリアクセス制御装置3は、受け取ったアドレス信号AD及びデータDTを合成し、マルチプレックス信号AD/DTを、I/Oセル20を介してラッチ回路11に出力する。さらに、チップセレクト信号CSを、ラッチイネーブル信号としてラッチ回路11に出力する。
The memory
ラッチ回路11は、チップセレクト信号CSによりアドレス信号ADをラッチする。つまり、チップセレクト信号CSがHIGHレベル区間(ネゲート期間)のときにアドレス信号ADを分離する。これにより、マルチプレックス信号AD/DTを、アドレス信号ADとデータ信号DTに分離して外部メモリ4に出力する。
しかしながら、図14に示すシステムコントローラ1000では、システムコントローラ1000の外部メモリ4へのメモリアクセス方式が固定ウエイトモードの場合、システムコントローラ1000と外部メモリ4との間で正常にメモリアクセスを行うためには、予め外部メモリ4のメモリスペックを知る必要があり、それに応じて、システムコントローラ1000側で、ウエイトサイクルを適切に設定しなければならなかった。
However, in the
また、図11に示すアドレス・データマルチプレックス方式のシステムコントローラ900では、外部メモリ4へのメモリアクセスを行う際に出力するチップセレクト信号CSが、外部のラッチ回路11でラッチイネーブルとして使用されるが、チップセレクト信号CSのHIGHレベル区間が、図13に示すように外部環境の悪化等の影響により短くなってしまった場合、チップセレクト信号CSを出力するI/Oセル12の電流能力が低いと、チップセレクト信号のHIGHレベル区間を正しく認識することができず、その結果、アドレス信号ADが正しくラッチされずに、システムが暴走してしまう可能性がある。
In the address / data
本発明は、上記従来の問題点を解決するためになされたもので、外部メモリのメモリスペックに応じたウエイトサイクルの設定を自動的に行うことができるシステムコントローラを提供することを目的とする。また、システムの暴走を回避可能なシステムコントローラを提供することを目的とする。 The present invention has been made to solve the above-described conventional problems, and an object of the present invention is to provide a system controller capable of automatically setting a wait cycle according to the memory specifications of an external memory. It is another object of the present invention to provide a system controller that can avoid system runaway.
上記課題を達成するために、本発明の請求項1にかかるシステムコントローラは、中央演算処理装置と、該中央演算処理装置から外部メモリへのメモリアクセスを制御するメモリアクセス制御装置とを備えたシステムコントローラにおいて、前記外部メモリに対するライトデータを格納し、該ライトデータを前記外部メモリからのリードデータと比較する比較器と、前記外部メモリに対するアクセスタイムを計測する計測器と、を有するメモリアクセス調整回路を備え、前記メモリアクセス調整回路は、前記中央演算処理装置から前記外部メモリへのリードアクセスが開始してから、前記比較器により前記外部メモリに対するライトデータと前記外部メモリのリードデータとが一致するまでのアクセスタイムを計測し、該アクセスタイムの計測結果を前記メモリアクセス制御回路に通知し、前記メモリアクセス制御回路は、前記アクセスタイムの計測結果を受け、ウエイトサイクルを設定する、ことを特徴とする。
In order to achieve the above object, a system controller according to
これにより、外部メモリのメモリスペックに応じたウエイトサイクルの設定を自動的に行うことができる。 Thereby, the setting of the wait cycle according to the memory specification of the external memory can be automatically performed.
また、本発明の請求項2にかかるシステムコントローラは、請求項1記載のシステムコントローラにおいて、前記メモリアクセス調整装置が、前記外部メモリのあるアドレス領域にアクセスしたときのアクセスタイムの計測結果から学習するアクセス時間学習回路を有し、再度、前記外部メモリのあるアドレス領域にアクセスされたとき、その学習値を適用する、ことを特徴とする。 A system controller according to a second aspect of the present invention is the system controller according to the first aspect, wherein the memory access adjustment device learns from an access time measurement result when an address area in the external memory is accessed. An access time learning circuit is provided, and when a certain address area of the external memory is accessed again, the learning value is applied.
これにより、環境変化などによりスペックが悪化しても円滑なアクセスを実現可能である。 As a result, smooth access can be realized even if specifications deteriorate due to environmental changes or the like.
また、本発明の請求項3にかかるシステムコントローラは、請求項1記載のシステムコントローラにおいて、前記メモリアクセス調整装置が、測定用クロックを発生するクロックジェネレータを有し、前記計測器は、前記外部メモリに対するアクセスタイムを、前記クロックジェネレータが発生した前記測定用クロックを用いて計測する、ことを特徴とする。 A system controller according to a third aspect of the present invention is the system controller according to the first aspect, wherein the memory access adjusting device includes a clock generator that generates a measurement clock, and the measuring instrument is the external memory. The access time is measured using the measurement clock generated by the clock generator.
これにより、外部メモリに対するアクセスタイムを高精度に計測することができる。 Thereby, the access time to the external memory can be measured with high accuracy.
また、本発明の請求項4にかかるシステムコントローラは、請求項1記載のシステムコントローラにおいて、前記メモリアクセス調整装置が、時間をカウントし、所定の時間をカウントしたとき、擬似アクノリッジ信号の生成、前記外部メモリに対するアクセス方式を変更するためのメモリアクセス可変信号の生成、を行うカウンタを有し、前記中央演算処理装置による前記外部メモリへのメモリアクセスを開始してから所定の時間を経過すると、擬似アクノリッジ信号及びメモリアクセス可変信号を生成して前記メモリアクセス制御装置に通知し、前記メモリアクセス制御装置は、前記擬似アクノリッジ信号を受けると、メモリアクセスを終了し、前記メモリアクセス可変信号を受けると、前記外部メモリに対するアクセス方式を変更する、ことを特徴とする。
A system controller according to claim 4 of the present invention is the system controller according to
これにより、自動的に外部メモリのアクセス方式に対応することができる。 Thereby, it is possible to automatically cope with the access method of the external memory.
また、本発明の請求項5にかかるシステムコントローラは、請求項4記載のシステムコントローラにおいて、前記メモリアクセス調整装置が、前記擬似アクノリッジ信号生成のウエイト時間を設定するレジスタを有し、前記カウンタは、前記中央演算処理装置による前記外部メモリへのメモリアクセスを開始してから前記レジスタにより設定された時間が経過すると、擬似アクノリッジ信号を生成する、ことを特徴とする。
The system controller according to
これにより、外部メモリに対応したタイムアウト時間を設定することができ、CPU処理の占有時間の低減を実現可能であり、システムのパフォーマンスの向上を図ることができる。 As a result, a time-out period corresponding to the external memory can be set, a reduction in CPU processing occupation time can be realized, and system performance can be improved.
また、本発明の請求項6にかかるシステムコントローラは、請求項5記載のシステムコントローラにおいて、前記レジスタが、複数の各外部メモリに対する、擬似アクノリッジ信号生成のウエイト時間情報を格納し、前記メモリアクセス調整装置が、アクセス対象の外部メモリを決定するアドレスデコーダを有し、前記中央演算処理装置から発行されるアドレスに基づいて、複数の外部メモリの1つをアクセス対象の外部メモリとして特定し、該アクセス対象の外部メモリに対する、擬似アクノリッジ信号生成のウエイト時間を、前記レジスタに格納されている情報に基づいて設定する、ことを特徴とする。
The system controller according to
これにより、複数の外部メモリに対応したタイムアウト時間を設定することができ、CPU処理の占有時間の低減を実現可能であり、システムの汎用性の向上を図ることができる。 As a result, timeout times corresponding to a plurality of external memories can be set, the CPU processing occupation time can be reduced, and the versatility of the system can be improved.
また、本発明の請求項7にかかるシステムコントローラは、中央演算処理装置と、該中央演算処理装置から外部メモリへのメモリアクセスを制御するメモリアクセス制御装置とを備え、前記中央演算処理装置から出力されるアドレス及びデータをマルチプレックスし、外部ラッチ回路を介して外部メモリにアクセスするシステムコントローラにおいて、アドレス及びデータがマルチプレックスされた信号から外部のラッチ回路によりアドレスをラッチするために使用されるチップセレクト信号の信号レベルを計測する信号レベル計測器と、前記信号レベル計測器により前記チップセレクト信号のネゲート期間が一定期間より短くなったことが検出されたとき、前記チップセレクト信号を出力するI/Oセルの電流能力を上げ、前記外部ラッチ回路に出力するチップセレクト信号の信号レベルを調整する電流能力調整回路とを備えた、ことを特徴とする。 A system controller according to a seventh aspect of the present invention includes a central processing unit and a memory access control unit that controls memory access from the central processing unit to an external memory, and outputs from the central processing unit. Chip used for latching addresses by an external latch circuit from signals multiplexed with addresses and data in a system controller that multiplexes addresses and data and accesses external memory via an external latch circuit A signal level measuring device for measuring the signal level of the select signal, and an I / O that outputs the chip select signal when the signal level measuring device detects that the negation period of the chip select signal is shorter than a predetermined period. Increase the current capacity of the O cell, the external latch And a current capability adjusting circuit for adjusting the signal level of the chip select signal to be output to the road, characterized in that.
これにより、どの条件下でもラッチミスを防ぐことができ、ラッチミスによるシステムの暴走を回避することができる。 As a result, a latch miss can be prevented under any condition, and a system runaway due to the latch miss can be avoided.
また、本発明の請求項8にかかるシステムコントローラは、請求項7記載のシステムコントローラにおいて、前記チップセレクト信号のネゲート時間を設定するレジスタを備え、前記電流能力調整回路は、前記信号レベル計測器により前記チップセレクト信号のネゲート期間が前記レジスタにより設定された期間より短くなったことが検出されたとき、前記I/Oセルの電流能力を調整する、ことを特徴とする。 A system controller according to an eighth aspect of the present invention is the system controller according to the seventh aspect, further comprising a register for setting a negate time of the chip select signal, wherein the current capacity adjusting circuit is controlled by the signal level measuring instrument. When it is detected that the negation period of the chip select signal is shorter than the period set by the register, the current capability of the I / O cell is adjusted.
これにより、どの条件下でもラッチミスを防ぐことができ、ラッチミスによるシステムの暴走を回避することができる。 As a result, a latch miss can be prevented under any condition, and a system runaway due to the latch miss can be avoided.
本発明にかかるシステムコントローラによれば、外部メモリに対するライトデータを比較器に格納し、リードアクセスを開始してから、前記比較器に格納されているライトデータと前記外部メモリのリードデータとが一致するまでのアクセスタイムを計測し、該アクセスタイムの計測結果に基づいてウエイトサイクルを設定するようにしたので、外部メモリのメモリスペックに応じたウエイトサイクルの設定を自動的に行うことができる。 According to the system controller of the present invention, the write data for the external memory is stored in the comparator, and after the read access is started, the write data stored in the comparator matches the read data of the external memory. Since the access time until measurement is measured and the wait cycle is set based on the access time measurement result, the wait cycle can be automatically set according to the memory specifications of the external memory.
また、本発明にかかるシステムコントローラによれば、アドレス及びデータをマルチプレックスして外部メモリへのメモリアクセスを行う際に、外部ラッチ回路のラッチイネーブルとなるチップセレクト信号のネゲート期間を監視し、該ネゲート期間が、アドレスをラッチするために必要な期間を満たさないことを検出すると、該チップセレクト信号を出力するI/Oセルの電流能力を上げて、該チップセレクト信号のネゲート期間を調整するようにしたので、どの条件下でもラッチミスを防ぐことができ、ラッチミスによるシステムの暴走を回避することができる。 Further, according to the system controller of the present invention, when performing memory access to the external memory by multiplexing the address and data, the negation period of the chip select signal for enabling the latch of the external latch circuit is monitored. When it is detected that the negate period does not satisfy the period necessary for latching the address, the current capability of the I / O cell that outputs the chip select signal is increased to adjust the negate period of the chip select signal. As a result, a latch miss can be prevented under any condition, and a system runaway due to the latch miss can be avoided.
以下、本発明の実施の形態について、図を参照しながら説明する。
(実施の形態1)
以下に、本発明の実施の形態1によるシステムコントローラについて説明する。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(Embodiment 1)
The system controller according to
図1は、本実施の形態1におけるシステムコントローラ100の概略構成図である。本図1において、図14と同一符号は同一、または相当部分を示す。
FIG. 1 is a schematic configuration diagram of a
図1に示すシステムコントローラ100は、CPU2、メモリアクセス制御装置3、およびメモリアクセス調整装置5を備えている。
A
CPU2は、外部メモリ4へのアクセス要求を行う。このとき、メモリアクセス制御装置3に対し、外部メモリ4用のチップセレクト信号CSをアサートし、アクセスしたいアドレス領域を示すアドレス信号ADを出力する。また、ライトアクセスを行うときは、ライトイネーブル信号WEをアサートするとともに、ライトデータDTを出力する。リードアクセスを行うときは、リードイネーブル信号REをアサートする。
The
メモリアクセス制御装置3は、CPU2からのメモリアクセス要求に応じて、外部メモリ4へのメモリアクセスを行う。また、ライトアクセスあるいはリードアクセスの開始時にメモリアクセス開始信号MSをアサートし、1ウエイトサイクル後にネゲートする。
The memory
メモリアクセス調整装置5は、計測器6と比較器7とを有する。比較器7は、外部メモリ4へのライトデータを格納するバッファを有し、外部メモリ4へのライトデータと、外部メモリ4からのリードデータとを比較する。計測器6は、外部メモリ4へのメモリアクセスタイムを計測する。
The memory
CPU2と、メモリアクセス制御装置3とは、アドレス信号AD、データ信号DT、チップセレクト信号CS、ライトイネーブル信号WE、およびリードイネーブル信号REを介して接続されている。
The
メモリアクセス制御装置3と、外部メモリ4とは、アドレス信号AD、データ信号DT、チップセレクト信号CS、ライトイネーブル信号WE、およびリードイネーブル信号REを介して接続されている。
The memory
メモリアクセス制御装置3と、メモリアクセス調整装置5とは、メモリアクセス開始信号MS、データ信号DT、ライトイネーブル信号WE、およびリードイネーブル信号REを介して接続されている。
The memory
以上のように構成された本実施の形態1におけるシステムコントローラについて、以下、その動作を、図1及び図2を参照しつつ説明する。 The operation of the system controller according to the first embodiment configured as described above will be described below with reference to FIGS.
本実施の形態1では、システムコントローラ100のメモリアクセス方式は、固定ウエイトモードであり、メモリアクセス制御装置3には、所定のウエイトサイクルが予め設定されている。
In the first embodiment, the memory access method of the
図2は、本実施の形態1のシステムコントローラ100の動作を説明するための信号波形図である。ここでは、ウエイトサイクル設定のためのメモリアクセスとして、ライトアクセスとリードアクセスを連続して行う場合について示しているが、ライトアクセスとリードアクセスの間に他の処理が入っていても良い。
FIG. 2 is a signal waveform diagram for explaining the operation of the
CPU2から外部メモリ4に対するライトアクセス要求が発行されると、外部メモリ4用のチップセレクト信号CS及びメモリアクセス開始信号MSをアサートして、ライトアクセスを開始する。そして、ライトイネーブル信号WEをLOWにして、アドレス信号ADが示すアドレス領域に、データDTの書き込みを行う。この外部メモリ4へのライトデータは、メモリアクセス調整回路5の比較器7内のバッファに格納しておく。ライトアクセスを開始後、メモリアクセス制御装置3に設定されているウエイトサイクルを経た時点で、ライトイネーブル信号WEをHIGHにして、チップセレクト信号CSをネゲートし、ライトアクセスを終了する。
When a write access request to the external memory 4 is issued from the
CPU2から外部メモリ4に対するリードアクセス要求が発行されると、メモリアクセス開始信号MSをアサートし、リードアクセスを開始する。そして、リードイネーブル信号REをLOWにして、アドレス信号ADが示すアドレス領域からデータDTを読み出す。リードアクセスを開始後、メモリアクセス制御装置3に設定されているウエイトサイクルを経た時点で、リードイネーブル信号REをHIGHにして、チップセレクト信号CSをネゲートし、リードアクセスを終了する。
When a read access request to the external memory 4 is issued from the
上記外部メモリ4から読み出されたリードデータは、比較器7内のバッファに格納されているライトデータと比較される。両データの一致が検出されると、データの読み出し動作が正常に行われたと認識する。そして、リードアクセスが開始された時点から、外部メモリ4へのライトデータと外部メモリ4のリードデータとが一致するまでの時間(メモリアクセスタイム)を、CPU2から計測器6に供給されるクロック(図示せず)で計測する。この計測したメモリアクセスタイムに基づいて、メモリアクセス制御装置3に設定されているウエイトサイクルを変更する。これにより、次アクセスから外部メモリ4のスペックに応じたウエイトサイクルでメモリアクセスを実行することができる。
The read data read from the external memory 4 is compared with the write data stored in the buffer in the
以上のように本実施の形態1によるシステムコントローラ100によれば、外部メモリ4にライトデータを書き込んだ後、該ライトデータを読み出すとき、メモリアクセス調整装置5内の計測器6で、リードアクセスの開始時から、外部メモリ4へのライトデータと外部メモリ4のリードデータとが一致するまでの時間を計測し、この計測値に基づいてウエイトサイクルの設定を行うようにしたので、外部メモリのメモリスペックに応じたウエイトサイクルの設定を自動的に行うことができ、システム設定の簡略化によるファームウエア処理の低減を図ることができる。
As described above, according to the
(実施の形態2)
次に、本発明の実施の形態2によるシステムコントローラについて説明する。
(Embodiment 2)
Next, a system controller according to
図3は、本実施の形態2におけるシステムコントローラ200の概略構成図である。本図3において、図1と同一符号は同一、または相当部分を示す。
FIG. 3 is a schematic configuration diagram of the
本実施の形態2のシステムコントローラ200は、図1に示すシステムコントローラ200の構成に加え、さらに、メモリアクセス調整装置5内に学習回路8を備えている。
In addition to the configuration of the
学習回路8は、計測器6から出力される計測値から学習し、再度、上記外部メモリの同じアドレス領域にアクセスされたときに、その学習値を適用する。
The learning circuit 8 learns from the measurement value output from the measuring
CPU2と、メモリアクセス制御装置3とは、アドレス信号AD、データ信号DT、チップセレクト信号CS、ライトイネーブル信号WE、およびリードイネーブル信号REを介して接続されている。
The
メモリアクセス制御装置3と、外部メモリ4とは、アドレス信号AD、データ信号DT、チップセレクト信号CS、ライトイネーブル信号WE、およびリードイネーブル信号REを介して接続されている。
The memory
メモリアクセス制御装置3と、メモリアクセス調整装置3とは、メモリアクセス開始信号MS、データ信号DT、ライトイネーブル信号WE、およびリードイネーブル信号REを介して接続されている。
The memory
以上のように構成された本実施の形態2のシステムコントローラ200について、以下、その動作を、図3を参照しつつ説明する。
Hereinafter, the operation of the
本実施の形態2では、システムコントローラ200のメモリアクセス方式は、固定ウエイトモードであり、メモリアクセス制御装置3内に所定のウエイトサイクルが予め設定されている。
In the second embodiment, the memory access method of the
CPU2から外部メモリ4に対するライトアクセス要求が発行されると、外部メモリ4用のチップセレクト信号CS及びメモリアクセス開始信号MSをアサートして、ライトアクセスを開始する。そして、ライトイネーブル信号WEをLOWにして、アドレス信号ADが示すアドレス領域に、データDTの書き込みを行う。この外部メモリ4へのライトデータは、メモリアクセス調整回路5の比較器7内のバッファに格納しておく。ライトアクセスを開始後、メモリアクセス制御装置3に設定されているウエイトサイクルを経た時点で、ライトイネーブル信号WEをHIGHにして、チップセレクト信号CSをネゲートし、ライトアクセスを終了する。
When a write access request to the external memory 4 is issued from the
CPU2から外部メモリ4に対するリードアクセス要求が発行されると、メモリアクセス開始信号MSをアサートし、リードアクセスを開始する。そして、リードイネーブル信号REをLOWにして、アドレス信号ADが示すアドレス領域からデータDTを読み出す。リードアクセスを開始後、メモリアクセス制御装置3に設定されているウエイトサイクルを経た時点で、リードイネーブル信号REをHIGHにして、チップセレクト信号CSをネゲートし、リードアクセスを終了する。
When a read access request to the external memory 4 is issued from the
上記外部メモリ4から読み出されたリードデータは、比較器7内のバッファに格納されているライトデータと比較される。両データの一致が検出されると、データの読み出し動作が正常に行われたと認識する。そして、リードアクセスが開始された時点から、外部メモリ4へのライトデータと外部メモリ4のリードデータとが一致するまでの時間(メモリアクセスタイム)を、CPU2から計測器6に供給されるクロック(図示せず)で計測する。この計測したメモリアクセスタイムに基づいて、メモリアクセス制御装置3に設定されているウエイトサイクルを変更する。これにより、次アクセスから外部メモリ4のスペックに応じたウエイトサイクルでメモリアクセスを実行することができる。
The read data read from the external memory 4 is compared with the write data stored in the buffer in the
また、学習回路8により上記計測値を学習することにより、再度同じアドレスにアクセスした場合に、学習値を適用し、メモリアクセス制御装置3に設定されているウエイトサイクルを適応的に更新する。これにより、環境変化や経年劣化によりメモリアクセスタイムが悪化し、計測値があるマージン値を満たさなくなった場合にも、外部メモリ4のメモリスペックに応じたウエイトサイクルの設定を自動的に行うことができる。
Further, by learning the measurement value by the learning circuit 8, when the same address is accessed again, the learning value is applied and the wait cycle set in the memory
以上のように本実施の形態2によるシステムコントローラ200によれば、外部メモリ4にライトデータを書き込んだ後、そのライトデータを読み出すとき、メモリアクセス調整装置5内の計測器6で、リードアクセスの開始時から、外部メモリ4へのライトデータと外部メモリ4のリードデータとが一致するまでの時間を計測し、この計測値に基づいてウエイトサイクルの設定を行うようにしたので、外部メモリのメモリスペックに応じたウエイトサイクルの設定を自動的に行うことができ、システム設定の簡略化によるファームウエア処理の低減を図ることができる。
As described above, according to the
さらに、上記計測器7の計測値を学習回路8で学習することにより、環境変化や経年劣化などによるメモリスペック悪化に対して、学習回路8の計算によってマージンを持ったウエイトサイクルの設定を行うことができ、どの環境下でも円滑なアクセスが実現できることから、デバイスの歩留向上を図ることができる。
Furthermore, the learning circuit 8 learns the measurement value of the measuring
(実施の形態3)
次に、本発明の実施の形態3によるシステムコントローラについて説明する。
(Embodiment 3)
Next, a system controller according to
図4は、本実施の形態3におけるシステムコントローラ300の概略構成図である。本図4において、図1と同一符号は同一、または相当部分を示す。
FIG. 4 is a schematic configuration diagram of the
本実施の形態3のシステムコントローラ300は、図1に示すシステムコントローラ100の構成に加え、さらに、メモリアクセス調整回路5内にクロックジェネレータ(CLKGEN)9を備えている。
The
CLKGEN9は、測定用クロックを発生する。 CLKGEN9 generates a measurement clock.
CPU2と、メモリアクセス制御装置3とは、アドレス信号AD、データ信号DT、チップセレクト信号CS、ライトイネーブル信号WE、およびリードイネーブル信号REを介して接続されている。
The
メモリアクセス制御装置3と、外部メモリ4とは、アドレス信号AD、データ信号DT、チップセレクト信号CS、ライトイネーブル信号WE、およびリードイネーブル信号REを介して接続されている。
The memory
メモリアクセス制御装置3と、メモリアクセス調整装置3とは、メモリアクセス開始信号MS、データ信号DT、ライトイネーブル信号WE、およびリードイネーブル信号REを介して接続されている。
The memory
以上のように構成された本実施の形態3のシステムコントローラ300について、以下、その動作を図4を参照しつつ説明する。
The operation of the
本実施の形態3では、システムコントローラ300のメモリアクセス方式は、固定ウエイトモードであり、メモリアクセス制御装置3には、所定のウエイトサイクルが予め設定されている。
In the third embodiment, the memory access method of the
CPU2から外部メモリ4に対するライトアクセス要求が発行されると、外部メモリ4用のチップセレクト信号CS及びメモリアクセス開始信号MSをアサートして、ライトアクセスを開始する。そして、ライトイネーブル信号WEをLOWにして、アドレス信号ADが示すアドレス領域に、データDTの書き込みを行う。この外部メモリ4へのライトデータは、メモリアクセス調整回路5の比較器7内のバッファに格納しておく。ライトアクセスを開始後、メモリアクセス制御装置3に設定されているウエイトサイクルを経た時点で、ライトイネーブル信号WEをHIGHにして、チップセレクト信号CSをネゲートし、ライトアクセスを終了する。
When a write access request to the external memory 4 is issued from the
CPU2から外部メモリ4に対するリードアクセス要求が発行されると、メモリアクセス開始信号MSをアサートし、リードアクセスを開始する。リードイネーブル信号REをLOWにして、アドレス信号ADが示すアドレス領域からデータDTを読み出す。リードアクセスを開始後、メモリアクセス制御装置3に設定されているウエイトサイクルを経た時点で、リードイネーブル信号REをHIGHにして、チップセレクト信号CSをネゲートし、リードアクセスを終了する。
When a read access request to the external memory 4 is issued from the
上記外部メモリ4から読み出されたリードデータは、比較器7内のバッファに格納されているライトデータと比較される。両データの一致が検出されると、データの読み出し動作が正常に行われたと認識する。そして、リードアクセスが開始された時点から、外部メモリ4へのライトデータと外部メモリ4のリードデータとが一致するまでの時間(メモリアクセスタイム)を、CLKGEN9で生成したクロックで計測する。この計測したメモリアクセスタイムに基づいて、メモリアクセス制御装置3に設定されているウエイトサイクルを変更する。これにより、次アクセスから外部メモリ4のスペックに応じたウエイトサイクルでメモリアクセスを実行することができる。
The read data read from the external memory 4 is compared with the write data stored in the buffer in the
以上のような本実施の形態3にかかるシステムコントローラ300によれば、外部メモリ4にライトデータを書き込んだ後、そのライトデータを読み出すとき、メモリアクセス調整装置5内の計測器6で、リードアクセスの開始時から、外部メモリ4へのライトデータと外部メモリ4のリードデータとが一致するまでの時間を計測し、この計測値に基づいてウエイトサイクルの設定を行うようにしたので、外部メモリのメモリスペックに応じたウエイトサイクルの設定を自動的に行うことができ、システム設定の簡略化によるファームウエア処理の低減を図ることができる。
According to the
さらに、上記計測器7によるメモリアクセスタイムの計測を、クロックジェネレータ9で発生した、周期の短い測定用クロックを用いて行うようにしたので、外部メモリのアクセス時間をより詳細に計測できることから、アクセス時間の測定精度の向上を図ることができる。
Furthermore, since the memory access time is measured by the measuring
(実施の形態4)
次に、本発明の実施の形態4によるシステムコントローラについて説明する。
(Embodiment 4)
Next, a system controller according to Embodiment 4 of the present invention will be described.
図5は、本実施の形態4におけるシステムコントローラ400の構成を示すものである。本図5において、図1と同一符号は同一、または相当部分を示す。
FIG. 5 shows the configuration of the
本実施の形態4のシステムコントローラ400は、図1に示すシステムコントローラ100の構成に加え、さらに、メモリアクセス調整回路5内にアクノリッジ信号用セレクタ41、および内蔵カウンタ42を備えている。
The
アクノリッジ信号用セレクタ41は、正規アクノリッジ信号、あるいは、擬似アクノリッジ信号のいずれかを選択する。
The acknowledge
カウンタ42は、擬似アクノリッジ信号発生時間が設定されている。該擬似アクノリッジ信号発生時間が経過すると、擬似アクノリッジ信号の生成、該擬似アクノリッジ信号の生成を通知するための割り込み信号INTの生成、メモリアクセスモードを可変するためのMC信号の生成、および、セレクタ41の制御、を行う。
The
CPU2と、メモリアクセス制御装置3とは、アドレス信号AD、データ信号DT、チップセレクト信号CS、アクノリッジ信号DK、ライトイネーブル信号WE、およびリードイネーブル信号REを介して接続されている。
The
メモリアクセス制御装置3と、外部メモリ4とは、アドレス信号AD、データ信号DT、チップセレクト信号CS、ライトイネーブル信号WE、およびリードイネーブル信号REを介して接続されている。
The memory
メモリアクセス制御装置3と、メモリアクセス調整装置5とは、メモリアクセス開始信号MS、データ信号DT、ライトイネーブル信号WE、リードイネーブル信号RE、アクノリッジ信号DK、メモリアクセス可変信号MC、および、内蔵カウンタリセット信号Resetを介して接続されている。
Memory
CPU2と、メモリアクセス調整装置5とは、割り込み信号INTを介して接続されている。
The
以上のように構成された本実施の形態4のシステムコントローラ400について、以下、その動作を、図5を参照しつつ説明する。
The operation of the
本実施の形態4では、システムコントローラ400のメモリアクセス方式は、ハンドシェークモードである。
In the fourth embodiment, the memory access method of the
まず、外部メモリ4のメモリアクセス方式が、システムコントローラ400のメモリアクセス方式と異なる場合、つまり、固定ウエイトモードである場合の動作について説明する。
First, the operation when the memory access method of the external memory 4 is different from the memory access method of the
CPU2から外部メモリ4に対するライトアクセス要求が発行されると、外部メモリ4用のチップセレクト信号CS及びメモリアクセス開始信号MSをアサートし、ライトアクセスを開始する。そして、ライトイネーブル信号WEをLOWにして、アドレス信号ADが示すアドレス領域にデータDTを書き込む。この外部メモリ4へのライトデータは、メモリアクセス調整回路5の比較器7内のバッファに格納しておく。ライトアクセスを開始後、カウンタ42に設定されている擬似アクノリッジ信号発生時間が経過すると、カウンタ42から擬似アクノリッジ信号が発生し、この信号をアクノリッジ信号DKとしてメモリアクセス制御装置3を介してCPU2に返却する。このとき、カウンタ42から割り込み信号INTを発行して擬似アクセスであることをCPU2に通知する。その後、ライトイネーブル信号WEをHIGHにして、チップセレクト信号CSをネゲートし、ライトアクセスを終了する。このとき、メモリアクセス制御装置3からリセット信号Resetが発行され、カウンタ42のカウント値をリセットする。
When a write access request for the external memory 4 is issued from the
CPU2から外部メモリ4に対するリードアクセス要求が発行されると、メモリアクセス開始信号MSをアサートし、リードアクセスを開始する。そして、リードイネーブル信号REをLOWにして、アドレス信号ADが示すアドレス領域からデータDTを読み出す。リードアクセスを開始後、カウンタ42に設定されている擬似アクノリッジ信号発生時間が経過すると、カウンタ42から擬似アクノリッジ信号が発生し、この信号をアクノリッジ信号DKとしてメモリアクセス制御装置3を介してCPU2に返却する。
When a read access request to the external memory 4 is issued from the
このとき、カウンタ42から割り込み信号INTを発行して擬似アクセスであることをCPU2に通知し、リードイネーブルREをHIGHにして、チップセレクト信号CSをネゲートし、リードアクセスを終了する。
At this time, the interrupt signal INT is issued from the
また、カウンタ42からメモリアクセス可変信号MCをメモリアクセス制御装置3に発行し、システムコントローラ400のメモリアクセス方式を、ハンドシェークモードから固定ウエイトモードに変更する。
Further, the memory access variable signal MC is issued from the
上記外部メモリから読み出されたリードデータは、比較器7内のバッファに格納されているライトデータと比較される。両データの一致が検出されると、データの読み出し動作が正常に行われたと認識する。そして、リードアクセスが開始された時点から、外部メモリ4へのライトデータと外部メモリ4のリードデータとが一致するまでの時間(メモリアクセスタイム)を、CPU2から計測器6に供給されるクロック(図示せず)で計測する。この計測したメモリアクセスタイムに基づいてウエイトサイクルを設定する。これにより、次アクセスから外部メモリ4のスペックに応じたウエイトサイクルでメモリアクセスを実行することができる。
The read data read from the external memory is compared with the write data stored in the buffer in the
次に、外部メモリ4のメモリアクセス方式が、システムコントローラ400のメモリアクセス方式と同様の場合、つまり、ハンドシェークモードである場合の動作について説明する。
Next, an operation in the case where the memory access method of the external memory 4 is the same as the memory access method of the
CPU2から外部メモリ4に対するメモリアクセス要求が発行されると、外部メモリ4用のチップセレクト信号CS及びメモリアクセス開始信号MSをアサートにし、メモリアクセスを開始する。外部メモリ4のメモリアクセス方式はハンドシェークモードであるため、メモリアクセスを開始後、カウンタ42で設定された擬似アクノリッジ信号発生時間内に、外部メモリ4から正規のアクノリッジ信号DKが返却される。この場合、カウンタ42から擬似アクノリッジ信号やメモリアクセス可変信号MCが発行されても、両信号は無効となる。
When a memory access request for the external memory 4 is issued from the
外部メモリ4からのアクノリッジ信号DKの返却により、チップセレクト信号CSがネゲートされ、メモリアクセスが終了する。また、メモリアクセス制御装置3からリセット信号Resetが発行され、カウンタ42のカウント値がリセットされる。
When the acknowledge signal DK is returned from the external memory 4, the chip select signal CS is negated, and the memory access is completed. In addition, a reset signal Reset is issued from the memory
以上のような本実施の形態4によるシステムコントローラ400によれば、システムコントローラ400のメモリアクセス方式が、外部メモリ4のメモリアクセス方式と異なる場合でも、メモリアクセス調整装置5内のセレクタ41、およびカウンタ42により、擬似アクノリッジ信号の生成、正規アクノリッジ信号と擬似アクノリッジ信号の選択制御、およびメモリアクセス方式の変更を行うようにしたので、自動的に外部メモリのメモリアクセス方式に応じたシステムの構築を図ることができる。
According to the
(実施の形態5)
次に、本発明の実施の形態5によるシステムコントローラについて説明する。
(Embodiment 5)
Next, a system controller according to
図6は、本実施の形態5におけるシステムコントローラ500の概略構成図である。本図6において、図1と同一符号は同一、または相当部分を示す。
FIG. 6 is a schematic configuration diagram of the
本実施の形態5のシステムコントローラ500は、図1に示すシステムコントローラ100の構成に加え、さらに、メモリアクセス調整装置5内にアクノリッジ信号用セレクタ51、内蔵カウンタ52、OR回路53、およびタイムアウト時間設定レジスタ54を備えている。
In addition to the configuration of the
アクノリッジ信号用セレクタ51は、正規アクノリッジ信号、あるいは擬似アクノリッジ信号のいずれかを選択する。
The acknowledge
カウンタ52は、擬似アクノリッジ信号発生時間が設定されている。該擬似アクノリッジ信号発生時間が経過すると、擬似アクノリッジ信号の生成、該擬似アクノリッジ信号の生成を通知するための割り込み信号INTの生成、メモリアクセスモードを可変するためのMC信号の生成、及び、セレクタ51の制御、を行う。
In the
OR回路53は、リセット信号用OR回路であり、メモリアクセス制御装置3からのリセット信号あるいはレジスタ54からのリセット信号を選択し、カウンタ52に出力する。
The OR
レジスタ54は、カウンタ52のタイムアウト時間、つまり、擬似アクノリッジ信号発生時間を可変可能である。
The
CPU2と、メモリアクセス制御装置3とは、アドレス信号AD、データ信号DT、チップセレクト信号CS、アクノリッジ信号DK、ライトイネーブル信号WE、およびリードイネーブル信号REを介して接続されている。
The
メモリアクセス制御装置3と、外部メモリ4とは、アドレス信号AD、データ信号DT、チップセレクト信号CS、ライトイネーブル信号WE、およびリードイネーブル信号REを介して接続されている。
The memory
メモリアクセス制御装置3と、メモリアクセス調整装置5とは、メモリアクセス開始信号MS、データ信号DT、ライトイネーブル信号WE、リードイネーブル信号RE、アクノリッジ信号DK、メモリアクセス可変信号MC、および内蔵カウンタリセット信号Resetを介して接続されている。
Memory
CPU2と、メモリアクセス調整装置5とは、割り込み信号INTを介して接続されている。
The
以上のように構成された本実施の形態5のシステムコントローラ500について、以下、その動作を、図6を参照しつつ説明する。
The operation of the
本実施の形態5では、システムコントローラ500のメモリアクセス方式は、ハンドシェークモードである。
In the fifth embodiment, the memory access method of the
まず、外部メモリ4のメモリアクセス方式が、固定ウエイトモードである場合の動作について説明する。 First, the operation when the memory access method of the external memory 4 is the fixed wait mode will be described.
CPU2から外部メモリ4に対するライトアクセス要求が発行されると、外部メモリ4用のチップセレクト信号CS及びメモリアクセス開始信号MSをアサートし、ライトアクセスを開始する。そして、ライトイネーブル信号WEをLOWにして、アドレス信号ADが示すアドレス領域にデータDTを書き込む。この外部メモリ4へのライトデータは、メモリアクセス調整回路5の比較器7内に格納しておく。ライトアクセスを開始後、カウンタ52に設定されている擬似アクノリッジ信号発生時間が経過すると、カウンタ52から擬似アクノリッジ信号が発生し、これをアクノリッジ信号DKとしてメモリアクセス制御装置3を介してCPU2に返却する。このとき、カウンタ52から割り込み信号INTを発行して擬似アクセスであることをCPU2に通知する。その後、ライトイネーブル信号WEをHIGHにして、チップセレクト信号CSをネゲートし、ライトアクセスを終了する。このとき、メモリアクセス制御装置3、あるいは、レジスタ54からリセット信号Resetが発行され、カウンタ52のカウント値をリセットする。
When a write access request for the external memory 4 is issued from the
CPU2から外部メモリ4に対するリードアクセス要求が発行されると、メモリアクセス開始信号MSをアサートし、リードアクセスを開始する。そして、リードイネーブル信号REをLOWにして、アドレス信号ADが示すアドレス領域からデータDTを読み出す。リードアクセスを開始後、カウンタ52に設定されている擬似アクノリッジ信号発生時間が経過すると、カウンタ52から擬似アクノリッジ信号が発生し、この信号をアクノリッジ信号DKとしてメモリアクセス制御装置3を介してCPU2に返却する。
When a read access request to the external memory 4 is issued from the
このとき、カウンタ52から割り込み信号INTを発行して擬似アクセスであることをCPU2に通知し、リードイネーブルREをHIGHにして、チップセレクト信号CSをネゲートし、リードアクセスを終了する。
At this time, the interrupt signal INT is issued from the
また、カウンタ52からメモリアクセス可変信号MCをメモリアクセス制御装置3に発行し、システムコントローラ500のメモリアクセス方式を、ハンドシェークモードから固定ウエイトモードに変更する。
Further, the memory access variable signal MC is issued from the
上記外部メモリから読み出されたリードデータは、比較器7内のバッファに格納されているライトデータと比較される。両データの一致が検出されると、データの読み出し動作が正常に行われたと認識する。そして、リードアクセスが開始された時点から、外部メモリ4へのライトデータと外部メモリ4のリードデータとが一致するまでの時間(メモリアクセスタイム)を、CPU2から計測器6に供給されるクロック(図示せず)で計測する。この計測したメモリアクセスタイムに基づいてウエイトサイクルを設定する。これにより、次アクセスから外部メモリ4のスペックに応じたウエイトサイクルでメモリアクセスを実行することができる。
The read data read from the external memory is compared with the write data stored in the buffer in the
次に、外部メモリ4のメモリアクセス方式が、システムコントローラ500のメモリアクセス方式と同様の場合、つまり、ハンドシェークモードである場合の動作について説明する。
Next, the operation in the case where the memory access method of the external memory 4 is the same as the memory access method of the
CPU2から外部メモリ4に対するメモリアクセス要求が発行されると、外部メモリ4用のチップセレクト信号CS及びメモリアクセス開始信号MSをアサートにし、メモリアクセスを開始する。外部メモリ4のメモリアクセス方式はハンドシェークモードであるため、メモリアクセスを開始後、カウンタ52で設定された擬似アクノリッジ信号発生時間内に、外部メモリ4から正規のアクノリッジ信号DKが返却される。この場合、カウンタ52から擬似アクノリッジ信号やメモリアクセス可変信号MCが発行されても、両信号は無効となる。
When a memory access request for the external memory 4 is issued from the
外部メモリ4からのアクノリッジ信号DKの返却により、チップセレクト信号CSがネゲートされ、メモリアクセスが終了する。また、メモリアクセス制御装置3あるいはレジスタ54からリセット信号Resetが発行され、カウンタ52のカウント値がリセットされる。
When the acknowledge signal DK is returned from the external memory 4, the chip select signal CS is negated, and the memory access is completed. Further, the reset signal Reset is issued from the memory
以上のような本実施の形態5によるシステムコントローラ500によれば、システムコントローラ500のメモリアクセス方式が、外部メモリ4のメモリアクセス方式と異なる場合でも、メモリアクセス調整装置5内のセレクタ51、およびカウンタ52により、擬似アクノリッジ信号の生成、正規アクノリッジ信号と擬似アクノリッジ信号の選択制御、およびメモリアクセス方式の変更を行うようにしたので、自動的に外部メモリのメモリアクセス方式に応じたシステムの構築を図ることができる。
According to the
さらに、上記メモリアクセス調整装置5内のレジスタ54により、擬似アクノリッジ信号の発生時間を自由に可変するようにしたので、システムに対応したタイムアウト時間を設定することができ、その結果、CPU処理の占有時間を低減させることができ、システムのパフォーマンスの向上を図ることができる。
Furthermore, since the generation time of the pseudo acknowledge signal can be freely changed by the
(実施の形態6)
次に、本発明の実施の形態6によるシステムコントローラについて説明する。
(Embodiment 6)
Next, a system controller according to
図7は、本実施の形態6においてシステムコントローラ600の概略構成図である。本図7において、図1と同一符号は同一、または相当部分を示す。
FIG. 7 is a schematic configuration diagram of the
本実施の形態6のシステムコントローラ600は、図1に示すシステムコントローラ100の構成に加え、さらに、メモリアクセス調整装置5内にアクノリッジ信号DK0用セレクタ61、内蔵カウンタ62、OR回路63、タイムアウト時間設定レジスタ64、アドレスデコーダ65、アクノリッジ信号DK1用セレクタ66を備え、2つの外部メモリ4、10に対しメモリアクセス可能である。
In addition to the configuration of the
アクノリッジ信号DK0用セレクタ61は、外部メモリ4から発行される正規アクノリッジ信号、あるいは、カウンタ62から発行される擬似アクノリッジ信号のいずれかを選択する。 The selector 61 for the acknowledge signal DK 0 selects either a normal acknowledge signal issued from the external memory 4 or a pseudo acknowledge signal issued from the counter 62.
カウンタ62は、擬似アクノリッジ信号発生時間が設定されている。該擬似アクノリッジ信号発生時間が経過すると、擬似アクノリッジ信号の生成、該擬似アクノリッジ信号の生成を通知するための割り込み信号INTの生成、メモリアクセスモードを可変するためのMC信号の生成、及び、セレクタ61の制御、を行う。 The counter 62 is set with a pseudo acknowledge signal generation time. When the pseudo acknowledge signal generation time elapses, generation of a pseudo acknowledge signal, generation of an interrupt signal INT for notifying generation of the pseudo acknowledge signal, generation of an MC signal for changing the memory access mode, and selector 61 Control.
OR回路63は、リセット信号用OR回路であり、メモリアクセス制御装置3からのリセット信号あるいはレジスタ64からのリセット信号を選択し、カウンタ62に出力する。
The OR circuit 63 is a reset signal OR circuit, and selects a reset signal from the memory
レジスタ64は、複数の各外部メモリのメモリアクセスモード、及びタイムアウト時間(擬似アクノリッジ信号発生時間)などのデバイス情報を格納している。 The register 64 stores device information such as a memory access mode of each of a plurality of external memories and a timeout time (pseudo acknowledge signal generation time).
アドレスデコーダ65は、CPU2から発行されるアドレスADに基づいて、アクセス対象の外部メモリを決定し、レジスタ64に通知する。
The
アクノリッジ信号DK1用セレクタ66は、外部メモリ10から発行される正規アクノリッジ信号、あるいは、カウンタ62から発行される擬似アクノリッジ信号のいずれかを選択する。
The
CPU2と、メモリアクセス制御装置3とは、アドレス信号AD、データ信号DT、チップセレクト信号CS、アクノリッジ信号DK、ライトイネーブル信号WE、およびリードイネーブル信号REを介して接続されている。
The
メモリアクセス制御装置3と、メモリアクセス調整装置5とは、メモリアクセス開始信号MS0、MS1、データ信号DT0、DT1、ライトイネーブル信号WE0、WE1、リードイネーブル信号RE0、RE1、アクノリッジ信号DK0、DK1、メモリアクセス可変信号MC0、MC1、および内蔵カウンタリセット信号Resetを介して接続されている。
The memory
メモリアクセス調整装置5と、外部メモリ4とは、アクノリッジ信号DK0介して接続され、メモリアクセス調整装置5と、外部メモリ10とは、アクノリッジ信号DK1を介して接続されている。
The memory
CPU2と、メモリアクセス調整装置5とは、割り込み信号INT1、およびINT2を介して接続されている。
The
以上のように構成された本実施の形態6のシステムコントローラ600について、以下、その動作を、図7を参照しつつ説明する。
The operation of the
本実施の形態6では、システムコントローラ600のメモリアクセス方式は、ハンドシェークモードである。
In the sixth embodiment, the memory access method of the
CPU2からメモリアクセス要求があると、メモリアクセス調整装置5内のアドレスデコーダ65で、CPU2から発行されたアドレス信号ADを基に、アクセス対象となる外部メモリを決定し、レジスタ64に通知する。そして、レジスタ64に格納されている当該外部メモリのデバイス情報をカウンタ62に通知する。これにより、カウンタ62では、各外部メモリに応じて、擬似アクノリッジ信号の生成、メモリアクセス可変信号の生成を行うことが可能となる。各外部メモリへのアクセス動作の基本的な動作は、上記実施の形態5と同様である。
When there is a memory access request from the
ここで、外部メモリ4のメモリアクセス方式が固定ウエイトモード、外部メモリ10のメモリアクセス方式はハンドシェークモードとする。
Here, the memory access method of the external memory 4 is a fixed weight mode, and the memory access method of the
外部メモリ4にメモリアクセスを行う場合、外部メモリ4からのリードデータと、比較器7内の格納データとが一致してからレジスタ64に格納されている外部メモリ4用のタイムアウト時間が経過したとき、カウンタ62から外部メモリ4用の擬似アクノリッジ信号DK0が発生し、セレクタ61によりこの擬似アクノリッジ信号DK0が選択され、メモリアクセス制御装置3を介して、CPU2に返却される。また、カウンタ62からメモリアクセス可変信号MC0が発生し、メモリアクセス制御装置3によりシステムコントローラ600のメモリアクセス方式をハンドシェークモードから固定ウエイトモードに変更する。このとき、カウンタ62から割り込み信号INT1を発行し、擬似アクセスであることをCPU2に通知する。
When performing memory access to the external memory 4, when the time-out time for the external memory 4 stored in the register 64 has elapsed after the read data from the external memory 4 matches the stored data in the
これに対し、外部メモリ10にメモリアクセスを行う場合、メモリアクセス方式がシステムコントローラ600のメモリアクセス方式と一致しているので、レジスタ64により設定された外部メモリ10用タイムアウト時間が経過して擬似アクノリッジ信号DK1が発生したとき、セレクタ66により外部メモリ10からの正規アクノリッジ信号DK1が選択される。そして、この選択された正規アクノリッジ信号DK1が、メモリアクセス制御装置3を介してCPU2に返却される。また、システムコントローラ600と、外部メモリ10とのメモリアクセス方式が一致しているため、メモリアクセス可変信号MC1が生成されても、システムコントローラ600のアクセス方式は変更されず、また、カウンタ62から割り込み信号INT2は発行されない。
On the other hand, when the memory access to the
なお、カウンタ62のカウント値は、メモリアクセス制御装置3もしくはレジスタ64から発行されるリセット信号Resetによりリセットされる。
Note that the count value of the counter 62 is reset by a reset signal Reset issued from the memory
以上のような本実施の形態6によるシステムコントローラ600によれば、システムコントローラ600のメモリアクセス方式が、アクセス対象となる外部メモリメモリアクセス方式と異なる場合でも、メモリアクセス調整装置5内のセレクタ61、セレクタ66、およびカウンタ62により、擬似アクノリッジ信号の生成、正規アクノリッジ信号と擬似アクノリッジ信号の選択制御、およびメモリアクセス方式の変更を行うようにしたので、自動的に外部メモリのメモリアクセス方式に応じたシステムの構築を図ることができる。
According to the
さらに、上記メモリアクセス調整装置5内のアドレスデコーダ65、およびレジスタ64により複数の外部メモリに対して擬似アクノリッジ信号の発生時間を自由に可変するようにしたので、各外部メモリに対応したタイムアウト時間を設定することができ、その結果、CPU処理の占有時間を低減させることができ、システムの汎用性の向上を図ることができる。
Further, since the generation time of the pseudo acknowledge signal for the plurality of external memories can be freely changed by the
(実施の形態7)
次に、本発明の実施の形態7によるシステムコントローラについて説明する。
(Embodiment 7)
Next, a system controller according to
本実施の形態7のシステムコントローラは、出力するチップセレクト信号CSのHIGH区間が一定時間以下にならないように制御することで、システムの暴走を回避するものである。 The system controller of the seventh embodiment avoids system runaway by controlling so that the HIGH section of the output chip select signal CS does not fall below a certain time.
図8に、本実施の形態7によるシステムコントローラ700の構成を示す。本図8において、図11と同一符号は、同一、または相当部分を示す。
FIG. 8 shows a configuration of a
図8示すシステムコントローラ700は、CPU2、メモリアクセス制御装置3、及び入出力制御装置12を備えている。
A
入出力制御装置12は、チップセレクト信号CSのネゲート期間を計測する信号レベル計測器13と、該計測器13の計測結果に基づいて、I/Oセル20の電流能力を調整する電流能力調整回路14とを備える。
The input /
なお、CPU2と、メモリアクセス制御装置3とは、アドレス信号AD、データ信号DT、チップセレクト信号CSを介して接続されている。
The
また、メモリアクセス制御装置3と、外部メモリ4とは、入出力制御装置12および外部ラッチ回路11を介して、アドレス信号AD、データ信号DT、およびチップセレクト信号CSで接続されている。
The memory
また外部ラッチ回路11は、メモリアクセス制御装置3から入出力制御装置12を介してマルチプレックス信号AD/DT、およびチップセレクト信号CSを受けている。
The
以上のように構成された本実施の形態7のシステムコントローラ700について、以下、その動作を、図8を参照しつつ説明する。
The operation of the
メモリアクセス制御装置3から、アドレス信号ADとデータ信号DTをマルチプレックスした信号AD/DTが出力され、外部ラッチ回路11でチップセレクト信号CSをラッチイネーブルとしてアドレス信号をラッチし、アドレス信号ADとデータ信号DTに分離して外部メモリ4に出力する。
The memory
入出力制御装置12では、信号レベル計測器13によりチップセレクト信号CSのネゲート期間を計測し、該計測期間が一定期間より短くなったとき、つまり、該計測期間がアドレスをラッチするために必要な期間に満たないとき、図9に示すように、電流能力調整回路14により自動的にI/Oセルの電流能力を上げて、チップセレクト信号CSのHIGHレベル区間を広げる。このようにして、チップセレクト信号CSの信号レベルを安定させることで、ラッチミスを防ぐことができる。
In the input /
以上のような本実施の形態7によるシステムコントローラ700によれば、出力するチップセレクト信号CSが、外部ラッチ回路11でラッチイネーブル信号として用いられるとき、該チップセレクト信号CSのネゲート期間が、アドレスをラッチするのに必要な期間より短くならないように電流能力調整回路14により調整するようにしたので、悪条件下であってもラッチミスを防ぐことができ、これにより、ラッチミスによるシステムの暴走を回避することができる。
According to the
(実施の形態8)
次に本発明の実施の形態8によるシステムコントローラ、およびそれにおける入出力制御装置について説明する。
(Embodiment 8)
Next, a system controller and an input / output control apparatus according to the eighth embodiment of the present invention will be described.
図10は、本実施の形態8によるシステムコントローラ800の構成を示すものである。本図10において、図8と同一符号は、同一、または相当部分を示す。
FIG. 10 shows a configuration of a
図10に示すシステムコントローラ800は、図8に示す実施の形態7の構成に加え、ネゲート時間設定レジスタ15を備えている。
A
なお、CPU2と、メモリアクセス制御装置3とは、アドレス信号AD、データ信号DT、およびチップセレクト信号CSを介して接続されている。
The
また、メモリアクセス制御装置3と、外部メモリ4とは、入出力制御装置12および外部ラッチ回路11を介して、アドレス信号AD、データ信号DT、およびチップセレクト信号CSで接続されている。
The memory
また、外部ラッチ回路11は、メモリアクセス制御装置3から入出力制御装置12を介してアドレス/データ信号AD/DT、およびチップセレクト信号CSを受けている。
The
以上のように構成された本実施の形態8のシステムコントローラ800について、以下、その動作を、図10を参照しつつ説明する。
The operation of the
メモリアクセス制御装置3から、アドレス信号ADとデータ信号DTをマルチプレックスした信号AD/DTが出力され、外部ラッチ回路11でチップセレクト信号CSをラッチイネーブルとしてアドレス信号をラッチし、アドレス信号ADとデータ信号DTに分離して外部メモリ4に出力する。
The memory
入出力制御装置12では、信号レベル計測器13によりチップセレクト信号CSのネゲート期間を計測し、該計測期間が、ネゲート時間設定レジスタ15によって設定された期間より短くなったとき、電流能力調整回路14により自動的にI/Oセルの電流能力を上げて、チップセレクト信号CSのHIGHレベル区間を広げる。このようにして、チップセレクト信号CSの信号レベルを安定させることで、ラッチミスを防ぐことができる。
In the input /
以上のような本実施の形態8にかかるシステムコントローラによれば、外部ラッチ回路11でラッチイネーブル信号として用いられるチップセレクト信号CSのネゲート期間が、アドレスをラッチするのに必要な期間より短くならないよう電流能力調整回路14により調整するようにしたので、悪条件下であってもラッチミスを防ぐことができ、これにより、ラッチミスによるシステムの暴走を回避することができる。
According to the system controller according to the eighth embodiment as described above, the negation period of the chip select signal CS used as the latch enable signal in the
さらに、上記ネゲート時間設定レジスタ15により、アドレスをラッチするのに必要な時間の設定を自由に可変するようにしたので、システムに対応したネゲート時間設定を行うことができ、システムのパフォーマンスの向上を図ることができる。
Furthermore, the negate
本発明にかかるシステムコントローラは、メモリアクセス調整装置、および入出力制御装置を有し、外部メモリとのメモリアクセスを行う制御回路等として有用である。 The system controller according to the present invention has a memory access adjustment device and an input / output control device, and is useful as a control circuit for performing memory access with an external memory.
100、200、300、400、500、600、700、800、900、1000 システムコントローラ
2 中央処理装置(CPU)
3 メモリアクセス制御装置
4 外部メモリ
5 メモリアクセス調整装置
6 計測器
7 比較器
8 学習回路
9 クロックジェネレータ(CLKGEN)
10 外部メモリ
11 外部ラッチ回路
12 入出力制御装置
13 信号レベル計測器
14 電流能力調整回路
15 ネゲート時間設定レジスタ
41、51、61、66 アクノリッジ信号セレクタ
42、52、62 カウンタ
53、63 OR回路
54、64 レジスタ
65 アドレスデコーダ
AD 中央処理装置からのアドレス信号
DT 中央処理装置に対する入出力データ信号
CS 中央処理装置からのチップセレクト信号
DK 中央処理装置へのアクノリッジ信号
MC メモリアクセス可変信号
MS メモリアクセス開始信号
Reset リセット信号
AD/DT アドレス/データ信号
100, 200, 300, 400, 500, 600, 700, 800, 900, 1000
3 Memory access control device 4
DESCRIPTION OF
Claims (8)
前記外部メモリに対するライトデータを格納し、該ライトデータを前記外部メモリからのリードデータと比較する比較器と、前記外部メモリに対するアクセスタイムを計測する計測器と、を有するメモリアクセス調整回路を備え、
前記メモリアクセス調整回路は、前記中央演算処理装置から前記外部メモリへのリードアクセスが開始してから、前記比較器により前記外部メモリに対するライトデータと前記外部メモリのリードデータとが一致するまでのアクセスタイムを計測し、該アクセスタイムの計測結果を前記メモリアクセス制御回路に通知し、
前記メモリアクセス制御回路は、前記アクセスタイムの計測結果を受け、ウエイトサイクルを設定する、
ことを特徴とするシステムコントローラ。 In a system controller comprising a central processing unit and a memory access control unit for controlling memory access from the central processing unit to an external memory,
A memory access adjustment circuit comprising: a comparator for storing write data for the external memory; comparing the write data with read data from the external memory; and a measuring instrument for measuring an access time for the external memory;
The memory access adjustment circuit is configured to perform an access from the start of read access to the external memory from the central processing unit until the write data to the external memory matches the read data of the external memory by the comparator. Time is measured, and the memory access control circuit is notified of the access time measurement result,
The memory access control circuit receives the measurement result of the access time and sets a wait cycle;
A system controller characterized by that.
前記メモリアクセス調整装置が、前記外部メモリのあるアドレス領域にアクセスしたときのアクセスタイムの計測結果から学習するアクセス時間学習回路を有し、再度、前記外部メモリのあるアドレス領域にアクセスされたとき、その学習値を適用する、
ことを特徴とするシステムコントローラ。 The system controller according to claim 1, wherein
The memory access adjustment device has an access time learning circuit that learns from an access time measurement result when accessing an address area in the external memory, and when the address area in the external memory is accessed again, Apply the learned value,
A system controller characterized by that.
前記メモリアクセス調整装置が、測定用クロックを発生するクロックジェネレータを有し、
前記計測器は、前記外部メモリに対するアクセスタイムを、前記クロックジェネレータが発生した前記測定用クロックを用いて計測する、
ことを特徴とするシステムコントローラ。 The system controller according to claim 1, wherein
The memory access adjustment device has a clock generator for generating a measurement clock;
The measuring instrument measures an access time to the external memory using the measurement clock generated by the clock generator.
A system controller characterized by that.
前記メモリアクセス調整装置が、
時間をカウントし、所定の時間をカウントしたとき、擬似アクノリッジ信号の生成、前記外部メモリに対するアクセス方式を変更するためのメモリアクセス可変信号の生成、を行うカウンタを有し、前記中央演算処理装置による前記外部メモリへのメモリアクセスを開始してから所定の時間を経過すると、擬似アクノリッジ信号及びメモリアクセス可変信号を生成して前記メモリアクセス制御装置に通知し、
前記メモリアクセス制御装置は、前記擬似アクノリッジ信号を受けると、メモリアクセスを終了し、前記メモリアクセス可変信号を受けると、前記外部メモリに対するアクセス方式を変更する、
ことを特徴とするシステムコントローラ。 The system controller according to claim 1, wherein
The memory access adjustment device is
A counter that counts time and generates a pseudo-acknowledge signal and a memory access variable signal for changing an access method for the external memory when the predetermined time is counted. When a predetermined time has elapsed since the start of memory access to the external memory, a pseudo acknowledge signal and a memory access variable signal are generated and notified to the memory access control device,
The memory access control device terminates memory access when receiving the pseudo acknowledge signal, and changes an access method to the external memory when receiving the memory access variable signal.
A system controller characterized by that.
前記メモリアクセス調整装置が、前記擬似アクノリッジ信号生成のウエイト時間を設定するレジスタを有し、
前記カウンタは、前記中央演算処理装置による前記外部メモリへのメモリアクセスを開始してから前記レジスタにより設定された時間が経過すると、擬似アクノリッジ信号を生成する、
ことを特徴とするシステムコントローラ。 The system controller according to claim 4, wherein
The memory access adjustment device has a register for setting a wait time for generating the pseudo acknowledge signal;
The counter generates a pseudo acknowledge signal when the time set by the register has elapsed since the start of memory access to the external memory by the central processing unit.
A system controller characterized by that.
前記レジスタが、複数の各外部メモリに対する、擬似アクノリッジ信号生成のウエイト時間情報を格納し、
前記メモリアクセス調整装置が、アクセス対象の外部メモリを決定するアドレスデコーダを有し、前記中央演算処理装置から発行されるアドレスに基づいて、複数の外部メモリの1つをアクセス対象の外部メモリとして特定し、該アクセス対象の外部メモリに対する、擬似アクノリッジ信号生成のウエイト時間を、前記レジスタに格納されている情報に基づいて設定する、
ことを特徴とするシステムコントローラ。 The system controller according to claim 5, wherein
The register stores wait time information for generating a pseudo acknowledge signal for each of a plurality of external memories,
The memory access adjustment device has an address decoder that determines an external memory to be accessed, and specifies one of the plurality of external memories as an external memory to be accessed based on an address issued from the central processing unit And setting a wait time for generating a pseudo acknowledge signal for the external memory to be accessed based on the information stored in the register.
A system controller characterized by that.
アドレス及びデータがマルチプレックスされた信号から外部のラッチ回路によりアドレスをラッチするために使用されるチップセレクト信号の信号レベルを計測する信号レベル計測器と、
前記信号レベル計測器により前記チップセレクト信号のネゲート期間が一定期間より短くなったことが検出されたとき、前記チップセレクト信号を出力するI/Oセルの電流能力を上げ、前記外部ラッチ回路に出力するチップセレクト信号の信号レベルを調整する電流能力調整回路とを備えた、
ことを特徴とするシステムコントローラ。 A central processing unit; and a memory access control unit that controls memory access from the central processing unit to an external memory. The address and data output from the central processing unit are multiplexed, and an external latch circuit is provided. In the system controller that accesses the external memory via
A signal level measuring device for measuring a signal level of a chip select signal used for latching an address by an external latch circuit from a signal multiplexed with an address and data;
When the signal level measuring device detects that the chip select signal negation period is shorter than a predetermined period, the current capability of the I / O cell that outputs the chip select signal is increased and output to the external latch circuit. A current capability adjustment circuit for adjusting the signal level of the chip select signal to be
A system controller characterized by that.
前記チップセレクト信号のネゲート時間を設定するレジスタを備え、
前記電流能力調整回路は、前記信号レベル計測器により前記チップセレクト信号のネゲート期間が前記レジスタにより設定された期間より短くなったことが検出されたとき、前記I/Oセルの電流能力を調整する、
ことを特徴とするシステムコントローラ。 The system controller according to claim 7, wherein
A register for setting a negate time of the chip select signal;
The current capacity adjusting circuit adjusts the current capacity of the I / O cell when the signal level measuring device detects that the negation period of the chip select signal is shorter than the period set by the register. ,
A system controller characterized by that.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007052304A JP2008217295A (en) | 2007-03-02 | 2007-03-02 | System controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007052304A JP2008217295A (en) | 2007-03-02 | 2007-03-02 | System controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008217295A true JP2008217295A (en) | 2008-09-18 |
Family
ID=39837280
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007052304A Pending JP2008217295A (en) | 2007-03-02 | 2007-03-02 | System controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008217295A (en) |
-
2007
- 2007-03-02 JP JP2007052304A patent/JP2008217295A/en active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5638110B2 (en) | Thermal control apparatus and method | |
KR101729874B1 (en) | Improved refresh rate performance based on in-system weak bit detection | |
CN109388339B (en) | Memory controller and method of operating the same | |
US7840821B2 (en) | Method and apparatus for monitoring energy consumption of an electronic device | |
US10540248B2 (en) | Apparatus for controlling access to a memory device, and a method of performing a maintenance operation within such an apparatus | |
WO2017209782A1 (en) | Self refresh state machine mop array | |
US11392302B2 (en) | Memory system and operating method thereof | |
JP2010067263A (en) | Selectively accessing memory | |
US20060174045A1 (en) | Bus arbitration method and semiconductor apparatus | |
US8169852B2 (en) | Memory control circuit, control method, and storage medium | |
JP2011095974A (en) | Information processor and memory control method | |
US11016663B2 (en) | Memory system | |
US11435909B2 (en) | Device, system and method to generate link training signals | |
TW201725506A (en) | Predictive count fail byte (CFBYTE) for non-volatile memory | |
US20070038795A1 (en) | Asynchronous bus interface and processing method thereof | |
US10847205B2 (en) | Memory system | |
US20180196461A1 (en) | Information processing apparatus | |
KR20210033593A (en) | Memory module and operating method thereof | |
JP2010160724A (en) | System, method and program for controlling memory and recording medium | |
CN110874333B (en) | Storage device and storage method | |
JP2008217295A (en) | System controller | |
EP2588964B1 (en) | Reading or writing to memory | |
US20100131677A1 (en) | Data transfer device and data transfer method | |
JP2011164669A (en) | System and method for control of memory access | |
US20230266894A1 (en) | Memory control apparatus, method for controlling memory control apparatus, and storage medium |