JP2008205114A

JP2008205114A - Method for manufacturing ferroelectric memory device

Info

Publication number: JP2008205114A
Application number: JP2007038245A
Authority: JP
Inventors: Hiroyuki Mitsui; 宏之三井
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2007-02-19
Filing date: 2007-02-19
Publication date: 2008-09-04

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for manufacturing a ferroelectric memory device which can suppress an increase in resistance between a contact plug and a lower electrode, and can favorably control the crystal orientation of each layer constituting a ferroelectric capacitor. <P>SOLUTION: The invention relates to a method for manufacturing a ferroelectric memory device by forming a conductive underlying layer above a substrate, and then laminating a first electrode, a ferroelecric layer and a second electrode on the underlying layer. The formation of the underlying layer includes a step for forming a conductive layer of a conductive material such as a titanium nitride having self orientation on an interlayer insulating film including a plug 20, a step for planarizing the conductive layer by chemical mechanical polishing to obtain a planarized conductive layer 41 covering the interlayer insulating film including the plug 20, and a step for etching a surface layer of the planarized conductive layer 41 with a dilute hydrofluoric acid to remove a high resistance layer 45 of an oxide film or a hydroxide film formed of slurry used by a CMP method on the surface layer of the planarized conductive layer 41. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、強誘電体メモリ装置の製造方法に関する。 The present invention relates to a method for manufacturing a ferroelectric memory device.

強誘電体メモリ装置（ＦｅＲＡＭ）は、低電圧および高速動作が可能な不揮発性メモリであり、メモリセルを１トランジスタ／１キャパシタ（１Ｔ／１Ｃ）で構成することができる。したがって、ＤＲＡＭなみの集積化が可能であり、大容量不揮発性メモリとして期待されている。 A ferroelectric memory device (FeRAM) is a non-volatile memory that can operate at a low voltage and a high speed, and a memory cell can be composed of one transistor / 1 capacitor (1T / 1C). Therefore, it can be integrated like a DRAM and is expected as a large-capacity nonvolatile memory.

強誘電体メモリ装置を構成する強誘電体キャパシタの強誘電体特性を最大限に発揮させるには、強誘電体キャパシタを構成する各層の結晶配向が極めて重要である。特に、強誘電体膜の配向制御のために、その下の下部電極膜から配向性、平坦性を制御しておく必要がある。一方、キャパシタの集積度を上げるために、トランジスタに接続されたコンタクトプラグ上にキャパシタを形成したスタック構造が知られている（例えば、特許文献１参照）。 In order to maximize the ferroelectric characteristics of the ferroelectric capacitor constituting the ferroelectric memory device, the crystal orientation of each layer constituting the ferroelectric capacitor is extremely important. In particular, in order to control the orientation of the ferroelectric film, it is necessary to control the orientation and flatness from the lower electrode film below it. On the other hand, a stack structure in which capacitors are formed on contact plugs connected to transistors in order to increase the degree of integration of the capacitors is known (for example, see Patent Document 1).

ところで、このようなスタック構造のキャパシタにおいては、絶縁膜上とコンタクトプラグ上という異なる表面上に強誘電体膜を形成するため、各表面上での配向制御が重要となる。
また、コンタクトプラグ上に形成されるリセス段差も、平坦性が低下することで配向制御性を損なってしまうため、課題となっている。このような課題を解消するため前記特許文献１に開示された技術では、コンタクトプラグ形成後、全面に導電性水素バリア膜を形成し、リセス解消まで全面をＣＭＰ法で平坦化して、その上に下部電極を形成している。
特開２００４−１３４６９２号公報 By the way, in such a stacked capacitor, a ferroelectric film is formed on different surfaces such as an insulating film and a contact plug. Therefore, orientation control on each surface is important.
In addition, a recess step formed on the contact plug is also a problem because the alignment controllability is impaired due to a decrease in flatness. In order to solve such a problem, in the technique disclosed in Patent Document 1, a conductive hydrogen barrier film is formed on the entire surface after the contact plug is formed, and the entire surface is flattened by the CMP method until the recess is eliminated. A lower electrode is formed.
JP 2004-134692 A

しかしながら、前記技術のように、ＴｉＮ等の導電性水素バリア膜をＣＭＰ法で平坦化しただけでは、このＣＭＰ法において使用するスラリーにより、前記導電性水素バリア膜はその平坦化後の膜において表層部に高抵抗層が形成されてしまう。すなわち、ＣＭＰ法に使用するスラリーが酸性のものである場合、平坦化後の膜の表層部に薄い酸化膜が形成されてしまい、これが高抵抗層となってしまう。また、スラリーがアルカリ性のものである場合、平坦化後の膜の表層部に薄い水酸化膜が形成されてしまい、これが高抵抗層となってしまう。さらに、スラリーが中性のものである場合でも、平坦化後の膜の表層部に極薄い酸化膜が形成されてしまい、やはりこれが高抵抗層となってしまう。
そして、このように形成された高抵抗層上にキャパシタの下部電極が配置されると、前記コンタクトプラグと下部電極との間の抵抗が上昇してしまい、強誘電体メモリ装置の特性が低下してしまう。 However, just by flattening the conductive hydrogen barrier film such as TiN by the CMP method as in the above technique, the conductive hydrogen barrier film becomes a surface layer in the flattened film due to the slurry used in this CMP method. A high resistance layer is formed in the part. That is, when the slurry used in the CMP method is acidic, a thin oxide film is formed on the surface layer portion of the flattened film, which becomes a high resistance layer. In addition, when the slurry is alkaline, a thin hydroxide film is formed on the surface layer portion of the film after planarization, which becomes a high resistance layer. Furthermore, even when the slurry is neutral, an extremely thin oxide film is formed on the surface layer portion of the film after planarization, which again becomes a high resistance layer.
When the lower electrode of the capacitor is disposed on the high resistance layer thus formed, the resistance between the contact plug and the lower electrode is increased, and the characteristics of the ferroelectric memory device are deteriorated. End up.

本発明は前記事情に鑑みてなされたもので、コンタクトプラグと下部電極との間の抵抗上昇を抑えることができ、さらには、強誘電体キャパシタを構成する各層の結晶配向を良好に制御することができる強誘電体メモリ装置の製造方法を提供することを目的としている。 The present invention has been made in view of the above circumstances, and can suppress an increase in resistance between the contact plug and the lower electrode, and moreover, can satisfactorily control the crystal orientation of each layer constituting the ferroelectric capacitor. An object of the present invention is to provide a method of manufacturing a ferroelectric memory device capable of performing

前記課題を解決するため、本発明の強誘電体メモリ装置の製造方法は、基板の上方に導電性の下地層を形成する工程と、前記下地層の上方に第１電極と、強誘電体層と、第２電極とを積層する工程とを含む強誘電体メモリ装置の製造方法であって、前記下地層を形成する工程に先立って、前記基板に能動素子を形成する工程と、前記基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜にコンタクトプラグを形成する工程と、を含み、前記下地層の形成工程は、前記コンタクトプラグを含む層間絶縁膜上に、自己配向性を有する導電材料からなる導電層を形成する工程と、前記導電層を化学機械研磨法で平坦化処理し、前記コンタクトプラグを含む層間絶縁膜上を覆った状態の平坦化導電層とする工程と、前記平坦化導電層の表層部を希フッ酸でエッチング処理し、該平坦化導電層の該表層部に形成された高抵抗層を除去する工程と、を含むことを特徴としている。
前記希フッ酸の濃度は、０．２重量％以上１．０重量％以下であるのが好ましい。 In order to solve the above problems, a method of manufacturing a ferroelectric memory device according to the present invention includes a step of forming a conductive underlayer above a substrate, a first electrode above the underlayer, and a ferroelectric layer. And a step of laminating the second electrode, a method of manufacturing a ferroelectric memory device, the step of forming an active element on the substrate prior to the step of forming the base layer, Forming an interlayer insulating film on the interlayer insulating film and a step of forming a contact plug on the interlayer insulating film. The underlayer forming process has self-orientation on the interlayer insulating film including the contact plug. A step of forming a conductive layer made of a conductive material; a step of planarizing the conductive layer by a chemical mechanical polishing method to form a planarized conductive layer in a state of covering the interlayer insulating film including the contact plug; Dilute the surface layer of the planarized conductive layer. Etching treatment with an acid is characterized in that it comprises a step of removing the high-resistance layer formed on the surface layer portion of the flat conductive layer, the.
The concentration of the diluted hydrofluoric acid is preferably 0.2% by weight or more and 1.0% by weight or less.

この強誘電体メモリ装置の製造方法によれば、コンタクトプラグを含む層間絶縁膜上に導電層を形成した後、この導電層を化学機械研磨法（ＣＭＰ法）で平坦化処理するので、得られた平坦化導電層の表層部には、前述したようにＣＭＰ法に用いたスラリーによって高抵抗層が形成される。そこで、前記平坦化導電層の表層部を希フッ酸でエッチング処理することにより、その表層部に形成された高抵抗層を除去することができる。その際、エッチャントとして例えば０．２重量％以上、１．０重量％以下の低濃度のフッ酸（希フッ酸）を用いることにより、平坦化導電層の表面荒れを生じさせることなく、また、処理時間が長くなり過ぎることなく、高抵抗層を除去することができる。そして、このように高抵抗層を除去することにより、コンタクトプラグと第１電極（下部電極）との間の抵抗上昇を抑えることができ、これにより強誘電体メモリ装置の特性低下を防止することが可能になる。
また、自己配向性を有する導電材料で導電層を形成し、さらにこの導電層を化学機械研磨法で平坦化処理しているので、得られた平坦化導電層上に配設される第１電極の配向性をより良好にし、これによって得られる強誘電体キャパシタの各層の結晶配向を良好にして強誘電体キャパシタの特性向上を図ることができる。 According to this method for manufacturing a ferroelectric memory device, a conductive layer is formed on an interlayer insulating film including a contact plug, and then the conductive layer is planarized by a chemical mechanical polishing method (CMP method). A high resistance layer is formed on the surface layer portion of the planarized conductive layer by the slurry used in the CMP method as described above. Therefore, the high resistance layer formed in the surface layer portion can be removed by etching the surface layer portion of the planarized conductive layer with dilute hydrofluoric acid. At that time, by using a low concentration hydrofluoric acid (dilute hydrofluoric acid) of, for example, 0.2 wt% or more and 1.0 wt% or less as an etchant, without causing surface roughness of the planarized conductive layer, The high resistance layer can be removed without excessively increasing the processing time. Further, by removing the high resistance layer in this way, it is possible to suppress an increase in resistance between the contact plug and the first electrode (lower electrode), thereby preventing deterioration of the characteristics of the ferroelectric memory device. Is possible.
Moreover, since the conductive layer is formed of a conductive material having self-orientation, and this conductive layer is planarized by a chemical mechanical polishing method, the first electrode disposed on the obtained planarized conductive layer The orientation of the ferroelectric capacitor can be made better, and the crystal orientation of each layer of the ferroelectric capacitor obtained thereby can be made better, thereby improving the characteristics of the ferroelectric capacitor.

また、前記強誘電体メモリ装置の製造方法においては、前記導電層を形成する工程は、前記コンタクトプラグを含む層間絶縁膜表面に対してアンモニアプラズマ処理を施す工程と、前記アンモニアプラズマ処理を施した層間絶縁膜上にチタン層を形成する工程と、前記チタン層を窒素雰囲気中で熱処理することによって窒化チタン層に変化させ、導電層とする工程と、を含んでいるのが好ましい。
層間絶縁膜表面に対してアンモニアプラズマ処理を施すことにより、層間絶縁膜表面は窒素によって修飾されたものとなり、その上に形成されるチタン層の自己配向性が強く発揮され、その（００１）配向がより促進されるようになる。したがって、このチタン層が窒素雰囲気中で熱処理され、窒化チタン層に変化させられて得られる導電層は、その面方位が（１１１）である、良好な配向性を有した結晶構造のものとなる。その結果、この導電層を有する下地層は、この下地層上に形成される第１電極の配向性をより向上させるものとなる。 In the method for manufacturing the ferroelectric memory device, the step of forming the conductive layer includes a step of performing an ammonia plasma treatment on the surface of the interlayer insulating film including the contact plug, and a step of performing the ammonia plasma treatment. Preferably, the method includes a step of forming a titanium layer on the interlayer insulating film and a step of converting the titanium layer into a titanium nitride layer by heat treatment in a nitrogen atmosphere to form a conductive layer.
By performing ammonia plasma treatment on the surface of the interlayer insulating film, the surface of the interlayer insulating film is modified with nitrogen, and the self-orientation of the titanium layer formed thereon is exerted strongly, and its (001) orientation Will be promoted more. Therefore, the conductive layer obtained by heat-treating this titanium layer in a nitrogen atmosphere and changing it to a titanium nitride layer has a crystal structure with a good orientation with a plane orientation of (111). . As a result, the base layer having the conductive layer further improves the orientation of the first electrode formed on the base layer.

さらに、この製造方法において、前記導電層を形成する工程は、前記アンモニアプラズマ処理を施す工程と、前記チタン層を形成する工程と、前記チタン層を窒化チタン層に変化させて導電層とする工程と、からなる処理を複数回繰り返すのが好ましい。
前記窒化チタン層からなる導電層は、層間絶縁膜上ではチタンの自己配向性によってより良好に結晶配向するものの、コンタクトプラグ上では、その結晶構造の影響を受けて無秩序な配向を示し易くなる。そこで、このような窒化チタン層の形成を複数回繰り返して得られた複数層の窒化チタン層を導電層とし、これによって特に２層目以降の窒化チタン層を別の窒化チタン層上に形成することで、チタンの自己配向性によってコンタクトプラグ上でも良好な配向性を有した結晶構造の導電層にすることができる。 Furthermore, in this manufacturing method, the step of forming the conductive layer includes the step of performing the ammonia plasma treatment, the step of forming the titanium layer, and the step of changing the titanium layer to a titanium nitride layer to form a conductive layer. It is preferable to repeat the process consisting of a plurality of times.
The conductive layer made of the titanium nitride layer is more favorably crystallized on the interlayer insulating film due to the self-orientation of titanium, but on the contact plug, it tends to exhibit disordered orientation due to the influence of its crystal structure. Therefore, a plurality of titanium nitride layers obtained by repeating the formation of such a titanium nitride layer a plurality of times are used as conductive layers, and in particular, the second and subsequent titanium nitride layers are formed on another titanium nitride layer. Thus, a conductive layer having a crystal structure having good orientation even on the contact plug can be obtained by the self-orientation of titanium.

また、前記強誘電体メモリ装置の製造方法においては、前記下地層の最上層として、酸素に対するバリア性を示すバリア層を形成する工程を含んでいるのが好ましい。
このようなバリア層を形成することで、基板に形成され得るコンタクトプラグ等が酸化されることを防止ないし抑制することが可能となる。 The method for manufacturing a ferroelectric memory device preferably includes a step of forming a barrier layer showing a barrier property against oxygen as the uppermost layer of the base layer.
By forming such a barrier layer, it is possible to prevent or suppress oxidation of contact plugs and the like that can be formed on the substrate.

なお、バリア層としては、例えばＴｉ_{（１−ｘ）}Ａｌ_ｘＮ_ｙ（０＜ｘ≦０．３、０＜ｙ）で表される化合物よりなるものを採用することができる。このような化合物は、下層の窒化チタン層の配向を反映して（１１１）面配向をとり、その上方に形成される第１電極は、該バリア層の配向を反映した所定の面配向をとるようになる。 As the barrier layer, for example, _{_{_{Ti (1-x) Al x}}} N y can be adopted consisting compounds represented by (0 <x ≦ 0.3,0 <y ). Such a compound has a (111) plane orientation reflecting the orientation of the lower titanium nitride layer, and the first electrode formed thereabove has a predetermined plane orientation reflecting the orientation of the barrier layer. It becomes like this.

以下、本発明を詳しく説明する。
［強誘電体メモリ装置］
まず、本発明に係る強誘電体メモリ装置の概略構成について説明する。図１は、本発明の強誘電体メモリ装置の製造方法によって得られた強誘電体メモリ装置の一例を模式的に示す断面図であり、図１中符号１００は強誘電体メモリ装置１００である。
この強誘電体メモリ装置１００は、半導体基板（以下、基板と記す）１０の上方に、強誘電体キャパシタ３０と、プラグ（コンタクトプラグ）２０と、強誘電体キャパシタ３０のスイッチングトランジスタ（以下、トランジスタと記す）１８と、を有して構成されたスタック構造のものである。なお、本実施形態においては、１Ｔ／１Ｃ型のメモリセルについて説明するが、本発明が適用されるのは１Ｔ／１Ｃ型のメモリセルに限定されない。 The present invention will be described in detail below.
[Ferroelectric memory device]
First, a schematic configuration of a ferroelectric memory device according to the present invention will be described. FIG. 1 is a cross-sectional view schematically showing an example of a ferroelectric memory device obtained by the method for manufacturing a ferroelectric memory device according to the present invention. Reference numeral 100 in FIG. .
The ferroelectric memory device 100 includes a ferroelectric capacitor 30, a plug (contact plug) 20, and a switching transistor (hereinafter referred to as a transistor) of the ferroelectric capacitor 30 above a semiconductor substrate (hereinafter referred to as a substrate) 10. ) 18 of a stack structure. Note that in this embodiment, a 1T / 1C type memory cell is described, but the present invention is not limited to a 1T / 1C type memory cell.

トランジスタ１８は、ゲート絶縁層１１と、ゲート絶縁層１１上に設けられたゲート導電層１３と、ソース／ドレイン領域である第１および第２不純物領域１７，１９とを有して構成されたものである。また、前記基板１０上には、トランジスタ１８を覆って酸化ケイ素（ＳｉＯ_２）等からなる層間絶縁膜２６が形成されており、この層間絶縁膜２６には、プラグ２０が形成されている。 The transistor 18 includes a gate insulating layer 11, a gate conductive layer 13 provided on the gate insulating layer 11, and first and second impurity regions 17 and 19 which are source / drain regions. It is. An interlayer insulating film 26 made of silicon oxide (SiO ₂ ) or the like is formed on the substrate 10 so as to cover the transistor 18, and a plug 20 is formed in the interlayer insulating film 26.

強誘電体キャパシタ３０は、前記層間絶縁膜２６上に設けられ、かつ前記プラグ２０上に配置されたもので、下地層４０と、下地層４０上に積層された第１電極（下部電極）３２と、第１電極３２上に積層された強誘電体層３４と、強誘電体層３４上に積層された第２電極（上部電極）３６と、を有して構成されたものである。なお、前記層間絶縁膜２６上には、この強誘電体キャパシタ３０を覆って別の層間絶縁膜（図示せず）が形成されている。 The ferroelectric capacitor 30 is provided on the interlayer insulating film 26 and disposed on the plug 20. The ferroelectric capacitor 30 is a base layer 40 and a first electrode (lower electrode) 32 stacked on the base layer 40. And a ferroelectric layer 34 laminated on the first electrode 32 and a second electrode (upper electrode) 36 laminated on the ferroelectric layer 34. Note that another interlayer insulating film (not shown) is formed on the interlayer insulating film 26 so as to cover the ferroelectric capacitor 30.

ここで、前記プラグ２０は、トランジスタ１８と電気的に接続されたもので、隣接するトランジスタ（図示略）とは素子分離領域１６で分離されたものである。また、このプラグ２０は、第２不純物領域１９の上に形成されたもので、開口部（コンタクトホール）２４と、開口部２４内に設けられたプラグ導電層２２とを有して構成されたものである。プラグ導電層２２は、例えばタングステン，モリブデン，タンタル，チタン，ニッケルなどの高融点金属からなるもので、特にタングステン（Ｗ）が好適とされ、したがって本実施形態ではタングステンが用いられている。なお、開口部２４内には、この開口部２４の内壁面となる絶縁層２６と、プラグ導電層２２との間を密着させるためのＴｉやＴｉＮからなる密着層（図示せず）が、必要に応じて設けられている。 Here, the plug 20 is electrically connected to the transistor 18, and is separated from an adjacent transistor (not shown) by the element isolation region 16. The plug 20 is formed on the second impurity region 19 and has an opening (contact hole) 24 and a plug conductive layer 22 provided in the opening 24. Is. The plug conductive layer 22 is made of a refractory metal such as tungsten, molybdenum, tantalum, titanium, or nickel, and tungsten (W) is particularly suitable. Therefore, tungsten is used in this embodiment. In addition, in the opening 24, an adhesion layer (not shown) made of Ti or TiN is required to bring the insulating layer 26 serving as the inner wall surface of the opening 24 into close contact with the plug conductive layer 22. It is provided according to.

また、プラグ２０には、プラグ導電層２２の上にリセス２３が形成されている。リセス２３は、製造上形成されたもので、プラグ２０の表層が層間絶縁膜２６の内部に窪んで形成された凹部であり、プロセス中に層間絶縁膜２６の表層から所定の深さの位置までプラグ２０の表層がエッチングされたことで形成されたものである。この深さは、例えば１０ｎｍ〜２０ｎｍ程度である。 In the plug 20, a recess 23 is formed on the plug conductive layer 22. The recess 23 is formed in the manufacturing process, and is a recess formed by recessing the surface layer of the plug 20 in the interlayer insulating film 26. From the surface layer of the interlayer insulating film 26 to a position at a predetermined depth during the process. It is formed by etching the surface layer of the plug 20. This depth is, for example, about 10 nm to 20 nm.

前記強誘電体キャパシタ３０の一部を構成する下地層４０は、プラグ２０のプラグ導電層２２と電気的に導通するように、該プラグ２０上に形成された窒化チタン膜からなる平坦化導電層４１と、この平坦化導電層４１上に形成されたバリア層４４とを有して構成されている。 The underlying layer 40 constituting a part of the ferroelectric capacitor 30 is a planarized conductive layer made of a titanium nitride film formed on the plug 20 so as to be electrically connected to the plug conductive layer 22 of the plug 20. 41 and a barrier layer 44 formed on the planarized conductive layer 41.

平坦化導電層４１は、前記リセス２３を埋め込んだ状態で、前記層間絶縁膜２６上に形成されたものである。この平坦化導電層４１は、前記リセス２３を埋め込んで平坦化するのを目的に形成されたもので、該リセス２３を反映した凹部が除去されるよう、化学機械研磨法（ＣＭＰ法）で平坦化処理されたものであり、平坦化処理後、層間絶縁膜２６上において厚さ２０ｎｍ程度となるように形成されたものである。 The planarized conductive layer 41 is formed on the interlayer insulating film 26 with the recess 23 embedded. The planarization conductive layer 41 is formed for the purpose of filling and planarizing the recess 23, and is flattened by a chemical mechanical polishing method (CMP method) so that the concave portion reflecting the recess 23 is removed. In this case, after the planarization process, the interlayer insulating film 26 is formed to have a thickness of about 20 nm.

なお、この平坦化導電層４１は、絶縁層２６上において結晶質であり、（１１１）面方位に配向を有している。また、特に本実施形態では、後述するようにこの平坦化導電層４１は窒化チタン膜が二層重ねられたことで形成されており、これによってこの平坦化導電層４１は、プラグ２０上（つまりリセス２３の内面）においても、（１１１）面方位に配向を有したものとなっている。
また、この平坦化導電層４１は、前記したようにＣＭＰ法で平坦化処理されたことにより、使用したスラリーによって一旦高抵抗層が形成され、その後希フッ酸でエッチング処理されたことにより、前記高抵抗層が除去されたものとなっている。 The planarized conductive layer 41 is crystalline on the insulating layer 26 and has an orientation in the (111) plane orientation. Further, particularly in the present embodiment, as will be described later, the planarization conductive layer 41 is formed by stacking two titanium nitride films, whereby the planarization conductive layer 41 is formed on the plug 20 (that is, The inner surface of the recess 23 also has an orientation in the (111) plane orientation.
Further, the planarization conductive layer 41 is planarized by the CMP method as described above, so that a high resistance layer is once formed by the slurry used, and then etched by dilute hydrofluoric acid. The high resistance layer is removed.

バリア層４４は、結晶質を含み、導電性を有するとともに、酸素バリア性を有する材料からなるもので、特にその結晶質が（１１１）配向を有するものが好適とされている。そのようなバリア層４４の構成材料としては、例えば、ＴｉＡｌＮ，ＴｉＡｌ，ＴｉＳｉＮ，ＴｉＮ，ＴａＮ，ＴａＳｉＮを挙げることができ、なかでも、チタン、アルミニウム、および窒素を含む層（ＴｉＡｌＮ）であることがより好ましい。 The barrier layer 44 includes a crystalline material, is made of a material having conductivity and also has an oxygen barrier property, and in particular, the crystalline material having a (111) orientation is suitable. Examples of the constituent material of the barrier layer 44 include TiAlN, TiAl, TiSiN, TiN, TaN, and TaSiN. Among them, the layer includes titanium, aluminum, and nitrogen (TiAlN). More preferred.

なお、バリア層４４がＴｉＡｌＮからなる場合、バリア層４４におけるチタン，アルミニウム，窒素の組成（原子比）は、バリア層４４の組成を化学式Ｔｉ_{（１−ｘ）}Ａｌ_ｘＮ_ｙで表すとき、０＜ｘ≦０．３であり、且つ０＜ｙであるのがより好ましい。
また、成膜時に、バリア層４４の結晶配向を反映した結晶配向を有する第１電極３２をバリア層４４の上方に形成するためには、バリア層４４の膜厚は５０ｎｍ〜２００ｎｍであるのが好ましい。 When the barrier layer 44 is made of TiAlN, the composition (atomic ratio) of titanium, aluminum, and nitrogen in the barrier layer 44 is 0 when the composition of the barrier layer 44 is represented by the chemical formula Ti _(1-x) Al _x N _y. It is more preferable that <x ≦ 0.3 and 0 <y.
In order to form the first electrode 32 having a crystal orientation reflecting the crystal orientation of the barrier layer 44 at the time of film formation, the film thickness of the barrier layer 44 is 50 nm to 200 nm. preferable.

バリア層４４が結晶質からなる場合、バリア層４４は（１１１）配向を有することが好ましい。バリア層４４の結晶配向が（１１１）配向であることにより、バリア層４４の上方に、バリア層４４の結晶配向を反映した結晶配向を有する第１電極３２を形成することができ、したがって、第１電極３２の結晶配向を良好な（１１１）配向にすることができるからである。 When the barrier layer 44 is made of a crystalline material, the barrier layer 44 preferably has a (111) orientation. When the crystal orientation of the barrier layer 44 is the (111) orientation, the first electrode 32 having a crystal orientation reflecting the crystal orientation of the barrier layer 44 can be formed above the barrier layer 44, and thus the first This is because the crystal orientation of one electrode 32 can be made favorable (111) orientation.

第１電極３２は、白金、ルテニウム、ロジウム、パラジウム、オスミウム、およびイリジウムから選ばれる少なくとも１種の金属、もしくはこれらの酸化物、あるいは合金からなるものであり、好ましくは白金またはイリジウムからなり、より好ましくはイリジウムからなる。また、第１電極３２は、単層膜でもよいし、または積層した多層膜でもよい。第１電極３２が結晶質である場合、第１電極３２の結晶配向とバリア層４４との結晶配向は互いに接する界面においてエピタキシャルの方位関係となることが好ましい。この場合、強誘電体層３４の結晶配向と、第１電極３２との結晶配向も互いに接する界面においてエピタキシャルの方位関係となることが好ましい。 The first electrode 32 is made of at least one metal selected from platinum, ruthenium, rhodium, palladium, osmium, and iridium, or an oxide or alloy thereof, preferably made of platinum or iridium, and more. Preferably it consists of iridium. The first electrode 32 may be a single layer film or a laminated multilayer film. When the first electrode 32 is crystalline, it is preferable that the crystal orientation of the first electrode 32 and the crystal orientation of the barrier layer 44 have an epitaxial orientation relationship at the interface in contact with each other. In this case, it is preferable that the crystal orientation of the ferroelectric layer 34 and the crystal orientation of the first electrode 32 have an epitaxial orientation relationship at the interface in contact with each other.

例えば、バリア層４４が立方晶系に属し、その結晶配向が（１１１）配向である場合、あるいはバリア層４４が六方晶系に属し、その結晶配向が（００１）配向である場合、第１電極３２の結晶配向が（１１１）配向であることが好ましい。この構成によれば、第１電極３２上に強誘電体層３４を形成する際に、強誘電体層３４の結晶配向を（１１１）配向にすることが容易になる。 For example, when the barrier layer 44 belongs to a cubic system and the crystal orientation is a (111) orientation, or when the barrier layer 44 belongs to a hexagonal system and the crystal orientation is a (001) orientation, the first electrode The crystal orientation of 32 is preferably (111) orientation. According to this configuration, when the ferroelectric layer 34 is formed on the first electrode 32, the crystal orientation of the ferroelectric layer 34 can be easily set to the (111) orientation.

強誘電体層３４は、強誘電体材料を含んで構成されている。この強誘電体材料は、ペロブスカイト型の結晶構造を有し、Ａ_１−ｂＢ_１−ａＸ_ａＯ_３の一般式で示されることができる。Ａは、Ｐｂを含む。ここで、Ｐｂの一部をＬａに置換することもできる。Ｂは、ＺｒおよびＴｉのうちの少なくとも１つからなる。Ｘは、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｃａ、Ｓｒ、およびＭｇのうちの少なくとも１つからなる。強誘電体層３４に含まれる強誘電体材料としては、強誘電体層として使用可能な公知の材料を使用することができ、例えば、（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３）（ＰＺＴ）、ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ）、（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２（ＢＬＴ）が挙げられる。
なかでも、強誘電体層３４の材料としてはＰＺＴが好ましく、この場合、素子の信頼性の観点から、第１電極３２はイリジウムであるのが好ましい。 The ferroelectric layer 34 includes a ferroelectric material. This ferroelectric material has a perovskite crystal structure and can be represented by the general formula of A _1-b B _1-a X _a O ₃ . A includes Pb. Here, a part of Pb can be replaced with La. B consists of at least one of Zr and Ti. X consists of at least one of V, Nb, Ta, Cr, Mo, W, Ca, Sr, and Mg. As the ferroelectric material included in the ferroelectric layer 34, a known material that can be used as the ferroelectric layer can be used. For example, (Pb (Zr, Ti) O ₃ ) (PZT), SrBi can be used. ₂ Ta ₂ O ₉ (SBT), (Bi, La) ₄ Ti ₃ O ₁₂ (BLT).
In particular, the material of the ferroelectric layer 34 is preferably PZT. In this case, the first electrode 32 is preferably iridium from the viewpoint of device reliability.

また、強誘電体層３４としてＰＺＴを用いる場合、より大きな自発分極量を獲得するため、ＰＺＴにおけるチタンの含有量がジルコニウムの含有量より多いことがより好ましい。このような組成のＰＺＴは正方晶に属し、その自発分極軸はｃ軸となる。この場合、ｃ軸と直交するａ軸配向成分が同時に存在するため、ＰＺＴをｃ軸配向させたときは、このａ軸配向成分が分極反転に寄与しないため、強誘電特性が損なわれるおそれがある。これに対して、強誘電体層３４に用いられるＰＺＴの結晶配向を（１１１）配向にすることにより、ａ軸を基板法線から一定の角度だけオフした方向に向けることができる。すなわち、分極軸が基板法線方向の成分をもつようになるため、分極反転に寄与させることができる。よって、強誘電体層３４がＰＺＴからなり、ＰＺＴにおけるチタンの含有量がジルコニウムの含有量より多い場合、ヒステリシス特性が良好である点で、ＰＺＴの結晶配向が（１１１）配向であるのが好ましい。 Further, when PZT is used as the ferroelectric layer 34, it is more preferable that the content of titanium in the PZT is larger than the content of zirconium in order to obtain a larger amount of spontaneous polarization. PZT having such a composition belongs to tetragonal crystal, and its spontaneous polarization axis is c-axis. In this case, since an a-axis orientation component orthogonal to the c-axis is present at the same time, when PZT is oriented in the c-axis, the a-axis orientation component does not contribute to polarization reversal, so that the ferroelectric characteristics may be impaired. . On the other hand, by setting the crystal orientation of the PZT used for the ferroelectric layer 34 to the (111) orientation, the a-axis can be directed in a direction off by a certain angle from the substrate normal. That is, since the polarization axis has a component in the substrate normal direction, it can contribute to polarization inversion. Therefore, when the ferroelectric layer 34 is made of PZT and the titanium content in the PZT is larger than the zirconium content, the crystal orientation of the PZT is preferably the (111) orientation in terms of good hysteresis characteristics. .

第２電極３６は、第１電極３２に使用可能な材料として例示した前記材料からなるものとすることができ、あるいは、アルミニウム，銀，ニッケル等からなるものとすることができる。また、第２電極３６は、単層膜でもよいし、または積層した多層膜でもよい。好ましくは、第２電極３６は、白金、あるいはイリジウムオキサイドとイリジウムとの積層膜からなる。 The second electrode 36 can be made of the material exemplified as the material usable for the first electrode 32, or can be made of aluminum, silver, nickel, or the like. The second electrode 36 may be a single layer film or a laminated multilayer film. Preferably, the second electrode 36 is made of platinum or a laminated film of iridium oxide and iridium.

［強誘電体メモリ装置の製造方法］
次に、このような構成からなる強誘電体メモリ装置１００の製造方法に基づき、本発明の強誘電体メモリ装置の製造方法の一実施形態を、図２、図３を参照して説明する。なお、図２（ａ）〜図２（ｅ）および図３（ａ）〜図３（ｄ）では、説明を簡略化するため、図１の強誘電体メモリ装置１００における、層間絶縁膜２６およびプラグ２０の近傍のみを示している。 [Manufacturing Method of Ferroelectric Memory Device]
Next, an embodiment of the method for manufacturing a ferroelectric memory device according to the present invention will be described with reference to FIGS. 2 and 3 based on the method for manufacturing the ferroelectric memory device 100 having the above configuration. 2A to 2E and FIGS. 3A to 3D, the interlayer insulating film 26 in the ferroelectric memory device 100 of FIG. Only the vicinity of the plug 20 is shown.

まず、下地層４０の形成工程に先立ち、公知の手法によって基板１０にトランジスタ（能動素子）１８を形成し、該トランジスタ１８を含む基板１０上に層間絶縁膜２６を形成する。続いて、ドライエッチング等によって層間絶縁膜２６に開口部（コンタクトホール）２４を形成し、該コンタクトホール２４内に前記トランジスタ１８と導通するプラグ導電層２２を埋め込んでプラグ２０を形成する（図１参照）。プラグ導電層２２の埋め込みは、例えばＣＶＤ法またはスパッタリング法を用いて行なうことができる。なお、絶縁層２６の上面に成膜されたプラグ導電層２２については、例えばＣＭＰ法で除去し、これによってプラグ２０を形成する。このとき、図２（ａ）にも示すようにプラグ２０上には、プラグ導電層２２の表面が層間絶縁膜２６の表面から所定の深さだけ窪んでなるリセス２３が形成される。なお、層間絶縁膜２６はシリコン酸化物（ＳｉＯ_２）によって形成し、プラグ導電層２２はタングステン（Ｗ）によって形成している。 First, prior to the formation process of the base layer 40, a transistor (active element) 18 is formed on the substrate 10 by a known method, and an interlayer insulating film 26 is formed on the substrate 10 including the transistor 18. Subsequently, an opening (contact hole) 24 is formed in the interlayer insulating film 26 by dry etching or the like, and the plug conductive layer 22 electrically connected to the transistor 18 is buried in the contact hole 24 to form the plug 20 (FIG. 1). reference). The plug conductive layer 22 can be embedded using, for example, a CVD method or a sputtering method. The plug conductive layer 22 formed on the upper surface of the insulating layer 26 is removed by, for example, a CMP method, thereby forming the plug 20. At this time, as shown in FIG. 2A, a recess 23 in which the surface of the plug conductive layer 22 is recessed from the surface of the interlayer insulating film 26 by a predetermined depth is formed on the plug 20. The interlayer insulating film 26 is formed of silicon oxide (SiO ₂ ), and the plug conductive layer 22 is formed of tungsten (W).

次に、前記プラグ２０を含む層間絶縁膜２６に対して、アンモニアプラズマ処理を施す。具体的には、アンモニアガスのプラズマを励起して、これを前記プラグ２０を含む層間絶縁膜２６に照射する。このようなアンモニアプラズマ処理の条件としては、例えばチャンバ内の圧力を１から５Ｔｏｒｒ、基板温度を３００から５００℃、プラズマパワーを２００から２０００Ｗの間に設定し、プラズマ照射時間を３０から１８０秒に設定して行う。以上のアンモニアプラズマ処理により、プラグ導電層２２上を除く基板表面（層間絶縁膜２６の表面）を窒素修飾することができる。 Next, ammonia plasma treatment is performed on the interlayer insulating film 26 including the plug 20. Specifically, the plasma of ammonia gas is excited to irradiate the interlayer insulating film 26 including the plug 20 with the plasma. As conditions for such ammonia plasma treatment, for example, the pressure in the chamber is set to 1 to 5 Torr, the substrate temperature is set to 300 to 500 ° C., the plasma power is set to 200 to 2000 W, and the plasma irradiation time is set to 30 to 180 seconds. Set and do. By the above ammonia plasma treatment, the substrate surface (the surface of the interlayer insulating film 26) except for the plug conductive layer 22 can be modified with nitrogen.

続いて、前記プラグ導電層２２上（リセス２３内）を含む層間絶縁膜２６上に、スパッタリング法等によってチタンを厚さ２０ｎｍ程度に成膜し、図２（ａ）に示したようにチタン層４２を形成する。このようにしてチタン層４２を形成すると、チタンは一般に自己配向性が高く、スパッタリング法等によって成膜されて、（００１）配向を有する六方最密構造の層を構成する。したがって、得られたチタン層４１１は、アモルファスの層間絶縁膜２６上では自己配向性により（００１）配向を示す。一方、プラグ２０上では、アンモニアプラズマ処理を施しているものの、プラグ導電層２２の結晶構造の影響を受けることから、良好な（００１）配向を示すまでには至らない。 Subsequently, on the interlayer insulating film 26 including the plug conductive layer 22 (inside the recess 23), titanium is formed to a thickness of about 20 nm by sputtering or the like, and the titanium layer is formed as shown in FIG. 42 is formed. When the titanium layer 42 is formed in this way, titanium generally has high self-orientation, and is formed by sputtering or the like to form a hexagonal close-packed layer having (001) orientation. Therefore, the obtained titanium layer 411 exhibits (001) orientation on the amorphous interlayer insulating film 26 due to self-orientation. On the other hand, although the ammonia plasma treatment is performed on the plug 20, the plug 20 is affected by the crystal structure of the plug conductive layer 22, and does not reach a good (001) orientation.

次に、形成したチタン層４２に対して窒化処理を施すことで、このチタン層４２を図２（ｂ）に示すように窒化チタン層４３に変化させる。具体的には、窒素を含む雰囲気下にて、ＲＴＡ処理（急速加熱処理）を５００℃〜６５０℃程度で行うことにより、チタン層４１１を窒素化している。熱処理の温度が６５０℃を大きく超えると、トランジスタ１８の特性に影響を及ぼすことがあり、一方、熱処理の温度が５００℃未満であると、チタン層４１１の窒化に要する時間が長くなりすぎるため、好ましくない。
このような窒化工程により、層間絶縁膜２６上で（００１）配向した部分は、（１１１）配向に変化する。一方、プラグ導電層２２上では、良好な（１１１）配向への変化はほとんど起こらない。 Next, the formed titanium layer 42 is subjected to nitriding treatment to change the titanium layer 42 into a titanium nitride layer 43 as shown in FIG. Specifically, the titanium layer 411 is nitrided by performing RTA treatment (rapid heat treatment) at about 500 ° C. to 650 ° C. in an atmosphere containing nitrogen. If the temperature of the heat treatment greatly exceeds 650 ° C., the characteristics of the transistor 18 may be affected. On the other hand, if the temperature of the heat treatment is less than 500 ° C., the time required for nitriding the titanium layer 411 becomes too long. It is not preferable.
By such a nitriding step, the (001) -oriented portion on the interlayer insulating film 26 changes to the (111) orientation. On the other hand, on the plug conductive layer 22, almost no change to a favorable (111) orientation occurs.

次いで、前記窒化チタン層４３に対して前記のアンモニアプラズマ処理を施す工程と、チタン層４２を形成する工程と、このチタン層４２を窒素雰囲気中でＲＴＡ処理して窒化チタン層４３に変化させる工程と、からなる一連の処理をもう１回繰り返し、図２（ｃ）に示すように、窒化チタン層４３が二層重ねられてなる導電層４１ａを形成する。 Next, the step of subjecting the titanium nitride layer 43 to the ammonia plasma treatment, the step of forming the titanium layer 42, and the step of changing the titanium layer 42 into the titanium nitride layer 43 by RTA treatment in a nitrogen atmosphere. Then, a series of processes consisting of the above is repeated once more to form a conductive layer 41a in which two titanium nitride layers 43 are stacked as shown in FIG.

このように一連の処理をもう１回繰り返すことにより、単一の窒化チタン層４３については、その膜質等を考慮して厚さが２０ｎｍ程度と薄くなっても、この窒化チタン層４３が重ねられてなる導電層４１ａは、厚さが４０ｎｍ程度と厚くなる。したがって、後述するようにこの導電層４１ａを研磨することで平坦化処理しても、得られる平坦化導電層は、所望の膜厚が確保されるようになる。 By repeating this series of processes once more, even if the single titanium nitride layer 43 is as thin as about 20 nm in consideration of the film quality and the like, the titanium nitride layer 43 is overlapped. The conductive layer 41a is as thick as about 40 nm. Therefore, as will be described later, even if the conductive layer 41a is planarized by polishing, the obtained planarized conductive layer has a desired film thickness.

また、先に形成した窒化チタン層４３上に、同様のプロセスで別の窒化チタン層４３を形成することにより、上層の窒化チタン層４３は、下地の窒化チタン層４３の結晶構造の影響を受けるようになる。すなわち、（１１１）配向した窒化チタン層４１２の上においては、良好に（１１１）配向する。また、プラグ導電層２２の上方であって良好な（１１１）配向への変化がほとんどなかった窒化チタン層４３上では、チタンの自己配向性によって（００１）面方位に配向し、さらに窒化工程によって（１１１）配向に変化させられる。したがって、このように窒化チタン層４１２の形成を繰り返すことにより、プラグ導電層２２の結晶構造の影響がリセットされ、プラグ導電層２２の上方の結晶性向上を実現することができる。 In addition, by forming another titanium nitride layer 43 on the previously formed titanium nitride layer 43 by the same process, the upper titanium nitride layer 43 is affected by the crystal structure of the underlying titanium nitride layer 43. It becomes like this. That is, the (111) orientation is satisfactorily formed on the (111) oriented titanium nitride layer 412. On the titanium nitride layer 43 above the plug conductive layer 22 and hardly changed to a favorable (111) orientation, it is oriented in the (001) plane orientation due to the self-orientation of titanium, and further by the nitriding step. It is changed to (111) orientation. Therefore, by repeating the formation of the titanium nitride layer 412 in this way, the influence of the crystal structure of the plug conductive layer 22 is reset, and the crystallinity improvement above the plug conductive layer 22 can be realized.

次に、形成した導電層４１ａをＣＭＰ（化学機械研磨）法で平坦化処理し、図２（ｄ）に示すように前記リセス２３の影響による凹部をなくす。これにより、導電層４１ａは平坦化された厚さ２０ｎｍ程度の窒化チタン層からなり、前記したように所望の膜厚が確保された平坦化導電層４１となる。
また、このＣＭＰ法による平坦化処理により、前記窒化チタン層の表層部には、高抵抗層４５が形成される。この高抵抗層４５は、前記したようにＣＭＰ法で使用されたスラリーにより、前記平坦化導電層（窒化チタン層の）４１の表層部に形成された酸化膜あるいは水酸化膜からなるもので、厚さが１〜３ｎｍ程度の非常に薄い膜である。 Next, the formed conductive layer 41a is flattened by a CMP (Chemical Mechanical Polishing) method, and the recess due to the effect of the recess 23 is eliminated as shown in FIG. Thereby, the conductive layer 41a is made of a flattened titanium nitride layer having a thickness of about 20 nm, and becomes the flattened conductive layer 41 having a desired film thickness as described above.
In addition, a high resistance layer 45 is formed on the surface portion of the titanium nitride layer by the planarization process by the CMP method. The high resistance layer 45 is made of an oxide film or a hydroxide film formed on the surface layer portion of the planarized conductive layer (titanium nitride layer) 41 by the slurry used in the CMP method as described above. It is a very thin film having a thickness of about 1 to 3 nm.

次いで、前記平坦化導電層４１の表面を純水等によって洗浄処理し、パーティクル等の汚染物を除去する。続いて、前記平坦化導電層４１の表層部を希フッ酸でエッチング処理し、図２（ｅ）に示すように平坦化導電層４１の表層部に形成された高抵抗層４５を除去する。使用する希フッ酸としては、原液を純水で１００倍から５００倍程度に薄めたもの、すなわち０．２重量％以上１．０重量％以下程度の濃度の水溶液が好適に用いられる。１．０重量％以下とすることにより、高抵抗層４５を除去した後の平坦化導電層４１について、表面荒れを生じさせることなく、したがってこの平坦化導電層４１上に形成するバリア層４４の結晶配向性が損なわれることを抑制することができる。また、０．２重量％以上とすることにより、処理時間が長くなり過ぎることなく高抵抗層４５を除去することができ、したがって生産性の向上を図ることができる。 Next, the surface of the planarized conductive layer 41 is cleaned with pure water or the like to remove contaminants such as particles. Subsequently, the surface layer portion of the planarizing conductive layer 41 is etched with dilute hydrofluoric acid, and the high resistance layer 45 formed on the surface layer portion of the planarizing conductive layer 41 is removed as shown in FIG. As the dilute hydrofluoric acid to be used, a solution obtained by diluting the stock solution with pure water about 100 to 500 times, that is, an aqueous solution having a concentration of about 0.2 wt% to 1.0 wt% is preferably used. By setting the content to 1.0% by weight or less, the planarized conductive layer 41 after the removal of the high resistance layer 45 does not cause surface roughness, and therefore, the barrier layer 44 formed on the planarized conductive layer 41 is not formed. It can suppress that crystal orientation is impaired. Further, when the content is 0.2% by weight or more, the high resistance layer 45 can be removed without excessively increasing the processing time, and thus productivity can be improved.

また、このエッチング処理としては、特にスピンコート法が好適に採用される。すなわち、前記平坦化導電層４１を形成した基板１０を高速で回転させ、その状態で平坦化導電層４１上に前記希フッ酸を配することにより、前記高抵抗層４５を均一にエッチング処理してこれを除去することができる。使用する希フッ酸の温度としては、常温でもよいものの、２５℃以上３５℃以下程度に加温しておくのが、エッチングの効率を高めるうえで好ましい。なお、希フッ酸を加温しておくことでエッチングレートが上がるものの、３５℃を越えると平坦化導電層４１に表面荒れが生じるおそれが強くなるため、好ましくない。 Further, as this etching process, a spin coating method is particularly preferably employed. That is, the substrate 10 on which the planarized conductive layer 41 is formed is rotated at a high speed, and the dilute hydrofluoric acid is disposed on the planarized conductive layer 41 in this state, whereby the high resistance layer 45 is uniformly etched. This can be removed. The temperature of the diluted hydrofluoric acid to be used may be room temperature, but it is preferable to heat it to about 25 ° C. or more and 35 ° C. or less in order to increase the etching efficiency. Although the etching rate is increased by heating dilute hydrofluoric acid, if the temperature exceeds 35 ° C., the surface of the planarized conductive layer 41 is more likely to be roughened, which is not preferable.

また、エッチング処理時間、すなわち平坦化導電層４１（高抵抗層４５）に対して希フッ酸を接触させる時間としては、前記した希フッ酸の濃度範囲の場合、６０秒以上１８０秒以下程度とするのが好ましい。ただし、この処理時間は、希フッ酸の濃度や温度に大きく依存するため、予め実際に行う条件（希フッ酸の濃度および温度）のもとで実験やシミュレーション等を行っておくことにより、高抵抗層４５を確実に除去でき、かつ、露出した窒化チタン層についてはほとんどエッチングしなような時間を求めておくのが好ましい。このようにして希フッ酸でエッチング処理したら、高抵抗層４５を除去した後の平坦化導電層４１の表面を純水等で洗浄し、高抵抗層４５の残渣や希フッ酸を除去する。 Further, the etching processing time, that is, the time for bringing the diluted hydrofluoric acid into contact with the planarized conductive layer 41 (high resistance layer 45) is about 60 seconds to 180 seconds in the case of the concentration range of the diluted hydrofluoric acid. It is preferable to do this. However, since this treatment time greatly depends on the concentration and temperature of dilute hydrofluoric acid, it can be increased by conducting experiments and simulations under the conditions (concentration and temperature of dilute hydrofluoric acid) that are actually performed in advance. It is preferable to obtain a time during which the resistance layer 45 can be surely removed and the exposed titanium nitride layer is hardly etched. After etching with dilute hydrofluoric acid in this way, the surface of the planarized conductive layer 41 after removing the high resistance layer 45 is washed with pure water or the like to remove residues of the high resistance layer 45 and dilute hydrofluoric acid.

次いで、この平坦化導電層４１上に、図３（ａ）に示すようにバリア層４４を形成する。これにより、良好な配向性を有した平坦化導電層（窒化チタン層）４１の（１１１）配向を反映した、（１１１）配向を有するバリア層４４を形成することができる。すなわち、平坦化導電層（窒化チタン層）４１とバリア層４４との界面において、窒化チタン層の格子構造とバリア層４４の格子構造とがマッチングすることにより、エピタキシャル様にバリア層４４が成膜される。 Next, a barrier layer 44 is formed on the planarized conductive layer 41 as shown in FIG. Thereby, the barrier layer 44 having the (111) orientation reflecting the (111) orientation of the planarized conductive layer (titanium nitride layer) 41 having a good orientation can be formed. That is, at the interface between the planarized conductive layer (titanium nitride layer) 41 and the barrier layer 44, the lattice structure of the titanium nitride layer and the lattice structure of the barrier layer 44 match to form the barrier layer 44 in an epitaxial manner. Is done.

バリア層４４の成膜方法としては、その材質に応じて適宜選択が可能であるが、例えば、スパッタリング法やＣＶＤ法が挙げられる。前述したように、バリア層４４は結晶質であるのが好ましく、（１１１）配向であるのがより好ましいことから、本実施形態では、特にチタン，アルミニウム，および窒素を含む層である、（１１１）配向を有するＴｉＡｌＮによってバリア層４４を形成する。これにより、バリア層４４が（１１１）配向を有することから、後述するように第１電極３２の結晶配向を（１１１）配向にすることができる。したがって、第１電極３２上に形成される強誘電体層３４を（１１１）配向にすることができる。 A method for forming the barrier layer 44 can be appropriately selected depending on the material, and examples thereof include a sputtering method and a CVD method. As described above, the barrier layer 44 is preferably crystalline, and more preferably has a (111) orientation. In this embodiment, the barrier layer 44 is a layer containing titanium, aluminum, and nitrogen (111). ) The barrier layer 44 is formed of TiAlN having an orientation. Thereby, since the barrier layer 44 has the (111) orientation, the crystal orientation of the first electrode 32 can be set to the (111) orientation as will be described later. Therefore, the ferroelectric layer 34 formed on the first electrode 32 can be (111) oriented.

前述したように、強誘電体層３４がＰＺＴからなり、ＰＺＴにおけるチタンの含有量がジルコニウムの含有量より多い場合、ヒステリシス特性が良好である点で、ＰＺＴの結晶配向は（１１１）配向であるのが好ましい。よって、バリア層４４の結晶配向を（１１１）配向にすることにより、第１電極３２および強誘電体層３４ともに（１１１）配向にすることができ、したがってヒステリシス特性に優れた強誘電体キャパシタ３０を得ることができる。なお、バリア層４４を成膜する際の基板温度は特に限定されず、例えば、室温から５００℃の間で適宜選択可能である。 As described above, when the ferroelectric layer 34 is made of PZT and the content of titanium in the PZT is larger than the content of zirconium, the crystal orientation of PZT is (111) orientation in that the hysteresis characteristics are good. Is preferred. Therefore, by setting the crystal orientation of the barrier layer 44 to the (111) orientation, both the first electrode 32 and the ferroelectric layer 34 can be set to the (111) orientation, and thus the ferroelectric capacitor 30 having excellent hysteresis characteristics. Can be obtained. In addition, the substrate temperature at the time of forming the barrier layer 44 is not particularly limited, and can be appropriately selected between room temperature and 500 ° C., for example.

次いで、図３（ｂ）に示すように、バリア層４４上に第１電極３２を形成する。ここで、第１電極３２を結晶質のバリア層４４上に形成することにより、第１電極３２の結晶性が著しく向上し、かつ、バリア層４４の結晶配向を第１電極３２に反映させることができる。例えば、バリア層４４の結晶配向が（１１１）配向である場合、第１電極３２を（１１１）配向に形成することができる。第１電極３２の成膜方法としては、その材質に応じて適宜選択が可能であるが、例えば、スパッタリング法やＣＶＤ法が挙げられる。 Next, as shown in FIG. 3B, the first electrode 32 is formed on the barrier layer 44. Here, by forming the first electrode 32 on the crystalline barrier layer 44, the crystallinity of the first electrode 32 is remarkably improved, and the crystal orientation of the barrier layer 44 is reflected in the first electrode 32. Can do. For example, when the crystal orientation of the barrier layer 44 is the (111) orientation, the first electrode 32 can be formed in the (111) orientation. The film formation method of the first electrode 32 can be appropriately selected according to the material of the first electrode 32, and examples thereof include a sputtering method and a CVD method.

次いで、図３（ｃ）に示すように、第１電極３２上に強誘電体層３４を形成する。ここで、強誘電体層３４を第１電極３２上に形成することにより、第１電極３２の結晶配向を強誘電体層３４に反映させることができる。例えば、第１電極３２の少なくとも一部が（１１１）配向を有する結晶質である場合、バリア層４４の結晶配向を（１１１）配向に形成することができる。強誘電体層３４の成膜方法としては、その材質に応じて適宜選択が可能であるが、例えば、スピンオン法，スパッタリング法，ＭＯＣＶＤ法が挙げられる。 Next, as shown in FIG. 3C, a ferroelectric layer 34 is formed on the first electrode 32. Here, by forming the ferroelectric layer 34 on the first electrode 32, the crystal orientation of the first electrode 32 can be reflected in the ferroelectric layer 34. For example, when at least a part of the first electrode 32 is crystalline having a (111) orientation, the crystal orientation of the barrier layer 44 can be formed in a (111) orientation. A method for forming the ferroelectric layer 34 can be appropriately selected depending on the material, and examples thereof include a spin-on method, a sputtering method, and an MOCVD method.

次いで、図３（ｄ）に示すように、強誘電体層３４上に第２電極３６を形成する。第２電極３６の成膜方法としては、その材質に応じて適宜選択が可能であるが、例えば、スパッタリング法やＣＶＤ法が挙げられる。
その後、所定のパターンのレジスト層を第２電極３６上に形成し、このレジスト層をマスクとして、フォトリソグラフィ法によりパターニングを行なう。これにより、図１に示したように下地層４０と、下地層４０上に設けられた第１電極３２と、第１電極３２上に設けられた強誘電体層３４と、強誘電体層３４上に設けられた第２電極３６と、を有してなるスタック型の強誘電体キャパシタ３０を形成することができ、この強誘電体キャパシタ３０を有した強誘電体メモリ装置１００を得ることができる。 Next, as shown in FIG. 3D, the second electrode 36 is formed on the ferroelectric layer 34. A method of forming the second electrode 36 can be selected as appropriate according to the material of the second electrode 36, and examples thereof include a sputtering method and a CVD method.
Thereafter, a resist layer having a predetermined pattern is formed on the second electrode 36, and patterning is performed by photolithography using this resist layer as a mask. As a result, as shown in FIG. 1, the base layer 40, the first electrode 32 provided on the base layer 40, the ferroelectric layer 34 provided on the first electrode 32, and the ferroelectric layer 34 The stacked ferroelectric capacitor 30 having the second electrode 36 provided thereon can be formed, and the ferroelectric memory device 100 having the ferroelectric capacitor 30 can be obtained. it can.

このような製造方法にあっては、ＣＭＰ法による平坦化処理後、平坦化導電層４１の表層部を希フッ酸でエッチング処理するので、その表層部に形成された高抵抗層を除去することができる。したがって、プラグ２０（プラグ導電層２２）と第１電極（下部電極）３２との間の抵抗上昇を抑えることができ、これにより強誘電体メモリ装置１００の特性低下を防止することができる。
また、自己配向性を有する導電材料で平坦化導電層４１を形成しているので、その上に配設される第１電極３２の配向性をより良好にし、これによって得られる強誘電体キャパシタ３０の各層の結晶配向を良好にして強誘電体キャパシタ３０の特性向上を図ることができる。 In such a manufacturing method, the surface layer portion of the planarization conductive layer 41 is etched with dilute hydrofluoric acid after the planarization treatment by the CMP method, so that the high resistance layer formed on the surface layer portion is removed. Can do. Therefore, it is possible to suppress an increase in resistance between the plug 20 (plug conductive layer 22) and the first electrode (lower electrode) 32, thereby preventing deterioration of the characteristics of the ferroelectric memory device 100.
Further, since the planarized conductive layer 41 is formed of a conductive material having self-orientation, the orientation of the first electrode 32 disposed thereon is made better, and the ferroelectric capacitor 30 obtained thereby is obtained. The characteristics of the ferroelectric capacitor 30 can be improved by improving the crystal orientation of each layer.

また、エッチャントとしての希フッ酸の濃度を０．２重量％以上、１．０重量％以下とすることにより、平坦化導電層４１の表面荒れを生じさせることなく、したがってこの平坦化導電層４１上に形成するバリア層４４の結晶配向性が損なわれることを抑制することができる。また、処理時間が長くなり過ぎることなく高抵抗層４５を除去することができ、したがって生産性の向上を図ることができる。 Further, by setting the concentration of dilute hydrofluoric acid as an etchant to 0.2 wt% or more and 1.0 wt% or less, the surface of the flattening conductive layer 41 is not roughened. It can suppress that the crystal orientation of the barrier layer 44 formed on top is impaired. In addition, the high resistance layer 45 can be removed without excessively increasing the processing time, and thus productivity can be improved.

また、平坦化導電層４１（導電層４１ａ）を、アンモニアプラズマ処理を施す工程と、チタン層を形成する工程と、チタン層を窒化チタン層に変化させる工程と、からなる処理を二回繰り返すことで形成するので、特に二層目の窒化チタン層を別の窒化チタン層上に形成することにより、チタンの自己配向性によってプラグ２０上でも良好な配向性を有した結晶構造の導電層（平坦化導電層４１）にすることができる。したがって、得られた平坦化導電層４１上に形成される強誘電体キャパシタ３０の各層の結晶配向を良好にすることができ、これにより強誘電体キャパシタ３０の特性向上を図ることができる。 In addition, the planarization conductive layer 41 (conductive layer 41a) is subjected to an ammonia plasma treatment step, a titanium layer formation step, and a step of changing the titanium layer to a titanium nitride layer twice. In particular, by forming a second titanium nitride layer on another titanium nitride layer, a conductive layer having a crystal structure having a good orientation on the plug 20 due to the self-orientation of titanium (flat surface) Conductive layer 41). Therefore, the crystal orientation of each layer of the ferroelectric capacitor 30 formed on the obtained planarized conductive layer 41 can be improved, and thereby the characteristics of the ferroelectric capacitor 30 can be improved.

なお、本発明は前記実施形態に限定されることなく、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
例えば、前記実施形態では、平坦化第１導電層４１となる導電層４１ａを、窒化チタン層４３を２層積層した後平坦化することで形成したが、リセス２３を良好に埋め込むことができ、しかもＣＭＰ法による平坦化処理後、所望の膜厚が確保されれば、単一の窒化チタン層４３によって形成するようにしてもよい。また、膜厚をより厚くしたい場合などでは、３層以上の窒化チタン層４３によって第１窒化チタン層４１を形成するようにしてもよい。
また、本発明の平坦化導電層としては、自己配向性を有する導電材料であれば、窒化チタンに限定されることなく、ＴｉやＴｉＡｌＮなどの他の材料を用いることも可能である。 The present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the gist of the present invention.
For example, in the above embodiment, the conductive layer 41a to be the flattened first conductive layer 41 is formed by stacking two layers of titanium nitride layers 43 and then flattening. However, the recess 23 can be embedded well, Moreover, after a planarization process by the CMP method, a single titanium nitride layer 43 may be formed if a desired film thickness is ensured. Further, when it is desired to increase the film thickness, the first titanium nitride layer 41 may be formed of three or more titanium nitride layers 43.
In addition, the planarization conductive layer of the present invention is not limited to titanium nitride as long as it is a conductive material having self-orientation, and other materials such as Ti and TiAlN can also be used.

本発明の強誘電体メモリ装置の一実施形態を模式的に示す断面図である。1 is a cross-sectional view schematically showing one embodiment of a ferroelectric memory device of the present invention. （ａ）〜（ｅ）は図１に示した強誘電体メモリ装置の工程説明図である。(A)-(e) is process explanatory drawing of the ferroelectric memory device shown in FIG. （ａ）〜（ｄ）は図２に続く工程の説明図である。(A)-(d) is explanatory drawing of the process following FIG.

Explanation of symbols

１０…半導体基板（基板）、１８…トランジスタ（能動素子）、２０…プラグ（コンタクトプラグ）、２３…リセス、２６…層間絶縁膜、３２…第１電極（下部電極）、３４…強誘電体層、３６…第２電極（上部電極）、４０…下地層、４１…平坦化導電層（窒化チタン層）、４１ａ…導電層、４２…チタン層、４３…窒化チタン層、４４…バリア層、４５…高抵抗層 DESCRIPTION OF SYMBOLS 10 ... Semiconductor substrate (substrate), 18 ... Transistor (active element), 20 ... Plug (contact plug), 23 ... Recess, 26 ... Interlayer insulating film, 32 ... First electrode (lower electrode), 34 ... Ferroelectric layer , 36 ... second electrode (upper electrode), 40 ... underlayer, 41 ... flattened conductive layer (titanium nitride layer), 41a ... conductive layer, 42 ... titanium layer, 43 ... titanium nitride layer, 44 ... barrier layer, 45 ... High resistance layer

Claims

Manufacturing of a ferroelectric memory device, comprising: a step of forming a conductive underlayer above a substrate; and a step of laminating a first electrode, a ferroelectric layer, and a second electrode above the underlayer. A method,
Prior to the step of forming the underlayer, the method includes forming an active element on the substrate, forming an interlayer insulating film on the substrate, and forming a contact plug on the interlayer insulating film. ,
The formation process of the foundation layer includes
Forming a conductive layer made of a conductive material having self-orientation on the interlayer insulating film including the contact plug;
Planarizing the conductive layer by a chemical mechanical polishing method to form a planarized conductive layer in a state of covering the interlayer insulating film including the contact plug;
Etching the surface portion of the planarized conductive layer with dilute hydrofluoric acid, and removing the high resistance layer formed on the surface layer portion of the planarized conductive layer;
A method for manufacturing a ferroelectric memory device, comprising:

2. The method of manufacturing a ferroelectric memory device according to claim 1, wherein the concentration of the diluted hydrofluoric acid is 0.2 wt% or more and 1.0 wt% or less.

The step of forming the conductive layer includes a step of performing an ammonia plasma treatment on the surface of the interlayer insulating film including the contact plug, a step of forming a titanium layer on the interlayer insulating film subjected to the ammonia plasma treatment, The method of manufacturing a ferroelectric memory device according to claim 1, further comprising: changing the titanium layer to a titanium nitride layer by heat-treating in a nitrogen atmosphere to form a conductive layer.

The step of forming the conductive layer includes a plurality of processes including a step of performing the ammonia plasma treatment, a step of forming the titanium layer, and a step of changing the titanium layer to a titanium nitride layer to form a conductive layer. 4. The method of manufacturing a ferroelectric memory device according to claim 3, wherein the method is repeated twice.

5. The method of manufacturing a ferroelectric memory device according to claim 1, further comprising a step of forming a barrier layer having a barrier property against oxygen as the uppermost layer of the base layer.

6. The ferroelectric memory according to claim 5, wherein the barrier layer is made of a compound represented by Ti _(1-x) Al _x N _y (0 <x ≦ 0.3, 0 <y). Device manufacturing method.