JP2008176060A - Active matrix display device and display method thereof - Google Patents
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Abstract
Description
本発明は、アクティブマトリクス型表示装置及びその表示方法に係り、特には、TFT(薄膜トランジスタ)の特性にバラツキがあっても表示品位を保つことのできるアクティブマトリクス型表示装置及びその表示方法に関する。 The present invention relates to an active matrix display device and a display method thereof, and more particularly to an active matrix display device and a display method thereof that can maintain display quality even if the characteristics of TFTs (thin film transistors) vary.
有機EL素子を用いたアクティブマトリクス型表示装置が開発されている。この装置では、有機EL素子を駆動する薄膜トランジスタ、即ち駆動トランジスタの特性が画素間でほぼ同一であることが要求される。
しかしながら、薄膜トランジスタは、通常ガラス基板などの絶縁体上に形成されるため、画素間で駆動トランジスタの特性にバラツキが生ずることが多い。
Active matrix display devices using organic EL elements have been developed. In this apparatus, it is required that the characteristics of a thin film transistor for driving an organic EL element, that is, a drive transistor, be substantially the same between pixels.
However, since the thin film transistor is usually formed on an insulator such as a glass substrate, the characteristics of the drive transistor often vary between pixels.
特許文献1には、カレントコピー型の回路を画素回路に採用したアクティブマトリクス型有機EL表示装置が記載されている。この表示装置では、各画素に映像信号として電流信号を供給し、この電流信号に対応した大きさの駆動電流を有機EL素子に流して有機EL素子を発光させる。この技術によると、駆動トランジスタの特性のバラツキが駆動電流の大きさに与える影響を低減することができる。
ところで、このカレントコピー型回路では、映像信号が信号線を介して画素回路に書き込まれる前に、信号線および選択された画素回路の駆動薄膜トランジスタのゲート端子の電位は一旦基準の電位に設定される。 By the way, in this current copy type circuit, before the video signal is written to the pixel circuit via the signal line, the potential of the signal line and the gate terminal of the driving thin film transistor of the selected pixel circuit is once set to the reference potential. .
通常は、1ライン毎に映像信号に関係なく、最低階調レベルの電位が定電圧源から信号線および選択された画素回路の駆動薄膜トランジスタのゲート端子に書き込まれる。この供給される最低階調レベル電位は、各画素回路で同じ電位である。即ち、供給される最低階調レベル電位は各画素の駆動薄膜トランジスタの閾値のバラツキを補正した電位ではない。このため、駆動薄膜トランジスタの閾値、移動度などの性能にバラツキが存在することによって、低階調ラスタ表示において各画素の明るさが異なり表示ムラが発生していた。 Normally, the potential of the lowest gradation level is written from the constant voltage source to the signal line and the gate terminal of the driving thin film transistor of the selected pixel circuit regardless of the video signal for each line. The supplied minimum gradation level potential is the same potential in each pixel circuit. That is, the supplied minimum gradation level potential is not a potential obtained by correcting the variation in the threshold value of the driving thin film transistor of each pixel. For this reason, there are variations in the performance of the driving thin film transistor such as threshold value and mobility, so that the brightness of each pixel is different and display unevenness occurs in low gradation raster display.
本発明はこのような問題点に鑑みてなされたものであり、低階調の映像であっても、駆動薄膜トランジスタの特性バラツキによる表示ムラの少ないアクティブマトリクス型表示装置及びその表示方法を提供することを目的とする。 The present invention has been made in view of the above problems, and provides an active matrix display device and a display method therefor, which have less display unevenness due to characteristic variations of driving thin film transistors even for low-gradation images. With the goal.
上記課題を解決するための本発明に係るアクティブマトリクス型表示装置は、表示素子を駆動する駆動トランジスタを含む画素部が基板上にマトリクス状に配置された表示部と、列毎に設けられ、各列のそれぞれの画素部と接続する信号線と、前記信号線を介して前記画素部に映像信号に対応する階調信号を出力する階調信号出力部と、前記信号線を介して前記画素部に所定の階調電圧を保持させるリセット信号を出力するリセット出力部とを備え、前記リセット出力部は、前記リセット信号として前記信号線に2段階の電流を流して、前記駆動トランジスタの特性のバラツキを反映した階調電圧を前記画素部に保持させるアクティブマトリクス型表示装置である。 In order to solve the above problems, an active matrix display device according to the present invention includes a display unit in which a pixel unit including a driving transistor for driving a display element is arranged in a matrix on a substrate, and is provided for each column. A signal line connected to each pixel portion of the column; a gradation signal output portion that outputs a gradation signal corresponding to a video signal to the pixel portion via the signal line; and the pixel portion via the signal line And a reset output unit for outputting a reset signal for holding a predetermined gradation voltage, and the reset output unit applies a two-stage current to the signal line as the reset signal, thereby causing variations in characteristics of the drive transistor. This is an active matrix display device in which a gradation voltage reflecting the above is held in the pixel portion.
また本発明に係る表示方法は、表示素子を駆動する駆動トランジスタを含む画素部を基板上にマトリクス状に配置し、列毎に信号線を設けて各列のそれぞれの画素部と接続し、前記信号線を介して前記画素部に映像信号に対応する階調信号を出力し、前記信号線を介して前記画素部に所定の階調電圧を保持させるリセット信号を出力し、前記リセット信号の出力では、前記リセット信号として前記信号線に2段階の電流を流して、前記駆動トランジスタの特性のバラツキを反映した階調電圧を前記画素部に保持させるアクティブマトリクス型表示装置の表示方法である。 Further, in the display method according to the present invention, pixel portions including driving transistors for driving display elements are arranged in a matrix on a substrate, signal lines are provided for each column, and connected to the respective pixel portions in each column, A gradation signal corresponding to the video signal is output to the pixel portion via the signal line, a reset signal for holding a predetermined gradation voltage is output to the pixel portion via the signal line, and the reset signal is output. In the display method of the active matrix display device, a two-step current is supplied to the signal line as the reset signal, and a gradation voltage reflecting a variation in characteristics of the driving transistor is held in the pixel portion.
本発明によれば、低階調の映像であっても、駆動薄膜トランジスタの特性バラツキの影響があっても表示品位を保つことのできるアクティブマトリクス型表示装置及びその表示方法を提供することができる。 According to the present invention, it is possible to provide an active matrix display device and a display method thereof that can maintain a display quality even if it is a low-gradation image and is affected by variations in characteristics of driving thin film transistors.
以下、本発明の態様について、図面を参照しながら詳細に説明する。なお、各図において、同様又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
なお以下の実施の形態では、アクティブマトリクス型表示装置の内、有機EL表示装置について説明するが、本発明は有機ELに限定されない。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, in each figure, the same referential mark is attached | subjected to the component which exhibits the same or similar function, and the overlapping description is abbreviate | omitted.
In the following embodiments, an organic EL display device will be described among the active matrix display devices, but the present invention is not limited to the organic EL.
図1は、本発明の実施の形態に係るアクティブマトリクス型表示装置を概略的に示すブロック図である。この表示装置10は、アクティブマトリクス型駆動方式を採用した下面発光型の有機EL表示装置である。
FIG. 1 is a block diagram schematically showing an active matrix display device according to an embodiment of the present invention. The
表示装置10のガラスなどの絶縁支持基板100上には、マトリクス状に配置された画素部PX(1,1)、PX(2,1)・・・、複数の画素選択走査線S1a、S2a、・・・、複数の調光走査線S1b、S2b、・・・、複数の信号線DL1、DL2、・・・が設けられている。
更に絶縁支持基板100上には、信号線駆動回路101、画素選択走査線駆動回路130、調光走査線駆動回路140及びシステム制御部120が駆動回路として備えられている。
On the
Further, on the
画素部PXは、有機EL素子と画素駆動回路とを含み、画素選択走査線(調光走査線)と信号線との交差部近傍に配置されている。この画素部PXの構成については後でその詳細を説明する。 The pixel unit PX includes an organic EL element and a pixel drive circuit, and is disposed in the vicinity of the intersection of the pixel selection scanning line (dimming scanning line) and the signal line. Details of the configuration of the pixel unit PX will be described later.
信号線駆動回路101には、画素の列毎に設けられた信号線DL1,DL2,DL3,…が接続されている。信号線DL1、DL2、・・・は、図1に示すように、各々が画素部PXの列方向(Y方向)に伸びており、画素部PXと行方向(X方向)に交互に配列している。これら信号線DL1、DL2、・・・は、信号線駆動回路101と各列の画素部PXとに接続されている。
The signal
また、画素選択走査線駆動回路130には、画素の行毎に設けられた走査線が接続されている。1つの画素行に対応する走査線の構成は、画素駆動回路のタイプにより異なるので、ここでは、各行に1本の画素選択走査線Sla,S2a,…を代表して示している。画素選択走査線S1a、S2a、・・・は、図1に示すように、各々が画素部PXの行方向(X方向)に伸びており、画素部PXと列方向(Y方向)に交互に配列している。これら画素選択走査線S1a、S2a、・・・は、画素選択走査線駆動回路130と各行の画素部PXとに接続されている。
The pixel selection scanning
また、調光走査線駆動回路140には、画素の行毎に設けられた走査線が接続されている。1つの画素行に対応する走査線の構成は、画素駆動回路のタイプにより異なるので、ここでは、各行に1本の画素選択走査線S1b,S2b,…を代表して示している。調光走査線S1b、S2b、・・・は、図1に示すように、各々が画素部PXの行方向(X方向)に伸びており、画素部PXと列方向(Y方向)に交互に配列している。
The dimming scanning
信号線駆動回路101と画素選択走査線駆動回路130と調光走査線駆動回路140は、システム制御部120からのタイミングパルスにより駆動される。システム制御部120には、入力端子103,104を介して、映像信号に同期したタイミング信号及びクロック信号が供給される。従って、システム制御部120は、信号線駆動回路101と画素選択走査線駆動回路130と調光走査線駆動回路140に対して、映像信号に同期した各種のタイミングパルスを与えることができる。
The signal
画素選択走査線駆動回路130は、映像信号を記憶させるために、行方向(X方向)に配列した複数の画素部PXを選択する。画素選択走査線駆動回路130が、画素選択走査線S1a、S2a、・・・のいずれかを選択してアクティブ状態にすると、アクティブ状態となった画素選択走査線に接続する複数の画素部PXが映像信号(画像データと称しても良い)を記憶可能な状態となる。
The pixel selection scanning
信号線駆動回路101は、入力端子102を介して映像信号を取り込む。取込んだ映像信号は、行方向(X方向)の各画素部PX毎の映像信号電流に変換され、対応する信号線DL1、DL2、・・・に出力される。アクティブ状態となっている画素部PXが、対応する信号線DL1、DL2、・・・を介して映像信号電流を取込み記憶する。
n番目のラインに必要な映像信号が、対応する信号線DL1、DL2、・・・を介してn番目のラインの各画素部PXに供給されると、次のn+1番目のラインに必要な映像信号が、対応する信号線DL1、DL2、・・・を介してn+1番目のラインの各画素部PXに供給される。画素選択走査線S1a、S2a、・・・の選択は、画素選択走査線駆動回路130により行われる。
The signal
When the video signal required for the nth line is supplied to each pixel unit PX of the nth line via the corresponding signal lines DL1, DL2,..., the video required for the next n + 1th line A signal is supplied to each pixel unit PX of the (n + 1) th line via corresponding signal lines DL1, DL2,. The pixel selection scanning lines S1a, S2a,... Are selected by the pixel selection scanning
調光走査線駆動回路140は、各画素部PXに記憶された映像信号に対応した発光電流を有機EL素子に供給するタイミングを指定する。
システム制御部120には、入力端子103、104を介して映像信号に同期したタイミング信号及びクロック信号が供給される。システム制御部120は、このタイミング信号及びクロック信号に基づいて、信号線駆動回路101、画素選択走査線駆動回路130及び調光走査線駆動回路140に対して映像を表示させるための各種のタイミング信号を出力する。
The dimming scanning
A timing signal and a clock signal synchronized with the video signal are supplied to the
なお、図示していないが、信号線駆動回路101、画素選択走査線駆動回路130、調光走査線駆動回路140及びシステム制御部120には、電源を供給するための電源ラインも導かれている。
また、信号線駆動回路101、画素選択走査線駆動回路130、調光走査線駆動回路140及びシステム制御部120は、基板100上に形成されても良く、基板100の外に外部ICとして設けられても良い。
Although not shown, the signal
In addition, the signal
図2は、信号線DL1,DL2,DL3に接続されている画素部PX(1,1)、PX(2,1)、PX(3,1)の構成例を示している。以下、画素部PX(1,1)を代表して説明する。 FIG. 2 shows a configuration example of the pixel portions PX (1,1), PX (2,1), and PX (3,1) connected to the signal lines DL1, DL2, and DL3. Hereinafter, the pixel portion PX (1, 1) will be described as a representative.
OLED1は、対向した一対の電極間に光活性層を備えた表示素子である。この表示素子OLED1のカソードは電源PVSSに接続され、アノードはこの素子を駆動するための画素回路を介して電源線PVDDに接続されている。表示素子は、ここでは光活性層として少なくとも有機発光層を含んだ有機EL素子であり、例えば、赤、緑、青色に発光する有機EL素子が基板100上で所定の順序で配列している。
The
画素回路は、画素選択スイッチSW1、駆動薄膜トランジスタDTr、補正用スイッチSW2、出力スイッチSW3を含み、例えばこれらはpチャネル型薄膜トランジスタにより構成される。また、駆動薄膜トランジスタDTrのゲート−ソース間電圧を保持可能なキャパシタCOを備える。 The pixel circuit includes a pixel selection switch SW1, a driving thin film transistor DTr, a correction switch SW2, and an output switch SW3. For example, these are configured by p-channel thin film transistors. Further, a capacitor CO that can hold the gate-source voltage of the driving thin film transistor DTr is provided.
有機EL素子は出力スイッチSW3を介して駆動薄膜トランジスタDTrのドレインに接続し、駆動薄膜トランジスタDTrのソースは電源線PVDDに接続する。駆動薄膜トランジスタDTrのゲートは、キャパシタCO及び補正用スイッチSW2のドレインに接続する。補正用スイッチSW2は駆動薄膜トランジスタDTrのゲートおよびドレイン間に接続され、そのゲートは画素選択走査線Slaに接続する。画素選択スイッチSW1は、信号線および駆動薄膜トランジスタDTrのドレイン間に接続され、そのゲートは画素選択走査線Slaに接続する。出力スイッチSW3は、駆動薄膜トランジスタDTrのドレイン及び有機EL素子間に接続され、そのゲートは調光走査線S1bに接続する。 The organic EL element is connected to the drain of the driving thin film transistor DTr via the output switch SW3, and the source of the driving thin film transistor DTr is connected to the power supply line PVDD. The gate of the driving thin film transistor DTr is connected to the capacitor CO and the drain of the correction switch SW2. The correction switch SW2 is connected between the gate and drain of the driving thin film transistor DTr, and the gate thereof is connected to the pixel selection scanning line Sla. The pixel selection switch SW1 is connected between the signal line and the drain of the driving thin film transistor DTr, and the gate thereof is connected to the pixel selection scanning line Sla. The output switch SW3 is connected between the drain of the driving thin film transistor DTr and the organic EL element, and the gate thereof is connected to the dimming scanning line S1b.
続いて、映像信号書込み期間及び映像表示期間における画素部PXの動作について説明する。
信号線駆動回路101は、階調電流を生成して映像信号電流として信号線DL1に供給する。画素PX(1,1)では、画素選択スイッチSW1及び補正用スイッチSW2をオンとして、信号線DL1より供給される映像信号電流によって駆動薄膜トランジスタDTrのゲートソース間電圧を保持可能なキャパシタC0に書き込む。
Next, the operation of the pixel unit PX in the video signal writing period and the video display period will be described.
The signal
図3は、信号線と接続する信号線駆動回路101の各回路を取り出して示す図である。
信号線駆動回路101には、データ出力部DO1、DO2、・・・、信号線リセット回路RST1、RST2、・・・、信号線リセット制御回路220、最低階調リセット電流源240、最高階調リセット電流源241が設けられている。
FIG. 3 is a diagram showing each circuit of the signal
The signal
データ出力部DO1、DO2、・・・は、入力端子を介して映像信号DATAを取り込む。取込んだ映像信号DATAはデータ出力部DO1、DO2、・・・において、行方向(X方向)の各画素部PX毎の映像信号電流に変換され、対応する信号線DL1、DL2、・・・に出力される。 The data output units DO1, DO2,... Capture the video signal DATA through the input terminals. The captured video signal DATA is converted into a video signal current for each pixel unit PX in the row direction (X direction) in the data output units DO1, DO2,..., And the corresponding signal lines DL1, DL2,. Is output.
最低階調リセット電流源240は、信号線を最低階調電圧に設定するための電流(以下、最低階調電流Iprstという)をリセット電流としてそれぞれの信号線DL1、DL2、・・・に流すための電流源である。最高階調リセット電流源241は、信号線を最高階調電圧に設定するための電流(以下、最高階調電流Inrstという)をリセット電流としてそれぞれの信号線DL1、DL2、・・・に流すための電流源である。
信号線リセット回路RST1、RST2、・・・は、所定のタイミングにおいて、最低階調電流Iprstあるいは最高階調電流Inrstを信号線DL1、DL2、・・・に流す。信号線リセット制御回路220は、信号線リセット回路RST1、RST2、・・・の動作を制御する。
The lowest gradation reset
The signal line reset circuits RST1, RST2,... Flow the lowest gradation current Iprst or the highest gradation current Inrst through the signal lines DL1, DL2,. The signal line reset control circuit 220 controls the operation of the signal line reset circuits RST1, RST2,.
まず、データ出力部DO1の構成と動作を代表して説明する。 First, the configuration and operation of the data output unit DO1 will be described as a representative.
データ出力部DO1には、マルチプレクサ200、スイッチ201、202、・・・、208、薄膜トランジスタ211、212、・・・、219が設けられている。
マルチプレクサ200は入力端子から供給されるシリアル信号である1ラインの画像データDATAのうち、所定の1画素単位の画素データを取込む。図3に示す例では、マルチプレクサ200は、画素データを8ビットのデジタル信号に変換してその結果をスイッチ201、202、・・・のオンオフ状態として出力する。即ち、マルチプレクサ200は、シリアル信号をパラレル信号に変換する。
The data output unit DO1 includes a
The
スイッチ201、202、・・・の一方の端子は共通に信号線DL1に接続され、他方の端子はそれぞれ薄膜トランジスタ211、212、・・・のソースに接続されている。
One terminal of the
薄膜トランジスタ211、212、・・・のドレインはアースライン(GND)に共通に接続され、更にそれぞれの薄膜トランジスタ211、212、・・・のゲートは共通に薄膜トランジスタ219のゲートに接続されている。
一方、薄膜トランジスタ219のドレインはアースライン(GND)に接続され、ゲート・ドレイン間が接続されることにより定電流源を構成している。更に、薄膜トランジスタ219のソースは電源線PVDDに接続されている。
The drains of the thin film transistors 211, 212,... Are commonly connected to a ground line (GND), and the gates of the thin film transistors 211, 212,.
On the other hand, the drain of the
従って、この構成により薄膜トランジスタ211、212、・・・、219はカレントミラー回路を形成し、それぞれの薄膜トランジスタ211、212、・・・は、それらに接続されているスイッチ201、202、・・・がオン状態にある間、薄膜トランジスタ219に流れる基準電流Irefのそれぞれ1倍、2倍、4倍、・・・の大きさの電流を出力する。これにより、信号線DL1には画素データの階調に対応した電流が流れる。
Accordingly, with this configuration, the thin film transistors 211, 212,..., 219 form a current mirror circuit, and the thin film transistors 211, 212,. While in the on state, currents having a magnitude of 1 times, 2 times, 4 times,... Of the reference current Iref flowing through the
次に、信号線リセット回路RST1の構成と動作を代表して説明する。 Next, the configuration and operation of the signal line reset circuit RST1 will be described as a representative.
信号線リセット回路RST1には、最低階調リセット用のリセットスイッチSWPと最高階調リセット用のリセットスイッチSWNが設けられている。これらのリセットスイッチSWP、SWNは、信号線リセット制御回路220からの信号に従ってオンオフするスイッチである。
最低階調信号線PRSTがアクティブになり、リセットスイッチSWPがオンすると、最低階調電流Iprstが信号線DL1に流れる。最高階調信号線NRSTがアクティブになり、リセットスイッチSWNがオンすると、最高階調電流Inrstが信号線DL1に流れる。
The signal line reset circuit RST1 is provided with a reset switch SWP for resetting the lowest gradation and a reset switch SWN for resetting the highest gradation. These reset switches SWP and SWN are switches that are turned on and off in accordance with a signal from the signal line reset control circuit 220.
When the lowest gradation signal line PRST becomes active and the reset switch SWP is turned on, the lowest gradation current Iprst flows through the signal line DL1. When the highest gradation signal line NRST becomes active and the reset switch SWN is turned on, the highest gradation current Inrst flows through the signal line DL1.
図4は、本発明の実施の形態のアクティブマトリクス型表示装置の電流リセット動作を示すタイムチャートである。
図4は、n行目の1水平走査期間における、画素選択走査線(S(n)a,S(n+1)a)、リセットスイッチ信号(SWP,SWN)、ロード信号(LOAD)及び信号線電圧波形を示している。
なお、これらの動作は、システム制御部120が統括して制御する。
FIG. 4 is a time chart showing a current reset operation of the active matrix display device according to the embodiment of the present invention.
FIG. 4 shows a pixel selection scanning line (S (n) a, S (n + 1) a), a reset switch signal (SWP, SWN), a load signal (LOAD), and a signal line voltage in one horizontal scanning period of the nth row. The waveform is shown.
These operations are controlled by the
画素選択走査線駆動回路130のn番目の画素選択走査線Snaをアクティブ状態にすると、画素選択走査線Snaに接続する複数の画素部PXがリセット信号、映像信号を記憶可能な状態となる。
When the nth pixel selection scanning line Sna of the pixel selection scanning
まず、信号線リセット制御回路220が、最高階調信号線NRSTをアクティブ状態とすると、リセットスイッチSWNがオンして、最高階調電流Inrstが信号線DL1に流れる。
ここで、最高階調電流Inrstは、画素回路から電流を引き出す方向に流れるため、これによって駆動薄膜トランジスタDTrのゲート電位は時間と共に低下して、所定時間経過後には駆動薄膜トランジスタDTrの特性のバラツキを反映した電圧に保持される。
First, when the signal line reset control circuit 220 activates the highest gradation signal line NRST, the reset switch SWN is turned on and the highest gradation current Inrst flows through the signal line DL1.
Here, since the maximum gray-scale current Inrst flows in a direction in which the current is drawn from the pixel circuit, the gate potential of the driving thin film transistor DTr decreases with time, and reflects the variation in characteristics of the driving thin film transistor DTr after a predetermined time elapses. Voltage is maintained.
次に、信号線リセット制御回路220が、最低階調信号線PRSTをアクティブ状態とすると、リセットスイッチSWPがオンして、最低階調電流Iprstが信号線DL1に流れる。
ここで、最低階調電流Iprstは、画素回路に電流を足しこむ方向に流れるため、これによって駆動薄膜トランジスタDTrのゲート電位は時間と共に上昇して、所定時間経過後には駆動薄膜トランジスタDTrの特性のバラツキを反映した黒電圧に保持される。
Next, when the signal line reset control circuit 220 activates the lowest gradation signal line PRST, the reset switch SWP is turned on, and the lowest gradation current Iprst flows through the signal line DL1.
Here, since the lowest gradation current Iprst flows in a direction in which current is added to the pixel circuit, the gate potential of the driving thin film transistor DTr rises with time, and the characteristics of the driving thin film transistor DTr vary after a predetermined time. The reflected black voltage is maintained.
信号リセット期間が経過した後、ロード信号(LOAD)がマルチプレクサ200に入力される。この結果、上述の動作により信号線は画素データの階調に対応した電位に設定される。
After the signal reset period has elapsed, a load signal (LOAD) is input to the
本発明の実施の形態では、図4に示すように2段階で電流リセット動作を実行している。以下、2段階で電流リセット動作を行う基本的な考え方について説明する。 In the embodiment of the present invention, the current reset operation is executed in two stages as shown in FIG. Hereinafter, the basic concept of performing the current reset operation in two stages will be described.
上述の2段階の電流リセット法は、個々の駆動薄膜トランジスタDTrの特性にバラツキが存在する場合であっても、共通の電流源を用いてリセット動作を行うことを狙って開発したものである。なお、以下の説明はPチャンネルトランジスタの場合である。 The above-described two-stage current reset method has been developed with the aim of performing a reset operation using a common current source even when there are variations in the characteristics of the individual driving thin film transistors DTr. The following description is for a P-channel transistor.
リセット動作前の各画素は、白から黒の内のいずれかの階調電圧を保持した状態にある。そこで、電流を用いて、黒の階調電圧に保持しようとすれば、外部から電流を足し込むように構成して画素の電位を高める。しかし、この方式で所定時間電流を足し込んだだけでは電圧リセットによるのと同様であり駆動トランジスタの特性のバラツキを解消することはできない。 Each pixel before the reset operation is in a state in which one of white and black gradation voltages is held. Therefore, if the current is used to maintain the black gradation voltage, the pixel potential is increased by adding the current from the outside. However, just adding the current for a predetermined time in this manner is the same as that due to the voltage reset, and the variation in the characteristics of the drive transistor cannot be eliminated.
そこで、最初に最高階調リセット動作によって、最高階調電流Inrstを引っ張る。所定時間経過後、信号線の電圧が安定した状態では、駆動薄膜トランジスタDTrの特性のバラツキを反映した電圧が保持されることになる。
次に最低階調リセット動作によって、最低階調電流Iprstを所定時間、足し込む。この最低階調リセット動作により、最高階調リセット動作で保持された電圧に所定の電圧が足し込まれる。この結果、駆動薄膜トランジスタDTrの特性のバラツキを加味した黒電圧を生成することができる。
Therefore, the highest gradation current Inrst is first pulled by the highest gradation reset operation. In a state where the voltage of the signal line is stable after a lapse of a predetermined time, the voltage reflecting the variation in characteristics of the driving thin film transistor DTr is held.
Next, the lowest gradation current Iprst is added for a predetermined time by the lowest gradation reset operation. By this lowest gradation reset operation, a predetermined voltage is added to the voltage held in the highest gradation reset operation. As a result, it is possible to generate a black voltage that takes into account variations in the characteristics of the driving thin film transistor DTr.
ここで、リセット電流によって電圧を書き換えることについて説明する。
一般に、Q:電荷、C:容量、V:電圧の間には、式(1)で表される関係が成立する。
V=Q/C ・・・式(1)
そこで、i:リセット電流、Δt:電流継続時間、ΔV:変化電圧とすると、式(2)で表される関係が成立する。
ΔV=(i×Δt)/C ・・・式(2)
なお、Cは画素、信号線の容量の総和を表す。
したがって、リセット電流iと電流継続時間Δtを制御することによって電圧の変化量を制御することができる。
Here, rewriting of the voltage by the reset current will be described.
In general, the relationship represented by Expression (1) is established between Q: charge, C: capacitance, and V: voltage.
V = Q / C (1)
Therefore, if i is a reset current, Δt is a current duration, and ΔV is a change voltage, the relationship represented by the equation (2) is established.
ΔV = (i × Δt) / C (2)
C represents the total sum of the capacitances of the pixels and signal lines.
Therefore, the amount of voltage change can be controlled by controlling the reset current i and the current duration Δt.
容量Cは、パネルの種類、サイズによって異なるため、パネルによって適宜の書き換え時間を選択することになる。但し、信号線の電圧が安定した状態になれば、それ以上電流を持続する必要はない。また、i×Δtが同じであったとしても、時間に余裕があれば、電流値を小さくして書き込み時間を長くしたほうがΔVを精度良く制御できるため表示品位はより優れたものとなる。 Since the capacitance C varies depending on the type and size of the panel, an appropriate rewriting time is selected depending on the panel. However, if the voltage of the signal line becomes stable, it is not necessary to continue the current any more. Further, even if i × Δt is the same, if there is a margin in time, the display quality becomes better because ΔV can be controlled with higher accuracy by reducing the current value and increasing the writing time.
従って、上述の実施の形態では最高階調電流Inrst、最低階調電流Iprstを流しているが、最高階調電流Inrst、最低階調電流Iprstである必要はなく、1水平走査期間において、十分にリセット動作ができる時間Δtでリセット電流を定めれば良い。このΔtは予め最高階調リセット動作、最低階調リセット動作のそれぞれについてパネル毎に設定することができる。 Therefore, in the above-described embodiment, the highest gradation current Inrst and the lowest gradation current Iprst are passed. However, the highest gradation current Inrst and the lowest gradation current Iprst do not need to be sufficient, and it is sufficient in one horizontal scanning period. The reset current may be determined by the time Δt during which the reset operation can be performed. This Δt can be set for each panel in advance for each of the highest gradation reset operation and the lowest gradation reset operation.
また、最高階調リセット動作では、信号線電圧を最高階調の電圧に設定する必要はなく、駆動薄膜トランジスタDtrの特性のバラツキを反映した電圧に設定できれば良い。従って、最低階調電圧よりも高い階調の電圧であればよい。但し、最低階調リセット動作では、信号線リセット期間の終了時には黒の状態を保持するため最低階調の電圧にセットする必要がある。 In the highest gradation reset operation, the signal line voltage does not need to be set to the highest gradation voltage, and may be set to a voltage that reflects variations in characteristics of the driving thin film transistor Dtr. Therefore, a voltage having a gradation higher than the minimum gradation voltage may be used. However, in the lowest gradation reset operation, it is necessary to set the voltage to the lowest gradation in order to maintain the black state at the end of the signal line reset period.
なお、上述の各回路のトランジスタはNチャンネルで構成しても良い。このときは、回路構成、電位はPチャンネルの場合と逆になるが、その場合であっても、最初に最高階調リセット動作を行い、その後に最低階調リセット動作を行うという本発明の思想は同一である。 Note that the transistors in each circuit described above may be formed of N channels. At this time, the circuit configuration and the potential are opposite to those in the case of the P channel. Even in this case, the highest gradation reset operation is performed first, and then the lowest gradation reset operation is performed. Are the same.
なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。 Note that the present invention is not limited to the above-described embodiment as it is, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage. Further, various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, you may combine suitably the component covering different embodiment.
10…表示装置、101…信号線駆動回路、120…システム制御部、130…画素選択走査線駆動回路、140…調光走査線駆動回路、200…マルチプレクサ、201…スイッチ、211…薄膜トランジスタ、220…信号線リセット制御回路、240…最低階調リセット電流源、241…最高階調リセット電流源、C0…キャパシタ、DL…信号線、DTr…駆動薄膜トランジスタ、OLED…表示素子、OUT01…出力回路、PX…画素部、S1a…画素選択走査線、S1b…調光走査線、SW1…画素選択スイッチ、SW2…補正用スイッチ、SW3…出力スイッチ、SWN…リセットスイッチ、SWP…リセットスイッチ。
DESCRIPTION OF
Claims (8)
列毎に設けられ、各列のそれぞれの画素部と接続する信号線と、
前記信号線を介して前記画素部に映像信号に対応する階調信号を出力する階調信号出力部と、
前記信号線を介して前記画素部に所定の階調電圧を保持させるリセット信号を出力するリセット出力部とを備え、
前記リセット出力部は、前記リセット信号として前記信号線に2段階の電流を流して、前記駆動トランジスタの特性のバラツキを反映した階調電圧を前記画素部に保持させることを特徴とするアクティブマトリクス型表示装置。 A display unit in which pixel units including a driving transistor for driving a display element are arranged in a matrix on a substrate;
A signal line provided for each column and connected to each pixel portion of each column;
A gradation signal output unit that outputs a gradation signal corresponding to a video signal to the pixel unit via the signal line;
A reset output unit that outputs a reset signal for holding a predetermined gradation voltage in the pixel unit via the signal line;
The reset output unit applies a two-step current to the signal line as the reset signal, and holds the gradation voltage reflecting the variation in characteristics of the driving transistor in the pixel unit, Display device.
前記信号線に第1のリセット電流を流す第1の電流源と、
前記信号線に第2のリセット電流を流す第2の電流源と、
前記信号線に前記画素部が最低階調よりも大きい階調の電圧を保持するように前記第1のリセット電流を流し、その後、前記画素部が最低階調の電圧を保持するように前記第2のリセット電流を流すように制御するリセット電流制御部と
を備えたことを特徴とする請求項1に記載のアクティブマトリクス型表示装置。 The reset output unit
A first current source for supplying a first reset current to the signal line;
A second current source for passing a second reset current through the signal line;
The first reset current is supplied to the signal line so that the pixel portion holds a voltage of a gray level larger than the lowest gray level, and then the pixel portion holds the voltage of the lowest gray level. The active matrix type display device according to claim 1, further comprising: a reset current control unit configured to control the flow of two reset currents.
列毎に信号線を設けて各列のそれぞれの画素部と接続し、
前記信号線を介して前記画素部に映像信号に対応する階調信号を出力し、
前記信号線を介して前記画素部に所定の階調電圧を保持させるリセット信号を出力し、
前記リセット信号の出力では、前記リセット信号として前記信号線に2段階の電流を流して、前記駆動トランジスタの特性のバラツキを反映した階調電圧を前記画素部に保持させることを特徴とするアクティブマトリクス型表示装置の表示方法。 A pixel portion including a driving transistor for driving a display element is arranged in a matrix on a substrate,
A signal line is provided for each column and connected to each pixel portion of each column,
A gradation signal corresponding to a video signal is output to the pixel portion via the signal line,
Outputting a reset signal for holding a predetermined gradation voltage in the pixel portion via the signal line;
In the output of the reset signal, an active matrix in which a two-step current is passed through the signal line as the reset signal, and a gradation voltage reflecting variations in characteristics of the driving transistor is held in the pixel portion. Display method of type display device.
第1の電流源を用いて前記信号線に前記画素部が最低階調よりも大きい階調の電圧を保持するように前記第1のリセット電流を流し、その後、第2の電流源を用いて前記画素部が最低階調の電圧を保持するように前記第2のリセット電流を流すように制御することを特徴とする請求項5に記載のアクティブマトリクス型表示装置の表示方法。 In the output of the reset signal,
Using the first current source, the first reset current is supplied to the signal line so that the pixel portion holds a voltage of a gray scale larger than the lowest gray scale, and then the second current source is used. 6. The display method of an active matrix display device according to claim 5, wherein the second reset current is controlled to flow so that the pixel portion holds a voltage of the lowest gradation.
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