JP2008166923A - Polarity deciding apparatus, polarity deciding method, polarity setting apparatus, and base station apparatus - Google Patents
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Abstract
Description
本発明は、一定の周期を有する同期信号の極性を判定する極性判定装置及び方法、当該極性判定装置の判定結果に基づいて同期信号の極性を設定する極性設定装置、並びに当該極性設定装置を備える基地局装置に関する。 The present invention includes a polarity determination device and method for determining the polarity of a synchronization signal having a certain period, a polarity setting device for setting the polarity of a synchronization signal based on the determination result of the polarity determination device, and the polarity setting device. The present invention relates to a base station apparatus.
離間した複数の送受信装置間における映像信号、音声信号等の信号の通信方式として、高速通信が可能な同期通信方式が用いられることが多い。この同期通信方式においては、複数の送受信装置の何れか１つから基準となる同期信号を他の送受信装置に送信することにより、複数の送受信装置間において同期が取られて通信が行われる。例えば、携帯電話システムにおいては、基となる同期信号あるいは基地局装置間に同期信号を用いた同期通信が行われる。上記の同期信号は周期が一定の信号であるが、送受信装置の設定や接続工事誤りによっては正極の同期信号又は負極の同期信号が送信されてくることがある。このため、同期信号を受信する送受信装置は極性を判定するための極性判定装置を備えている。 In many cases, a synchronous communication method capable of high-speed communication is used as a communication method for signals such as video signals and audio signals between a plurality of spaced transmission / reception devices. In this synchronous communication method, communication is performed between a plurality of transmission / reception devices by transmitting a reference synchronization signal from any one of the plurality of transmission / reception devices to another transmission / reception device. For example, in a mobile phone system, synchronous communication using a synchronization signal as a base or between base station devices is performed. The synchronization signal is a signal having a constant period, but a positive synchronization signal or a negative synchronization signal may be transmitted depending on the setting of the transmission / reception device or connection work error. Therefore, the transmission / reception device that receives the synchronization signal includes a polarity determination device for determining the polarity.
図７は、従来の極性判定装置の構成を示すブロック図である。図７に示す通り、従来の極性判定装置は１００は、モノステーブル・マルチバイブレータ１０１，１０２、Ｄフリップフロップ１０３、インバータ１０４、及びセレクタ１０５を備えている。モノステーブル・マルチバイブレータ１０１は、一定の周期を有する同期信号Ｓ１００の立ち上がりタイミングで所定のパルス幅を有するパルス信号Ｓ１０１を出力する。モノステーブル・マルチバイブレータ１０２は、信号入力端が反転入力端であり、同期信号Ｓ１００の立ち下がりタイミングで所定のパルス幅を有するパルス信号Ｓ１０２を出力する。
FIG. 7 is a block diagram showing a configuration of a conventional polarity determination device. As shown in FIG. 7, the conventional
Ｄフリップフロップ１０３は、モノステーブル・マルチバイブレータ１０２から出力されるパルス信号Ｓ１０２の立ち上がりのタイミングで、入力端（Ｄ入力端）に入力されるパルス信号Ｓ１０１の論理レベルに応じた判定信号Ｓ１０３を出力する。インバータ１０４は同期信号Ｓ１００の論理を反転した反転信号Ｓ１０４を出力する。セレクタ１０５は、同期信号Ｓ１００と反転信号Ｓ１０４とを入力としており、判定信号Ｓ１０３の論理レベルが「１」の場合には同期信号Ｓ１００を選択し、判定信号Ｓ１０３の論理レベルが「０」の場合には反転信号Ｓ１０４を選択して出力信号Ｓ１０５として出力する。
The D flip-
図８は、従来の極性判定装置の各部の信号波形を示すタイミングチャートであって、（ａ）が正極の同期信号Ｓ１００が入力された場合のタイミングチャートであり、（ｂ）が負極の同期信号Ｓ１００が入力された場合のタイミングチャートである。図８（ａ）に示す通り、正極の同期信号Ｓ１００が入力されると、モノステーブル・マルチバイブレータ１０１から同期信号Ｓ１００の立ち上がりのタイミングでパルス信号Ｓ１０１が出力され、次いでモノステーブル・マルチバイブレータ１０２から同期信号Ｓ１００の立ち下がりのタイミングでパルス信号Ｓ１０２が出力される。パルス信号Ｓ１０２の立ち上がりのタイミングにおいてパルス信号Ｓ１０１は「１」であるため、Ｄフリップフロップ１０３から出力される判定信号Ｓ１０３は「１」になり、セレクタ１０５において同期信号Ｓ１００が選択される。これにより、セレクタ１０５からは極性が同期信号Ｓ１００の極性と同じ出力信号Ｓ１０５が出力される。
FIG. 8 is a timing chart showing signal waveforms of respective parts of a conventional polarity determination device, where (a) is a timing chart when a positive synchronization signal S100 is input, and (b) is a negative synchronization signal. It is a timing chart when S100 is inputted. As shown in FIG. 8A, when a positive synchronization signal S100 is input, a pulse signal S101 is output from the
これに対し、図８（ｂ）に示す通り、負極の同期信号Ｓ１００が入力されると、モノステーブル・マルチバイブレータ１０２から同期信号Ｓ１００の立ち下がりのタイミングでパルス信号Ｓ１０２が出力され、次いでモノステーブル・マルチバイブレータ１０１から同期信号Ｓ１００の立ち上がりのタイミングでパルス信号Ｓ１０１が出力される。パルス信号Ｓ１０２の立ち上がりのタイミングにおいてパルス信号Ｓ１０１は「０」であるため、Ｄフリップフロップ１０３から出力される判定信号Ｓ１０３は「０」のままであり、セレクタ１０５において反転信号Ｓ１０４が選択される。これにより、セレクタ１０５からは同期信号Ｓ１００の極性を反転した出力信号Ｓ１０５が出力される。
On the other hand, as shown in FIG. 8B, when the negative synchronization signal S100 is input, the pulse signal S102 is output from the
尚、従来の極性判定装置の詳細については、例えば以下の特許文献１を参照されたい。また、以下の特許文献２には、テレビ放送信号が断絶したときに発生するスノーノイズを記録せず、正常状態信号のみを記録するための二進カウンタとタイマ等を備える記録回路が開示されている。
ところで、上述した従来の極性判定装置においては、同期信号Ｓ１００が入力されると所定のパルス幅を有するパルス信号Ｓ１０１，Ｓ１０２を出力するモノステーブル・マルチバイブレータ１０１，１０２を備えている。これらモノステーブル・マルチバイブレータ１０１，１０２が出力するパルス信号Ｓ１０１，Ｓ１０２のパルス幅は、各々に設けられたＣＲ回路の時定数によって定められるが、上述した極性判定装置１００が正常動作するためには、少なくともパルス信号Ｓ１０１，Ｓ１０２のパルス幅が同期信号Ｓ１００のパルス幅よりも十分長く、且つ同期信号Ｓ１００の周期よりも短くなければならない。
By the way, the above-described conventional polarity determination apparatus includes
しかしながら、モノステーブル・マルチバイブレータ１０１，１０２に設けられたＣＲ回路の時定数によって定められるパルス信号Ｓ１０１，Ｓ１０２のパルス幅は、温度の変化等の環境変動、ＣＲ回路を構成する電気素子の特性バラツキ等によって変動してしまい、極性の判定精度を悪化させることがある。また、従来の極性判定装置１００は、モノステーブル・マルチバイブレータを２つ備えた構成であることも極性の判定精度を悪化させる要因になっている。
However, the pulse widths of the pulse signals S101 and S102 determined by the time constants of the CR circuits provided in the
また、上述した従来の極性判定装置１００は、正極の同期信号及び負極の同期信号の何れの同期信号が送信されてきても、極性の判定結果に基づいて同期信号を何れか一方の極性に設定することができる。このため、例えば基地局装置の設置工事等においては、同期信号の極性に特別な配慮をする必要が無いため設置工事が容易になるという利点がある。しかしながら、同期信号Ｓ１００にノイズが混入した場合には、同期パルスの極性判定に誤りが生じてしまい、この結果として基地局装置に異常な動作が生じてしまう虞がある。
In addition, the above-described conventional
本発明は、上記事情に鑑みてなされたものであり、高い精度で極性を判定することができるとともに、ノイズによる極性の誤判定を防止することができる極性判定装置及び方法、当該極性判定装置の判定結果に基づいて入力信号の極性を設定する極性設定装置、並びに当該極性設定装置を備える基地局を提供することを目的とする。 The present invention has been made in view of the above circumstances, and it is possible to determine the polarity with high accuracy and to prevent erroneous determination of polarity due to noise. It is an object of the present invention to provide a polarity setting device that sets the polarity of an input signal based on a determination result, and a base station including the polarity setting device.
上記課題を解決するために、本発明の極性判定装置は、一定の周期を有する同期信号の極性を判定する極性判定装置において、前記同期信号の立ち上がりのタイミングで所定のパルス幅を有するパルス信号を出力するパルス信号生成回路と、前記同期信号がＤ入力端に入力されるとともに、前記パルス信号生成回路からの前記パルス信号がクロック端に入力され、当該クロック端に入力される前記パルス信号のタイミングにおいて前記Ｄ入力端に入力される前記同期信号の論理レベルを、前記同期信号の極性を判定する判定信号として出力するＤフリップフロップと前記Ｄフリップフロップから出力される前記判定信号の論理レベルが変化した場合に、変化する前の論理レベルを前記同期信号の所定周期分だけ継続出力して前記同期信号の極性の誤判定を防止する誤判定防止回路とを備えることを特徴としている。
また、本発明の極性判定装置は、前記誤判定防止回路が、前記同期信号と前記Ｄフリップフロップから出力される前記判定信号との排他的論理和を演算する排他的論理和回路と、前記排他的論理和回路から出力される信号により初期化され、前記パルス信号生成回路から出力される前記パルス信号を所定数だけ計数した場合の桁上がりを示す信号を出力するカウンタと、前記判定信号がＤ入力端に入力されるとともに、カウンタからの前記桁上がりを示す信号がクロック端に入力され、前記桁上がりを示す信号に応じて前記判定信号の論理レベルが変化する前の論理レベル又は変化した後の論理レベルを出力するＤフリップフロップとを備えることを特徴としている。
また、本発明の極性判定装置は、前記カウンタが、前記桁上がりを示す信号を出力する前記パルス信号の計数量が可変であることを特徴としている。
また、本発明の極性判定装置は、前記パルス信号生成回路が、前記パルス信号として負論理のパルス信号を出力し、前記Ｄフリップフロップは、前記クロック端に入力される前記パルス信号の立ち上がりのタイミングにおいて前記Ｄ入力端に入力される前記同期信号の論理レベルを前記判定信号として出力することを特徴としている。
また、本発明の極性判定装置は、前記パルス信号生成回路が、前記同期信号よりも十分周期が短いクロック信号を用いて前記同期信号をサンプリングして前記同期信号の立ち上がりを検出する検出回路と、前記検出回路で前記同期信号の立ち上がりが検出された場合に初期化され、前記クロック信号を所定数だけ計数した場合の桁上がりを示す信号を前記パルス信号として出力するカウンタとを備えることを特徴としている。
更に、本発明の極性判定装置は、前記検出回路が、前記同期信号がＤ入力端に入力されるとともに、前記クロック信号がクロック端に入力されるＤフリップフロップと、前記同期信号と前記Ｄフリップフロップの出力信号を反転した信号との論理積を演算する論理積回路とを備えることを特徴としている。
上記課題を解決するために、本発明の極性判定方法は、一定の周期を有する同期信号の極性を判定する極性判定方法において、前記同期信号の立ち上がりのタイミングで所定のパルス幅を有するパルス信号を出力する第１ステップと、前記パルス信号のタイミングにおける前記同期信号の論理レベルを、前記同期信号の極性を判定する判定信号として出力する第２ステップと、前記判定信号の論理レベルが変化したときに、変化する前の論理レベルを前記同期信号の所定周期分だけ継続出力する第３ステップとを含むことを特徴としている。
ここで、本発明の極性判定方法は、前記第３ステップが、前記同期信号と前記判定信号との排他的論理和を演算する第４ステップと、前記パルス信号を所定数だけ計数すると桁上がりし、当該桁上がりを示す信号を出力するカウンタを前記第４ステップの演算結果に基づいて初期化するステップと、前記カウンタから出力される前記桁上がりを示す信号に応じて前記判定信号の論理レベルが変化する前の論理レベル又は変化した後の論理レベルを出力するステップとを含むことを特徴としている。
本発明の極性設定装置は、一定の周期を有する同期信号の極性を設定する極性設定装置において、前記同期信号の極性を判定する判定信号を出力する請求項１から請求項６の何れか一項に記載の極性判定装置と、前記同期信号の論理を反転した反転信号を出力するインバータと、前記極性判定装置から出力される前記判定信号に基づいて、前記同期信号及び前記反転信号の何れか一方を選択して出力するセレクタとを備えることを特徴としている。
本発明の基地局装置は、一定の周期を有する同期信号を受信して動作し、無線信号を用いて携帯端末装置との間で通信を行う基地局装置において、前記同期信号の極性を設定する請求項９記載の極性設定装置を備えることを特徴としている。
In order to solve the above-described problem, a polarity determination device according to the present invention is a polarity determination device that determines the polarity of a synchronization signal having a certain period, and a pulse signal having a predetermined pulse width at a rising timing of the synchronization signal. The pulse signal generation circuit to be output, the synchronization signal is input to the D input terminal, the pulse signal from the pulse signal generation circuit is input to the clock terminal, and the timing of the pulse signal input to the clock terminal The D flip-flop that outputs the logic level of the synchronization signal input to the D input terminal as a determination signal for determining the polarity of the synchronization signal and the logic level of the determination signal output from the D flip-flop change. In this case, the logic level before the change is continuously output for a predetermined period of the synchronization signal to It is characterized in that it comprises a misjudgment prevention circuit for preventing the erroneous determination.
The polarity determination apparatus according to the present invention includes the exclusive OR circuit in which the misjudgment prevention circuit calculates an exclusive OR of the synchronization signal and the determination signal output from the D flip-flop, and the exclusive OR circuit. A counter that outputs a signal indicating a carry when the pulse signal output from the pulse signal generation circuit is counted by a predetermined number, initialized by a signal output from the logical OR circuit, and the determination signal is D A signal indicating the carry from the counter is input to the clock end and input to the input terminal, and before or after the logical level of the determination signal changes according to the signal indicating the carry And a D flip-flop that outputs a logic level of.
In the polarity determination apparatus according to the present invention, the counter is variable in the count amount of the pulse signal that outputs the signal indicating the carry.
In the polarity determination device of the present invention, the pulse signal generation circuit outputs a negative logic pulse signal as the pulse signal, and the D flip-flop has a rising timing of the pulse signal input to the clock terminal. The logic level of the synchronization signal input to the D input terminal is output as the determination signal.
Further, in the polarity determination device of the present invention, the pulse signal generation circuit samples the synchronization signal using a clock signal whose cycle is sufficiently shorter than the synchronization signal, and detects a rising edge of the synchronization signal; A counter that is initialized when the rising edge of the synchronization signal is detected by the detection circuit and outputs a signal indicating a carry when the clock signal is counted by a predetermined number as the pulse signal. Yes.
Furthermore, in the polarity determination device of the present invention, the detection circuit includes a D flip-flop in which the synchronization signal is input to the D input terminal and the clock signal is input to the clock terminal, the synchronization signal and the D flip-flop. And a logical product circuit for computing a logical product with a signal obtained by inverting the output signal.
In order to solve the above-described problem, a polarity determination method according to the present invention is a polarity determination method for determining the polarity of a synchronization signal having a certain period, and a pulse signal having a predetermined pulse width at a rising timing of the synchronization signal. A first step of outputting, a second step of outputting the logic level of the synchronization signal at the timing of the pulse signal as a determination signal for determining the polarity of the synchronization signal, and when the logic level of the determination signal changes And a third step of continuously outputting the logic level before the change for a predetermined period of the synchronization signal.
Here, in the polarity determination method of the present invention, the third step includes a fourth step of calculating an exclusive OR of the synchronization signal and the determination signal, and a carry when the pulse signal is counted by a predetermined number. A step of initializing a counter that outputs a signal indicating the carry based on the calculation result of the fourth step, and a logic level of the determination signal according to the signal indicating the carry output from the counter And a step of outputting the logic level before or after the change.
The polarity setting device of the present invention outputs a determination signal for determining the polarity of the synchronization signal in a polarity setting device for setting the polarity of the synchronization signal having a constant period. The polarity determination device according to
The base station apparatus of the present invention operates by receiving a synchronization signal having a certain period, and sets the polarity of the synchronization signal in a base station apparatus that communicates with a mobile terminal device using a radio signal. The polarity setting device according to claim 9 is provided.
本発明によれば、同期信号の立ち上がりのタイミングで所定のパルス幅を有するパルス信号を生成し、このパルス信号のタイミングにおいて同期信号そのものの論理レベルに基づいて同期信号の極性を判定する判定信号を得ているため、モノステーブル・マルチバイブレータを不要とすることができ、高い精度で極性を判定することができるという効果がある。
また、本発明によれば誤判定防止回路によってＤフリップフロップから出力される判定信号の論理レベルが変化した場合に、変化する前の論理レベルを同期信号の所定周期分だけ継続出力するようにしているため、同期信号に混入するノイズに起因してＤフリップフロップから出力される判定信号の論理レベルが一時的に変化した場合であっても、同期信号の極性判定の用いる判定信号の論理レベルの変化を防止することができ、これにより同期信号の極性の誤判定を防止することができるという効果がある。
According to the present invention, a pulse signal having a predetermined pulse width is generated at the rising timing of the synchronizing signal, and the determination signal for determining the polarity of the synchronizing signal based on the logic level of the synchronizing signal itself at the timing of the pulse signal. As a result, the monostable multivibrator can be dispensed with, and the polarity can be determined with high accuracy.
According to the present invention, when the logic level of the determination signal output from the D flip-flop is changed by the erroneous determination prevention circuit, the logic level before the change is continuously output for a predetermined period of the synchronization signal. Therefore, even if the logic level of the determination signal output from the D flip-flop temporarily changes due to noise mixed in the synchronization signal, the logic level of the determination signal used for polarity determination of the synchronization signal It is possible to prevent the change, thereby preventing an erroneous determination of the polarity of the synchronization signal.
以下、図面を参照して本発明の一実施形態による極性判定装置、極性判定方法、極性設定装置および基地局装置について詳細に説明する。図１は、本発明の一実施形態による基地局装置を備える無線通信システムの概要を示す図である。図１に示す通り、本実施形態の基地局装置（以下、単に「基地局」という）Ｂ１，Ｂ２，Ｂ３はネットワークＮに接続されている。 Hereinafter, a polarity determination device, a polarity determination method, a polarity setting device, and a base station device according to an embodiment of the present invention will be described in detail with reference to the drawings. FIG. 1 is a diagram illustrating an outline of a wireless communication system including a base station apparatus according to an embodiment of the present invention. As shown in FIG. 1, base station apparatuses (hereinafter simply referred to as “base stations”) B1, B2, and B3 of this embodiment are connected to a network N.
基地局Ｂ１，Ｂ２，Ｂ３は、無線信号を用いて不図示の携帯端末装置との間で通信を行う。ここで、基地局Ｂ１は、同期信号送信部ｒ１を備えており、一定の周期を有する同期信号を基地局Ｂ２に送信する。基地局Ｂ１が送信する同期信号は、例えば周期が１［ｓｅｃ］であって、パルス幅が１［ｍｓｅｃ］の信号である。また基地局Ｂ２は、同期信号受信部ｒ２を備えており、基地局Ｂ１から送信されてくる同期信号を受信して動作する。基地局Ｂ３は、同期信号受信部ｒ２を備えており、同期信号送信部ｒ１を備える同期信号生成装置Ｃ１からの同期信号を受信する。 The base stations B1, B2, and B3 communicate with a mobile terminal device (not shown) using a radio signal. Here, the base station B1 includes a synchronization signal transmission unit r1, and transmits a synchronization signal having a certain period to the base station B2. The synchronization signal transmitted by the base station B1 is, for example, a signal having a cycle of 1 [sec] and a pulse width of 1 [msec]. In addition, the base station B2 includes a synchronization signal receiving unit r2, and operates by receiving the synchronization signal transmitted from the base station B1. The base station B3 includes a synchronization signal receiving unit r2, and receives the synchronization signal from the synchronization signal generating device C1 including the synchronization signal transmitting unit r1.
図２は、本発明の一実施形態による極性判定装置及び極性設定装置の構成を示すブロック図である。尚、図２に示す極性判定装置及び極性設定装置は、図１に示す基地局Ｂ２，Ｂ３が備える同期信号受信部ｒ２内に設けられている。図２に示す通り、本発明の一実施形態による極性設定装置１は、極性判定装置１１、インバータ１５、及びセレクタ１６を備えている。
FIG. 2 is a block diagram illustrating a configuration of a polarity determination device and a polarity setting device according to an embodiment of the present invention. The polarity determination device and the polarity setting device shown in FIG. 2 are provided in the synchronization signal receiving unit r2 provided in the base stations B2 and B3 shown in FIG. As shown in FIG. 2, the
極性判定装置１１は、パルス信号生成回路１２、Ｄフリップフロップ１３、及び誤判定防止回路１４を備えており、同期信号Ｓ１０の極性を判定して判定結果を示す判定信号Ｓ１４を出力する。パルス信号生成回路１２は、Ｄフリップフロップ２１（検出回路）、ＡＮＤ回路２２（検出回路）、及びカウンタ２３を備えており、同期信号Ｓ１０の立ち上がりのタイミングで所定のパルス幅を有する負論理のパルス信号Ｓ１２を出力する。
The
ここで、Ｄフリップフロップ２１及びＡＮＤ回路２２からなる回路は、同期信号Ｓ１０よりも十分周期が短いクロック信号Ｓ０を用いて同期信号Ｓ１０をサンプリングして同期信号Ｓ１０の立ち上がりを検出する回路である。Ｄフリップフロップ２１のＤ入力端には同期信号Ｓ１０が入力され、クロック端にはサンプリングに用いるクロック信号Ｓ０が入力される。尚、クロック信号Ｓ０は、例えば周波数が１０［ｋＨｚ］（周期が０．１ｍｓｅｃ）の信号であって、同期信号Ｓ１０の周期（１ｓｅｃ）及びパルス幅（１ｍｓｅｃ）よりも周期が十分短い信号である。
Here, the circuit composed of the D flip-
Ｄフリップフロップ２１は、クロック端に入力されるクロック信号Ｓ０のタイミングで、Ｄ入力端に入力される同期信号Ｓ１０の論理レベルに応じた信号Ｓ２１を出力する。具体的には、Ｄフリップフロップ２１は、クロック信号Ｓ０の立ち上がりのタイミングにおいて同期信号Ｓ１０の論理レベルが「１」である場合には、論理レベルが「１」の信号Ｓ２１を出力し、論理レベルが「０」である場合には、論理レベルが「０」の信号Ｓ２１を出力する。
The D flip-
ＡＮＤ回路２２は、一方が反転入力端であり、他方が非反転入力端である２つの入力端を備えている。反転入力端はＤフリップフロップ２１の出力端に接続されており、非反転入力端はＤフリップフロップ２１のＤ入力端に接続されている。つまり、ＡＮＤ回路２２は、同期信号Ｓ１０とＤフリップフロップ２１から出力される信号Ｓ２１を反転した信号との論理積を演算した検出信号Ｓ２２を出力する。この検出信号Ｓ２２は、同期信号Ｓ１０の立ち上がりであるか否かを示す信号であり、同期信号Ｓ１０の立ち上がりである場合には論理レベルが「１」になり、それ以外は論理レベルが「０」になる信号である。
The AND
カウンタ２３は、クロック端に入力されるクロック信号Ｓ０をカウント（計数）するものである。カウンタ２３のクリア信号入力端にはＡＮＤ回路２２から出力される検出信号Ｓ２２が入力されており、同期信号Ｓ１０の立ち上がりが検出されて検出信号Ｓ２２の論理レベルが「１」になると、カウンタ２３のカウント値が「０」に初期化される。このカウンタ２３は、カウント値が所定の値以上になるとオーバーフロー（桁上がり）を示す信号をパルス信号Ｓ１２として出力する。尚、ここでは、カウンタ２３は、そのカウント値が「５００」になるとオーバーフローを示す信号を出力するものとする。
The counter 23 counts (counts) the clock signal S0 input to the clock end. The detection signal S22 output from the AND
Ｄフリップフロップ１３のＤ入力端には同期信号Ｓ１０が入力され、クロック端にはパルス信号生成回路１２から出力されるパルス信号Ｓ１２が入力される。Ｄフリップフロップ１３は、クロック端に入力されるパルス信号Ｓ１２のタイミングで、Ｄ入力端に入力される同期信号Ｓ１０の論理レベルに応じた判定信号Ｓ１３を出力する。具体的には、Ｄフリップフロップ１３は、パルス信号Ｓ１２の立ち上がりのタイミングにおいて同期信号Ｓ１０の論理レベルが「１」である場合には、論理レベルが「１」の判定信号Ｓ１３を出力し、論理レベルが「０」である場合には、論理レベルが「０」の判定信号Ｓ１３を出力する。
The synchronization signal S10 is input to the D input terminal of the D flip-
誤判定防止回路１４は、Ｄフリップフロップ１３から出力される判定信号Ｓ１３の論理レベルが変化した場合に、変化する前の論理レベルを同期信号Ｓ１０の所定周期分だけ継続出力することで同期信号Ｓ１０の極性の誤判定を防止する回路である。つまり、判定信号Ｓ１３の論理レベルが変化しない場合には、判定信号Ｓ１３をそのまま判定信号Ｓ１４として出力し、判定信号Ｓ１３の論理レベルが変化した場合には、判定信号Ｓ１３において変化前の論理レベルが同期信号Ｓ１０の所定周期分だけ継続される信号を判定信号Ｓ１４として出力する。この誤判定防止回路１４は、排他的論理和回路（以下、「ＥＸＯＲ回路」という）２４、カウンタ２５、及びＤフリップフロップ２６を備えている。
When the logical level of the determination signal S13 output from the D flip-
ＥＸＯＲ回路２４は、一方の入力端がＤフリップフロップ１３の出力端に接続されており、他方の入力端がＤフリップフロップ１３のＤ入力端に接続されている。つまり、ＥＸＯＲ回路１３は、同期信号Ｓ１０とＤフリップフロップ１３から出力される判定信号Ｓ１３との排他的論理和を演算した検出信号Ｓ２４を出力する。この検出信号Ｓ２４は、Ｄフリップフロップ１３から出力される判定信号Ｓ１３の論理レベルが変化したか否かを示す信号であり、判定信号Ｓ１３の論理レベルが変化した場合には論理レベルが「１」になり、それ以外は論理レベルが「０」になる信号である。
The
カウンタ２５は、クロック端に入力されるパルス信号Ｓ１２をカウント（計数）するものである。カウンタ２５のクリア信号入力端にはＥＸＯＲ回路２４から出力される検出信号Ｓ２４が入力されており、判定信号Ｓ１３の論理レベルの変化が検出されて検出信号Ｓ２４の論理レベルが「１」になると、カウンタ２５のカウント値が「０」に初期化される。このカウンタ２５は、カウント値が所定の値以上になるとオーバーフロー（桁上がり）を示すオーバーフロー信号Ｓ２５を出力する。尚、ここでは、カウンタ２５は、そのカウント値が「３」になるとオーバーフロー信号Ｓ２５を出力するものとする。但し、カウンタ２５のカウント値がオーバーフローする値は固定ではなく、適宜可変することが可能である。
The counter 25 counts (counts) the pulse signal S12 input to the clock end. The detection signal S24 output from the
Ｄフリップフロップ２６のＤ入力端にはＤフリップフロップ１３から出力される判定信号Ｓ１３が入力され、クロック端にはカウンタ２５から出力されるオーバーフロー信号Ｓ２５が入力される。Ｄフリップフロップ２６は、クロック端に入力されるオーバーフロー信号Ｓ２５の立ち上がりのタイミングで、Ｄ入力端に入力されるパルス信号Ｓ１３の論理レベルに応じた判定信号Ｓ１４を出力する。尚、Ｄフリップフロップ２６は、オーバーフロー信号Ｓ２５の立ち上がり以外（論理レベル「１」又は「０」が継続される場合、又は立ち下がり）においては、前回の立ち上がりのタイミングでＤ入力端に入力されていたパルス信号Ｓ１３の論理レベルを判定信号Ｓ１４として出力し続ける。
The determination signal S13 output from the D flip-
インバータ１５は同期信号Ｓ１０の論理を反転した反転信号Ｓ１５を出力する。セレクタ１６は、同期信号Ｓ１０と反転信号Ｓ１５とを入力としており、判定信号Ｓ１４の論理レベルが「０」の場合には同期信号Ｓ１０を選択し、判定信号Ｓ１３の論理レベルが「１」の場合には反転信号Ｓ１５を選択して出力信号Ｓ１６として出力する。
The
図３は、本発明の一実施形態による極性設定装置の各部の信号波形を示すタイミングチャートであって、（ａ）が正極の同期信号Ｓ１０が入力された場合のタイミングチャートであり、（ｂ）が負極の同期信号Ｓ１０が入力された場合のタイミングチャートである。また、図４は、本発明の一実施形態による極性判定装置が備えるパルス信号生成回路１２の各部の信号波形を示すタイミングチャートであって、（ａ）が正極の同期信号Ｓ１０が入力された場合のタイミングチャートであり、（ｂ）が負極の同期信号Ｓ１０が入力された場合のタイミングチャートである。
FIG. 3 is a timing chart showing signal waveforms of respective parts of the polarity setting device according to the embodiment of the present invention, where (a) is a timing chart when a positive synchronization signal S10 is inputted, and (b). Is a timing chart when a negative synchronization signal S10 is input. FIG. 4 is a timing chart showing signal waveforms at various parts of the pulse
尚、本実施形態においては、同期信号Ｓ１０は周期が１［ｓｅｃ］であってパルス幅が１［ｍｓｅｃ］であり、クロック信号Ｓ０は周波数が１０［ｋＨｚ］である場合を例に挙げて説明しているが、図４では、図示の都合上、同期信号Ｓ１０のパルス幅をその周期に対して広く誇張図示しているとともに、クロック信号Ｓ０の周期を実際よりも広く誇張して図示している。また、以下の説明では、初期状態でカウンタ２３のカウント値が「５００」であり、カウンタ２３からはオーバーフローを示す論理レベルが「１」のパルス信号Ｓ１２が出力されているとする。更に、初期状態でカウンタ２５のカウント値が「３」であり、カウンタ２５からもオーバーフローを示す論理レベルが「１」のオーバーフロー信号Ｓ２５が出力されているとする。
In the present embodiment, the synchronization signal S10 has a period of 1 [sec] and a pulse width of 1 [msec], and the clock signal S0 has an example of a frequency of 10 [kHz]. However, in FIG. 4, for convenience of illustration, the pulse width of the synchronization signal S <b> 10 is broadly exaggerated with respect to the period, and the period of the clock signal S <b> 0 is exaggerated more widely than actual. Yes. In the following description, it is assumed that the count value of the
図４（ａ）に示す通り、正極の同期信号Ｓ１０が入力されると、同期信号Ｓ１０はパルス信号生成回路１２に設けられたＤフリップフロップ２１によってクロック信号Ｓ０の立ち上がりでサンプリングされる。そして、Ｄフリップフロップ２１からは、同期信号Ｓ１０の論理レベルに応じた信号Ｓ２１がクロック信号Ｓ０に同期して出力される。尚、図４（ａ）においては、同期信号Ｓ１０がサンプリングされる時点を、同期信号Ｓ１０の波形に重畳させて記号「×」で示している。
As shown in FIG. 4A, when the positive synchronization signal S10 is input, the synchronization signal S10 is sampled at the rising edge of the clock signal S0 by the D flip-
Ｄフリップフロップ２１から出力される信号Ｓ２１はＡＮＤ回路２２の反転入力端に入力され、非反転入力端に入力される同期信号Ｓ１０との論理積が演算される。ここで、ＡＮＤ回路２２の非反転入力端に入力される同期信号Ｓ１０の論理レベルが「１」であり、且つ反転入力端に入力される信号Ｓ２１の論理レベルが「０」である場合に、ＡＮＤ回路２２からは論理レベルが「１」の検出信号Ｓ２２が出力される。図４（ａ）を参照すると、検出信号Ｓ２２は、同期信号Ｓ１０の立ち上がり時点において論理レベルが「１」になっており、これにより同期信号Ｓ１０の立ち上がりが検出されているのが分かる。
The signal S21 output from the D flip-
論理レベルが「１」である検出信号Ｓ２２がカウンタ２３に入力されると、カウンタ２３のカウント値が初期化される。これにより、パルス信号Ｓ１２の論理レベルは「０」になる。カウント値が初期化されると、カウンタ２３はクロック端にクロック信号Ｓ０が入力される度に初期値（値「０」）からカウントを開始する。カウンタ２３のカウント値が「５００」よりも小さい場合には、カウンタ２３のカウント値はオーバーフローしていないため、カウンタ２３から出力されるパルス信号Ｓ１２の論理レベルは「０」のままである。これに対し、カウンタ２３のカウント値が「５００」以上になると、カウンタ２３のカウント値がオーバーフローし、カウンタ２３から出力されるパルス信号Ｓ１２の論理レベルは「１」になる（図４（ａ）中のパルス信号Ｓ１２を参照）。即ち、パルス信号Ｓ１２は、カウンタ２３のカウント値が初期化されてから５０［ｍｓｅｃ］の間論理レベルが「０」になり、５０［ｍｓｅｃ］経過時に論理レベルが「１」になる。
When the detection signal S22 having the logic level “1” is input to the
このようにして、パルス信号生成回路１２からは所定の幅（５０［ｍｓｅｃ］）を有する負論理のパルス信号Ｓ１２が出力される。ここで、パルス信号Ｓ１２の幅はカウンタ２３のカウント値が初期値に設定されてからオーバーフローするまでの時間によって決定される。このため、カウンタ２３のカウント値がオーバーフローする値を適宜設定することで、パルス信号Ｓ１２のパルス幅を所望の幅に設定することができる。尚、パルス信号Ｓ１２のパルス幅は、同期信号Ｓ１０のパルス幅よりも長く、且つ同期信号Ｓ１０の１周期よりも短く設定する必要がある。このパルス信号Ｓ１２は、図３（ａ）に示す通り、同期信号Ｓ１０が立ち上がる毎に論理レベルが「０」になる。
In this way, the pulse
パルス信号生成回路１２から出力されたパルス信号Ｓ１２は、Ｄフリップフロップ１３のクロック端に入力され、Ｄフリップフロップ１３のＤ入力端には同期信号Ｓ１０が入力される。ここで、図３（ａ）に示す通り、パルス信号Ｓ１２の立ち上がりのタイミングにおいて同期信号Ｓ１０の論理レベルは「０」であるため、ＤフリップフロップＳ１３から出力される判定信号Ｓ１３の論理レベルは「０」のままである。よって、ＥＸＯＲ回路２４から出力される検出信号Ｓ２４の論理レベルは「０」のままであり、カウンタ２５のカウント値ＣＴは「３」のままである。
The pulse signal S12 output from the pulse
この結果、カウンタ２５からはオーバーフローを示す論理レベルが「１」のオーバーフロー信号Ｓ２５が出力される。これにより、Ｄフリップフロップ２６からは、Ｄフリップフロップ１３から出力される判定信号Ｓ１３（論理レベルが「０」の判定信号）がそのまま判定信号Ｓ１４として出力されてセレクタ１６において同期信号Ｓ１０が選択され、セレクタ１６からは極性が同期信号Ｓ１０の極性と同じ出力信号Ｓ１６が出力される。
As a result, the
次に、図４（ｂ）に示す通り負極の同期信号Ｓ１０が入力されると、同期信号Ｓ１０はパルス信号生成回路１２に設けられたＤフリップフロップ２１によってクロック信号Ｓ０の立ち上がりでサンプリングされる。そして、Ｄフリップフロップ２１からは、同期信号Ｓ１０の論理レベルに応じた信号Ｓ２１がクロック信号Ｓ０に同期して出力される。尚、図４（ｂ）においても、図４（ａ）と同様に、同期信号Ｓ１０がサンプリングされる時点を、同期信号Ｓ１０の波形に重畳させて記号「×」で示している。
Next, when a negative synchronization signal S10 is input as shown in FIG. 4B, the synchronization signal S10 is sampled at the rising edge of the clock signal S0 by the D flip-
Ｄフリップフロップ２１から出力される信号Ｓ２１はＡＮＤ回路２２の反転入力端に入力され、非反転入力端に入力される同期信号Ｓ１０との論理積が演算される。ここで、ＡＮＤ回路２２の非反転入力端に入力される同期信号Ｓ１０の論理レベルが「１」であり、且つ反転入力端に入力される信号Ｓ２１の論理レベルが「０」である場合に、ＡＮＤ回路２２からは論理レベルが「１」の検出信号Ｓ２２が出力される。図４（ｂ）を参照すると、図４（ａ）の場合と同様に、検出信号Ｓ２２は、同期信号Ｓ１０の立ち上がり時点において論理レベルが「１」になっている。これにより、同期信号Ｓ１０の立ち上がりが検出されているのが分かる。
The signal S21 output from the D flip-
論理レベルが「１」である検出信号Ｓ２２がカウンタ２３に入力されると、カウンタ２３のカウント値が初期化される。これにより、パルス信号Ｓ１２の論理レベルは「０」になる。カウント値が初期化されると、カウンタ２３はクロック端にクロック信号Ｓ０が入力される度に初期値（値「０」）からカウントを開始する。カウンタ２３のカウント値が「５００」よりも小さい場合には、カウンタ２３のカウント値はオーバーフローしていないため、カウンタ２３から出力されるパルス信号Ｓ１２の論理レベルは「０」のままである。これに対し、カウンタ２３のカウント値が「５００」以上になると、カウンタ２３のカウント値がオーバーフローし、カウンタ２３から出力されるパルス信号Ｓ１２の論理レベルは「１」になる（図４（ｂ）中のパルス信号Ｓ１２を参照）。即ち、パルス信号Ｓ１２は、カウンタ２３のカウント値が初期化されてから５０［ｍｓｅｃ］の間論理レベルが「０」になり、５０［ｍｓｅｃ］経過時に論理レベルが「１」になる。
When the detection signal S22 having the logic level “1” is input to the
このようにして、パルス信号生成回路１２からは所定の幅（５０［ｍｓｅｃ］）を有する負論理のパルス信号Ｓ１２が出力される。ここで、パルス信号Ｓ１２の幅はカウンタ２３のカウント値が初期値に設定されてからオーバーフローするまでの時間によって決定される。このため、カウンタ２３のカウント値がオーバーフローする値を適宜設定することで、パルス信号Ｓ１２のパルス幅を所望の幅に設定することができる。尚、パルス信号Ｓ１２のパルス幅は、同期信号Ｓ１０のパルス幅よりも長く、且つ同期信号Ｓ１０の１周期よりも短く設定する必要がある。このパルス信号Ｓ１２は、図３（ａ）に示す通り、同期信号Ｓ１０が立ち上がる毎に論理レベルが「０」になる。
In this way, the pulse
パルス信号生成回路１２から出力されたパルス信号Ｓ１２は、Ｄフリップフロップ１３のクロック端に入力され、Ｄフリップフロップ１３のＤ入力端には同期信号Ｓ１０が入力される。ここで、図３（ｂ）に示す通り、パルス信号Ｓ１２の立ち上がりのタイミングにおいて同期信号Ｓ１０の論理レベルは「１」であるため、ＤフリップフロップＳ１３から出力される判定信号Ｓ１３の論理レベルは「１」のままである。よって、ＥＸＯＲ回路２４から出力される検出信号Ｓ２４の論理レベルは「０」のままであり、カウンタ２５のカウント値ＣＴは「３」のままである。
The pulse signal S12 output from the pulse
この結果、カウンタ２５からはオーバーフローを示す論理レベルが「１」のオーバーフロー信号Ｓ２５が出力される。これにより、Ｄフリップフロップ２６からは、Ｄフリップフロップ１３から出力される判定信号Ｓ１３（論理レベルが「１」の判定信号）がそのまま判定信号Ｓ１４として出力されてセレクタ１６において反転信号Ｓ１５が選択され、セレクタ１６からは同期信号Ｓ１０の極性を反転した出力信号Ｓ１６が出力される。
As a result, the
次に、ノイズが混入した同期信号Ｓ１０が極性設定装置１に入力された場合の動作について説明する。図５は、パルス信号Ｓ１２のパルス幅よりも狭いノイズが混入した同期信号Ｓ１０が入力された場合の極性設定装置１各部の信号波形を示すタイミングチャートであって、（ａ）が正極の同期信号Ｓ１０が入力された場合のタイミングチャートであり、（ｂ）が負極の同期信号Ｓ１０が入力された場合のタイミングチャートである。尚、図５において、符号ｎｐを付して指し示したパルスが同期信号Ｓ１０に混入したノイズである。
Next, an operation when the synchronization signal S10 mixed with noise is input to the
まず、図５（ａ）に示す通り、ノイズｎｐが混入した正極の同期信号Ｓ１０が入力されると、パルス信号生成回路１２からはノイズｎｐの立ち上がりを含む同期信号Ｓ１０の立ち上がり（時刻ｔ１１〜ｔ１６）毎に負論理のパルス信号Ｓ１２が出力される。パルス信号生成回路１２から出力されたパルス信号Ｓ１２は、Ｄフリップフロップ１３のクロック端に入力され、Ｄフリップフロップ１３のＤ入力端には同期信号Ｓ１０が入力される。
First, as shown in FIG. 5A, when a positive synchronization signal S10 mixed with noise np is input, the pulse
ここで、図５（ａ）に示す通り、パルス信号Ｓ１２の立ち上がり（ノイズｎｐの立ち上がり時点において生成されたパルス信号Ｓ１２の立ち上がりを含む）のタイミングにおいて同期信号Ｓ１０の論理レベルは「０」である。このため、ＤフリップフロップＳ１３から出力される判定信号Ｓ１３の論理レベルは「０」のままである。よって、ＥＸＯＲ回路２４から出力される検出信号Ｓ２４の論理レベルは「０」のままであり、カウンタ２５のカウント値ＣＴは「３」のままである。
Here, as shown in FIG. 5A, the logic level of the synchronization signal S10 is “0” at the timing of the rise of the pulse signal S12 (including the rise of the pulse signal S12 generated at the rise time of the noise np). . For this reason, the logic level of the determination signal S13 output from the D flip-flop S13 remains “0”. Therefore, the logic level of the detection signal S24 output from the
この結果、カウンタ２５からはオーバーフローを示す論理レベルが「１」のオーバーフロー信号Ｓ２５が出力される。これにより、Ｄフリップフロップ２６からは、Ｄフリップフロップ１３から出力される判定信号Ｓ１３（論理レベルが「０」の判定信号）がそのまま判定信号Ｓ１４として出力され、セレクタ１６において同期信号Ｓ１０が選択され、セレクタ１６からは極性が同期信号Ｓ１０の極性と同じ出力信号Ｓ１６が出力される。尚、セレクタ１６から出力される出力信号Ｓ１６にも、時刻ｔ１２においてノイズｎｐが混入してしまうが、極性の判定に誤りは生じていない。
As a result, the
次に、図５（ｂ）に示す通り、ノイズｎｐが混入した負極の同期信号Ｓ１０が入力されると、パルス信号生成回路１２からはノイズｎｐの立ち上がりを含む同期信号Ｓ１０の立ち上がり（時刻ｔ２１〜ｔ２６）毎に負論理のパルス信号Ｓ１２が出力される。パルス信号生成回路１２から出力されたパルス信号Ｓ１２は、Ｄフリップフロップ１３のクロック端に入力され、Ｄフリップフロップ１３のＤ入力端には同期信号Ｓ１０が入力される。
Next, as shown in FIG. 5B, when a negative synchronization signal S10 mixed with noise np is input, the pulse
ここで、図５（ｂ）に示す通り、パルス信号Ｓ１２の立ち上がり（ノイズｎｐの立ち上がり時点において生成されたパルス信号Ｓ１２の立ち上がりを含む）のタイミングにおいて同期信号Ｓ１０の論理レベルは「１」である。このため、ＤフリップフロップＳ１３から出力される判定信号Ｓ１３の論理レベルは「１」のままである。よって、ＥＸＯＲ回路２４から出力される検出信号Ｓ２４の論理レベルは「０」のままであり、カウンタ２５のカウント値ＣＴは「３」のままである。
Here, as shown in FIG. 5B, the logic level of the synchronization signal S10 is “1” at the timing of the rise of the pulse signal S12 (including the rise of the pulse signal S12 generated at the rise time of the noise np). . For this reason, the logic level of the determination signal S13 output from the D flip-flop S13 remains “1”. Therefore, the logic level of the detection signal S24 output from the
この結果、カウンタ２５からはオーバーフローを示す論理レベルが「１」のオーバーフロー信号Ｓ２５が出力される。これにより、Ｄフリップフロップ２６からは、Ｄフリップフロップ１３から出力される判定信号Ｓ１３（論理レベルが「１」の判定信号）がそのまま判定信号Ｓ１４として出力されてセレクタ１６において反転信号Ｓ１５が選択され、セレクタ１６からは同期信号Ｓ１０の極性を反転した出力信号Ｓ１６が出力される。尚、セレクタ１６から出力される出力信号Ｓ１６にもノイズｎｐが混入されてしまうが、極性の判定に誤りは生じていない。
As a result, the
図６は、パルス信号Ｓ１２のパルス幅よりも広いノイズが混入した同期信号Ｓ１０が入力された場合の極性設定装置１各部の信号波形を示すタイミングチャートであって、（ａ）が正極の同期信号Ｓ１０が入力された場合のタイミングチャートであり、（ｂ）が負極の同期信号Ｓ１０が入力された場合のタイミングチャートである。尚、図６において、符号ｎｐを付して指し示した部分が同期信号Ｓ１０に混入したノイズである。
FIG. 6 is a timing chart showing signal waveforms of each part of the
まず、図６（ａ）に示す通り、ノイズｎｐが混入した正極の同期信号Ｓ１０が入力されると、パルス信号生成回路１２からはノイズｎｐの立ち上がりを含む同期信号Ｓ１０の立ち上がり（時刻ｔ３１〜ｔ３６）毎に負論理のパルス信号Ｓ１２が出力される。パルス信号生成回路１２から出力されたパルス信号Ｓ１２は、Ｄフリップフロップ１３のクロック端に入力され、Ｄフリップフロップ１３のＤ入力端には同期信号Ｓ１０が入力される。
First, as shown in FIG. 6A, when the positive synchronization signal S10 mixed with the noise np is input, the pulse
ここで、図６（ａ）に示す通り、ノイズｎｐの立ち上がり時点（時刻ｔ３２）において生成されたパルス信号Ｓ１２以外のパルス信号Ｓ１２の立ち上がりのタイミングにおいて、同期信号Ｓ１０の論理レベルは「０」である。しかしながら、ノイズｎｐの立ち上がり時点（時刻ｔ３２）において生成されたパルス信号Ｓ１２の立ち上がりのタイミングにおいては、ノイズｎｐが存在しているため、同期信号Ｓ１０の論理レベルは「１」になる。このため、ＤフリップフロップＳ１３から出力される判定信号Ｓ１３の論理レベルは、そのパルス信号Ｓ１２の立ち上がり時点で「１」に変化する。この結果、ＥＸＯＲ回路２４から出力される検出信号Ｓ２４の論理レベルが「１」に変化し、カウンタ２５が初期化されてカウンタ２５のカウント値ＣＴが「０」になり、カウンタ２５から出力されるオーバーフロー信号Ｓ２５の論理レベルは「０」に変化する。
Here, as shown in FIG. 6A, at the rising timing of the pulse signal S12 other than the pulse signal S12 generated at the rising time (time t32) of the noise np, the logic level of the synchronization signal S10 is “0”. is there. However, since the noise np exists at the rising timing of the pulse signal S12 generated at the rising time of the noise np (time t32), the logic level of the synchronization signal S10 is “1”. For this reason, the logic level of the determination signal S13 output from the D flip-flop S13 changes to “1” at the rising edge of the pulse signal S12. As a result, the logic level of the detection signal S24 output from the
Ｄフリップフロップ２６のクロック端には、このオーバーフロー信号Ｓ２５が入力され、Ｄ入力端には論理レベルが「１」の判定信号Ｓ１３が入力されるが、入力されるオーバーフロー信号Ｓ２５が立ち上がりではないため、Ｄフリップフロップ２６からは変化前の判定信号Ｓ１３の論理レベル（「０」）が判定信号Ｓ１４として出力される。これにより、セレクタ１６において同期信号Ｓ１０が選択され、セレクタ１６からは極性が同期信号Ｓ１０の極性と同じ出力信号Ｓ１６が出力される。尚、セレクタ１６から出力される出力信号Ｓ１６にもノイズｎｐが混入されてしまうが、極性の判定に誤りは生じていない。
The overflow signal S25 is input to the clock end of the D flip-
次いで、時刻ｔ３３において生成されたパルス信号Ｓ１２の立ち上がり時点ではノイズが混入していないため、ＤフリップフロップＳ１３から出力される判定信号Ｓ１３の論理レベルは、そのパルス信号Ｓ１２の立ち上がり時点で再び「０」に変化する。この結果、ＥＸＯＲ回路２４から出力される検出信号Ｓ２４の論理レベルが「１」に変化し、カウンタ２５が初期化されてカウンタ２５のカウント値ＣＴが「０」になる。時刻ｔ３４，ｔ３５，ｔ３６の各々において生成されたパルス信号Ｓ１２の立ち上がり時点ではノイズが混入していないため、ＤフリップフロップＳ１３から出力される判定信号Ｓ１３の論理レベルは「０」のままである。
Next, since no noise is mixed at the rising edge of the pulse signal S12 generated at time t33, the logic level of the determination signal S13 output from the D flip-flop S13 is "0" again at the rising edge of the pulse signal S12. To change. As a result, the logical level of the detection signal S24 output from the
また、パルス信号Ｓ１２はカウンタ２５のクロック端に入力されているため、時刻ｔ３４，ｔ３５，ｔ３６において生成されたパルス信号Ｓ１２の立ち上がり時点で、カウンタ２５のカウント値ＣＴは、「１」、「２」、「３」と順次変化する。カウンタ２５のカウント値が「３」になると、カウンタ２５からはオーバーフローを示す論理レベルが「１」のオーバーフロー信号Ｓ２５が出力される。これにより、Ｄフリップフロップ２６からは、Ｄフリップフロップ１３から出力される判定信号Ｓ１３（論理レベルが「０」の判定信号）がそのまま判定信号Ｓ１４として出力され、セレクタ１６において同期信号Ｓ１０が選択され、セレクタ１６からは極性が同期信号Ｓ１０の極性と同じ出力信号Ｓ１６が出力される。
Further, since the pulse signal S12 is input to the clock end of the
このように、パルス信号Ｓ１２のパルス幅よりも広いノイズｎｐが同期信号Ｓ１０に混入していると、Ｄフリップフロップ１３から出力される判定信号Ｓ１３が一時的に変化する。しかしながら、誤判定防止回路１４によって、変化する前の判定信号Ｓ１３の論理レベル（論理レベル「０」）を所定周期分（カウンタ２５により規定される同期信号Ｓ１０の３周期分）だけ継続出力しているため判定信号Ｓ１４の論理レベルは「０」のままである。これにより、同期信号にノイズｎｐが混入していても、極性の判定に誤りが生ずることはない。
Thus, when noise np wider than the pulse width of the pulse signal S12 is mixed in the synchronization signal S10, the determination signal S13 output from the D flip-
次に、図６（ｂ）に示す通り、ノイズｎｐが混入した負極の同期信号Ｓ１０が入力されると、パルス信号生成回路１２からはノイズｎｐの立ち上がりを含む同期信号Ｓ１０の立ち上がり（時刻ｔ４１〜ｔ４６）毎に負論理のパルス信号Ｓ１２が出力される。パルス信号生成回路１２から出力されたパルス信号Ｓ１２は、Ｄフリップフロップ１３のクロック端に入力され、Ｄフリップフロップ１３のＤ入力端には同期信号Ｓ１０が入力される。
Next, as shown in FIG. 6B, when a negative synchronization signal S10 mixed with noise np is input, the pulse
ここで、図６（ｂ）に示す通り、ノイズｎｐの立ち上がり時点（時刻ｔ４２）において生成されたパルス信号Ｓ１２以外のパルス信号Ｓ１２の立ち上がりのタイミングにおいて、同期信号Ｓ１０の論理レベルは「１」である。しかしながら、ノイズｎｐの立ち上がり時点（時刻ｔ４２）において生成されたパルス信号Ｓ１２の立ち上がりのタイミングにおいては、ノイズｎｐが存在しているため、同期信号Ｓ１０の論理レベルは「０」になる。このため、ＤフリップフロップＳ１３から出力される判定信号Ｓ１３の論理レベルは、そのパルス信号Ｓ１２の立ち上がり時点で「０」に変化する。この結果、ＥＸＯＲ回路２４から出力される検出信号Ｓ２４の論理レベルが「１」に変化し、カウンタ２５が初期化されてカウンタ２５のカウント値ＣＴが「０」になり、カウンタ２５から出力されるオーバーフロー信号Ｓ２５の論理レベルは「０」に変化する。
Here, as shown in FIG. 6B, the logic level of the synchronization signal S10 is “1” at the rising timing of the pulse signal S12 other than the pulse signal S12 generated at the rising time of the noise np (time t42). is there. However, since the noise np exists at the rising timing of the pulse signal S12 generated at the rising time of the noise np (time t42), the logic level of the synchronization signal S10 is “0”. For this reason, the logical level of the determination signal S13 output from the D flip-flop S13 changes to “0” at the rising edge of the pulse signal S12. As a result, the logic level of the detection signal S24 output from the
Ｄフリップフロップ２６のクロック端には、このオーバーフロー信号Ｓ２５が入力され、Ｄ入力端には論理レベルが「０」の判定信号Ｓ１３が入力されるが、入力されるオーバーフロー信号Ｓ２５が立ち上がりではないため、Ｄフリップフロップ２６からは変化前の判定信号Ｓ１３の論理レベル（「１」）が判定信号Ｓ１４として出力される。これにより、セレクタ１６において反転信号Ｓ１５が選択され、セレクタ１６からは同期信号Ｓ１０の極性を反転した出力信号Ｓ１６が出力される。尚、セレクタ１６から出力される出力信号Ｓ１６にもノイズｎｐが混入されてしまうが、極性の判定に誤りは生じていない。
The overflow signal S25 is input to the clock end of the D flip-
次いで、時刻ｔ４３において生成されたパルス信号Ｓ１２の立ち上がり時点ではノイズが混入していないため、ＤフリップフロップＳ１３から出力される判定信号Ｓ１３の論理レベルは、そのパルス信号Ｓ１２の立ち上がり時点で再び「１」に変化する。時刻ｔ４３，ｔ４４，ｔ４５の各々において生成されたパルス信号Ｓ１２の立ち上がり時点ではノイズが混入していないため、ＤフリップフロップＳ１３から出力される判定信号Ｓ１３の論理レベルは「１」のままである。 Next, since no noise is mixed at the rising edge of the pulse signal S12 generated at time t43, the logic level of the determination signal S13 output from the D flip-flop S13 is “1” again at the rising edge of the pulse signal S12. To change. Since no noise is mixed at the rising edge of the pulse signal S12 generated at each of the times t43, t44, and t45, the logic level of the determination signal S13 output from the D flip-flop S13 remains “1”.
また、パルス信号Ｓ１２はカウンタ２５のクロック端に入力されているため、時刻ｔ４３，ｔ４４，ｔ４５において生成されたパルス信号Ｓ１２の立ち上がり時点で、カウンタ２５のカウント値ＣＴは、「１」、「２」、「３」と順次変化する。カウンタ２５のカウント値が「３」になると、カウンタ２５からはオーバーフローを示す論理レベルが「１」のオーバーフロー信号Ｓ２５が出力される。これにより、Ｄフリップフロップ２６からは、Ｄフリップフロップ１３から出力される判定信号Ｓ１３（論理レベルが「１」の判定信号）がそのまま判定信号Ｓ１４として出力され、セレクタ１６において反転信号Ｓ１５が選択され、セレクタ１６からは同期信号Ｓ１０の極性を反転した出力信号Ｓ１６が出力される。
Further, since the pulse signal S12 is input to the clock end of the
このように、パルス信号Ｓ１２のパルス幅よりも広いノイズｎｐが同期信号Ｓ１０に混入していると、Ｄフリップフロップ１３から出力される判定信号Ｓ１３が一時的に変化する。しかしながら、誤判定防止回路１４によって、変化する前の判定信号Ｓ１３の論理レベル（論理レベル「１」）を所定周期分（カウンタ２５により規定される同期信号Ｓ１０の３周期分）だけ継続出力しているため判定信号Ｓ１４の論理レベルは「１」のままである。これにより、同期信号にノイズｎｐが混入していても、極性の判定に誤りが生ずることはない。
Thus, when noise np wider than the pulse width of the pulse signal S12 is mixed in the synchronization signal S10, the determination signal S13 output from the D flip-
以上説明した通り、本実施形態による極性判定装置１１は、Ｄフリップフロップ２１、ＡＮＤ回路２２、及びカウンタ２３からなるパルス信号生成回路１２を用いて同期信号Ｓ１０の立ち上がりタイミングで所定のパルス幅を有するパルス信号Ｓ１２を生成している。そして、パルス信号生成回路１２で生成されたパルス信号Ｓ１２のタイミングで同期信号Ｓ１０そのものの論理レベルを参照して判定信号Ｓ１３を得ている。これにより、従来必要であったモノステーブル・マルチバイブレータ１２が不要となるため、より高い精度で極性を判定することができる。
As described above, the
また、本実施形態による極性判定装置１１は、誤判定防止回路１４によってＤフリップフロップ１３から出力される判定信号Ｓ１３の論理レベルが変化した場合に、変化する前の論理レベルを同期信号Ｓ１０の所定周期分だけ継続出力するようにしている。このため、同期信号Ｓ１０に混入するノイズに起因して判定信号Ｓ１３の論理レベルが一時的に変化した場合であっても、同期信号Ｓ１０の極性判定の用いる判定信号Ｓ１４の論理レベルの変化を防止することができ、これにより同期信号Ｓ１０の極性の誤判定を防止することができる。
In addition, the
以上、本発明の一実施形態による極性判定装置、極性判定方法、極性設定装置および基地局装置について説明したが、本発明は上記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、極性判定装置１１をハードウェアで実現した場合について説明したが、ソフトウェアによっても実現することが可能である。また、上記実施形態では、周期が１［ｓｅｃ］であって、パルス幅が１［ｍｓｅｃ］の同期信号Ｓ１０を例に挙げて説明したが、本発明は任意の周期及びパルス幅を有する同期信号の極性を判定し、またその極性を設定することが可能である。また、上記実施形態では、クロック信号Ｓ０が周波数が１０［ｋＨｚ］の信号である場合を例に挙げて説明したが、同期信号Ｓ１０の周期及びパルス幅に応じて適宜変更が可能である。更に、カウンタ２５のカウント値がオーバーフローする値は固定ではなく、適宜可変することが可能である。
As described above, the polarity determination device, the polarity determination method, the polarity setting device, and the base station device according to the embodiment of the present invention have been described. It can be changed. For example, in the above-described embodiment, the case where the
１１ 極性判定装置
１２ パルス信号生成回路
１３ Ｄフリップフロップ
１４ 誤判定防止回路
１５ インバータ
１６ セレクタ
２１ Ｄフリップフロップ（検出回路）
２２ ＡＮＤ回路（検出回路）
２３ カウンタ
２４ ＥＸＯＲ回路
２５ カウンタ
２６ Ｄフリップフロップ
Ｂ１，Ｂ２，Ｂ３ 基地局
Ｓ１０ 同期信号
Ｓ１２ パルス信号
Ｓ１３ 判定信号
Ｓ１４ 判定信号
Ｓ１５ 反転信号
Ｓ１６ 出力信号
Ｓ２２ 検出信号
Ｓ２４ 検出信号
Ｓ２５ オーバーフロー信号
DESCRIPTION OF
22 AND circuit (detection circuit)
23
Claims (10)
前記同期信号の立ち上がりのタイミングで所定のパルス幅を有するパルス信号を出力するパルス信号生成回路と、
前記同期信号がＤ入力端に入力されるとともに、前記パルス信号生成回路からの前記パルス信号がクロック端に入力され、当該クロック端に入力される前記パルス信号のタイミングにおいて前記Ｄ入力端に入力される前記同期信号の論理レベルを、前記同期信号の極性を判定する判定信号として出力するＤフリップフロップと、
前記Ｄフリップフロップから出力される前記判定信号の論理レベルが変化した場合に、変化する前の論理レベルを前記同期信号の所定周期分だけ継続出力して前記同期信号の極性の誤判定を防止する誤判定防止回路と
を備えることを特徴とする極性判定装置。 In the polarity determination device for determining the polarity of the synchronization signal having a certain period,
A pulse signal generation circuit that outputs a pulse signal having a predetermined pulse width at the rising timing of the synchronization signal;
The synchronization signal is input to the D input terminal, the pulse signal from the pulse signal generation circuit is input to the clock terminal, and input to the D input terminal at the timing of the pulse signal input to the clock terminal. A D flip-flop that outputs a logic level of the synchronization signal as a determination signal for determining the polarity of the synchronization signal;
When the logic level of the determination signal output from the D flip-flop changes, the logic level before the change is continuously output for a predetermined period of the synchronization signal to prevent erroneous determination of the polarity of the synchronization signal. A polarity determination device comprising: an erroneous determination prevention circuit.
前記排他的論理和回路から出力される信号により初期化され、前記パルス信号生成回路から出力される前記パルス信号を所定数だけ計数した場合の桁上がりを示す信号を出力するカウンタと、
前記判定信号がＤ入力端に入力されるとともに、カウンタからの前記桁上がりを示す信号がクロック端に入力され、前記桁上がりを示す信号に応じて前記判定信号の論理レベルが変化する前の論理レベル又は変化した後の論理レベルを出力するＤフリップフロップと
を備えることを特徴とする請求項１記載の極性判定装置。 The erroneous determination prevention circuit includes an exclusive OR circuit that calculates an exclusive OR of the synchronization signal and the determination signal output from the D flip-flop.
A counter that is initialized by a signal output from the exclusive OR circuit and outputs a signal indicating a carry when a predetermined number of the pulse signals output from the pulse signal generation circuit are counted;
The determination signal is input to the D input terminal, the signal indicating the carry from the counter is input to the clock terminal, and the logic before the logical level of the determination signal changes according to the signal indicating the carry The polarity determination apparatus according to claim 1, further comprising: a D flip-flop that outputs a level or a logic level after the change.
前記Ｄフリップフロップは、前記クロック端に入力される前記パルス信号の立ち上がりのタイミングにおいて前記Ｄ入力端に入力される前記同期信号の論理レベルを前記判定信号として出力する
ことを特徴とする請求項１から請求項３の何れか一項に記載の極性判定装置。 The pulse signal generation circuit outputs a negative logic pulse signal as the pulse signal,
The D flip-flop outputs, as the determination signal, a logic level of the synchronization signal input to the D input terminal at a rising timing of the pulse signal input to the clock terminal. The polarity determination apparatus according to claim 3.
前記検出回路で前記同期信号の立ち上がりが検出された場合に初期化され、前記クロック信号を所定数だけ計数した場合の桁上がりを示す信号を前記パルス信号として出力するカウンタと
を備えることを特徴とする請求項４記載の極性判定装置。 The pulse signal generation circuit is configured to detect the rising edge of the synchronization signal by sampling the synchronization signal using a clock signal having a sufficiently shorter cycle than the synchronization signal;
A counter that is initialized when the rising edge of the synchronization signal is detected by the detection circuit and outputs a signal indicating a carry when the clock signal is counted by a predetermined number as the pulse signal. The polarity determination device according to claim 4.
前記同期信号と前記Ｄフリップフロップの出力信号を反転した信号との論理積を演算する論理積回路と
を備えることを特徴とする請求項５記載の極性判定装置。 The detection circuit includes a D flip-flop in which the synchronization signal is input to the D input terminal and the clock signal is input to the clock terminal;
6. The polarity determination apparatus according to claim 5, further comprising: a logical product circuit that calculates a logical product of the synchronization signal and a signal obtained by inverting the output signal of the D flip-flop.
前記同期信号の立ち上がりのタイミングで所定のパルス幅を有するパルス信号を出力する第１ステップと、
前記パルス信号のタイミングにおける前記同期信号の論理レベルを、前記同期信号の極性を判定する判定信号として出力する第２ステップと、
前記判定信号の論理レベルが変化したときに、変化する前の論理レベルを前記同期信号の所定周期分だけ継続出力する第３ステップと
を含むことを特徴とする極性判定方法。 In the polarity determination method for determining the polarity of the synchronization signal having a certain period,
A first step of outputting a pulse signal having a predetermined pulse width at a rising timing of the synchronization signal;
A second step of outputting the logic level of the synchronization signal at the timing of the pulse signal as a determination signal for determining the polarity of the synchronization signal;
And a third step of continuously outputting the logic level before the change for a predetermined period of the synchronization signal when the logic level of the judgment signal is changed.
前記パルス信号を所定数だけ計数すると桁上がりし、当該桁上がりを示す信号を出力するカウンタを前記第４ステップの演算結果に基づいて初期化するステップと、
前記カウンタから出力される前記桁上がりを示す信号に応じて前記判定信号の論理レベルが変化する前の論理レベル又は変化した後の論理レベルを出力するステップと
を含むことを特徴とする請求項７記載の極性判定方法。 The third step includes a fourth step of calculating an exclusive OR of the synchronization signal and the determination signal;
Initializing a counter that outputs a signal indicating the carry when the pulse signal is counted by a predetermined number based on the calculation result of the fourth step;
And outputting a logic level before or after a change in the logic level of the determination signal in accordance with a signal indicating the carry output from the counter. The polarity determination method described.
前記同期信号の極性を判定する判定信号を出力する請求項１から請求項６の何れか一項に記載の極性判定装置と、
前記同期信号の論理を反転した反転信号を出力するインバータと、
前記極性判定装置から出力される前記判定信号に基づいて、前記同期信号及び前記反転信号の何れか一方を選択して出力するセレクタと
を備えることを特徴とする極性設定装置。 In the polarity setting device for setting the polarity of the synchronization signal having a certain period,
The polarity determination device according to any one of claims 1 to 6, which outputs a determination signal for determining the polarity of the synchronization signal;
An inverter that outputs an inverted signal obtained by inverting the logic of the synchronization signal;
A polarity setting device comprising: a selector that selects and outputs either the synchronization signal or the inverted signal based on the determination signal output from the polarity determination device.
前記同期信号の極性を設定する請求項９記載の極性設定装置を備えることを特徴とする基地局装置。 In a base station device that operates by receiving a synchronization signal having a certain period and communicates with a mobile terminal device using a radio signal,
A base station apparatus comprising the polarity setting device according to claim 9 for setting the polarity of the synchronization signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006351460A JP2008166923A (en) | 2006-12-27 | 2006-12-27 | Polarity deciding apparatus, polarity deciding method, polarity setting apparatus, and base station apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006351460A JP2008166923A (en) | 2006-12-27 | 2006-12-27 | Polarity deciding apparatus, polarity deciding method, polarity setting apparatus, and base station apparatus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008166923A true JP2008166923A (en) | 2008-07-17 |
Family
ID=39695813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006351460A Withdrawn JP2008166923A (en) | 2006-12-27 | 2006-12-27 | Polarity deciding apparatus, polarity deciding method, polarity setting apparatus, and base station apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2008166923A (en) |
-
2006
- 2006-12-27 JP JP2006351460A patent/JP2008166923A/en not_active Withdrawn
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