JP2008135763A - Semiconductor module, and method for manufacturing electronic equipment and semiconductor module - Google Patents

Semiconductor module, and method for manufacturing electronic equipment and semiconductor module Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To improve reliability in interlayer connection while suppressing the enlargement of the chip size. <P>SOLUTION: Trenches 4a-4c are provided at the position of a scribe line SL of semiconductor substrates 1a to 1c, and after the substrates 1a to 1c are laminated, a conductive material 11 is filled inside the trenches 4a to 4c provided at cut-sections of the substrates 1a to 1c. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体装置、半導体モジュール、電子機器、半導体装置の製造方法および半導体モジュールの製造方法に関し、特に、半導体チップの積層構造における層間接続方法に適用して好適なものである。   The present invention relates to a semiconductor device, a semiconductor module, an electronic device, a semiconductor device manufacturing method, and a semiconductor module manufacturing method, and is particularly suitable for application to an interlayer connection method in a stacked structure of semiconductor chips.

従来の半導体装置では、半導体チップの積層構造を実現するため、ドライエッチングを用いることで、半導体基板に貫通孔を形成し、その貫通孔に埋め込まれた貫通電極を介して半導体基板間の層間接続を行う方法があった。
図１４、１５は、従来の半導体モジュールの製造方法を示す断面図である。
図１４（ａ）において、半導体基板１０１の能動面１０１´にはパッド電極１０２が形成されている。そして、例えば、フォトリソグラフィー技術およびドライエッチング技術を用いることにより、パッド電極１０２を介して掘り込み部１０３を半導体基板１０１に形成する。 In a conventional semiconductor device, in order to realize a stacked structure of semiconductor chips, a through hole is formed in a semiconductor substrate by using dry etching, and an interlayer connection between the semiconductor substrates through a through electrode embedded in the through hole There was a way to do.
14 and 15 are cross-sectional views showing a conventional method for manufacturing a semiconductor module.
In FIG. 14A, a pad electrode 102 is formed on the active surface 101 ′ of the semiconductor substrate 101. Then, for example, the digging portion 103 is formed in the semiconductor substrate 101 via the pad electrode 102 by using a photolithography technique and a dry etching technique.

ここで、半導体基板１０１の厚みＴ１１は、例えば、６インチウェハを用いた場合、６２５μｍ、８インチウェハを用いた場合、７２５μｍとすることができ、掘り込み部１０３の深さＤ２は、例えば、７０μｍとすることができる。
次に、図１４（ｂ）に示すように、例えば、フォトリソグラフィー技術およびＣＶＤ技術を用いることにより、掘り込み部１０３内の底面および側面に絶縁膜１０４を形成する。なお、絶縁膜１０４としては、例えば、酸化珪素膜または窒化珪素膜などを用いることができる。 Here, the thickness T11 of the semiconductor substrate 101 can be 625 μm when a 6-inch wafer is used, for example, and 725 μm when an 8-inch wafer is used, and the depth D2 of the digging portion 103 is, for example, It can be 70 μm.
Next, as illustrated in FIG. 14B, the insulating film 104 is formed on the bottom and side surfaces in the digging portion 103 by using, for example, a photolithography technique and a CVD technique. Note that as the insulating film 104, for example, a silicon oxide film, a silicon nitride film, or the like can be used.

次に、図１４（ｃ）に示すように、例えば、スパッタまたは蒸着などにより、掘り込み部１０３内を含む半導体基板１０１上にシード電極１０５を形成する。なお、シード電極１０５としては、例えば、ニッケルＮｉ、クロムＣｒ、チタンＴｉ、タングステンＷなどの導電材料を用いることができる。
そして、掘り込み部１０３に対応した位置に開口部１０６´が設けられたメッキレジスト層１０６を、シード電極１０５が形成された半導体基板１０１上に形成する。 Next, as shown in FIG. 14C, the seed electrode 105 is formed on the semiconductor substrate 101 including the inside of the digging portion 103 by, for example, sputtering or vapor deposition. As the seed electrode 105, for example, a conductive material such as nickel Ni, chromium Cr, titanium Ti, or tungsten W can be used.
Then, a plating resist layer 106 having an opening 106 ′ provided at a position corresponding to the digging portion 103 is formed on the semiconductor substrate 101 on which the seed electrode 105 is formed.

そして、シード電極１０５をメッキ端子とした電解メッキを行うことにより、メッキレジスト層１０６に設けられた開口部１０６´を介し、掘り込み部１０３内に埋め込み電極１０７を形成する。
ここで、埋め込み電極１０７は、掘り込み部１０３上に盛り上がるようにして、掘り込み部１０３だけでなく、開口部１０６´を埋め込むように形成することができる。これにより、埋め込み電極１０７を半導体基板１０１上に突出させることができ、図１５（ｄ）における層間接続を安定して行うことができる。 Then, by performing electrolytic plating using the seed electrode 105 as a plating terminal, a buried electrode 107 is formed in the digging portion 103 through an opening 106 ′ provided in the plating resist layer 106.
Here, the embedded electrode 107 can be formed so as to swell on the digging portion 103 so as to bury not only the digging portion 103 but also the opening 106 ′. Thereby, the embedded electrode 107 can be protruded on the semiconductor substrate 101, and the interlayer connection in FIG. 15D can be stably performed.

なお、埋め込み電極１０７としては、例えば、ニッケルＮｉ、銅Ｃｕ、金Ａｕなどを用いることができる。
次に、図１４（ｄ）に示すように、メッキレジスト層１０６を除去し、埋め込み電極１０７をマスクとして、シード電極１０６をエッチングすることにより、半導体ウェハＷの能動面１０１´を露出させる。 As the buried electrode 107, for example, nickel Ni, copper Cu, gold Au, or the like can be used.
Next, as shown in FIG. 14D, the plating resist layer 106 is removed, and the seed electrode 106 is etched using the embedded electrode 107 as a mask to expose the active surface 101 ′ of the semiconductor wafer W.

次に、図１５（ａ）に示すように、バックグラインドを用いて半導体基板１０１の裏面１０１´´を研削することにより、半導体基板１０１を薄型化する。
ここで、半導体基板１０１の裏面１０１´´のバックグラインドは、絶縁膜１０４が露出する手前で終了させ、バックグラインド後の半導体基板１０１の厚みＴ１２は、例えば、１００μｍとすることができる。 Next, as shown in FIG. 15A, the semiconductor substrate 101 is thinned by grinding the back surface 101 ″ of the semiconductor substrate 101 using back grinding.
Here, the back grinding of the back surface 101 ″ of the semiconductor substrate 101 is terminated before the insulating film 104 is exposed, and the thickness T12 of the semiconductor substrate 101 after the back grinding can be set to 100 μm, for example.

次に、図１５（ｂ）に示すように、半導体基板１０１の裏面１０１´´をドライエッチングすることにより、半導体基板１０１をさらに薄型化し、掘り込み部１０３を貫通させて、半導体基板１０１に貫通孔１０３´を形成するとともに、絶縁膜１０４で覆われた埋め込み電極１０７の先端を露出させて、貫通電極１０７´を形成する。なお、ドライエッチング後の半導体基板１０１の厚みＴ１３は、例えば、５０μｍとすることができる。また、半導体基板１０１の裏面１０１´´のドライエッチング時のエッチングガスとしては、例えば、Ｃｌ2、ＨＢｒ、ＳＦ6などを用いることができる。 Next, as shown in FIG. 15B, the back surface 101 ″ of the semiconductor substrate 101 is dry-etched to further reduce the thickness of the semiconductor substrate 101, penetrate the digging portion 103, and penetrate the semiconductor substrate 101. The through-hole electrode 107 ′ is formed by forming the hole 103 ′ and exposing the tip of the embedded electrode 107 covered with the insulating film 104. The thickness T13 of the semiconductor substrate 101 after dry etching can be set to 50 μm, for example. Further, as an etching gas at the time of dry etching of the back surface 101 ″ of the semiconductor substrate 101, for example, Cl 2 , HBr, SF 6 or the like can be used.

次に、図１５（ｃ）に示すように、貫通電極１０７´の先端の絶縁膜１０４をドライエッチングすることにより、貫通電極１０７´の先端の絶縁膜１０４を除去する。なお、貫通電極１０７´の先端の絶縁膜１０４のドライエッチング時のエッチングガスとしては、例えば、Ｃｌ2、ＨＢｒ、ＳＦ6などを用いることができる。
次に、図１５（ｄ）に示すように、各半導体基板１０１ａ〜１０１ｃに形成された貫通電極１０７ａ〜１０７ｃが接触するようにして、半導体基板１０１ａ〜１０１ｃを積層し、半導体基板１０１ａ〜１０１ｃ間の隙間に樹脂１０８ａ、１０８ｂをそれぞれ注入することにより、半導体基板１０１ａ〜１０１ｃの積層構造を形成する。 Next, as shown in FIG. 15C, the insulating film 104 at the tip of the through electrode 107 ′ is removed by dry etching the insulating film 104 at the tip of the through electrode 107 ′. For example, Cl 2 , HBr, SF 6, or the like can be used as an etching gas during dry etching of the insulating film 104 at the tip of the through electrode 107 ′.
Next, as illustrated in FIG. 15D, the semiconductor substrates 101 a to 101 c are stacked so that the through electrodes 107 a to 107 c formed on the semiconductor substrates 101 a to 101 c are in contact with each other, and between the semiconductor substrates 101 a to 101 c. By injecting the resins 108a and 108b into the gaps, a stacked structure of the semiconductor substrates 101a to 101c is formed.

しかしながら、従来の半導体モジュールの製造方法では、半導体基板１０１ａ〜１０１ｃ内に貫通電極１０７ａ〜１０７ｃが形成され、層間接続を行うためには、上下層の貫通電極１０７ａ〜１０７ｃの位置を合わせる必要がある。
このため、従来の半導体モジュールでは、上下層の貫通電極１０７ａ〜１０７ｃの位置合わせを容易にするためには、貫通電極１０７ａ〜１０７ｃの径を拡大する必要があり、その分だけチップサイズが大きくなるという問題があった。 However, in the conventional semiconductor module manufacturing method, the through electrodes 107a to 107c are formed in the semiconductor substrates 101a to 101c, and in order to perform interlayer connection, it is necessary to align the positions of the upper and lower through electrodes 107a to 107c. .
For this reason, in the conventional semiconductor module, in order to facilitate the alignment of the upper and lower through electrodes 107a to 107c, it is necessary to enlarge the diameter of the through electrodes 107a to 107c, and the chip size increases accordingly. There was a problem.

また、従来の半導体モジュールでは、層間接続を行うためには、上下層の貫通電極１０７ａ〜１０７ｃを接合させる必要がある。
このため、チップサイズが大きくなると、半導体基板１０１ａ〜１０１ｃの反りや、貫通電極１０７ａ〜１０７ｃの高さのバラツキなどにより、上下層の貫通電極１０７ａ〜１０７ｃの接合が不十分になり、層間接続の信頼性が劣化するという問題があった。
そこで、本発明の目的は、チップサイズの拡大を抑制しつつ、層間接続の信頼性を向上させることが可能な半導体装置、半導体モジュール、電子機器、半導体装置の製造方法および半導体モジュールの製造方法を提供することである。 Moreover, in the conventional semiconductor module, in order to perform interlayer connection, it is necessary to join the upper and lower through electrodes 107a to 107c.
For this reason, when the chip size is increased, bonding of the upper and lower through electrodes 107a to 107c becomes insufficient due to warpage of the semiconductor substrates 101a to 101c and variations in the height of the through electrodes 107a to 107c. There was a problem that reliability deteriorated.
Accordingly, an object of the present invention is to provide a semiconductor device, a semiconductor module, an electronic device, a semiconductor device manufacturing method, and a semiconductor module manufacturing method capable of improving the reliability of interlayer connection while suppressing an increase in chip size. Is to provide.

上述した課題を解決するために、請求項１記載の半導体装置によれば、半導体チップの主面上に形成された配線層と、前記配線層に接続され、前記半導体チップの側壁に形成された層間接続用導電層とを備えることを特徴とする。
これにより、半導体チップの能動領域に貫通電極を設けることなく、半導体チップの層間接続を行うことが可能となる。 In order to solve the above-described problem, according to a semiconductor device according to claim 1, a wiring layer formed on a main surface of a semiconductor chip, and connected to the wiring layer and formed on a side wall of the semiconductor chip. And a conductive layer for interlayer connection.
As a result, the interlayer connection of the semiconductor chips can be performed without providing a through electrode in the active region of the semiconductor chip.

このため、チップサイズの拡大を抑制しつつ、層間接続を行うための導電層を容易に拡大することが可能となるとともに、半導体チップを積層した後に層間接続用導電層を形成することが可能となる。
この結果、上下層の層間接続用導電層の位置合わせを容易に行うことが可能となるとともに、上下層の層間接続用導電層の接合を行う際に、層間接続用導電層の高さのバラツキや半導体チップの反りの影響をなくすことが可能となり、層間接続の信頼性を向上させることが可能となる。 Therefore, it is possible to easily expand the conductive layer for performing the interlayer connection while suppressing the increase in chip size, and to form the conductive layer for interlayer connection after stacking the semiconductor chips. Become.
As a result, it is possible to easily align the upper and lower interlayer connection conductive layers, and when the upper and lower interlayer connection conductive layers are joined, the height of the interlayer connection conductive layers varies. In addition, the influence of warping of the semiconductor chip can be eliminated, and the reliability of interlayer connection can be improved.

また、請求項２記載の半導体装置によれば、半導体チップの主面上に形成された電極パッドと、前記半導体チップを厚み方向に横切るようにして、前記半導体チップの切断面に形成された溝と、前記溝内に充填された導電層と、前記電極パッドと前記導電層とを接続する配線層とを備えることを特徴とする。
これにより、半導体チップの側壁に導電材料を流し込むことで、半導体チップの側壁に導電層を充填することが可能となり、半導体チップを積層した後に、層間接続を行うための導電層を形成することが可能となるとともに、半導体チップの能動領域に貫通電極を設ける必要がなくなる。 According to another aspect of the semiconductor device of the present invention, the electrode pad formed on the main surface of the semiconductor chip and the groove formed on the cut surface of the semiconductor chip so as to cross the semiconductor chip in the thickness direction. And a conductive layer filled in the groove, and a wiring layer connecting the electrode pad and the conductive layer.
As a result, it is possible to fill the side wall of the semiconductor chip with a conductive layer by pouring a conductive material into the side wall of the semiconductor chip, and forming a conductive layer for performing interlayer connection after stacking the semiconductor chips. In addition, it is not necessary to provide a through electrode in the active region of the semiconductor chip.

このため、上下層の導電層の位置合わせを容易に行うことが可能となるとともに、上下層の導電層の接合を行う際に、導電層の高さのバラツキや半導体チップの反りの影響をなくすことが可能となり、層間接続の信頼性を向上させることが可能となる。
また、請求項３記載の半導体モジュールによれば、積層された半導体チップと、前記半導体チップの側壁にそれぞれ形成され、前記半導体チップ間の層間接続を行う導電層と、前記半導体チップの主面上にそれぞれ形成され、前記導電層に接続された配線層とを備えることを特徴とする。 For this reason, it is possible to easily align the upper and lower conductive layers, and eliminate the influence of variations in the height of the conductive layers and warping of the semiconductor chip when bonding the upper and lower conductive layers. Therefore, the reliability of interlayer connection can be improved.
According to another aspect of the semiconductor module of the present invention, the stacked semiconductor chips, the conductive layers that are formed on the sidewalls of the semiconductor chips and make interlayer connections between the semiconductor chips, and the main surface of the semiconductor chip are provided. And a wiring layer connected to the conductive layer.

これにより、半導体チップの側壁を介して層間接続を行うことが可能となり、貫通電極を能動面に形成する必要がなくなる。
このため、チップサイズの増大を抑制しつつ、層間接続の位置合わせを容易にして、接続信頼性を向上させることが可能となる。
また、請求項４記載の半導体モジュールによれば、積層された半導体チップと、前記半導体チップの主面上にそれぞれ形成された電極パッドと、前記半導体チップを厚み方向に横切るようにして、前記半導体チップの切断面にそれぞれ形成された溝と、前記溝内に充填され、前記半導体チップ間の層間接続を行う導電層と、前記電極パッドと前記導電層とそれぞれを接続する配線層とを備えることを特徴とする。 As a result, interlayer connection can be made through the side wall of the semiconductor chip, and it is not necessary to form a through electrode on the active surface.
For this reason, it is possible to facilitate the alignment of the interlayer connection and improve the connection reliability while suppressing an increase in the chip size.
According to another aspect of the semiconductor module of the present invention, the stacked semiconductor chips, the electrode pads formed on the main surface of the semiconductor chip, and the semiconductor chip crossing the semiconductor chip in the thickness direction, A groove formed in each cut surface of the chip; a conductive layer filling the groove and performing interlayer connection between the semiconductor chips; and a wiring layer connecting the electrode pad and the conductive layer. It is characterized by.

これにより、積層された半導体チップの側壁に導電材料を流し込むことで、半導体チップの層間接続を行うことが可能となり、半導体チップを積層する際に、上下層の貫通電極の接合を行う必要がなくなる。
このため、半導体チップの位置合わせを容易に行うことが可能となるとともに、導電層の高さのバラツキや半導体チップの反りの影響をなくすことが可能となり、層間接続の信頼性を向上させることが可能となる。 Thereby, by flowing a conductive material into the side walls of the stacked semiconductor chips, it becomes possible to perform the interlayer connection of the semiconductor chips, and it is not necessary to join the through electrodes of the upper and lower layers when stacking the semiconductor chips. .
For this reason, it is possible to easily align the semiconductor chip, and it is possible to eliminate the influence of the variation in the height of the conductive layer and the warp of the semiconductor chip, thereby improving the reliability of the interlayer connection. It becomes possible.

また、請求項５記載の半導体モジュールによれば、積層された半導体チップと、前記半導体チップの主面上にそれぞれ形成された電極パッドと、前記半導体チップを厚み方向に横切るようにして、前記半導体チップの切断面にそれぞれ形成された溝と、前記電極パッドと前記導電層とをそれぞれを接続する配線層と、前記溝内にはめ込まれるようにして、前記半導体チップの積層方向に配置されたピン状端子と、前記ピン状端子が立てられたインターポーザ基板と、前記ピン状端子を介して前記溝内に充填された導電層とを備えることを特徴とする。   According to another aspect of the semiconductor module of the present invention, the stacked semiconductor chips, the electrode pads respectively formed on the main surface of the semiconductor chip, and the semiconductor chip crossing the semiconductor chip in the thickness direction. Grooves formed in the cut surfaces of the chip, wiring layers connecting the electrode pads and the conductive layers, and pins disposed in the stacking direction of the semiconductor chips so as to be fitted in the grooves A pin-like terminal, an interposer substrate on which the pin-like terminal is erected, and a conductive layer filled in the groove via the pin-like terminal.

これにより、ピン状端子に沿って半導体チップをインターポーザ基板上に積層することで、半導体チップの位置合わせを図ることが可能となるとともに、ピン状端子に沿ってハンダ材などを容易に付着させることが可能となる。
このため、ハンダディップなどにより、切断面に形成された溝に沿って導電層を容易に充填することが可能となり、半導体チップの３次元実装を容易に実現することが可能となる。
また、請求項６記載の半導体モジュールによれば、前記半導体チップは、絶縁性樹脂を介して積層されていることを特徴とする。 This makes it possible to align the semiconductor chips by laminating the semiconductor chips on the interposer substrate along the pin-shaped terminals, and to easily attach a solder material or the like along the pin-shaped terminals. Is possible.
For this reason, it is possible to easily fill the conductive layer along the groove formed in the cut surface by solder dip or the like, and it is possible to easily realize the three-dimensional mounting of the semiconductor chip.
According to another aspect of the semiconductor module of the present invention, the semiconductor chips are stacked via an insulating resin.

これにより、半導体チップ上に絶縁性樹脂をべた塗りすることで、層間接続を可能としつつ、半導体チップ間の絶縁を図ることが可能となる。
このため、製造工程を複雑化することなく、半導体チップの絶縁を図ることが可能となるとともに、半導体チップの封止性を容易に向上させて、半導体モジュールの信頼性を向上させることが可能となる。
また、請求項７記載の半導体モジュールによれば、配線層が主面上に形成されたインターポーザ基板と、前記配線層に接続され、前記インターポーザ基板上に実装された半導体チップと、前記インターポーザ基板を厚み方向に横切るようにして、前記インターポーザ基板の側壁に形成された溝と、前記溝内に充填された導電層とを備えることを特徴とする。 Thus, by applying a solid insulating resin on the semiconductor chips, it is possible to achieve insulation between the semiconductor chips while enabling interlayer connection.
Therefore, it is possible to insulate the semiconductor chip without complicating the manufacturing process, and it is possible to easily improve the sealing performance of the semiconductor chip and improve the reliability of the semiconductor module. Become.
According to the semiconductor module of claim 7, an interposer substrate having a wiring layer formed on a main surface, a semiconductor chip connected to the wiring layer and mounted on the interposer substrate, and the interposer substrate A groove formed on the side wall of the interposer substrate and a conductive layer filled in the groove are provided so as to cross the thickness direction.

これにより、半導体チップをインターポーザ基板に実装した場合においても、インターポーザ基板の側壁を介して半導体チップの層間接続を行うことが可能となり、半導体チップの種類やチップサイズが異なる場合においても、半導体チップの３次元実装を容易に実現することが可能となるとともに、層間接続の信頼性を向上させることが可能となる。
また、請求項８記載の半導体モジュールによれば、積層されたインターポーザ基板と、前記インターポーザ基板の主面上に形成された配線層と、前記配線層に接続され、前記インターポーザ基板上に実装された半導体チップと、前記インターポーザ基板を厚み方向に横切るようにして、前記インターポーザ基板の側壁に形成された溝と、前記溝内に充填され、前記インターポーザ基板間の層間接続を行う導電層と、前記インターポーザ基板の裏面に形成され、前記半導体チップを収容する凹部とを備えることを特徴とする。 As a result, even when the semiconductor chip is mounted on the interposer substrate, it is possible to perform interlayer connection of the semiconductor chips via the side wall of the interposer substrate. Even when the type and chip size of the semiconductor chip are different, the semiconductor chip Three-dimensional mounting can be easily realized, and reliability of interlayer connection can be improved.
According to the semiconductor module of claim 8, the stacked interposer substrate, the wiring layer formed on the main surface of the interposer substrate, and connected to the wiring layer and mounted on the interposer substrate. A semiconductor chip, a groove formed in a side wall of the interposer substrate so as to cross the interposer substrate in a thickness direction, a conductive layer filled in the groove and performing interlayer connection between the interposer substrates, and the interposer And a recess formed on the back surface of the substrate for accommodating the semiconductor chip.

これにより、半導体チップをインターポーザ基板に実装した場合においても、半導体チップの突出の影響を回避しつつ、インターポーザ基板の側壁を介して半導体チップの層間接続を行うことが可能となる。
このため、半導体チップの種類やチップサイズが異なる場合においても、半導体チップの３次元実装を容易に実現することが可能となるとともに、貫通電極の高さのバラツキやインターポーザ基板の反りの影響をなくしつつ、層間接続を実現することが可能となり、層間接続の信頼性を向上させることが可能となる。 Thereby, even when the semiconductor chip is mounted on the interposer substrate, it is possible to perform the interlayer connection of the semiconductor chip through the side wall of the interposer substrate while avoiding the influence of the protrusion of the semiconductor chip.
For this reason, even when the type and chip size of the semiconductor chip are different, it is possible to easily realize the three-dimensional mounting of the semiconductor chip, and to eliminate the influence of the variation in the height of the through electrode and the warp of the interposer substrate. However, interlayer connection can be realized, and reliability of interlayer connection can be improved.

また、請求項９記載の半導体モジュールによれば、開口部が形成された中間基板と、前記中間基板を介して積層されたインターポーザ基板と、前記インターポーザ基板の主面上に形成された配線層と、前記配線層に接続され、前記インターポーザ基板上に実装された半導体チップと、前記インターポーザ基板を厚み方向に横切るようにして、前記インターポーザ基板の側壁に形成された第１の溝と、前記中間基板を厚み方向に横切るようにして、前記中間基板の側壁に形成された第２の溝と、前記第１および第２の溝内に充填され、前記中間基板を介して前記インターポーザ基板間の層間接続を行う導電層とを備えることを特徴とする。   According to the semiconductor module of claim 9, the intermediate substrate in which the opening is formed, the interposer substrate stacked via the intermediate substrate, and the wiring layer formed on the main surface of the interposer substrate; A semiconductor chip connected to the wiring layer and mounted on the interposer substrate; a first groove formed in a side wall of the interposer substrate so as to cross the interposer substrate in a thickness direction; and the intermediate substrate Between the interposer substrate through the intermediate substrate, the second groove formed in the side wall of the intermediate substrate, and the first and second grooves are filled. And a conductive layer.

これにより、平板状のインターポーザ基板に半導体チップを実装した場合においても、半導体チップの突出の影響を回避しつつ、インターポーザ基板の側壁を介して半導体チップの層間接続を行うことが可能となる。
このため、半導体チップの種類やチップサイズが異なる場合においても、半導体チップの３次元実装を容易に実現することが可能となるとともに、インターポーザ基板の構造を複雑化することなく、層間接続を実現することが可能となり、層間接続の信頼性を向上させることが可能となる。 Thereby, even when a semiconductor chip is mounted on a flat interposer substrate, it is possible to perform interlayer connection of the semiconductor chips through the side wall of the interposer substrate while avoiding the influence of the protrusion of the semiconductor chip.
For this reason, even when the types and chip sizes of the semiconductor chips are different, it is possible to easily realize the three-dimensional mounting of the semiconductor chips, and realize interlayer connection without complicating the structure of the interposer substrate. Therefore, the reliability of interlayer connection can be improved.

また、請求項１０記載の電子機器によれば、積層された半導体チップと、前記半導体チップの主面上にそれぞれ形成された電極パッドと、前記半導体チップを厚み方向に横切るようにして、前記半導体チップの切断面にそれぞれ形成された溝と、前記溝内に充填され、前記半導体チップ間の層間接続を行う導電層と、前記電極パッドと前記導電層とそれぞれを接続する配線層と、前記導電層を介して前記半導体チップに接続された電子部品とを備えることを特徴とする。   The electronic device according to claim 10, wherein the stacked semiconductor chips, the electrode pads respectively formed on the main surface of the semiconductor chip, and the semiconductor chip crossing the semiconductor chip in the thickness direction, A groove formed in each cut surface of the chip, a conductive layer filling the groove and performing interlayer connection between the semiconductor chips, a wiring layer connecting the electrode pad and the conductive layer, and the conductive layer And an electronic component connected to the semiconductor chip through a layer.

これにより、積層された半導体チップの側壁に導電材料を流し込むことで、半導体チップの層間接続を行うことが可能となり、チップサイズの拡大を抑制しつつ、半導体チップの位置合わせを容易に行うことが可能となるとともに、導電層の高さのバラツキや半導体チップの反りの影響をなくすことが可能となる。
このため、電子機器の小型・軽量化を可能としつつ、電子機器の信頼性を向上させることが可能となる。 Accordingly, by flowing a conductive material into the side walls of the stacked semiconductor chips, it is possible to perform interlayer connection of the semiconductor chips, and it is possible to easily align the semiconductor chips while suppressing an increase in chip size. In addition, it becomes possible to eliminate the influence of the variation in the height of the conductive layer and the warp of the semiconductor chip.
For this reason, it becomes possible to improve the reliability of an electronic device, enabling size reduction and weight reduction of an electronic device.

また、請求項１１記載の電子機器によれば、積層された半導体チップと、前記半導体チップの主面上にそれぞれ形成された電極パッドと、前記半導体チップを厚み方向に横切るようにして、前記半導体チップの切断面にそれぞれ形成された溝と、前記電極パッドと前記導電層とをそれぞれを接続する配線層と、前記溝内にはめ込まれるようにして、前記半導体チップの積層方向に配置されたピン状端子と、前記ピン状端子が立てられたインターポーザ基板と、前記ピン状端子を介して前記溝内に充填された導電層と、前記導電層を介して前記半導体チップに接続された電子部品とを備えることを特徴とする。   According to another aspect of the electronic device of the present invention, the semiconductor chips are stacked, the electrode pads are respectively formed on the main surface of the semiconductor chip, and the semiconductor chip is crossed in the thickness direction so as to cross the semiconductor chip. A groove formed in a cut surface of the chip, a wiring layer connecting the electrode pad and the conductive layer, and a pin disposed in the stacking direction of the semiconductor chip so as to be fitted in the groove An interposer substrate on which the pin-shaped terminal is erected, a conductive layer filled in the groove via the pin-shaped terminal, and an electronic component connected to the semiconductor chip via the conductive layer It is characterized by providing.

これにより、半導体チップを精度よく積層することが可能となるとともに、切断面に形成された溝に沿って導電層を容易に充填することが可能となり、チップサイズの拡大を抑制しつつ、半導体チップの３次元実装を容易に実現することが可能となる。
このため、電子機器の小型・軽量化を可能としつつ、電子機器の信頼性を向上させることが可能となる。 As a result, the semiconductor chips can be stacked with high accuracy, and the conductive layer can be easily filled along the grooves formed in the cut surface. It is possible to easily realize the three-dimensional mounting.
For this reason, it becomes possible to improve the reliability of an electronic device, enabling size reduction and weight reduction of an electronic device.

また、請求項１２記載の電子機器によれば、積層されたインターポーザ基板と、前記インターポーザ基板の主面上に形成された配線層と、前記配線層に接続され、前記インターポーザ基板上に実装された半導体チップと、前記インターポーザ基板を厚み方向に横切るようにして、前記インターポーザ基板の側壁に形成された溝と、前記溝内に充填され、前記インターポーザ基板間の層間接続を行う導電層と、前記インターポーザ基板の裏面に形成され、前記半導体チップを収容する凹部と、前記導電層を介して前記半導体チップに接続された電子部品とを備えることを特徴とする。   According to the electronic device of claim 12, the stacked interposer substrate, the wiring layer formed on the main surface of the interposer substrate, and connected to the wiring layer and mounted on the interposer substrate. A semiconductor chip, a groove formed in a side wall of the interposer substrate so as to cross the interposer substrate in a thickness direction, a conductive layer filled in the groove and performing interlayer connection between the interposer substrates, and the interposer It is provided with the recessed part which is formed in the back surface of a board | substrate, and accommodates the said semiconductor chip, and the electronic component connected to the said semiconductor chip through the said conductive layer.

これにより、半導体チップの種類やチップサイズが異なる場合においても、チップサイズの拡大を抑制しつつ、半導体チップの３次元実装を容易に実現することが可能となるとともに、層間接続の信頼性を向上させることが可能となる。
このため、電子機器の小型・軽量化を可能としつつ、電子機器の信頼性を向上させることが可能となるとともに、様々の機能を電子機器に容易に付加することが可能となる。 As a result, even when the types and chip sizes of the semiconductor chips are different, it is possible to easily realize the three-dimensional mounting of the semiconductor chips while suppressing the increase of the chip size, and improve the reliability of the interlayer connection. It becomes possible to make it.
Therefore, it is possible to improve the reliability of the electronic device while making the electronic device smaller and lighter, and it is possible to easily add various functions to the electronic device.

また、請求項１３記載の電子機器によれば、開口部が形成された中間基板と、前記中間基板を介して積層されたインターポーザ基板と、前記インターポーザ基板の主面上に形成された配線層と、前記配線層に接続され、前記インターポーザ基板上に実装された半導体チップと、前記インターポーザ基板を厚み方向に横切るようにして、前記インターポーザ基板の側壁に形成された第１の溝と、前記中間基板を厚み方向に横切るようにして、前記中間基板の側壁に形成された第２の溝と、前記第１および第２の溝内に充填され、前記中間基板を介して前記インターポーザ基板間の層間接続を行う導電層と、前記導電層を介して前記半導体チップに接続された電子部品とを備えることを特徴とする。   In addition, according to the electronic device according to claim 13, the intermediate substrate formed with the opening, the interposer substrate stacked via the intermediate substrate, and the wiring layer formed on the main surface of the interposer substrate, A semiconductor chip connected to the wiring layer and mounted on the interposer substrate; a first groove formed in a side wall of the interposer substrate so as to cross the interposer substrate in a thickness direction; and the intermediate substrate Between the interposer substrate through the intermediate substrate, the second groove formed in the side wall of the intermediate substrate, and the first and second grooves are filled. And an electronic component connected to the semiconductor chip through the conductive layer.

これにより、半導体チップの種類やチップサイズが異なる場合においても、チップサイズの拡大を抑制しつつ、半導体チップの３次元実装を容易に実現することが可能となるとともに、インターポーザ基板の複雑化を防止しつつ、層間接続の信頼性を向上させることが可能となる。
このため、電子機器の小型・軽量化を可能としつつ、電子機器の信頼性を向上させることが可能となるとともに、コストアップを抑制しつつ、様々の機能を電子機器に容易に付加することが可能となる。 As a result, even when the types and chip sizes of the semiconductor chips are different, it is possible to easily realize the three-dimensional mounting of the semiconductor chips while suppressing the increase in the chip size, and to prevent the interposer substrate from becoming complicated. However, the reliability of interlayer connection can be improved.
Therefore, it is possible to improve the reliability of the electronic device while making the electronic device smaller and lighter, and to easily add various functions to the electronic device while suppressing an increase in cost. It becomes possible.

また、請求項１４記載の半導体装置の製造方法によれば、半導体ウェハの切断線上に貫通孔を形成する工程と、前記切断線に沿って前記半導体ウェハをチップ状に切断する工程と、前記切断により分割された貫通孔内に導電層を充填する工程とを備えることを特徴とする。
これにより、半導体ウェハの平面上で加工を行うことで、半導体ウェハの側壁に溝を形成することが可能となり、半導体ウェハの切断面を直接加工することなく、半導体ウェハの切断面に導電層を容易に充填することが可能となる。 Furthermore, according to the method for manufacturing a semiconductor device according to claim 14, a step of forming a through hole on a cutting line of a semiconductor wafer, a step of cutting the semiconductor wafer into a chip shape along the cutting line, and the cutting And a step of filling a conductive layer into the through-hole divided by the above.
Thus, by processing on the plane of the semiconductor wafer, it becomes possible to form a groove on the side wall of the semiconductor wafer, and without directly processing the cut surface of the semiconductor wafer, the conductive layer is formed on the cut surface of the semiconductor wafer. It becomes possible to fill easily.

このため、製造工程を煩雑化させることなく、半導体チップの側壁に導電層を設けることができ、上下層の導電層の位置合わせを容易に行うことが可能となるとともに、上下層の導電層の接合を行う際に、導電層の高さのバラツキや半導体チップの反りの影響をなくすことが可能となることから、スループットの低下を抑制しつつ、層間接続の信頼性を向上させることが可能となる。   Therefore, the conductive layer can be provided on the side wall of the semiconductor chip without complicating the manufacturing process, and the upper and lower conductive layers can be easily aligned, and the upper and lower conductive layers can be easily aligned. When bonding, it is possible to eliminate the influence of the variation in the height of the conductive layer and the warp of the semiconductor chip, so that it is possible to improve the reliability of interlayer connection while suppressing the decrease in throughput. Become.

また、請求項１５記載の半導体装置の製造方法によれば、配線層が形成された半導体ウェハの切断線上に掘り込み部を形成する工程と、前記掘り込み部内に絶縁膜を形成する工程と、前記絶縁膜を覆うとともに、前記配線層に接続されるアンダーバリアメタル層を形成する工程と、前記半導体ウェハの裏面を薄型化することにより、前記掘り込み部を貫通させ、前記切断線上に貫通孔を形成する工程と、前記切断線に沿って前記半導体ウェハをチップ状に切断する工程と、前記切断により分割された貫通孔内に導電層を充填する工程とを備えることを特徴とする。   According to the method for manufacturing a semiconductor device according to claim 15, a step of forming a digging portion on a cutting line of a semiconductor wafer on which a wiring layer is formed, a step of forming an insulating film in the digging portion, Covering the insulating film and forming an under-barrier metal layer connected to the wiring layer, and by thinning the back surface of the semiconductor wafer, penetrating the digging portion and forming a through hole on the cutting line , A step of cutting the semiconductor wafer into chips along the cutting line, and a step of filling a conductive layer into the through holes divided by the cutting.

これにより、貫通孔が形成された半導体ウェハを切断することで、半導体ウェハの側壁に溝を形成することが可能となり、半導体ウェハの切断面を直接加工することなく、半導体ウェハの切断面に導電層を容易に充填することが可能となるとともに、半導体ウェハを切断するために必要なマージン領域を有効活用して、層間接続を行うことが可能となる。
このため、製造工程を煩雑化させることなく、半導体チップの側壁に導電層を設けることが可能となるとともに、能動領域を犠牲にして、貫通電極を形成する必要がなくなる。 Thus, by cutting the semiconductor wafer in which the through-hole is formed, it becomes possible to form a groove on the side wall of the semiconductor wafer, so that the conductive surface is cut into the cut surface of the semiconductor wafer without directly processing the cut surface of the semiconductor wafer. Layers can be easily filled, and interlayer connection can be performed by effectively utilizing a margin region necessary for cutting a semiconductor wafer.
This makes it possible to provide a conductive layer on the side wall of the semiconductor chip without complicating the manufacturing process, and eliminates the need to form a through electrode at the expense of the active region.

この結果、チップサイズの拡大を抑制しつつ、上下層の導電層の位置合わせを容易に行うことが可能となるとともに、上下層の導電層の接合を行う際に、導電層の高さのバラツキや半導体チップの反りの影響をなくすことが可能となり、スループットの低下を抑制しつつ、層間接続の信頼性を向上させることが可能となる。
また、請求項１６記載の半導体モジュールの製造方法によれば、半導体チップの側壁に導電層を形成する工程と、前記半導体チップの側壁に形成された導電層を介して層間接続を行う工程とを備えることを特徴とする。 As a result, it is possible to easily align the upper and lower conductive layers while suppressing an increase in the chip size, and also when the upper and lower conductive layers are joined, the height of the conductive layers varies. In addition, it is possible to eliminate the influence of warping of the semiconductor chip, and it is possible to improve the reliability of interlayer connection while suppressing a decrease in throughput.
According to the method for manufacturing a semiconductor module according to claim 16, the step of forming a conductive layer on the side wall of the semiconductor chip and the step of performing interlayer connection via the conductive layer formed on the side wall of the semiconductor chip. It is characterized by providing.

これにより、能動領域に貫通電極を設けることなく、半導体チップの層間接続を行うことが可能となり、上下層の導電層の位置合わせを容易に行うことが可能となるとともに、導電層の高さのバラツキや半導体チップの反りの影響をなくして、層間接続の信頼性を向上させることが可能となる。
また、請求項１７記載の半導体モジュールの製造方法によれば、半導体ウェハの切断線上に貫通孔を形成する工程と、前記切断線に沿って前記半導体ウェハをチップ状に切断する工程と、前記切断により形成された半導体チップを積層する工程と、前記切断により分割された貫通孔内に導電層を充填する工程とを備えることを特徴とする。 As a result, it is possible to perform the interlayer connection of the semiconductor chips without providing a through electrode in the active region, it is possible to easily perform the alignment of the upper and lower conductive layers, and the height of the conductive layer. The reliability of interlayer connection can be improved by eliminating the influence of variations and warpage of the semiconductor chip.
In addition, according to the method for manufacturing a semiconductor module according to claim 17, a step of forming a through hole on a cutting line of a semiconductor wafer, a step of cutting the semiconductor wafer into a chip shape along the cutting line, and the cutting A step of laminating the semiconductor chips formed by the above step, and a step of filling a conductive layer in the through holes divided by the cutting.

これにより、貫通孔が形成された半導体ウェハを切断することで、半導体ウェハの側壁に溝を形成することができ、積層された半導体チップの側壁に導電材料を流し込むことで、半導体チップの層間接続を行うことが可能となる。
このため、半導体チップを積層する際に、上下層の貫通電極の接合を行う必要がなくなり、半導体チップの位置合わせを容易に行うことが可能となるとともに、導電層の高さのバラツキや半導体チップの反りの影響をなくすことが可能となり、層間接続の信頼性を向上させることが可能となる。 Thereby, by cutting the semiconductor wafer in which the through hole is formed, a groove can be formed on the side wall of the semiconductor wafer, and the conductive material is poured into the side wall of the stacked semiconductor chip, so that the interlayer connection of the semiconductor chip is performed. Can be performed.
For this reason, when stacking the semiconductor chips, it is not necessary to join the through electrodes of the upper and lower layers, and it is possible to easily align the semiconductor chips, and also the variation in the height of the conductive layers and the semiconductor chips Therefore, it is possible to eliminate the influence of the warp and improve the reliability of interlayer connection.

また、請求項１８記載の半導体モジュールの製造方法によれば、半導体ウェハの切断線上に貫通電極を形成する工程と、前記切断線に沿って前記半導体ウェハをチップ状に切断する工程と、前記切断により分割された貫通電極を介して、前記切断により形成された半導体チップの層間接続を行う工程とを備えることを特徴とする。
これにより、貫通電極が形成された半導体ウェハを切断することで、半導体ウェハの側壁に導電層を一括して形成することができる。 Furthermore, according to the method for manufacturing a semiconductor module according to claim 18, a step of forming a through electrode on a cutting line of a semiconductor wafer, a step of cutting the semiconductor wafer into a chip shape along the cutting line, and the cutting And a step of performing interlayer connection of the semiconductor chips formed by the cutting through the through electrodes divided by the above.
Thereby, the conductive layer can be collectively formed on the side wall of the semiconductor wafer by cutting the semiconductor wafer on which the through electrode is formed.

このため、半導体ウェハの切断後の導電材料の充填工程を省略しつつ、半導体ウェハの切断面に導電層を精度よく形成することが可能となるとともに、半導体ウェハを切断するために必要なマージン領域を有効活用して、層間接続を行うことが可能となる。
また、請求項１９記載の半導体モジュールの製造方法によれば、配線層が形成された半導体ウェハの切断線上に掘り込み部を形成する工程と、前記掘り込み部内に絶縁膜を形成する工程と、前記絶縁膜を覆うとともに、前記配線層に接続されるアンダーバリアメタル層を形成する工程と、前記半導体ウェハの裏面を薄型化することにより、前記掘り込み部を貫通させ、前記切断線上に貫通孔を形成する工程と、前記切断線に沿って前記半導体ウェハをチップ状に切断する工程と、前記切断により形成された半導体チップを積層する工程と、前記切断により分割された貫通孔に導電層を充填する工程とを備えることを特徴とする。 For this reason, it is possible to accurately form the conductive layer on the cut surface of the semiconductor wafer while omitting the step of filling the conductive material after cutting the semiconductor wafer, and the margin area necessary for cutting the semiconductor wafer. It is possible to make an interlayer connection by effectively utilizing.
According to the semiconductor module manufacturing method of claim 19, a step of forming a digging portion on a cutting line of a semiconductor wafer on which a wiring layer is formed, a step of forming an insulating film in the digging portion, Covering the insulating film and forming an under-barrier metal layer connected to the wiring layer, and by thinning the back surface of the semiconductor wafer, penetrating the digging portion and forming a through hole on the cutting line A step of cutting the semiconductor wafer into chips along the cutting line, a step of laminating semiconductor chips formed by the cutting, and a conductive layer in the through holes divided by the cutting And a filling step.

これにより、貫通孔が形成された半導体ウェハを切断することで、半導体ウェハの側壁に溝を形成することが可能となるとともに、積層された半導体チップの側壁に導電材料を流し込むことで、半導体チップの層間接続を行うことが可能となる。
このため、製造工程を煩雑化させることなく、半導体チップの側壁に導電層を設けることが可能となるとともに、能動領域を犠牲にして、貫通電極を形成する必要がなくなる。
この結果、チップサイズの拡大を抑制しつつ、上下層の導電層の位置合わせを容易に行うことが可能となるとともに、上下層の導電層の接合を行う際に、導電層の高さのバラツキや半導体チップの反りの影響をなくすことが可能となり、スループットの低下を抑制しつつ、層間接続の信頼性を向上させることが可能となる。 Thereby, it becomes possible to form a groove on the side wall of the semiconductor wafer by cutting the semiconductor wafer in which the through-hole is formed, and to flow the conductive material into the side wall of the stacked semiconductor chip, thereby It is possible to perform interlayer connection.
This makes it possible to provide a conductive layer on the side wall of the semiconductor chip without complicating the manufacturing process, and eliminates the need to form a through electrode at the expense of the active region.
As a result, it is possible to easily align the upper and lower conductive layers while suppressing an increase in the chip size, and also when the upper and lower conductive layers are joined, the height of the conductive layers varies. In addition, it is possible to eliminate the influence of warping of the semiconductor chip, and it is possible to improve the reliability of interlayer connection while suppressing a decrease in throughput.

また、請求項２０記載の半導体モジュールの製造方法によれば、半導体ウェハの切断線上に貫通孔を形成する工程と、前記切断線に沿って前記半導体ウェハをチップ状に切断する工程と、前記切断により分割された貫通孔内にピン状端子がはめ込まれるようにして、前記ピン状端子が立てられたインターポーザ基板上に半導体チップを積層する工程と、前記分割された貫通孔内に導電層を充填する工程とを備えることを特徴とする。
これにより、ピン状端子に沿って半導体チップをインターポーザ基板上に積層することで、半導体チップの位置合わせを図ることが可能となるとともに、ピン状端子に沿ってハンダ材などを容易に付着させることが可能となり、半導体チップの３次元実装を容易に実現することが可能となる。 Furthermore, according to the method for manufacturing a semiconductor module according to claim 20, a step of forming a through hole on a cutting line of a semiconductor wafer, a step of cutting the semiconductor wafer into a chip shape along the cutting line, and the cutting A step of laminating semiconductor chips on the interposer substrate on which the pin-shaped terminals are erected so that the pin-shaped terminals are inserted into the through-holes divided by the above, and a conductive layer is filled in the divided through-holes And a step of performing.
This makes it possible to align the semiconductor chips by laminating the semiconductor chips on the interposer substrate along the pin-shaped terminals, and to easily attach a solder material or the like along the pin-shaped terminals. Therefore, it is possible to easily realize the three-dimensional mounting of the semiconductor chip.

また、請求項２１記載の半導体モジュールの製造方法によれば、側壁に溝が形成され、裏面に凹部が形成されたインターポーザ基板上に半導体チップを実装する工程と、上層に積層されるインターポーザ基板の凹部に前記半導体チップが収まるようにして、半導体チップが実装されたインターポーザ基板を積層する工程と、前記インターポーザ基板の溝内に導電層を充填することにより、層間接続を行う工程とを備えることを特徴とする。
これにより、半導体チップの種類やチップサイズが異なる場合においても、半導体チップの３次元実装を容易に実現することが可能となるとともに、貫通電極の高さのバラツキやインターポーザ基板の反りの影響をなくしつつ、層間接続を実現することが可能となり、層間接続の信頼性を向上させることが可能となる。 According to the method for manufacturing a semiconductor module according to claim 21, the step of mounting the semiconductor chip on the interposer substrate in which the groove is formed on the side wall and the recess is formed on the back surface, and the interposer substrate stacked on the upper layer is provided. A step of laminating an interposer substrate on which the semiconductor chip is mounted so that the semiconductor chip fits in the recess, and a step of performing interlayer connection by filling a conductive layer in the groove of the interposer substrate. Features.
As a result, even when the types and chip sizes of the semiconductor chips are different, it is possible to easily realize the three-dimensional mounting of the semiconductor chips, and eliminate the influence of the variation in the height of the through electrode and the warp of the interposer substrate. However, interlayer connection can be realized, and reliability of interlayer connection can be improved.

また、請求項２２記載の半導体モジュールの製造方法によれば、側壁に溝が形成されたインターポーザ基板上に半導体チップを実装する工程と、主面に開口部が形成され、側壁に溝が形成された中間基板を介して、前記半導体チップが実装されたインターポーザ基板を積層する工程と、前記インターポーザ基板および前記中間基板の溝内に導電層を充填することにより、層間接続を行う工程とを備えることを特徴とする。
これにより、半導体チップの種類やチップサイズが異なる場合においても、半導体チップの３次元実装を容易に実現することが可能となるとともに、インターポーザ基板の構造を複雑化することなく、層間接続を実現することが可能となり、層間接続の信頼性を向上させることが可能となる。 According to the method for manufacturing a semiconductor module according to claim 22, the step of mounting the semiconductor chip on the interposer substrate in which the groove is formed on the side wall, the opening is formed on the main surface, and the groove is formed on the side wall. A step of laminating the interposer substrate on which the semiconductor chip is mounted via the intermediate substrate, and a step of performing interlayer connection by filling a conductive layer in the groove of the interposer substrate and the intermediate substrate. It is characterized by.
As a result, even when the types and chip sizes of the semiconductor chips are different, it is possible to easily realize the three-dimensional mounting of the semiconductor chips and realize interlayer connection without complicating the structure of the interposer substrate. Therefore, the reliability of interlayer connection can be improved.

以上説明したように、本発明によれば、半導体チップの側壁を介して層間接続を行うことにより、能動領域に貫通電極を設けることなく、半導体チップの層間接続を行うことが可能となり、上下層の導電層の位置合わせを容易に行うことが可能となるとともに、導電層の高さのバラツキや半導体チップの反りの影響をなくして、層間接続の信頼性を向上させることが可能となる。   As described above, according to the present invention, by performing interlayer connection through the sidewall of the semiconductor chip, it is possible to perform interlayer connection of the semiconductor chip without providing a through electrode in the active region. The conductive layer can be easily aligned, and the reliability of interlayer connection can be improved by eliminating the influence of variations in the height of the conductive layer and the warp of the semiconductor chip.

以下、本発明の実施形態に係る半導体装置の製造方法および半導体モジュールの製造方法について、図面を参照しながら説明する。
図１、２は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図、図３、４は、本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図である。
図１（ａ）および図３（ａ）において、半導体ウェハＷ上には、スクライブラインＳＬで区画された能動領域７が形成され、半導体ウェハＷの能動面１´には、パッド電極２が形成されるとともに、パッド電極２は、スクライブラインＳＬ上まで延伸された配線層３に接続されている。 Hereinafter, a semiconductor device manufacturing method and a semiconductor module manufacturing method according to embodiments of the present invention will be described with reference to the drawings.
1 and 2 are sectional views showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention, and FIGS. 3 and 4 are perspective views showing a method for manufacturing the semiconductor device according to the first embodiment of the present invention. is there.
In FIG. 1A and FIG. 3A, an active region 7 defined by a scribe line SL is formed on a semiconductor wafer W, and a pad electrode 2 is formed on an active surface 1 ′ of the semiconductor wafer W. At the same time, the pad electrode 2 is connected to the wiring layer 3 extending to the scribe line SL.

そして、例えば、フォトリソグラフィー技術およびドライエッチング技術を用いることにより、半導体ウェハＷのスクライブラインＳＬに掘り込み部４を形成する。
次に、図１（ｂ）に示すように、例えば、フォトリソグラフィー技術およびＣＶＤ技術を用いることにより、掘り込み部４内に絶縁膜５を形成する。なお、絶縁膜５としては、例えば、酸化珪素膜または窒化珪素膜などを用いることができる。 Then, for example, the digging portion 4 is formed in the scribe line SL of the semiconductor wafer W by using a photolithography technique and a dry etching technique.
Next, as shown in FIG. 1B, an insulating film 5 is formed in the digging portion 4 by using, for example, a photolithography technique and a CVD technique. For example, a silicon oxide film or a silicon nitride film can be used as the insulating film 5.

そして、例えば、フォトリソグラフィー技術およびスパッタ技術を用いることにより、絶縁膜５で覆われた掘り込み部４内にアンダーバリアメタル膜６を形成するとともに、掘り込み部４内に形成されたアンダーバリアメタル膜６を配線層３に接続する。なお、アンダーバリアメタル膜６としては、例えば、ＴｉＷ、ＴｉＮ、ＣｒまたはＮｉなどを用いることができる。   Then, for example, by using a photolithography technique and a sputtering technique, the under barrier metal film 6 is formed in the digging portion 4 covered with the insulating film 5, and the under barrier metal formed in the digging portion 4 is used. The film 6 is connected to the wiring layer 3. As the under barrier metal film 6, for example, TiW, TiN, Cr, or Ni can be used.

次に、図１（ｃ）に示すように、バックグラインドを用いて半導体ウェハＷの裏面１´´を研削することにより、半導体ウェハＷを薄型化する。
ここで、半導体ウェハＷの裏面１´´のバックグラインドは、絶縁膜５が露出する手前で終了させる。
そして、半導体ウェハＷがバックグラインドにより薄型化されると、半導体ウェハＷの裏面１´´をドライエッチングすることにより、半導体ウェハＷをさらに薄型化するとともに、掘り込み部４底面の絶縁膜５およびアンダーバリアメタル膜６を除去し、掘り込み部４を貫通させて、半導体ウェハＷに貫通孔４´を形成する。なお、半導体ウェハＷの裏面１´´のドライエッチング時のエッチングガスとしては、例えば、Ｃｌ2、ＨＢｒ、ＳＦ6などを用いることができ、絶縁膜４のドライエッチング時のエッチングガスとしては、例えば、Ｃｌ2、ＨＢｒ、ＳＦ6などを用いることができる。 Next, as shown in FIG. 1C, the semiconductor wafer W is thinned by grinding the back surface 1 ″ of the semiconductor wafer W using a back grind.
Here, the back grinding of the back surface 1 ″ of the semiconductor wafer W is terminated before the insulating film 5 is exposed.
Then, when the semiconductor wafer W is thinned by back grinding, the back surface 1 ″ of the semiconductor wafer W is dry-etched to further thin the semiconductor wafer W, and the insulating film 5 on the bottom surface of the digging portion 4 and The under barrier metal film 6 is removed and the digging portion 4 is penetrated to form a through hole 4 ′ in the semiconductor wafer W. For example, Cl 2 , HBr, SF 6, or the like can be used as an etching gas at the time of dry etching of the back surface 1 ″ of the semiconductor wafer W. As an etching gas at the time of dry etching of the insulating film 4, for example, , Cl 2 , HBr, SF 6 or the like can be used.

次に、図１（ｄ）および図３（ｂ）に示すように、貫通孔４´が形成された半導体ウェハＷをスクライブラインＳＬに沿って切断し、貫通孔４´を縦方向に分割することにより、半導体基板１の側壁に溝４´´を形成する。
次に、図２（ａ）および図４（ａ）に示すように、側壁に溝４ａ〜４ｃがそれぞれ形成された半導体基板１ａ〜１ｃを、樹脂層８ａ、８ｂを介して積層する。ここで、半導体基板１ａ〜１ｃおよび樹脂層８ａ、８ｂを積層する場合、各半導体基板１ａ〜１ｃの側壁に形成された溝４ａ〜４ｃが縦方向に揃うようにする。 Next, as shown in FIGS. 1D and 3B, the semiconductor wafer W in which the through hole 4 ′ is formed is cut along the scribe line SL, and the through hole 4 ′ is divided in the vertical direction. As a result, a groove 4 ″ is formed on the side wall of the semiconductor substrate 1.
Next, as shown in FIG. 2A and FIG. 4A, semiconductor substrates 1a to 1c each having grooves 4a to 4c formed on the side walls are stacked via resin layers 8a and 8b. Here, when the semiconductor substrates 1a to 1c and the resin layers 8a and 8b are stacked, the grooves 4a to 4c formed on the side walls of the semiconductor substrates 1a to 1c are aligned in the vertical direction.

次に、図２（ｂ）および図４（ｂ）に示すように、樹脂層８ａ、８ｂに跨がるようにして、溝４ａ〜４ｃ内に導電材料１１を充填することにより、各半導体基板１ａ〜１ｃに形成されたパッド電極２ａ〜２ｃを層間接続する。
なお、溝４ａ〜４ｃ内に充填する導電材料１１としては、例えば、Ａｇペーストやハンダペースト、あるいは導電性スリラーなどを用いることができる。 Next, as shown in FIG. 2B and FIG. 4B, each semiconductor substrate is filled with a conductive material 11 in the grooves 4a to 4c so as to straddle the resin layers 8a and 8b. The pad electrodes 2a to 2c formed on 1a to 1c are interlayer-connected.
As the conductive material 11 filled in the grooves 4a to 4c, for example, Ag paste, solder paste, conductive chiller, or the like can be used.

図５は、本発明の一実施形態に係る導電材料の充填方法を示す側面図である。
図５（ａ）において、溝４ａ〜４ｃ内に導電材料１１を充填する場合、積層された半導体基板１ａ〜１ｃの壁面上に導電材料１１を塗布する。
そして、導電材料１１が塗布された半導体基板１ａ〜１ｃの壁面上でステージ１２をスライドさせ、半導体基板１ａ〜１ｃの壁面上の導電材料１１を擦り取ることにより、溝４ａ〜４ｃ内に導電材料１１を充填する。 FIG. 5 is a side view showing a conductive material filling method according to an embodiment of the present invention.
5A, when the conductive material 11 is filled in the grooves 4a to 4c, the conductive material 11 is applied on the wall surfaces of the stacked semiconductor substrates 1a to 1c.
Then, the stage 12 is slid on the wall surfaces of the semiconductor substrates 1a to 1c to which the conductive material 11 has been applied, and the conductive material 11 on the wall surfaces of the semiconductor substrates 1a to 1c is scraped off to thereby form the conductive material in the grooves 4a to 4c. 11 is filled.

これにより、半導体基板１ａ〜１ｃの側壁に導電材料１１を充填することで、半導体基板１ａ〜１ｃの層間接続を行なうことが可能となり、半導体基板１ａ〜１ｃを積層した後に、層間接続を行うための導電層を形成することが可能となるとともに、半導体基板１ａ〜１ｃの能動面に貫通電極を設ける必要がなくなる。
このため、チップサイズの増大を抑制しつつ、溝４ａ〜４ｃの幅を容易に拡大することが可能となり、半導体基板１ａ〜１ｃを積層する際の位置合わせを容易化することが可能となるとともに、貫通電極の高さのバラツキや半導体基板１ａ〜１ｃの反りの影響を受けることなく、半導体基板１ａ〜１ｃの層間接続を行なうことが可能となり、積層構造の小型化を図りつつ、層間接続の信頼性を向上させることが可能となる。 Thus, by filling the side walls of the semiconductor substrates 1a to 1c with the conductive material 11, it becomes possible to perform the interlayer connection of the semiconductor substrates 1a to 1c, and to perform the interlayer connection after the semiconductor substrates 1a to 1c are stacked. It is possible to form a conductive layer, and there is no need to provide a through electrode on the active surfaces of the semiconductor substrates 1a to 1c.
Therefore, it is possible to easily increase the width of the grooves 4a to 4c while suppressing an increase in chip size, and it is possible to facilitate alignment when the semiconductor substrates 1a to 1c are stacked. The interlayer connection of the semiconductor substrates 1a to 1c can be performed without being affected by the variation in the height of the through electrode and the warp of the semiconductor substrates 1a to 1c, and the interlayer connection can be reduced while miniaturizing the laminated structure. Reliability can be improved.

また、半導体基板１ａ〜１ｃの側壁を介して層間接続を行なうことにより、層間接続の妨げになることなく、半導体基板１ａ〜１ｃの全面に樹脂層８ａ、８ｂをべた塗りすることが可能となる。
このため、製造工程を複雑化することなく、半導体基板１ａ〜１ｃ間の絶縁を図ることが可能となるとともに、半導体基板１ａ〜１ｃの封止性を容易に向上させて、半導体モジュールの信頼性を向上させることが可能となる。 Further, by performing interlayer connection through the side walls of the semiconductor substrates 1a to 1c, it becomes possible to apply the resin layers 8a and 8b to the entire surfaces of the semiconductor substrates 1a to 1c without obstructing the interlayer connection. .
For this reason, it is possible to achieve insulation between the semiconductor substrates 1a to 1c without complicating the manufacturing process, and to easily improve the sealing performance of the semiconductor substrates 1a to 1c, thereby improving the reliability of the semiconductor module. Can be improved.

図６、７は、本発明の第２実施形態に係る半導体モジュールの製造方法を示す斜視図である。
図６（ａ）において、半導体基板２１上には能動領域２７が形成されるとともに、半導体基板２１の側壁には溝２４が形成され、半導体基板２１の能動面２１´には、パッド電極２２および配線層２３が形成されている。また、パッド電極２３は、溝２４まで延伸された配線層２３に接続され、溝２４の表面は絶縁膜２５で覆われるとともに、絶縁膜２５で覆われた溝２４内には、配線層２３に接続されたアンダーバリアメタル膜２６が形成されている。 6 and 7 are perspective views showing a method of manufacturing a semiconductor module according to the second embodiment of the present invention.
In FIG. 6A, an active region 27 is formed on the semiconductor substrate 21, a groove 24 is formed on the side wall of the semiconductor substrate 21, and a pad electrode 22 and an active surface 21 ′ of the semiconductor substrate 21 are formed. A wiring layer 23 is formed. The pad electrode 23 is connected to the wiring layer 23 extending to the groove 24, and the surface of the groove 24 is covered with the insulating film 25, and the groove 24 covered with the insulating film 25 is formed in the wiring layer 23. A connected under barrier metal film 26 is formed.

一方、図６（ｂ）において、インターポーザ基板３１上には、半導体基板２１の溝２４の配置に対応するように、ピン状端子３２が立てられ、インターポーザ基板３１の裏面にはバンプ電極３３が形成され、ピン状端子３２とバンプ電極３３とは内部配線により接続されている。
なお、ピン状端子３２は、例えば、Ｃｕなどのハンダ濡れ性のよい金属材料、または表面がハンダメッキされた金属材料などで構成することができ、ピン状端子３２の径は、ピン状端子３２が溝２４内に収まるように設定することができる。 On the other hand, in FIG. 6B, pin-like terminals 32 are erected on the interposer substrate 31 so as to correspond to the arrangement of the grooves 24 of the semiconductor substrate 21, and bump electrodes 33 are formed on the back surface of the interposer substrate 31. The pin-like terminal 32 and the bump electrode 33 are connected by internal wiring.
The pin-shaped terminal 32 can be made of, for example, a metal material with good solder wettability such as Cu, or a metal material whose surface is solder-plated, and the diameter of the pin-shaped terminal 32 is the pin-shaped terminal 32. Can be set in the groove 24.

そして、半導体基板２１の積層構造を実現する場合、ピン状端子３２が半導体基板２１の溝２４内にはめ込まれるようにして、半導体基板２１をピン状端子３２に沿ってインターポーザ基板３１上に積み上げる。
この結果、図７（ａ）に示すように、樹脂層２８ａ、２８ｂによって層間絶縁された半導体基板２１ａ〜２１ｃの積層構造を形成することができる。ここで、各半導体基板２１ａ〜２１ｃには溝２４ａ〜２４ｃが形成され、各溝２４ａ〜２４ｃの表面は絶縁膜２５ａ〜２５ｃでそれぞれ覆われるとともに、絶縁膜２５ａ〜２５ｃで覆われた溝２４ａ〜２４ｃ内には、アンダーバリアメタル膜２６ａ〜２６ｃがそれぞれ形成されている。そして、例えば、半導体基板２１ａ上に形成されたパッド電極２２ａは配線層２３ａを介してアンダーバリアメタル膜２６ａに接続されている。 When realizing the laminated structure of the semiconductor substrate 21, the semiconductor substrate 21 is stacked on the interposer substrate 31 along the pin-shaped terminals 32 so that the pin-shaped terminals 32 are fitted in the grooves 24 of the semiconductor substrate 21.
As a result, as shown in FIG. 7A, it is possible to form a laminated structure of semiconductor substrates 21a to 21c that are interlayer-insulated by the resin layers 28a and 28b. Here, grooves 24a to 24c are formed in the respective semiconductor substrates 21a to 21c, and the surfaces of the grooves 24a to 24c are covered with the insulating films 25a to 25c, respectively, and the grooves 24a to 24c covered with the insulating films 25a to 25c. Under barrier metal films 26a to 26c are respectively formed in 24c. For example, the pad electrode 22a formed on the semiconductor substrate 21a is connected to the under barrier metal film 26a through the wiring layer 23a.

次に、図７（ｂ）に示すように、ハンダディップなどにより、ピン状端子３２に沿って導電材料３４を付着させることにより、樹脂層２８ａ、２８ｂに跨がるようにして、溝２４ａ〜２４ｃ内に導電材料３４を充填する。
これにより、ピン状端子３２に沿って半導体基板２１ａ〜２１ｃを積み上げていくことにより、溝２４ａ〜２４ｃの位置を揃えながら、半導体基板２１ａ〜２１ｃを積層することができ、位置合わせにかかる手間を軽減させて、半導体基板２１ａ〜２１ｃの積層構造を容易に実現することが可能となる。 Next, as shown in FIG. 7B, the conductive material 34 is attached along the pin-like terminals 32 by solder dip or the like, so as to straddle the resin layers 28a and 28b, thereby forming the grooves 24a to 24b. The conductive material 34 is filled in 24c.
As a result, by stacking the semiconductor substrates 21a to 21c along the pin-shaped terminals 32, the semiconductor substrates 21a to 21c can be stacked while aligning the positions of the grooves 24a to 24c. It is possible to easily realize the stacked structure of the semiconductor substrates 21a to 21c.

また、ピン状端子３２をハンダ濡れ性のよい金属材料で構成することにより、ハンダディップなどにより、導電材料３４を溝２４ａ〜２４ｃ内に一括して充填することができる。
また、ピン状端子３２をハンダメッキされた金属材料などで構成することにより、熱処理を行なうことで、樹脂層２８ａ、２８ｂを介して溝２４ａ〜２４ｃを一括してハンダ接続することができる。 Further, by configuring the pin-shaped terminal 32 with a metal material having good solder wettability, the conductive material 34 can be filled in the grooves 24a to 24c in a lump by solder dipping or the like.
Further, by configuring the pin-shaped terminal 32 with a solder-plated metal material or the like, the grooves 24a to 24c can be collectively soldered via the resin layers 28a and 28b by performing heat treatment.

図８、９は、本発明の第３実施形態に係る半導体モジュールの製造方法を示す斜視図である。
図８において、半導体基板４１上には能動領域４２が形成されるとともに、半導体基板４１の能動面にはパッド電極４３が形成されている。
一方、インターポーザ基板５１上には端子電極５２および配線層５３が形成されるとともに、インターポーザ基板５１の側壁には溝５４が形成され、端子電極５２は、溝５４まで延伸された配線層５３に接続されている。 8 and 9 are perspective views showing a method of manufacturing a semiconductor module according to the third embodiment of the present invention.
In FIG. 8, an active region 42 is formed on a semiconductor substrate 41, and a pad electrode 43 is formed on the active surface of the semiconductor substrate 41.
On the other hand, a terminal electrode 52 and a wiring layer 53 are formed on the interposer substrate 51, and a groove 54 is formed on the side wall of the interposer substrate 51. The terminal electrode 52 is connected to the wiring layer 53 extending to the groove 54. Has been.

また、インターポーザ基板５１の側壁に形成された溝５４内には、配線層５３に接続されたアンダーバリアメタル膜５５が形成され、インターポーザ基板５１の裏面には、半導体基板４１を収容可能な凹部５７が設けられている。
なお、インターポーザ基板５１としては、例えば、樹脂基板やセラミック基板、またはガラスエポキシ基板などを用いることができ、アンダーバリアメタル膜５５としては、例えば、ＴｉＷ、ＴｉＮ、ＣｒまたはＮｉなどを用いることができる。 An under barrier metal film 55 connected to the wiring layer 53 is formed in the groove 54 formed on the side wall of the interposer substrate 51, and a recess 57 that can accommodate the semiconductor substrate 41 is formed on the back surface of the interposer substrate 51. Is provided.
As the interposer substrate 51, for example, a resin substrate, a ceramic substrate, or a glass epoxy substrate can be used. As the under barrier metal film 55, for example, TiW, TiN, Cr, Ni, or the like can be used. .

そして、半導体基板５１は、インターポーザ基板５１上に実装され、半導体基板５１上のパッド電極４３は、ワイヤ５６により、インターポーザ基板５１上の端子電極５２と接続されている。
そして、図９（ａ）に示すように、半導体基板がそれぞれ実装されたインターポーザ基板５１ａ〜５１ｃを積層することにより、半導体基板の３次元実装構造を実現することができる。 The semiconductor substrate 51 is mounted on the interposer substrate 51, and the pad electrode 43 on the semiconductor substrate 51 is connected to the terminal electrode 52 on the interposer substrate 51 by a wire 56.
Then, as shown in FIG. 9A, a three-dimensional mounting structure of a semiconductor substrate can be realized by stacking interposer substrates 51a to 51c each having a semiconductor substrate mounted thereon.

ここで、インターポーザ基板５１ａ〜５１ｃの裏面に凹部５７ａ〜５７ｃをそれぞれ設けることにより、インターポーザ基板５１ａ〜５１ｃにそれぞれ実装された半導体基板を、上層のインターポーザ基板５１ａ〜５１ｃの凹部５７ａ〜５７ｃにそれぞれ収容することが可能となり、半導体基板がそれぞれ実装されたインターポーザ基板５１ａ〜５１ｃを精度よく積層することが可能となる。   Here, by providing the recesses 57a to 57c on the back surfaces of the interposer substrates 51a to 51c, the semiconductor substrates respectively mounted on the interposer substrates 51a to 51c are accommodated in the recesses 57a to 57c of the upper interposer substrates 51a to 51c, respectively. It becomes possible to stack the interposer substrates 51a to 51c on which the semiconductor substrates are mounted with high accuracy.

なお、各インターポーザ基板５１ａ〜５１ｃの側壁には溝５４ａ〜５４ｃがそれぞれ形成されるとともに、各インターポーザ基板５１ａ〜５１ｃの裏面には凹部５７ａ〜５７ｃがそれぞれ形成され、各溝５４ａ〜５４ｃ内には、アンダーバリアメタル膜５５ａ〜５５ｃがそれぞれ形成されている。
そして、例えば、インターポーザ基板５１ａ上には端子電極５２ａおよび配線層５３ａが形成され、端子電極５２ａは、配線層５３ａを介してアンダーバリアメタル膜５５ａに接続され、インターポーザ基板５１ａ上には半導体基板４１ａが実装され、半導体基板４１ａ上のパッド電極４３ａは、ワイヤ５６ａにより、インターポーザ基板５１ａ上の端子電極５２ａと接続されている。 Grooves 54a to 54c are respectively formed on the side walls of the interposer substrates 51a to 51c, and recesses 57a to 57c are formed on the back surfaces of the interposer substrates 51a to 51c, respectively. Under barrier metal films 55a to 55c are respectively formed.
For example, a terminal electrode 52a and a wiring layer 53a are formed on the interposer substrate 51a. The terminal electrode 52a is connected to the under barrier metal film 55a through the wiring layer 53a. The semiconductor substrate 41a is formed on the interposer substrate 51a. The pad electrode 43a on the semiconductor substrate 41a is connected to the terminal electrode 52a on the interposer substrate 51a by a wire 56a.

次に、図９（ｂ）に示すように、インターポーザ基板５１ａ〜５１ｃの側壁にそれぞれ形成された溝５４ａ〜５４ｃ内に導電材料５８を充填することにより、インターポーザ基板５１ａ〜５１ｃを介して、半導体基板の層間接続を実現する。
これにより、半導体基板５１の種類やチップサイズが異なる場合においても、チップサイズの拡大を抑制しつつ、半導体基板５１の３次元実装を容易に実現することが可能となるとともに、層間接続の信頼性を向上させることが可能となる。
このため、電子機器の小型・軽量化を可能としつつ、電子機器の信頼性を向上させることが可能となるとともに、様々の機能を電子機器に容易に付加することが可能となる。 Next, as shown in FIG. 9B, the conductive material 58 is filled in the grooves 54a to 54c respectively formed on the side walls of the interposer substrates 51a to 51c, thereby allowing the semiconductors to pass through the interposer substrates 51a to 51c. Realize inter-layer connection of substrates.
As a result, even when the type and chip size of the semiconductor substrate 51 are different, it is possible to easily realize the three-dimensional mounting of the semiconductor substrate 51 while suppressing the increase of the chip size, and the reliability of interlayer connection. Can be improved.
Therefore, it is possible to improve the reliability of the electronic device while making the electronic device smaller and lighter, and it is possible to easily add various functions to the electronic device.

図１０、１１は、本発明の第５実施形態に係る半導体モジュールの製造方法を示す断面図である。
図１０（ａ）において、インターポーザ基板７１上には配線層７３が形成されるとともに、インターポーザ基板７１の側壁には溝７４が形成され、インターポーザ基板７１の側壁に形成された溝７４内には、配線層７３に接続されたアンダーバリアメタル膜７５が形成されている。 10 and 11 are cross-sectional views illustrating a method for manufacturing a semiconductor module according to the fifth embodiment of the present invention.
In FIG. 10A, a wiring layer 73 is formed on the interposer substrate 71, and a groove 74 is formed on the side wall of the interposer substrate 71. In the groove 74 formed on the side wall of the interposer substrate 71, An under barrier metal film 75 connected to the wiring layer 73 is formed.

そして、半導体基板６１は、フェースダウンによりインターポーザ基板７１上に実装され、半導体基板６１のパッド電極は、配線層７３を介してアンダーバリアメタル膜７５に接続されている。
一方、図１０（ｂ）において、中間基板８１には半導体基板６１を収容可能な開口部８６が設けられ、中間基板８１の側壁には溝８４が形成され、中間基板８１の側壁に形成された溝８４内には、アンダーバリアメタル膜８５が形成されている。 The semiconductor substrate 61 is mounted face-down on the interposer substrate 71, and the pad electrode of the semiconductor substrate 61 is connected to the under barrier metal film 75 through the wiring layer 73.
On the other hand, in FIG. 10B, the intermediate substrate 81 is provided with an opening 86 that can accommodate the semiconductor substrate 61, and a groove 84 is formed on the side wall of the intermediate substrate 81, which is formed on the side wall of the intermediate substrate 81. An under barrier metal film 85 is formed in the trench 84.

なお、インターポーザ基板７１および中間基板８１としては、例えば、樹脂基板やセラミック基板、またはガラスエポキシ基板などを用いることができ、アンダーバリアメタル膜７５、８５としては、例えば、ＴｉＷ、ＴｉＮ、ＣｒまたはＮｉなどを用いることができる。
そして、図１１（ａ）に示すように、中間基板８１ａ、８１ｂをそれぞれ間に挟みつつ、半導体基板がそれぞれ実装されたインターポーザ基板７１ａ〜７１ｃを積層することにより、半導体基板の３次元実装構造を実現することができる。 As the interposer substrate 71 and the intermediate substrate 81, for example, a resin substrate, a ceramic substrate, or a glass epoxy substrate can be used, and as the under barrier metal films 75 and 85, for example, TiW, TiN, Cr, or Ni Etc. can be used.
Then, as shown in FIG. 11A, by interposing the interposer substrates 71a to 71c on which the semiconductor substrates are mounted while sandwiching the intermediate substrates 81a and 81b therebetween, a three-dimensional mounting structure of the semiconductor substrate is obtained. Can be realized.

ここで、インターポーザ基板７１ａ〜７１ｃの間に中間基板８１ａ、８１ｂをそれぞれ挟むことにより、インターポーザ基板７１ａ〜７１ｃにそれぞれ実装された半導体基板を、中間基板８１ａ、８１ｂの開口部にそれぞれ収容することが可能となり、半導体基板がそれぞれ実装されたインターポーザ基板７１ａ〜７１ｃを精度よく積層することが可能となる。   Here, by sandwiching the intermediate substrates 81a and 81b between the interposer substrates 71a to 71c, the semiconductor substrates respectively mounted on the interposer substrates 71a to 71c can be accommodated in the openings of the intermediate substrates 81a and 81b, respectively. Therefore, the interposer substrates 71a to 71c on which the semiconductor substrates are respectively mounted can be accurately stacked.

また、中間基板８１ａ、８１ｂの側壁にも溝８４ａ、８４ｂを設けることにより、インターポーザ基板７１ａ〜７１ｃの間に中間基板８１ａ、８１ｂを挟んだ場合においても、インターポーザ基板７１ａ〜７１ｃの側壁を介して層間接続を容易に行なうことが可能となる。
なお、各インターポーザ基板７１ａ〜７１ｃの側壁には溝７４ａ〜７４ｃがそれぞれ形成されるとともに、各溝７４ａ〜７４ｃ内には、アンダーバリアメタル膜７５ａ〜７５ｃがそれぞれ形成されている。 Further, by providing grooves 84a and 84b on the side walls of the intermediate substrates 81a and 81b, even when the intermediate substrates 81a and 81b are sandwiched between the interposer substrates 71a to 71c, the side walls of the interposer substrates 71a to 71c are interposed. Interlayer connection can be easily performed.
Grooves 74a to 74c are formed on the side walls of the respective interposer substrates 71a to 71c, and under barrier metal films 75a to 75c are formed in the respective grooves 74a to 74c.

また、各中間基板８１ａ、８１ｂの側壁には溝８４ａ、８４ｃがそれぞれ形成されるとともに、各溝８４ａ、８４ｂ内には、アンダーバリアメタル膜８５ａ、８５ｂがそれぞれ形成されている。
そして、例えば、インターポーザ基板７１ａ上には、アンダーバリアメタル膜７５ａに接続された配線層７３ａが形成されるとともに、配線層７３ａに接続された半導体基板６１ａがフェースダウンで実装されている。
次に、図１１（ｂ）に示すように、インターポーザ基板７１ａ〜７１ｃおよび中間基板８１ａ、８１ｂの側壁にそれぞれ形成された溝７４ａ〜７４ｃ、８４ａ、８４ｃ内に導電材料８６を充填することにより、インターポーザ基板７１ａ〜７１ｃおよび中間基板８１ａ、８１ｂを介して、半導体基板の層間接続を実現する。 Further, grooves 84a and 84c are formed on the side walls of the intermediate substrates 81a and 81b, respectively, and under barrier metal films 85a and 85b are formed in the grooves 84a and 84b, respectively.
For example, a wiring layer 73a connected to the under barrier metal film 75a is formed on the interposer substrate 71a, and a semiconductor substrate 61a connected to the wiring layer 73a is mounted face down.
Next, as shown in FIG. 11B, by filling the conductive material 86 into the grooves 74a to 74c, 84a, and 84c formed in the side walls of the interposer substrates 71a to 71c and the intermediate substrates 81a and 81b, respectively. Interlayer connection of semiconductor substrates is realized through the interposer substrates 71a to 71c and the intermediate substrates 81a and 81b.

これにより、半導体基板７１の種類やチップサイズが異なる場合においても、チップサイズの拡大を抑制しつつ、半導体基板７１の３次元実装を容易に実現することが可能となるとともに、インターポーザ基板７１ａ〜７１ｃの複雑化を防止しつつ、層間接続の信頼性を向上させることが可能となる。
このため、電子機器の小型・軽量化を可能としつつ、電子機器の信頼性を向上させることが可能となるとともに、コストアップを抑制しつつ、様々の機能を電子機器に容易に付加することが可能となる。 As a result, even when the type and chip size of the semiconductor substrate 71 are different, it is possible to easily realize the three-dimensional mounting of the semiconductor substrate 71 while suppressing the increase in the chip size, and the interposer substrates 71a to 71c. It is possible to improve the reliability of the interlayer connection while preventing the complexity of the connection.
Therefore, it is possible to improve the reliability of the electronic device while making the electronic device smaller and lighter, and to easily add various functions to the electronic device while suppressing an increase in cost. It becomes possible.

図１２、１３は、本発明の第５実施形態に係る半導体モジュールの製造方法を示す断面図である。
図１２（ａ）において、半導体ウェハＷ上には、スクライブラインＳＬで区画された能動領域が形成され、半導体ウェハＷの能動面９１´には、パッド電極９２が形成されるとともに、パッド電極９２は、スクライブラインＳＬ上まで延伸された配線層９３に接続されている。
そして、例えば、フォトリソグラフィー技術およびドライエッチング技術を用いることにより、半導体ウェハＷのスクライブラインＳＬに掘り込み部９４を形成する。 12 and 13 are cross-sectional views illustrating a method for manufacturing a semiconductor module according to a fifth embodiment of the present invention.
In FIG. 12A, an active region partitioned by a scribe line SL is formed on a semiconductor wafer W, and a pad electrode 92 is formed on the active surface 91 ′ of the semiconductor wafer W. Are connected to the wiring layer 93 extended to above the scribe line SL.
Then, for example, the digging portion 94 is formed in the scribe line SL of the semiconductor wafer W by using a photolithography technique and a dry etching technique.

ここで、半導体ウェハＷの厚みＴ１は、例えば、６インチウェハを用いた場合、６２５μｍ、８インチウェハを用いた場合、７２５μｍとすることができ、掘り込み部９４の深さＤ１は、例えば、７０μｍとすることができる。
次に、図１２（ｂ）に示すように、例えば、フォトリソグラフィー技術およびＣＶＤ技術を用いることにより、掘り込み部９４内の底面および側面に絶縁膜９５を形成する。なお、絶縁膜９５としては、例えば、酸化珪素膜または窒化珪素膜などを用いることができる。 Here, the thickness T1 of the semiconductor wafer W can be, for example, 625 μm when a 6-inch wafer is used, and 725 μm when an 8-inch wafer is used, and the depth D1 of the digging portion 94 is, for example, It can be 70 μm.
Next, as illustrated in FIG. 12B, the insulating film 95 is formed on the bottom surface and the side surface in the digging portion 94 by using, for example, a photolithography technique and a CVD technique. As the insulating film 95, for example, a silicon oxide film or a silicon nitride film can be used.

次に、図１２（ｃ）に示すように、例えば、スパッタまたは蒸着などにより、掘り込み部９４内を含む半導体基板９１上にシード電極９６を形成する。なお、シード電極９６としては、例えば、ニッケルＮｉ、クロムＣｒ、チタンＴｉ、タングステンＷなどの導電材料を用いることができる。
そして、掘り込み部９４に対応した位置に開口部９７´が設けられたメッキレジスト層９７を、シード電極９６が形成された半導体基板９１上に形成する。ここで、開口部９７´の大きさは、開口部９７´が配線層９３上にかかるように設定する。 Next, as shown in FIG. 12C, a seed electrode 96 is formed on the semiconductor substrate 91 including the inside of the digging portion 94 by, for example, sputtering or vapor deposition. As the seed electrode 96, for example, a conductive material such as nickel Ni, chromium Cr, titanium Ti, or tungsten W can be used.
Then, a plating resist layer 97 having an opening 97 ′ provided at a position corresponding to the digging portion 94 is formed on the semiconductor substrate 91 on which the seed electrode 96 is formed. Here, the size of the opening 97 ′ is set so that the opening 97 ′ covers the wiring layer 93.

そして、シード電極９６をメッキ端子とした電解メッキを行うことにより、メッキレジスト層９７に設けられた開口部９７´を介し、掘り込み部９４および開口部９７´内に埋め込み電極９８を形成する。
なお、埋め込み電極９８としては、例えば、ニッケルＮｉ、銅Ｃｕ、金Ａｕなどからなる１層構造の他、ニッケルＮｉ、銅Ｃｕ、金Ａｕなどの金属上にＳｎ、Ｓｎ−Ｐｂ、Ｓｎ−Ａｇ、Ｓｎ−Ｃｕ、Ｓｎ−Ｚｕなどのハンダ材が積層された２層構造を用いるようにしてもよい。 Then, by performing electrolytic plating using the seed electrode 96 as a plating terminal, a buried electrode 98 is formed in the digging portion 94 and the opening portion 97 ′ through the opening portion 97 ′ provided in the plating resist layer 97.
As the embedded electrode 98, for example, in addition to a single layer structure made of nickel Ni, copper Cu, gold Au, etc., a metal such as nickel Ni, copper Cu, gold Au, Sn, Sn—Pb, Sn—Ag, A two-layer structure in which solder materials such as Sn—Cu and Sn—Zu are stacked may be used.

また、埋め込み電極９８の形成は、電解メッキを用いる方法のほか、無電解メッキを用いてもよく、また、例えば、インクジェット法により、導電性スラリーや導電性ペーストなどを掘り込み部９４内に吐出させるようにしてもよい。
次に、図１２（ｄ）に示すように、メッキレジスト層９７を除去し、埋め込み電極９８をマスクとして、シード電極９６をエッチングすることにより、半導体ウェハＷの能動面９１´を露出させる。 In addition to the method using electrolytic plating, the embedded electrode 98 may be formed by electroless plating. For example, conductive slurry or conductive paste is discharged into the digging portion 94 by an ink jet method. You may make it make it.
Next, as shown in FIG. 12D, the plating resist layer 97 is removed, and the seed electrode 96 is etched using the embedded electrode 98 as a mask, thereby exposing the active surface 91 ′ of the semiconductor wafer W.

次に、図１３（ａ）に示すように、バックグラインドを用いて半導体ウェハＷの裏面９１´´を研削することにより、半導体ウェハＷを薄型化する。
ここで、半導体ウェハＷの裏面９１´´のバックグラインドは、絶縁膜９５が露出する手前で終了させ、バックグラインド後の半導体ウェハＷの厚みＴ２は、例えば、１００μｍとすることができる。 Next, as illustrated in FIG. 13A, the semiconductor wafer W is thinned by grinding the back surface 91 ″ of the semiconductor wafer W using a back grind.
Here, the back grinding of the back surface 91 ″ of the semiconductor wafer W is terminated before the insulating film 95 is exposed, and the thickness T2 of the semiconductor wafer W after the back grinding can be set to 100 μm, for example.

次に、図１３（ｂ）に示すように、半導体ウェハＷの裏面９１´´をドライエッチングすることにより、半導体ウェハＷをさらに薄型化し、掘り込み部９３を貫通させて、半導体ウェハＷに貫通孔９４´を形成するとともに、絶縁膜９５で覆われた埋め込み電極９８の先端を露出させて、貫通電極９８´を形成する。なお、ドライエッチング後の半導体ウェハＷの厚みＴ３は、例えば、５０μｍとすることができる。また、半導体ウェハＷの裏面９１´´のドライエッチング時のエッチングガスとしては、例えば、Ｃｌ2、ＨＢｒ、ＳＦ6などを用いることができる。 Next, as shown in FIG. 13B, the back surface 91 ″ of the semiconductor wafer W is dry-etched to further reduce the thickness of the semiconductor wafer W, penetrate the digging portion 93, and penetrate the semiconductor wafer W. A through-hole electrode 98 ′ is formed by forming a hole 94 ′ and exposing the tip of the embedded electrode 98 covered with the insulating film 95. The thickness T3 of the semiconductor wafer W after dry etching can be set to 50 μm, for example. Further, as an etching gas at the time of dry etching of the back surface 91 ″ of the semiconductor wafer W, for example, Cl 2 , HBr, SF 6 or the like can be used.

次に、図１３（ｃ）に示すように、貫通電極９８´の先端の絶縁膜９５をドライエッチングすることにより、貫通電極９８´の先端の絶縁膜９５を除去する。なお、貫通電極９８´の先端の絶縁膜９５のドライエッチング時のエッチングガスとしては、例えば、Ｃｌ2、ＨＢｒ、ＳＦ6などを用いることができる。
次に、図１３（ｄ）に示すように、貫通電極９８´が形成された半導体ウェハＷをスクライブラインＳＬに沿って切断し、貫通電極９８´を縦方向に分割することにより、半導体基板９１の側壁に溝９４´´を形成するとともに、溝９４´´内に埋め込まれた埋め込み電極９８´´を形成する。 Next, as shown in FIG. 13C, the insulating film 95 at the tip of the through electrode 98 ′ is removed by dry etching, thereby removing the insulating film 95 at the tip of the through electrode 98 ′. For example, Cl 2 , HBr, SF 6, or the like can be used as an etching gas during dry etching of the insulating film 95 at the tip of the through electrode 98 ′.
Next, as shown in FIG. 13 (d), the semiconductor wafer 91 on which the through electrode 98 'is formed is cut along the scribe line SL, and the through electrode 98' is divided in the vertical direction to thereby form the semiconductor substrate 91. A groove 94 ″ is formed on the side wall of the electrode, and an embedded electrode 98 ″ embedded in the groove 94 ″ is formed.

次に、図１３（ｅ）に示すように、各半導体基板９１ａ〜９１ｃの溝９４ａ〜９４ｃに充填された埋め込み電極９８ａ〜９８ｃが接触するようにして、半導体基板９１ａ〜９１ｃを積層し、半導体基板９１ａ〜９１ｃ間の隙間に樹脂９９ａ、９９ｂをそれぞれ注入することにより、半導体基板９１ａ〜９１ｃの積層構造を形成する。
これにより、半導体ウェハＷをスクライブラインＳＬに沿って切断することで、半導体基板９１の側壁に埋め込み電極９８´´を一括して形成することができる。
このため、半導体ウェハＷの切断後に形成された溝９４´´内に導電材料を充填する必要がなくなり、製造工程を簡略化することが可能となるとともに、半導体基板９１の側壁に埋め込み電極９８´´を精度よく形成することが可能となり、半導体基板９１の側壁を用いた層間接続を安定して行うことが可能となる。 Next, as shown in FIG. 13 (e), the semiconductor substrates 91a to 91c are stacked so that the embedded electrodes 98a to 98c filled in the grooves 94a to 94c of the semiconductor substrates 91a to 91c are in contact with each other. By injecting resins 99a and 99b into the gaps between the substrates 91a to 91c, respectively, a stacked structure of the semiconductor substrates 91a to 91c is formed.
Thereby, the embedded electrodes 98 ″ can be collectively formed on the side wall of the semiconductor substrate 91 by cutting the semiconductor wafer W along the scribe line SL.
For this reason, it is not necessary to fill the groove 94 ″ formed after cutting the semiconductor wafer W with a conductive material, the manufacturing process can be simplified, and the embedded electrode 98 ′ is formed on the sidewall of the semiconductor substrate 91. 'Can be formed with high accuracy, and interlayer connection using the side wall of the semiconductor substrate 91 can be stably performed.

なお、上述した実施形態では、半導体チップの側壁を介して層間接続を行う方法について説明したが、本発明は、半導体チップに限定されることなく、例えば、薄膜トランジスタなどが形成されたガラス基板やサファイア基板の側壁を介して層間接続を行う方法に適用してもよい。
また、上述したバンプ電極構造は、例えば、液晶表示装置、携帯電話、携帯情報端末、ビデオカメラ、デジタルカメラ、ＭＤ（Ｍｉｎｉ Ｄｉｓｃ）プレーヤなどの電子機器に適用することができ、電子機器の信頼性を劣化させることなく、電子機器の小型・軽量化を図ることが可能となる。 In the above-described embodiment, the method for performing interlayer connection via the sidewall of the semiconductor chip has been described. However, the present invention is not limited to the semiconductor chip, and for example, a glass substrate or a sapphire on which a thin film transistor or the like is formed. You may apply to the method of performing interlayer connection through the side wall of a board | substrate.
The bump electrode structure described above can be applied to electronic devices such as a liquid crystal display device, a mobile phone, a portable information terminal, a video camera, a digital camera, and an MD (Mini Disc) player. It is possible to reduce the size and weight of the electronic device without deteriorating the thickness.

本発明の第１実施形態に係る半導体モジュールの製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor module which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る半導体モジュールの製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor module which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る半導体モジュールの製造方法を示す斜視図である。It is a perspective view which shows the manufacturing method of the semiconductor module which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る半導体モジュールの製造方法を示す斜視図である。It is a perspective view which shows the manufacturing method of the semiconductor module which concerns on 1st Embodiment of this invention. 本発明の一実施形態に係る導電材料の充填方法を示す側面図である。It is a side view which shows the filling method of the electrically-conductive material which concerns on one Embodiment of this invention. 本発明の第２実施形態に係る半導体モジュールの製造方法を示す斜視図である。It is a perspective view which shows the manufacturing method of the semiconductor module which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る半導体モジュールの製造方法を示す斜視図である。It is a perspective view which shows the manufacturing method of the semiconductor module which concerns on 2nd Embodiment of this invention. 本発明の第３実施形態に係る半導体モジュールの製造方法を示す斜視図である。It is a perspective view which shows the manufacturing method of the semiconductor module which concerns on 3rd Embodiment of this invention. 本発明の第３実施形態に係る半導体モジュールの製造方法を示す斜視図である。It is a perspective view which shows the manufacturing method of the semiconductor module which concerns on 3rd Embodiment of this invention. 本発明の第４実施形態に係る半導体モジュールの製造方法を示す斜視図である。It is a perspective view which shows the manufacturing method of the semiconductor module which concerns on 4th Embodiment of this invention. 本発明の第４実施形態に係る半導体モジュールの製造方法を示す斜視図である。It is a perspective view which shows the manufacturing method of the semiconductor module which concerns on 4th Embodiment of this invention. 本発明の第５実施形態に係る半導体モジュールの製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor module which concerns on 5th Embodiment of this invention. 本発明の第５実施形態に係る半導体モジュールの製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor module which concerns on 5th Embodiment of this invention. 従来の半導体モジュールの製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the conventional semiconductor module. 従来の半導体モジュールの製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the conventional semiconductor module.

符号の説明Explanation of symbols

Ｗ 半導体ウェハ １、１ａ〜１ｃ、２１、２１ａ〜２１ｃ、４１、４１ａ、６１、６１ａ、９１、９１ａ〜９１ｃ 半導体基板、１´、２１´、９１´ 能動面 １´´、９１´´ 裏面、２、２２、２２ａ、４３、４３ａ、９２、９２ａ〜９２ｃ パッド電極、３、２３、２３ａ、５３、５３ａ、７３、９３ 配線、４、９４ 掘り込み部、４´、９４´ 貫通孔、４´´、４ａ〜４ｃ、２４、２４ａ〜２４ｃ、５４、５４ａ〜５４ｃ、７４、８４、７４ａ〜７４ｃ、８４ａ、８４ｂ、９４´´、９４ａ〜９４ｃ 溝、５、２５、２５ａ〜２５ｃ、９５絶縁膜、６、２６、２６ａ〜２６ｃ、５５、５５ａ〜５５ｃ、７５、８５、７５ａ〜７５ｃ、８５ａ、８５ｂ アンダーバリアメタル層、７、２７、２７ａ、４２、４２ａ能動領域、８ａ、８ｂ、２８ａ、２８ｂ 樹脂層、１１、５８、８６、９８´´、９８ａ〜９８ｃ 導電材料、１２ ステージ、３１、５１ａ〜５１ｃ、７１、７１ａ〜７１ｃ インターポーザ基板、３２ ピン状端子、３３ バンプ電極、３４ ハンダ充填部、５１ インターポーザ基板、５２、５２ａ 端子電極、５６ ワイヤ、５７、５７ａ〜５７ｃ 凹部、８１ ８１ａ、８１ｂ 中間基板、８６ 開口部、９６ シード電極、９７ メッキレジスト層、９８ 埋め込み電極、９８´ 貫通電極、９９ａ、９９ｂ 樹脂層、ＳＬ スクライブライン   W Semiconductor wafer 1, 1a-1c, 21, 21a-21c, 41, 41a, 61, 61a, 91, 91a-91c Semiconductor substrate, 1 ', 21', 91 'Active surface 1 ", 91" Back surface, 2, 22, 22a, 43, 43a, 92, 92a to 92c Pad electrode, 3, 23, 23a, 53, 53a, 73, 93 Wiring 4, 94 Dimmed part, 4 ', 94' Through hole, 4 ' '4a-4c, 24,24a-24c, 54,54a-54c, 74,84,74a-74c, 84a, 84b, 94' ', 94a-94c groove 5,25,25a-25c, 95 insulating film 6, 26, 26a-26c, 55, 55a-55c, 75, 85, 75a-75c, 85a, 85b Under barrier metal layer, 7, 27, 27a, 42, 42a Active region, 8a, 8b, 28a 28b Resin layer, 11, 58, 86, 98 ″, 98a to 98c Conductive material, 12 stages, 31, 51a to 51c, 71, 71a to 71c Interposer substrate, 32 pin-shaped terminal, 33 bump electrode, 34 solder filling portion 51 interposer substrate, 52, 52a terminal electrode, 56 wires, 57, 57a-57c recess, 81 81a, 81b intermediate substrate, 86 opening, 96 seed electrode, 97 plating resist layer, 98 embedded electrode, 98 ′ through electrode, 99a, 99b resin layer, SL scribe line

Claims (22)

半導体チップの主面上に形成された配線層と、
前記配線層に接続され、前記半導体チップの側壁に形成された層間接続用導電層とを備えることを特徴とする半導体装置。 A wiring layer formed on the main surface of the semiconductor chip;
A semiconductor device comprising: an interlayer connection conductive layer connected to the wiring layer and formed on a sidewall of the semiconductor chip. 半導体チップの主面上に形成された電極パッドと、
前記半導体チップを厚み方向に横切るようにして、前記半導体チップの切断面に形成された溝と、
前記溝内に充填された導電層と、
前記電極パッドと前記導電層とを接続する配線層とを備えることを特徴とする半導体装置。 An electrode pad formed on the main surface of the semiconductor chip;
A groove formed in a cut surface of the semiconductor chip so as to cross the semiconductor chip in the thickness direction;
A conductive layer filled in the groove;
A semiconductor device comprising: a wiring layer connecting the electrode pad and the conductive layer. 積層された半導体チップと、
前記半導体チップの側壁にそれぞれ形成され、前記半導体チップ間の層間接続を行う導電層と、
前記半導体チップの主面上にそれぞれ形成され、前記導電層に接続された配線層とを備えることを特徴とする半導体モジュール。 Stacked semiconductor chips, and
A conductive layer that is formed on each side wall of the semiconductor chip and performs interlayer connection between the semiconductor chips;
A semiconductor module comprising: a wiring layer formed on a main surface of the semiconductor chip and connected to the conductive layer. 積層された半導体チップと、
前記半導体チップの主面上にそれぞれ形成された電極パッドと、
前記半導体チップを厚み方向に横切るようにして、前記半導体チップの切断面にそれぞれ形成された溝と、
前記溝内に充填され、前記半導体チップ間の層間接続を行う導電層と、
前記電極パッドと前記導電層とそれぞれを接続する配線層とを備えることを特徴とする半導体モジュール。 Stacked semiconductor chips, and
Electrode pads respectively formed on the main surface of the semiconductor chip;
Grooves formed in the cut surface of the semiconductor chip so as to cross the semiconductor chip in the thickness direction,
A conductive layer filled in the groove and performing interlayer connection between the semiconductor chips;
A semiconductor module comprising: the electrode pad; and a wiring layer that connects the conductive layer to each other. 積層された半導体チップと、
前記半導体チップの主面上にそれぞれ形成された電極パッドと、
前記半導体チップを厚み方向に横切るようにして、前記半導体チップの切断面にそれぞれ形成された溝と、
前記電極パッドと前記導電層とをそれぞれを接続する配線層と、
前記溝内にはめ込まれるようにして、前記半導体チップの積層方向に配置されたピン状端子と、
前記ピン状端子が立てられたインターポーザ基板と、
前記ピン状端子を介して前記溝内に充填された導電層とを備えることを特徴とする半導体モジュール。 Stacked semiconductor chips, and
Electrode pads respectively formed on the main surface of the semiconductor chip;
Grooves formed in the cut surface of the semiconductor chip so as to cross the semiconductor chip in the thickness direction,
A wiring layer connecting the electrode pad and the conductive layer;
Pin-like terminals arranged in the stacking direction of the semiconductor chips so as to be fitted in the grooves,
An interposer substrate on which the pin-like terminals are erected,
A semiconductor module comprising: a conductive layer filled in the groove via the pin-like terminal. 前記半導体チップは、絶縁性樹脂を介して積層されていることを特徴とする請求項３〜５のいずれか１項記載の半導体モジュール。 The semiconductor module according to claim 3, wherein the semiconductor chips are stacked via an insulating resin. 配線層が主面上に形成されたインターポーザ基板と、
前記配線層に接続され、前記インターポーザ基板上に実装された半導体チップと、
前記インターポーザ基板を厚み方向に横切るようにして、前記インターポーザ基板の側壁に形成された溝と、
前記溝内に充填された導電層とを備えることを特徴とする半導体モジュール。 An interposer substrate having a wiring layer formed on the main surface;
A semiconductor chip connected to the wiring layer and mounted on the interposer substrate;
A groove formed in a side wall of the interposer substrate so as to cross the interposer substrate in the thickness direction;
A semiconductor module comprising a conductive layer filled in the groove. 積層されたインターポーザ基板と、
前記インターポーザ基板の主面上に形成された配線層と、
前記配線層に接続され、前記インターポーザ基板上に実装された半導体チップと、
前記インターポーザ基板を厚み方向に横切るようにして、前記インターポーザ基板の側壁に形成された溝と、
前記溝内に充填され、前記インターポーザ基板間の層間接続を行う導電層と、
前記インターポーザ基板の裏面に形成され、前記半導体チップを収容する凹部とを備えることを特徴とする半導体モジュール。 A laminated interposer substrate;
A wiring layer formed on the main surface of the interposer substrate;
A semiconductor chip connected to the wiring layer and mounted on the interposer substrate;
A groove formed in a side wall of the interposer substrate so as to cross the interposer substrate in the thickness direction;
A conductive layer filled in the groove and making an interlayer connection between the interposer substrates;
A semiconductor module, comprising: a recess formed on a back surface of the interposer substrate and accommodating the semiconductor chip. 開口部が形成された中間基板と、
前記中間基板を介して積層されたインターポーザ基板と、
前記インターポーザ基板の主面上に形成された配線層と、
前記配線層に接続され、前記インターポーザ基板上に実装された半導体チップと、
前記インターポーザ基板を厚み方向に横切るようにして、前記インターポーザ基板の側壁に形成された第１の溝と、
前記中間基板を厚み方向に横切るようにして、前記中間基板の側壁に形成された第２の溝と、
前記第１および第２の溝内に充填され、前記中間基板を介して前記インターポーザ基板間の層間接続を行う導電層とを備えることを特徴とする半導体モジュール。 An intermediate substrate having an opening formed therein;
An interposer substrate laminated via the intermediate substrate;
A wiring layer formed on the main surface of the interposer substrate;
A semiconductor chip connected to the wiring layer and mounted on the interposer substrate;
A first groove formed on a side wall of the interposer substrate so as to cross the interposer substrate in the thickness direction;
A second groove formed on a side wall of the intermediate substrate so as to cross the intermediate substrate in the thickness direction;
A semiconductor module, comprising: a conductive layer filled in the first and second grooves and performing interlayer connection between the interposer substrates via the intermediate substrate. 積層された半導体チップと、
前記半導体チップの主面上にそれぞれ形成された電極パッドと、
前記半導体チップを厚み方向に横切るようにして、前記半導体チップの切断面にそれぞれ形成された溝と、
前記溝内に充填され、前記半導体チップ間の層間接続を行う導電層と、
前記電極パッドと前記導電層とそれぞれを接続する配線層と、
前記導電層を介して前記半導体チップに接続された電子部品とを備えることを特徴とする電子機器。 Stacked semiconductor chips, and
Electrode pads respectively formed on the main surface of the semiconductor chip;
Grooves formed in the cut surface of the semiconductor chip so as to cross the semiconductor chip in the thickness direction,
A conductive layer filled in the groove and performing interlayer connection between the semiconductor chips;
A wiring layer connecting the electrode pad and the conductive layer, and
An electronic device comprising: an electronic component connected to the semiconductor chip through the conductive layer. 積層された半導体チップと、
前記半導体チップの主面上にそれぞれ形成された電極パッドと、
前記半導体チップを厚み方向に横切るようにして、前記半導体チップの切断面にそれぞれ形成された溝と、
前記電極パッドと前記導電層とをそれぞれを接続する配線層と、
前記溝内にはめ込まれるようにして、前記半導体チップの積層方向に配置されたピン状端子と、
前記ピン状端子が立てられたインターポーザ基板と、
前記ピン状端子を介して前記溝内に充填された導電層と、
前記導電層を介して前記半導体チップに接続された電子部品とを備えることを特徴とする電子機器。 Stacked semiconductor chips, and
Electrode pads respectively formed on the main surface of the semiconductor chip;
Grooves formed in the cut surface of the semiconductor chip so as to cross the semiconductor chip in the thickness direction,
A wiring layer connecting the electrode pad and the conductive layer;
Pin-like terminals arranged in the stacking direction of the semiconductor chips so as to be fitted in the grooves,
An interposer substrate on which the pin-like terminals are erected,
A conductive layer filled in the groove via the pin-shaped terminal;
An electronic device comprising: an electronic component connected to the semiconductor chip through the conductive layer. 積層されたインターポーザ基板と、
前記インターポーザ基板の主面上に形成された配線層と、
前記配線層に接続され、前記インターポーザ基板上に実装された半導体チップと、
前記インターポーザ基板を厚み方向に横切るようにして、前記インターポーザ基板の側壁に形成された溝と、
前記溝内に充填され、前記インターポーザ基板間の層間接続を行う導電層と、
前記インターポーザ基板の裏面に形成され、前記半導体チップを収容する凹部と、
前記導電層を介して前記半導体チップに接続された電子部品とを備えることを特徴とする電子機器。 A laminated interposer substrate;
A wiring layer formed on the main surface of the interposer substrate;
A semiconductor chip connected to the wiring layer and mounted on the interposer substrate;
A groove formed in a side wall of the interposer substrate so as to cross the interposer substrate in the thickness direction;
A conductive layer filled in the groove and making an interlayer connection between the interposer substrates;
A recess formed on the back surface of the interposer substrate for accommodating the semiconductor chip;
An electronic device comprising: an electronic component connected to the semiconductor chip through the conductive layer. 開口部が形成された中間基板と、
前記中間基板を介して積層されたインターポーザ基板と、
前記インターポーザ基板の主面上に形成された配線層と、
前記配線層に接続され、前記インターポーザ基板上に実装された半導体チップと、
前記インターポーザ基板を厚み方向に横切るようにして、前記インターポーザ基板の側壁に形成された第１の溝と、
前記中間基板を厚み方向に横切るようにして、前記中間基板の側壁に形成された第２の溝と、
前記第１および第２の溝内に充填され、前記中間基板を介して前記インターポーザ基板間の層間接続を行う導電層と、
前記導電層を介して前記半導体チップに接続された電子部品とを備えることを特徴とする電子機器。 An intermediate substrate having an opening formed therein;
An interposer substrate laminated via the intermediate substrate;
A wiring layer formed on the main surface of the interposer substrate;
A semiconductor chip connected to the wiring layer and mounted on the interposer substrate;
A first groove formed on a side wall of the interposer substrate so as to cross the interposer substrate in the thickness direction;
A second groove formed on a side wall of the intermediate substrate so as to cross the intermediate substrate in the thickness direction;
A conductive layer that fills the first and second grooves and performs interlayer connection between the interposer substrates via the intermediate substrate;
An electronic device comprising: an electronic component connected to the semiconductor chip through the conductive layer. 半導体ウェハの切断線上に貫通孔を形成する工程と、
前記切断線に沿って前記半導体ウェハをチップ状に切断する工程と、
前記切断により分割された貫通孔内に導電層を充填する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a through hole on the cutting line of the semiconductor wafer;
Cutting the semiconductor wafer into chips along the cutting line;
And a step of filling the through hole divided by the cutting with a conductive layer. 配線層が形成された半導体ウェハの切断線上に掘り込み部を形成する工程と、
前記掘り込み部内に絶縁膜を形成する工程と、
前記絶縁膜を覆うとともに、前記配線層に接続されるアンダーバリアメタル層を形成する工程と、
前記半導体ウェハの裏面を薄型化することにより、前記掘り込み部を貫通させ、前記切断線上に貫通孔を形成する工程と、
前記切断線に沿って前記半導体ウェハをチップ状に切断する工程と、
前記切断により分割された貫通孔内に導電層を充填する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a digging portion on a cutting line of a semiconductor wafer on which a wiring layer is formed;
Forming an insulating film in the digging portion;
Covering the insulating film and forming an under barrier metal layer connected to the wiring layer;
Thinning the back surface of the semiconductor wafer, penetrating the digging portion, and forming a through hole on the cutting line;
Cutting the semiconductor wafer into chips along the cutting line;
And a step of filling the through hole divided by the cutting with a conductive layer. 半導体チップの側壁に導電層を形成する工程と、
前記半導体チップの側壁に形成された導電層を介して層間接続を行う工程とを備えることを特徴とする半導体モジュールの製造方法。 Forming a conductive layer on the sidewall of the semiconductor chip;
And a step of performing interlayer connection via a conductive layer formed on a side wall of the semiconductor chip. 半導体ウェハの切断線上に貫通孔を形成する工程と、
前記切断線に沿って前記半導体ウェハをチップ状に切断する工程と、
前記切断により形成された半導体チップを積層する工程と、
前記切断により分割された貫通孔内に導電層を充填する工程とを備えることを特徴とする半導体モジュールの製造方法。 Forming a through hole on the cutting line of the semiconductor wafer;
Cutting the semiconductor wafer into chips along the cutting line;
Laminating semiconductor chips formed by the cutting;
And a step of filling a conductive layer into the through hole divided by the cutting. 半導体ウェハの切断線上に貫通電極を形成する工程と、
前記切断線に沿って前記半導体ウェハをチップ状に切断する工程と、
前記切断により分割された貫通電極を介して、前記切断により形成された半導体チップの層間接続を行う工程とを備えることを特徴とする半導体モジュールの製造方法。 Forming a through electrode on the cutting line of the semiconductor wafer;
Cutting the semiconductor wafer into chips along the cutting line;
And a step of performing interlayer connection of the semiconductor chips formed by the cutting through the through electrodes divided by the cutting. 配線層が形成された半導体ウェハの切断線上に掘り込み部を形成する工程と、
前記掘り込み部内に絶縁膜を形成する工程と、
前記絶縁膜を覆うとともに、前記配線層に接続されるアンダーバリアメタル層を形成する工程と、
前記半導体ウェハの裏面を薄型化することにより、前記掘り込み部を貫通させ、前記切断線上に貫通孔を形成する工程と、
前記切断線に沿って前記半導体ウェハをチップ状に切断する工程と、
前記切断により形成された半導体チップを積層する工程と、
前記切断により分割された貫通孔に導電層を充填する工程とを備えることを特徴とする半導体モジュールの製造方法。 Forming a digging portion on a cutting line of a semiconductor wafer on which a wiring layer is formed;
Forming an insulating film in the digging portion;
Covering the insulating film and forming an under barrier metal layer connected to the wiring layer;
Thinning the back surface of the semiconductor wafer, penetrating the digging portion, and forming a through hole on the cutting line;
Cutting the semiconductor wafer into chips along the cutting line;
Laminating semiconductor chips formed by the cutting;
And a step of filling a through hole divided by the cutting with a conductive layer. 半導体ウェハの切断線上に貫通孔を形成する工程と、
前記切断線に沿って前記半導体ウェハをチップ状に切断する工程と、
前記切断により分割された貫通孔内にピン状端子がはめ込まれるようにして、前記ピン状端子が立てられたインターポーザ基板上に半導体チップを積層する工程と、
前記分割された貫通孔内に導電層を充填する工程とを備えることを特徴とする半導体モジュールの製造方法。 Forming a through hole on the cutting line of the semiconductor wafer;
Cutting the semiconductor wafer into chips along the cutting line;
A step of laminating a semiconductor chip on an interposer substrate on which the pin-like terminal is erected so that the pin-like terminal is fitted in the through-hole divided by the cutting;
And a step of filling the divided through holes with a conductive layer. 側壁に溝が形成され、裏面に凹部が形成されたインターポーザ基板上に半導体チップを実装する工程と、
上層に積層されるインターポーザ基板の凹部に前記半導体チップが収まるようにして、半導体チップが実装されたインターポーザ基板を積層する工程と、
前記インターポーザ基板の溝内に導電層を充填することにより、層間接続を行う工程とを備えることを特徴とする半導体モジュールの製造方法。 Mounting a semiconductor chip on an interposer substrate in which a groove is formed on the side wall and a recess is formed on the back surface;
A step of laminating the interposer substrate on which the semiconductor chip is mounted so that the semiconductor chip fits in the recess of the interposer substrate laminated on the upper layer;
And a step of performing interlayer connection by filling a conductive layer in the groove of the interposer substrate. 側壁に溝が形成されたインターポーザ基板上に半導体チップを実装する工程と、
主面に開口部が形成され、側壁に溝が形成された中間基板を介して、前記半導体チップが実装されたインターポーザ基板を積層する工程と、
前記インターポーザ基板および前記中間基板の溝内に導電層を充填することにより、層間接続を行う工程とを備えることを特徴とする半導体モジュールの製造方法。 Mounting a semiconductor chip on an interposer substrate having a groove formed on the side wall;
A step of laminating an interposer substrate on which the semiconductor chip is mounted via an intermediate substrate in which an opening is formed in a main surface and a groove is formed in a side wall;
And a step of performing interlayer connection by filling a conductive layer in the grooves of the interposer substrate and the intermediate substrate.
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