JP2008131528A

JP2008131528A - Inverter amplifier

Info

Publication number: JP2008131528A
Application number: JP2006316550A
Authority: JP
Inventors: Masafumi Tomota; 雅史友田
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2006-11-24
Filing date: 2006-11-24
Publication date: 2008-06-05

Abstract

<P>PROBLEM TO BE SOLVED: To provide an inverter amplifier capable of suppressing a leak current at power down. <P>SOLUTION: The inverter amplifier is provided with a transistor 21 for suppressing the leak current at power down between an input terminal 11 and a bias supply circuit 30. At power down when a power source does not supply electric power, the leak current passing a route connecting the input terminal 11 and the bias supply circuit 30 is suppressed by the transistor 21 for suppressing the leak current at power down. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明はインバータアンプに係り、特にＣＭＯＳ−ＦＥＴを用いたインバータアンプに係る発明である。 The present invention relates to an inverter amplifier, and more particularly to an inverter amplifier using a CMOS-FET.

特許文献１には、インバータ型増幅器に係る発明が開示されている。
特許文献１発明のインバータ型増幅器は、増幅器本体と、バイアス回路と、インピーダンス素子とを備えて成る。ここで、増幅器本体は、一対の動作電源の間に第１のインバータと第１のパワーダウン用スイッチトランジスタとを直列接続で備えている。バイアス回路は、増幅器本体の動作点の電圧を形成する。インピーダンス素子は、バイアス回路の出力端子と第１のインバータの入力端子との接続経路に配置されている。 Patent Document 1 discloses an invention relating to an inverter type amplifier.
The inverter-type amplifier of the invention of Patent Document 1 includes an amplifier body, a bias circuit, and an impedance element. Here, the amplifier body includes a first inverter and a first power-down switch transistor connected in series between a pair of operating power supplies. The bias circuit forms a voltage at the operating point of the amplifier body. The impedance element is arranged in a connection path between the output terminal of the bias circuit and the input terminal of the first inverter.

特開平７−２０２５９５号公報JP-A-7-202595

内部に寄生ダイオードが存在するＭＯＳ−ＦＥＴを具備するバイアス供給回路では、たとえ電源が切断されていても、インバータアンプの入力端子に交流電圧が入力されると、リーク電流が発生してしまう。特に、バッテリーの電力消費を少しでも節約したいモバイル端末機器においては、パワーダウン時のリーク電流は重大な電力ロスにつながる。 In a bias supply circuit including a MOS-FET having a parasitic diode inside, a leakage current is generated when an AC voltage is input to the input terminal of the inverter amplifier even if the power is turned off. In particular, in a mobile terminal device that wants to save battery power consumption as much as possible, the leakage current during power-down leads to a significant power loss.

以下に、（発明を実施するための最良の形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための最良の形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。 Hereinafter, means for solving the problem will be described using the numbers used in (Best Mode for Carrying Out the Invention). These numbers are added to clarify the correspondence between the description of (Claims) and (Best Mode for Carrying Out the Invention). However, these numbers should not be used to interpret the technical scope of the invention described in (Claims).

本発明のインバータアンプは、入力端子（１１）と、パワーダウン時リーク電流抑制用トランジスタ（２１）と、バイアス供給回路（３０）と、インバータ回路（４０）と、電源部と、出力端子（１２）とを具備する。バイアス供給回路（３０）と、入力端子（１１）と、インバータ回路（４０）と、出力端子（１２）とはこの順番に直列に接続されており、入力端子（１１）とバイアス供給回路（３０）とはパワーダウン用スイッチトランジスタ（２１）を介して接続されている。電源部は、バイアス供給回路（３０）と、インバータ回路（４０）と、パワーダウン時リーク電流抑制用トランジスタ（２１）とに接続されている。電源部が電力を供給しないパワーダウン時には、入力端子（１１）とバイアス供給回路（３０）とを接続する経路を流れるリーク電流を、パワーダウン時リーク電流抑制用トランジスタ（２１）が抑制する。 The inverter amplifier of the present invention includes an input terminal (11), a power-down leakage current suppressing transistor (21), a bias supply circuit (30), an inverter circuit (40), a power supply unit, and an output terminal (12 ). The bias supply circuit (30), the input terminal (11), the inverter circuit (40), and the output terminal (12) are connected in series in this order, and the input terminal (11) and the bias supply circuit (30 ) Is connected via a power-down switch transistor (21). The power supply unit is connected to the bias supply circuit (30), the inverter circuit (40), and the power-down leakage current suppressing transistor (21). During power-down when the power supply unit does not supply power, the leakage current suppression transistor (21) during power-down suppresses the leakage current flowing through the path connecting the input terminal (11) and the bias supply circuit (30).

本発明のインバータアンプは、入力端子（１１）と、パワーダウン時リーク電流抑制用トランジスタ（２１）と、バイアス供給回路（３０）と、シュミットトリガ回路（５０）と、電源部と、出力端子（１２）とを具備する。バイアス供給回路（３０）と、入力端子（１１）と、シュミットトリガ回路（５０）と、出力端子（１２）とはこの順番に直列に接続されており、入力端子（１１）とバイアス供給回路（３０）とはパワーダウン用スイッチトランジスタ（２１）を介して接続されている。電源部は、バイアス供給回路（３０）と、シュミットトリガ回路（４０）と、パワーダウン時リーク電流抑制用トランジスタ（２１）とに接続されている。電源部が電力を供給しないパワーダウン時には、入力端子（１２）とバイアス供給回路（３０）とを接続する経路を流れるリーク電流を、パワーダウン時リーク電流抑制用トランジスタ（２１）が抑制する。 The inverter amplifier according to the present invention includes an input terminal (11), a power-down leakage current suppressing transistor (21), a bias supply circuit (30), a Schmitt trigger circuit (50), a power supply unit, and an output terminal ( 12). The bias supply circuit (30), the input terminal (11), the Schmitt trigger circuit (50), and the output terminal (12) are connected in series in this order, and the input terminal (11) and the bias supply circuit ( 30) through a power-down switch transistor (21). The power supply unit is connected to the bias supply circuit (30), the Schmitt trigger circuit (40), and the power-down leakage current suppression transistor (21). During power-down when the power supply unit does not supply power, the leakage current suppressing transistor (21) suppresses leakage current flowing through a path connecting the input terminal (12) and the bias supply circuit (30).

インバータアンプの入力端子とバイアス供給回路とを、パワーオフ時リーク電流抑制用トランジスタを介して接続することによって、パワーオフ時リーク電流が抑制され、特にモバイル端末のバッテリーの電力がより効率良く使用される。 By connecting the input terminal of the inverter amplifier and the bias supply circuit via a transistor for suppressing leakage current at power-off, the leakage current at power-off is suppressed, and in particular, the power of the battery of the mobile terminal is used more efficiently. The

添付図面を参照して、本発明によるインバータアンプを実施するための最良の形態を以下に説明する。 The best mode for carrying out an inverter amplifier according to the present invention will be described below with reference to the accompanying drawings.

（第１の実施形態）
本発明の第１の実施形態を説明する前に、まずはその前段階となる従来技術によるインバータアンプについて説明する。
図１は、従来技術によるインバータアンプの回路図である。従来技術によるインバータアンプは、入力端子１１と、バイアス供給回路３０と、インバータ回路４０と、出力端子１２と、図示されない電源部とを具備している。
入力端子１１は、バイアス供給回路３０とインバータ回路４０の入力側端子１１とに接続されている。インバータ回路４０の出力側端子は、出力端子１２に接続されている。
入力端子１１には、外部より交流電圧が入力される。バイアス供給回路３０は、入力された交流電圧に直流電圧のバイアスをかける。インバータ回路４０は、入力側端子から直流電圧バイアスをかけられた交流電圧を入力され、位相の反転と増幅を行い、出力側端子から出力する。
このとき、入力端子から入力される信号の振幅が小さい場合は、その小振幅信号を出力する回路とインバータアンプの入力端子とを、容量の両端子のそれぞれに接続する。こうすることで、容量結合を介して小振幅信号がインバータアンプに入力される。 (First embodiment)
Before describing the first embodiment of the present invention, first, an inverter amplifier according to the prior art, which is the previous stage, will be described.
FIG. 1 is a circuit diagram of an inverter amplifier according to the prior art. The conventional inverter amplifier includes an input terminal 11, a bias supply circuit 30, an inverter circuit 40, an output terminal 12, and a power supply unit (not shown).
The input terminal 11 is connected to the bias supply circuit 30 and the input side terminal 11 of the inverter circuit 40. The output side terminal of the inverter circuit 40 is connected to the output terminal 12.
An AC voltage is input to the input terminal 11 from the outside. The bias supply circuit 30 applies a DC voltage bias to the input AC voltage. The inverter circuit 40 receives an AC voltage applied with a DC voltage bias from the input side terminal, inverts and amplifies the phase, and outputs it from the output side terminal.
At this time, when the amplitude of the signal input from the input terminal is small, the circuit that outputs the small amplitude signal and the input terminal of the inverter amplifier are connected to both terminals of the capacitor. By doing so, a small amplitude signal is input to the inverter amplifier via capacitive coupling.

バイアス供給回路３０は、Ｎ型ＭＯＳ−ＦＥＴ３１と、Ｐ型ＭＯＳ−ＦＥＴ３２と、パワーダウン用Ｎ型ＭＯＳ−ＦＥＴ３３と、パワーダウン用Ｐ型ＭＯＳ−ＦＥＴ３４とを具備している。
Ｐ型ＭＯＳ−ＦＥＴ３２と、パワーダウン用Ｐ型ＭＯＳ−ＦＥＴ３４と、パワーダウン用Ｎ型ＭＯＳ−ＦＥＴ３３と、Ｎ型ＭＯＳ−ＦＥＴ３１とは、この順番に直列に接続されている。Ｐ型ＭＯＳ−ＦＥＴ３２とＮ型ＭＯＳ−ＦＥＴ３１とは、図示されない電源部とグラウンド１４とにそれぞれ接続されている。パワーダウン用Ｐ型ＭＯＳ−ＦＥＴ３４およびパワーダウン用Ｎ型ＭＯＳ−ＦＥＴ３３の出力端子は、Ｐ型ＭＯＳ−ＦＥＴ３２およびＮ型ＭＯＳ−ＦＥＴ３１のゲートとに短絡されており、バイアス供給回路３０の入出力端子１１に接続されている。パワーダウン用Ｐ型ＭＯＳ−ＦＥＴ３４およびパワーダウン用Ｎ型ＭＯＳ−ＦＥＴ３３のゲートには、それぞれのオンオフを制御するＥＮ端子１５およびＥＮＢ端子１６が接続されている。
インバータアンプが動作するパワーオン時において、パワーダウン用Ｐ型ＭＯＳ−ＦＥＴ３４は、ゲートにＥＮ端子１５からロー信号が入力されて常時オン状態になる。パワーダウン用Ｎ型ＭＯＳ−ＦＥＴ３３も同様に、ゲートにＥＮＢ端子１６からハイ信号が入力されて常時オン状態になる。
入力端子１１に入力された信号は、それが小振幅信号であっても、バイアス供給回路３０によってＤＣレベルが調整されるので、インバータアンプへの伝達が可能となる。
反対に、インバータアンプが動作しないパワーオフ時においては、ＥＮ端子１５およびＥＮＢ端子１６からの制御信号は提供されないので、両端子ともロー信号が入力された状態に等しい。したがって、パワーダウン用Ｎ型ＭＯＳ−ＦＥＴ３３はオフ状態になるが、パワーダウン用Ｐ型ＭＯＳ−ＦＥＴ３４はオン状態になってしまう。この時、入力端子１１に交流電圧が入力されると、パワーオフ時にもかかわらず、Ｐ型ＭＯＳ−ＦＥＴ３２内部に存在する寄生ダイオードを通って、リーク電流が発生してしまう。
図２は、従来のインバータアンプにおけるリーク電流を示す図である。
なお、これはあくまでもバイアス供給回路の一例に過ぎず、他のバイアス供給回路を代わりに用いても良い。 The bias supply circuit 30 includes an N-type MOS-FET 31, a P-type MOS-FET 32, a power-down N-type MOS-FET 33, and a power-down P-type MOS-FET 34.
The P-type MOS-FET 32, the power-down P-type MOS-FET 34, the power-down N-type MOS-FET 33, and the N-type MOS-FET 31 are connected in series in this order. The P-type MOS-FET 32 and the N-type MOS-FET 31 are connected to a power supply unit (not shown) and the ground 14, respectively. Output terminals of the power-down P-type MOS-FET 34 and the power-down N-type MOS-FET 33 are short-circuited to the gates of the P-type MOS-FET 32 and the N-type MOS-FET 31, and input / output terminals of the bias supply circuit 30. 11 is connected. The gates of the power-down P-type MOS-FET 34 and the power-down N-type MOS-FET 33 are connected to an EN terminal 15 and an ENB terminal 16 for controlling on / off of each.
At power-on when the inverter amplifier operates, the power-down P-type MOS-FET 34 is always turned on when a low signal is input to the gate from the EN terminal 15. Similarly, the power-down N-type MOS-FET 33 receives a high signal from the ENB terminal 16 at the gate and is always in an on state.
Even if the signal input to the input terminal 11 is a small amplitude signal, the DC level is adjusted by the bias supply circuit 30, so that it can be transmitted to the inverter amplifier.
On the other hand, when the inverter amplifier does not operate, the control signal from the EN terminal 15 and the ENB terminal 16 is not provided at the time of power off, so that both terminals are equivalent to the state where the low signal is input. Therefore, the power-down N-type MOS-FET 33 is turned off, but the power-down P-type MOS-FET 34 is turned on. At this time, when an AC voltage is input to the input terminal 11, a leak current is generated through a parasitic diode existing inside the P-type MOS-FET 32 regardless of the power-off state.
FIG. 2 is a diagram showing a leakage current in a conventional inverter amplifier.
This is merely an example of a bias supply circuit, and another bias supply circuit may be used instead.

インバータ回路は、上記のバイアス供給回路３０とほぼ同じ構造をしている。相違点は、Ｎ型ＭＯＳ−ＦＥＴ４１およびＰ型ＭＯＳ−ＦＥＴ４２のゲートに接続される入力側端子と、パワーダウン用のＰ型ＭＯＳ−ＦＥＴ４４およびパワーダウン用のＮ型ＭＯＳ−ＦＥＴ４３のドレイン・ソースに接続される出力側端子とが、短絡されていないことである。そのため、バイアス供給回路３０のように、パワーダウン時にリーク電流が発生することは無い。
入力端子１１に入力されて、バイアス供給回路３０によってＤＣレベルを調整された入力信号は、インバータアンプ回路４０によってその信号が増幅されて、出力端子１２に伝達される。
なお、これはあくまでもインバータ回路の一例に過ぎず、代わりに他のインバータ回路を用いても構わない。 The inverter circuit has substantially the same structure as the bias supply circuit 30 described above. The difference is that the input-side terminal connected to the gates of the N-type MOS-FET 41 and the P-type MOS-FET 42 and the drain / source of the power-down P-type MOS-FET 44 and the power-down N-type MOS-FET 43. The output side terminal to be connected is not short-circuited. Therefore, unlike the bias supply circuit 30, a leak current does not occur during power down.
The input signal that is input to the input terminal 11 and whose DC level is adjusted by the bias supply circuit 30 is amplified by the inverter amplifier circuit 40 and transmitted to the output terminal 12.
This is merely an example of an inverter circuit, and another inverter circuit may be used instead.

バイアス供給回路３０とインバータ回路における４０Ｐ型ＭＯＳ−ＦＥＴ３２、４２と、Ｎ型ＭＯＳ−ＦＥＴ３１、４１は、複数用いられても良い。
図３は、Ｐ型ＭＯＳ−ＦＥＴ３２、４２およびＮ型ＭＯＳ−ＦＥＴ３１、４１の数が２つに増やされた場合の従来技術によるインピーダンスアンプの回路図である。
バイアス供給回路３０とインバータ回路４０がそれぞれ具備するＰ型ＭＯＳ−ＦＥＴ３２、４２およびＮ型ＭＯＳ−ＦＥＴ３１、４１の状態は、ゲートに印加される電圧によってオンまたはオフが切り替わる。その閾値電圧は、バイアス供給回路３０とインバータ回路４０とで一致する事が望ましい。そのためには、図１または図２のように、バイアス供給回路３０とインバータ回路４０におけるＰ型ＭＯＳ−ＦＥＴ３２、４２またはＮ型ＭＯＳ−ＦＥＴ３１、４１は、それぞれ数と種類が同じである事が望ましい。 A plurality of the 40P-type MOS-FETs 32 and 42 and the N-type MOS-FETs 31 and 41 in the bias supply circuit 30 and the inverter circuit may be used.
FIG. 3 is a circuit diagram of an impedance amplifier according to the prior art when the number of P-type MOS-FETs 32 and 42 and N-type MOS-FETs 31 and 41 is increased to two.
The states of the P-type MOS-FETs 32 and 42 and the N-type MOS-FETs 31 and 41 included in the bias supply circuit 30 and the inverter circuit 40 are switched on or off depending on the voltage applied to the gate. The threshold voltage is preferably the same between the bias supply circuit 30 and the inverter circuit 40. For this purpose, as shown in FIG. 1 or FIG. 2, it is desirable that the number and type of P-type MOS-FETs 32 and 42 or N-type MOS-FETs 31 and 41 in the bias supply circuit 30 and the inverter circuit 40 are the same. .

図４は、本実施形態によるインバータアンプの回路図である。本実施形態によるインバータアンプは、図１のインバータアンプに加えて、Ｎ型ＭＯＳ−ＦＥＴ２１をさらに具備している。
このＮ型ＭＯＳ−ＦＥＴ２１は、入力端子１１とバイアス供給回路３０との間に接続されている。また、このＮ型ＭＯＳ−ＦＥＴ２１のゲートは、図示されない電源部に接続されている。
このＮ型ＭＯＳ−ＦＥＴ２１は、パワーオフ時のリーク電流を抑制するためにあるので、今後は「パワーオフ時リーク電流抑制トランジスタ」２１と呼称する。以下、その動作を説明する。
電源部がバイアス供給回路３０およびインバータ回路４０に電力を供給するパワーオン時には、パワーオフ時リーク電流抑制用トランジスタ２１は連動して自動的にオン状態になる。この時、入力端子１１とバイアス供給回路３０とを結ぶ経路は導通される。反対に、電源部がバイアス供給回路３０およびインバータ回路４０に電力を供給しないパワーオフ時には、パワーオフ時リーク電流抑制用トランジスタ２１は連動して自動的にオフ状態になる。この時、入力端子１１とバイアス供給回路３０とを結ぶ経路は絶縁される。
なお、図５のように、パワーオフ時リーク電流抑制トランジスタ２１は入力端子１１に直接接続されていても構わない。
さらに、図６のように、バイアス供給回路３０およびインバータ回路４０がそれぞれ具備するＣＭＯＳインバータにおいて、Ｎ型ＭＯＳ−ＦＥＴ３１、４１とＰ型ＭＯＳ−ＦＥＴ３２、４２の数が増えて、Ｎ型ＭＯＳ−ＦＥＴ３１’、４１’とＰ型ＭＯＳ−ＦＥＴ３２’、４２’が追加されても構わない。ただし、上述したとおり、バイアス供給回路３０とインバータ回路４０のＣＭＯＳインバータの閾値電圧は同じであることが望ましい。 FIG. 4 is a circuit diagram of the inverter amplifier according to the present embodiment. The inverter amplifier according to the present embodiment further includes an N-type MOS-FET 21 in addition to the inverter amplifier of FIG.
The N-type MOS-FET 21 is connected between the input terminal 11 and the bias supply circuit 30. Further, the gate of the N-type MOS-FET 21 is connected to a power supply unit (not shown).
Since this N-type MOS-FET 21 is for suppressing leakage current at power-off, it will be referred to as “power-off leakage current suppressing transistor” 21 hereinafter. Hereinafter, the operation will be described.
When the power source supplies power to the bias supply circuit 30 and the inverter circuit 40, the leakage current suppressing transistor 21 is automatically turned on in conjunction with the power-off. At this time, the path connecting the input terminal 11 and the bias supply circuit 30 is conducted. On the other hand, when the power supply section does not supply power to the bias supply circuit 30 and the inverter circuit 40, the power-off leakage current suppressing transistor 21 is automatically turned off in conjunction with the power-off. At this time, the path connecting the input terminal 11 and the bias supply circuit 30 is insulated.
As shown in FIG. 5, the power-off leakage current suppression transistor 21 may be directly connected to the input terminal 11.
Further, as shown in FIG. 6, in the CMOS inverter provided in the bias supply circuit 30 and the inverter circuit 40, the number of N-type MOS-FETs 31 and 41 and P-type MOS-FETs 32 and 42 increases, and the N-type MOS-FET 31. ', 41' and P-type MOS-FETs 32 ', 42' may be added. However, as described above, it is desirable that the threshold voltage of the CMOS inverter of the bias supply circuit 30 and the inverter circuit 40 is the same.

本実施形態例では、入力端子１１からバイアス供給回路３０へ抜けるリーク電流を抑制することによって、特にモバイル機器におけるバッテリー電力の節約に大きく寄与する。しかし、一般的にモバイル機器内の電圧は低く、場合によっては１．２ボルト程度である事もある。これでは、通常のＭＯＳ−ＦＥＴでは閾値電圧が高すぎて、パワーオン時にもパワーオフ時リーク電流抑制用トランジスタ２１がオン状態になれない。このような場合、０ボルトという低い閾値電圧を持つネイティブデプレッション型ＭＯＳ−ＦＥＴが用いられることが望ましい。 In the present embodiment, the leakage current flowing from the input terminal 11 to the bias supply circuit 30 is suppressed, which greatly contributes to battery power saving particularly in mobile devices. However, in general, the voltage in the mobile device is low, and in some cases, it may be about 1.2 volts. In this case, the threshold voltage is too high in a normal MOS-FET, and the leakage current suppressing transistor 21 during power-off cannot be turned on even when the power is turned on. In such a case, it is desirable to use a native depletion type MOS-FET having a threshold voltage as low as 0 volts.

（第２の実施形態）
図７は、第１の実施形態の応用として、図３においてインバータ回路４０の変わりにシュミットトリガインバータ回路５０を用いた場合の回路図である。
本実施形態例におけるシュミットトリガインバータ回路５０は、３つの部分回路に分けて考えることが出来る。まず第１の部分回路として、左側に直列に接続された３つのＮ型ＭＯＳ−ＦＥＴ５１、５１’、５３と３つのＰ型ＭＯＳ−ＦＥＴ５２、５２’、５４とは、図３におけるＣＭＯＳインバータ回路４０と同じ構成である。次に第２の部分回路として、Ｎ型ＭＯＳ−ＦＥＴ５５とＰ型ＭＯＳ−ＦＥＴ５６とで構成されるＣＭＯＳインバータ回路が、第１の部分回路の出力を受ける。第２の部分回路の出力は出力端子１２に向かう一方で、第３の部分回路にも入力される。第３の部分回路は、Ｎ型ＭＯＳ−ＦＥＴ５５とＰ型ＭＯＳ−ＦＥＴ５６とで構成されている。Ｎ型ＭＯＳ−ＦＥＴ５５の出力は第１の部分回路の２つのＮ型ＭＯＳ−ＦＥＴ５１、５１’に接続されている。同様に、Ｐ型ＭＯＳ−ＦＥＴ５６の出力は第１の部分回路の２つのＮ型ＭＯＳ−ＦＥＴ５２、５２’に接続されている。
シュミットトリガインバータ回路は、そのヒステリシス特性により、オフ状態からオン状態に遷移する際と、オン状態からオフ状態に遷移する際とでは、それぞれの閾値電圧が異なる。したがって、入力端子１１に入力される信号に多少のノイズが乗っていても、そのノイズの影響でオン状態とオフ状態とが不要な場面で切り替わってしまうことが防がれる。 (Second Embodiment)
FIG. 7 is a circuit diagram in the case where a Schmitt trigger inverter circuit 50 is used in place of the inverter circuit 40 in FIG. 3 as an application of the first embodiment.
The Schmitt trigger inverter circuit 50 in the present embodiment can be divided into three partial circuits. First, as a first partial circuit, three N-type MOS-FETs 51, 51 ′, 53 and three P-type MOS-FETs 52, 52 ′, 54 connected in series on the left side are the CMOS inverter circuit 40 in FIG. It is the same composition as. Next, a CMOS inverter circuit composed of an N-type MOS-FET 55 and a P-type MOS-FET 56 receives the output of the first partial circuit as a second partial circuit. While the output of the second partial circuit is directed to the output terminal 12, it is also input to the third partial circuit. The third partial circuit is composed of an N-type MOS-FET 55 and a P-type MOS-FET 56. The output of the N-type MOS-FET 55 is connected to the two N-type MOS-FETs 51 and 51 ′ of the first partial circuit. Similarly, the output of the P-type MOS-FET 56 is connected to the two N-type MOS-FETs 52 and 52 ′ of the first partial circuit.
Due to its hysteresis characteristics, the Schmitt trigger inverter circuit has different threshold voltages when transitioning from the off state to the on state and when transitioning from the on state to the off state. Therefore, even if some noise is added to the signal input to the input terminal 11, it is possible to prevent the ON state and the OFF state from being switched in an unnecessary scene due to the noise.

図１は、従来のインバータアンプの回路図である。FIG. 1 is a circuit diagram of a conventional inverter amplifier. 図２は、従来のインバータアンプにおけるリーク電流を示す回路図である。FIG. 2 is a circuit diagram showing a leakage current in a conventional inverter amplifier. 図３は、従来のインバータアンプで、図１とはＭＯＳ−ＦＥＴの数が異なる場合の回路図である。FIG. 3 is a circuit diagram of a conventional inverter amplifier when the number of MOS-FETs is different from that in FIG. 図４は、本発明のインバータアンプの回路図である。FIG. 4 is a circuit diagram of the inverter amplifier of the present invention. 図５は、本発明のインバータアンプで、図４とはパワーオフ時リーク電流抑制用トランジスタの位置が異なる場合の回路図である。FIG. 5 is a circuit diagram of the inverter amplifier according to the present invention when the position of the power-off leakage current suppressing transistor is different from that in FIG. 図６は、本発明のインバータアンプで、図４とはＭＯＳ−ＦＥＴの数が異なる場合の回路図である。FIG. 6 is a circuit diagram in the case where the number of MOS-FETs is different from FIG. 4 in the inverter amplifier of the present invention. 図７は、本発明のインバータアンプで、図４のインバータ回路の代わりにシュミットトリガ回路が用いられた場合の回路図である。7 is a circuit diagram in the case where a Schmitt trigger circuit is used instead of the inverter circuit of FIG. 4 in the inverter amplifier of the present invention.

Explanation of symbols

１１入力端子
１２出力端子
１３電源
１４グラウンド
１５制御信号（ロー）
１６制御信号（ハイ）
２１パワーダウン時リーク電流抑制用トランジスタ
３０バイアス供給回路
３１Ｎ型ＭＯＳ−ＦＥＴ
３１’ Ｎ型ＭＯＳ−ＦＥＴ
３２Ｐ型ＭＯＳ−ＦＥＴ
３２’ Ｐ型ＭＯＳ−ＦＥＴ
３３パワーダウン用Ｎ型ＭＯＳ−ＦＥＴ
３４パワーダウン用Ｐ型ＭＯＳ−ＦＥＴ
４０インバータ回路
４１Ｎ型ＭＯＳ−ＦＥＴ
４１’ Ｎ型ＭＯＳ−ＦＥＴ
４２Ｐ型ＭＯＳ−ＦＥＴ
４２’ Ｐ型ＭＯＳ−ＦＥＴ
４３パワーダウン用Ｎ型ＭＯＳ−ＦＥＴ
４４パワーダウン用Ｐ型ＭＯＳ−ＦＥＴ
５０シュミットトリガインバータ回路
５１Ｎ型ＭＯＳ−ＦＥＴ
５１’ Ｎ型ＭＯＳ−ＦＥＴ
５２Ｐ型ＭＯＳ−ＦＥＴ
５２’ Ｐ型ＭＯＳ−ＦＥＴ
５３パワーダウン用Ｎ型ＭＯＳ−ＦＥＴ
５４パワーダウン用Ｐ型ＭＯＳ−ＦＥＴ
５５Ｎ型ＭＯＳ−ＦＥＴ
５６Ｐ型ＭＯＳ−ＦＥＴ
５７Ｎ型ＭＯＳ−ＦＥＴ
５８Ｐ型ＭＯＳ−ＦＥＴ 11 Input terminal 12 Output terminal 13 Power supply 14 Ground 15 Control signal (low)
16 Control signal (high)
21 Transistor for suppressing leakage current at power-down 30 Bias supply circuit 31 N-type MOS-FET
31 'N-type MOS-FET
32 P-type MOS-FET
32 'P-type MOS-FET
33 Power-down N-type MOS-FET
34 P-type MOS-FET for power down
40 Inverter circuit 41 N-type MOS-FET
41 'N-type MOS-FET
42 P-type MOS-FET
42 'P-type MOS-FET
43 N-type MOS-FET for power down
44 P-type MOS-FET for power down
50 Schmitt trigger inverter circuit 51 N-type MOS-FET
51 'N-type MOS-FET
52 P-type MOS-FET
52 'P-type MOS-FET
53 N-type MOS-FET for power down
54 P-type MOS-FET for power down
55 N-type MOS-FET
56 P-type MOS-FET
57 N-type MOS-FET
58 P-type MOS-FET

Claims

An input terminal;
A transistor for suppressing leakage current during power-down,
A bias supply circuit;
An inverter circuit;
A power supply,
An output terminal,
The bias supply circuit, the input terminal, the inverter circuit, and the output terminal are connected in series in this order,
The input terminal and the bias supply circuit are connected via the power-down switch transistor,
The power supply unit is connected to the bias supply circuit, the inverter circuit, and a transistor for suppressing leakage current during power-down,
An inverter amplifier that suppresses a leakage current flowing through a path connecting the input terminal and the bias supply circuit when the power is not supplied by the power source by the transistor for suppressing a leakage current during the power down.

The inverter amplifier according to claim 1,
The transistor for suppressing leakage current during power down is
N-type MOS-FET,
The gate of the N-type MOS-FET is connected to the power supply unit,
The N-type MOS-FET is electrically connected to the input terminal and the bias supply circuit in conjunction with power supply from the power supply unit to the bias supply circuit and the inverter circuit.
The N-type MOS-FET is an inverter amplifier that insulates the input terminal from the bias supply circuit in conjunction with power-off from the power supply unit to the bias supply circuit and the inverter circuit.

In the inverter amplifier according to claim 1 or 2,
The transistor for suppressing leakage current during power down is
An inverter amplifier which is a native depletion N-type MOS-FET having a threshold voltage of 0 volts.

In the inverter amplifier according to any one of claims 1 to 3,
The bias supply circuit and the inverter circuit are inverter amplifiers each including a CMOS inverter having the same threshold voltage.

An input terminal;
A transistor for suppressing leakage current during power-down,
A bias supply circuit;
A Schmitt trigger circuit;
A power supply,
An output terminal,
The bias supply circuit, the input terminal, the Schmitt trigger circuit, and the output terminal are connected in series in this order,
The input terminal and the bias supply circuit are connected via the power-down switch transistor,
The power supply unit is connected to the bias supply circuit, the Schmitt trigger circuit, and a leakage current suppression transistor during power down,
An inverter amplifier that suppresses a leakage current flowing through a path connecting the input terminal and the bias supply circuit when the power is not supplied by the power source by the transistor for suppressing a leakage current during the power down.

In the inverter amplifier according to claim 5,
The transistor for suppressing leakage current during power down is
N-type MOS-FET,
The gate of the N-type MOS-FET is connected to the power supply unit,
The N-type MOS-FET is electrically connected to the input terminal and the bias supply circuit in conjunction with power supply from the power supply unit to the bias supply circuit and the inverter circuit.
The N-type MOS-FET is an inverter amplifier that insulates the input terminal from the bias supply circuit in conjunction with power-off from the power supply unit to the bias supply circuit and the Schmitt trigger circuit.

In the inverter amplifier according to claim 5 or 6,
The transistor for suppressing leakage current during power down is
An inverter amplifier which is a native depletion N-type MOS-FET having a threshold voltage of 0 volts.

In the inverter amplifier according to any one of claims 5 to 7,
The bias supply circuit and the Schmitt trigger circuit are inverter amplifiers each including a CMOS inverter having the same threshold voltage.