JP2008098448A

JP2008098448A - Semiconductor device and its manufacturing method

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Publication number: JP2008098448A
Application number: JP2006279205A
Authority: JP
Inventors: Shinichi Terazono; 信一寺薗
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2006-10-12
Filing date: 2006-10-12
Publication date: 2008-04-24

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which can improve a process margin of a wiring formation step for the semiconductor device. <P>SOLUTION: The semiconductor device comprises: a lower layer wiring 101 patterned into a predetermined shape; an interlayer insulating film formed on the lower layer wiring 101; and an upper layer wiring electrically connected to the lower layer wiring through a plug embedded into a via hole formed in the interlayer insulating film and patterned into a predetermined shape on the interlayer insulating film. The interlayer insulating film has: an interlayer insulating film for via hole formation, which has the same pattern as the lower layer wiring, and is formed by an insulating material on the lower layer wiring; and an interlayer insulating film between via hole formation positions, which fills the space between the interlayer insulating films for via hole formation, and is made of an insulating material having a lower etching speed than the interlayer insulating film for via hole formation when etching. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

この発明は、２層以上の多層配線構造を有する半導体装置とその製造方法に関するものである。 The present invention relates to a semiconductor device having a multilayer wiring structure of two or more layers and a method for manufacturing the same.

半導体装置は、一般的に多層配線構造を有するが、下層配線と上層配線とは、その間に配置される層間絶縁膜に形成されたビアホールに埋め込まれた導電性材料からなるプラグによって接続される構造を有する。ここで、層間絶縁膜は、ビアホールを形成するためにエッチングが行われるが、このときエッチングを所定の位置で止める必要があるなどの理由から、一般的に基板面に平行な複数の層からなる多層構造で形成される。たとえば、膜厚が約５０ｎｍのストッパ膜として機能するＳｉＣＮ膜、膜厚が数百〜５００ｎｍのＳｉＯＣ膜、膜厚が数百ｎｍのＴＥＯＳ膜が下から順に積層された多層構造を有するものなどが知られている（たとえば、特許文献１参照）。 A semiconductor device generally has a multilayer wiring structure, and a lower layer wiring and an upper layer wiring are connected by a plug made of a conductive material embedded in a via hole formed in an interlayer insulating film disposed therebetween. Have Here, the interlayer insulating film is etched to form a via hole. At this time, the etching is generally stopped at a predetermined position, and therefore, the interlayer insulating film is generally composed of a plurality of layers parallel to the substrate surface. It is formed with a multilayer structure. For example, a SiCN film that functions as a stopper film with a film thickness of about 50 nm, a SiOC film with a film thickness of several hundred to 500 nm, a multilayer structure in which a TEOS film with a film thickness of several hundred nm is laminated in order from the bottom, etc. It is known (for example, refer to Patent Document 1).

特開２００５−５３４４号公報JP 2005-5344 A

ところで、半導体装置のサイズの微細化に伴って、多層配線構造におけるビアホールのサイズも微細化してきており、さらに、隣接するビアホール間の距離も短くなってきている。図１１−１〜図１１−２は、ビアホールの構造の従来例を模式的に示す図である。図１１−１に示されるように、近接するビアホール３１３ａは、設計上では、その上部の平面形状は真円であるが、近接効果の影響によって、リソグラフィ工程でのパターンの描写時にその上部の平面形状が楕円形状となるレジスト変形を起こしてしまう。また、図１１−２に示されるように、上層配線３１１を下層配線３０１と層間絶縁膜３１２内に形成されるプラグ３１３を介して接続する場合に、下層配線３０１とプラグ３１３が形成されるビアホール３１３ａとの位置の重ね合わせのずれの許容範囲が小さくなっている。これらのように、レジスト変形や下層配線３０１とビアホール３１３ａとの間の重ね合わせずれの影響によって、従来ではプロセスマージンが少なくなってしまっていた。そのため、ビアホールの形成異常に起因した配線間ショート不良の発生率が高くなってしまい、歩留まりの低下や変動の原因となっているという問題点があった。 By the way, with the miniaturization of the size of the semiconductor device, the size of the via hole in the multilayer wiring structure is also miniaturized, and the distance between adjacent via holes is also shortened. FIGS. 11A to 11B are diagrams schematically illustrating a conventional example of the via hole structure. As shown in FIG. 11A, the neighboring via hole 313a has a perfect circle shape on the upper surface in design, but due to the influence of the proximity effect, the upper surface of the neighboring via hole 313a has a flat surface at the time of drawing a pattern in the lithography process. The resist is deformed to have an elliptical shape. Further, as shown in FIG. 11B, when the upper layer wiring 311 is connected to the lower layer wiring 301 via the plug 313 formed in the interlayer insulating film 312, the via hole in which the lower layer wiring 301 and the plug 313 are formed. The allowable range of misalignment with the position of 313a is small. As described above, the process margin has been reduced conventionally due to the resist deformation and the influence of the overlay deviation between the lower layer wiring 301 and the via hole 313a. For this reason, there is a problem that the occurrence rate of short circuit between wirings due to abnormal formation of via holes is increased, resulting in a decrease in yield and fluctuation.

この発明は、上記に鑑みてなされたもので、半導体装置の配線形成工程におけるプロセスマージンを拡大することができる半導体装置とその製造方法を得ることを目的とする。 The present invention has been made in view of the above, and an object of the present invention is to obtain a semiconductor device and a method for manufacturing the same that can increase a process margin in a wiring forming process of the semiconductor device.

上記目的を達成するため、この発明にかかる半導体装置は、所定の形状にパターニングされた下層配線と、前記下層配線上に形成される層間絶縁膜と、前記層間絶縁膜に形成されたビアホールに埋め込まれたプラグを介して前記下層配線と電気的に接続される、前記層間絶縁膜上に所定の形状にパターニングされた上層配線と、を有する半導体装置において、前記層間絶縁膜は、前記下層配線と同じ平面パターンを有し、前記下層配線上に絶縁材料によって形成されるビアホール形成用層間絶縁膜と、前記ビアホール形成用層間絶縁膜の間を埋め、前記ビアホール形成用層間絶縁膜よりもエッチング時におけるエッチング速度が低い絶縁材料からなるビアホール形成位置間層間絶縁膜と、を備えることを特徴とする。 In order to achieve the above object, a semiconductor device according to the present invention is embedded in a lower layer wiring patterned in a predetermined shape, an interlayer insulating film formed on the lower layer wiring, and a via hole formed in the interlayer insulating film. And an upper layer wiring patterned in a predetermined shape on the interlayer insulating film, which is electrically connected to the lower layer wiring through the plug, wherein the interlayer insulating film is connected to the lower layer wiring. Between the interlayer insulating film for via hole formation and the interlayer insulating film for via hole formation, which has the same plane pattern and is formed of an insulating material on the lower layer wiring, is etched more than the interlayer insulating film for via hole formation. And an interlayer insulating film between via hole formation positions made of an insulating material having a low etching rate.

この発明によれば、ウェハプロセスマージンが拡大し、配線間ショートに起因した歩留まりの低下や歩留まりの変動を抑制することができ、歩留まりを安定化させて、所定の品質の半導体装置を提供することができるという効果を有する。 According to the present invention, it is possible to increase a wafer process margin, to suppress a decrease in yield and a variation in yield due to a short circuit between wires, to stabilize a yield, and to provide a semiconductor device with a predetermined quality. Has the effect of being able to.

以下に添付図面を参照して、この発明にかかる半導体装置とその製造方法の好適な実施の形態を詳細に説明する。なお、これらの実施の形態によりこの発明が限定されるものではない。また、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。 Exemplary embodiments of a semiconductor device and a manufacturing method thereof according to the present invention will be explained below in detail with reference to the accompanying drawings. Note that the present invention is not limited to these embodiments. The cross-sectional views of the semiconductor devices used in the following embodiments are schematic, and the relationship between the thickness and width of the layers, the ratio of the thicknesses of the layers, and the like are different from the actual ones.

実施の形態１．
図１は、この発明が適用される半導体装置の構造を模式的に示す断面図である。この図１では、Ａｌによって配線が行われる場合を例示している。シリコン基板などの半導体基板１上の所定の位置には、Ｎ型ウェル２とＰ型ウェル３が形成され、Ｎ型ウェル２上にＰチャネル型電界効果型トランジスタ（以下、ＰＭＯＳトランジスタという）１０Ｐが形成され、Ｐ型ウェル３上にＮチャネル型電界効果型トランジスタ（以下、ＮＭＯＳトランジスタという）１０Ｎが形成される。ＰＭＯＳトランジスタ１０ＰとＮＭＯＳトランジスタ１０Ｎとの間は、半導体基板１の上層部に形成された素子分離絶縁膜４によって素子分離される。 Embodiment 1 FIG.
FIG. 1 is a cross-sectional view schematically showing the structure of a semiconductor device to which the present invention is applied. In this FIG. 1, the case where wiring is performed by Al is illustrated. An N-type well 2 and a P-type well 3 are formed at predetermined positions on a semiconductor substrate 1 such as a silicon substrate, and a P-channel field effect transistor (hereinafter referred to as a PMOS transistor) 10P is formed on the N-type well 2. An N-channel field effect transistor (hereinafter referred to as NMOS transistor) 10N is formed on the P-type well 3. The PMOS transistor 10P and the NMOS transistor 10N are isolated from each other by the element isolation insulating film 4 formed in the upper layer portion of the semiconductor substrate 1.

ＰＭＯＳトランジスタ１０ＰとＮＭＯＳトランジスタ１０Ｎが形成される素子分離絶縁膜４によって分離されたトランジスタ形成領域の基板表面内には、ゲート絶縁膜とゲート電極の積層体を有し、この積層体の線幅方向の両側側面にサイドウォール４４を有するゲート構造１１と、このゲート構造１１の線幅方向両側の基板表面に高濃度拡散層によって形成されたソース／ドレイン領域１２と、このソース／ドレイン領域１２のチャネル領域側に低濃度拡散層によって形成されたエクステンション部１３と、を備えるＬＤＤ構造を有するＰＭＯＳトランジスタ１０Ｐ、ＮＭＯＳトランジスタ１０Ｎ（以下、特に区別する必要がない場合には、単にＭＯＳトランジスタ１０と表記する）が形成される。 The substrate surface of the transistor formation region separated by the element isolation insulating film 4 in which the PMOS transistor 10P and the NMOS transistor 10N are formed has a stacked body of a gate insulating film and a gate electrode, and the line width direction of the stacked body A gate structure 11 having sidewalls 44 on both side surfaces thereof, a source / drain region 12 formed of a high concentration diffusion layer on the substrate surface on both sides in the line width direction of the gate structure 11, and a channel of the source / drain region 12 PMOS transistor 10P and NMOS transistor 10N having an LDD structure including an extension portion 13 formed of a low-concentration diffusion layer on the region side (hereinafter simply referred to as MOS transistor 10 if it is not necessary to distinguish between them) Is formed.

このようにＭＯＳトランジスタ１０などの素子が形成された半導体基板１上には、コンタクト層間膜２０が形成され、コンタクト層間膜２０上には、所定の形状にパターニングされたＡｌやＣｕなどで構成される第１層配線３１が形成される。この第１層配線３１と各ＭＯＳトランジスタ１０のソース／ドレイン領域１２とは、コンタクト層間膜２０に形成されたコンタクトホールに埋め込まれたＷなどの第１のプラグ２１によって電気的に接続される。 A contact interlayer film 20 is formed on the semiconductor substrate 1 on which elements such as the MOS transistor 10 are thus formed. The contact interlayer film 20 is made of Al, Cu, or the like patterned in a predetermined shape. First layer wiring 31 is formed. The first layer wiring 31 and the source / drain region 12 of each MOS transistor 10 are electrically connected by a first plug 21 such as W embedded in a contact hole formed in the contact interlayer film 20.

また、コンタクト層間膜２０上にはさらに層間絶縁膜３２が形成され、層間絶縁膜３２上には、所定の形状にパターンニングされたＡｌやＣｕなどで構成される第２層配線４１が形成される。この第２層配線４１は、層間絶縁膜３２中の所定の位置に形成されたビアホールに埋め込まれたＷやＣｕなどの第２のプラグ３５によって下層の第１層配線３１と電気的に接続される。この図に示される断面では、一部の第１層配線３１のみが第２層配線４１と第２のプラグ３５を介して接続されている様子が描かれている。なお、その他の第１層配線３１は、紙面に垂直な方向のいずれかの位置において、第２層配線４１と第２のプラグ３５を介して接続される。また、この図に示されるように、層間絶縁膜３２は、第１層配線３１上の第２のプラグ３５が形成されていない位置に形成されているビアホール形成用層間絶縁膜３３と、第１層配線３１が形成されていない位置に形成されているビアホール形成位置間層間絶縁膜３４との２種類の層間絶縁膜によって構成されている。 Further, an interlayer insulating film 32 is further formed on the contact interlayer film 20, and a second layer wiring 41 made of Al, Cu or the like patterned in a predetermined shape is formed on the interlayer insulating film 32. The The second layer wiring 41 is electrically connected to the lower first layer wiring 31 by a second plug 35 such as W or Cu embedded in a via hole formed at a predetermined position in the interlayer insulating film 32. The In the cross section shown in this drawing, only a portion of the first layer wiring 31 is connected to the second layer wiring 41 via the second plug 35. The other first layer wiring 31 is connected to the second layer wiring 41 via the second plug 35 at any position in the direction perpendicular to the paper surface. Further, as shown in this figure, the interlayer insulating film 32 includes a via hole forming interlayer insulating film 33 formed at a position on the first layer wiring 31 where the second plug 35 is not formed, The interlayer insulating film 34 is formed of two types of interlayer insulating films such as an interlayer insulating film 34 between via hole forming positions formed at a position where the layer wiring 31 is not formed.

図２は、この発明にかかる半導体装置のビアホールを有する層間絶縁膜の一部を模式的に示す断面図である。この図に示されるように、この実施の形態１の半導体装置の層間絶縁膜１１２は、下層配線１０１（たとえば、第１層配線）が形成される領域の上部には、ビアホール形成用層間絶縁膜１１３が形成され、下層配線１０１が形成されない領域では、ビアホール形成時に使用するガスでのエッチングレートがビアホール形成用層間絶縁膜１１３よりも小さい絶縁材料からなるビアホール形成位置間層間絶縁膜１１４が形成された構造を有する。つまり、下層配線１０１上のビアホールが形成される可能性のある位置である、下層配線１０１上にビアホール形成用層間絶縁膜１１３が形成され、その周囲がビアホール形成位置間層間絶縁膜１１４で囲まれている構成を有する。 FIG. 2 is a sectional view schematically showing a part of an interlayer insulating film having a via hole of the semiconductor device according to the present invention. As shown in this figure, interlayer insulating film 112 of the semiconductor device according to the first embodiment has a via-hole-forming interlayer insulating film formed above the region where lower layer wiring 101 (for example, first layer wiring) is formed. In a region where 113 is formed and the lower layer wiring 101 is not formed, an interlayer insulating film 114 between via hole formation positions made of an insulating material whose etching rate with a gas used when forming a via hole is smaller than that of the interlayer insulating film 113 for forming a via hole is formed. Has a structure. That is, the via hole forming interlayer insulating film 113 is formed on the lower layer wiring 101 where the via hole on the lower layer wiring 101 is likely to be formed, and the periphery thereof is surrounded by the interlayer insulating film 114 between the via hole forming positions. It has the composition which is.

つぎに、このような層間絶縁膜を有する半導体装置の製造方法について説明する。図３−１〜図３−９は、配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である。まず、従来公知の方法で、素子分離絶縁膜４で分離した半導体基板１の素子形成領域上にＰＭＯＳトランジスタ１０ＰとＮＭＯＳトランジスタ１０Ｎや必要な素子を形成する。その後、半導体基板１上にコンタクト層間膜２０を形成し、トランジスタ１０のソース／ドレイン領域１２に対応する位置にコンタクトホール２１ａを形成し、Ｗなどの第１のプラグ２１を埋め込む（図３−１）。 Next, a method for manufacturing a semiconductor device having such an interlayer insulating film will be described. FIGS. 3-1 to 3-9 are cross-sectional views schematically showing an example of the procedure of the method for manufacturing the interlayer insulating film in the semiconductor device when the wiring is made of Al. First, the PMOS transistor 10P and the NMOS transistor 10N and necessary elements are formed on the element formation region of the semiconductor substrate 1 separated by the element isolation insulating film 4 by a conventionally known method. Thereafter, a contact interlayer film 20 is formed on the semiconductor substrate 1, a contact hole 21a is formed at a position corresponding to the source / drain region 12 of the transistor 10, and a first plug 21 such as W is embedded (FIG. 3A). ).

ついで、第１のプラグ２１を埋め込んだコンタクト層間膜２０上の全面に第１層配線の基となるＡｌからなる下部メタル層３１ａを形成し、さらに下部メタル層３１ａ上の全面にＳｉＯ_x系材料からなるビアホール形成用層間絶縁膜３３を形成する（図３−２）。その後、ビアホール形成用層間絶縁膜３３の上面にレジストを塗布し、フォトリソグラフィ技術により、下層配線（第１層配線３１）を形成する部分にのみレジストを残し、他の部分のレジストを除去したレジストマスク６１を形成する（図３−３）。ついで、このレジストマスク６１を用いて、ビアホール形成用層間絶縁膜３３をエッチングし、レジストマスク６１を除去する（図３−４）。その後、下部メタル層３１ａ上にパターニングされたビアホール形成用層間絶縁膜３３をマスクとして、下部メタル層３１ａをエッチングし、第１層配線３１を形成する（図３−５）。つまり、ビアホール形成用層間絶縁膜３３は、第１層配線３１と同じパターンを有する。 Next, a lower metal layer 31a made of Al serving as a base for the first layer wiring is formed on the entire surface of the contact interlayer film 20 in which the first plug 21 is embedded, and an SiO _x material is further formed on the entire surface of the lower metal layer 31a. A via hole forming interlayer insulating film 33 is formed (FIG. 3-2). Thereafter, a resist is applied to the upper surface of the via hole forming interlayer insulating film 33, and the resist is left only in a portion where the lower layer wiring (first layer wiring 31) is formed by photolithography, and the resist in other portions is removed. A mask 61 is formed (FIG. 3-3). Then, using this resist mask 61, the via hole forming interlayer insulating film 33 is etched to remove the resist mask 61 (FIGS. 3-4). Thereafter, using the via hole forming interlayer insulating film 33 patterned on the lower metal layer 31a as a mask, the lower metal layer 31a is etched to form the first layer wiring 31 (FIG. 3-5). That is, the via hole forming interlayer insulating film 33 has the same pattern as the first layer wiring 31.

ついで、第１層配線３１とビアホール形成用層間絶縁膜３３が形成されたコンタクト層間膜２０上の全面に、ＣやＮなどを添加したＳｉＯ_x系材料からなるビアホール形成位置間層間絶縁膜３４を形成する（図３−６）。このビアホール形成位置間層間絶縁膜３４を構成する材料は、後のビアホールをドライエッチングする際に、ビアホール形成用層間絶縁膜３３のエッチングレートが大きくなるような材料が選択される。その後、ＣＭＰ（Chemical Mechanical Polishing）を行い、ビアホール形成用層間絶縁膜３３の上面が露出するまでビアホール形成位置間層間絶縁膜３４の研磨を行い、表面を平坦化させる。これによって、ビアホール形成用層間絶縁膜３３とビアホール形成位置間層間絶縁膜３４とからなる層間絶縁膜３２が形成される（図３−７）。 Next, an inter-layer insulating film 34 between via hole formation positions made of SiO _x -based material added with C, N or the like is formed on the entire surface of the contact interlayer film 20 on which the first layer wiring 31 and the via hole forming interlayer insulating film 33 are formed. Form (FIGS. 3-6). The material constituting the interlayer insulating film 34 between the via hole formation positions is selected such that the etching rate of the via hole forming interlayer insulating film 33 is increased when the subsequent via hole is dry-etched. Thereafter, CMP (Chemical Mechanical Polishing) is performed, and the interlayer insulating film 34 between via hole formation positions is polished until the upper surface of the via hole forming interlayer insulating film 33 is exposed, thereby flattening the surface. As a result, an interlayer insulating film 32 including the interlayer insulating film 33 for forming via holes and the interlayer insulating film 34 between via hole forming positions is formed (FIGS. 3-7).

ついで、表面が平坦化された層間絶縁膜３２上にビアホール開口用のレジストを塗布し、フォトリソグラフィによりビアホールの開口位置（ビアホール形成位置）のみレジストを除去して、レジストマスク６２を形成する（図３−８）。このレジストマスク６２のビアホール開口位置は、理想的にはビアホール形成用層間絶縁膜３３上に形成されることが望ましいが、実際には上述したようにレジスト変形によってビアホール開口の形が変形したり、レジストのビアホール開口位置がビアホール形成用層間絶縁膜３３からずれたりすることがある。しかし、ここでは、そのレジストマスク６２のビアホール開口の形の変形や位置のずれは気にしなくてよい。 Next, a resist for opening a via hole is applied on the interlayer insulating film 32 whose surface is planarized, and the resist is removed only at the opening position of the via hole (via hole forming position) by photolithography to form a resist mask 62 (FIG. 3-8). Ideally, the via hole opening position of the resist mask 62 is desirably formed on the via hole forming interlayer insulating film 33. However, in reality, the shape of the via hole opening is deformed by resist deformation as described above. The via hole opening position of the resist may be displaced from the via hole forming interlayer insulating film 33. However, here, there is no need to worry about the deformation or displacement of the shape of the via hole opening of the resist mask 62.

その後、ドライエッチングにより、レジストマスク６２をマスクとしてビアホール形成位置における層間絶縁膜３２のエッチングを行い、第１層配線３１を露出させてビアホール３５ａを形成する（図３−９）。このとき、図４−１に示されるように、レジストマスク６２のビアホール開口位置６２ａが変形して、ビアホール形成用層間絶縁膜３３の幅よりも一部が広がった状態となったり、図４−２に示されるように、レジストマスク６２のビアホール開口位置６２ａとビアホール形成用層間絶縁膜３３の形成位置とがずれた状態となったりした場合でも、エッチングにおけるビアホール形成用層間絶縁膜３３に対するビアホール形成位置間層間絶縁膜３４のエッチング速度が低いので、レジストマスク６２のビアホール開口位置６２ａに露出されたビアホール形成位置間層間絶縁膜３４は、図５−１〜図５−２に示されるように、ビアホール形成用層間絶縁膜３３のようにエッチングされない状態となり、ビアホールを形成したい位置にビアホール３５ａを形成することができる。なお、このドライエッチングにおいて、ビアホール形成用層間絶縁膜３３に対するビアホール形成位置間層間絶縁膜３４のエッチング速度が低くなるような条件でエッチングが行われる。また、このドライエッチングの結果、第２層配線４１との間の配線が行われない第１層配線３１上の位置では、ビアホール３５ａが開口されないので、図２に示されるように、第１層配線３１の上部は、周囲のビアホール形成位置間層間絶縁膜３４とは材質の異なるビアホール形成用層間絶縁膜３３によって構成されることになる。 Thereafter, the interlayer insulating film 32 is etched by dry etching using the resist mask 62 as a mask to expose the first layer wiring 31 to form a via hole 35a (FIG. 3-9). At this time, as shown in FIG. 4A, the via hole opening position 62a of the resist mask 62 is deformed, and a part of the via hole forming interlayer insulating film 33 is widened. As shown in FIG. 2, even when the via hole opening position 62a of the resist mask 62 and the formation position of the via hole forming interlayer insulating film 33 are shifted, the via hole formation for the via hole forming interlayer insulating film 33 in the etching is performed. Since the inter-layer interlayer insulating film 34 has a low etching rate, the inter-layer interlayer insulating film 34 exposed at the via hole opening position 62a of the resist mask 62 is formed as shown in FIGS. The via hole is not etched like the via hole forming interlayer insulating film 33, and the via hole is formed at a position where the via hole is to be formed. It can be formed 5a. In this dry etching, the etching is performed under the condition that the etching rate of the interlayer insulating film 34 between the via hole formation positions with respect to the via hole forming interlayer insulating film 33 is low. Further, as a result of this dry etching, the via hole 35a is not opened at the position on the first layer wiring 31 where the wiring with the second layer wiring 41 is not performed, so that as shown in FIG. The upper portion of the wiring 31 is constituted by a via hole forming interlayer insulating film 33 made of a different material from the surrounding interlayer insulating film 34 between via hole forming positions.

ついで、形成されたビアホール３５ａに第２のプラグ３５を埋め込み、層間絶縁膜３２上に第２層配線の基となるＡｌなどの上部メタル層４１ａを形成する（図３−１０）。そして、上部メタル層４１ａをフォトリソグラフィとエッチングを用いて所定の形状にパターニングを行って、第２層配線４１（上層配線）を形成することによって、図１に示される半導体装置が得られる。 Next, the second plug 35 is embedded in the formed via hole 35a, and an upper metal layer 41a such as Al serving as a base of the second layer wiring is formed on the interlayer insulating film 32 (FIG. 3-10). Then, by patterning the upper metal layer 41a into a predetermined shape using photolithography and etching to form the second layer wiring 41 (upper layer wiring), the semiconductor device shown in FIG. 1 is obtained.

つぎに、デュアルダマシン法によって配線を形成する場合の半導体装置の製造方法について説明する。図６−１〜図６−１０は、配線がＣｕからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である。まず、図３−１に示したように、従来公知の方法で、素子分離絶縁膜４で分離した半導体基板１の素子形成領域上にＭＯＳトランジスタ１０や他の素子を形成し、半導体基板１上にコンタクト層間膜２０を形成した後、ＭＯＳトランジスタ１０のソース／ドレイン領域１２に対応する位置にコンタクトホール２１ａを形成し、Ｗなどの第１のプラグ２１を埋め込む。 Next, a method for manufacturing a semiconductor device when wiring is formed by the dual damascene method will be described. FIGS. 6-1 to 6-10 are cross-sectional views schematically showing an example of the procedure of the method for manufacturing the interlayer insulating film in the semiconductor device when the wiring is made of Cu. First, as shown in FIG. 3A, a MOS transistor 10 and other elements are formed on the element formation region of the semiconductor substrate 1 separated by the element isolation insulating film 4 by a conventionally known method. After the contact interlayer film 20 is formed, a contact hole 21a is formed at a position corresponding to the source / drain region 12 of the MOS transistor 10, and a first plug 21 such as W is buried.

ついで、コンタクト層間膜２０上の全面に第１のバリアメタル層３６と、下層配線である第１層配線３１上でない位置を構成するＣやＮなどを添加したＳｉＯ_x系材料からなるビアホール形成位置間層間絶縁膜３４を順に形成する（図６−１）。その後、第１層配線を形成しない位置のみレジストマスクを形成して、ビアホール形成位置間層間絶縁膜３４と第１のバリアメタル層３６のエッチングを行って所定の形状の凹部を形成する（図６−２）。その後、ビアホール形成位置間層間絶縁膜３４と第１のバリアメタル層３６に形成された凹部を埋めるように下部Ｃｕメタル層３１ｂを形成する（図６−３）。この下部Ｃｕメタル層３１ｂは、ビアホール形成位置間層間絶縁膜３４と第１のバリアメタル層３６を除去して形成された凹部にＣｕのシード層を形成し、電解メッキ法などでこのシード層上にＣｕ膜を成膜することによって形成される。 Then, a first barrier metal layer 36 on the entire surface of the contact interlayer film 20, a via hole formed positions consisting of SiO _x based material obtained by adding such as C or N which constitutes a position not the first layer wiring 31 is lower wiring An interlayer insulating film 34 is formed in order (FIG. 6-1). Thereafter, a resist mask is formed only at a position where the first layer wiring is not formed, and the interlayer insulating film 34 between the via hole forming positions and the first barrier metal layer 36 are etched to form a recess having a predetermined shape (FIG. 6). -2). Thereafter, the lower Cu metal layer 31b is formed so as to fill the recesses formed in the interlayer insulating film 34 between the via hole formation positions and the first barrier metal layer 36 (FIG. 6-3). The lower Cu metal layer 31b is formed by forming a Cu seed layer in a recess formed by removing the interlayer insulating film 34 between the via-hole forming positions and the first barrier metal layer 36, and performing electrolytic plating or the like on the seed layer. It is formed by depositing a Cu film.

ついで、形成した下部Ｃｕメタル層３１ｂを、ＣＭＰなどを用いてその表面を平坦化した後、イオンミリングやプラズマエッチバック、選択的ＣＭＰなどを用いて所定の厚さとなるまでエッチバックする（図６−４）。これにより、下層配線である第１層配線３１が形成される。その後、第１層配線３１とビアホール形成位置間層間絶縁膜３４上に第１のバリアメタル層３６上に、所定の厚さの第２のバリアメタル層３７とビアホール形成用層間絶縁膜３３を形成し、その表面がビアホール形成位置間層間絶縁膜３４の上面とほぼ同じ高さとなるようにＣＭＰなどで研磨し、平坦化する。その後、平坦化したビアホール形成用層間絶縁膜３３上に、上層配線である第２層配線が埋め込まれる絶縁材料からなる上層配線埋め込み層４２と第３のバリアメタル層４３を形成する（図６−５）。 Next, the surface of the formed lower Cu metal layer 31b is planarized using CMP or the like, and then etched back to a predetermined thickness using ion milling, plasma etch back, selective CMP, or the like (FIG. 6). -4). Thereby, the first layer wiring 31 which is the lower layer wiring is formed. Thereafter, a second barrier metal layer 37 and a via hole forming interlayer insulating film 33 having a predetermined thickness are formed on the first barrier metal layer 36 on the first layer wiring 31 and the interlayer insulating film 34 between the via hole forming positions. Then, the surface is polished and flattened by CMP or the like so that the surface thereof is almost the same height as the upper surface of the interlayer insulating film 34 between the via hole formation positions. Thereafter, an upper wiring buried layer 42 and a third barrier metal layer 43 made of an insulating material in which the second layer wiring as the upper wiring is buried are formed on the planarized via hole forming interlayer insulating film 33 (FIG. 6). 5).

ついで、第３のバリアメタル層４３上にレジストを塗布し、フォトリソグラフィによって、ビアホール形成位置を除去するようにレジストマスクを形成する。このレジストマスクをマスクとして、第３のバリアメタル層４３、上層配線埋め込み層４２およびビアホール形成用層間絶縁膜３３のエッチングを行い、ビアホール３５ｂを形成する（図６−６）。このエッチング時に、第３のバリアメタル層４３と上層配線埋め込み層４２を貫通して、ビアホール形成用層間絶縁膜３３をエッチングする際に、レジストマスクのレジスト変形や重ねあわせ位置のずれによって、エッチング箇所が本来の位置よりずれてしまう場合が生じ得る。しかし、この場合でも、ビアホール形成位置間層間絶縁膜３４は、ビアホール形成用層間絶縁膜３３に比してエッチング時のエッチング速度が低いので、図４−１〜図５−２に示したように、本来のビアホールの形成位置からレジストマスクの開口位置がずれた場合でも、ほぼ本来のビアホールの形成位置にビアホール３５ｂを形成することができる。 Next, a resist is applied on the third barrier metal layer 43, and a resist mask is formed by photolithography so as to remove the via hole formation position. Using this resist mask as a mask, the third barrier metal layer 43, the upper wiring buried layer 42, and the via hole forming interlayer insulating film 33 are etched to form a via hole 35b (FIGS. 6-6). During this etching, when etching the via hole forming interlayer insulating film 33 through the third barrier metal layer 43 and the upper wiring buried layer 42, the etching location is changed due to resist deformation of the resist mask and displacement of the overlapping position. May deviate from the original position. However, even in this case, the interlayer insulating film 34 between via hole formation positions has a lower etching rate at the time of etching than the interlayer insulating film 33 for via hole formation, so that as shown in FIGS. Even when the opening position of the resist mask is deviated from the original via hole formation position, the via hole 35b can be formed almost at the original via hole formation position.

その後、第３のバリアメタル層４３上に、上層配線である第２層配線の形成位置がマスクされないレジストマスクを形成し、そのレジストマスクを用いて、第３のバリアメタル層４３と上層配線埋め込み層４２をエッチングして、第２層配線用溝４２ｂを形成する（図６−７）。このとき、ビアホール３５ｂ底部の第２のバリアメタル層３７までエッチングを行い、ビアホール３５ｂの底部に第１層配線３１を露出させる。 Thereafter, a resist mask is formed on the third barrier metal layer 43 so that the formation position of the second-layer wiring that is the upper-layer wiring is not masked, and the third barrier metal layer 43 and the upper-layer wiring are embedded using the resist mask. The layer 42 is etched to form a second layer wiring groove 42b (FIGS. 6-7). At this time, etching is performed up to the second barrier metal layer 37 at the bottom of the via hole 35b to expose the first layer wiring 31 at the bottom of the via hole 35b.

ついで、エッチングによって形成されたビアホール３５ｂと上層配線形成用溝４２ｂの内面に図示しないＣｕを含むシード層を形成し、デュアルダマシン法によって、ビアホール３５ｂと上層配線形成用溝４２ｂに第２のプラグ３５と第２層配線４１を同時に形成する（図６−８）。以上によって、Ｃｕ系を配線材料に用いた多層配線構造を有する半導体装置が得られる。 Next, a seed layer containing Cu (not shown) is formed on the inner surface of the via hole 35b and the upper wiring formation groove 42b formed by etching, and the second plug 35 is formed in the via hole 35b and the upper wiring formation groove 42b by the dual damascene method. And the second layer wiring 41 are formed simultaneously (FIGS. 6-8). As described above, a semiconductor device having a multilayer wiring structure using Cu-based wiring material can be obtained.

この実施の形態１によれば、ビアホール形成用のレジストパターンの形状が崩れていても、ビアホール３５ａ，３５ｂを形成するビアホール形成用層間絶縁膜３３のエッチングレートが、その周辺に配置されたビアホール形成位置間層間絶縁膜３４のエッチングレートより高くなるように、選択比を設定したまたは材料を選択したので、ビアホール３５ａ，３５ｂのエッチング時にエッチング形状に対して自己整合的に形状補正作用が働く。また、ビアホール３５ａ，３５ｂのレジストパターンが下側に配置された下層配線パターンに対して重ね合せ位置がずれてしまった場合にも、ビアホールのエッチング時に下層配線上にビアホール３５ａ，３５ｂを形成するように自己整合的な補正作用が働く。その結果、ウェハプロセスマージンの拡大を図ることができ、配線間ショートの発生が抑制でき、歩留まりを安定化することができるという効果を有する。 According to the first embodiment, even if the shape of the resist pattern for forming the via hole is broken, the etching rate of the via hole forming interlayer insulating film 33 for forming the via holes 35a and 35b is formed in the periphery of the via hole. Since the selection ratio is set or the material is selected so as to be higher than the etching rate of the inter-layer interlayer insulating film 34, the shape correction action works in a self-aligned manner with respect to the etching shape when the via holes 35a and 35b are etched. Further, even when the registration position of the resist pattern of the via holes 35a and 35b is deviated from the lower layer wiring pattern arranged on the lower side, the via holes 35a and 35b are formed on the lower layer wiring when the via hole is etched. A self-aligning corrective action is applied to this. As a result, the wafer process margin can be increased, the occurrence of a short circuit between wirings can be suppressed, and the yield can be stabilized.

実施の形態２．
図７は、この発明にかかる半導体装置の多層配線構造における層間絶縁膜の構成の実施の形態２の一例を模式的に示す断面図である。この実施の形態２では、実施の形態１の図２において、下層配線１０１上に形成されるビアホール形成用層間絶縁膜１１３が上下２層のそれぞれ異なる絶縁材料によって構成されることを特徴とする。つまり、この実施の形態２の半導体装置の層間絶縁膜１１２は、下層配線１０１（第１層配線）が形成される領域の上部には、第１のビアホール形成用層間絶縁膜１１３−１と第２のビアホール形成用層間絶縁膜１１３−２が順に積層され、第１層配線１０１が形成されない領域では、ビアホール形成位置間層間絶縁膜１１４が形成された構造を有する。 Embodiment 2. FIG.
FIG. 7 is a cross-sectional view schematically showing an example of the configuration of the interlayer insulating film in the multilayer wiring structure of the semiconductor device according to the present invention. The second embodiment is characterized in that, in FIG. 2 of the first embodiment, the via hole forming interlayer insulating film 113 formed on the lower layer wiring 101 is composed of two different upper and lower insulating materials. That is, the interlayer insulating film 112 of the semiconductor device of the second embodiment has the first via hole forming interlayer insulating film 113-1 and the first interlayer insulating film 113-1 on the upper portion of the region where the lower layer wiring 101 (first layer wiring) is formed. Two via hole forming interlayer insulating films 113-2 are sequentially stacked, and in a region where the first layer wiring 101 is not formed, an interlayer insulating film 114 between via hole forming positions is formed.

ここで、ビアホールのエッチングにおいてエッチングレートが、第１のビアホール形成用層間絶縁膜１１３−１、第２のビアホール形成用層間絶縁膜１１３−２＞ビアホール形成位置間層間絶縁膜１１４、または第１のビアホール形成用層間絶縁膜１１３−１＞第２のビアホール形成用層間絶縁膜１１３−２≧ビアホール形成位置間層間絶縁膜１１４となるように、絶縁材料の組成とエッチング条件を設定する。このようにすることで、ビアホールのエッチング時に自己整合作用が働き、形状補正効果が得られる。また、第２のビアホール形成用層間絶縁膜１１３−２は、第１のビアホール形成用層間絶縁膜１１３−１よりも誘電率の低い絶縁材料によって形成されることが望ましい。 Here, in the etching of the via hole, the etching rate of the first via hole forming interlayer insulating film 113-1, the second via hole forming interlayer insulating film 113-2> the interlayer insulating film 114 between the via hole forming positions, or the first The composition of the insulating material and the etching conditions are set so that the via hole forming interlayer insulating film 113-1> the second via hole forming interlayer insulating film 113-2 ≧ the interlayer insulating film 114 between the via hole forming positions. By doing so, a self-alignment action works during the etching of the via hole, and a shape correction effect is obtained. The second via hole forming interlayer insulating film 113-2 is preferably formed of an insulating material having a lower dielectric constant than that of the first via hole forming interlayer insulating film 113-1.

このような層間絶縁膜１１２の構造を有する半導体装置の製造方法は、実施の形態１の図３−３で、最初に第１のビアホール形成用層間絶縁膜１１３−１を所定の厚さ堆積した後、第２のビアホール形成用層間絶縁膜１１３−２を続けて所定の厚さ堆積する点が異なるだけで、他の部分は同一であるので、その説明を省略する。 In the manufacturing method of the semiconductor device having such a structure of the interlayer insulating film 112, the first via hole forming interlayer insulating film 113-1 is first deposited to a predetermined thickness in FIG. 3-3 of the first embodiment. Thereafter, the second via-hole forming interlayer insulating film 113-2 is continuously deposited to a predetermined thickness, and the other parts are the same.

この実施の形態２によれば、第１と第２のビアホール形成用層間絶縁膜１１３−１，１１３−２とビアホール形成位置間層間絶縁膜１１４でビアホール形成時の自己性合成を確保することができるとともに、第２のビアホール形成用層間絶縁膜１１３−２として誘電率の低い材料を選択することで、上下の配線層間の配線寄生容量を低減することができ、その結果、性能を向上させることができるという効果も有する。 According to the second embodiment, the first and second via hole forming interlayer insulating films 113-1 and 113-2 and the interlayer insulating film 114 between the via hole forming positions can ensure self-synthesis when forming the via holes. In addition, by selecting a material having a low dielectric constant as the second via hole forming interlayer insulating film 113-2, it is possible to reduce the wiring parasitic capacitance between the upper and lower wiring layers, thereby improving the performance. It also has the effect of being able to.

実施の形態３．
図８は、この発明にかかる半導体装置の多層配線構造における層間絶縁膜の構成の実施の形態３の一例を模式的に示す断面図である。この実施の形態３では、実施の形態１の図２において、下層配線１０１上に形成されるビアホール形成用層間絶縁膜１１３以外のビアホール形成位置間層間絶縁膜１１４が、ビアホール形成用層間絶縁膜１１３に接する部分と、それ以外の部分との２種類の絶縁材料によって構成されることを特徴とする。つまり、この実施の形態３の半導体装置の層間絶縁膜１１２は、下層配線１０１（第１層配線）が形成される領域の上部にはビアホール形成用層間絶縁膜１１３が形成され、この下層配線１０１とビアホール形成用層間絶縁膜１１３の積層体に接する部分に第１のビアホール形成位置間層間絶縁膜１１４−１が形成され、その他の部分に第２のビアホール形成位置間層間絶縁膜１１４−２が形成された構造を有する。 Embodiment 3 FIG.
FIG. 8 is a cross sectional view schematically showing an example of Embodiment 3 of the configuration of the interlayer insulating film in the multilayer wiring structure of the semiconductor device according to the present invention. In the third embodiment, the interlayer insulating film 114 between via hole formation positions other than the via hole forming interlayer insulating film 113 formed on the lower layer wiring 101 in FIG. 2 of the first embodiment is the via hole forming interlayer insulating film 113. It is characterized by being comprised by two types of insulating materials, the part which touches, and a part other than that. That is, in the interlayer insulating film 112 of the semiconductor device of the third embodiment, a via hole forming interlayer insulating film 113 is formed above the region where the lower layer wiring 101 (first layer wiring) is formed. And a first via hole forming position interlayer insulating film 114-1 is formed in a portion in contact with the laminated body of the via hole forming interlayer insulating film 113, and a second via hole forming position interlayer insulating film 114-2 is formed in the other portion. It has a formed structure.

ここで、ビアホールのエッチングにおいてエッチングレートが、第１と第２のビアホール形成用層間絶縁膜１１３−１，１１３−２＞ビアホール形成位置間層間絶縁膜１１４、または第１のビアホール形成用層間絶縁膜１１３−１＞第２のビアホール形成用層間絶縁膜１１３−２≧ビアホール形成位置間層間絶縁膜１１４となるように、絶縁材料の組成とエッチング条件を設定する。このようにすることで、ビアホールのエッチング時に自己整合作用が働き、形状補正効果が得られる。また、第２のビアホール形成位置間層間絶縁膜１１４−２は、第１のビアホール形成位置間層間絶縁膜１１４−１よりも誘電率の低い絶縁材料によって形成されることが望ましい。 Here, in the etching of the via hole, the first and second via hole forming interlayer insulating films 113-1 and 113-2> the interlayer insulating film 114 between the via hole forming positions, or the first via hole forming interlayer insulating film. The composition of the insulating material and the etching conditions are set so that 113-1> second via hole forming interlayer insulating film 113-2 ≧ interlayer insulating film 114 between via hole forming positions. By doing so, a self-alignment action works during the etching of the via hole, and a shape correction effect is obtained. The second via hole forming position interlayer insulating film 114-2 is preferably formed of an insulating material having a lower dielectric constant than the first via hole forming position interlayer insulating film 114-1.

つぎに、このような層間絶縁膜を有する半導体装置の製造方法について説明する。図９−１〜図９−４は、配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である。実施の形態１の図３−１〜図３−５で説明したように、ＭＯＳトランジスタ１０のソース／ドレイン領域１２上に第１のプラグ２１を有するコンタクト層間膜２０を形成した半導体基板１上の全面に第１層配線（下層配線）の基となるＡｌからなる下部メタル層３１ａ、ＳｉＯ_x系材料からなるビアホール形成用層間絶縁膜３３を順に形成する。そして、ビアホール形成用層間絶縁膜３３の上面に、下層配線の平面形状に対応したレジストマスクを形成し、このレジストマスクを用いて、ビアホール形成用層間絶縁膜３３をエッチングし、レジストマスクを除去した後、第１層配線３１上にパターニングされたビアホール形成用層間絶縁膜３３をマスクとして、下部メタル層３１ａをエッチングして、第１層配線３１を形成する（図９−１）。 Next, a method for manufacturing a semiconductor device having such an interlayer insulating film will be described. 9A to 9D are cross-sectional views schematically showing an example of the procedure of the method for manufacturing the interlayer insulating film in the semiconductor device when the wiring is made of Al. As described with reference to FIGS. 3-1 to 3-5 of the first embodiment, on the semiconductor substrate 1 in which the contact interlayer film 20 having the first plug 21 is formed on the source / drain region 12 of the MOS transistor 10. It is formed on the entire surface first layer wiring lower metal layer made of a group of Al (lower wiring) 31a, a via hole forming an interlayer insulating film 33 made of SiO _x based material in order. Then, a resist mask corresponding to the planar shape of the lower layer wiring is formed on the upper surface of the via hole forming interlayer insulating film 33. Using this resist mask, the via hole forming interlayer insulating film 33 is etched to remove the resist mask. Thereafter, using the via hole forming interlayer insulating film 33 patterned on the first layer wiring 31 as a mask, the lower metal layer 31a is etched to form the first layer wiring 31 (FIG. 9-1).

ついで、第１層配線３１とビアホール形成用層間絶縁膜３３が形成されたコンタクト層間膜２０上の全面に、ＣやＮなどを添加したＳｉＯ_x系材料からなる第１のビアホール形成位置間層間絶縁膜３４−１を所定の厚さだけ形成する（図９−２）。この第１のビアホール形成位置間層間絶縁膜３４−１を構成する材料は、後のビアホールをドライエッチングする際に、ビアホール形成用層間絶縁膜３３のエッチングレートが大きくなるような材料が選択される。なお、この第１のビアホール形成位置間層間絶縁膜３４−１は、エッチングされたビアホール形成用層間絶縁膜３３と第１層配線３１の積層体の側面と第１層配線３１の上面を被覆するように形成する。続けて、第１のビアホール形成位置間層間絶縁膜３４−１を堆積したコンタクト層間膜２０上の全面に第２のビアホール形成位置間層間絶縁膜３４−２を形成する（図９−３）。その後、ＣＭＰを用いて、ビアホール形成用層間絶縁膜３３の上面が露出するまで第２と第１のビアホール形成位置間層間絶縁膜３４−２，３４−１の研磨を行い、表面を平坦化させて、層間絶縁膜３２を形成する（図９−４）。これ以降の処理は、実施の形態１の図３−８〜図３−１０と同様の処理が行われるので、詳細な説明を省略する。 Then, on the entire surface of the contact interlayer film 20 in which the first layer wiring 31 and the via-hole forming an interlayer insulating film 33 is formed, a first via hole formed positions between the interlayer insulation made of SiO _x based material obtained by adding such as C or N A film 34-1 is formed to a predetermined thickness (FIG. 9-2). The material constituting the first via hole forming position interlayer insulating film 34-1 is selected such that the etching rate of the via hole forming interlayer insulating film 33 is increased when the subsequent via hole is dry-etched. . The interlayer insulating film 34-1 between the first via hole formation positions covers the side surface of the stacked body of the etched via hole forming interlayer insulating film 33 and the first layer wiring 31 and the upper surface of the first layer wiring 31. To form. Subsequently, a second via hole forming position interlayer insulating film 34-2 is formed on the entire surface of the contact interlayer film 20 on which the first via hole forming position interlayer insulating film 34-1 is deposited (FIG. 9-3). Thereafter, the CMP is used to polish the interlayer insulating films 34-2 and 34-1 between the second and first via hole forming positions until the upper surface of the via hole forming interlayer insulating film 33 is exposed, and the surface is flattened. Then, an interlayer insulating film 32 is formed (FIG. 9-4). Subsequent processes are the same as those in FIGS. 3-8 to 3-10 of the first embodiment, and thus detailed description thereof is omitted.

この実施の形態３によれば、ビアホール形成用層間絶縁膜３３と第１のビアホール形成位置間層間絶縁膜３４−１でビアホール形成時の自己性合成を確保することができるとともに、第２のビアホール形成位置間層間絶縁膜３４−２として誘電率の低い材料を選択することで、上下の配線層間の配線寄生容量を低減することができ、その結果、性能を向上させることができるという効果も有する。 According to the third embodiment, the via hole forming interlayer insulating film 33 and the first via hole forming position interlayer insulating film 34-1 can ensure self-synthesis when forming the via hole, and the second via hole. By selecting a material having a low dielectric constant as the interlayer insulating film 34-2 between the formation positions, the wiring parasitic capacitance between the upper and lower wiring layers can be reduced, and as a result, the performance can be improved. .

実施の形態４．
図１０は、この発明にかかる半導体装置の多層配線構造における層間絶縁膜の構成の実施の形態４の一例を模式的に示す断面図である。この実施の形態４では、実施の形態１の図２において、下層配線１０１上に形成されるビアホール形成用層間絶縁膜１１３が上下２層の絶縁材料によって構成され、下層配線１０１上に形成されるビアホール形成用層間絶縁膜１１３以外のビアホール形成位置間層間絶縁膜１１４が、ビアホール形成用層間絶縁膜１１３と下層配線１０１との積層体に接する部分と、それ以外の部分との２種類の絶縁材料によって構成されることを特徴とする。つまり、この実施の形態２の半導体装置の層間絶縁膜１１２は、下層配線１０１（第１層配線）が形成される領域の上部には、第１のビアホール形成用層間絶縁膜１１３−１と第２のビアホール形成用層間絶縁膜１１３−２が順に積層されたビアホール形成用層間絶縁膜１１３が形成され、第１層配線１０１が形成されない領域では、この下層配線１０１とビアホール形成用層間絶縁膜１１３の積層体に接する部分に第１のビアホール形成位置間層間絶縁膜１１４−１が形成され、その他の部分に第２のビアホール形成位置間層間絶縁膜１１４−２が形成された構造を有する。 Embodiment 4 FIG.
FIG. 10 is a cross sectional view schematically showing an example of the fourth embodiment of the configuration of the interlayer insulating film in the multilayer wiring structure of the semiconductor device according to the present invention. In the fourth embodiment, in FIG. 2 of the first embodiment, the via hole forming interlayer insulating film 113 formed on the lower layer wiring 101 is formed of the upper and lower two layers of insulating material and is formed on the lower layer wiring 101. Two types of insulating materials, a portion where the interlayer insulating film 114 between the via hole forming positions other than the interlayer insulating film 113 for forming the via hole is in contact with the stacked body of the interlayer insulating film 113 for forming the via hole and the lower layer wiring 101, and the other portions. It is characterized by comprising. That is, the interlayer insulating film 112 of the semiconductor device of the second embodiment has the first via hole forming interlayer insulating film 113-1 and the first interlayer insulating film 113-1 on the upper portion of the region where the lower layer wiring 101 (first layer wiring) is formed. A via hole forming interlayer insulating film 113 in which two via hole forming interlayer insulating films 113-2 are sequentially stacked is formed, and in a region where the first layer wiring 101 is not formed, the lower layer wiring 101 and the via hole forming interlayer insulating film 113 are formed. The interlayer insulating film 114-1 between the first via hole formation positions is formed in a portion in contact with the stacked body, and the interlayer insulating film 114-2 between the second via hole formation positions is formed in the other portion.

ここで、ビアホールのエッチングにおいてエッチングレートが、第１と第２のビアホール形成用層間絶縁膜１１３−１，１１３−２＞第１と第２のビアホール形成位置間層間絶縁膜１１４−１，１１４−２、または第１のビアホール形成用層間絶縁膜１１３−１＞第２のビアホール形成用層間絶縁膜１１３−２≧第１と第２のビアホール形成位置間層間絶縁膜１１４−１，１１４−２となるように、絶縁材料の組成とエッチング条件を設定する。このようにすることで、ビアホールのエッチング時に自己整合作用が働き、形状補正効果が得られる。また、第２のビアホール形成用層間絶縁膜１１３−２と第２のビアホール形成位置間層間絶縁膜１１４−２は、それぞれ第１のビアホール形成用層間絶縁膜１１３−１と第１のビアホール形成位置間層間絶縁膜１１４−１よりも誘電率の低い絶縁材料によって形成されることが望ましい。 Here, the etching rate in the etching of the via hole is such that the first and second via hole forming interlayer insulating films 113-1 and 113-2> the first and second via hole forming position interlayer insulating films 114-1 and 114-. 2 or first via hole forming interlayer insulating film 113-1> second via hole forming interlayer insulating film 113-2 ≧ interlayer insulating films 114-1, 114-2 between the first and second via hole forming positions; Thus, the composition of the insulating material and the etching conditions are set. By doing so, a self-alignment action works during the etching of the via hole, and a shape correction effect is obtained. Also, the second via hole forming interlayer insulating film 113-2 and the second via hole forming position interlayer insulating film 114-2 are respectively the first via hole forming interlayer insulating film 113-1 and the first via hole forming position. It is desirable that the insulating layer has a dielectric constant lower than that of the interlayer insulating film 114-1.

このような層間絶縁膜の構造を有する半導体装置の製造方法は、実施の形態３の図７−１（実施の形態１の図３−２）で、第１のビアホール形成用層間絶縁膜１１３−１を所定の厚さ堆積した後、第２のビアホール形成用層間絶縁膜１１３−２を続けて所定の厚さ堆積する点が異なるだけで、他の部分は同一であるので、その説明を省略する。 A manufacturing method of a semiconductor device having such an interlayer insulating film structure is shown in FIG. 7-1 of the third embodiment (FIG. 3-2 of the first embodiment), and the first interlayer insulating film 113- for forming a via hole. 1 is deposited to a predetermined thickness, and then the second via-hole forming interlayer insulating film 113-2 is continuously deposited to a predetermined thickness, and the other parts are the same. To do.

この実施の形態４によれば、第１のビアホール形成用層間絶縁膜１１３−１と第１のビアホール形成位置間層間絶縁膜１１４−１でビアホール形成時の自己性合成を確保することができるとともに、第２のビアホール形成用層間絶縁膜１１３−２と第２のビアホール形成位置間層間絶縁膜１１４−２として誘電率の低い材料を選択することで、上下の配線層間の配線寄生容量を低減することができ、その結果、性能を向上させることができるという効果も有する。 According to the fourth embodiment, the first via-hole forming interlayer insulating film 113-1 and the first via-hole forming inter-layer insulating film 114-1 can ensure self-synthesis when forming via holes. By selecting a low dielectric constant material for the second via hole forming interlayer insulating film 113-2 and the second via hole forming position interlayer insulating film 114-2, the parasitic capacitance between the upper and lower wiring layers is reduced. As a result, the performance can be improved.

以上のように、この発明にかかる半導体装置は、多層配線構造を有する半導体装置に有用である。 As described above, the semiconductor device according to the present invention is useful for a semiconductor device having a multilayer wiring structure.

この発明が適用される半導体装置の構造を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the semiconductor device to which this invention is applied. この発明による半導体装置のビアホールを有する層間絶縁膜の一部を模式的に示す断面図である。It is sectional drawing which shows typically a part of interlayer insulation film which has a via hole of the semiconductor device by this invention. 配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その１）。FIG. 6 is a cross-sectional view schematically showing an example of a procedure of a method for manufacturing an interlayer insulating film in a semiconductor device when wiring is made of Al (part 1). 配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その２）。FIG. 11 is a cross-sectional view schematically showing an example of a procedure of a method for manufacturing an interlayer insulating film in a semiconductor device when wiring is made of Al (part 2). 配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その３）。FIG. 11 is a cross-sectional view schematically showing an example of a procedure of a method for manufacturing an interlayer insulating film in a semiconductor device when wiring is made of Al (part 3); 配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その４）。FIG. 11 is a cross-sectional view schematically showing an example of a procedure of a method for manufacturing an interlayer insulating film in a semiconductor device when wiring is made of Al (No. 4). 配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その５）。FIG. 11 is a cross-sectional view schematically showing an example of a procedure of a method for manufacturing an interlayer insulating film in a semiconductor device when wiring is made of Al (No. 5). 配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その６）。It is sectional drawing which shows typically an example of the procedure of the manufacturing method of the interlayer insulation film in a semiconductor device when wiring consists of Al (the 6). 配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その７）。FIG. 14 is a cross-sectional view schematically showing an example of a procedure of a method for manufacturing an interlayer insulating film in a semiconductor device when wiring is made of Al (part 7); 配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その８）。It is sectional drawing which shows typically an example of the procedure of the manufacturing method of the interlayer insulation film in a semiconductor device when wiring consists of Al (the 8). 配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その９）。It is sectional drawing which shows typically an example of the procedure of the manufacturing method of the interlayer insulation film in a semiconductor device when wiring consists of Al (the 9). 配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その１０）。It is sectional drawing which shows typically an example of the procedure of the manufacturing method of the interlayer insulation film in a semiconductor device when wiring consists of Al (the 10). 層間絶縁膜上に形成されるレジストマスクとビアホール形成用層間絶縁膜との関係を模式的に示す図である。It is a figure which shows typically the relationship between the resist mask formed on an interlayer insulation film, and the interlayer insulation film for via-hole formation. 層間絶縁膜上に形成されるレジストマスクとビアホール形成用層間絶縁膜との関係を模式的に示す図である。It is a figure which shows typically the relationship between the resist mask formed on an interlayer insulation film, and the interlayer insulation film for via-hole formation. 図４−１の状態でエッチングをビアホールを形成した場合を模式的に示す図である。It is a figure which shows typically the case where a via hole is formed in the etching of the state of FIGS. 図４−２の状態でエッチングをビアホールを形成した場合を模式的に示す図である。It is a figure which shows typically the case where a via hole is formed in the state of FIG. 配線がＣｕからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その１）。It is sectional drawing which shows typically an example of the procedure of the manufacturing method of the interlayer insulation film in a semiconductor device when wiring consists of Cu (the 1). 配線がＣｕからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その２）。It is sectional drawing which shows typically an example of the procedure of the manufacturing method of the interlayer insulation film in a semiconductor device when wiring consists of Cu (the 2). 配線がＣｕからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その３）。FIG. 11 is a cross-sectional view schematically showing an example of a procedure of a method for manufacturing an interlayer insulating film in a semiconductor device when wiring is made of Cu (part 3). 配線がＣｕからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その４）。FIG. 14 is a sectional view schematically showing an example of a procedure of a method for producing an interlayer insulating film in a semiconductor device when wiring is made of Cu (part 4). 配線がＣｕからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その５）。It is sectional drawing which shows typically an example of the procedure of the manufacturing method of the interlayer insulation film in a semiconductor device when wiring consists of Cu (the 5). 配線がＣｕからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その６）。It is sectional drawing which shows typically an example of the procedure of the manufacturing method of the interlayer insulation film in a semiconductor device when wiring consists of Cu (the 6). 配線がＣｕからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その７）。It is sectional drawing which shows typically an example of the procedure of the manufacturing method of the interlayer insulation film in a semiconductor device when wiring consists of Cu (the 7). 配線がＣｕからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その８）。It is sectional drawing which shows typically an example of the procedure of the manufacturing method of the interlayer insulation film in a semiconductor device when wiring consists of Cu (the 8). この発明による半導体装置の多層配線構造における層間絶縁膜の構成の実施の形態２の一例を模式的に示す断面図である。It is sectional drawing which shows typically an example of Embodiment 2 of the structure of the interlayer insulation film in the multilayer wiring structure of the semiconductor device by this invention. この発明による半導体装置の多層配線構造における層間絶縁膜の構成の実施の形態３の一例を模式的に示す断面図である。It is sectional drawing which shows typically an example of Embodiment 3 of the structure of the interlayer insulation film in the multilayer wiring structure of the semiconductor device by this invention. 配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その１）。FIG. 6 is a cross-sectional view schematically showing an example of a procedure of a method for manufacturing an interlayer insulating film in a semiconductor device when wiring is made of Al (part 1). 配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その２）。FIG. 11 is a cross-sectional view schematically showing an example of a procedure of a method for manufacturing an interlayer insulating film in a semiconductor device when wiring is made of Al (part 2). 配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その３）。FIG. 11 is a cross-sectional view schematically showing an example of a procedure of a method for manufacturing an interlayer insulating film in a semiconductor device when wiring is made of Al (part 3); 配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その４）。FIG. 11 is a cross-sectional view schematically showing an example of a procedure of a method for manufacturing an interlayer insulating film in a semiconductor device when wiring is made of Al (No. 4). この発明による半導体装置の多層配線構造における層間絶縁膜の構成の実施の形態４の一例を模式的に示す断面図である。It is sectional drawing which shows typically an example of Embodiment 4 of the structure of the interlayer insulation film in the multilayer wiring structure of the semiconductor device by this invention. ビアホールの構造の従来例を模式的に示す図である。It is a figure which shows typically the prior art example of the structure of a via hole. ビアホールの構造の従来例を模式的に示す図である。It is a figure which shows typically the prior art example of the structure of a via hole.

Explanation of symbols

１半導体基板
２Ｎ型ウェル
３Ｐ型ウェル
４素子分離絶縁膜
１０ＭＯＳトランジスタ
１０ＰＰＭＯＳトランジスタ
１０ＮＮＭＯＳトランジスタ
１１ゲート構造
１２ソース／ドレイン領域
１３エクステンション部
２０コンタクト層間膜
２１第１のプラグ
３１第１層配線
３２，１１２層間絶縁膜
３３，１１３ビアホール形成用層間絶縁膜
３４，１１４ビアホール形成位置間層間絶縁膜
３５第２のプラグ
３５ａビアホール
４１第２層配線
４２上層配線埋め込み層
１０１下層配線
１１１上層配線
１１３−１第１のビアホール形成用層間絶縁膜
１１３−２第２のビアホール形成用層間絶縁膜
１１４−１第１のビアホール形成位置間層間絶縁膜
１１４−２第２のビアホール形成位置間層間絶縁膜 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 N-type well 3 P-type well 4 Element isolation insulating film 10 MOS transistor 10P PMOS transistor 10N NMOS transistor 11 Gate structure 12 Source / drain region 13 Extension part 20 Contact interlayer film 21 First plug 31 First layer wiring 32,112 Interlayer insulating film 33,113 Interlayer insulating film for via hole formation 34,114 Interlayer insulating film between via hole formation positions 35 Second plug 35a Via hole 41 Second layer wiring 42 Upper layer wiring buried layer 101 Lower layer wiring 111 Upper layer wiring 113- DESCRIPTION OF SYMBOLS 1 1st via-hole formation interlayer insulation film 113-2 2nd via-hole formation interlayer insulation film 114-1 1st via-hole formation interlayer insulation film 114-2 2nd via-hole formation interlayer insulation film

Claims

Lower layer wiring patterned into a predetermined shape;
An interlayer insulating film formed on the lower wiring;
An upper layer wiring patterned in a predetermined shape on the interlayer insulating film, electrically connected to the lower layer wiring through a plug embedded in a via hole formed in the interlayer insulating film;
In a semiconductor device having
The interlayer insulating film is
An interlayer insulating film for forming a via hole having the same plane pattern as the lower layer wiring and formed of an insulating material on the lower layer wiring;
Between the via hole forming interlayer insulating film, between the via hole forming position interlayer insulating film made of an insulating material having an etching rate lower than that of the via hole forming interlayer insulating film,
A semiconductor device comprising:

The via hole forming interlayer insulating film is
A first via hole forming interlayer insulating film formed of an insulating material on the lower wiring;
A second via hole forming interlayer insulating film formed on an upper layer of the first via hole forming interlayer insulating film with an insulating material having a lower dielectric constant than the first via hole forming interlayer insulating film;
The semiconductor device according to claim 1, comprising:

The interlayer insulating film between the via hole formation positions,
An interlayer insulating film between first via hole forming positions formed on a side surface of a laminate of the lower layer wiring and the interlayer insulating film for forming a via hole and an upper surface of the lower layer wiring;
A second interlayer insulating film between the via-hole formation positions formed by an insulating material having a lower dielectric constant than the interlayer insulating film between the first via-hole forming positions;
The semiconductor device according to claim 1, comprising:

In a method for manufacturing a semiconductor device having a multilayer wiring structure,
After laminating the lower metal layer that becomes the base of the lower layer wiring and the insulating film on the interlayer film formed on the substrate, patterning into a predetermined shape to form a laminated body of the lower layer wiring and the interlayer insulating film for via hole formation A first step;
A second interlayer insulating film between via hole forming positions made of an insulating material having an etching rate lower than that of the via hole forming interlayer insulating film is formed between the lower layer wiring and the via hole forming interlayer insulating film. And the process of
A resist mask having an opening at a via hole formation position is formed on an interlayer insulation film composed of the interlayer insulation film for forming a via hole and the interlayer insulation film between the via hole formation positions, and the interlayer insulation film is formed into the lower layer using the resist mask. Etching to form a via hole until the wiring is exposed;
A fourth step of forming a second layer of a predetermined shape on the interlayer insulating film after forming a second plug in the via hole;
A method for manufacturing a semiconductor device, comprising:

In the first step, a first insulating film and a second insulating film having a dielectric constant lower than that of the first insulating film are stacked on the lower metal layer, and then patterned into a predetermined shape. 5. The method of manufacturing a semiconductor device according to claim 4, wherein the lower layer wiring and the first and second via hole forming interlayer insulating films are formed.

In the second step, a first via hole forming position interlayer insulating film is formed on a side surface of the laminate of the lower layer wiring and the via hole forming interlayer insulating film and on the upper surface of the lower layer wiring, and the first via hole formation 6. The interlayer insulating film between second via hole forming positions having a lower dielectric constant than the interlayer insulating film between the first via hole forming positions is formed on the interlayer insulating film between positions. Semiconductor device manufacturing method.

In a method for manufacturing a semiconductor device having a multilayer wiring structure,
A first barrier metal layer and an insulating film are stacked on an interlayer film formed on the substrate, and patterning is performed so that the first barrier metal layer and the insulating film are removed only at a formation position of a lower layer wiring, and a via hole is formed. A first step of forming an interlayer insulating film between formation positions;
Forming a lower Cu metal layer made of a conductive material containing Cu on the interlayer film and etching back to a predetermined thickness to form a lower layer wiring;
A second barrier metal layer and an insulating layer having an etching rate higher than that of the interlayer insulating film between the via hole forming positions are formed on the lower layer wiring and the via hole forming position interlayer insulating film. A third step of forming a via hole forming interlayer insulating film by flattening so as to have the same height as the surface of the interlayer insulating film between the via hole forming positions;
A fourth step of forming an upper wiring buried layer made of an insulating material on an upper surface of the interlayer insulating film made of the interlayer insulating film between the via hole forming positions and the interlayer insulating film for forming the via hole;
A fifth step of forming a resist mask having an opening at a via hole formation position on the upper wiring buried layer and etching the interlayer insulating film using the resist mask to form a via hole;
A sixth step of forming a resist mask having an opening at an upper-layer wiring formation position on the upper-layer wiring embedding layer, and etching the upper-layer wiring embedding layer using the resist mask to form an upper-layer wiring forming groove; ,
A seventh step of forming a second plug and an upper layer wiring made of a conductive material containing Cu using a plating method in the via hole and the upper layer wiring forming groove;
A method for manufacturing a semiconductor device, comprising: