JP2008035691A - Half-bridge type switching regulator, and electronic equipment - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a half-bridge type switching regulator which properly controls the off-timing of a synchronous switching element by a simple circuit, and effectively reduces switching noise and a switching loss. <P>SOLUTION: The switching regulator is constituted by including an output voltage adjustment switching element Q1 to adjust an output voltage, the synchronous switching element Q2, a voltage detecting portion 10, and a soft switch control portion 20. The synchronous switching element is connected in series with the output voltage adjustment switching element Q1, and turned on complementarily when the output voltage adjustment switching element Q1 is turned off. The voltage detecting portion detects a voltage of a joint of both the switching elements when the synchronous switching element Q2 is turned off. The soft switch control portion adjusts timing to turn off the synchronous switching element Q2, based on voltage fluctuation detected by the voltage detecting portion 10. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、出力電圧を調整する出力電圧調整スイッチ素子と、前記出力電圧調整スイッチ素子と直列接続され、前記出力電圧調整スイッチ素子のオフ時に相補的にオン動作する同期スイッチ素子とを備えて構成されるハーフブリッジ型のスイッチングレギュレータに関する。   The present invention comprises an output voltage adjustment switch element that adjusts an output voltage, and a synchronous switch element that is connected in series with the output voltage adjustment switch element and that is complementarily turned on when the output voltage adjustment switch element is turned off. The present invention relates to a half-bridge type switching regulator.

この種のスイッチングレギュレータでは、出力電圧を調整する出力電圧調整スイッチ素子と前記出力電圧調整スイッチ素子のオフ時に相補的にオン動作する同期スイッチ素子とが、入力電圧端子間(降圧レギュレータの場合)または出力電圧端子間(昇圧レギュレータの場合)に直列接続され、スイッチ制御部により同期スイッチ素子と出力電圧調整スイッチ素子とを相補的にオンオフ制御することによりスイッチング損失やノイズを低減させるソフトスイッチング方式が採用されている。   In this type of switching regulator, an output voltage adjustment switch element that adjusts an output voltage and a synchronous switch element that complementarily turns on when the output voltage adjustment switch element is turned off are connected between input voltage terminals (in the case of a step-down regulator) or A soft switching method is adopted that is connected in series between the output voltage terminals (in the case of a boost regulator), and the switching control unit complementarily turns on and off the synchronous switch element and output voltage adjustment switch element to reduce switching loss and noise. Has been.

特許文献1には、スイッチングノイズ及びスイッチング損失を低減し、且つ、一定のスイッチング周波数により出力電圧をコントロール可能なソフトスイッチング式インバータ制御方法として、2つのスイッチング素子を備えて構成されるハーフブリッジ型インバータに対して、各スイッチング素子のオンオフの切換え時に、これらスイッチング素子に対してデッドタイムを設けて零電圧スイッチング及び零電流圧スイッチングを行なう制御方法が提案されている。   Patent Document 1 discloses a half-bridge inverter configured to include two switching elements as a soft switching inverter control method capable of reducing switching noise and switching loss and controlling an output voltage with a constant switching frequency. On the other hand, a control method has been proposed in which when switching on / off of each switching element, a dead time is provided for these switching elements to perform zero voltage switching and zero current pressure switching.

例えば、図1(a)に示すように、出力電圧を調整する出力電圧調整スイッチ素子Q1と、前記出力電圧調整スイッチ素子Q1と直列接続された同期スイッチ素子Q2を備えて構成される昇圧型のスイッチングレギュレータでは、このようなデッドタイムを適正に調整するため、同期スイッチ素子Q2のオフタイミングが、入出力電圧値に基づいて予め設定されたマップ演算値により決定されていた。   For example, as shown in FIG. 1A, a step-up type comprising an output voltage adjustment switch element Q1 for adjusting an output voltage and a synchronous switch element Q2 connected in series with the output voltage adjustment switch element Q1. In the switching regulator, in order to appropriately adjust such dead time, the off timing of the synchronous switch element Q2 is determined by a map calculation value set in advance based on the input / output voltage value.

以下、詳述する。前記昇圧型のスイッチングレギュレータは、出力電圧端子OUTにおける出力電圧Voutを調整する出力電圧調整スイッチ素子Q1と、前記出力電圧調整スイッチ素子Q1と直列接続され、前記出力電圧調整スイッチ素子Q1のオフ時に相補的にオン動作する同期スイッチ素子Q2と、後述する両スイッチ素子間電圧Vdsの減少を目的としてLC共振させる昇圧コイルL1とコンデンサC1で構成された共振回路と、出力電圧を安定させるためのバイパスコンデンサC2とを備えて構成されている。   Details will be described below. The step-up switching regulator is connected in series with an output voltage adjustment switch element Q1 that adjusts the output voltage Vout at the output voltage terminal OUT, and the output voltage adjustment switch element Q1, and is complementary when the output voltage adjustment switch element Q1 is off. Synchronous switching element Q2 that is turned on automatically, a resonant circuit that is composed of a booster coil L1 that performs LC resonance for the purpose of reducing the voltage Vds between both switching elements described later and a capacitor C1, and a bypass capacitor for stabilizing the output voltage And C2.

前記出力電圧調整スイッチ素子Q1と前記同期スイッチ素子Q2は、nチャネルMOS−FETで構成されており、前記出力電圧調整スイッチ素子Q1と前記同期スイッチ素子Q2各々のゲート電圧を制御することによって各スイッチ素子のオンオフを切り替えるスイッチ制御部を備えている。   The output voltage adjustment switch element Q1 and the synchronous switch element Q2 are composed of n-channel MOS-FETs, and each switch is controlled by controlling the gate voltage of each of the output voltage adjustment switch element Q1 and the synchronous switch element Q2. A switch control unit for switching on and off the element is provided.

前記スイッチ制御部は、図1(b)に示すタイミングチャートに従って、前記スイッチングレギュレータを制御する。前記スイッチ制御部は、前記出力電圧Voutに基づいて前記出力電圧調整スイッチ素子Q1をオンからオフに切り替えるタイミング(TA1)を決定する。前記出力電圧調整スイッチ素子Q1をオフすると、前記スイッチ素子間電圧Vds電圧が上昇し、前記スイッチ素子間電圧Vdsと前記出力電圧Voutが等しくなるタイミング(TA2)で、前記同期スイッチ素子Q2をオフからオンに切り替える。   The switch control unit controls the switching regulator according to the timing chart shown in FIG. The switch control unit determines a timing (TA1) for switching the output voltage adjustment switch element Q1 from on to off based on the output voltage Vout. When the output voltage adjustment switch element Q1 is turned off, the voltage Vds between the switch elements rises, and at the timing (TA2) when the voltage Vds between the switch elements becomes equal to the output voltage Vout, the synchronous switch element Q2 is turned off. Switch on.

前記スイッチ制御部は、前記同期スイッチ素子Q2をオンすることによって減少する前記昇圧コイルL1を流れるコイル電流ILが零となるタイミングを以下に述べるマップ演算で算出し、算出したコイル電流ILが零となるタイミング(TA3)で前記同期スイッチ素子Q2をオンからオフに切り替える。   The switch control unit calculates a timing at which the coil current IL flowing through the booster coil L1 that decreases by turning on the synchronous switch element Q2 becomes zero by a map operation described below, and the calculated coil current IL is zero. At the timing (TA3), the synchronous switch element Q2 is switched from on to off.

そして、前記スイッチ素子間電圧Vdsが零となるタイミング(TA4)で前記出力電圧調整スイッチ素子Q1をオフからオンに切り替える。前記スイッチ制御部は以上の基本動作を繰り返すことにより出力電圧を一定に制御する。   Then, the output voltage adjustment switch element Q1 is switched from OFF to ON at the timing (TA4) when the voltage Vds between the switch elements becomes zero. The switch control unit controls the output voltage to be constant by repeating the above basic operation.

上述の基本動作において、前記同期スイッチ素子Q2をオンからオフに切り替えるタイミング、つまり、図1(b)における同期スイッチ素子のオン時間t2は、〔数1〕に従って求めることができる。   In the basic operation described above, the timing for switching the synchronous switch element Q2 from on to off, that is, the on-time t2 of the synchronous switch element in FIG. 1B can be obtained according to [Equation 1].

〔数1〕における昇圧コイルL1を流れる最大電流Imaxは、入力電圧端子INにおける入力電圧Vinと前記出力電圧調整スイッチ素子Q1のオフタイミングによって定まる時間t0に基づいて、〔数2〕に従って求めることができる。   The maximum current Imax flowing through the booster coil L1 in [Equation 1] can be obtained according to [Equation 2] based on the input voltage Vin at the input voltage terminal IN and the time t0 determined by the off timing of the output voltage adjustment switch element Q1. it can.

従って、前記同期スイッチ素子のオン時間t2は、〔数1〕及び〔数2〕から導出される〔数3〕に基づいて、入力電圧Vinと出力電圧Voutによって定まる。   Accordingly, the on-time t2 of the synchronous switch element is determined by the input voltage Vin and the output voltage Vout based on [Equation 3] derived from [Equation 1] and [Equation 2].

前記スイッチ制御部は、予め作成された様々な入力電圧Vinに対する出力電圧Voutのマップデータを備え、前記マップデータから得られる入力電圧Vinと出力電圧Voutを〔数3〕に適用するマップ演算に基づいて、前記同期スイッチ素子オン時間t2を算出していた。   The switch control unit includes map data of the output voltage Vout with respect to various input voltages Vin prepared in advance, and is based on a map calculation that applies the input voltage Vin and the output voltage Vout obtained from the map data to [Expression 3]. Thus, the synchronous switch element on-time t2 is calculated.

特開平07−46853号公報JP 07-46853 A

しかし、上述したマップ演算の結果に基づいて同期スイッチ素子のオフタイミングを制御する場合には、入出力電圧の検出やマップ演算を行なうために複雑な回路を構築する必要がある反面、フィードバック制御を採用するものではなかったために、同期スイッチ素子のオフタイミングをそれほど精度良く制御することができないという問題があった。   However, when controlling the OFF timing of the synchronous switch element based on the result of the map calculation described above, it is necessary to construct a complicated circuit to detect the input / output voltage and perform the map calculation. Since it was not employed, there was a problem that the off-timing of the synchronous switch element could not be controlled so accurately.

さらには、回路の安全性を確保するために、出力側から電源側に電流が逆流する前に同期スイッチ素子がオフされるようにマップデータを設定する必要があり、スイッチングノイズやスイッチング損失を十分に低減させることができないという問題があった。   Furthermore, in order to ensure the safety of the circuit, it is necessary to set the map data so that the synchronous switch element is turned off before the current flows backward from the output side to the power supply side. There was a problem that it was not possible to reduce it.

本発明の目的は、上述の問題点に鑑み、簡単な回路により同期スイッチ素子のオフタイミングを適正に制御でき、スイッチングノイズやスイッチング損失を効果的に低減できるハーフブリッジ型のスイッチングレギュレータを提供する点にある。   In view of the above problems, an object of the present invention is to provide a half-bridge type switching regulator capable of appropriately controlling the off-timing of a synchronous switch element with a simple circuit and effectively reducing switching noise and switching loss. It is in.

上述の目的を達成するため、本発明によるハーフブリッジ型のスイッチングレギュレータの特徴構成は、出力電圧を調整する出力電圧調整スイッチ素子と、前記出力電圧調整スイッチ素子と直列接続され、前記出力電圧調整スイッチ素子のオフ時に相補的にオン動作する同期スイッチ素子と、前記同期スイッチ素子のターンオフ時における両スイッチ素子の接続点の電圧を検出する電圧検出部と、前記電圧検出部により検出された電圧変動に基づいて、前記同期スイッチ素子のターンオフのタイミングを調整するソフトスイッチ制御部を備えて構成される点にある。   In order to achieve the above-described object, a characteristic configuration of a half-bridge type switching regulator according to the present invention includes an output voltage adjustment switch element for adjusting an output voltage, and the output voltage adjustment switch element connected in series, and the output voltage adjustment switch A synchronous switch element that complementarily turns on when the element is off, a voltage detector that detects a voltage at a connection point of both switch elements when the synchronous switch element is turned off, and a voltage variation detected by the voltage detector On the basis of this, a soft switch control unit for adjusting the turn-off timing of the synchronous switch element is provided.

上述の構成によれば、前記電圧検出部により検出された両スイッチ素子の接続点の電圧に基づいて、ソフトスイッチ制御部により前記同期スイッチ素子のオフタイミングが適正なタイミングにフィードバック制御されるので、スイッチングノイズやスイッチング損失を効果的に低減できるようになる。   According to the above configuration, based on the voltage at the connection point of both switch elements detected by the voltage detection unit, the soft switch control unit feedback-controls the off timing of the synchronous switch element at an appropriate timing. Switching noise and switching loss can be effectively reduced.

また、このようなハーフブリッジ型のスイッチングレギュレータは、従来必要とされた多数の入力電圧値や出力電圧値をマップデータとして記憶する大容量のメモリや、同期スイッチ素子のオフタイミングを演算するための複雑な回路を設ける必要が無く、両スイッチ素子の接続点の電圧を検出する回路を設けるだけでよく、極めて簡単且つ安価に実現できる。   In addition, such a half-bridge type switching regulator has a large-capacity memory that stores a large number of input voltage values and output voltage values that are conventionally required as map data, and for calculating the off timing of a synchronous switch element. There is no need to provide a complicated circuit, and it is only necessary to provide a circuit for detecting the voltage at the connection point of both switch elements.

以上説明した通り、本発明によれば、簡単な回路により同期スイッチ素子のオフタイミングを適正に制御でき、スイッチングノイズやスイッチング損失を効果的に低減できるハーフブリッジ型のスイッチングレギュレータを提供することができるようになった。   As described above, according to the present invention, it is possible to provide a half-bridge type switching regulator that can appropriately control the off-timing of the synchronous switch element with a simple circuit and can effectively reduce switching noise and switching loss. It became so.

以下に本発明によるハーフブリッジ型のスイッチングレギュレータを説明する。   The half-bridge type switching regulator according to the present invention will be described below.

昇圧型のハーフブリッジ型のスイッチングレギュレータは、図2に示すように、出力電圧端子OUTにおける出力電圧Voutを調整する出力電圧調整スイッチ素子Q1と、前記出力電圧調整スイッチ素子Q1と直列接続され、前記出力電圧調整スイッチ素子Q1のオフ時に相補的にオン動作する同期スイッチ素子Q2と、両スイッチ素子Q1,Q2の接続点の電圧、つまり、スイッチ素子間電圧Vdsの調整を目的としてLC共振させるための昇圧コイルL1及びコンデンサC1と、出力電圧を安定させるための平滑用コンデンサC2と、前記同期スイッチ素子Q2のターンオフ時における前記スイッチ素子間電圧Vdsを検出する電圧検出部10と、前記電圧検出部10により検出された電圧変動に基づいて、前記同期スイッチ素子Q2のターンオフのタイミングを調整するソフトスイッチ制御部20とを備えて構成されている。   As shown in FIG. 2, the step-up half-bridge switching regulator is connected in series with an output voltage adjustment switch element Q1 that adjusts an output voltage Vout at an output voltage terminal OUT, and the output voltage adjustment switch element Q1. For the purpose of adjusting LC voltage for the purpose of adjusting the voltage at the connection point of the synchronous switch element Q2 that complementarily turns on when the output voltage adjustment switch element Q1 is off and the switch elements Q1 and Q2, that is, the voltage Vds between the switch elements. The step-up coil L1 and the capacitor C1, the smoothing capacitor C2 for stabilizing the output voltage, the voltage detection unit 10 for detecting the inter-switch element voltage Vds when the synchronous switch element Q2 is turned off, and the voltage detection unit 10 Based on the voltage fluctuation detected by the synchronous switch element Q2 It is constituted by a soft switch control unit 20 for adjusting the timing of turn-off.

前記出力電圧調整スイッチ素子Q1と前記同期スイッチ素子Q2は、nチャネルMOS−FETで構成されている。   The output voltage adjusting switch element Q1 and the synchronous switch element Q2 are composed of n-channel MOS-FETs.

前記出力電圧調整スイッチ素子Q1のドレイン端子が前記昇圧コイルL1を間に挟んで入力電圧端子INに接続され、ソース端子が接地されている。   The drain terminal of the output voltage adjustment switch element Q1 is connected to the input voltage terminal IN with the booster coil L1 interposed therebetween, and the source terminal is grounded.

また、前記同期スイッチ素子Q2のドレイン端子が出力電圧端子OUTと接続され、ソース端子が前記昇圧コイルL1を間に挟んで入力電圧端子INと接続されている。   Further, the drain terminal of the synchronous switch element Q2 is connected to the output voltage terminal OUT, and the source terminal is connected to the input voltage terminal IN with the booster coil L1 interposed therebetween.

さらに、前記出力電圧調整スイッチ素子Q1及び前記同期スイッチ素子Q2のゲート端子の夫々が前記ソフトスイッチ制御部20に接続され、前記ソフトスイッチ制御部20によって夫々のゲート端子電圧が制御されることにより、各スイッチ素子Q1,Q2のオンオフが切り替えられる。   Furthermore, each of the gate terminals of the output voltage adjustment switch element Q1 and the synchronous switch element Q2 is connected to the soft switch control unit 20, and the respective gate terminal voltages are controlled by the soft switch control unit 20, Each switch element Q1, Q2 is switched on and off.

尚、MOS−FETで構成される前記出力電圧調整スイッチQ1及び前記同期スイッチ素子Q2のドレイン−ソース間に形成される寄生ダイオードD1、D2が、フライホイールダイオードとして機能する。   Parasitic diodes D1 and D2 formed between the drain and source of the output voltage adjustment switch Q1 and the synchronous switch element Q2 formed of MOS-FETs function as flywheel diodes.

前記昇圧コイルL1と前記コンデンサC1は、前記入力電圧端子INとグランド間に直列接続されLC共振回路を構成している。つまり、前記昇圧コイルL1の一端が入力電圧端子INに接続され、他端が前記コンデンサC1の一端に接続され、前記コンデンサC1の他端が接地されている。   The booster coil L1 and the capacitor C1 are connected in series between the input voltage terminal IN and the ground to constitute an LC resonance circuit. That is, one end of the booster coil L1 is connected to the input voltage terminal IN, the other end is connected to one end of the capacitor C1, and the other end of the capacitor C1 is grounded.

前記平滑用コンデンサC2は、前記同期スイッチ素子Q2の後段で、出力電圧端子OUTとグランド間に接続されている。   The smoothing capacitor C2 is connected between the output voltage terminal OUT and the ground at the subsequent stage of the synchronous switch element Q2.

前記ソフトスイッチ制御部20により前記スイッチ素子Q1,Q2が制御されるときの前記スイッチ素子間電圧Vdsの変動について説明する。先に図1(b)で説明したと同様に、図3(a)に示すように、前記出力電圧調整スイッチQ1がオフされると前記スイッチ素子間電圧Vdsが上昇し、前記同期スイッチ素子Q2がオンされた後にオフされると、前記スイッチ素子間電圧Vdsは次第に低下する。図3(b)から図3(d)には、図3(a)の破線の円で示される前記スイッチ素子間電圧Vdsが次第に低下する領域が拡大して表示されている。   A variation of the inter-switch element voltage Vds when the switch elements Q1 and Q2 are controlled by the soft switch control unit 20 will be described. As described above with reference to FIG. 1 (b), as shown in FIG. 3 (a), when the output voltage adjustment switch Q1 is turned off, the inter-switch element voltage Vds rises, and the synchronous switch element Q2 When the switch element is turned off after the switch is turned on, the voltage Vds between the switch elements gradually decreases. In FIGS. 3B to 3D, the region where the voltage Vds between the switch elements gradually decreases, which is indicated by a broken-line circle in FIG. 3A, is enlarged and displayed.

前記ソフトスイッチ制御部20により前記同期スイッチ素子Q2がオフされる瞬間に、前記同期スイッチ素子Q2にコイル電流ILが流れていない場合、つまり、前記同期スイッチ素子Q2をオフするタイミングが理想的な零電流スイッチング(Zero Current Switching)が実現された場合には、図3(b)に示すように、前記同期スイッチ素子Q2のオフ時の前後で前記スイッチ素子間電圧Vdsが急激に変動することなく滑らかに低下する。   If the coil current IL does not flow through the synchronous switch element Q2 at the moment when the synchronous switch element Q2 is turned off by the soft switch control unit 20, that is, the timing for turning off the synchronous switch element Q2 is ideally zero. When the current switching (Zero Current Switching) is realized, as shown in FIG. 3 (b), the voltage Vds between the switching elements does not fluctuate smoothly before and after the synchronous switching element Q2 is turned off. To drop.

ところが、前記同期スイッチ素子Q2がオフされる瞬間に、前記同期スイッチ素子Q2にコイル電流ILが入力電圧端子IN側から出力電圧端子OUT側に流れている場合、つまり、前記同期スイッチ素子Q2のオフタイミングが早い場合には、前記同期スイッチ素子Q2がオフされた後も前記寄生ダイオードD2を経由して電流が流れるため、図3(c)に示すように、スイッチ素子間電圧Vdsが、前記寄生ダイオードD2の順方向電圧降下によって生じる電位差V1だけ上昇する。尚、図3(c)に一点鎖線により示された特性は、図3(b)に示したスイッチ素子間電圧Vdsの特性である。   However, when the synchronous switch element Q2 is turned off, the coil current IL flows from the input voltage terminal IN side to the output voltage terminal OUT side in the synchronous switch element Q2, that is, the synchronous switch element Q2 is turned off. When the timing is early, a current flows through the parasitic diode D2 even after the synchronous switch element Q2 is turned off. Therefore, as shown in FIG. It rises by the potential difference V1 caused by the forward voltage drop of the diode D2. The characteristic indicated by the alternate long and short dash line in FIG. 3C is the characteristic of the inter-switch element voltage Vds shown in FIG.

一方、前記同期スイッチ素子Q2がオフされる瞬間に、前記同期スイッチ素子Q2にコイル電流ILが出力電圧端子OUT側から入力電圧端子IN側に流れている場合、つまり、前記同期スイッチ素子Q2のオフタイミングが遅い場合には、図3(d)に示すように、前記スイッチ素子間電圧Vdsが、前記同期スイッチ素子Q2のオン抵抗によって生じる電圧降下V2だけ低下する。尚、図3(d)に一点鎖線で示した特性は、図3(b)に示したスイッチ素子間電圧Vdsの特性である。   On the other hand, when the synchronous switch element Q2 is turned off, when the coil current IL flows from the output voltage terminal OUT side to the input voltage terminal IN side at the moment when the synchronous switch element Q2 is turned off, that is, the synchronous switch element Q2 is turned off. When the timing is late, as shown in FIG. 3D, the inter-switch element voltage Vds is lowered by a voltage drop V2 caused by the on-resistance of the synchronous switch element Q2. In addition, the characteristic shown with the dashed-dotted line in FIG.3 (d) is a characteristic of the voltage Vds between switch elements shown in FIG.3 (b).

前記電圧検出部10は、前記同期スイッチ素子Q2をオンからオフに切り替えるタイミングによって変動する上述したスイッチ素子間電圧Vdsを検出するために設けられている。   The voltage detection unit 10 is provided to detect the above-described switching element voltage Vds that varies depending on the timing of switching the synchronous switching element Q2 from on to off.

前記電圧検出部10は、図2に示すように、前記同期スイッチ素子Q2の両端電圧の変動を検出する比較回路11と、前記同期スイッチ素子Q2のターンオフ時に前記比較回路11から出力を取り出すマスク回路12を備えている。前記比較回路11はコンパレータ111と前記コンパレータ111の反転入力端子に基準電圧Vthを入力する定電圧源110を備えて構成され、両スイッチ素子Q1,Q2の接続点から前記コンパレータ111の非反転入力端子への経路に直流成分遮断用のカップリングコンデンサC3が設けられている。   As shown in FIG. 2, the voltage detection unit 10 includes a comparison circuit 11 that detects a change in the voltage across the synchronous switch element Q2, and a mask circuit that extracts an output from the comparison circuit 11 when the synchronous switch element Q2 is turned off. 12 is provided. The comparison circuit 11 includes a comparator 111 and a constant voltage source 110 that inputs a reference voltage Vth to an inverting input terminal of the comparator 111, and a non-inverting input terminal of the comparator 111 from a connection point of both switch elements Q1 and Q2. A coupling capacitor C3 for cutting off the direct current component is provided in the path to.

前記定電圧源110は、カソードが接地されたダイオードD3と、前記ダイオードD3のアノード側に直列接続された定電流源112とで構成され、ダイオードD3のアノードが前記比較回路11の反転入力端子に接続されている。前記定電流源112は、カレントミラー回路等で構成することができる。   The constant voltage source 110 includes a diode D3 whose cathode is grounded and a constant current source 112 connected in series to the anode side of the diode D3. The anode of the diode D3 serves as the inverting input terminal of the comparison circuit 11. It is connected. The constant current source 112 can be composed of a current mirror circuit or the like.

前記基準電圧Vthは、定電流源112から供給される電流に対する前記ダイオードD3の順方向電圧降下特性に基づいて設定され、例えば、前記寄生ダイオードD2の順方向降下電圧Vf(約0.7V)の1/2の値である約0.35Vに設定することができる。   The reference voltage Vth is set based on the forward voltage drop characteristic of the diode D3 with respect to the current supplied from the constant current source 112. For example, the reference voltage Vth is a forward drop voltage Vf (about 0.7V) of the parasitic diode D2. It can be set to about 0.35 V, which is a half value.

上述の構成によれば、前記カップリングコンデンサC3によりAC成分が除去されるので、グランドを基準とする前記基準電圧Vthに対するスイッチ素子間電圧Vdsの変動を精度良く検出できる。また、前記基準電圧Vthが前記ダイオードD3の順方向電圧降下特性に基づいて設定されるように構成されているため、前記寄生ダイオードD2の温度特性によりスイッチ素子間電圧Vdsが変動すると、その変動に追随して基準電圧も同様に変化して、温度特性による影響が相殺される。   According to the configuration described above, since the AC component is removed by the coupling capacitor C3, it is possible to accurately detect the variation of the inter-switch element voltage Vds with respect to the reference voltage Vth with respect to the ground. In addition, since the reference voltage Vth is configured to be set based on the forward voltage drop characteristic of the diode D3, if the inter-switch element voltage Vds fluctuates due to the temperature characteristic of the parasitic diode D2, the fluctuation occurs. Following this, the reference voltage changes in the same manner, and the influence of the temperature characteristic is offset.

前記マスク回路12は、前記ソフトスイッチ制御部20から出力される前記同期スイッチ素子Q2のゲート駆動信号SQ2を所定時間だけ遅延させたマスク信号を出力する遅延回路121と、前記マスク信号と前記比較回路11の出力信号が入力される論理回路122により構成されている。   The mask circuit 12 includes a delay circuit 121 that outputs a mask signal obtained by delaying the gate drive signal SQ2 of the synchronous switch element Q2 output from the soft switch control unit 20 by a predetermined time, and the mask signal and the comparison circuit. 11 logic signals 122 to which 11 output signals are inputted.

前記遅延回路121は、例えば、前記ゲート駆動SQ2がデータ入力端子Dに入力され、且つ、所定周波数のクロックパルスCKがクロック入力端子CKに入力されるD型フリップフロップ121Aで構成することができ、クロックパルスCKによって前記ゲート駆動信号SQ2を所定時間だけ遅延させたハイレベルのマスク信号SMQ2が出力される。尚、遅延回路121は、抵抗とコンデンサによるCR遅延回路やシュミットトリガ回路等を用いた公知の遅延回路で構成することもできる。   The delay circuit 121 can be configured by, for example, a D-type flip-flop 121A in which the gate drive SQ2 is input to the data input terminal D and a clock pulse CK having a predetermined frequency is input to the clock input terminal CK. A high level mask signal SMQ2 obtained by delaying the gate driving signal SQ2 by a predetermined time by the clock pulse CK is output. The delay circuit 121 can also be configured by a known delay circuit using a CR delay circuit using a resistor and a capacitor, a Schmitt trigger circuit, or the like.

前記論理回路122は、例えば、NAND回路122Aで構成することができ、前記マスク信号がハイレベルの期間に前記比較回路11の出力信号が前記ソフトスイッチ制御部20へ出力され、前記マスク信号がローレベルの期間には常にハイレベルの信号が前記ソフトスイッチ制御部20へ出力される。つまり、前記マスク信号がハイレベルの期間に、前記比較回路11の出力信号がハイレベルとなったときにのみ前記論理回路122から前記ソフトスイッチ制御部20へローレベルの信号が出力される。   The logic circuit 122 can be composed of, for example, a NAND circuit 122A, and the output signal of the comparison circuit 11 is output to the soft switch control unit 20 while the mask signal is at a high level, and the mask signal is low. A high level signal is always output to the soft switch controller 20 during the level period. That is, a low level signal is output from the logic circuit 122 to the soft switch control unit 20 only when the output signal of the comparison circuit 11 becomes high level during the period when the mask signal is high level.

前記マスク信号がハイレベルとなる期間、つまり、前記同期スイッチ素子Q2のオフタイミングの前後の所定期間における前記比較回路11の出力信号が、前記ソフトスイッチ制御部20へ入力される。   The output signal of the comparison circuit 11 is input to the soft switch control unit 20 during a period when the mask signal is at a high level, that is, during a predetermined period before and after the OFF timing of the synchronous switch element Q2.

図4に示すように、前記同期スイッチ素子Q2のゲート駆動信号SQ2がオフからオンに切り替わった直後のスイッチ素子間電圧Vdsは、前記寄生ダイオードD2の順方向電圧降下に起因して電位差V3だけ低下する。このようなタイミングで前記比較回路11により検出された前記スイッチ素子間電圧Vdsが前記ソフトスイッチ制御部20へ入力されると、前記同期スイッチ素子Q2のオフからオンへの切替時に発生する電位差V3が、本来検出されるべき前記同期スイッチ素子Q2のオンからオフへの切替時に発生する電位差V1と誤って検出される可能性がある。   As shown in FIG. 4, the inter-switch element voltage Vds immediately after the gate drive signal SQ2 of the synchronous switch element Q2 is switched from OFF to ON decreases by the potential difference V3 due to the forward voltage drop of the parasitic diode D2. To do. When the inter-switch element voltage Vds detected by the comparison circuit 11 at this timing is input to the soft switch control unit 20, a potential difference V3 generated when the synchronous switch element Q2 is switched from off to on is generated. There is a possibility that the potential difference V1 generated when the synchronous switch element Q2 to be detected is switched from on to off is erroneously detected.

そのため、前記マスク回路12により、前記電位差V3が生じる所定時間tQ2だけ前記同期スイッチ素子Q2のオン期間を遅延させたマスク信号SMQ2を生成し、前記ソフトスイッチ制御部20により、当該マスク信号SMQ2がハイレベルの間に前記スイッチ素子間電圧Vdsが検出されるように構成されている。   Therefore, the mask circuit 12 generates a mask signal SMQ2 in which the ON period of the synchronous switch element Q2 is delayed by a predetermined time tQ2 in which the potential difference V3 occurs. The soft switch control unit 20 causes the mask signal SMQ2 to be high. The switching element voltage Vds is detected during the level.

つまり、前記電圧検出部10により、前記同期スイッチ素子Q2をオフするタイミングが零電流スイッチングより早いか否かが検出されるのである。   That is, the voltage detection unit 10 detects whether or not the timing for turning off the synchronous switch element Q2 is earlier than the zero current switching.

図3(c)に示すように、前記同期スイッチ素子Q2のターンオフ時に、前記寄生ダイオードD2の順方向電圧降下が生じて、前記スイッチ素子間電圧Vdsが前記電位差V1(V1>Vth)だけ高くなると、前記コンパレータ111からハイレベルの信号が出力されて、前記ソフトスイッチ制御部20へローレベルの信号が出力される。   As shown in FIG. 3C, when the synchronous switch element Q2 is turned off, a forward voltage drop of the parasitic diode D2 occurs, and the inter-switch element voltage Vds is increased by the potential difference V1 (V1> Vth). A high level signal is output from the comparator 111, and a low level signal is output to the soft switch controller 20.

また、図3(b)に示すように、前記同期スイッチ素子Q2のターンオフ時に前記スイッチ素子間電圧Vdsが変動しないか、或は、図3(d)に示すように、前記同期スイッチ素子Q2のターンオフ時に前記逆電位差V2によって前記スイッチ素子間電圧Vdsが前記基準電圧Vth以下となるときには、前記コンパレータ111からローレベル信号が出力されて、前記ソフトスイッチ制御部20へハイレベルの信号が出力される。   Further, as shown in FIG. 3B, the voltage Vds between the switching elements does not fluctuate when the synchronous switching element Q2 is turned off, or as shown in FIG. When the voltage Vds between the switch elements becomes equal to or lower than the reference voltage Vth due to the reverse potential difference V2 at the time of turn-off, a low level signal is output from the comparator 111 and a high level signal is output to the soft switch control unit 20. .

前記ソフトスイッチ制御部20は、前記電圧検出部10により検出された電圧変動に基づいて、前記同期スイッチ素子Q2のターンオフ時に出力側へ電流が流れている、つまり、前記同期スイッチ素子Q2のオフタイミングが早いと判断したときに、前記同期スイッチ素子Q2のオン時間を伸長補正する。   The soft switch control unit 20 has a current flowing to the output side when the synchronous switch element Q2 is turned off based on the voltage variation detected by the voltage detection unit 10, that is, the off timing of the synchronous switch element Q2. Is determined to be early, the on-time of the synchronous switch element Q2 is extended and corrected.

さらに、前記ソフトスイッチ制御部20は、前記電圧検出部10により検出された電圧変動に基づいて、前記同期スイッチ素子Q2のターンオフ時に出力側へ電流が流出していない、つまり、前記同期スイッチ素子Q2のオフタイミングが遅いと判断されるときに、前記同期スイッチ素子Q2のオン時間を短縮補正する。   Furthermore, the soft switch control unit 20 does not flow current to the output side when the synchronous switch element Q2 is turned off based on the voltage fluctuation detected by the voltage detection unit 10, that is, the synchronous switch element Q2 When the OFF timing is determined to be late, the ON time of the synchronous switch element Q2 is shortened and corrected.

具体的には、前記ソフトスイッチ制御部20は、前記伸長補正を行なうときに、前記同期スイッチ素子Q2のオン時間を現在のオン時間より予め設定された一定時間だけ長くなるように補正し、前記短縮補正を行なうときに、前記同期スイッチ素子Q2のオン時間を現在のオン時間より予め設定された一定時間だけ短くなるように補正する。   Specifically, when performing the expansion correction, the soft switch control unit 20 corrects the on-time of the synchronous switch element Q2 to be longer than the current on-time by a predetermined time, When performing the shortening correction, the on-time of the synchronous switch element Q2 is corrected so as to be shorter than the current on-time by a predetermined time.

前記ソフトスイッチ制御部20は、出力端子Voutの電圧をモニタして前記出力電圧調整スイッチ素子Q1をオフし、前記スイッチ素子間電圧Vdsが零になるタイミングで前記出力電圧調整スイッチ素子Q1をオンする論理演算部でなる出力電圧調整部20aと、前記スイッチ素子間電圧Vdsが出力電圧となるタイミングで前記同期スイッチQ2をオンし、前記電圧検出部10により検出された電圧変動に基づいて前記コイル電流ILが零になるタイミングを算出して前記同期スイッチQ2をオフする論理演算部でなる零電流制御部20bを備えている。   The soft switch control unit 20 monitors the voltage at the output terminal Vout, turns off the output voltage adjustment switch element Q1, and turns on the output voltage adjustment switch element Q1 at a timing when the inter-switch element voltage Vds becomes zero. An output voltage adjustment unit 20a formed of a logical operation unit and the synchronous switch Q2 are turned on at a timing when the inter-switch element voltage Vds becomes an output voltage, and the coil current is detected based on the voltage fluctuation detected by the voltage detection unit 10. A zero current control unit 20b is provided which is a logic operation unit that calculates the timing when IL becomes zero and turns off the synchronous switch Q2.

以下に、前記ソフトスイッチ制御部20による前記同期スイッチ素子Q2のオフタイミング制御を、図5に示すフローチャートに基づいて説明する。   Hereinafter, the off timing control of the synchronous switch element Q2 by the soft switch control unit 20 will be described based on the flowchart shown in FIG.

前記ソフトスイッチ制御部20の制御開始時に、前記同期スイッチ素子Q2のオン時間は予め所定の初期値に設定されている(SA1)。本実施形態では、前記所定の初期値は100ns(ナノ秒)に設定されている。   At the start of the control of the soft switch controller 20, the on-time of the synchronous switch element Q2 is set to a predetermined initial value in advance (SA1). In the present embodiment, the predetermined initial value is set to 100 ns (nanoseconds).

前記同期スイッチ素子Q2のオフ時に、前記電圧検出部10により前記同期スイッチ素子Q2に入力側から出力側へ電流が流れていると検出されると(SA2)、前記ソフトスイッチ制御部20は予め設定された一定の補正時間だけ前記同期スイッチ素子Q2のオン時間を伸長補正する(SA3)。   When the voltage switch 10 detects that a current is flowing from the input side to the output side of the synchronous switch element Q2 when the synchronous switch element Q2 is off (SA2), the soft switch control unit 20 is preset. The on-time of the synchronous switch element Q2 is extended and corrected for the fixed correction time (SA3).

本実施形態では、前記一定の補正時間が20nsに設定され、初回に前記電圧検出部10により前記同期スイッチ素子Q2に入力側から出力側へ電流が流れていると検出されるときに、前記同期スイッチ素子Q2のオン時間が20ns伸長されて120nsに補正され、次回に前記電圧検出部10により同様の検出がなされると、オン時間が140nsに補正される。   In the present embodiment, when the constant correction time is set to 20 ns and the voltage detection unit 10 detects that current is flowing from the input side to the output side through the synchronous switch element Q2 for the first time, The on-time of the switch element Q2 is extended by 20 ns and corrected to 120 ns. When the voltage detector 10 performs the same detection next time, the on-time is corrected to 140 ns.

一方、前記同期スイッチ素子Q2のオフ時に、前記電圧検出部10により前記同期スイッチ素子Q2に入力側から出力側へ電流が流れていないと検出されると(SA2)、前記ソフトスイッチ制御部20は予め設定された一定の補正時間だけ前記同期スイッチ素子Q2のオン時間を短縮補正する(SA4)。   On the other hand, when the synchronous switch element Q2 is turned off and the voltage detection unit 10 detects that no current flows from the input side to the output side of the synchronous switch element Q2 (SA2), the soft switch control unit 20 The on-time of the synchronous switch element Q2 is shortened and corrected for a predetermined correction time (SA4).

初回に前記電圧検出部10により前記同期スイッチ素子Q2に入力側から出力側へ電流が流れていないと検出されるときに、前記同期スイッチ素子Q2のオン時間が20ns短縮されて80nsに補正され、次回に前記電圧検出部10により同様の検出がなされると、オン時間が60nsに補正される。   When the voltage detection unit 10 detects that no current flows from the input side to the output side of the synchronous switch element Q2 for the first time, the on-time of the synchronous switch element Q2 is shortened by 20 ns and corrected to 80 ns, When the voltage detection unit 10 performs the same detection next time, the on-time is corrected to 60 ns.

上述の構成によれば、前記ソフトスイッチ制御部20により、20ns間隔で前記同期スイッチ素子Q2のオン時間が伸長補正または短縮補正されるので、前記オン時間が理想的な零電流スイッチング(Zero Current Switching)となる最適な時間へ近づけることができ、その後は20nsの単位で伸長、短縮が繰り返され、ほぼ最適なオン時間が保障されるのである。また、予め設定された一定時間の加減のみの処理であることから前記ソフトスイッチ制御部20の処理負荷も僅かとなる。   According to the above-described configuration, the soft switch control unit 20 corrects the on-time of the synchronous switch element Q2 to be expanded or shortened at intervals of 20 ns, so that the on-time is ideally zero current switching (Zero Current Switching). ) Can be brought close to the optimal time, and thereafter, the expansion and shortening are repeated in units of 20 ns, and the almost optimal on-time is guaranteed. In addition, the processing load of the soft switch control unit 20 is small because the processing is only the adjustment for a predetermined time.

以下、前記ソフトスイッチ制御部20による補正制御の別実施形態を説明する。上述の実施形態では、前記ソフトスイッチ制御部20により伸長補正または短縮補正が一定の補正時間20ns単位で行なわれる構成について説明したが、補正時間は20nsに固定されるものではなく、具体的な回路構成に基づいて適宜最適な固定値に設定されるものであればよい。また、前記電圧検出部10により検出された過去の電圧変動履歴に基づいて、前記同期スイッチ素子Q2のオン時間を伸長または短縮する補正時間を異ならせるようにしてもよい。   Hereinafter, another embodiment of the correction control by the soft switch control unit 20 will be described. In the above-described embodiment, the configuration in which the soft switch control unit 20 performs the expansion correction or the shortening correction in units of a constant correction time of 20 ns has been described. However, the correction time is not fixed to 20 ns, and a specific circuit is provided. What is necessary is just to set to the optimal fixed value suitably based on a structure. Further, the correction time for extending or shortening the on-time of the synchronous switch element Q2 may be varied based on the past voltage fluctuation history detected by the voltage detection unit 10.

例えば、図6に示すように、前記零電流制御部20bに、連続して行なわれた伸長補正の回数をカウントして記憶するアップカウンタ21と、連続して行なわれた短縮補正の回数をカウントして記憶するダウンカウンタ22と、両カウンタの値に基づいて補正時間を算出して前記同期スイッチQ2を制御する補正制御部23を備え、前記補正制御部23が、予め設定された初期値の補正時間に、前記アップカウンタ21に記憶された値、またはその値に対応した補正率の何れかを乗じた時間を新たな補正時間として伸長補正を行ない、或は、前記補正時間に、前記ダウンカウンタ22に記憶された値、またはその値に対応した補正率を乗じた時間を新たな補正時間として短縮補正を行なうように構成することができる。   For example, as shown in FIG. 6, the zero current control unit 20b counts and stores the number of consecutively performed extension corrections and the number of consecutively performed shortening corrections. And a down control 22 that stores and a correction control unit 23 that calculates a correction time based on the values of both counters and controls the synchronous switch Q2, and the correction control unit 23 has a preset initial value. The correction time is multiplied by either a value stored in the up-counter 21 or a correction factor corresponding to the value, and a new correction time is used for the expansion correction. A shortened correction can be performed by using a value stored in the counter 22 or a time multiplied by a correction rate corresponding to the value as a new correction time.

補正時間の初期値を短い値に設定し、過去の電圧変動履歴を示す各カウンタの値に対応して補正時間が次第に長くなるように前記補正率を設定すれば、理想的な零電流スイッチング(Zero Current Switching)となる最適な時間により速く到達し、その後の変動を小さく抑えることができ、補正時間の初期値を長い値に設定し、各カウンタの値に対応して補正時間が次第に小さくなるように前記補正率を設定すれば、理想的な零電流スイッチング(Zero Current Switching)となる最適な時間に近づくにつれて補正時間が短くなるのでオーバーシュートを回避することができる。   If the initial value of the correction time is set to a short value and the correction factor is set so that the correction time gradually increases corresponding to the value of each counter indicating the past voltage fluctuation history, ideal zero current switching ( It reaches the optimal time for zero current switching faster, and the fluctuations thereafter can be kept small. The initial value of the correction time is set to a long value, and the correction time gradually decreases according to the value of each counter. If the correction factor is set in this way, the correction time becomes shorter as the optimum time for ideal zero current switching is approached, so that overshoot can be avoided.

以下に、このような構成を採用した場合の、前記ソフトスイッチ制御部20による前記同期スイッチ素子Q2のオフタイミング制御を、図7に示すフローチャートに基づいて説明する。   Hereinafter, the off-timing control of the synchronous switch element Q2 by the soft switch control unit 20 when such a configuration is adopted will be described based on the flowchart shown in FIG.

前記ソフトスイッチ制御部20の制御開始時に、前記同期スイッチ素子Q2のオン時間は予め所定の初期値に設定されている(SB1)。本実施形態では、前記所定の初期値は100nsに設定され、前記アップカウンタ21と前記ダウンカウンタ22の初期値は0に設定されている。   At the start of control of the soft switch controller 20, the on-time of the synchronous switch element Q2 is set to a predetermined initial value in advance (SB1). In the present embodiment, the predetermined initial value is set to 100 ns, and the initial values of the up counter 21 and the down counter 22 are set to 0.

前記同期スイッチ素子Q2のオフ時に、前記電圧検出部10により前記同期スイッチ素子Q2に入力側から出力側へ電流が流れていると検出されると(SB2)、前記ソフトスイッチ制御部20は、前記アップカウンタ21を1アップさせて(SB3)、予め設定された一定の補正時間に前記アップカウンタ21に記憶された値を乗じた値だけ前記同期スイッチQ2のオン時間を伸長補正し(SB4)、前記ダウンカウンタ22に記憶されている値をリセットする(SB5)。   When the synchronous switch element Q2 is turned off and the voltage detection unit 10 detects that a current flows from the input side to the output side of the synchronous switch element Q2 (SB2), the soft switch control unit 20 The up counter 21 is incremented by 1 (SB3), and the on-time of the synchronous switch Q2 is extended and corrected by a value obtained by multiplying a predetermined correction time by a value stored in the up counter 21 (SB4). The value stored in the down counter 22 is reset (SB5).

前記一定の補正時間が20nsに設定され、初回に前記電圧検出部10により前記同期スイッチ素子Q2に入力側から出力側へ電流が流れていると検出されるときに、前記同期スイッチ素子Q2のオン時間が20ns×1だけ伸長されて120ns(=100+20×1)に補正され(SB3)、次回に前記電圧検出部10により同様の検出がなされると、前記アップカウンタ21の値が2にカウントアップされているため(SB3)、20ns×2=40nsだけ伸長されて160ns(=120+20×2)に補正される(SB4)。   When the fixed correction time is set to 20 ns and the voltage detection unit 10 detects for the first time that a current flows from the input side to the output side of the synchronous switch element Q2, the synchronous switch element Q2 is turned on. The time is extended by 20 ns × 1 and corrected to 120 ns (= 100 + 20 × 1) (SB3). When the same detection is performed by the voltage detection unit 10 next time, the value of the up counter 21 is incremented to 2. Therefore, it is expanded by 20 ns × 2 = 40 ns and corrected to 160 ns (= 120 + 20 × 2) (SB4).

一方、前記同期スイッチ素子Q2のオフ時に、前記電圧検出部10により前記同期スイッチ素子Q2に入力側から出力側へ電流が流れていないと検出されると(SB2)、前記ダウンカウンタ22を1増加させて(SB6)、予め設定された一定の補正時間に前記ダウンカウンタ22に記憶された値を乗じた値だけ前記同期スイッチQ2のオン時間を短縮補正し(SB7)、前記アップウンタ21に記憶されている値をリセットする(SB8)。   On the other hand, if the voltage detecting unit 10 detects that no current flows from the input side to the output side of the synchronous switch element Q2 when the synchronous switch element Q2 is off (SB2), the down counter 22 is incremented by one. (SB6), the on-time of the synchronous switch Q2 is shortened and corrected by a value obtained by multiplying a preset fixed correction time by the value stored in the down counter 22 (SB7), and stored in the up-counter 21. The set value is reset (SB8).

初回に前記電圧検出部10により前記同期スイッチ素子Q2に入力側から出力側へ電流が流れていないと検出されるときに、前記同期スイッチ素子Q2のオン時間が20ns×1だけ短縮されて80ns(=100−20×1)に補正され(SB7)、次回に前記電圧検出部10により同様の検出がなされると、前記ダウンカウンタ22の値が2にカウントアップされているため(SB6)、20ns×2=40nsだけ短縮されて40ns(=80−20×2)に補正される(SB7)。   When the voltage detection unit 10 detects that no current flows from the input side to the output side of the synchronous switch element Q2 for the first time, the on-time of the synchronous switch element Q2 is shortened by 20 ns × 1 to 80 ns ( = 100−20 × 1) (SB7), and when the voltage detection unit 10 performs the same detection next time, the value of the down counter 22 is counted up to 2 (SB6). It is shortened by × 2 = 40 ns and corrected to 40 ns (= 80−20 × 2) (SB7).

上述の構成によれば、電圧変動履歴に基づいて伸長補正量または短縮補正量が変化するので、例えば、前記ソフトスイッチ制御部20により連続して伸長補正または短縮補正が行なわれる場合に、補正量が次第に増加され、前記オン時間を最適な時間へより早く近づけることができる。   According to the above configuration, since the expansion correction amount or the shortening correction amount changes based on the voltage fluctuation history, for example, when the soft switch control unit 20 continuously performs the expansion correction or the shortening correction, the correction amount Is gradually increased, and the on-time can be brought closer to the optimum time sooner.

上述の実施形態では、前記ソフトスイッチ制御部20により、伸長補正または短縮補正の補正時間が、過去の電圧変動履歴を記憶する前記アップカウンタまたは前記ダウンカウンタの値に基づいて、所定の演算式で算出される場合を説明したが、前記ソフトスイッチ制御部20に、前記アップカウンタまたは前記ダウンカウンタの値に対応して伸長補正時間または短縮補正時間が設定された補正量マップデータを備え、前記ソフトスイッチ制御部20が、当該補正量マップデータに基づいて前記同期スイッチ素子Q2のオン時間を伸長補正または短縮補正するように構成してもよい。   In the above-described embodiment, the correction time of the expansion correction or the shortening correction is calculated by the soft switch control unit 20 based on the value of the up counter or the down counter that stores the past voltage fluctuation history by a predetermined arithmetic expression. Although the calculation case has been described, the soft switch control unit 20 includes correction amount map data in which an expansion correction time or a shortening correction time is set corresponding to the value of the up counter or the down counter, and the software The switch control unit 20 may be configured to extend or shorten the ON time of the synchronous switch element Q2 based on the correction amount map data.

以下に一例を説明する。図8に示すように、前記零電流制御部20bに、前記同期スイッチ素子Q2のオン時間を短縮補正する際の補正時間を定める補正量マップデータ25が記憶されたメモリと、補正量マップデータ25から対象となる補正時間を特定するマップダウンカウンタ24と、マップダウンカウンタ24の値に対応した短縮補正時間を補正量マップデータ25から求めて短縮補正を行なうとともに、予め設定された一定の補正時間で伸長時間を補正する補正制御部26を備えて構成することができる。   An example will be described below. As shown in FIG. 8, in the zero current control unit 20b, a memory in which correction amount map data 25 for determining a correction time for shortening and correcting the on-time of the synchronous switch element Q2 is stored, and correction amount map data 25 is stored. The map down counter 24 for specifying the target correction time from the map, and the shortening correction time corresponding to the value of the map down counter 24 is obtained from the correction amount map data 25 to perform the shortening correction, and a predetermined fixed correction time. The correction control unit 26 for correcting the expansion time can be provided.

以下に、このような構成を採用した場合の、前記ソフトスイッチ制御部20による前記同期スイッチ素子Q2のオフタイミング制御を、図9に示すフローチャートに基づいて説明する。   Hereinafter, the off-timing control of the synchronous switch element Q2 by the soft switch control unit 20 when such a configuration is adopted will be described based on the flowchart shown in FIG.

前記ソフトスイッチ制御部20の制御開始時に、前記同期スイッチ素子Q2のオン時間は予め所定の初期値に設定されている(SC1)。本実施形態では、前記所定の初期値が100nsに設定され、前記マップダウンカウンタ24の初期値が1に設定され、その最大値が3に制限されている。また、図9に示すように、補正量マップデータ25は前記マップダウンカウンタ24の値が増加するに連れて短くなるように設定されている。   At the start of the control of the soft switch controller 20, the ON time of the synchronous switch element Q2 is set in advance to a predetermined initial value (SC1). In the present embodiment, the predetermined initial value is set to 100 ns, the initial value of the map down counter 24 is set to 1, and the maximum value is limited to 3. Further, as shown in FIG. 9, the correction amount map data 25 is set so as to become shorter as the value of the map down counter 24 increases.

前記同期スイッチ素子Q2のオフ時に、前記電圧検出部10により前記同期スイッチ素子Q2に入力側から出力側へ電流が流れていると検出されると(SC2)、前記ソフトスイッチ制御部20は、予め設定された一定時間だけ前記同期スイッチ素子Q2のオン時間を伸長補正する(SC3)。   When the voltage detecting unit 10 detects that a current is flowing from the input side to the output side of the synchronous switch element Q2 when the synchronous switch element Q2 is off (SC2), the soft switch control unit 20 The on-time of the synchronous switch element Q2 is extended and corrected for a set fixed time (SC3).

本実施形態では、伸長補正時間が20nsに設定され、初回に前記電圧検出部10により前記同期スイッチ素子Q2に入力側から出力側へ電流が流れていると検出されるときに、前記同期スイッチ素子Q2のオン時間が20nsだけ伸長されて120ns(=100+20)に補正され、次回に前記電圧検出部10により同様の検出がなされると、140ns(=120+20)に補正される。   In the present embodiment, when the extension correction time is set to 20 ns and the voltage detection unit 10 detects for the first time that a current flows from the input side to the output side of the synchronous switch element Q2, the synchronous switch element The on-time of Q2 is extended by 20 ns and corrected to 120 ns (= 100 + 20). When the voltage detection unit 10 performs the same detection next time, it is corrected to 140 ns (= 120 + 20).

一方、前記同期スイッチ素子Q2のオフ時に、前記電圧検出部10により前記同期スイッチ素子Q2に入力側から出力側へ電流が流れていないと検出されると(SC2)、前記ソフトスイッチ制御部20は、前記マップダウンカウンタ24のカウント値に対応する短縮補正時間を、図10に示す補正量マップデータ25から選択して前記同期スイッチ素子Q2のオン時間を短縮補正して(SC4)、前記マップダウンカウンタ24を1アップする(SC5)。   On the other hand, when the synchronous switch element Q2 is turned off and the voltage detection unit 10 detects that no current flows from the input side to the output side of the synchronous switch element Q2 (SC2), the soft switch control unit 20 The shortening correction time corresponding to the count value of the map down counter 24 is selected from the correction amount map data 25 shown in FIG. 10, and the on-time of the synchronous switch element Q2 is shortened and corrected (SC4). The counter 24 is incremented by 1 (SC5).

ステップSC4で実行した短縮補正の結果、前記同期スイッチ素子Q2のオフ時に、前記電圧検出部10により前記同期スイッチ素子Q2に入力側から出力側へ電流が流れていると検出されると(SC6)、過補正を修正すべくステップSC3の伸長補正処理を実行してステップSC2に戻る。   As a result of the shortening correction performed in step SC4, when the synchronous switch element Q2 is turned off, the voltage detector 10 detects that a current flows from the input side to the output side of the synchronous switch element Q2 (SC6). Then, the expansion correction process in step SC3 is executed to correct the overcorrection, and the process returns to step SC2.

ステップSC6で、前記電圧検出部10により前記同期スイッチ素子Q2に入力側から出力側へ電流が流れていないと検出されると、前記マップダウンカウンタ24を二つ減算して(SC7)、ステップSC4に戻る。   In step SC6, when it is detected by the voltage detector 10 that no current flows from the input side to the output side in the synchronous switch element Q2, the map down counter 24 is subtracted by two (SC7), and step SC4. Return to.

つまり、初回に前記電圧検出部10により前記同期スイッチ素子Q2に入力側から出力側へ電流が流れていないと検出されるときに、図10に示す前記マップダウンカウンタ24の値1に対応して前記同期スイッチ素子Q2のオン時間が200ns短縮補正され、二回目に同様の検出がなされると、前記マップダウンカウンタ24の値2に対応して前記同期スイッチ素子Q2のオン時間が100ns短縮補正され、三回目以降に同様の検出がなされると、前記マップダウンカウンタ24の値3に対応して前記同期スイッチ素子Q2のオン時間が50ns短縮補正される。   That is, when it is detected for the first time that the current does not flow from the input side to the output side in the synchronous switch element Q2 by the voltage detection unit 10, it corresponds to the value 1 of the map down counter 24 shown in FIG. When the on-time of the synchronous switch element Q2 is corrected to be shortened by 200 ns, and the same detection is made for the second time, the on-time of the synchronous switch element Q2 is corrected to be shortened by 100 ns corresponding to the value 2 of the map down counter 24. When the same detection is made after the third time, the on-time of the synchronous switch element Q2 is corrected to be shortened by 50 ns corresponding to the value 3 of the map down counter 24.

本実施形態では、前記マップダウンカウンタ24の値が1または2の時に、夫々200ns,100nsと大幅に短縮補正されるため、連続して短縮補正されることは無いものと想定されている。   In the present embodiment, it is assumed that when the value of the map down counter 24 is 1 or 2, the shortening correction is greatly reduced to 200 ns and 100 ns, respectively, so that the shortening correction is not continuously performed.

そして、前記マップダウンカウンタ24の値が3のときに、連続して短縮補正する必要が生じると、ステップSC7で前記マップダウンカウンタ24の値が二つ減算される結果、前記マップダウンカウンタ24の値1に対応して前記同期スイッチ素子Q2のオン時間が200ns短縮補正される。   When the map down counter 24 has a value of 3, if it is necessary to perform a shortening correction continuously, two values of the map down counter 24 are subtracted in step SC7. As a result, the map down counter 24 Corresponding to the value 1, the on-time of the synchronous switch element Q2 is corrected to be shortened by 200 ns.

前記同期スイッチ素子Q2のオン時間に対する制御特性を、図11に示すタイミングチャートに基づいて説明する。   Control characteristics with respect to the ON time of the synchronous switch element Q2 will be described based on a timing chart shown in FIG.

初期には、ステップSC3の伸長補正処理が繰り返され、この期間TB1では前記同期スイッチ素子Q2のオン時間が次第に増加する。その後、時刻TB2で、前記電圧検出部10により前記同期スイッチ素子Q2に入力側から出力側への電流が流れていないと検出されると、前記マップダウンカウンタ24のカウント値1に対応して、その直前の前記同期スイッチ素子Q2のオン時間から200ns減算されたオン時間に短縮補正される。   Initially, the expansion correction process of step SC3 is repeated, and the on-time of the synchronous switch element Q2 gradually increases during this period TB1. After that, at time TB2, when the voltage detection unit 10 detects that no current flows from the input side to the output side in the synchronous switch element Q2, corresponding to the count value 1 of the map down counter 24, The correction is shortened to an on time obtained by subtracting 200 ns from the on time of the synchronous switch element Q2 immediately before.

その結果、再び、ステップSC3の伸長補正処理が繰り返され、この期間TB3では前記同期スイッチ素子Q2のオン時間が次第に増加する。その後、時刻TB4で、前記電圧検出部10により前記同期スイッチ素子Q2に入力側から出力側への電流が流れていないと検出されると、前記マップダウンカウンタ24のカウント値2に対応して、その直前の前記同期スイッチ素子Q2のオン時間から100ns減算されたオン時間に短縮補正される。   As a result, the expansion correction process in step SC3 is repeated again, and the on-time of the synchronous switch element Q2 gradually increases during this period TB3. Thereafter, at time TB4, when the voltage detection unit 10 detects that no current flows from the input side to the output side in the synchronous switch element Q2, corresponding to the count value 2 of the map down counter 24, The correction is shortened to an on time obtained by subtracting 100 ns from the on time of the synchronous switch element Q2 immediately before.

その結果、再び、ステップSC3の伸長補正処理が繰り返され、この期間では前記同期スイッチ素子Q2のオン時間が次第に増加する。時刻TB5で、前記電圧検出部10により前記同期スイッチ素子Q2に入力側から出力側への電流が流れていないと検出されると、前記マップダウンカウンタ24のカウント値3に対応して、その直前の前記同期スイッチ素子Q2のオン時間から50ns減算されたオン時間に短縮補正される。   As a result, the expansion correction process in step SC3 is repeated again, and the on-time of the synchronous switch element Q2 gradually increases during this period. At time TB5, when it is detected by the voltage detection unit 10 that no current flows from the input side to the output side in the synchronous switch element Q2, it corresponds to the count value 3 of the map down counter 24 and immediately before it. The on-time obtained by subtracting 50 ns from the on-time of the synchronous switch element Q2 is corrected to be shortened.

その後、20nsの伸長補正時間での伸長補正処理と、50nsの短縮補正時間での短縮補正処理が繰り返され、時刻TB6のように短縮補正処理が連続するときには、その直前の前記同期スイッチ素子Q2のオン時間から200ns減算されたオン時間に短縮補正される。尚、上述したステップSC7で前記マップダウンカウンタ24の減算値を2から1に変更すると、短縮補正時間を100nsに設定することができる。   Thereafter, when the extension correction process at the extension correction time of 20 ns and the reduction correction process at the reduction correction time of 50 ns are repeated, and the reduction correction process continues as at time TB6, the immediately preceding synchronous switch element Q2 Shortening correction is made to the on time obtained by subtracting 200 ns from the on time. If the subtraction value of the map down counter 24 is changed from 2 to 1 in step SC7, the shortening correction time can be set to 100 ns.

つまり、前記同期スイッチ素子Q2のオン時間が、補正量マップデータ25に従って、初期には大幅に短縮補正され、次第に小幅に短縮補正されるので、零電流スイッチングとなる最適な時間へ近づくに連れて補正による変動が小さくなるのである。そして、何らかの要因によって、最適な時間からのズレが大きくなるときに短縮補正量が大きくなる。   That is, the on-time of the synchronous switch element Q2 is corrected to be greatly shortened in the initial stage according to the correction amount map data 25, and gradually shortened to be corrected. Accordingly, as the time approaches the optimum time for zero current switching. The fluctuation due to the correction is reduced. The shortening correction amount increases when the deviation from the optimal time increases due to some factor.

尚、本発明は、前記マップダウンカウンタ24の上限値が3に限定されるものではなく、さらに大きな値を上限値としてカウント可能に構成し、その上限値に対応して前記補正量マップデータ25を設定することも可能であり、前記補正量マップデータ25の設定値も上述の値に限定されるものではない。   In the present invention, the upper limit value of the map down counter 24 is not limited to 3, and a larger value can be counted as the upper limit value. The correction amount map data 25 corresponds to the upper limit value. Can be set, and the set value of the correction amount map data 25 is not limited to the above-described value.

上述の実施形態では、前記同期スイッチ素子Q2のオン時間を短縮補正するときに補正量マップデータを用いるものを説明したが、伸長補正するときに補正量マップデータを用いるものでもよく、短縮補正及び伸長補正の双方で補正量マップデータを用いるものでもよい。   In the above-described embodiment, the correction amount map data is used when the on-time of the synchronous switch element Q2 is shortened and corrected. However, the correction amount map data may be used when the expansion correction is performed. Correction amount map data may be used for both of the expansion correction.

制御の初期のマップカウンタの値が小さいときに短縮補正時間または伸長補正時間が長く、マップカウンタの値が大きくなるに連れて短縮補正時間または伸長補正時間が次第に短くなるように補正量マップデータの値を設定することにより、零電流スイッチングに速く近づけて、その後の変動によるスイッチング損失を低減させることができる。   When the map counter value at the initial stage of control is small, the shortening correction time or the decompression correction time is long, and the shortening correction time or the decompression correction time gradually decreases as the map counter value increases. By setting the value, it is possible to quickly approach zero-current switching and reduce switching loss due to subsequent fluctuations.

前記ソフトスイッチ制御部20による上述した三態様の補正制御(一定補正時間、電圧変動履歴に基づく可変補正時間、補正量マップデータに基づく可変補正時間)を、適宜組合せてもよい。例えば、電圧変動履歴に基づく可変補正時間で前記伸長補正が行なわれ、補正量マップデータに基づく可変補正時間で前記短縮補正が行なわれるものであってもよい。   The above-described three modes of correction control by the soft switch control unit 20 (a constant correction time, a variable correction time based on a voltage fluctuation history, and a variable correction time based on correction amount map data) may be appropriately combined. For example, the expansion correction may be performed with a variable correction time based on a voltage fluctuation history, and the shortening correction may be performed with a variable correction time based on correction amount map data.

上述の実施形態では、前記出力電圧調整スイッチ素子Q1と前記同期スイッチ素子Q2がnチャネルMOS−FETで構成されるものを説明したが、両スイッチ素子Q1,Q2がバイポーラトランジスタで構成されるものであってもよい。この場合には、バイポーラトランジスタのコレクタ端子とエミッタ端子間に別途フライホイールダイオードを設ける必要がある。   In the above-described embodiment, the output voltage adjustment switch element Q1 and the synchronous switch element Q2 have been described as being configured by n-channel MOS-FETs. However, both switch elements Q1 and Q2 are configured as bipolar transistors. There may be. In this case, it is necessary to provide a separate flywheel diode between the collector terminal and the emitter terminal of the bipolar transistor.

上述の実施形態では、前記電圧検出部10に備えた論理回路122がNAND回路122Aで構成されたものを説明したが、前記同期スイッチ素子Q2のオンからオフへの切替時のスイッチ素子間電圧Vdsの誤検出を回避するべく、遅延回路121からの出力信号に基づいて比較回路11からの出力信号を通過させるゲート機能を備えるものであれば、NAND回路に限るものではなく、NOR回路等の同様の機能を実現できる任意のゲート回路で構成することができる。   In the above-described embodiment, the logic circuit 122 provided in the voltage detection unit 10 is configured by the NAND circuit 122A. However, the switching element voltage Vds when the synchronous switching element Q2 is switched from on to off is described. As long as it has a gate function that allows the output signal from the comparison circuit 11 to pass based on the output signal from the delay circuit 121, the NAND circuit is not limited to the same, and a NOR circuit or the like It is possible to configure with an arbitrary gate circuit capable of realizing the above function.

また、前記ソフトスイッチ制御部20に、前記同期スイッチ素子Q2のオン時刻から所定時間経過した時刻から、前記同期スイッチ素子Q2のオフ時刻から所定時間経過した時刻までの間に、前記比較回路11の出力信号を検出するソフトウェアフィルタを備えてもよい。この場合には、ハードウェア回路で実現される前記マスク回路12が不要になる。   In addition, the soft switch control unit 20 has a time period between the time when a predetermined time elapses from the time when the synchronous switch element Q2 is turned on and the time when the predetermined time elapses after the time when the synchronous switch element Q2 is turned off. A software filter for detecting the output signal may be provided. In this case, the mask circuit 12 realized by a hardware circuit becomes unnecessary.

上述の実施形態では、前記比較回路11に、両スイッチ素子Q1,Q2の接続点から前記コンパレータ111の非反転入力端子への経路に直流成分遮断用のカップリングコンデンサC3を設けた構成を説明したが、図12に示すように、カップリングコンデンサC3を介さずに、両スイッチ素子Q1,Q2の接続点と前記コンパレータ111の非反転入力端子とを直接接続するように構成してもよい。   In the above-described embodiment, the configuration in which the comparison circuit 11 is provided with the coupling capacitor C3 for cutting off the DC component in the path from the connection point of both the switch elements Q1 and Q2 to the non-inverting input terminal of the comparator 111 has been described. However, as shown in FIG. 12, the connection point of both the switch elements Q1 and Q2 and the non-inverting input terminal of the comparator 111 may be directly connected without using the coupling capacitor C3.

この場合には、前記定電圧源110を構成するダイオードD3のカソードが、前記同期スイッチ素子Q2のドレイン端子に接続される。   In this case, the cathode of the diode D3 constituting the constant voltage source 110 is connected to the drain terminal of the synchronous switch element Q2.

上述の実施形態では、前記定電圧源110が定電流源112とダイオードD3で構成されたものを説明したが、前記定電圧源110はこのような回路構成に限るものではなく、図13に示すように、ツェナーダイオードを用いて基準電圧Vthを生成する定電圧回路113や、演算増幅器を用いて基準電圧Vthを生成する公知の定電圧回路113で構成することも可能である。   In the above-described embodiment, the constant voltage source 110 is configured by the constant current source 112 and the diode D3. However, the constant voltage source 110 is not limited to such a circuit configuration, and is illustrated in FIG. As described above, a constant voltage circuit 113 that generates a reference voltage Vth using a Zener diode or a known constant voltage circuit 113 that generates a reference voltage Vth using an operational amplifier can be used.

上述の実施形態では、ソフトスイッチ制御部20に備えた補正量マップデータが予め固定値で設定されているものを説明したが、前記補正量マップデータが前記両スイッチ素子Q1,Q2の接続点に接続された昇圧コイルのインダクタンス値に基づいて可変に設定されるように構成することにより、任意のインダクタンス値を有するコイルに対応可能な汎用的なスイッチングレギュレータを構成することができる。   In the above-described embodiment, the correction amount map data provided in the soft switch control unit 20 has been set in advance as a fixed value. However, the correction amount map data is provided at the connection point between the switch elements Q1 and Q2. By configuring so as to be variably set based on the inductance value of the connected booster coil, it is possible to configure a general-purpose switching regulator that can handle a coil having an arbitrary inductance value.

さらに、前記ソフトスイッチ制御部20に、使用される可能性のある複数の昇圧コイルのインダクタンス値に対応して、複数組の補正量マップデータを備え、前記ソフトウェアスイッチ制御部20により自動検出または前記ソフトウェアスイッチ制御部20に設定入力されたインダクタンス値に基づいて、複数組の補正量マップデータから適合した補正量マップデータを採用するように構成してもよい。   Further, the soft switch control unit 20 includes a plurality of sets of correction amount map data corresponding to inductance values of a plurality of boosting coils that may be used, and is automatically detected by the software switch control unit 20 or the Based on the inductance value set and input to the software switch control unit 20, correction amount map data adapted from a plurality of sets of correction amount map data may be adopted.

上述の実施形態では、同期スイッチ素子のオン時間の初期値が予め固定値に設定されるものを説明したが、当該初期値が昇圧コイルのインダクタンス値に基づいて可変に設定されるように構成してもよい。   In the embodiment described above, the initial value of the on-time of the synchronous switch element is set to a fixed value in advance. However, the initial value is configured to be variably set based on the inductance value of the boost coil. May be.

さらに、前記ソフトスイッチ制御部20に、使用される可能性のある複数の昇圧コイルのインダクタンス値に対応して、記憶部に複数の初期値を記憶して、前記ソフトウェアスイッチ制御部20により自動検出または前記ソフトウェアスイッチ制御部20に設定入力されたインダクタンス値に基づいて、複数の初期値から適合した初期値を採用するように構成してもよい。   Further, a plurality of initial values are stored in the storage unit corresponding to the inductance values of a plurality of boosting coils that may be used in the soft switch control unit 20 and automatically detected by the software switch control unit 20 Alternatively, an initial value adapted from a plurality of initial values may be adopted based on the inductance value set and input to the software switch control unit 20.

上述の実施形態では、前記同期スイッチ素子Q2がオフされた瞬間に入力側から出力側に流れる電流の有無を、前記寄生ダイオードD2により発生する電位差V1に基づいて検出する電圧検出部10を備え、前記ソフトウェアスイッチ制御部20により、前記同期スイッチ素子Q2のオフタイミングが制御されるものを説明したが、前記同期スイッチ素子Q2がオフされた瞬間に出力側から入力側に流れる電流の有無を、前記同期スイッチQ2のオン抵抗により生じる逆電位差V2に基づいて検出する電圧検出部10を備え、前記ソフトウェアスイッチ制御部20により、前記同期スイッチ素子Q2のオフタイミングが制御されるように構成してもよい。   In the above-described embodiment, the voltage detection unit 10 that detects the presence / absence of a current flowing from the input side to the output side at the moment when the synchronous switch element Q2 is turned off based on the potential difference V1 generated by the parasitic diode D2, Although the software switch control unit 20 has been described to control the off timing of the synchronous switch element Q2, the presence or absence of current flowing from the output side to the input side at the moment when the synchronous switch element Q2 is turned off is determined. The voltage detection unit 10 may be configured to detect based on the reverse potential difference V2 generated by the on-resistance of the synchronous switch Q2, and the software switch control unit 20 may be configured to control the off timing of the synchronous switch element Q2. .

この場合には、図14に示すように、電圧検出部10に組み込まれる比較回路11を、同期スイッチ素子Q2のソース端子が非反転入力端子に接続され、ドレイン端子が反転入力端子に接続されたコンパレータ114で構成すればよい。   In this case, as shown in FIG. 14, in the comparison circuit 11 incorporated in the voltage detection unit 10, the source terminal of the synchronous switch element Q2 is connected to the non-inverting input terminal, and the drain terminal is connected to the inverting input terminal. What is necessary is just to comprise with the comparator 114.

つまり、前記電圧検出部10により、前記同期スイッチ素子Q2をオフするタイミングが零電流スイッチングより遅いか否かが検出されるのである。   That is, the voltage detection unit 10 detects whether or not the timing for turning off the synchronous switch element Q2 is later than the zero current switching.

そして、前記ソフトスイッチ制御部20は、このような電圧検出部11により検出された電圧変動に基づいて、前記同期スイッチ素子Q2のターンオフ時に出力側から入力側へ電流が流入していると判断するときには、前記同期スイッチ素子Q2のオン時間が短くなるように補正し、入力側へ電流が流入していないと判断するときには、前記同期スイッチ素子Q2のオン時間が長くなるように補正するのである。このような補正プロセスは、上述した図5、図7、図9の夫々に示したフローチャートと同様の考え方で実現することができる。   The soft switch control unit 20 determines that a current flows from the output side to the input side when the synchronous switch element Q2 is turned off based on the voltage fluctuation detected by the voltage detection unit 11. Sometimes, the on-time of the synchronous switch element Q2 is corrected to be short, and when it is determined that no current is flowing into the input side, the on-time of the synchronous switch element Q2 is corrected to be long. Such a correction process can be realized in the same way as the flowcharts shown in FIGS. 5, 7, and 9 described above.

上述した実施形態では、昇圧型のハーフブリッジ型のスイッチングレギュレータについて説明したが、本発明は降圧型のハーフブリッジ型のスイッチングレギュレータにも適用することができる。   In the above-described embodiment, the step-up half-bridge switching regulator has been described. However, the present invention can also be applied to a step-down half-bridge switching regulator.

例えば、図15に示すように、出力電圧を調整する出力電圧調整スイッチ素子Q1と、前記出力電圧調整スイッチ素子Q1と直列接続され、前記出力電圧調整スイッチ素子Q1のオフ時に相補的にオン動作する同期スイッチ素子Q2と、前記同期スイッチ素子Q2のターンオフ時における両スイッチ素子の接続点の電圧を検出する電圧検出部10と、前記電圧検出部10により検出された電圧変動に基づいて、前記同期スイッチ素子Q2のターンオフのタイミングを調整するソフトスイッチ制御部20を備えて降圧型のハーフブリッジ型のスイッチングレギュレータを構成することができる。   For example, as shown in FIG. 15, an output voltage adjustment switch element Q1 that adjusts the output voltage and the output voltage adjustment switch element Q1 are connected in series, and complementarily turn on when the output voltage adjustment switch element Q1 is off. The synchronous switch element Q2, the voltage detector 10 for detecting the voltage at the connection point of both switch elements when the synchronous switch element Q2 is turned off, and the synchronous switch based on the voltage fluctuation detected by the voltage detector 10 A step-down half-bridge switching regulator can be configured by including the soft switch control unit 20 that adjusts the turn-off timing of the element Q2.

詳述すると、出力電圧調整スイッチ素子Q1のソース端子が入力電圧端子INと接続され、ドレイン端子が降圧コイルL2を間に挟んで出力電圧端子OUTと接続されている。また、同期スイッチ素子Q2のドレイン端子が前記降圧コイルL2を間に挟んで出力電圧端子OUTと接続され、ソース端子が接地されている。つまり、両スイッチ素子Q1,Q2が入力端子INとグランド間に直列に接続されている。   More specifically, the source terminal of the output voltage adjustment switch element Q1 is connected to the input voltage terminal IN, and the drain terminal is connected to the output voltage terminal OUT with the step-down coil L2 interposed therebetween. The drain terminal of the synchronous switch element Q2 is connected to the output voltage terminal OUT with the step-down coil L2 interposed therebetween, and the source terminal is grounded. That is, both switch elements Q1, Q2 are connected in series between the input terminal IN and the ground.

図16に示すように、本発明によるハーフブリッジ型のスイッチングレギュレータを、当該スイッチングレギュレータ300Aから給電される機器の負荷200に対する給電を制御するマイクロコンピュータを備えた制御部400に組み込むことにより、制御ユニットとしての電子機器100を構成することができる。   As shown in FIG. 16, the half-bridge type switching regulator according to the present invention is incorporated into a control unit 400 including a microcomputer that controls power supply to a load 200 of equipment fed from the switching regulator 300A. The electronic device 100 can be configured.

制御部400は、低圧(例えば、DC5V)のスイッチングレギュレータ300Bと、前記スイッチングレギュレータ300Bから給電されるマイクロコンピュータ及び前記負荷200に給電するMOS−FET600等の周辺回路を備えて構成され、例えば負荷200に直列接続された抵抗Rに流れる電流を検出することによって前記負荷200に流れる電流または電圧を前記MOS−FET600を制御するものである。尚、図中、符号500は、本発明によるハーフブリッジ型のスイッチングレギュレータ300A及び低圧のスイッチングレギュレータ300Bに給電するバッテリである。   The control unit 400 includes a low-voltage (for example, DC5V) switching regulator 300B, a microcomputer fed from the switching regulator 300B, and peripheral circuits such as a MOS-FET 600 that feeds the load 200. For example, the load 200 The MOS-FET 600 is controlled by detecting the current flowing through the resistor R connected in series to the load 200. In the figure, reference numeral 500 denotes a battery for supplying power to the half-bridge type switching regulator 300A and the low-voltage switching regulator 300B according to the present invention.

前記負荷200が車載エアーコンディショナのマグネットクラッチである場合には、電子機器100がエアーコンディショナに対する車載電子制御ユニットとなり、前記負荷200がパワーステアリングの動力源となるモータであれば、電子機器100がモータを制御するパワーステアリングに対する車載電子制御ユニットとなる。   When the load 200 is a magnet clutch of an in-vehicle air conditioner, the electronic device 100 is an in-vehicle electronic control unit for the air conditioner, and the electronic device 100 is a motor that is a power source of power steering. Becomes an in-vehicle electronic control unit for power steering for controlling the motor.

上述したソフトスイッチ制御部を含むスイッチングレギュレータの具体的な構成は、実施形態で示した構成に限るものではなく、本発明の作用効果を奏する範囲において、適宜変更して設計することができる。また、上述したソフトスイッチ制御部による補正制御の各態様も、本発明の作用効果を奏する範囲において、適宜組み合わせて構成することができる。   The specific configuration of the switching regulator including the soft switch control unit described above is not limited to the configuration shown in the embodiment, and can be changed and designed as appropriate within the scope of the effects of the present invention. Moreover, each aspect of the correction control by the soft switch control unit described above can be appropriately combined in a range where the effects of the present invention can be achieved.

(a)は従来の昇圧型のスイッチングレギュレータを示す回路図、(b)は昇圧型のスイッチングレギュレータの零電流スイッチングの基本動作を示すタイミングチャート(A) is a circuit diagram showing a conventional step-up switching regulator, and (b) is a timing chart showing the basic operation of zero current switching of the step-up switching regulator. 同期スイッチ素子をオフするタイミングが零電流スイッチングより早いか否かを検出する電圧検出部を備えた昇圧型のハーフブリッジ型のスイッチングレギュレータの回路図Circuit diagram of a step-up half-bridge switching regulator having a voltage detector that detects whether or not the timing at which the synchronous switch element is turned off is earlier than zero-current switching (a)は同期スイッチに対する零電流スイッチングの一周期の基本動作を示すスイッチ素子間電圧Vdsの電圧変動説明図、(b)は理想的な零電流スイッチング時のスイッチ素子間電圧Vdsの要部の電圧変動説明図、(c)は理想的な零電流スイッチングより早くオフされたときのスイッチ素子間電圧Vdsの要部の電圧変動説明図、(d)は理想的な零電流スイッチングより遅くオフされたときのスイッチ素子間電圧Vdsの要部の電圧変動説明図(A) is a voltage variation explanatory diagram of the inter-switch element voltage Vds showing the basic operation of one cycle of zero current switching with respect to the synchronous switch, and (b) is an essential part of the inter-switch element voltage Vds during ideal zero current switching. Voltage fluctuation explanatory diagram, (c) is a voltage fluctuation explanatory diagram of the main part of the voltage Vds between switch elements when turned off earlier than ideal zero current switching, and (d) is turned off later than ideal zero current switching. Of voltage fluctuations of the main part of the inter-switch element voltage Vds when 同期スイッチ素子のターンオン及びターンオフ時のスイッチ素子間電圧Vdsに現れる電位差を説明する示す要部の電圧変動説明図Voltage fluctuation explanatory diagram of the main part illustrating the potential difference appearing in the voltage Vds between the switch elements when the synchronous switch element is turned on and off. 図2に示すソフトスイッチ制御部による零電流スイッチングの制御フローチャートControl flow chart of zero current switching by the soft switch controller shown in FIG. 昇圧型のハーフブリッジ型のスイッチングレギュレータの別実施形態を示す回路図Circuit diagram showing another embodiment of the step-up type half-bridge type switching regulator 図6に示すソフトスイッチ制御部による零電流スイッチングの制御フローチャートControl flow chart of zero current switching by the soft switch controller shown in FIG. 昇圧型のハーフブリッジ型のスイッチングレギュレータの別実施形態を示す回路図Circuit diagram showing another embodiment of the step-up type half-bridge type switching regulator 図8に示すソフトスイッチ制御部による零電流スイッチングの制御フローチャートControl flow chart of zero current switching by the soft switch controller shown in FIG. 補正量マップデータの説明図Illustration of correction amount map data 図8に示すソフトスイッチ制御部により制御される同期スイッチのオン時間の変動を示す説明図Explanatory drawing which shows the fluctuation | variation of the ON time of the synchronous switch controlled by the soft switch control part shown in FIG. 別実施形態を示し、図2に示す回路図からカップリングコンデンサを除去したときの昇圧型のハーフブリッジ型のスイッチングレギュレータの回路図2 is a circuit diagram of a step-up type half-bridge switching regulator when a coupling capacitor is removed from the circuit diagram shown in FIG. 定電圧源の別実施形態を示す昇圧型のハーフブリッジ型のスイッチングレギュレータの回路図Circuit diagram of step-up half-bridge switching regulator showing another embodiment of constant voltage source 同期スイッチ素子をオフするタイミングが零電流スイッチングより遅いか否かを検出する電圧検出部を備えた昇圧型のハーフブリッジ型のスイッチングレギュレータの回路図Circuit diagram of a step-up half-bridge switching regulator having a voltage detector that detects whether or not the timing at which the synchronous switch element is turned off is later than zero-current switching 別実施形態を示し、降圧型のハーフブリッジ型のスイッチングレギュレータの回路図Circuit diagram of step-down half-bridge switching regulator showing another embodiment ハーフブリッジ型のスイッチングレギュレータが搭載された電子機器の説明図Illustration of an electronic device equipped with a half-bridge type switching regulator

符号の説明Explanation of symbols

10:電圧検出部
11:比較回路
12:マスク回路
20:ソフトスイッチ制御部
20a:出力電圧調整部
20b:零電流制御部
21:アップカウンタ
22:ダウンカウンタ
23:補正制御部
24:マップダウンカウンタ
25:補正量マップデータ(記憶部)
112:定電流源
300:スイッチングレギュレータ
400:制御部
700:電子機器
C3:カップリングコンデンサ
D1,D2:寄生ダイオード
D3:基準電圧生成用のダイオード
L1:昇圧コイル
Q1:出力電圧調整スイッチ素子
Q2:同期スイッチ素子
10: Voltage detection unit 11: Comparison circuit 12: Mask circuit 20: Soft switch control unit 20a: Output voltage adjustment unit 20b: Zero current control unit 21: Up counter 22: Down counter 23: Correction control unit 24: Map down counter 25 : Correction amount map data (storage unit)
112: Constant current source 300: Switching regulator 400: Control unit 700: Electronic device C3: Coupling capacitors D1, D2: Parasitic diode D3: Reference voltage generating diode L1: Boosting coil Q1: Output voltage adjusting switch element Q2: Synchronous Switch element

Claims (10)

出力電圧を調整する出力電圧調整スイッチ素子と、前記出力電圧調整スイッチ素子と直列接続され、前記出力電圧調整スイッチ素子のオフ時に相補的にオン動作する同期スイッチ素子と、前記同期スイッチ素子のターンオフ時における両スイッチ素子の接続点の電圧を検出する電圧検出部と、前記電圧検出部により検出された電圧変動に基づいて、前記同期スイッチ素子のターンオフのタイミングを調整するソフトスイッチ制御部を備えて構成されるハーフブリッジ型のスイッチングレギュレータ。   An output voltage adjustment switch element that adjusts an output voltage, a synchronous switch element that is connected in series with the output voltage adjustment switch element and that is complementarily turned on when the output voltage adjustment switch element is turned off, and when the synchronous switch element is turned off A voltage detection unit that detects a voltage at a connection point of both switch elements, and a soft switch control unit that adjusts a turn-off timing of the synchronous switch element based on a voltage variation detected by the voltage detection unit. Half-bridge type switching regulator. 前記電圧検出部は、前記同期スイッチ素子の両端電圧の変動を検出する比較回路と、前記同期スイッチ素子のターンオフ時に前記比較回路から出力を取り出すマスク回路で構成される請求項1記載のハーフブリッジ型のスイッチングレギュレータ。   2. The half-bridge type according to claim 1, wherein the voltage detection unit includes a comparison circuit that detects a change in voltage across the synchronous switch element, and a mask circuit that extracts an output from the comparison circuit when the synchronous switch element is turned off. Switching regulator. 前記比較回路は、前記同期スイッチ素子の入力側端子にカップリングコンデンサを介した入力電圧と、一端が接地され所定の基準電圧を構成するダイオードと前記ダイオードに直列接続される定電流源とで構成される定電圧源からの入力電圧とを比較する請求項2記載のハーフブリッジ型のスイッチングレギュレータ。   The comparison circuit includes an input voltage via a coupling capacitor at an input side terminal of the synchronous switch element, a diode having one end grounded to form a predetermined reference voltage, and a constant current source connected in series to the diode. The half-bridge type switching regulator according to claim 2, which compares an input voltage from a constant voltage source. 前記ソフトスイッチ制御部は、前記電圧検出部により検出された電圧変動により前記同期スイッチ素子のターンオフ時に出力側へ電流が流出していると判断されるときに、前記同期スイッチ素子のオン時間を伸長補正し、入力側へ電流が流入していると判断されるときに、前記同期スイッチ素子のオン時間を短縮補正する請求項1から3の何れかに記載のハーフブリッジ型のスイッチングレギュレータ。   The soft switch control unit extends the on-time of the synchronous switch element when it is determined that a current flows out to the output side when the synchronous switch element is turned off due to a voltage variation detected by the voltage detection unit. 4. The half-bridge type switching regulator according to claim 1, wherein the half-bridge type switching regulator corrects and corrects the on-time of the synchronous switch element to be shortened when it is determined that a current flows into the input side. 5. 前記ソフトスイッチ制御部は、前記同期スイッチ素子のオン時間を予め設定された一定時間伸長補正または短縮補正する請求項4記載のハーフブリッジ型のスイッチングレギュレータ。   5. The half-bridge type switching regulator according to claim 4, wherein the soft switch control unit corrects the on-time of the synchronous switch element to extend or shorten for a predetermined time. 前記ソフトスイッチ制御部は、前記電圧検出部により検出された過去の電圧変動履歴に基づいて前記同期スイッチ素子のオン時間の伸長補正量または短縮補正量を異ならせる請求項4記載のハーフブリッジ型のスイッチングレギュレータ。   5. The half-bridge type according to claim 4, wherein the soft switch control unit varies the on-time extension correction amount or the reduction correction amount of the synchronous switch element based on a past voltage fluctuation history detected by the voltage detection unit. Switching regulator. 前記ソフトスイッチ制御部は、予め前記電圧検出部により検出される電圧変動履歴と前記同期スイッチ素子のオン時間の伸長補正量または短縮補正量が設定された補正量マップデータに基づいて、前記同期スイッチ素子のオン時間を伸長補正または短縮補正する請求項4記載のハーフブリッジ型のスイッチングレギュレータ。   The soft switch control unit is configured to generate the synchronization switch based on a voltage variation history detected in advance by the voltage detection unit and correction amount map data in which an extension correction amount or a shortening correction amount of the on-time of the synchronization switch element is set. The half-bridge type switching regulator according to claim 4, wherein the on-time of the element is corrected for expansion or shortening. 前記補正量マップデータは、前記両スイッチ素子の接続点に接続される昇圧コイルまたは降圧コイルのインダクタンス値に基づいて設定される請求項7記載のハーフブリッジ型のスイッチングレギュレータ。   The half-bridge type switching regulator according to claim 7, wherein the correction amount map data is set based on an inductance value of a step-up coil or a step-down coil connected to a connection point between the two switch elements. 前記同期スイッチ素子のオン時間の初期値は、前記両スイッチ素子の接続点に接続される昇圧コイルまたは降圧コイルのインダクタンス値に基づいて設定される請求項1から8の何れかに記載のハーフブリッジ型のスイッチングレギュレータ。   The half bridge according to any one of claims 1 to 8, wherein an initial value of an on-time of the synchronous switch element is set based on an inductance value of a step-up coil or a step-down coil connected to a connection point between the two switch elements. Type switching regulator. 請求項1から9の何れかに記載のハーフブリッジ型のスイッチングレギュレータと、給電された機器の負荷に流れる電流または電圧に基づいて前記負荷に対する給電を制御する制御部とを備えてなる電子機器。   An electronic apparatus comprising: the half-bridge type switching regulator according to any one of claims 1 to 9; and a control unit that controls power supply to the load based on a current or voltage flowing in a load of the power-supplied apparatus.
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