JP2008022414A

JP2008022414A - Amplifier circuit

Info

Publication number: JP2008022414A
Application number: JP2006193795A
Authority: JP
Inventors: Hirokazu Ito; 寛和伊藤; Junji Hayakawa; 順二早川
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2006-07-14
Filing date: 2006-07-14
Publication date: 2008-01-31

Abstract

<P>PROBLEM TO BE SOLVED: To provide an amplifier circuit correcting the offset of an operational amplifier. <P>SOLUTION: An input path for a voltage signal input to an amplifier part 20 is switched through an input switching part 10 by a switch signal input to a switch terminal 50, and outputs of the amplifier part 20 before and after the switch signal switches are stored in a sample holding part 30. Then those outputs are added together by a differential amplifier circuit part 40 to cancel offsets in the amplifier part 20 (especially, respective transistors constituting a differential couple circuit part). <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、オペアンプを備え、当該オペアンプの入力オフセットを補正して出力するようにした増幅回路に関する。 The present invention relates to an amplifier circuit that includes an operational amplifier and corrects an input offset of the operational amplifier for output.

従来より、Ｃ−Ｖ変換回路を備えた容量式物理量検出装置が、例えば特許文献１で提案されている。このＣ−Ｖ変換回路は、可動電極と当該可動電極を挟み込んだ２枚の固定電極とからなる差動容量の変化を電圧に変換するものであり、演算増幅器（オペアンプ）、コンデンサ、およびトランジスタで構成されるスイッチを備えて構成されている。このうち演算増幅器の反転入力端子は可動電極に接続されており、反転入力端子と出力端子との間には、コンデンサおよびスイッチが並列に接続されている。また、演算増幅器の非反転入力端子には、スイッチ回路を介してＶ／２の電圧とＶ１の電圧のいずれかが入力されるようになっている。 Conventionally, for example, Patent Document 1 proposes a capacitive physical quantity detection device including a CV conversion circuit. This CV conversion circuit converts a change in differential capacitance composed of a movable electrode and two fixed electrodes sandwiching the movable electrode into a voltage, and includes an operational amplifier (op amp), a capacitor, and a transistor. It is configured with a switch to be configured. Among these, the inverting input terminal of the operational amplifier is connected to the movable electrode, and a capacitor and a switch are connected in parallel between the inverting input terminal and the output terminal. In addition, either the voltage V / 2 or the voltage V1 is input to the non-inverting input terminal of the operational amplifier via the switch circuit.

このような容量式物理量検出装置では、上記したスイッチが閉じることによって可動電極と固定電極との間に蓄積された電荷が放電されると共に可動電極にＶ１の電圧が印加されるようになっている。そして、容量検出を行う場合、スイッチを開けて可動電極に印加する電圧をＶ／２に戻して容量検出を行う。また、可動電極に印加する電圧を変化させたままＣ−Ｖ変換を行うと、可動電極と演算増幅器との間の配線による寄生コンデンサによってＣ−Ｖ変換回路の出力に誤差が生じるが、容量検出を行うときに可動電極に印加する電圧をＶ／２に戻すことで、寄生コンデンサによって生じるＣ−Ｖ変換回路の出力誤差を小さくしている。
特開２０００−８１４４９号公報 In such a capacitive physical quantity detection device, when the above-described switch is closed, the electric charge accumulated between the movable electrode and the fixed electrode is discharged and the voltage V1 is applied to the movable electrode. . When performing capacitance detection, the capacitance is detected by opening the switch and returning the voltage applied to the movable electrode to V / 2. In addition, if CV conversion is performed while changing the voltage applied to the movable electrode, an error occurs in the output of the CV conversion circuit due to the parasitic capacitor due to the wiring between the movable electrode and the operational amplifier. By returning the voltage applied to the movable electrode to V / 2 when performing the operation, the output error of the CV conversion circuit caused by the parasitic capacitor is reduced.
JP 2000-81449 A

しかしながら、上記従来の技術では、Ｃ−Ｖ変換回路そのものの出力誤差を低減できるものの、演算増幅器の各入力端子間に生じるオフセットを調整することができなかった。すなわち、半導体プロセスによって製造される各検出装置の演算増幅器それぞれに特性のばらつきが発生し、これに伴って演算増幅器の各入力端子にオフセットが発生する可能性がある。このため、各検出装置においてＣ−Ｖ変換回路の出力誤差を小さくしたとしても、演算増幅器の各入力端子に基づくオフセットによって演算増幅器の出力特性が低下してしまう可能性がある。 However, although the conventional technique can reduce the output error of the CV conversion circuit itself, the offset generated between the input terminals of the operational amplifier cannot be adjusted. In other words, there is a possibility that characteristic variations occur in the operational amplifiers of the respective detection devices manufactured by the semiconductor process, and accordingly, an offset occurs in each input terminal of the operational amplifier. For this reason, even if the output error of the CV conversion circuit is reduced in each detection device, the output characteristics of the operational amplifier may be deteriorated due to the offset based on each input terminal of the operational amplifier.

本発明は、上記点に鑑み、演算増幅器（オペアンプ）のオフセット補正を行うことができる増幅回路を提供することを目的とする。 An object of the present invention is to provide an amplifier circuit capable of performing offset correction of an operational amplifier (op-amp) in view of the above points.

上記目的を達成するため、本発明は、増幅回路において、第１入力端子（１）および第２入力端子（２）に入力される電圧信号を切り替えて出力する入力切替部（１０）と、入力切替部から第３入力端子（２０ａ）および第４入力端子（２０ｂ）にそれぞれ入力される電圧信号の電位差を、スイッチ信号がＨレベルとＬレベルとのいずれであるかに応じて電位差を出力するアンプ部（２０）と、スイッチ信号がＨレベルとＬレベルとのいずれであるかに応じてアンプ部から入力される電位差を格納する格納部（３０）と、格納部に格納された電位差の和を取得する演算部（４０）と、を備えた構成とする。 In order to achieve the above object, the present invention provides an input switching unit (10) for switching and outputting a voltage signal input to the first input terminal (1) and the second input terminal (2) in an amplifier circuit, and an input The potential difference between the voltage signals input to the third input terminal (20a) and the fourth input terminal (20b) from the switching unit is output according to whether the switch signal is at the H level or the L level. An amplifier unit (20), a storage unit (30) for storing a potential difference input from the amplifier unit depending on whether the switch signal is at an H level or an L level, and a sum of potential differences stored in the storage unit It is set as the structure provided with the calculating part (40) which acquires.

そして、入力切替部の第１入力端子に入力される電圧をＶ１とし、第２入力端子に入力される電圧をＶ２としたとき、入力切替部（１０）およびアンプ部（２０）に入力されるスイッチ信号がＨレベルの場合、入力切替部では、第１入力端子に入力された電圧Ｖ１を第３入力端子（２０ａ）に入力すると共に、第２入力端子に入力された電圧Ｖ２を第４入力端子（２０ｂ）に入力する。また、アンプ部において、経路切替部（２３）にて差動対回路部（２４）で得られる電位差の正負を逆転させずに差動対回路部にてＶ１−Ｖ２の電位差を取得すると共に、この電位差を第１出力として格納部（３０）に格納する。 When the voltage input to the first input terminal of the input switching unit is V1 and the voltage input to the second input terminal is V2, the voltage is input to the input switching unit (10) and the amplifier unit (20). When the switch signal is at the H level, the input switching unit inputs the voltage V1 input to the first input terminal to the third input terminal (20a) and the voltage V2 input to the second input terminal to the fourth input. Input to the terminal (20b). Further, in the amplifier unit, the path switching unit (23) acquires the potential difference of V1-V2 in the differential pair circuit unit without reversing the positive / negative of the potential difference obtained in the differential pair circuit unit (24), and This potential difference is stored in the storage unit (30) as the first output.

同様に、入力切替部（１０）およびアンプ部（２０）に入力されるスイッチ信号がＬレベルの場合、入力切替部は、第１入力端子に入力された電圧Ｖ１を第４入力端子に入力すると共に、第２入力端子に入力された電圧Ｖ２を第３入力端子に入力する。そして、経路切替部にて差動対回路部で得られる電位差の正負を逆転させて差動対回路部にてＶ２−Ｖ１の電位差を取得すると共に、この電位差を第２出力として格納部に格納する。 Similarly, when the switch signal input to the input switching unit (10) and the amplifier unit (20) is at the L level, the input switching unit inputs the voltage V1 input to the first input terminal to the fourth input terminal. At the same time, the voltage V2 input to the second input terminal is input to the third input terminal. Then, the path switching unit reverses the sign of the potential difference obtained in the differential pair circuit unit to acquire the potential difference of V2-V1 in the differential pair circuit unit, and stores this potential difference in the storage unit as the second output. To do.

この後、格納部に入力された第１出力と第２出力とを差動増幅回路部において足し合わせることで、アンプ部の差動対回路部に生じるオフセットをキャンセルすることを特徴とする。 Thereafter, the offset generated in the differential pair circuit unit of the amplifier unit is canceled by adding the first output and the second output input to the storage unit in the differential amplifier circuit unit.

このように、アンプ部に入力される電圧信号の入力をスイッチ信号によって切り替えると共に、スイッチ信号による切替前と切替後のアンプ部の出力を足し合わせることで、アンプ部の差動対回路部に生じるオフセットをキャンセルすることができる。これにより、第１および第２入力端子に入力される電圧信号にアンプ部のオフセットを含まない出力信号を出力することができ、アンプ部の増幅精度を向上させることができる。 In this way, the input of the voltage signal input to the amplifier unit is switched by the switch signal, and the output of the amplifier unit before and after the switching by the switch signal is added to be generated in the differential pair circuit unit of the amplifier unit. The offset can be canceled. Thereby, the output signal which does not include the offset of the amplifier unit in the voltage signals input to the first and second input terminals can be output, and the amplification accuracy of the amplifier unit can be improved.

ここで、上記格納部および演算部をローパスフィルタで構成することもできる。このようにしても、アンプ部から入力される第１出力および第２出力の２値をキャンセルしてアンプ部の差動対回路部に生じるオフセットをキャンセルすることができる。 Here, the storage unit and the calculation unit may be configured by a low-pass filter. Even in this case, the offset generated in the differential pair circuit section of the amplifier section can be canceled by canceling the binary of the first output and the second output input from the amplifier section.

また、入力切替部として、スイッチ信号がＨレベルの場合にオンすると共にＬレベルの場合にオフする第１スイッチ（１１）および第２スイッチ（１３）と、スイッチ信号がＨレベルの場合にオフすると共にＬレベルの場合にオンする第３スイッチ（１２）および第４スイッチ（１４）とを備え、それぞれ第１入力端子（１）と第３入力端子（２０ａ）との間に第１スイッチを接続すると共に、第１入力端子（１）と第４入力端子（２０ｂ）との間に第３スイッチを接続し、第２入力端子（２）と第４入力端子（２０ｂ）との間に第２スイッチを接続すると共に、第２入力端子（２）と第３入力端子（２０ａ）との間に第４スイッチを接続したものとして構成することができる（後述する図２参照）。 Further, as the input switching unit, the first switch (11) and the second switch (13) which are turned on when the switch signal is H level and turned off when the switch signal is L level, and turned off when the switch signal is H level. And a third switch (12) and a fourth switch (14) that are turned on in the L level, and the first switch is connected between the first input terminal (1) and the third input terminal (20a), respectively. In addition, a third switch is connected between the first input terminal (1) and the fourth input terminal (20b), and a second switch is connected between the second input terminal (2) and the fourth input terminal (20b). A switch may be connected and a fourth switch may be connected between the second input terminal (2) and the third input terminal (20a) (see FIG. 2 described later).

さらに、差動対回路部として、第１トランジスタ（２４ａ）と第２トランジスタ（２４ｂ）とを備えた構成とし、経路切替部によって定電流回路部（２１）から出力される電流を第１トランジスタまたは第２トランジスタに入力するものとして構成することができる（後述する図２参照）。このような場合、経路切替部として、スイッチ信号がＨレベルの場合にオンすると共にＬレベルの場合にオフする第５スイッチ（２３ａ）および第６スイッチ（２３ｃ）と、スイッチ信号がＨレベルの場合にオフすると共にＬレベルの場合にオンする第７スイッチ（２３ｂ）および第８スイッチ（２３ｄ）と、を備えて構成とすることができる（後述する図２参照）。 Further, the differential pair circuit unit includes a first transistor (24a) and a second transistor (24b), and the current output from the constant current circuit unit (21) by the path switching unit is the first transistor or It can be configured as an input to the second transistor (see FIG. 2 described later). In such a case, as the path switching unit, the fifth switch (23a) and the sixth switch (23c) that are turned on when the switch signal is at the H level and turned off when the switch signal is at the L level, and the switch signal is at the H level. And a seventh switch (23b) and an eighth switch (23d) that are turned on when in the L level (see FIG. 2 to be described later).

そして、経路切替部にＨレベルのスイッチ信号が入力された場合、定電流回路部から第５スイッチ、第１トランジスタ、第２トランジスタ、第６スイッチを経由する経路を形成することで、差動対回路部にて第１出力を取得することができ、経路切替部にＬレベルのスイッチ信号が入力された場合、定電流回路部から第６スイッチ、第２トランジスタ、第１トランジスタ、８スイッチを経由する経路を形成することで、差動対回路部にて第２出力を取得することができる。 When an H level switch signal is input to the path switching unit, a path passing from the constant current circuit unit to the fifth switch, the first transistor, the second transistor, and the sixth switch is formed, so that the differential pair When the circuit unit can acquire the first output and an L level switch signal is input to the path switching unit, the constant current circuit unit passes through the sixth switch, the second transistor, the first transistor, and the eight switch. The second output can be acquired by the differential pair circuit unit by forming a path to perform.

また、第１トランジスタ、第２トランジスタを、Ｐチャネル型またはＮチャネル型のものとして構成することができると共に、Ｐチャネル型のものをＰＮＰトランジスタからなる素子で構成し、Ｎチャネル型のものをＮＰＮトランジスタからなる素子で構成することもできる。 In addition, the first transistor and the second transistor can be configured as a P-channel type or an N-channel type, and the P-channel type is configured by an element composed of a PNP transistor, and the N-channel type is configured as an NPN. It can also be constituted by an element formed of a transistor.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される増幅回路は、信号を一定増幅率で増幅して出力する機能を有するものであり、例えば、加速度センサ等のセンサ出力を入力して増幅するものとして用いられる。 (First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. The amplifying circuit shown in the present embodiment has a function of amplifying a signal with a constant amplification factor and outputting the signal, and is used, for example, to input and amplify a sensor output from an acceleration sensor or the like.

図１は、本発明の第１実施形態に係る増幅回路の全体構成図である。この図に示されるように、増幅回路１００は、入力切替部１０と、アンプ部２０と、サンプルアンドホールド部３０と、差動増幅回路部４０と、を備えて構成されている。 FIG. 1 is an overall configuration diagram of an amplifier circuit according to the first embodiment of the present invention. As shown in the figure, the amplifier circuit 100 includes an input switching unit 10, an amplifier unit 20, a sample and hold unit 30, and a differential amplifier circuit unit 40.

入力切替部１０は、外部から入力されるスイッチ信号に基づいて、Ｖ１端子１（本発明の第１入力端子に相当）、Ｖ２端子２（本発明の第２入力端子に相当）それぞれに入力される電圧を切り替えてアンプ部２０の非反転入力端子または反転入力端子に入力させるものである。 The input switching unit 10 is input to each of the V1 terminal 1 (corresponding to the first input terminal of the present invention) and the V2 terminal 2 (corresponding to the second input terminal of the present invention) based on a switch signal input from the outside. The input voltage is switched and input to the non-inverting input terminal or the inverting input terminal of the amplifier unit 20.

図２は、図１に示される入力切替部１０およびアンプ部２０の具体的な回路図である。この図に示されるように、入力切替部１０は、Ｖ１端子１と非反転入力端子（以下、ＶＰ端子２０ａという。本発明の第３入力端子に相当）との間にスイッチ１１（本発明の第１スイッチに相当）が接続され、Ｖ１端子１と反転入力端子（以下、ＶＭ端子２０ｂという。本発明の第４入力端子に相当）との間にスイッチ１２（本発明の第３スイッチに相当）が接続されている。また、Ｖ２端子２とＶＭ端子２０ｂとの間にスイッチ１３（本発明の第２スイッチに相当）が接続され、Ｖ２端子２とＶＰ端子２０ａとの間にスイッチ１４（本発明の第４スイッチに相当）が接続されている。 FIG. 2 is a specific circuit diagram of the input switching unit 10 and the amplifier unit 20 shown in FIG. As shown in this figure, the input switching unit 10 includes a switch 11 (in the present invention) between a V1 terminal 1 and a non-inverting input terminal (hereinafter referred to as a VP terminal 20a, which corresponds to the third input terminal of the present invention). A switch 12 (corresponding to the third switch of the present invention) is connected between the V1 terminal 1 and the inverting input terminal (hereinafter referred to as the VM terminal 20b; corresponding to the fourth input terminal of the present invention). ) Is connected. A switch 13 (corresponding to the second switch of the present invention) is connected between the V2 terminal 2 and the VM terminal 20b, and a switch 14 (corresponding to the fourth switch of the present invention) is connected between the V2 terminal 2 and the VP terminal 20a. Equivalent) is connected.

これら各スイッチ１１〜１４は、スイッチ端子５０を介して外部から入力されるスイッチ信号に応じてオン／オフするものであり、例えばＭＯＳＦＥＴ等のトランジスタが採用される。また、各スイッチ１１〜１４のうち、スイッチ１１、１３はスイッチ信号がＨレベルの際にオン、Ｌレベルの際にオフするようになっており、スイッチ１２、１４はスイッチ信号がＬレベルの際にオン、Ｈレベルの際にオフするようになっている。 Each of these switches 11 to 14 is turned on / off in response to a switch signal input from the outside via the switch terminal 50, and for example, a transistor such as a MOSFET is employed. Of the switches 11 to 14, the switches 11 and 13 are turned on when the switch signal is at the H level and turned off when the switch signal is at the L level. The switches 12 and 14 are turned on when the switch signal is at the L level. On and off at the H level.

スイッチ信号は、オンオフを繰り返すクロック信号であり、外部で生成されると共に、増幅回路１００のスイッチ端子５０に入力されるようになっている。本実施形態では、スイッチ信号として、一定周期であってデューティ５０％のクロック信号が採用される。 The switch signal is a clock signal that repeatedly turns on and off, and is generated externally and input to the switch terminal 50 of the amplifier circuit 100. In the present embodiment, a clock signal having a constant period and a duty of 50% is employed as the switch signal.

アンプ部２０は、ＶＰ端子２０ａおよびＶＭ端子２０ｂそれぞれに入力される電位差に対して一定の増幅率を掛けた電圧値を出力する演算増幅器として機能するものである。このようなアンプ部２０は、図２に示されるように、定電流回路部２１と、停止回路部２２と、経路切替部２３と、差動対回路部２４と、出力切替回路部２５と、出力段回路部２６と、を備えて構成されている。 The amplifier unit 20 functions as an operational amplifier that outputs a voltage value obtained by multiplying a potential difference input to each of the VP terminal 20a and the VM terminal 20b by a certain amplification factor. As shown in FIG. 2, the amplifier unit 20 includes a constant current circuit unit 21, a stop circuit unit 22, a path switching unit 23, a differential pair circuit unit 24, an output switching circuit unit 25, And an output stage circuit unit 26.

定電流回路部２１は、経路切替部２３に流れる電流を一定にするためのものである。このような定電流回路部２１はＰｃｈ型ＭＯＳトランジスタ２１ａ〜２１ｃを備えて構成されており、トランジスタ２１ｂ、２１ｃはカレントミラー回路として構成されている。本実施形態では、トランジスタ２１ｂ、２１ｃの各ゲートの接続点をＡとしている。 The constant current circuit unit 21 is for making the current flowing through the path switching unit 23 constant. Such a constant current circuit unit 21 includes Pch-type MOS transistors 21a to 21c, and the transistors 21b and 21c are configured as a current mirror circuit. In this embodiment, the connection point of each gate of the transistors 21b and 21c is A.

また、トランジスタ２１ａのゲートはインバータ２７ａを介してＣＵＴ端子２０ｃに接続されている。このＣＵＴ端子２０ｃはアンプ部２０の動作を停止させる停止信号を入力するための端子である。そして、各トランジスタ２１ａ〜２１ｃは並列に接続されており、各ドレインがそれぞれアンプ部２０に入力される電源２８に接続されている。 The gate of the transistor 21a is connected to the CUT terminal 20c via the inverter 27a. The CUT terminal 20c is a terminal for inputting a stop signal for stopping the operation of the amplifier unit 20. The transistors 21 a to 21 c are connected in parallel, and each drain is connected to a power supply 28 that is input to the amplifier unit 20.

停止回路部２２は、ＣＵＴ端子２０ｃに停止信号が入力されたとき動作し、アンプ部２０の出力端子２９から出力信号が出力されないようにするものである。このような停止回路部２２はＰｃｈ型ＭＯＳトランジスタ２２ａで構成され、ＣＵＴ端子２０ｃからインバータ２７ａを介して停止信号がゲートに入力されるようになっている。また、トランジスタ２２ａのドレインは電源２８に接続され、ソースは抵抗Ｒ１およびコンデンサＣ１を介して出力端子２９に接続されている。 The stop circuit unit 22 operates when a stop signal is input to the CUT terminal 20c, and prevents an output signal from being output from the output terminal 29 of the amplifier unit 20. Such a stop circuit unit 22 is composed of a Pch-type MOS transistor 22a, and a stop signal is input to the gate from the CUT terminal 20c via the inverter 27a. The drain of the transistor 22a is connected to the power supply 28, and the source is connected to the output terminal 29 via the resistor R1 and the capacitor C1.

経路切替部２３は、スイッチ端子５０に入力されるスイッチ信号に応じて定電流回路部２１の接続点Ａから差動対回路部２４に流れる電流の経路を切り替えるものである。このような経路切替部２３は、定電流回路部２１のトランジスタ２１ａ、２１ｂのソースと接続点Ａとの間にスイッチ２３ａ（本発明の第５スイッチに相当）が接続され、接続点Ａとトランジスタ２１ｃのソースとの間にスイッチ２３ｂ（本発明の第７スイッチに相当）が接続されている。 The path switching unit 23 switches the path of the current flowing from the connection point A of the constant current circuit unit 21 to the differential pair circuit unit 24 in accordance with a switch signal input to the switch terminal 50. In such a path switching unit 23, a switch 23a (corresponding to the fifth switch of the present invention) is connected between the sources of the transistors 21a and 21b of the constant current circuit unit 21 and the connection point A, and the connection point A and the transistor A switch 23b (corresponding to the seventh switch of the present invention) is connected to the source of 21c.

また、定電流回路部２１のトランジスタ２１ｃのソースと停止回路部２２のトランジスタ２２ａのソースとの間にスイッチ２３ｃ（本発明の第６スイッチに相当）が接続されている。さらに、定電流回路部２１のトランジスタ２１ａ、２１ｂのソースと停止回路部２２のトランジスタ２２ａのソースとの間にスイッチ２３ｄ（本発明の第８スイッチに相当）が接続されている。 A switch 23c (corresponding to the sixth switch of the present invention) is connected between the source of the transistor 21c of the constant current circuit unit 21 and the source of the transistor 22a of the stop circuit unit 22. Further, a switch 23d (corresponding to the eighth switch of the present invention) is connected between the sources of the transistors 21a and 21b of the constant current circuit unit 21 and the source of the transistor 22a of the stop circuit unit 22.

これら各スイッチ２３ａ〜２３ｄのうちスイッチ２３ａ、２３ｃは上記したスイッチ１１、１３と同じ動作を行う。また、スイッチ２３ｂ、２３ｄは上記したスイッチ１２、スイッチ１４と同じ動作を行う。 Among these switches 23a to 23d, the switches 23a and 23c perform the same operation as the switches 11 and 13 described above. The switches 23b and 23d perform the same operation as the switches 12 and 14 described above.

差動対回路部２４は、ＶＰ端子２０ａおよびＶＭ端子２０ｂそれぞれに入力される各端子の電位差を出力するものであり、差動対としてのＮｃｈ型ＭＯＳトランジスタ２４ａ、２４ｂを備えて構成されている。この差動対回路部２４では、各トランジスタ２４ａ、２４ｂの各ゲートに入力されたＶ１端子１、Ｖ２端子２の各電圧が増幅されて各ドレイン電圧となり、各ドレイン間の電位差が得られる。 The differential pair circuit unit 24 outputs a potential difference between the terminals input to the VP terminal 20a and the VM terminal 20b, and includes Nch type MOS transistors 24a and 24b as a differential pair. . In the differential pair circuit unit 24, the voltages at the V1 terminal 1 and the V2 terminal 2 input to the gates of the transistors 24a and 24b are amplified to become the drain voltages, and a potential difference between the drains is obtained.

なお、トランジスタ２４ａは本発明の第１トランジスタに相当し、トランジスタ２４ｂは本発明の第２トランジスタに相当する。また、差動対回路部２４で得られる電位差は、各トランジスタ２４ａ、２４ｂの増幅率（ゲイン）に応じた値となっていることは言うまでもない。すなわち、差動対回路部２４で得られる電位差は、この増幅率に比例した値となる。 The transistor 24a corresponds to the first transistor of the present invention, and the transistor 24b corresponds to the second transistor of the present invention. Needless to say, the potential difference obtained by the differential pair circuit unit 24 is a value corresponding to the amplification factor (gain) of each of the transistors 24a and 24b. That is, the potential difference obtained by the differential pair circuit unit 24 is a value proportional to the amplification factor.

本実施形態では、差動対回路部２４で生じる電位差は各スイッチ２３ｃ、２３ｄの接続点Ｂから出力されることとなる。すなわち、この接続点Ｂに、各トランジスタ２４ａ、２４ｂに基づくオフセット電圧が生じることとなる。なお、この接続点Ｂは、停止回路部２２のソースに接続されている。 In the present embodiment, the potential difference generated in the differential pair circuit unit 24 is output from the connection point B of the switches 23c and 23d. That is, an offset voltage based on the transistors 24a and 24b is generated at the connection point B. The connection point B is connected to the source of the stop circuit unit 22.

出力切替回路部２５は、アンプ部２０に設けられたバイアス端子２０ｄに入力されるバイアス信号に応じて後述する出力段回路部２６の動作を制御するものである。このような出力切替回路部２５は、Ｐｃｈ型ＭＯＳトランジスタ２５ａと、Ｎｃｈ型ＭＯＳトランジスタ２５ｂ〜２５ｄと、を備えて構成されている。 The output switching circuit unit 25 controls the operation of the output stage circuit unit 26 described later in accordance with a bias signal input to a bias terminal 20 d provided in the amplifier unit 20. Such an output switching circuit unit 25 includes a Pch type MOS transistor 25a and Nch type MOS transistors 25b to 25d.

これら各トランジスタ２５ａ〜２５ｄのうち、トランジスタ２５ａ、２５ｂの各ドレインがバイアス端子２０ｄに接続され、各ソースは出力段回路部２６に接続されている。また、トランジスタ２５ａのゲートは２つのインバータ２７ａ、２７ｂを介してＣＵＴ端子２０ｃに接続されており、トランジスタ２５ｂのゲートはインバータ２７ａを介してＣＵＴ端子２０ｃに接続されている。 Among these transistors 25a to 25d, the drains of the transistors 25a and 25b are connected to the bias terminal 20d, and the sources are connected to the output stage circuit section 26. The gate of the transistor 25a is connected to the CUT terminal 20c via two inverters 27a and 27b, and the gate of the transistor 25b is connected to the CUT terminal 20c via the inverter 27a.

これらトランジスタ２５ａ、２５ｂの各ソースには、トランジスタ２５ｃのゲートおよびトランジスタ２５ｄのドレインが接続されている。そして、トランジスタ２５ｃのドレインは上記差動対回路部２４の各トランジスタ２４ａ、２４ｂのソースに接続され、ソースはグランドに接続されている。また、トランジスタ２５ｄのゲートは、トランジスタ２５ａと同様に、インバータ２７ａ、２７ｂを介してＣＵＴ端子２０ｃに接続され、ソースはグランドに接続されている。 The gate of the transistor 25c and the drain of the transistor 25d are connected to the sources of the transistors 25a and 25b. The drain of the transistor 25c is connected to the sources of the transistors 24a and 24b of the differential pair circuit section 24, and the source is connected to the ground. Similarly to the transistor 25a, the gate of the transistor 25d is connected to the CUT terminal 20c via the inverters 27a and 27b, and the source is connected to the ground.

このような出力切替回路部２５では、外部からバイアス端子２０ｄに入力されるバイアス信号に基づいて出力段回路部２６の動作を停止させることで、上記差動対回路部２４で得られた電位差を出力端子２９から出力できるようにしている。 In such an output switching circuit unit 25, by stopping the operation of the output stage circuit unit 26 based on a bias signal input from the outside to the bias terminal 20d, the potential difference obtained by the differential pair circuit unit 24 is reduced. Output is possible from the output terminal 29.

出力段回路部２６は、差動対回路部２４で得られた電位差を出力端子２９から出力するものであり、上記出力切替回路部２５によって制御される。このような出力段回路部２６は、Ｐｃｈ型ＭＯＳトランジスタ２６ａと、Ｎｃｈ型ＭＯＳトランジスタ２６ｂと、を備えて構成されている。このうちトランジスタ２６ａのゲートはトランジスタ２２ａのソースに接続され、ドレインは電源２８、そしてソースはトランジスタ２６ｂのドレインに接続されている。また、トランジスタ２６ｂのゲートは出力切替回路部２５に接続され、ソースはグランドに接続されている。 The output stage circuit unit 26 outputs the potential difference obtained by the differential pair circuit unit 24 from the output terminal 29, and is controlled by the output switching circuit unit 25. Such an output stage circuit section 26 includes a Pch type MOS transistor 26a and an Nch type MOS transistor 26b. Among these, the gate of the transistor 26a is connected to the source of the transistor 22a, the drain is connected to the power supply 28, and the source is connected to the drain of the transistor 26b. The gate of the transistor 26b is connected to the output switching circuit unit 25, and the source is connected to the ground.

このような出力段回路部２６は、アンプ部２０を通常動作させる際、出力切替回路部２５によってトランジスタ２６ｂをオフさせ、これに伴って、トランジスタ２６ａをオフさせることにより、差動対回路部２４から出力された電位差が出力端子２９を介してアンプ部２０から出力されるようになっている。 In such an output stage circuit unit 26, when the amplifier unit 20 is normally operated, the output switching circuit unit 25 turns off the transistor 26b, and accordingly, the transistor 26a is turned off, thereby the differential pair circuit unit 24. Is output from the amplifier unit 20 via the output terminal 29.

本実施形態では、上記アンプ部２０に用いられる各トランジスタは、Ｐチャネル型またはＮチャネル型のものとして構成されると共に、Ｐチャネル型のものをＰＮＰトランジスタからなる素子で構成され、Ｎチャネル型のものはＮＰＮトランジスタからなる素子で構成される。 In the present embodiment, each transistor used in the amplifier unit 20 is configured as a P-channel type or an N-channel type, and a P-channel type is configured by an element including a PNP transistor, and an N-channel type A thing is comprised by the element which consists of an NPN transistor.

また、図１に示されるサンプルアンドホールド部３０は、アンプ部２０から入力される出力信号をサンプリングするものであり、例えばラッチ回路等が採用される。本実施形態では、サンプルアンドホールド部３０は２値、すなわちクロック信号がＨレベルの際にアンプ部２０から出力された出力信号（Ｖ１−Ｖ２）と、クロック信号がＬレベルの際のアンプ部２０から出力された出力信号（Ｖ２−Ｖ１）と、を格納するようになっている。そして、サンプルアンドホールド部３０は、上記２値を格納した後、それらの信号を差動増幅回路部４０に出力する。なお、サンプルアンドホールド部３０は本発明の格納部に相当する。 Further, the sample and hold unit 30 shown in FIG. 1 samples an output signal input from the amplifier unit 20, and for example, a latch circuit or the like is employed. In this embodiment, the sample-and-hold unit 30 is binary, that is, the output signal (V1-V2) output from the amplifier unit 20 when the clock signal is at the H level, and the amplifier unit 20 when the clock signal is at the L level. The output signal (V2-V1) output from is stored. The sample-and-hold unit 30 stores the binary values and then outputs the signals to the differential amplifier circuit unit 40. The sample and hold unit 30 corresponds to the storage unit of the present invention.

差動増幅回路部４０は、サンプルアンドホールド部３０から入力される２つの電圧信号の差分を取得するものであり、周知の差動増幅回路で構成されている。この差動増幅回路部４０の出力が増幅回路１００の出力となる。なお、差動増幅回路部４０は、本発明の増幅部に相当する。 The differential amplifier circuit unit 40 acquires a difference between two voltage signals input from the sample and hold unit 30 and is configured by a known differential amplifier circuit. The output of the differential amplifier circuit unit 40 becomes the output of the amplifier circuit 100. The differential amplifier circuit unit 40 corresponds to the amplifier unit of the present invention.

以上が、本実施形態に係る増幅回路１００の全体構成である。このような増幅回路１００は、例えば周知の半導体プロセスにより半導体基板に形成されることで得られる。例えば、上記各構成要素は同一チップからなる増幅回路１００として構成される。 The above is the overall configuration of the amplifier circuit 100 according to the present embodiment. Such an amplifier circuit 100 is obtained, for example, by being formed on a semiconductor substrate by a known semiconductor process. For example, each of the above components is configured as an amplifier circuit 100 made of the same chip.

次に、上記増幅回路１００の差動について図を参照して説明する。まず、スイッチ端子５０にクロック信号が入力され、ＣＵＴ端子２０ｃにはアンプ部２０の動作を停止させる停止信号は入力されない。さらに、バイアス端子２０ｄには、アンプ部２０の出力段回路部２６の動作を停止させないバイアス信号が入力されるとする。これにより、増幅回路１００が正常に動作する。そして、増幅回路１００のＶ１端子１およびＶ２端子２にそれぞれ電圧が入力されない状態となっており、Ｖ１端子１の電位をＶ１、Ｖ２端子２の電位をＶ２とする。 Next, the differential of the amplifier circuit 100 will be described with reference to the drawings. First, a clock signal is input to the switch terminal 50, and a stop signal for stopping the operation of the amplifier unit 20 is not input to the CUT terminal 20c. Furthermore, it is assumed that a bias signal that does not stop the operation of the output stage circuit unit 26 of the amplifier unit 20 is input to the bias terminal 20d. As a result, the amplifier circuit 100 operates normally. The voltage is not input to the V1 terminal 1 and the V2 terminal 2 of the amplifier circuit 100, and the potential of the V1 terminal 1 is V1 and the potential of the V2 terminal 2 is V2.

第１に、スイッチ端子５０にＨレベルのクロック信号が入力された場合、図２に示されるように、入力切替部１０では、スイッチ１１、１３がオンになり、スイッチ１２、１４がオフになる。これにより、Ｖ１端子１の電圧Ｖ１はスイッチ１１を介してアンプ部２０のＶＰ端子２０ａに入力される。また、Ｖ２端子２の電圧Ｖ２はスイッチ１３を介してアンプ部２０のＶＭ端子２０ｂに入力される。 First, when an H level clock signal is input to the switch terminal 50, as shown in FIG. 2, in the input switching unit 10, the switches 11 and 13 are turned on and the switches 12 and 14 are turned off. . As a result, the voltage V1 of the V1 terminal 1 is input to the VP terminal 20a of the amplifier unit 20 via the switch 11. The voltage V2 at the V2 terminal 2 is input to the VM terminal 20b of the amplifier unit 20 via the switch 13.

図３は、クロック信号がＨレベルおよびＬレベルそれぞれの際にアンプ部２０のＶＰ端子２０ａおよびＶＭ端子２０ｂそれぞれに入力される電圧を示したタイムチャートである。この図に示されるように、クロック信号がＨレベルの場合、アンプ部２０のＶＰ端子２０ａにはＶ１の電圧が入力され、ＶＭ端子２０ｂにはＶ２の電圧が入力されることとなる。 FIG. 3 is a time chart showing voltages input to the VP terminal 20a and the VM terminal 20b of the amplifier unit 20 when the clock signal is at the H level and the L level, respectively. As shown in this figure, when the clock signal is at the H level, the voltage V1 is input to the VP terminal 20a of the amplifier unit 20, and the voltage V2 is input to the VM terminal 20b.

したがって、ＶＰ端子２０ａに入力されたＶ１の電圧は、差動対回路部２４のトランジスタ２４ｂのゲートに入力される。また、ＶＭ端子２０ｂに入力されたＶ２の電圧は、差動対回路部２４のトランジスタ２４ａのゲートに入力される。 Therefore, the voltage V1 input to the VP terminal 20a is input to the gate of the transistor 24b of the differential pair circuit unit 24. The voltage V2 input to the VM terminal 20b is input to the gate of the transistor 24a of the differential pair circuit unit 24.

さらに、アンプ部２０では、Ｈレベルのクロック信号が入力されることで、図２に示されるように、経路切替部２３のスイッチ２３ａ、２３ｃがオンとなり、スイッチ２３ｂ、２３ｄがオフとなる。これにより、接続点Ａ、スイッチ２３ａ、トランジスタ２４ａ、トランジスタ２４ｂ、スイッチ２３ｃを経由する経路が形成されるため、トランジスタ２４ａに接続点Ａの電位が入力される。これにより、接続点Ｂの電位は＋Ｖ１−Ｖ２となる。この電位が、クロック信号がＨレベルの際にアンプ部２０に生じるオフセット電圧となる。なお、実際には、接続点Ｂの電位は、差動対回路部２４の各トランジスタ２４ａ、２４ｂの増幅率が掛けられた値となる。 Further, in the amplifier unit 20, when an H level clock signal is input, the switches 23a and 23c of the path switching unit 23 are turned on and the switches 23b and 23d are turned off as shown in FIG. Accordingly, a path passing through the connection point A, the switch 23a, the transistor 24a, the transistor 24b, and the switch 23c is formed, so that the potential of the connection point A is input to the transistor 24a. As a result, the potential at the connection point B becomes + V1−V2. This potential becomes an offset voltage generated in the amplifier unit 20 when the clock signal is at the H level. In practice, the potential at the connection point B is a value obtained by multiplying the amplification factors of the transistors 24 a and 24 b of the differential pair circuit section 24.

そして、接続点Ｂの電位（＋Ｖ１−Ｖ２）は、抵抗Ｒ１およびコンデンサＣ１を介してアンプ部２０の出力端子２９から出力される。この出力を第１出力とする。この後、この第１出力はサンプルアンドホールド部３０に入力され、サンプリングされる。 Then, the potential (+ V1−V2) at the connection point B is output from the output terminal 29 of the amplifier unit 20 via the resistor R1 and the capacitor C1. This output is the first output. Thereafter, the first output is input to the sample and hold unit 30 and sampled.

第２に、スイッチ端子５０にＬレベルのクロック信号が入力された場合、図２に示されるように、入力切替部１０では、スイッチ１２、１４がオンになり、スイッチ１１、１３がオフになる。これにより、Ｖ１端子１の電位Ｖ１はスイッチ１２を介してアンプ部２０のＶＭ端子２０ｂに入力される。また、Ｖ２端子２の電圧Ｖ２はスイッチ１４を介してアンプ部２０のＶＰ端子２０ａに入力される。 Second, when an L level clock signal is input to the switch terminal 50, as shown in FIG. 2, in the input switching unit 10, the switches 12 and 14 are turned on and the switches 11 and 13 are turned off. . As a result, the potential V1 of the V1 terminal 1 is input to the VM terminal 20b of the amplifier unit 20 via the switch 12. The voltage V2 at the V2 terminal 2 is input to the VP terminal 20a of the amplifier unit 20 via the switch 14.

すなわち、図３に示されるように、クロック信号がＬレベルの場合、アンプ部２０のＶＰ端子２０ａにはＶ２の電圧が入力され、ＶＭ端子２０ｂにはＶ１の電圧が入力されることとなる。 That is, as shown in FIG. 3, when the clock signal is at L level, the voltage V2 is input to the VP terminal 20a of the amplifier unit 20, and the voltage V1 is input to the VM terminal 20b.

したがって、ＶＰ端子２０ａに入力されたＶ２の電圧は、差動対回路部２４のトランジスタ２４ｂのゲートに入力される。また、ＶＭ端子２０ｂに入力されたＶ１の電圧は、差動対回路部２４のトランジスタ２４ａのゲートに入力される。 Therefore, the voltage V2 input to the VP terminal 20a is input to the gate of the transistor 24b of the differential pair circuit unit 24. The voltage V1 input to the VM terminal 20b is input to the gate of the transistor 24a of the differential pair circuit unit 24.

さらに、アンプ部２０では、Ｌレベルのクロック信号が入力されることで、図２に示されるように、経路切替部２３のスイッチ２３ｂ、２３ｄがオンとなり、スイッチ２３ａ、２３ｃがオフとなる。これにより、接続点Ａ、スイッチ２３ｂ、トランジスタ２４ｂ、トランジスタ２４ａ、スイッチ２３ｄを経由する経路が形成されるため、トランジスタ２４ｂに接続点Ａの電位が入力される。これにより、接続点Ｂの電位は＋Ｖ２−Ｖ１となる。この電位が、クロック信号がＬレベルの際にアンプ部２０に生じるオフセット電圧となる。 Further, in the amplifier unit 20, when an L level clock signal is input, the switches 23b and 23d of the path switching unit 23 are turned on and the switches 23a and 23c are turned off as shown in FIG. Accordingly, a path passing through the connection point A, the switch 23b, the transistor 24b, the transistor 24a, and the switch 23d is formed, so that the potential of the connection point A is input to the transistor 24b. As a result, the potential at the connection point B becomes + V2−V1. This potential becomes an offset voltage generated in the amplifier unit 20 when the clock signal is at the L level.

そして、接続点Ｂの電位（＋Ｖ２−Ｖ１）は、抵抗Ｒ１およびコンデンサＣ１を介してアンプ部２０の出力端子２９から出力される。この出力を第２出力とする。この後、この第２出力はサンプルアンドホールド部３０に入力され、サンプリングされる。 Then, the potential (+ V2−V1) at the connection point B is output from the output terminal 29 of the amplifier unit 20 via the resistor R1 and the capacitor C1. This output is the second output. Thereafter, the second output is input to the sample and hold unit 30 and sampled.

続いて、差動増幅回路部４０では、サンプルアンドホールド部３０でサンプリングした第１および第２出力の差動増幅、すなわち第１出力と第２出力との和が求められる。これにより、クロック信号の一周期における増幅回路１００の出力は０として得られ、アンプ部２０に生じるオフセット（詳しくは差動対回路部２４の各トランジスタ２４ａ、２４ｂによって生じるオフセット）をキャンセルすることができる。 Subsequently, in the differential amplifier circuit unit 40, the differential amplification of the first and second outputs sampled by the sample and hold unit 30, that is, the sum of the first output and the second output is obtained. As a result, the output of the amplifier circuit 100 in one cycle of the clock signal is obtained as 0, and an offset generated in the amplifier unit 20 (specifically, an offset generated by the transistors 24a and 24b of the differential pair circuit unit 24) can be canceled. it can.

なお、実際には、増幅回路１００のＶ１端子１とＶ２端子２との間に増幅すべき電気信号が入力されることとなるが、上記のようにオフセット電圧はキャンセルされるため、アンプ部２０のオフセットが補正され、差動対回路部２４に設定された増幅率に応じて増幅された電圧信号が増幅回路１００から出力されることとなる。 Actually, an electric signal to be amplified is input between the V1 terminal 1 and the V2 terminal 2 of the amplifier circuit 100. However, since the offset voltage is canceled as described above, the amplifier unit 20 Is corrected, and a voltage signal amplified according to the amplification factor set in the differential pair circuit unit 24 is output from the amplifier circuit 100.

以上説明したように、本実施形態では、入力切替部１０を介してアンプ部２０に入力される電圧信号の入力経路をスイッチ信号によって切り替えると共に、スイッチ信号による切替前と切替後のアンプ部２０の出力を足し合わせることで、アンプ部２０の差動対回路部２４に生じるオフセットをキャンセルすることが特徴となっている。 As described above, in the present embodiment, the input path of the voltage signal input to the amplifier unit 20 via the input switching unit 10 is switched by the switch signal, and the amplifier unit 20 before and after switching by the switch signal is switched. It is characterized in that the offset generated in the differential pair circuit unit 24 of the amplifier unit 20 is canceled by adding the outputs.

すなわち、オフセットがＶ１端子１、Ｖ２端子２に入力される電圧の入力経路を切り替えることにより、通常の入力に対するオフセット分を相殺するアンプ部２０の出力を生成することができる。これにより、Ｖ１端子１およびＶ２端子２に入力される電圧信号にアンプ部２０のオフセットを含まない出力信号を出力することができ、ひいてはアンプ部２０の精度を向上させることができる。 That is, by switching the input path of the voltage whose offset is input to the V1 terminal 1 and the V2 terminal 2, it is possible to generate the output of the amplifier unit 20 that cancels the offset amount with respect to the normal input. As a result, an output signal that does not include the offset of the amplifier unit 20 can be output to the voltage signals input to the V1 terminal 1 and the V2 terminal 2, and as a result, the accuracy of the amplifier unit 20 can be improved.

このように、入力切替部１０およびアンプ部２０の経路切替部２３における経路切替は、スイッチ信号としてのクロック信号によって切替可能なスイッチ１１〜１４、２３ａ〜２３ｄを用いることによって実現することができる。 As described above, the path switching in the path switching unit 23 of the input switching unit 10 and the amplifier unit 20 can be realized by using the switches 11 to 14 and 23a to 23d that can be switched by the clock signal as the switch signal.

（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、アンプ部２０の回路構成が第１実施形態と異なる。 (Second Embodiment)
In the present embodiment, only different parts from the first embodiment will be described. In the present embodiment, the circuit configuration of the amplifier unit 20 is different from that of the first embodiment.

図４は、本発明の第２実施形態に係る増幅回路のアンプ部の回路図である。この図に示されるように、本実施形態に係るアンプ部６０は、差動対回路部６１および経路切替部６２を備えている。 FIG. 4 is a circuit diagram of an amplifier section of an amplifier circuit according to the second embodiment of the present invention. As shown in this figure, the amplifier unit 60 according to the present embodiment includes a differential pair circuit unit 61 and a path switching unit 62.

本実施形態では、図４に示されるトランジスタ７１は、図２に示されるトランジスタ２１ｂに対応し、図４のトランジスタ７２は、図２のトランジスタ２１ｃに対応している。また、図４に示される差動対回路部６１を構成するトランジスタ６１ａは、図２に示されるトランジスタ２４ａに対応し、図４のトランジスタ６１ｂは、図２のトランジスタ２４ｂに対応している。さらに、各トランジスタ７１、７２の各ゲートの接続点をＣとし、この接続点Ｃは図２に示される接続点Ａに対応している。 In the present embodiment, the transistor 71 shown in FIG. 4 corresponds to the transistor 21b shown in FIG. 2, and the transistor 72 shown in FIG. 4 corresponds to the transistor 21c shown in FIG. 4 corresponds to the transistor 24a shown in FIG. 2, and the transistor 61b in FIG. 4 corresponds to the transistor 24b in FIG. Further, the connection point of each gate of the transistors 71 and 72 is C, and this connection point C corresponds to the connection point A shown in FIG.

同様に、図４に示される経路切替部６２は、図２に示される回路構成と同じ構成になっている。すなわち、図４のスイッチ６２ａは図２のスイッチ２３ａに対応し、図４のスイッチ６２ｂは図２のスイッチ２３ｂに対応している。同様に、図４のスイッチ６２ｃは、図２のスイッチ２３ｃに対応し、図４のスイッチ６２ｄは、図２のスイッチ２３ｄに対応している。 Similarly, the path switching unit 62 shown in FIG. 4 has the same configuration as the circuit configuration shown in FIG. That is, the switch 62a in FIG. 4 corresponds to the switch 23a in FIG. 2, and the switch 62b in FIG. 4 corresponds to the switch 23b in FIG. Similarly, the switch 62c in FIG. 4 corresponds to the switch 23c in FIG. 2, and the switch 62d in FIG. 4 corresponds to the switch 23d in FIG.

そして、本実施形態では、差動対回路部６１で生じる電位差は各スイッチ６２ｃ、６２ｄの接続点Ｄから出力される。すなわち、この接続点Ｄに、差動対回路部２４のオフセット電圧が生じることとなる。この接続点Ｄは、図２に示される接続点Ｂに対応する。 In the present embodiment, the potential difference generated in the differential pair circuit unit 61 is output from the connection point D of the switches 62c and 62d. That is, an offset voltage of the differential pair circuit unit 24 is generated at the connection point D. This connection point D corresponds to the connection point B shown in FIG.

なお、図４に示される各スイッチ６２ａ〜６２ｄには、図示しないスイッチ端子５０からクロック信号が入力されるようになっている。 Note that a clock signal is input from a switch terminal 50 (not shown) to each of the switches 62a to 62d shown in FIG.

そして、クロック信号がＨレベルの場合、接続点Ｃ、スイッチ６２ａ、トランジスタ６１ａを経由する経路が形成され、接続点Ｄの電位は（ＶＰ端子６０ａの電位）−（ＶＭ端子６０ｂの電位）となる。逆に、クロック信号がＬレベルの場合、接続点Ｃ、スイッチ６２ｂ、トランジスタ６１ｂを経由する経路が形成され、接続点Ｄの電位は（ＶＭ端子６０ｂの電位）−（ＶＰ端子６０ａの電位）となる。これらの各電圧が出力端子６０ｃから出力され、第１実施形態と同様に差動増幅回路部４０にてアンプ部６０のオフセットがキャンセルされる。 When the clock signal is at the H level, a path passing through the connection point C, the switch 62a, and the transistor 61a is formed, and the potential at the connection point D is (the potential of the VP terminal 60a) − (the potential of the VM terminal 60b). . Conversely, when the clock signal is at the L level, a path is formed through the connection point C, the switch 62b, and the transistor 61b, and the potential at the connection point D is (the potential of the VM terminal 60b) − (the potential of the VP terminal 60a). Become. These voltages are output from the output terminal 60c, and the offset of the amplifier unit 60 is canceled by the differential amplifier circuit unit 40 as in the first embodiment.

以上のように、第１実施形態とは異なるアンプ部２０の回路構成においても、アンプ部６０のオフセットを補正することができる。 As described above, even in the circuit configuration of the amplifier unit 20 different from that in the first embodiment, the offset of the amplifier unit 60 can be corrected.

（第３実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、図１に示されるサンプルアンドホールド部３０および差動増幅回路部４０をローパスフィルタ（図示せず）で置き換えたことが特徴となっている。当該ローパスフィルタは周知の電気回路で構成される。 (Third embodiment)
In the present embodiment, only different parts from the first embodiment will be described. The present embodiment is characterized in that the sample and hold unit 30 and the differential amplifier circuit unit 40 shown in FIG. 1 are replaced with a low-pass filter (not shown). The low-pass filter is composed of a known electric circuit.

このような場合、アンプ部２０から第１出力および第２出力の２値がそれぞれローパスフィルタに入力されることとなる。このように、ローパスフィルタには２値がそれぞれ入力されることになるが、ローパスフィルタの時定数がスイッチ信号（クロック信号）の周期よりも十分長く設定されることで、ローパスフィルタにおいて第１出力および第２出力の２値を平均化して出力することができる。すなわち、第１出力および第２出力をキャンセルすることができ、ひいてはアンプ部２０のオフセットをキャンセルすることができる。 In such a case, the binary values of the first output and the second output are respectively input from the amplifier unit 20 to the low-pass filter. In this way, two values are respectively input to the low-pass filter, but the first output of the low-pass filter is set by setting the time constant of the low-pass filter sufficiently longer than the cycle of the switch signal (clock signal). And the binary value of the second output can be averaged and output. That is, the first output and the second output can be canceled, and consequently the offset of the amplifier unit 20 can be canceled.

以上説明したように、アンプ部２０の後段の回路構成として、ローパスフィルタを採用したとしても、第１実施形態と同様の効果を得ることができる。 As described above, even when a low-pass filter is employed as the circuit configuration at the subsequent stage of the amplifier unit 20, the same effect as that of the first embodiment can be obtained.

（他の実施形態）
上記各実施形態では、スイッチ信号としてクロック信号を採用しているが、このスイッチ信号はクロック信号に限定されるものではなく、ＨレベルおよびＬレベルを繰り返す信号であれば良い。 (Other embodiments)
In each of the above embodiments, a clock signal is employed as the switch signal. However, the switch signal is not limited to the clock signal, and any signal that repeats the H level and the L level may be used.

上記第２実施形態では、第１実施形態とは異なるアンプ部６０の回路構成について説明したが、アンプ部２０、６０の回路構成は図２や図４に示されるものに限らず、他の回路構成であっても構わない。そのような場合においても、経路切替部２３に相当する回路部を組み込めば良い。 In the second embodiment, the circuit configuration of the amplifier unit 60 different from that of the first embodiment has been described. However, the circuit configuration of the amplifier units 20 and 60 is not limited to that shown in FIG. 2 or FIG. It may be a configuration. Even in such a case, a circuit unit corresponding to the path switching unit 23 may be incorporated.

上記各実施形態では、サンプルアンドホールド部３０と差動増幅回路部４０とは別々に設けられているが、アンプ部２０、６０の出力のサンプリングおよび差分演算を行う１つのものとして構成しても構わない。 In each of the above embodiments, the sample and hold unit 30 and the differential amplifier circuit unit 40 are provided separately. However, the sample and hold unit 30 and the differential amplifier circuit unit 40 may be configured as one unit that performs sampling and difference calculation of the outputs of the amplifier units 20 and 60. I do not care.

また、上記サンプルアンドホールド部３０および差動増幅回路部４０をスイッチ信号に同期させて動作させても構わない。 Further, the sample and hold unit 30 and the differential amplifier circuit unit 40 may be operated in synchronization with the switch signal.

本発明の第１実施形態に係る増幅回路の全体構成図である。1 is an overall configuration diagram of an amplifier circuit according to a first embodiment of the present invention. 図１に示される入力回路部およびアンプ部の具体的な回路図である。FIG. 2 is a specific circuit diagram of an input circuit unit and an amplifier unit shown in FIG. 1. クロック信号がＨレベルおよびＬレベルそれぞれの際にアンプ部のＶＰ端子およびＶＭ端子それぞれに入力される電圧を示したタイムチャートである。6 is a time chart showing voltages input to the VP terminal and the VM terminal of the amplifier unit when the clock signal is at the H level and the L level, respectively. 本発明の第２実施形態に係る増幅回路のアンプ部の回路図である。It is a circuit diagram of the amplifier part of the amplifier circuit which concerns on 2nd Embodiment of this invention.

Explanation of symbols

１…第１入力端子としてのＶ１端子、２…第２入力端子としてのＶ２端子、１０…入力切替部、１１〜１４、２３ａ〜２３ｄ…スイッチ、２０…アンプ部、２０ａ…第３入力端子としてのＶＰ端子、２０ｂ…第４入力端子としてのＶＭ端子、２１…定電流回路部、２３…経路切替部、２４…差動対回路部、２４ａ、２４ｂ…トランジスタ、３０…格納部としてのサンプルアンドホールド部、４０…演算部としての差動増幅回路部。 DESCRIPTION OF SYMBOLS 1 ... V1 terminal as 1st input terminal, 2 ... V2 terminal as 2nd input terminal, 10 ... Input switching part, 11-14, 23a-23d ... Switch, 20 ... Amplifier part, 20a ... As 3rd input terminal VP terminal, 20b ... VM terminal as fourth input terminal, 21 ... constant current circuit unit, 23 ... path switching unit, 24 ... differential pair circuit unit, 24a, 24b ... transistor, 30 ... sample and as storage unit Hold unit, 40... Differential amplifier circuit unit as a calculation unit.

Claims

An input for switching and outputting voltage signals input to the first input terminal (1) and the second input terminal (2) depending on whether the switch signal input from the outside is the H level or the L level. A switching unit (10);
A differential pair circuit section (24) for outputting a potential difference of voltage signals respectively input from the input switching section to the third input terminal (20a) and the fourth input terminal (20b); And a path switching unit (23) for reversing the positive / negative of the potential difference obtained in the differential pair circuit unit according to whether the differential signal is a level, and the differential signal when the switch signal is at the H level. An amplifier unit (20) that outputs a potential difference obtained by the pair circuit unit as a first output, and outputs a potential difference obtained by the differential pair circuit unit as a second output when the switch signal is at L level;
A storage unit (30) for storing the first output and the second output input from the amplifier unit;
A calculation unit (40) that inputs the first output and the second output stored in the storage unit and obtains the sum of the first output and the second output;
When the voltage input to the first input terminal of the input switching unit is V1, and the voltage input to the second input terminal is V2,
When the switch signal is at the H level, the input switching unit inputs the voltage V1 input to the first input terminal to the third input terminal and also applies the voltage V2 input to the second input terminal to the third input terminal. This is input to the fourth input terminal, and the potential difference of V1-V2 is acquired in the differential pair circuit unit without reversing the positive / negative of the potential difference obtained in the differential pair circuit unit in the path switching unit. A potential difference is input to the storage unit as the first output,
When the switch signal is at the L level, the input switching unit inputs the voltage V1 input to the first input terminal to the fourth input terminal and the voltage V2 input to the second input terminal. Input to the third input terminal, and reverse the positive / negative of the potential difference obtained in the differential pair circuit unit in the path switching unit to acquire the potential difference of V2-V1 in the differential pair circuit unit. To the storage unit as the second output,
The offset generated in the differential pair circuit unit of the amplifier unit is canceled by adding the first output and the second output input to the storage unit in the differential amplifier circuit unit. An amplifier circuit characterized by the above.

An input for switching and outputting voltage signals input to the first input terminal (1) and the second input terminal (2) depending on whether the switch signal input from the outside is the H level or the L level. A switching unit (10);
A differential pair circuit section (24) for outputting a potential difference of voltage signals respectively input from the input switching section to the third input terminal (20a) and the fourth input terminal (20b); And a path switching unit (23) for reversing the positive / negative of the potential difference obtained in the differential pair circuit unit according to whether the differential signal is a level, and the differential signal when the switch signal is at the H level. An amplifier unit (20) that outputs a potential difference obtained by the pair circuit unit as a first output, and outputs a potential difference obtained by the differential pair circuit unit as a second output when the switch signal is at L level;
A low-pass filter that inputs the first output and the second output from the amplifier unit and obtains the sum of the first output and the second output, and
When the voltage input to the first input terminal of the input switching unit is V1, and the voltage input to the second input terminal is V2,
When the switch signal is at the H level, the input switching unit inputs the voltage V1 input to the first input terminal to the third input terminal and also applies the voltage V2 input to the second input terminal to the third input terminal. This is input to the fourth input terminal, and the potential difference of V1-V2 is acquired in the differential pair circuit unit without reversing the positive / negative of the potential difference obtained in the differential pair circuit unit in the path switching unit. A potential difference is input to the low-pass filter as the first output,
When the switch signal is at the L level, the input switching unit inputs the voltage V1 input to the first input terminal to the fourth input terminal and the voltage V2 input to the second input terminal. Input to the third input terminal, and reverse the positive / negative of the potential difference obtained in the differential pair circuit unit in the path switching unit to acquire the potential difference of V2-V1 in the differential pair circuit unit. To the low-pass filter as the second output,
The offset generated in the differential pair circuit unit of the amplifier unit is canceled by adding the first output and the second output input to the low-pass filter. Amplifying circuit.

The input switching unit is turned on when the switch signal is at the H level and turned off when the switch signal is at the L level, and is turned off when the switch signal is at the H level. And a third switch (12) and a fourth switch (14) that are turned on in the L level.
The first switch is connected between the first input terminal and the third input terminal (20a), and the third switch is connected between the first input terminal and the fourth input terminal (20b). Has been
The second switch is connected between the second input terminal and the fourth input terminal (20b), and the fourth switch is connected between the second input terminal and the third input terminal (20a). The amplifier circuit according to claim 1, wherein the amplifier circuit is provided.

The differential pair circuit unit includes a first transistor (24a) and a second transistor (24b), and a current output from the constant current circuit unit (21) by the path switching unit is the first transistor. Or input to the second transistor,
The path switching unit is turned on when the switch signal is at the H level and turned off when the switch signal is at the L level, and is turned off when the switch signal is at the H level. And a seventh switch (23b) and an eighth switch (23d) that are turned on in the L level.
When an H level switch signal is input to the path switching unit, a path is formed from the constant current circuit unit via the fifth switch, the first transistor, the second transistor, and the sixth switch. In the differential pair circuit unit, the first output is obtained.
When an L level switch signal is input to the path switching unit, a path is formed from the constant current circuit unit via the sixth switch, the second transistor, the first transistor, and the eight switch. 4. The amplifier circuit according to claim 1, wherein the second output is obtained by the differential pair circuit unit. 5.

The first transistor and the second transistor are configured as a P-channel type or an N-channel type, and the P-channel type is configured by an element composed of a PNP transistor, and the N-channel type is 5. The amplifier circuit according to claim 4, wherein the amplifier circuit is composed of an element composed of an NPN transistor.