JP2007533162A - 高密度データ記憶のための高度に分解されたドメインを書き込み及び読み取りする方法 - Google Patents

Abstract

本発明による方法は、一実施形態において、相変化材料を含む媒体に適用して、相変化材料の分解される部分を、バルク材料の抵抗とは異なる抵抗を有するように変更することができる。この方法を適用することにより、分解される部分より実質的に曲率半径が大きいチップを使用することができる。実質的に非等方性の柱状材料は、チップと媒体との間に付与される電流を収束して、前記部分の幅を曲率半径より狭くすることができる。このように高度に分解された部分が媒体にビットを形成する。本発明の他の目的、態様及び効果は、添付図面、明細書及び特許請求の範囲を検討することから得ることができる。この説明は、本発明の完全な説明を意図しておらず、又、本発明の範囲を限定するものではない。

Description

本発明は、分子メモリ集積回路を使用する高密度データ記憶に係る。

優先権の請求：本出願は、次の米国プロビジョナル及びノンプロビジョナル特許出願に対する優先権を請求する。
２００４年４月１６日に出願されたトーマスＦ．ラスト氏等の「Super Resolution Writing and Reading for High Density Data Storage」と題する米国プロビジョナル特許出願第６０／５６３，１２３号（代理人ドケットNo.ＬＡＺＥ−０１０２４ＵＳ０）；
２００４年１２月３日に出願されたトーマスＦ．ラスト氏等の「Methods for Writing and Reading Highly Resolved Domains for High Density Data Storage」と題する米国特許出願第１１／００４，１５３号（代理人ドケットNo.ＬＡＺＥ−０１０２４ＵＳ１）；
２００４年１２月３日に出願されたトーマスＦ．ラスト氏等の「Systems for Writing and Reading Highly Resolved Domains for High Density Data Storage」と題する米国特許出願第１１／００３，９５３号（代理人ドケットNo.ＬＡＺＥ−０１０２４ＵＳ２）；
２００４年１２月３日に出願されたトーマスＦ．ラスト氏等の「Methods for Erasing Bit Cells in a High Density Data Storage Device」と題する米国特許出願第１１／００４，７０９号（代理人ドケットNo.ＬＡＺＥ−０１０３１ＵＳ０）；
２００４年１２月３日に出願されたトーマスＦ．ラスト氏等の「A High Density Data Storage Device Having Erasable Bit Cells」と題する米国特許出願第１１／００３，５４１号（代理人ドケットNo.ＬＡＺＥ−０１０３１ＵＳ１）；及び
２００４年１２月３日に出願されたトーマスＦ．ラスト氏等の「Methods for Erasing Bit Cells in a High Density Data Storage Device」と題する米国特許出願第１１／００３，９５５号（代理人ドケットNo.ＬＡＺＥ−０１０３１ＵＳ２）。

１９６５年に、ゴードン・ムーア氏は、集積回路におけるトランジスタの数の指数関数的な増加を観察して、この傾向が続くことを予想し、そしてそのようになった。ソフトウェア開発者は、集積回路の各世代をその能力の限界まで推し進め、よりデータ集中のアプリケーション、例えば、絶えずより精巧なもの、並びにグラフィック集中のアプリケーション及びオペレーティングシステム（ＯＳ）を開発した。アプリケーション又はＯＳの各世代は、常に、計算サークルにおいて「メモリを食う」ものであるという嘲笑的レッテルが貼られると思われる。このようなアプリケーション用のコードを記憶するために、揮発性及び不揮発性の両方について容量の高いデータ記憶装置が要求され続けている。この量的な要求に加えて、ｉＰｏｄ、パーソナルデジタルアシスタント（ＰＤＡ）、精巧な移動電話、及びラップトップコンピュータのようなパーソナルＭＰ３プレーヤの形態のパーソナルコンピュータ及び消費者向け電子装置が合流し、コンパクトさや信頼性が高く評価されるようになった。

今日使用されているほぼ全てのパーソナルコンピュータやサーバーは、頻繁にアクセスされるデータを永久に記憶するために１つ以上のハードディスクドライブを収容している。各メインフレーム及びスーパーコンピュータは、数百のハードディスクドライブに接続される。消費者向け電子商品は、カムコーダからＴｉＶｏ（登録商標）に至るまで、ハードディスクドライブを使用している。ハードディスクドライブは、大量のデータを記憶するが、多大な電力を消費し、長いアクセス時間を必要とし、且つパワーアップ時に「スピン・アップ」時間を必要とする。フラッシュメモリは、より容易にアクセスできる形態のデータ記憶装置で、ハードディスクドライブに本来ある遅延時間及び大電力消費の問題に対するソリッドステート解決策である。ハードディスクドライブと同様に、フラッシュメモリは、不揮発性形態でデータを記憶できるが、メガバイト当たりのコストが、ハードディスクドライブの同等の空間量のメガバイト当たりのコストより劇的に高く、それ故、控え目に使用されるに過ぎない。

データ記憶産業では、磁気レコーダのような慣習的な記録装置（テープレコーダ及びハードディスクドライブ）や、ソリッドステートトランジスタ（ＥＥＰＲＯＭ及びフラッシュ）に代わるものとして、相変化媒体が使用されている。ＣＤ−ＲＷデータ記憶ディスク及び記録ドライブは、相変化技術を使用して、コンパクトディスク型媒体フォーマットでの書き込み−消去能力を可能にする。ＣＤ−ＲＷは、相変化材料を加熱して結晶状態からアモルファス状態への相変化を誘起させたときに光学的特性（例えば、反射率）が変化するという利点を取り入れたものである。相変化材料がその後にレーザの下に通されたときに「ビット」が読み取られ、その反射は、材料の光学的特性に依存する。不都合なことに、現在の技術は、レーザの波長により制限され、今日の大容量ポータブル電子装置や、明日の次世代技術、例えば、システムズ・オン・ア・チップ(systems-on-a-chip)及びマイクロエレクトロニック・メカニカル・システム（ＭＥＭ）に使用するのに必要な非常に高い密度を得ることができない。従って、より高い密度のデータ記憶を許しながらも、現在の相変化媒体解決策の融通性を依然与える解決策が要望される。

以下、添付図面を参照して、本発明を更に詳細に説明する。

媒体に印を形成するための読み取り／書き込みエンジン
図１Ａ及び１Ｂは、本発明によるシステム及び方法に使用するための例示的ダイ１００、及びこの例示的ダイ１００からの例示的セル１１８を示している。ダイ１００は、１６個のセル１１８を備え、各セル１１８は、チッププラットホーム１０８を含み、その上に１６個の片持ち梁１１２が接続される。プラットホーム１０８は、複数のアクチュエータ１２４−１２７により位置設定可能とされ、各アクチュエータは、対応するプルロッド１２０−１２３によりチッププラットホーム１０８に接続される。図示されたように、各チッププラットホーム１０８は、そのプラットホーム１０８の各辺に位置された４つのアクチュエータ１２４−１２７を備え、プラットホーム１０８がアクチュエータ１２４−１２７の物理的限界内で二次元空間において任意の方向に移動するのを許す。片持ち梁１１２から延びるチップ（尖端）１４２及びアクチュエータ１２４−１２７は、複数の相互接続部１０４によりメモリコントローラ又は他の外部ソースに電気的に結合することができ、各相互接続部１０４は、各片持ち梁１１２又はアクチュエータ１２４−１２７を相互接続ノード１０２へ電気的に接続する。相互接続部１０４は、多数の導電性材料で作ることができる。

相互接続ノード１０２は、ダイ１００の外部ソースからダイ１００へのアクセスを与える。例えば、センス及び制御信号をアクチュエータ１２４−１２７へ送信しそしてそこから読み取って、中立状態に対するアクチュエータ１２４−１２７の位置を決定することができる。チップ１４２へ異なる信号を送信し、チップ１４２に接近して位置された媒体に対してデータの読み取り及び／又は書き込みを行うことができる。ダイ１００の設計、ダイ１００を組み込むシステムの設計において望まれるように、及び／又は他の設計目標を満足する上で望まれるように、相互接続ノード１０２及び相互接続部１０４を通して多数の他の信号を送信することができる。あるアクションを遂行するようにアクチュエータ１２４−１２７に指令するために、適当な相互接続ノード１０２及び相互接続部１０４に制御信号を通すことができる。例えば、アクチュエータ１２４−１２７へ刺激を送信してそれを作動させ、プルロッド１２０−１２３をセル１１８の外方に向けて引っ張り、プラットホーム１０８を移動させることができる。多数のセル１１８から多数のアクチュエータ１２４−１２７に制御信号を向けて、多数のプラットホーム１０８を同じ時間的空間内で移動するよう指令することができる。このようにして、複数のセル１１８を同時に、個々に制御することができ、或いはそれらを多重化することができる。セル１８が多重化される場合には、付加的な多重化回路が必要とされる。

ダイ１００は、更に、セル１１８の外側に位置された１つ以上のテスト構造体１１４、１１６を備えることができる。これらのテスト構造体１１４、１１６を測定して、アクチュエータ１２４−１２７のアーム、及び／又は相互接続部１０４、或いはダイ１００の他の特徴部の適切な製造を確保することができる。例えば、アクチュエータアーム及び１つ以上のテストノードで構成されるテスト回路１１４へテスト信号を印加し、相互接続ノード１０２に潜在的なダメージを及ぼすことなく、アームの膨張率について測定値を得ることができる。同様に、テストアクチュエータ１１６にテスト信号を印加し、そのテストアクチュエータ１１６がプルロッド１２０−１２３に加えることのできる最大の力を決定するための測定値を得ることができる。製造プロセスのその場(in situ)のプロセステスト、品質保証、又は信頼性テスト（例えば、テストアクチュエータ１１６のストレス限界や、アクチュエータの移動を誘起するための電流要求を決定する）のような他のデータも収集することができる。適当なテスト構造体を使用して多数のメトリックを測定することができる。

上述した例示的ダイ１００は、４ｘ４個のセル１１８のアレーを含むが、本発明のシステム及び方法に使用するためのダイ１００は、それと同数、それより少数又はそれより多数のセル１１８を有するダイ１００内で、セル１１８を任意の数の異なる配列で有することもできる。例えば、ダイ１００は、１行の１６個のセル１１８で構成することもできるし、或いはセル１１８の８ｘ１６個の長方形配列で構成することもできる。ダイ１００は、単一セル１１８と同程度の少数のセルを含むこともできるし、或いは単一ウェハにおいて製造プロセスで許される程度の多数のセル１１８を含むこともできる。より高いダイ密度及びより大きなウェハを製作できるように半導体製造プロセスが変化するにつれて、より多数のセル１１８を単一のダイ１００に含ませることができる。ダイ１００に組み込まれるセル１１８の数及び配列は、目標とする用途に基づいて決定することができる。例えば、非常に小さな体積の空間で媒体記憶容量が要求される場合には、少数のセル１１８を使用することができる。当業者であれば、ダイ１００の構成を決定する上で考慮できる無数の異なる設計ファクタが明らかとなろう。

図１Ａの例示的ダイ１００は、１つ以上のチップ１４２に各々対応する１つ以上の媒体セル３１８（図３Ｂに示す）を備えた媒体ダイ（図３Ａに示す）に関連付けることができる。例示的ダイ１００及び媒体ダイは、チップ１４２を媒体表面に電気的に接続できるように互いに協働関係で位置付けることができる。

図１Ｂは、図１Ａの例示的ダイ１００からのセル１１８を示している。このセル１１８は、媒体に書き込んだり読み取ったりするためにプラットホーム１０８に関連付けられた１６個のチップ１４２を備えている。各チップ１４２は、片持ち梁１１２の遠方端から延びるか、さもなければ、そこに接続される。片持ち梁１１２は、プラットホーム１０８に接続することができる。他の実施形態では、プラットホーム１０８は、より少数の又はより多数のチップ１４２に関連付けることができる。プラットホーム１０８は、片持ち梁１１２を支持するためのフレーム又は格子構造を含むと共に、規定の動作範囲にわたる熱係数が同じ動作範囲にわたる対応媒体プラットホーム３０８（図３Ｂに示す）の熱係数と実質的に同様である何らかの材料又は材料の組み合せで構成することができる。読み取り及び書き込みにとって重要なことは、プラットホーム１０８の熱膨張が媒体プラットホーム３０８の熱膨張に実質的に一致し、プラットホーム１０８にわたり配列された個々のチップ１４２を、各媒体デバイス３５０（ここでは、媒体領域とも称される）の希望の印又はターゲット位置の上に適切に位置付けできることである。媒体プラットホーム３０８とプラットホーム１０８との間の熱膨張係数の差異が、例えば、動作範囲にわたる若干のドリフトを補償するプラットホームの能力を越えると、チップ１４２が媒体デバイス３５０上に不適切に位置付けられて、読み取り及び／又は書き込みエラーを招く結果となる。例えば、媒体デバイス３５０に書き込まれた印がダイ１００のサーボシステムにより不適切にインデックスされるか、或いは間違った印が誤って読み取られて、結果を歪めることになり得る。チップ１４２は、チップ１４２が読み取るよう意図された印を読み取ると共に、チップ１４２が書き込むよう意図された（且つダイ１００が正しくインデックスできる）位置に書き込みすることができねばならない。動作範囲にわたり若干のドリフトを補償するためのプラットホーム３０８の能力は、プラットホーム１０８の熱膨張係数と媒体プラットホーム３０８の熱膨張係数とがどれほど厳密に一致していなければならないかを決定することができ、この能力は、情報記憶の密度、書き込まれる印のサイズ、プラットホーム１０８のサイズ及び／又は幾何学形状、チップ１４２のサイズ、及び他のファクタに依存し得る。

媒体プラットホーム３０８及びチッププラットホーム１０８は、希望の熱膨張率、又は熱膨張率の希望の一致を達成するために同じ材料で作る必要はない。材料を入念にドープして、材料が希望の温度範囲にわたり希望のレートで熱膨張するように仕立てられることが知られている。例えば、一実施形態では、複数のチップ１４２を支持するためのプラットホーム１０８は、シリコンで構成することができ、一方、それに対応する媒体プラットホーム３０８は、希望の動作範囲（例えば、０−７０℃）にわたりシリコンと同等の熱膨張係数を有する合金金属で構成することができる。更に、ある実施形態では、プラットホーム１０８は、複数の材料が関連する結果として希望の熱的ドリフトが達成されるように、互いに関連付けされた複数の材料で構成することができる。例えば、図１Ｃを参照すれば、一実施形態において、プラットホーム１０８に関連した１つ以上の片持ち梁１１２は、メインプラットホーム１９０に接続されたサブプラットホーム１９２（このケースでは、「Ｃ」字型サブプラットホーム）に装着することができ、サブプラットホームは、熱膨張係数の高い材料（例えば、ニッケルやアルミニウム）で構成される。メインプラットホーム１９０は、この例では、酸化物材料で構成される。各サブプラットホーム１９２は、このサブプラットホーム１９２が希望の率で膨張して、サブプラットホーム１９２に装着された片持ち梁１１２をサブプラットホーム１９２の熱膨張と共にドリフトさせ、これにより、メインプラットホーム１９０の膨張が少なくても、それに対応する媒体プラットホーム３０８の熱膨張に追従させるようなサイズにされる。このような実施形態では、メインプラットホーム１９０は、媒体プラットホーム３０８の材料より実質的に低い熱膨張係数の材料で構成すると共に、サブプラットホーム１９２は、媒体プラットホーム３０８の材料より高い熱膨張係数の材料で構成して、片持ち梁１１２のドリフト、及び延長により、チップ１４２が、ダイ１００の動作温度にわたり希望の通りに膨張させることができる。サブプラットホーム１９２は、メインプラットホーム１９０と媒体プラットホーム３０８の熱膨張の差を補償し、サブプラットホーム１９２の幾何学形状及び材料は、希望の結果を達成するように選択することができる。サブプラットホーム１９２は、図示されたように「Ｃ」字型である必要はない。更に別の実施形態では、本発明によるプラットホーム１０８を、金属及び酸化物構造体の複合体と共に格子状に配列することができ、金属及び酸化物構造体の幾何学形状は、媒体プラットホーム３０８の熱膨張係数と実質的に同様の複合プラットホーム１０８の正味熱膨張係数を定義する。当業者であれば、材料及び幾何学形状の無数の異なる組み合せを使用して、温度変化に伴うチップ１４２のドリフトが媒体プラットホーム３０８の膨張と実質的に同じ率であるようなプラットホーム１０８を達成できることが明らかであろう。

図１Ｂに示す実施形態では、プラットホーム１０８は、熱膨張係数の低い材料、例えば、二酸化シリコンで構成することができる。膨張係数の低い材料のフレーム構造をプラットホーム１０８にもたせることで、それに対応する媒体のチップ１４２のドリフトの量、及び１つおきのチップ１４２に対するチップ１４２のドリフトの量を制限することができる。チップ１４２は、シリコン、又は他の導電性材料、或いは導電性被覆を有する絶縁材で構成することができる。チップ１４２は、良く知られた半導体製造プロセスの組み合せを使用して、プラットホーム１０８と一体的に形成することができる。当業者であれば、絶縁されたフレームに導電性チップを有する片持ち梁１１２を形成するための手段が明らかであろう。

図１Ｄ及び１Ｅを参照すれば、チップ１４２間の熱的ドリフトは、ダイ１００を多数のセル１１８に分離することにより更に制限することができる。セル１１８は、限定サイズのプラットホーム１０８（即ち、フォームファクタの小さいプラットホーム）を含むことができる。図１Ａ及び１Ｂに示すように、各プラットホーム１０８は、１６個の片持ち梁１１２を支持するが、他の実施形態では、プラットホーム１０８のサイズに基づいて、それより少数又は多数の片持ち梁１１２をサポートすることができる。プラットホーム１０８のサイズは、プラットホーム１０８上で互いに最大の距離に位置されたチップ１４２間に動作中に生じるドリフトが受け容れられるレベルとなるようなサイズに制限することができる。例えば、図１Ｄに概略的に示すように、４つのセル１１８が２ｘ２の方形に配列され、各セル１１８は、プラットホーム中心１０９を伴うプラットホーム１０８を有する。ダイ１００は、ダイ１００に流れる電流、セル１１８内でのプラットホーム１０８の移動、及び環境的な作用のために、加熱し得る。ダイ１００が加熱すると、プラットホーム１０８が膨張し得る。図１Ｄにおいて明らかなように、第１チップｔ１及び第２チップｔ２は、第１プラットホーム１０８に関連付けられ、そして第３チップｔ３は、第２プラットホーム１０８に関連付けられる。初期位置ｔ１における第１チップは、第１プラットホーム１０８ａの熱膨張のために最終位置ｔ１’へシフトし得る。初期位置ｔ２（第１プラットホーム１０８ａの中心１０９ａから距離ｘ）における第２チップは、熱膨張のために最終位置ｔ２’へシフトし得る。従って、第１チップと第２チップとの間の初期距離ｄ１が、第１チップと第２チップとの間の最終距離ｄ２へ膨張する。熱的ドリフトは、考えられるサーボエラーやデータの読み間違いを生じ得る。プラットホーム１０８の熱膨張は、１つおきのプラットホーム１０８に対して分離され、そしてプラットホーム１０８は、セル１１８内の空き空間へと膨張する。このような膨張は、おそらく、アクチュエータ１２４−１２７及び相互接続部１０４の若干の変位を生じさせるが、セル１１８全体のサイズを増加させることはなく、チップのドリフトに対する熱膨張の影響を制限することができる。プラットホーム１０８は膨張するが、プラットホーム１０８の中心１０９は、ほぼ同じ位置に留まることができる。従って、例えば、第２プラットホーム１０８ｂの中心１０９ｂから距離ｘにある第３チップも、熱膨張により最終位置ｔ３’へシフトする。第１チップと第３チップとの間の初期距離ｄ３は、第１チップと第３チップとの間の最終距離ｄ４へと膨張する。第１チップと第３チップとの間の絶対距離の増加（ｄ４−ｄ３）は、第１チップと第２チップとの間の絶対距離の増加（ｄ２−ｄ１）とほぼ同じである。従って、ｄ４−ｄ３＝ｄ２−ｄ１となる。

図１Ｅに概略的に示されたように、図１Ｄの４つのセル１１８により占有された空間と同様のサイズを有する単一のセル２１８は、図１Ｄの各プラットホーム１０８の膨張に対していっそう大きな率で膨張するプラットホーム２０８を備えている。明らかなように、初期位置ｔ１における第１チップは、プラットホーム２０８の熱膨張のために最終位置ｔ１”へシフトし得る。第１チップは、図１Ｄの第１チップと同じ初期位置に置かれているが、図１Ｄの第１チップよりその対応するプラットホーム２０８の中心２０９から更なる距離にある。その結果、単一プラットホーム２０８の第１チップの最終位置ｔ１”と初期位置ｔ１との間の距離は、それより小さいプラットホーム１０８各々の第１チップの最終位置ｔ１’と初期位置ｔ１との間の距離より大きくなる。初期位置ｔ３における第３チップは、熱膨張のために最終位置ｔ３”へシフトし、この場合も、単一プラットホーム２０８の第３チップの最終位置ｔ３”と初期位置ｔ３との間の距離は、それより小さいプラットホーム１０８各々の第３チップの最終位置ｔ３’と初期位置ｔ３との間の距離より大きくなる。その結果、単一プラットホーム２０８の第１チップと第３チップとの間の距離Ｄ３は、単一プラットホーム２０８の第１チップと第３チップとの間の距離Ｄ４へと膨張する。単一の大きなプラットホーム２０８にわたる距離の膨張（Ｄ４−Ｄ３）は、２つの小さなプラットホーム１０８にわたる距離の膨張（ｄ４−ｄ３）より大きい（Ｄ４−Ｄ３＞ｄ４−ｄ３）。プラットホーム２０８は、単一セル１１８に対して外方に膨張しなければならないので、プラットホーム２０８の膨張は、いっそう大きくなる。もちろん、図１Ｅのプラットホーム２０８は、図１Ｅのプラットホーム２０８のサイズの更に４倍のプラットホーム（図示せず）と比較すると、（図１Ｄの小さなプラットホーム１０８が配列されたように）２ｘ２の方形に配列したプラットホーム２０８にわたる熱膨張が相対的に小さなものとなる。本発明によるシステム及び方法は、チッププラットホーム１０８が、ダイ１００の回路（例えば、位置設定回路、サーボ回路、等）の一般的エラー許容度内に入る適切な膨張特性を有するようにチッププラットホーム１０８のサイズをスケーリングすることができる。図１Ａを参照して上述したダイ１００は、このようなチッププラットホーム１０８を含むことが示された。

上述したようにフォームファクタの小さいプラットホーム１０８を使用することで、メモリ装置及びシステムに熱的安定性を与えることができる。更に、一般的に、比較的少数の片持ち梁を有するプラットホームは、その少数の片持ち梁が約１００個未満の片持ち梁（即ちプラットホームが支持する１０００個のチップより１桁小さい）としておおよそ定義される場合には、メモリ装置及びシステムに熱的安定性を与えることができる。熱的安定性とは、システム回路の許容度内に入る熱的ドリフト特性を希望の動作範囲にわたって有するものとして定義することができる。当業者であれば、ここに述べる説明及び利益から、少数の片持ち梁を支持するサイズとされたプラットホームは、潜在的に、このような利益を益々楽しめることが明らかであろう。熱的安定性に加えて、フォームファクタの小さいプラットホーム１０８は、フォームファクタの大きいプラットホーム１０８に比して、質量が小さい。一般的に、質量が小さいプラットホーム１０８は、質量が大きい同様の材料で構成されたプラットホーム１０８に比して、より高い速度で作動することができる。それ故、フォームファクタの小さいプラットホーム１０８は、アクセス速度が速いという能力を発揮し、メモリデバイスの全体的性能を改善することができる。更に、フォームファクタの小さいプラットホーム１０８は、固有の欠陥許容を与える。１組のアクチュエータアームの欠陥許容機構（以下に述べる）が単一のプラットホーム１０８に対してフェイルした場合には、メモリデバイスの容量のロスが、単一のプラットホーム１０８によりアクセスされる媒体デバイスの部分に制限される。比較的少数の片持ち梁１１２（例えば、１６個の片持ち梁）を支持するチッププラットホーム１０８は、例えば、数百又は数千の片持ち梁を支持するチッププラットホームに勝る利点を得ることができる。しかしながら、本発明によるシステム及び方法は、もし希望であれば、数百又は数千の片持ち梁を支持する１つ以上のプラットホームを包含することもできる。

再び、図１Ｂを参照すれば、プラットホーム１０８は、４つのバイモルフアクチュエータ、即ち左プルロッド１２０によりチッププラットホーム１０８に結合されたＸ左アクチュエータ１２４、頂部プルロッド１２１によりチッププラットホーム１０８に結合されたＹ頂部アクチュエータ１２５、右プルロッド１２２によりチッププラットホーム１０８に結合されたＸ右アクチュエータ１２６、及び底部プルロッド１２３によりチッププラットホーム１０８に結合されたＹ底部アクチュエータ１２７を使用して、位置付けることができる。各アクチュエータ１２４−１２７は、カプリングバー１４１により接続された２組のアームを備え、各組のアームは、複数のバイモルフアーム１４０を含む。相互接続部１０４を経てバイモルフアーム１４０に電圧を印加すると、バイモルフアーム１４０がセル１１８の外縁に向かって屈曲する。集合的に、２組のアームは、プルロッド１２０−１２３を引き出し、これが、次いで、プラットホーム１０８を引っ張り、プラットホーム１０８の位置を、付勢されたアクチュエータに向かってシフトさせる。プラットホーム１０８は、通常、±５０ミクロンの範囲で相対的に移動できるが、この範囲は、種々の設計上の目標により必要に応じて拡張又は縮小することができる。又、アクチュエータ１２４−１２７は、セル１１８が機能するのを許すために同じ移動範囲をもつことが要求されない。例えば、Ｘ軸アクチュエータ１２４、１２６は、±５０ミクロンの範囲をもつことができ、一方、Ｙ軸アクチュエータ１２５、１２７は、±６５ミクロンの範囲をもつことができ、或いはその逆でもよい。他の実施形態では、アクチュエータ１２４−１２７は、バイモルフ構造以外の構造を含むことができ、例えば、アクチュエータ１２４−１２７は、櫛形電極構造を含むことができる（例えば、１９９９年１２月１７日出願の「Molecular Memory Medium and Molecular Memory Integrated Circuit」と題する米国特許出願第０９／４６５，５９２号（代理人ドケットNo.ＬＡＺＥ−０１０００ＵＳ０）に説明されている）。更に別の実施形態では、チッププラットホーム１０８は、アクチュエータを含む必要がなく、例えば、それに対応する媒体プラットホーム３０８が充分な移動範囲をもつように使用される。

複数の相互接続部１０４は、例えば、束１０３においてプラットホーム１０８に電気的に結合され、各束１０３は、複数のチップ１４２に関連した相互接続部１０４を含む。図示されたように、セル１１８は、４つの束１０３を含み、各束１０３は、４つのチップ１４２に対応する４つの相互接続部１０４を含む。他の実施形態では、セル１１８は、１つ以上の束１０３を含むことができ、そして各束１０３は、１つ以上の相互接続部１０４を含むことができる。各束１０３は、これをコイル状にするか又はアコーディオン状の形態で引き回すことができ、相互接続部１０４を、例えば、部分的に広げることで伸ばして、相互接続部１０４から離れるチッププラットホーム１０８の移動を相互接続部１０４が制限するのを防止するか、或いは相互接続部１０４を、例えば、曲げることでつぶして、チッププラットホーム１０８が相互接続部１０４に向かって引き出される短い距離を受け入れることができる。別々の組の相互接続部（図示せず）を各アクチュエータ１２４−１２７に接続して、それらアクチュエータ１２４−１２７を付勢することができる。ある実施形態では、相互接続部１０４は、チッププラットホーム１０８の望ましからぬ移動を制限することができる。例えば、一実施形態では、相互接続部１０４は、深いｚ次元を有する断面を含み、即ちダイ１００の平面に垂直な平面に沿った次元（ここでは、ｚ次元とも称される）を有する断面を含むことができる。このような幾何学形状は、ｚ次元におけるプラットホーム１０８の移動を制限することができ、媒体プラットホーム３０８に対するチッププラットホーム１０８の希望のｚ位置付けを保証する上で助けとなり得る。相互接続部１０４が、上述したように、プラットホーム１０８のｚ移動を制限するように構成される場合には、相互接続部１０４が「サスペンション」として働くと言うことができる。このような構成は、アクチュエータ１２４−１２７がプラットホーム１０８をｚ次元において堅牢なものとして保持する必要がないという利点がある。

アクチュエータ１２４−１２７は、更に、それらが完全に破壊されない限り機能するような欠陥許容設計を含み、ダイの信頼性及び寿命を高めることができる。欠陥許容設計は、３００３年１０月１４日に出願された「Fault Tolerant Micro-Electro Mechanical Actuators」と題する米国特許出願第１０／６８４，７６０号に詳細に説明されている。図１Ｂにおいて明らかなように、各アクチュエータ１２４−１２７は、２組のアームを含み、各組は、多数のバイモルフアーム１４０を有する。アクチュエータ１２４−１２７のアームの１つが折れた場合には、そのアーム１４０が開路を形成する。折れたアーム１４０は、アクチュエータ１２４−１２７がプラットホーム１０８に及ぼし得る潜在的な力を減少し、これにより、アクチュエータ１２４−１２７がプラットホーム１０８を移動し得る最大範囲を減少させる。アクチュエータ１２４−１２７は、アクチュエータ１２４−１２７の最大移動範囲がチップ１４２の使用可能な移動範囲を越えるように構成することができ、従って、アクチュエータ１２４−１２７の性能が低下しても、セル１１８の性能の低下は生じない。図１Ｂは、各アクチュエータ１２４−１２７が全部で２０本のアーム１４０をもつ場合を示している。アーム１４０の本数を増加すると、アクチュエータ１２４−１２７の欠陥許容度を高めることができるが、アクチュエータ１２４−１２７に必要とされる物理的空間の量も増加する。同様に、６本のアーム１４０のような少数のアーム１４０は、アクチュエータ１２４−１２７に必要とされる物理的空間の量を減少できるが、アクチュエータ１２４−１２７がダメージを受ける敏感さを高め、ひいては、欠陥許容であることに対するその効率を低減することになる。

チップ１４２及びそれに対応する片持ち梁１１２は、チッププラットホーム１０８が媒体表面に沿って移動するときにチップが絶えず接触するか又はほぼ接触するように形成することができる。本発明による一実施形態では、片持ち梁１１２は、プラットホーム１０８により画成された平面から離れて媒体表面へ向かってカーブするような曲率をもつことができる。従って、媒体プラットホーム３０８（図３Ａに示す）がチッププラットホーム１０８に接近して位置されるときには、チップ１４２が最初に媒体プラットホーム３０８に接触する。片持ち梁１１２は、チッププラットホーム１０８又は媒体プラットホーム３０８のいずれかから片持ち梁１１２に圧力が加えられたときにスプリング状の応答をするように設計することができる。従って、チッププラットホーム１０８と媒体プラットホーム３０８との間の距離の変化が小さいと、必ずしも片持ち梁１１２が媒体面との電気的接触を切断しないことになる。片持ち梁１１２のチップ１４２は、各アクチュエータ１２４−１２７によるチッププラットホーム１０８及び／又は媒体プラットホーム３０８の移動により媒体内に位置させることができる。

他の実施形態では、チップ１４２は、独立した方向制御性をもつことができる。従って、片持ち梁１１２は、参照番号１９９により定義された３つの全ての軸（ｚ軸、ｙ軸及びｚ軸）に沿って移動できるように設計することができる。このような設計は、片持ち梁１１２に指令する制御信号を許すために付加的な相互接続部１０４を必要とする。

超先鋭チップの形成
媒体表面に微細なドメインを形成するために、極めて微細なチップ幅を有するチップを形成することができる。本発明によりチップを形成する１つの方法は、シリコン基板上に窒化シリコン（ＳｉＮ）ハードマスクを形成し、次いで、等方性エッチングを適用して、先鋭なチップを形成するステップを含むことができる。又、この方法は、例えば、プラズマエンハンスト化学気相堆積（ＰＥＣＶＤ）処理技術、又は低圧力化学気相堆積（ＬＰＣＶＤ）処理技術を使用して、シリコンウェハにＳｉＮを堆積するステップを含むことができる。次いで、ウェハにホトレジストを被覆し、そして標準的なリソグラフィー技術を使用して露出させて、希望のチップ高さに基づいてサイズ決めされた１つ以上の小さな方形（ここでは、パッドとも称される）を含むチップパターンを形成する。例えば、約０．２μｍ高さのチップが望まれる場合には、０．３μｍｘ０．３μｍの方形を形成することができる。ホトレジストマスクで保護されなかったＳｉＮは、非等方性エッチングを使用して表面から除去することができ、例えば、プラズマエッチング装置において除去することができる。ホトレジストは、１つ以上のＳｉＮハードマスクを残すように、任意に除去することができる。

図２は、一連のレシピステップを経てウェハ２８０の一部分を処理するところを示す。上述したように、シリコン表面２８２の上にハードマスク２８４を形成する。次いで、ウェハを、例えば、液体化学槽（即ち、ウェットエッチング）において、又は六フッ化イオウ（ＳＦ₆）化学物質を使用するプラズマエッチング装置において、等方性エッチングすることができる。等方性エッチングは、図２に第２の線２８６で示すように、ハードマスクが約０．１μｍだけアンダーカットされるようにして適用することができる。エッチングは、例えば、光学顕微鏡のもとで構造体を観察することにより、目で見て終了点を決めることができる。等方性エッチングを遂行する前にホトレジストが除去されない場合には、ホトレジストを除去しなければならない。ウェハを洗浄して、残留ホトレジスト及び他の汚染物を除去した後に、例えば、ピラニアのようなウェット化学槽において後続処理を遂行する。これらのステップに続いて、ウェハを酸化物成長炉に入れて酸化させ、第３の線２８８に対応するシリコンの部分を酸化物成長プロセス中に消費させる。ほぼ０．１μｍの酸化物を成長させて、満足なチップを形成することができる。窒化物のハードマスクがチップの頂部において酸化物の成長を妨げ、そして酸化物は、少なくともそれが窒化物パッドをアンダーカットするまで、側部から内方へ着実に成長する。ウェハを炉から取り出すと、例えば、化学槽においてフッ化水素（ＨＦ）酸により酸化物を剥離することができる。酸化物がエッチング剤によりアンダーカットされるので、窒化物パッドが落下する。酸化物とシリコンとの間の高いエッチング選択性のために、シリコンをほとんど除去せずに酸化物が除去される。このステップの結果として、超先鋭なシリコンチップ２４２が形成される。もし希望であれば、ウェハを更に再酸化して、酸化物チップを形成することができる。更に、等方性エッチングの前又は後に非等方性シリコンエッチングを遂行することによりチップの高さを増加することができる。

読み取り／書き込みエンジンに使用するための記憶媒体
図３Ａ及び３Ｂは、本発明によるシステム及び方法に使用するための例示的媒体ダイ３００、及びこの例示的媒体ダイ３００からの例示的媒体セル３１８を示している。媒体ダイ３００は、１６個のセル３１８を備え、各セル３１８は、媒体プラットホーム３０８を含み、その上に１６個の媒体デバイス３５０が接続される。プラットホーム３０８は、複数のアクチュエータ３２４−３２７により位置設定可能とされ、各アクチュエータは、対応するプルロッド３２０−３２３により媒体プラットホーム３０８に接続される。図示されたように、各媒体プラットホーム３０８は、その媒体プラットホーム３０８の各辺に位置された４つのアクチュエータ３２４−３２７を備え、プラットホーム３０８がアクチュエータ３２４−３２７の物理的限界内で二次元空間において任意の方向に移動するのを許す。媒体デバイス３５０及びアクチュエータ３２４−３２７は、複数の相互接続部３０４によりメモリコントローラ又は他の外部ソースに電気的に結合することができ、各相互接続部３０４は、各メモリデバイス３５０又はアクチュエータ３２４−３２７を相互接続ノード３０２へ電気的に接続する。相互接続部３０４は、多数の導電性材料で作ることができる。

ダイ１００と同様に、媒体ダイ３００は、媒体ダイ３００の外部のソースから媒体ダイ３００へのアクセスを与える相互接続ノード３０２を備えている。更に、媒体ダイ３００は、同様に、セル３１８の外部に位置された１つ以上のテスト構造体３１４、３１６を含むことができる。図３Ａに示された媒体ダイ３００は、４ｘ４個のセル３１８のアレーを含むが、本発明のシステム及び方法に使用される媒体ダイ３００は、それに対応するダイ１００の構成に対応するように構成及び配列された媒体セル３１８の多数の異なる配列を媒体ダイ３００内に有することができる。上述したように、例示的ダイ１００及び媒体ダイ３００は、チップ１４２をそれに対応する媒体デバイス３５０に電気的に接続できるように、互いに動作的に関連する関係で位置させることができる。

図３Ｂは、本発明の実施形態に使用するためのメモリセル３１８を示している。メモリセル３１８は、能動的でも受動的でもよい（以下に詳細に述べる）１６個の媒体デバイス３５０に接続されたプラットホーム３０８を備えている。チッププラットホーム１０８と同様に、媒体プラットホーム３０８は、媒体デバイス３５０を支持するためのフレーム又は格子構造を含むことができ、プラットホーム１０８を構成する材料と実質的に同様の熱膨張係数を有する材料で構成される。上述したように、ある実施形態では、媒体プラットホーム３０８は、膨張係数の低い何らかの材料、例えば、二酸化シリコンで構成することができる。プラットホーム３０８に、膨張係数の低い材料のフレーム構造をもたせることで、それに対応するチップ１４２に対する各媒体デバイス３５０のドリフト量を減少することができる。各媒体デバイス３５０は、１つおきの媒体デバイス３５０から分離することもできるし、或いは媒体セル３１８を連続的な表面とすることもできる。他の実施形態では、プラットホーム３０８を、より少数の又は多数の媒体デバイス３５０に接続することができる。媒体ダイ３００は、例えば、ダイ１００上のチッププラットホーム１０８の数に対応する１つ以上のメモリセル３１８を含むことができる。

チッププラットホーム１０８と同様に、媒体プラットホーム３０８は、４つのバイモルフアクチュエータ、即ち左プルロッド３２０により媒体プラットホーム３０８に結合されたＸ左アクチュエータ３２２、頂部プルロッド３２４により媒体プラットホーム３０８に結合されたＹ頂部アクチュエータ３２６、右プルロッド３３０により媒体プラットホーム３０８に結合されたＸ右アクチュエータ３２８、及び底部プルロッド３３４により媒体プラットホーム３０８に結合されたＹ底部アクチュエータ３３２を使用して、位置付けることができる。各アクチュエータ３２４−３２７は、カプリングバー３４１により接続された２組のアームを備え、各組は、複数のバイモルフアーム３４０を含む。相互接続部（図示せず）を経てバイモルフアーム３４０に電圧を印加すると、バイモルフアーム３４０は、取り付けられたプルロッドがアクチュエータへ引っ張られるように屈曲する。集合的に、２組のアームは、プルロッド３２０−３２３を引き出し、これが、次いで、媒体プラットホーム３０８を引っ張り、媒体プラットホーム３０８の位置を、付勢されたアクチュエータに向かってシフトさせる。プラットホーム１０８と同様に、媒体プラットホーム３０８は、通常、±５０ミクロンの範囲で相対的に移動できるが、この範囲は、種々の設計上の目標により必要に応じて拡張又は縮小することができる。又、アクチュエータ３２４−３２７は、セル１１８が機能するのを許すために同じ移動範囲をもつことが要求されない。他の実施形態では、アクチュエータ３２４−３２７は、バイモルフ構造以外の構造を含むことができ、例えば、アクチュエータ３２４−３２７は、櫛形電極構造を含むことができる。更に別の実施形態では、媒体プラットホーム３０８は、アクチュエータを含む必要がなく、例えば、それに対応するチッププラットホーム１０８が充分な移動範囲をもつように使用される。上述したように、アクチュエータ３２４−３２７は、更に、それらが完全に破壊されない限り機能するような欠陥許容設計を含み、ダイの信頼性及び寿命を高めることができる。

複数の相互接続部３０４は、例えば、束において媒体プラットホーム３０８に電気的に結合され、各束は、複数の媒体デバイス３５０に対応する相互接続部３０４を含む。図示されたように、セル３１８は、４つの束を含み、各束は、４つの媒体デバイス３５０に対応する４つの相互接続部３０４を含む。他の実施形態では、セル３１８は、１つ以上の束３０３を含むことができ、そして各束３０３は、１つ以上の相互接続部３０４を含むことができる。各束３０３は、これをコイル状にするか又はアコーディオン状の形態で引き回すことができ、相互接続部３０４を、例えば、部分的に広げることで伸ばして、相互接続部３０４から離れる媒体デバイス３５０の移動を相互接続部３０４が制限するのを防止するか、或いは相互接続部３０４を、例えば、曲げることでつぶして、媒体プラットホーム３０８が相互接続部３０４に向かって引き出される短い距離を受け入れることができる。更に、上述したように、一対の相互接続部３０４を各アクチュエータに接続して、アクチュエータ３０４を付勢することができる。ある実施形態では、相互接続部３０４は、媒体プラットホーム３０８の望ましからぬ移動を制限することができる。例えば、上述したように、一実施形態では、相互接続部３０４は、深いｚ次元を有する断面を含み、即ちダイ３００の平面に垂直な平面に沿った次元（ここでは、ｚ次元とも称される）を有する断面を含むことができる。このような幾何学形状は、ｚ次元における媒体プラットホーム３０８の移動を制限することができ、プラットホーム１０８に対する媒体プラットホーム３０８の希望のｚ位置付けを保証する上で助けとなり得る。相互接続部３０４が、上述したように、チッププラットホーム１０８のｚ移動を制限するように構成される場合には、相互接続部３０４が「サスペンション」として働くと言うことができる。このような構成は、アクチュエータ３２４−３２７が媒体プラットホーム３０８をｚ次元において堅牢なものとして保持する必要がないという利点がある。

アクチュエータ３２４−３２７は、更に、それらが完全に破壊されない限り機能するような欠陥許容設計を含み、ダイの信頼性及び寿命を高めることができる。図３において明らかなように、各アクチュエータ３２４−３２７は、２組のアームを含み、各組は、多数のアーム３４０を有する。アーム３４０の１つが折れた場合には、そのアーム３４０が開路を形成する。折れたアーム３４０は、アクチュエータ３２４−３２７が媒体プラットホーム３０８に及ぼし得る潜在的な力を減少し、これにより、アクチュエータ３２４−３２７が媒体プラットホーム３０８を移動し得る最大範囲を減少させる。アクチュエータ３２４−３２７は、アクチュエータ３２４−３２７の最大移動範囲が対応チップ２４２の使用可能な移動範囲を越えるように構成することができ、従って、アクチュエータ３２４−３２７の性能が低下しても、媒体セル３１８の性能の低下は生じない。図３は、各アクチュエータ３２４−３２７が全部で２０本のアーム３４０をもつ場合を示している。アーム３４０の本数を増加すると、アクチュエータ３２４−３２７の欠陥許容度を高めることができるが、アクチュエータ３２４−３２７に必要とされる物理的空間の量も増加する。同様に、６本のアーム３４０のような少数のアーム３４０は、アクチュエータ３２４−３２７に必要とされる物理的空間の量を減少できるが、アクチュエータ３２４−３２７がダメージを受ける敏感さを高め、ひいては、欠陥許容であることに対するその効率を低減することになる。

図４Ａは、本発明のシステム及び方法に使用するための媒体デバイス４５０の実施形態を非書き込み状態で示す断面図である。媒体デバイス４５０は、例えば、シリコンで構成された基板４５２と、このシリコン基板上に形成された下層４５４と、この下層４５４上に形成された相変化層４５６と、この相変化層４５６上に形成された任意の上層４５８とを備えている。下層４５４は、高導電性材料で構成することができ、従って、相変化層４５６から熱を引き出して、相変化層４５６の急速冷却を容易にする。一実施形態では、下層４５４は、タングステンで構成することができ、他の実施形態では、下層４５４は、白金、金、アルミニウム及び銅の１つ以上で構成することができる。更に別の実施形態では、下層４５４は、高導電率の他の材料で構成することができる。当業者であれば、下層４５４を形成するための無数の異なる材料が明らかであろう。下層４５４を基板４５２から絶縁することが望まれる場合には、下層４５４と基板４５２との間に中間絶縁層があってもよい。例えば、一実施形態では、媒体４５６を基板４５２から絶縁するように、酸化物及び窒化物材料の１つで中間層を構成することができる。

媒体デバイス４５０に上層４５８が含まれる場合には、上層４５８は、相変化層４５６とは異なる材料で構成することができ、そしてチップ４４２が上層４５８に接触したときに相変化層４５６及び／又はチップ４４２への物理的なダメージを防止するように選択できる。上層４５８は、上層４５８及び／又はチップ４４２の寿命を延長するように、磨耗に耐える材料で構成することができる。上層４５８は、通常、低インダクタンス特性及び高硬度特性を含む。例えば、一実施形態では、上層４５８は、導通性の悪い硬い材料である窒化チタン（ＴｉＮ）で構成することができる。しかしながら、膜を横切るよりも膜を貫通する方が電流を容易に導通する非等方性の柱状材料を使用するのが効果的である（以下に詳細に述べるように）ことに注意されたい。ＴｉＮは、１つのこのような非等方性の柱状材料である。別の実施形態では、上層４５８は、ダイアモンド状炭素（ＤＬＣ）で構成することができる。ダイアモンド状炭素の導電率は、製造プロセスにおいて種々の技術により調整することができる。１つのこのような技術は、ダイアモンド状炭素の形成に窒素のようなドーパントを使用することを含む。更に別の実施形態では、上層は、実質的に非等方性の別の柱状材料である窒化モリブデン（ＭｏＮ）を含む。多数の異なる金属窒化物を使用することができる。

媒体デバイス４５０の更に別の実施形態では、上層４５８は、絶縁材で構成することもできる。例えば、上層４５８は、窒化シリコン（ＳｉＮ）又は酸化物で構成することができる。上層４５８として絶縁材が使用される場合には、チップから媒体デバイス４５０に与えられる電流は、相変化層４５６に到達する前に、上層４５８をトンネル通過しなければならない。従って、一実施形態では、上層４５８に使用される絶縁材は、薄いものであり（相変化層４５６に対して）、これにより、電流が相変化層４５６と相互作用し得る前に必要なトンネル作用の量を減少する。別の実施形態では、上層４５８に対する絶縁材は、酸化物である。

更に別の実施形態では、上層は、サーメット状材料で構成することができる。サーメットは、セラミック絶縁材（通常は、誘電体）と、マトリクスを形成する金属導体とを結合したものである。マトリクスは、コンクリート状構造を有することができ、ここで、金属は、コンクリート内の小石に類似し、そして誘電体は、小石を一緒に保持する「のり」に類似している。又、これは、ＴｉＮに良く似た柱状構造を有することもできる。いずれの形態も、電流が膜を横切って横方向に流れるのではなく膜を貫通して流れるのが好ましいような相対的非等方性導電率を許す。更に別の実施形態では、相変化材料は、導体としての相変化材料を絶縁材のマトリクスで取り巻いたもので構成されたサーメットに置き換えることができる。更に別の実施形態では、相変化層は、分離したドットを絶縁材で取り巻いたもので構成することができる。このような実施形態の別のものにおいて、相変化層は、隣接ドットに電気的に接続されない個別の導体をドット上に有することができる。更に別の実施形態では、上層は、電圧と共に非直線的な導電特性を示す材料、特に、高い電圧ポテンシャルで導電率が増加する材料で構成することができる。このような材料は、酸化スズ（ＳｎＯ）を含む。更に別の実施形態では、上層は、温度と共に非直線的な導電特性を示す材料、特に、高い温度で導電率が増加する材料で構成することができる。このような材料は、シリコンのような多数の半導体を含む。これら別の材料の多くは、その組み合せで上層の非等方性導電率特性を高めるように一緒に使用することができる。更に、これらの上層材料は、一緒に混合するのではなく、順次に使用して、上層の性能特性を向上させることもできる。例えば、炭素の非常に薄い層をＴｉＮの上に追加して、酸化に対するバリアを形成すると共に、表面の平滑性を改善することができる。

媒体デバイス４５０のある実施形態において、相変化層４５６は、相変化材料で構成される。相変化材料は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及び／又はテルリウム（Ｔｅ）を含むことができる（このような相変化材料は、一般に、カルコゲニドと称される）。相変化材料の一部分があるスレッシュホールド温度を越えて加熱され、次いで、非常に急速に冷却される（即ち、急冷される）ときには、材料の相が結晶状態からアモルファス状態へと変化する。逆に、相変化材料があるスレッシュホールドを越えて加熱され、次いで、ゆっくり冷却することが許される場合には、材料が再結晶化する傾向となる。これら相変化の結果として、材料の抵抗率が変化する。この抵抗率変化は、相変化材料において極めて大きなものであり、導電性のチップ又は導電性被覆を含むチップにより、そのチップ４４２及び媒体デバイス４５０に電流を流すことで、容易に検出することができる。相変化材料は、良く知られており、例えば、参考としてここに援用するオブシンスキー氏に発行された米国特許第３，２７１，５９１号及び第３，５３０，４４１号のような多数の参照文献に開示を見つけることができる。媒体デバイス４５０の他の実施形態では、相変化層４５６を磁気−光学材料と置き換えることができる。

上層４５８に加えて、媒体デバイス４５０は、任意であるが、上層４５８の上に形成され、堆積され、接着され、さもなければ、配置され、位置され又は塗布された平滑剤４５１を含むことができる。ある実施形態では、平滑剤４５１は、液体でよい。他の実施形態では、平滑剤４５１は、二硫化モリブデンのような非液体でもよい。別の実施形態では、平滑剤４５１は、炭素の形態でよい。平滑剤４５１は、無数の異なる技術を使用して上層４５８に塗布することができる。ある実施形態では、平滑剤４５１は、堆積プロセスを使用して上層４５８に堆積することができる。別の実施形態では、平滑剤４５１は、上層４５８にスプレーすることができる。当業者であれば、チップと媒体デバイス４５０との間に希望の関係を与えるために使用できる無数の異なる平滑剤、及びそのような平滑剤４５１を塗布する無数の異なる技術が明らかであろう。

媒体デバイス４５０は、例えば、堆積チャンバー（例えば、化学的気相堆積（ＣＶＤ）チャンバー、プラズマ気相堆積（ＰＶＤ）チャンバー）、及び／又は炉を使用して膜層を順次に堆積又は成長させるための慣習的な半導体製造プロセスを使用して形成することができる。或いは又、媒体デバイス４５０は、シャドーマスクを使用して形成することができる。シャドーマスクを使用する場合には、少なくとも１つのアパーチャーを含むマスクウェハを最終的ウェハの上に置いて、媒体デバイス４５０を形成する。マスクウェハ及び最終的ウェハは、次いで、堆積プロセスを受ける。堆積プロセス中に、化学薬品がシャドーマスクを貫通し、媒体デバイス４５０を形成するように堆積される。更に、媒体及び／又は媒体スタックをリフトオフレジスト層の上に堆積することができる。レジスト層及び過剰な媒体スタックは、媒体デバイス４５０が形成されたウェハを溶媒槽に入れて、レジストを分解し、過剰な材料の除去を許すことにより、除去することができる。当業者であれば、媒体デバイス４５０を形成する無数の異なる技術が明らかであろう。

図４Ｂは、印４６０（これは、データビットを表わすことができ、便宜上、ここでは、データビットと称される）が形成された図４Ａの媒体デバイス４５０を示す断面図である。一実施形態では、データビット４６０は、上層４５８に接触するか又はほぼ接触して位置されたチップ４４２から相変化層４５６に電流を通過させて、チップ４４２の付近で相変化層４５６を加熱することにより、形成することができる。上述したように、相変化層４５６の温度がスレッシュホールド温度を越えたときに、相変化層４５６は、半溶融又は溶融状態となり、これを急冷してアモルファスビットを形成することができる。他の実施形態では、バルク相変化層４５６がアモルファス構造を有することができ、これを加熱したときに、更にゆっくり冷却させて、結晶構造を形成することができる。急冷とは、溶融又は半溶融の相変化材料から、アモルファス構造又は部分的非結晶構造を達成する冷却の速度として定義される。冷却、低速冷却、又は単純な冷却は、相変化材料が溶融又は半溶融材料から結晶構造を形成するに充分なほどゆっくりした冷却の速度として定義される。一実施形態では、急冷は、加熱部分から電流を取り去り、そして導電性の下層が加熱部分から熱を取り去るのを許すことで達成でき、一方、単純な冷却は、加熱部分から電流を減少させ、そして導電性の下層が加熱部分から熱を取り去るのを許すことで達成できる。他の実施形態では、急冷は、電流を取り去るだけでなく、電流を加熱部分からクランプ（以下に述べる）を経て転向することで達成でき、一方、単純な冷却は、加熱部分から電流を取り去ることを含むことができる。急冷を達成する厳密な技術は、相変化材料、下層の導電率、その部分が加熱される温度、並びに環境及び他のファクタに依存する。更に、多数の抵抗率状態が使用される（即ち、データが非バイナリー形態で記憶される）場合には、冷却及び急冷は、種々の冷却速度をもつことができると共に、加熱温度と組み合せて、希望の及び設計された多数の異なる抵抗率状態を達成することができる。

バイナリーシステムでは、データビット４６０は、それを取り巻くバルク相変化層４５６に対する不調和抵抗を有し、この不調和性が、媒体デバイス４５０に記憶されたデータを表わす。媒体デバイス４５０からデータビット４６０を消去するために、データビット４６０を含む相変化層４５６の部分に第２の電流を付与して、その部分を加熱すると共に、その部分を適切に制御して、バルク相変化層４５６の構造体形成する（アモルファスであるか結晶であるかに関わらず）。従って、データビット４６０の抵抗率は、非書き込み状態の抵抗率へ変化される。例えば、バルク相変化層４５６がアモルファス構造を有する場合には、結晶ビット４６０を含む相変化層４５６の一部分を、結晶ビット４６０を形成するために適用された第２の、より高い温度へ加熱することにより、結晶ビット４６０を消去することができる。次いで、この部分を周囲温度へと急冷して、その部分が、バルク相変化層４５６の元の抵抗率と同様の抵抗率を有するアモルファス構造を形成するようにさせる。

例えば、本発明による媒体デバイス４５０の一実施形態では、相変化層４５６をカルコゲニドで構成することができる。相変化層４５６のバルクは、結晶構造をもつことができ、非書き込み状態に対応し得る。データビット４６０を書き込み状態にセットするために、相変化層４５６のターゲット部分に第１電流を付与して、相変化層４５６のその部分をスレッシュホールド温度（相変化材料の溶融温度）に加熱させ、これは、カルコゲニドの一実施形態では、約６００℃である。相変化層４５６を周囲温度に急冷することができ、スレッシュホールド温度に加熱された相変化層４５６の部分は、その抵抗率がバルクの非書き込みの相変化層４５６より高くなり、これにより、データビット４６０として解釈できる印を形成する。このような実施形態では、急冷は、１０から１００ナノ秒の範囲の速度で第１電流を除去することにより達成できるが、この速度は、実質的に変化し得る。データビット４６０を非書き込み状態（ここでは、リセット状態及び消去状態とも称される）へリセットするために、第２電流を付与して、相変化層４５６の部分を、１７０℃から２５０℃（又はそれ以上で、スレッシュホールドまでを含む）の範囲の温度にほぼ等しい温度に加熱する。（温度範囲は、カルコゲニドの組成に依存し、ある実施形態では、１００℃から２５０℃又はそれ以上といった他の範囲でもよい。）相変化層４５６の部分が周囲温度に冷却すると、データビット４６０が結晶構造をもつように形成され、結晶構造は、バルクの非書き込みの相変化層４５６の抵抗率に近い抵抗率を有する。データビット４６０を書き込み及び消去する動作範囲を調整するために相変化層４５６に対して異なる材料を使用することができる。カルコゲニドにおける元素の割合を変更することは、書き込み及び消去温度を変更する１つの方法である。

温度は、あるレベルの特殊性で説明したが、熱を加える部分の状態は、一般に、その部分の冷却速度により最も影響されることに注意されたい。冷却速度は、加熱部分に流れる電流を加熱部分から除去する速度、及びいかに急速に加熱部分から熱を運び去ることができるか（即ち、媒体デバイス４５０スタックの材料の伝導率）によって影響され得る。最低温度に到達し（即ち、上述した実施形態では、約１７０℃の結晶化温度）そしてそれが維持される場合には、材料を再結晶化し得るに充分なほどゆっくりと材料を冷却できると主として考えられる。このような冷却は、加熱部分に付与される電流を減少することを含む多数の異なる技術を使用して達成することができる。ある実施形態では、電流を段々に減少すると共に、加熱部分を希望の時間中希望の温度レベルに維持し、従って、実質的に全部分にわたって結晶化を達成することができる。当業者であれば、相変化層４５６の異なる応用、及び相変化層４５６の材料特性に変化を達成する技術が明らかであろう。

他の実施形態では、相変化層４５６は、そのバルクが非書き込み状態に対応するアモルファス構造を含むようなカルコゲニドで構成することができる。このような実施形態では、相変化層４５６のターゲット部分を加熱してゆっくりと冷却し、その部分が結晶化して、書き込み状態を有するデータビット４６０として解釈できる印を形成することができる。本発明によるシステム及び方法は、ここに開示する慣例や、上述した温度範囲又は材料特性に限定されると解釈してはならない。本発明によるシステム及び方法は、材料特性に対応する印を有する相変化層４５６の全てのこのような応用に適用することを意味する。

上記実施形態で説明したように、アモルファスデータビット４６０を消去するために、データビット４６０を含む相変化層４５６の部分に第２電流を付与することができる。この部分が冷却するときに、この部分の抵抗率は、バルク相変化層４５６の元の値にほぼ等しい値に復帰し、これにより、データビット４６０を消去する。媒体デバイス４５０の大きな領域に熱を加えることにより多数のデータビット４６０を非書き込み状態にリセットすることができる。例えば、媒体デバイス４５０は、媒体デバイス４５０の下に埋設されたヒータに電流を付与することができる。この熱を媒体デバイス４５０の全てのメモリ位置又は媒体デバイス４５０の一部分に加えて、相変化層４５６の加熱部分の抵抗率を非書き込み値に復帰させることができる。例えば、一実施形態では、媒体デバイス４５０内の帯を加熱するためにストリップヒータを位置することができる。更に別の実施形態では、媒体デバイス４５０の少なくとも一部分にレーザを適用してその部分を加熱することができる。例えば、プラットホーム１０８が二酸化シリコンのような透明材料で構成される場合には、プラットホーム１０８を貫通してレーザを当てて、媒体プラットホーム３０８上の１つ以上の媒体デバイス４５０を加熱することができる。更に別の実施形態では、媒体デバイス４５０の諸部分を選択的に加熱するようにダイオードヒータのマトリクスを形成することができる。このようなバルク消去は、一方又は両方のダイ１００、３００に複雑さを追加するが、チップ磨耗の減少等の利益を潜在的に与えることができる。

本発明による媒体デバイス４５０の更に別の実施形態では、相変化層４５６は、複数の抵抗率状態を有することができる。例えば、非書き込み状態において、相変化層４５６は、第１抵抗率を有することができる。次いで、相変化層４５６を異なる温度に加熱して急冷し、相変化層４５６の抵抗率を変化させることができる。一実施形態では、チップ及び相変化層４５６にまたがって読み取り電圧を印加し、相変化層４５６の抵抗率が、バルク相変化層４５６に対する初期の非書き込み状態又はその付近にあるか、或いは非書き込み状態以外の状態として測定されるに充分なほど異なる状態にあるか感知することができる。相変化層４５６は、初期状態又は非書き込み状態において第１抵抗率特性を有することができる。次いで、相変化層４５６に第１電流を付与して、相変化層４５６を第１温度に加熱することができる。相変化層４５６から第１電流を除去し、相変化層４５６が冷却して、第２抵抗率特性を有する構造体を形成する。一実施形態では、この第２状態における相変化層４５６の抵抗率を測定することができる。この第２抵抗率は、相変化層４５６が第１電流により加熱される温度と、相変化層４５６の冷却時間とに基づいて変化し得る。抵抗率測定範囲は、データ値に対応することができ、異なる範囲が異なるデータ値に対応する。例えば、バイナリー以外のデータ記憶構成を使用して、複数の抵抗率範囲を複数のデータ値として使用することができる。一実施形態では、３つのデータ値を含むデータ記憶構成は、データを記憶するのにバイナリーシステムではなくベース３システムを使用することができる。各データビットに対して４つの異なる抵抗率状態が考えられる別のデータ記憶構成では、各データビットが２ビットに対応できる（例えば、各々が００、０１、１０又は１１に対応できる）。或いは又、相変化層４５６に対する抵抗率特性の正確な値を、より正確なアナログデータ記憶のために測定することができる。抵抗率の測定値は、媒体の第１状態に対して測定値をとることで優先的に得られるが、絶対的測定値をとることで得ることもできる。別の測定方法は、測定データの導関数としてデータを抽出する。

相変化層４５６は、抵抗率状態に対して大きなダイナミックレンジを有することができ、従って、アナログデータ記憶を許す。相変化層４５６の抵抗率特性に対するダイナミックレンジは、ほぼ３から４桁の大きさである（即ち、１０００−１０，０００ｘ）。例えば、抵抗率は、０．１Ωｃｍ以下から１０００Ωｃｍ以上の範囲である。しかしながら、一実施形態では、相変化材料上のプローブからの熱が、媒体４５６の非常に僅かな面積しかその抵抗率の変化を受けさせないようにする。この形態では、媒体の小さな領域しか変更されないので、小さなダイナミックレンジを観察することができる。媒体システムは、通常、最初に堆積される状態においてある値範囲を表示し、測定された抵抗値が異なる位置で変化するようにする。更に、相変化材料及び上層の厚みの変化は、チップを通して感知される測定抵抗の差を形成し得る。これらの差は、チップから読み取られた信号におけるノイズとして表わされる。ノイズを減少する１つの方法は、記録媒体のアナログの性質を使用する。チップの下の媒体の状態は、本書のどこかで述べる手段により検出することができる。次いで、チップに電圧波形を印加して、媒体を加熱して、冷却し、媒体の状態を変化させる。次いで、チップの下の媒体を再び読み取る。値が、その位置の希望のノイズ裕度内にない場合には、別の電圧波形を印加して、値を希望の裕度範囲内へ変化させる。波形は、結晶パルス又はアモルファス化パルス、或いはこのようなパルスの組み合せで構成することができる。多数の読み取り及び書き込みサイクルを使用して、値を希望の裕度範囲へ推進させることができる。このようにして、媒体に適応式に書き込みを行って、その後の読み取り信号におけるノイズを減少することができる。或いは又、記録媒体を希望の状態へ駆動するのに使用される波形は、加熱及び冷却間に抵抗状態を測定することにより加熱及び冷却プロセスそれ自体の間に動作することができる。

他の実施形態では、媒体４５６は、相変化材料以外の材料でもよい。例えば、媒体デバイス４５０は、電荷蓄積型の媒体を含むことができる。電荷蓄積媒体は、データを誘電体における捕獲電荷として記憶する。従って、電荷蓄積媒体として、媒体４５６は、書き込み状態のときに電荷を捕獲する誘電体材料である。媒体４５６を非書き込み状態に戻すには、捕獲した電荷を除去するだけでよい。例えば、正の電流を使用して媒体４５６に電荷を蓄積することができる。次いで、負の電流を使用して、媒体４５６から蓄積電荷を除去することができる。

超分解能の書き込み及び読み取り
上述したように形成されたチップは、一実施形態では、曲率半径が約２５ｎｍの遠方端を含むことができる。チップが媒体表面に接触又はほぼ接触してその表面を横切って移動するときには、チップが磨耗して、ある初期周期の後に、遠方端の公称曲率半径が、一実施形態では、５０から１００ｎｍ（又はそれ以上）の範囲となる。媒体にまたがって電圧を印加して、低（又は高）抵抗率のドメインを形成する。チップの遠方端は、通常、完全にフラットではなく、それ故、遠方端は、おそらく、相変化材料（又はもしあれば、上層）との接触又はほぼ接触が均一なものとならない。相変化層に接触又はほぼ接触する遠方端の部分は、遠方端の曲率半径により制限される。又、接触又はほぼ接触するチップの部分は、ここでは、チップの終端とも称される。遠方端は、曲率半径を有するものとして説明するが、遠方端は、終端が完全な弧に沿って存在するような形状にする必要がないことに注意されたい。曲率半径は、チップの遠方端の幅が終端から増加したものであると考えることができ、ここに示すように、遠方端が滑らかな弧の形状を含む幾何学形状に限定されることを意味するものではない。遠方端は、例えば、パラボラ形状、台形形状又は非均一形状を有することができる。チップは、導電性であり、チップと媒体との間に電圧ポテンシャルが印加されると、チップから上層及び媒体を通り、その下に横たわる基板へと電流が通過する（チップが電圧シンクではなく電圧ソースである場合）。媒体とチップとの間に流れる電流は、チップと媒体との間の電界が相変化層の表面からの距離とは逆に減衰するので、曲率半径にわたって変化する。

チップから媒体へ流れる電流は、チップ付近の相変化層を加熱する。相変化層、上層、相変化層／上層界面、及びチップ／上層界面は、抵抗器として働く。媒体にまたがる電圧ポテンシャルが増加するにつれて、電流も増加し、そして相変化層の温度も増加する。図６は、本発明の一実施形態に基づき媒体にまたがって電圧ポテンシャルが印加されるときの例示的媒体の加熱特性の一次モデルである。この例示的媒体は、窒化タンタルの上層４５８が相変化層４５６の上に堆積されたもので構成された膜スタックを備えている。電流で発生された熱は、チップ５４２と媒体表面とが接触又はほぼ接触するポイントから実質的にパラボラ形態で分布され得る。膜スタックの表面付近の媒体４５０の小さな部分（第１アイソボリューム(isovolume)６６４）は、約７８０Ｋに加熱され、そしてその第１アイソボリューム６６４から第２アイソボリューム６６２を取り巻く材料は、７８０Ｋから５００Ｋの範囲である。一実施形態では、約５７５Ｋ以上に加熱された相変化層４５６の部分は、溶融状態になる。バルク相変化層４５６がアモルファスである場合には、その溶融部分がゆっくり冷却されて、バルク相変化層４５６の抵抗率より数桁も低い相対的抵抗率を有する結晶構造を形成する。バルク相変化層４５６が結晶構造を有する場合には、溶融部分を迅速に急冷して、溶融部分が主としてアモルファス状態になるようにすると共に、バルク相変化層４５６の抵抗率よりも数桁も高い相対的抵抗率をもたせるようにする。加熱中に得られる温度、及び冷却特性は、相変化層４５６の組成に依存し、著しく変化し得る。

図６において明らかなように、溶融状態に加熱された後に、適切に冷却されて、バルク材料とは実質的に異なる抵抗率を有するドメインを形成する相変化層４５６の部分は、チップ５４２の曲率半径に対して幅を実質的に小さくすることができる。例えば、本発明による方法を適用して、相変化層４５６とチップ５４２との間に電圧ポテンシャルを形成する場合には、おおよそ５０ｎｍから１００ｎｍの範囲の曲率半径を有するチップ５４２で、幅がほぼ１５ｎｍのドメインを発生できることが立証されている。このドメインは、「超分解された(super resolved)」と言うことができる。このような超分解能は、膜を横切るのではなく膜を貫通して良好に導通する非等方性柱状材料（例えば、ＴｉＮ、微結晶シリコン）でよい上層の特性から一部得ることができる。この特性は、電子の流れをチップの中心付近に集中させることができる。更に、チップ５４２の中心付近の相変化層４５６の部分が最初に加熱され、この部分は、その後、非加熱の結晶材料でも、周囲の媒体より低い抵抗を示す。電子の流れは、最も低い抵抗をたどり、従って、電子の流れが更に収束される。

相変化層４５６を通る電流の収束の量、ひいては、得られるドメインのサイズは、相変化層４５６にまたがる電圧ポテンシャル、及びチップ５４２と媒体の表面との間の圧力と共に変化し得る。電圧ポテンシャルは、電流がアークを生じ得るところのエアギャップのサイズを決定することができ、そしてエアギャップが存在するところの（即ち、曲率のためにチップが媒体に直接接触しないところの）チップ５４２と相変化層４５６との間に電流が流れてもよいし、流れなくてもよい。チップ５４２により表面に対して加えられる圧力も、表面に直接接触するチップ５４２の部分、及びチップが表面から離れるようにカーブするエアギャップのサイズに同様に影響し得る。

ドメインが相変化層４５６内に画成されると、ドメインを含む媒体の一部分にまたがって小さな電圧ポテンシャル（例えば、一実施形態では、１ボルト未満）を印加し、そしてその部分に流れる電流を測定することにより、ドメインの抵抗率を測定することができる。この小さな電圧ポテンシャルは、その部分を結晶化温度又はスレッシュホールド温度まで加熱するには不充分の小さな電流を推進させる。従って、ドメインを含む部分の抵抗値（及び抵抗率）は、相変化層４５６を実質的に加熱して相変化層４５６の電気的特性を変更させることなく、測定することができる。

本発明の実施形態による方法及びシステムは、相変化層４５６に１つ以上のドメインを含む複数のビットセルを形成するように適用することができる。複数のビットセルは、希望のビットを位置決めするための技術を使用できる限り、互いに所定の接近度及び任意の順序で配列することができる。例えば、一実施形態では、ビットセルを行に配列することができる。図７Ａは、ビットセルを形成して配列する方法の一実施形態を示す。図示されたように、「１」は、高い抵抗を有するドメインにより表わされる。バルク相材料４５６は、初期結晶構造を有するのが好ましい。ビットのストリング、この例では、「０１１０１１」を書き込むためのコマンドが受け取られると、チップ５４２が媒体表面を横切って移動され（図中、左から右へ）、そして各ビットセル内で移動されて、適当な電流を付与し、ビットセル内に希望の値を形成する。バルク相変化材料４５６は、相変化層の構造と、「０」又は「１」を指示する慣習とに基づいて、公称「０」又は「１」の状態をもつことができる。この例では、低い抵抗を有するドメインが「０」を指示し、且つバルク相変化材料４５６が結晶状態にあると仮定すれば、一連のビットセルがデータの記憶に使用されない場合には、各ビットセルが均一の低い抵抗を有することになり、「０」値を指示する。しかしながら、ビットセルは、データを記憶するのに使用されることが多くなる。

ビットセルをオーバーライトするために、チップ５４２は、「０」が書き込まれる場合に、相変化材料４５６が充分に相変化して、ビットセルが互いにより接近して位置されるのを許すことができるよう確保するために、オーバーラップ書き込みを実行することができる。「０」を書き込むためのオーバーラップ戦略は、充分に大きな結晶ドメインが形成されないという問題を一部分軽減し得る。書き込み「０」の電圧ポテンシャルは、通常、書き込み「１」の電圧ポテンシャルより小さく、媒体にまたがって印加したときには、媒体デバイス４５０のターゲット部分に小さな電流しか流れない（これは、相変化材料の高抵抗状態からも生じ得る）。従って、オーバーラップ書き込みが実行されない場合には、相変化される相変化材料が少ないので、充分に大きなドメインを生じることができない。チップ５４２に印加される読み取り電圧は、「０」書き込み電圧より更に小さくて、狭い電流路を有し（ドメインに対して）、読み取り中に、より微細な分解能を許す（実際上、書き込みが広く／読み取りが狭い構成をもたらす）。又、オーバーラップ書き込みは、相変化層４５６のターゲット部分の結晶化を改善するために、一部分又は全体的に、実行することができる。アモルファスドメインは、高い抵抗値を有し、アモルファスドメインの縁の周りの電気経路に電流を通流させる。その結果、アモルファスドメインは、充分な加熱が妨げられ、アモルファスドメインの結晶化及び消去は希望通りに生じない。このような結果は、好都合なことに、少なくとも部分的に結晶の領域からアモルファスドメインを経てチップ５４２を「ドラグ」することで回避することができる。チップ５４２は、結晶領域においてアモルファスドメインの縁に配置できると共に、媒体デバイス４５０にまたがって電圧を印加する間にアモルファスドメインを通る経路に沿って再配置することができる。例えば、一実施形態では、チップ５４２が結晶領域からアモルファスドメインを横切って再配置されるときに媒体デバイス４５０に複数のパルスを印加することができる。一連のパルスを印加すると、熱波頭を永続させ、アモルファスドメインの結晶化を改善すると考えられる。アモルファス構造において結晶化プロセスを開始するには、核生成が生じて結晶化がそれに続く前に、受け入れられないほど長い時間遅延を必要とする。このような遅延は、ターゲットドメインを取り巻く媒体が望ましからぬ加熱をされる場合、又は書き込み時間が受け容れられないほど長い場合には、受け容れることができない。核生成が達成されたか又は容易に達成できる場所の上にチップ５４２を位置すると、結晶化をより迅速に行うことが許される。媒体４５０にまたがって電圧を印加する間にチップ５４２を位置付けし直すと、核生成サイト及び／又は結晶化領域を相変化層内で伝播することができる。このような伝播は、チップ５４２から離れるように結晶化の波頭を「押して」、チップ５４２の前方に沿って結晶化を有効に押すか、又は核生成サイトに形成された結晶構造をチップ５４２と共にアモルファスドメインを経て「押す」か、の一方又は両方から生じると言える。アモルファスドメインの結晶化には、他のメカニズムが含まれてもよく、本発明の実施形態は、ここに述べるメカニズムを排他的に適用することを意味するものではないことに注意されたい。むしろ、本発明の実施形態は、媒体デバイス４５０にまたがって電圧ポテンシャルを印加する間に、少なくとも部分的に結晶化された領域から始めて、アモルファスドメインを横切ってチップ５４２を能動的に移動することにより、アモルファスドメインを結晶化するような全ての方法を捕えることを意味する。又、本発明による方法の別の実施形態では、媒体デバイス４５０にまたがって複数のパルスを印加する必要がないことにも注意されたい。例えば、ある実施形態では、チップ５４２が位置付けし直される間に媒体デバイス４５０に一定の電圧ポテンシャルを印加することができる。更に別の実施形態では、チップ５４２が位置付けし直される間にパルス以外の波形を媒体デバイス４５０に印加することができる。例えば、波形は、傾斜、鋸歯、後縁、等でよい。当業者であれば、チップ５４２が媒体デバイス４５０の表面上を移動するときに媒体デバイス４５０を加熱するために媒体デバイス４５０に電圧を印加する無数の異なる方法が明らかであろう。

図７Ａを参照すれば、チップは、表面を横切って左から右へ連続的に移動し、「１」又は「０」を書き込む。書き込み波形をプロットしたものは、チップのアクションをチップ位置の関数として指示する。例えば、ビットセルＮでは、ビットセルの第１部分に「０」が書き込まれて、アモルファス材料を結晶化する。「０」を書き込むために、電圧は、相変化層を横切って第１ポテンシャルへと傾斜され、チップの付近の相変化層を少なくとも結晶化温度へ加熱する。次いで、電圧は、ダウン方向に傾斜され、相変化層が結晶化するのを許す。「０」に続いて、「１」がオーバーラップされ、これは、電圧を、第１ポテンシャルより高い第２ポテンシャルへと傾斜させ、チップ付近の相変化層を少なくともスレッシュホールド温度へと加熱することにより書き込まれる。次いで、電圧を除去して、溶融材料を急冷し、高抵抗のアモルファスドメインを形成する。次いで、チップをビットセルＮ＋１の中心へ移動し続けて、再び、「１」を書き込む。次いで、チップをビットセルＮ＋２へ移動して、２つの連続する「０」ドメインを書き込み、ビットセルＮ＋２の相変化層が結晶化されるよう保証し、そして第３の連続する「０」ドメインの後に、ビットセルＮ＋３に「１」が書き込まれる。次いで、チップは、ビットセルＮ＋４へ位置付けし直され、そこで、最後の「１」が書き込まれる。

最終的に書き込まれた一連のビットは、図７Ａにおいて、より暗い部分がより高い抵抗値に対応し且つ勾配が抵抗値の勾配に対応する抵抗のグレースケールパターンから理解できよう。書かれたビットの上にチップを位置付けそして媒体にまたがって電圧ポテンシャルを印加すると、デジタル値に相関したアナログ抵抗測定値を発生することができる。図７Ｂを参照すれば、チップと媒体との間に低い電圧ポテンシャルを印加するチップは、チップがビット上を媒体表面に沿って移動するときに、測定抵抗値のアナログ読み取りデータを発生することができる。例えば、ＰＲＭＬチャンネルにより読み取られたデジタル等効物は、抵抗値ピークが「１」測定に対応するようにして、ストリング「０１１０１１」と解釈する。上述したのと同様に、媒体に書き込まれた全てのデータを消去することにより、媒体をフォーマット又はクリアすることができる。即ち、オーバーラップした「０」ドメインのストリングは、図７Ｃに示すように、電圧を第１電圧へと傾斜させ、そして電圧をダウン方向に傾斜させて、相変化層をゆっくり冷却し、抵抗値の低い結晶構造を形成することにより、書き込むことができる。

読み取り／書き込み回路
図８は、ある量の電力（又はエネルギー）を受動的媒体４５０へ配送して媒体４５０を加熱し、これにより、媒体４５０の一部分の相を結晶状態からアモルファス状態へ（又はそれとは逆に）変化させる本発明の一実施形態に基づく読み取り／書き込み回路８００の回路図である。上述したように、受動的媒体４５０は、基板と、基板上に堆積又は成長された膜スタックとを備えている。膜スタックは、基板に接触する導体層と、相変化層と、この相変化層及びチップをダメージから保護する上層とを含むことができる。チップ５４２は、媒体表面から読み取り及び／又は書き込みするときに、媒体表面の付近に又は実際にそれに接触して配置される。一実施形態では、チッププラットホーム及び媒体プラットホームの一方が、チッププラットホーム及び媒体プラットホームの他方の下に物理的に位置され、下方のプラットホームのアクチュエータに電流を付与してアクチュエータに張力を生成し、たるみを除去するまで、チップが媒体表面に接触しないようにする（このような実施形態は、たるんで吊るされるが、端末ロープが張力状態に入れられると、引き揚げることのできるハンモックにほぼ類似している）。下方のプラットホームの位置設定アクチュエータに電流が通過されると、プルロッドがセルの周囲へ引っ張られたときにプルロッドに張力が発生される。これは、プラットホームを、対抗プラットホームに合流するまで引き揚げて、チップ５４２を媒体４５０に接触させる。チッププラットホームと媒体プラットホームとの間の受動的非接触の利点を取り入れることにより、チップ幅スケールでの読み取り／書き込み回路の複雑さ、並びにチップパッケージングの複雑さを低減することができる（以下に詳細に述べるように）。アドレス機構を多数のプラットホームに接続し、チッププラットホームと媒体プラットホームとの間に回路を完成することにより一度に１つのプラットホームをアドレスすることができる。

以下に詳細に述べる更に別の実施形態では、プラットホームは、片持ち梁が媒体表面に連続的に接触するように位置させることができる。チッププラットホームがほぼ接触するか又は実際に接触する状態で、チッププラットホームからチップ５４２が選択され、そしてチップ５４２に電流を流すようにアクチベートされる。プラットホームの全てのチップが媒体表面に連続的に接触する場合には、プラットホームに装着された複数のチップの１つに電流を付与するのが好都合である。例えば、書き込み動作中に単一プラットホームから多数のチップを経て電流を付与すると、意図されないビットを書き込んだり又は消去したりすることがある。しかしながら、本発明は、一度に多数のチップにアクセスできるプラットホームにも等しく適用できる。

アクチベートされたチップ５４２は、電流を通流して、電圧ソースと、接地された受動的媒体４５０との間に回路を完成することが許される。書き込み(WRITE)信号Ｓ６は、スイッチ８１２を選択的にセットして、読み取り電圧デジタル／アナログコンバータ（ＤＡＣ）８０２により定義された読み取り電圧ソース、又は書き込み傾斜信号ジェネレータ８０６のいずれかとの回路を完成する。この回路及び受動的媒体４５０には、電圧ソースと接地された受動的媒体４５０との間の電圧ポテンシャルにより決定された割合で、電流が通流する。完成した回路と直列に、第１増幅器８１８に接続される２つの入力間に、センス抵抗器８１６が設けられる。第１増幅器８１８は、センス抵抗器８１６にまたがる電圧降下を測定して、電流測定値を電力計算器８２２へ出力する。第２増幅器８２０は、受動的媒体にまたがる電圧降下を測定する。第２増幅器８２０の出力は、電力計算器、及びアナログ読み取りデータチャンネル、例えば、ＰＲＭＬチャンネルの両方へ供給される。２つの増幅器は、一緒に、受動的媒体の電流及び電圧をおおよそ測定することができる。電力計算器８２２、一実施形態では、広帯域幅のマルチプライヤは、チップ電流及びチップ電圧の積を計算して、受動的媒体４５０に印加される電力を決定する。電流及びチップ電圧の積は、更に、定数Ｋで乗算され、その出力は、電力基準信号８２４（即ち、デジタル／アナログコンバータ又は他の手段によりセットされたスレッシュホールド）と共に、電力比較器８２６へ入力として供給される。電力基準信号８２４は、媒体相変化特性の従来の知識に基づいて決定される。比較器８２６は、電力計算器８２２の出力を電力基準信号８２４と比較し、そしてデジタル信号をフリップ−フロップ回路８２８へ出力する。他の実施形態では、希望のエネルギー、電圧又は電流をターゲットとすることができる。回路にまたがるエネルギーを決定するために、計算器の出力がリセット可能な積分器に与えられ、その出力が比較器に与えられる。

フリップ−フロップ回路８２８は、「セット」、「リセット」及び「クリア」入力と、デジタル出力とを伴う標準的な双安定フリップ−フロップ回路でよい。例えば、一実施形態では、フリップ−フロップ８２８は、ＳＮ７４７４回路のような商業的に入手できるフリップ−フロップ回路でよい。パルスがセット入力に与えられた場合には、フリップ−フロップ８２８は、その出力が「１」となり、そしてパルスがリセット入力に与えられた場合には、フリップ−フロップ８２８は、その出力が「０」となる。フリップ−フロップ８２８は、クリア状態では全ての入力を無視する。クリア入力は、偽期間(false term)入力である。書き込み信号Ｓ６は、電圧ソースを、書き込み傾斜信号ジェネレータ８０６又は読み取り電圧ソース８０２のいずれかにセットするスイッチを選択的にアクチベートする。書き込み信号Ｓ６が偽で、即ち回路が読み取りを実行するときには、フリップ−フロップ８２８がクリア状態となり、出力は「０」である。書き込み信号Ｓ６が真であるときには、スイッチが回路を書き込み傾斜信号ジェネレータ８０６と直列に構成し、フリップ−フロップ８２８は、もはやクリア状態ではない。書き込みクロック(WRITE CLOCK)信号Ｓ６は、ビットセル時間を定義し、そしてフリップ−フロップ８２８をセットして、回路が書き込みを開始するようにする。フリップ−フロップ８２８は、書き込み傾斜信号ジェネレータ８０６へ出力を与え、書き込み傾斜信号ジェネレータ８０６が書き込みのための波形を発生するようにさせる。書き込み傾斜信号ジェネレータ８０６の最大電圧は、書き込みＶmaxＤＡＣ８０８により制限される。受動的媒体４５０を通る計算された電力が電力基準信号８２４を越えると、比較器８２６が「１」をフリップ−フロップ８２８へ出力して、フリップ−フロップ８２８をリセットへとトリガーする。

フリップ−フロップ８２８のデジタル出力は、ワンショットタイマー８３０へクロック入力として送信される。ワンショットタイマー８３０は、「クロック入力」、「イネーブル」及び「クリア」入力を有する標準回路である。ワンショットタイマー８３０は、ＳＮ７４１２３回路のような商業的に入手できる回路でよい。書き込みデータ(WRITE DATA)信号Ｓ４が偽である場合には、ワンショットタイマーの出力は、「０」であり、クロック入力は無視される。クロック入力は、フリップ−フロップ回路のクリア入力と同様に、偽期間入力であり、書き込み信号Ｓ６が真であるときには、ワンショットタイマー８３０は、もはやクリア状態にない。書き込みデータ信号Ｓ４及び書き込み信号Ｓ６の両方は、ワンショットタイマー８３０をイネーブルするためには、真でなければならない。

書き込み信号Ｓ６及び書き込みデータ信号Ｓ４が両方とも真であるときには、電圧ソーススイッチがセットされて、書き込み傾斜信号ジェネレータ８０６が書き込み電流制限抵抗器８１２、センス抵抗器８１６及び接地された受動的媒体４５０と直列になる。能動的チップ５４２は、著しい電流を引き出すことなく、媒体表面上に位置され又は移動され得る。ビットを書き込むために、書き込みクロック信号Ｓ２がパルス化されて、フリップ−フロップ８２８をセットし、ワンショットタイマー８３０及び書き込み傾斜信号ジェネレータ８０６へ「１」を出力させる。書き込み傾斜信号ジェネレータ８０６は、書き込み電圧を、０ボルトから始めて傾斜させる。書き込み電圧を傾斜させることは、媒体に付与される電力を制御する上で効果を発揮する。例えば、傾斜は、電圧の時間積分値とキャパシタンスとの積のためにセンス電流の段から生じる漂遊キャパシタンスを補償することができる。センス電流の段は、電流センス増幅器８１８、８２０にオフセットを追加することで校正することができる。傾斜の別の利点は、電流センス増幅器８１８、８２０が狭い帯域幅をもつことである。というのは、電力が傾斜率で変化し、電力計算におけるエラーを少なくし、従って、電力が電力基準信号８２４を越えたときにフリップ−フロップ８２８をリセットするからである。他の実施形態では、最大及び最小電圧、並びに傾斜率を変化させることができる。傾斜は必要とされないことに注意されたい。他の実施形態では、書き込み電圧を回路にわたりパルス化できる。同様に、波形ジェネレータにより発生される波形を変化させることもできる。例えば、波形は、三角形でもよいし、鋸歯状でもよい。

電圧が増加するにつれて、電流が増加し、受動的媒体４５０が加熱を開始する。計算電力が増加し、ある時間ｔにおいて、計算電力が電力基準信号８２４に等しくなる。電力基準信号８２４に到達すると、電力比較器が、フリップ−フロップ回路８２８をリセットするパルスを送信する。フリップ−フロップ８２８は、信号を送信して、書き込み傾斜信号ジェネレータ８０６をダウン方向に傾斜させると共に、書き込み傾斜信号ジェネレータ８０６と書き込み制限抵抗器８１０との間のスイッチ８１４をオープンさせ、且つワンショットタイマー８３０へのクロック入力としてパルスを与える。書き込みデータ信号Ｓ４及び書き込み信号Ｓ６の真の値によりイネーブルされるワンショットタイマー８３０は、クランプ８３４をアクチベートする信号を送信し、このクランプは、一実施形態では、ターンオフ時間が１０ｎｓ程度の高速アナログスイッチでよい。このクランプ８３４は、電圧ソースを、受動的媒体４５０の導電層を経てチップ５４２へ短絡する。チップの電圧ソースが短絡された状態では、相変化層４５６には電流がもはや流れず、むしろ、接地された導体層に流れる。基板は、相変化層から導体を経て熱を引き出し、相変化層を急冷する。受動的媒体４５０が冷却する速度は、相ビットを高抵抗のアモルファス状態に残し、「１」を生成する。上述したように、アモルファス状態では、相変化材料が自由キャリアをもたず、抵抗値を１０００：１という大きさの比で増加させる。回路をクランプすることで、冷却時間を、一実施形態では、約２００ｎｓから５ｎｓ以下に短縮することができる。

書き込み信号Ｓ６が「１」であり、且つ書き込みデータ信号Ｓ４が「０」であるときには、回路が消去を行うように、即ち「０」を書き込むように構成される。書き込みクロック信号Ｓ２がパルスを与えそしてフリップ−フロップ８２８をセットすると、フリップ−フロップ８２８は、ワンショットタイマー８３０及び傾斜波形ジェネレータ８０６へ「１」出力信号を送信する。傾斜波形ジェネレータ８０６は、受動的媒体４５０、センス抵抗器８１６及び書き込み電流制限抵抗器８１０にまたがる電圧を増加させる。電流が増加を開始し、そして受動的媒体４５０が加熱を開始する。以前に書き込まれた「１」を消去するには、相変化層を媒体の「動的オン状態」へ充分に加熱し、次いで、ゆっくりと冷却して、抵抗値の低い結晶状態を形成することを必要とする。図５は、カルコゲニド媒体デバイスの特性を示すチャートである。明らかなように、カルコゲニドのアモルファス領域にわたって傾斜する電圧は、アモルファス領域を冷却して結晶構造を形成するまでにスレッシュホールド電圧を越えねばならない。電流が増加するにつれて、計算電力が増加し、ある時間ｔ２に、計算電力が電力基準信号８２４に等しくなる。電力基準信号８２４が、受動的媒体４５０に印加される電力をもはや越えないときには、電力比較器８２６が、フリップ−フロップ８２８をリセットするパルスを送信する。フリップ−フロップ８２８は、書き込み傾斜信号ジェネレータ８０６をダウン方向に傾斜させる信号を送信し、そしてワンショット回路８３０へクロック入力としてパルスを与える。書き込みデータ信号Ｓ４の偽値によりディスエイブルされるワンショット回路８３０の出力は、「０」であり続ける。相変化層がよりゆっくり冷却し、クランプがオープンしたままで、ワンショット回路の出力からのパルスが不存在であるときに、加熱された媒体が結晶化し、「０」を生成する。

書き込み信号Ｓ６が偽であるときには、フリップ−フロップ８２８がクリア状態にあり、全ての入力を無視する。モードスイッチ８１２は、読み取り電圧ソース８０２が読み取り制限抵抗器８０４、センス抵抗器８１６、及び接地された受動的媒体４５０と直列になるように回路を構成する。受動的媒体４５０にまたがる電圧は、相変化層の材料特性を変化させるには不充分であるが、第２増幅器８２０が受動的媒体４５０にまたがる電圧降下を測定してその出力を読み取り回路（図示せず）へアナログ読み取りデータ(ANALOG READ DATA)信号８３２として送信するのを許すのには充分な、比較的少量の電流を引き出す。一実施形態では、読み取り電圧は、約１ボルト未満であり、電圧限界(ceiling)を伴う電流ソースとして働く。媒体を低い電圧で読み取ることは、「トンネル効果」を、媒体に接近した小さなチップ領域に制限し、より良好な分解能を与えることができる。他の実施形態では、読み取り電圧が、１ボルトより高くてよい。相変化層がアモルファスである場合には、相変化層の抵抗率が高く（即ち、ある実施形態では、結晶材料より大きさが４桁（１０⁴）も高く）、電圧ソースと受動的媒体４５０との間に大きな検出可能な電圧降下を生じさせる。相変化層が結晶である場合には、相変化層の抵抗率が低い。

図９は、本発明による回路の別の実施形態を示す回路図である。この回路は、「１」及び「０」を書き込むための個別の波形ジェネレータ及び書き込み電力基準信号を備えている。書き込みデータ信号Ｓ４は、更に、書き込み電力基準及び波形ジェネレータを選択的に構成する。書き込みデータ信号Ｓ４及び書き込み信号Ｓ６が「１」であるときには、波形ジェネレータセレクタスイッチ及びモードスイッチ８１２が、書き込み「１」波形ジェネレータ９０６と直列に回路を構成し、そして電力基準選択スイッチ９２４が、書き込み「１」電力基準信号９２４を受け取るように比較器８２６を構成する。書き込みクロック信号Ｓ２が「１」であるときには、フリップ−フロップ回路８２８をセットするパルスが送信される。フリップ−フロップ８２８は、「１」出力信号をワンショットタイマー８３０及び書き込み「１」波形ジェネレータ９０６へ送信する。書き込み「１」波形ジェネレータ９０６は、受動的媒体４５０、センス抵抗器８１６、及び書き込み「１」電流制限抵抗器９１０にまたがる電圧を増加する。電流が増加するにつれて、相変化層は、加熱を開始する。電力計算器８２２により計算された電力が増加し、ある時間ｔにおいて、その計算電力が書き込み「１」電力基準信号９２４に等しくなる。電力基準９２４が、受動的媒体４５０に印加される電力をもはや越えなくなると、電力比較器８２６が、フリップ−フロップ８２８をリセットするパルスを送信する。フリップ−フロップは、書き込み「１」波形ジェネレータをダウン方向に傾斜する信号を送信し、そしてワンショット回路へクロック入力としてパルスを与える。書き込みデータ信号Ｓ４及び書き込み信号Ｓ６の真の値によりイネーブルされるワンショット回路は、クランプ８３４をアクチベートする信号を送信し、該クランプは、電圧ソースを、回路を経てチップへ短絡する。チップ電圧ソースを短絡することにより、受動的媒体４５０には電流がもはや流れず、相変化層が急速に冷却する。相変化層が冷却する速度は、相ビットをアモルファス状態に残し、「１」を生成する。図９−１２の回路については、図８と同様に、傾斜が必要とされないことに注意されたい。他の実施形態では、回路にわたって電圧をパルス化することができる。同様に、波形ジェネレータにより発生される波形を変化させることができる。例えば、波形は、三角形又は鋸歯状でよい。

書き込み信号が「１」であり、且つ書き込みデータ入力信号Ｓ４が「０」であるときには、書き込み「０」波形ジェネレータ９４０が書き込み「０」電流制限抵抗器９４４、受動的媒体４５０、及びチップ５４２と直列になるように回路が構成される。書き込みクロック信号Ｓ２がパルスを与えそしてフリップ−フロップ８２８をセットするときには、フリップ−フロップ回路が「１」出力信号をワンショットタイマー及び波形ジェネレータへ送信する。書き込み「０」波形ジェネレータは、媒体、センス抵抗器８１６、及び書き込み「０」電流制限抵抗器９４４にまたがる電圧を増加する。一実施形態では、書き込み「０」波形ジェネレータは、書き込み「１」波形ジェネレータより高い電圧ソースであり、回路にまたがる大きな電圧ポテンシャルを生成すると共に、電流を増加させることができる。電流が増加すると、受動的媒体４５０が加熱を開始する。相変化層が高抵抗状態（即ち、アモルファス状態）にあるときには、図５に示すように、相変化層にまたがる電圧がスレッシュホールド電圧を越えて、相変化層が負の抵抗モードに入るようにしなければならない。相変化層の抵抗は、それが加熱するときに、変化し続ける。相変化層が半溶融状態に到達すると、電圧−電流曲線は、低抵抗の結晶材料の電圧−電流曲線と合併する（材料が半溶融又は溶融状態になると、相変化層は結晶でもアモルファスでもなくなる）。計算電力は、電圧及び電流が増加するにつれて増加し、ある時間ｔ２において、計算電力は、書き込み「０」電力基準９４６に等しくなる。電力基準信号９４６が、受動的媒体４５０に印加される電力をもはや越えなくなると、電力比較器８２６が、フリップ−フロップ８２８をリセットするパルスを送信する。フリップ−フロップ８２８は、書き込み「０」波形ジェネレータ９４０をダウン方向にゆっくり傾斜させる信号を送信し、そしてワンショット回路８３０へクロック入力としてパルスを与える。書き込みデータ信号Ｓ４の偽の値でディスエイブルされるワンショット回路８３０の出力は、「０」であり続ける。相変化層がゆっくり冷却するにつれて、過熱された媒体が結晶化し、「０」を生成する。「０」を書き込むときには、低い電力基準が使用され、そして電力レベルに達すると、電圧がゆっくりとダウン方向に傾斜し、媒体は、依然として、時間と共に減少する量の電力を有し、相変化層が、結晶化するに充分なほどゆっくりした速度で冷却するのを許す。

前記実施形態と同様に、書き込み信号Ｓ６が偽であるときには、フリップ−フロップ８２８がクリア状態となり、全ての入力を無視する。モードスイッチ８１２は、読み取り電圧ソース８０２が読み取り制限抵抗器８０４、センス抵抗器８１６、及び接地された受動的媒体４５０と直列になるように、回路を構成する。受動的媒体４５０にまたがる電圧は、相変化層の材料特性を変化させるには不充分であるが、第２増幅器８２０が受動的媒体４５０にまたがる電圧降下を測定してその出力を読み取り回路（図示せず）へアナログ読み取りデータ(ANALOG READ DATA)信号８３２として送信するのを許すのには充分な、比較的少量の電流を引き出す。読み取り電圧は、電圧が印加される部分が、電圧印加の結果として相変化を受けないように、充分に低いものでなければならない。一実施形態では、読み取り電圧は、通常、１ボルト未満であり、電圧限界を伴う電流ソースとして働く（読み取り電圧は、媒体デバイス４５０のスタック組成と共に変化し、一般的に、カルコゲニド材料にまたがって０．８ボルト未満でよい）。媒体を低い電圧で読み取ることは、「トンネル効果」を、媒体に接近した小さなチップ領域に制限し、より良好な分解能を与えることができる。他の実施形態では、読み取り電圧が、１ボルトより高くてよい。相変化層がアモルファスである場合には、相変化層の抵抗率が高く（即ち、ある実施形態では、結晶材料より大きさが４桁程度高く）、電圧ソースと受動的媒体４５０との間に大きな検出可能な電圧降下を生じさせる。相変化層が結晶である場合には、相変化層の抵抗率が低い。

図１０は、本発明による回路の更に別の実施形態を示す回路図である。このような実施形態では、読み取り／書き込み回路には、媒体プラットホームが関連付けられ、そして受動的チップ４４２は、回路１０００に流れる電流のための接地路を与える。媒体は、「受動的」ではなく、「能動的」であり、図３の媒体セルに示すように、媒体アイランドは互いに分離される。媒体領域は、標準的な半導体処理技術（例えば、トレンチエッチング及び堆積、等）を使用して、絶縁領域により互いに分離することができる。能動的媒体領域の使用は、全てのチップを共通に接続するのを許し、従って、チッププラットホームに必要なリードの本数を潜在的に減少する。以下に述べるように、能動的媒体領域の使用は、プラットホームのバス接続も許し、ひいては、読み取り／書き込み回路の相互接続を更に減少する。能動的媒体１０５０は、基板に堆積又は成長された絶縁材と、導体と、相変化層と、任意であるが、絶縁材に成長又は堆積された上層とを含む膜スタックを備えている。導体、相変化層、及び上層（もしあれば）は、媒体プラットホーム読み取り／書き込み回路に電気的に接続される（例えば、導電層を形成する前にコンタクト又はビアをエッチングすることにより）分離媒体領域である。読み取り／書き込み回路は、例えば、伝達ゲートにより媒体領域を選択的にアクチベートして、電圧ソースと、媒体に接触又はほぼ接触する受動的チップ４４２との間に回路を完成することができる。読み取り／書き込み回路は、例えば、図８及び９に示すように、構成されるが、ワンショットタイマー８３０がクランプをアクチベートするときには、電圧ソースと、接地されたチッププラットホームとの間に電気的経路が形成されると共に、蓄積電荷が相変化層から導体を経て基板へ先鋭に引き出される。これは、媒体を伝導及び対流により急速に冷却するのを許すと共に、領域をアモルファス状態のままにする。

図示して上述した回路図は、例示に過ぎず、無数の異なる変形を含むことができる。本発明の範囲は、ここに述べる例示的回路に限定されるものではない。例えば、図１１は、更に別の実施形態による回路の回路図であり、この回路は、図１０を参照して述べたように、能動的媒体と、媒体プラットホームに関連した読み取り／書き込み回路とを含むが、１つ以上のプラットホームに接続されたチップに電圧が共通に印加される。この実施形態では、書き込み波形ジェネレータ９４０、９０６及び読み取り電圧ＤＡＣは、電流のソースではなく、シンクである。クランプが適用されるときには、チップが媒体基板に直接短絡される。

更に別の実施形態では、回路の部分を、単一の処理要素、例えば、特定用途向け集積回路（ＡＳＩＣ）に一体化し、そして適応フィードバック回路（上述したオープンループ回路ではなく）をイネーブルすることにより、回路を簡単化することができる。図１２は、電力計算器、比較器、フリップ−フロップ回路、及びワンショットタイマーを単一処理要素に一体化できる実施形態を示す。書き込み信号は、書き込み波形ジェネレータ８０６が書き込み電流制限抵抗器８１０、能動的媒体領域１０５０、及びチップ５４２と直列になるように、回路を構成することができる。書き込みデータ信号Ｓ４が処理要素１２５２により受け取られ、これは、回路のアクションに基づいて電圧増加を適用するように書き込み波形ジェネレータ８０６を構成する。相変化層４５０に相変化を達成するのに充分な電力（又はエネルギー）が適用されたことを処理要素１２５２が決定すると、処理要素は、能動的媒体領域１０５０を短絡するための出力信号をクランプ８３５に与える。処理要素１２５２は、相変化層４５０の抵抗を常時監視し、そして書き込み波形及び電力レベルを調整することができる。ビットセルが、書き込まれるべきものに等価なデータビットを既に含む場合には、処理要素１２５１は、そのビットセルに対してチップに流れる電流を開始しないのも任意である。

一実施形態では、処理要素は、例えば、テーブルルックアップを実行し、そして媒体チップにまたがる電圧又はチップに流れる電流の関数として書き込み波形を発生する（「１」又は「０」を書き込むために固定波形を発生するのではなく）非常に高速のプロセッサでよい。プロセッサは、複雑な伝達関数を適用することができる。相変化層は、単純な一様の用語で上述したが、相変化層の特性は、粒子境界領域、非均一性、等で膜にわたって変化し得る。媒体の特性の関数である書き込み波形を発生することにより、プロセッサは、書き込みの前に電流、電圧又は抵抗値を読み取って、発生する書き込み波形を書き込みの前に媒体の状態に適するようにする能力を備えている。更に、書き込み波形は、書き込み中に、それが何を経験するかに基づいて変更することができる。プロセッサは、その後に書き込みの有効性を測定し、そして能動的媒体領域がいかに測定するかの連続的経歴を記憶することができ、従って、例えば、チップは、所与の１組の特性をもつ媒体の一部分に書き込みするよう試みることができる。希望の結果が達成されない場合には、処理要素が最終結果を最適なものにするよう電流及び／又は波形を変更するようにして、プロセスを繰り返すことができる。このような回路は、媒体及び／又はチップの特性に適応するものであって、このような特性が多量の可変性を含む場合に特に有益である。

能動的媒体の選択／相互接続の減少
図１３は、本発明の一実施形態による例示的媒体プラットホームの回路図である。この例示的媒体プラットホームは、６４個の能動的媒体領域を備えている。各能動的媒体領域は、チッププラットホームからの対応するチップに関連され、この対応するチップは、媒体及びチッププラットホームの一方又は両方を操作することにより能動的媒体領域内に位置させることができる。能動的媒体領域は、一実施形態では、１０．０μｍｘ１０．０μｍ平方のサイズにすることができる。チップが２０ｎｍビットを書き込みできる場合には、能動的媒体領域が、横に並んでパックされる２．５ｘ１０⁶ビット、即ち約３ＭＢを記憶することができる。各能動的媒体領域の一部分、例えば、１０％は、サーボ、ヘッダ及びギャップ専用とすることができる。チッププラットホームは、例えば、この技術で良く知られたように、希望のビット上にチップを位置させるために、クロック及びサーボ機構に依存し得る。

例示的プラットホームの能動的媒体領域は、各々、１６のビットライン１３７２の１つ及び４つのバンク１３７０の１つに関連付けられる。各ビットライン１３７２は、読み取り／書き込み回路に関連付けられ、そして送信ゲート８３６が閉じ且つ媒体プラットホームがアクティブであるときに、例示的プラットホームに接続される。送信ゲートは、電流ソース、又は各媒体領域の下の接地平面を制御する。これは、非連続的な接地平面により可能とされる。例えば、図８及び９に示す実施形態のように、共通の接地平面を使用するのではなく、接地平面が選択的にアクチベートされる。各バンク１３７０は、１６のビットライン１３７２の各々からの１つの能動的媒体領域に関連付けられる。図１に示すように、必要な各信号に対して相互接続ノード１０２を有するダイは、配線で非常に密集した状態になり得る。明らかなように、例示的ダイの各プラットホームは、１６個のチップを含む。各チップは、個々にアドレスされ、それ故、各プラットホームが１６本のワイヤを含む。更に、各アクチュエータは、二重線接地を含み、各プラットホームに対して８本の付加的なワイヤを生成する。１６個のプラットホームを有するダイ１００では、約１０ｍｍ空間に３８４個の別々の相互接続ノード１０２を、及び／又は３８４個の別々の読み取り／書き込み回路を生じることになり、即ち製造が複雑なパッケージ及び／又はチップとなる。６４個のチップを有するプラットホームでは問題が悪化し、１６セルのダイに対して１１５２個の相互接続部が必要とされる。

本発明による方法及びシステムは、チップのグループ（又は個々のチップ）にアクセスするための選択可能なバンク１３７０を含むことができる。このバンク１３７０は、読み取り／書き込み回路の複雑さを低減すると共に、各ビットラインに対して能動的媒体領域の１つしかアクチベートしないことによりプラットホームと読み取り／書き込み回路との間の相互接続の数を減少することができる。スーパーバイザープロセッサは、メモリシステムを制御すると共に、図１０−１２を参照して上述したように、バンク１３７０の１つに信号を与えて、ビットライン１３７２の各々に対して対応する能動的媒体領域に関連した媒体領域セレクトスイッチ（即ち送信ゲート）８３６を閉じ、ビットライン１３７２と能動的媒体領域との間の回路を完成する。従って、送信ゲート８３６は、媒体領域の下の接地平面又は電流を制御することにより電子的なチップ選択を許す。チップは、共通の電圧ソースに接続されるか、又は共通の接地へシンクされ、読み取り／書き込みエンジン（チッププラットホームを備えたダイ）の複雑さを低減することができる。送信ゲート８３６は、例えば、媒体ダイの媒体領域の下に形成することができる。

図１４は、１６個のプラットホームを備えた単一メモリチップの回路図である。各媒体プラットホームは、１６のビットラインに接続されるが、一度に１つのプラットホームしかアクティブにならない。アクティブなプラットホームは、４つのプラットホーム選択ビットから入力を受け取って適当な媒体プラットホームを選択するデコーダ（即ち、マルチプレクサ又はデマルチプレクサ）によりアクチベートされる。複数のチップをバス接続し（１６のビットラインに共通に接続し）、そして単一のスーパーバイザープロセッサにより制御することができる。更に、スーパーバイザープロセッサからのバンク選択及びプラットホーム選択信号をバス接続して、対応するチップ選択信号を各チップへ独特にルーティングするだけでよいようにする。従って、スーパーバイザープロセッサは、１６個のチップのどれからデータを受信すべきか決定するために、バンク及びプラットホームを選択し、そしてチップを選択することができる。更に、スーパーバイザープロセッサからの信号は、チッププラットホームに対して媒体プラットホームを位置付けるためにプラットホームへ送信され、これにより、能動的媒体領域内で希望のビットを選択する。各例示的チップは、４つのアクチュエータを有する１６個のプラットホームを備え、それ故、各例示的チップは、６４個のアクチュエータを含む。アクチュエータの信号は、バンク及びプラットホーム選択信号に基づいてマルチプレクスされる。

図１５は、本発明による媒体プラットホームの別の実施形態の回路図である。各能動的媒体領域は、絶縁された部分、即ちデッドスポット分離領域を含む。デッドスポットは、種々の技術を使用して能動的媒体の膜スタックに形成することができる。例えば、デッドスポットは、膜スタックを部分的にエッチングし、そのエッチングされた部分に酸化物を充填し、そして化学的機械的研磨（ＣＭＰ）を使用して膜スタックを研磨することにより、形成することができる。或いは又、膜スタックに窒化物を堆積し、膜スタックの一部分をエッチングしてデッドスポットを形成し、エッチングされた部分に熱酸化物を成長させ、そして窒化物を剥離することができる。無数の異なる製造技術を適用して、導電性材料内又はその上に絶縁された分離領域を形成することができる。当業者であれば、膜スタックに特徴部を形成するための種々の方法が明らかであろう。一実施形態では、デッドスポットは、膜スタック表面におけるくぼみであり、チップがスポットに休止される。チップは、関連するチッププラットホーム（又は対応する媒体プラットホーム）のアクチュエータがアクチベートされるまで浅いくぼみに休止することができる。プラットホームは、能動的媒体領域のデッドスポットに休止されたチップがビットラインから分離されるように位置され、それ故、プラットホーム選択信号は必要とされず、回路が簡単化される。アクチュエータ信号は、別々に制御され、媒体プラットホーム又はチッププラットホームのいずれかが制御される。プラットホームが中心からずれて再配置されたときには、チップとビットラインとの間に回路が完成される。

各絶縁部分は、能動的媒体領域内の比較的小さな部分でよい。絶縁部分は、プラットホーム及び／又はチップの製造公差、各プラットホームの互いの熱膨張、等に基づいてサイズが決められ、一実施形態では、０．５μｍｘ０．５μｍ平方で構成できる。１０．０μｍｘ１０．０μｍの能動的媒体領域内におけるこのサイズの分離領域は、能動的媒体領域表面の０．２５％しか消費しない。

図１６は、デッドスポットを有する能動的媒体領域を各々含む１６個のプラットホームを備えた単一メモリチップの別の実施形態の回路図である。一度に１つのプラットホームしかアクティブにならない。というのは、デッドスポットからずれて位置されるのは、１つのプラットホームだけだからである。図１４のデコーダ及びチップ選択信号は、もはや必要とされない。複数のチップをバス接続し、１６のビットライン及びバンク選択信号を共通に接続することができる。更に、スーパーバイザープロセッサからのバンク選択及びプラットホーム選択信号をバス接続し、対応するチップ選択信号を各チップに独特にルーティングするだけでよいようにする。従って、スーパーバイザープロセッサは、１６個のチップのどれからデータを受信すべきか決定するために、バンク及びプラットホームを選択し、そしてチップを選択することができる。更に、スーパーバイザープロセッサからの信号は、チッププラットホームに対して媒体プラットホームを位置付けるためにプラットホームへ送信され、これにより、能動的媒体領域内で希望のビットを選択する。各例示的チップは、４つのアクチュエータを有する１６個のプラットホームを備え、それ故、各例示的チップは、６４個のアクチュエータを含む。アクチュエータの信号は、バンク及びプラットホーム選択信号に基づいてマルチプレクスされる。

本発明の以上の説明は、例示のためのものである。これは、余すところのないものではなく、又、本発明をここに開示する正確な形態に限定するものでもない。当業者であれば、多数の修正や変更が明らかであろう。前記実施形態は、本発明の原理及びその実際の応用を最良に例示するために選択されて説明されたものであり、従って、当業者であれば、本発明の種々の実施形態、並びに意図された特定の用途に適するような種々の変形を理解することができよう。本発明の範囲は、特許請求の範囲及びその等効物により限定されるものとする。

本発明の実施形態に使用するための例示的なダイであって、１６個のチップで構成されるチッププラットホームを各々有する１６個のセルを備えたダイを示す図である。 図１Ａの例示的なダイのセルを示す図である。 メインプラットホームに関連したサブプラットホームを備え、このサブプラットホームに片持ち梁が接続された本発明によるプラットホームの実施形態を示す図である。 ４つのセル内の４つのプラットホームの仮説的熱膨張を示す概略図である。 ４つのセルと同様のサイズを有する単一プラットホームの仮説的熱膨張を示す概略図である。 図１Ｂの例示的ダイに使用するための超先鋭なチップを形成するのに使用する膜スタックを示す断面図である。 本発明の実施形態に使用するための図１Ａの例示的ダイに対応する例示的媒体ダイであって、１６個の媒体デバイスで構成された媒体プラットホームを各々有する１６個のセルを備えた媒体ダイを示す図である。 図３Ａの例示的媒体ダイのセルを示す図である。 本発明の実施形態による媒体デバイスを非書き込み状態で示す断面図である。 媒体デバイスの相変化層に書き込まれたデータビットを含む図４Ａの媒体デバイスを示す断面図である。 本発明によるシステム及び方法に使用するための例示的な相変化材料の相変化チャートである。 図４Ａ及び４Ｂの媒体デバイスの加熱特性を示す図である。 媒体デバイスの一部分に書き込まれる一連のビットのグレースケールマップの上面図で、それに対応する書き込み波形を含む図である。 図７Ａの一連のビットのグレースケールマップの上面図で、それに対応するアナログ読み取りデータ信号と、そのアナログ読み取りデータ信号のデジタル変換とを含む図である。 図７Ａ及び７Ｂの一連のビットを消去するための消去シーケンスのグレースケールマップの上面図で、それに対応する書き込み波形を含む図である。 本発明の一実施形態による読み取り／書き込み回路の回路図である。 本発明の別の実施形態による読み取り／書き込み回路の回路図である。 複数のアクティブな媒体領域を含む本発明の更に別の実施形態による読み取り／書き込み回路の回路図である。 複数のアクティブな媒体領域を含む本発明の更に別の実施形態による読み取り／書き込み回路の回路図である。 複数のアクティブな媒体領域及び処理要素を含む本発明の更に別の実施形態による読み取り／書き込み回路の回路図である。 本発明の実施形態によるアクティブな媒体プラットホームの回路図である。 図１３の複数のアクティブな媒体プラットホームを有する本発明の実施形態によるダイの回路図である。 複数のデッドスポットを含む本発明の別の実施形態によるアクティブな媒体プラットホームの回路図である。 図１５の複数のアクティブな媒体プラットホームを有する本発明の実施形態によるダイの回路図である。

Claims (38)

1. 導電性の下層と、上層と、これら導電性下層と上層との間に配置された相変化層とを含む情報を記憶する方法において
   大部分が曲率半径を有する遠方端を含むチップを使用するステップと、
   前記チップと前記媒体との間に電流を通流できるように前記チップを前記媒体に接近して位置させるステップと、
   前記チップと前記媒体との間に電流を付与して、前記相変化層の一部分を少なくともスレッシュホールド温度へ加熱するステップと、
   前記一部分の幅が前記遠方端の曲率半径より狭くなるように電流を収束させるステップと、
   前記チップと前記媒体との間から前記電流を除去するステップと、
   前記一部分を冷却して、前記一部分内に印を形成するステップと、
   を備えた方法。
2. 前記相変化層は初期構造を有しており、当該初期構造はアモルファス構造であり、
   前記ビットは結晶構造を有している請求項１に記載の方法。
3. 前記チップと前記媒体との間に電流を付与するステップは、電圧ポテンシャルを印加する段階を含む請求項１に記載の方法。
4. 前記電圧ポテンシャルは波形として印加される、請求項１０に記載の方法。
5. 前記波形は、パルス、三角形、鋸歯及び後縁の１つである、請求項１１に記載の方法。
6. 前記チップと前記媒体との間に第２電流を付与して、前記一部分をスレッシュホールド温度へ加熱するステップと、
   前記チップと前記媒体との間から前記第２電流を除去するステップと、
   前記一部分を急冷して、前記一部分が実質的にアモルファス構造であるようにするステップと、
   を更に備えた請求項８に記載の方法。
7. 電流を収束する前記ステップは、
   曲率半径が前記媒体からカーブして離れるときに前記チップと前記媒体との間に流れる電流の一部分が減少するように電流を付与する段階と、
   電流の流れが実質的に柱状になるように電流を前記上層により少なくとも部分的に閉じ込めるのを許す段階と、
   を含む請求項１に記載の方法。
8. 情報を記憶する方法であって、
   導電性の下層、上層を横切るよりも当該上層を貫通する方が高い導電性を有する上層、及びこれら導電性下層と上層との間に配置された相変化層を含む媒体を使用するステップと、
   チップと前記媒体の間に電流を通流できるように前記チップを前記媒体に接近して位置させるステップと、
   前記チップと前記媒体との間に電流を付与するステップと、
   前記電流を収束させ、前記相変化層において幅が前記チップより狭い一部分をスレッシュホールド温度へ加熱するステップと、
   前記チップと前記媒体との間から前記電流を除去するステップと、
   前記一部分を急冷して、前記一部分内に印を形成するステップと、
   を備えた方法。
9. 前記相変化層は、初期構造を有し、当該初期構造は結晶構造であり、当該結晶構造はバルク抵抗率を有する、請求項２４に記載の方法。
10. 前記印は、バルク抵抗率と異なる抵抗率を有する、請求項２６に記載の方法。
11. 前記印は、複数の状態の内の１つを含む、請求項２７に記載の方法。
12. 状態は、抵抗率値の範囲を含む、請求項２８に記載の方法。
13. データ記憶装置において印を形成する方法であって、
    導電性の下層と、上層と、これら導電性下層と上層との間に配置された相変化層とを含む媒体の表面と電気的に接続するようにチップの先端を位置させるステップと、
    大部分が曲率半径を有する遠方端を含むチップを使用するステップと、
    前記チップと前記媒体との間に電流を通流できるように前記チップを前記媒体に接近して位置させるステップと、
    前記チップと前記媒体との間に電流を付与して、前記相変化層の一部分を少なくともスレッシュホールド温度へ加熱するステップと、
    前記一部分の幅が前記遠方端の曲率半径より狭くなるように電流を収束させるステップと、
    前記チップと前記媒体との間から前記電流を除去するステップと、
    前記一部分を冷却して、前記一部分内に印を形成するステップと、
    を備えた方法。
14. 前記端末は、曲率半径を含み、
    電流を閉じ込める前記ステップは、
    曲率半径が前記媒体からカーブして離れるときに前記端末と前記媒体との間に流れる電流の一部分が減少するように電流の大きさを制限する段階、及び
    電流の流れが実質的に柱状になるように電流を前記上層により少なくとも部分的に閉じ込めるのを許す段階、
    の一方又は両方を含む請求項３７に記載の方法。
15. 前記一部分は、溶融及び半溶融状態の１つに加熱される、請求項３７に記載の方法。
16. 導電性の下層と、上層と、これら導電性下層と上層との間に配置された相変化層とを含む媒体に情報を記憶する方法において、
    チップと前記媒体との間に電流を通流できるようにチップを前記媒体に接近して位置させるステップと、
    前記チップと前記媒体との間に電流を付与して、前記相変化層の一部分をスレッシュホールド温度へ加熱するステップと、
    前記一部分の幅が前記チップより狭くなるように電流を収束させるステップと、
    前記チップと前記媒体との間から電流を除去するステップと、
    前記一部分を急冷して、前記一部分内に印を形成するステップと、
    を備えた方法。
17. データ記憶装置であって、
    導電性の下層と、上層と、これら導電性下層と上層との間に配置された相変化層とを含む媒体と、
    チップと前記媒体との間に電流を通流できるように前記媒体に接近して位置させられた当該チップと、
    前記チップと前記媒体との間に電流を付与して、前記相変化層の一部分をスレッシュホールド温度へ加熱するように構成された回路と、を有し、
    前記回路及び前記上層は、前記一部分の幅が前記チップより狭くなるように電流を収束させるように構成されていることを特徴とするデータ記憶装置。
18. 前記回路は、前記相変化層を含まない電気的経路に電流を向けて、前記一部分に情報を形成するためのバイパスを備えた、請求項８１に記載のデータ記憶装置。
19. 前記回路は、前記チップと前記媒体の間に第１の電圧ポテンシャルを印加することによって、前記チップと前記媒体の間に電流を付与するように構成された請求項８１に記載のデータ記憶装置。
20. 前記第１電圧ポテンシャルは、波形として印加される請求項８９に記載のデータ記憶装置。
21. 前記波形は、パルス、三角形、鋸歯及び後縁の１つである、請求項９０に記載のデータ記憶装置。
22. 前記チップは、曲率半径を含み、
    前記電流を収束するために、前記回路は、
    曲率半径が前記媒体からカーブして離れるときに前記チップと前記媒体との間に流れる電流の一部分が減少するように電流を付与し、
    電流の流れが実質的に柱状になるように電流を前記上層により少なくとも部分的に閉じ込めるのを許す、
    請求項８１に記載のデータ記憶装置。
23. 上層及び相変化層を含む媒体であって、前記上層は、前記上層を横切るよりも前記上層を貫通する方が良好に導通する導電性材料である媒体と、
    チップと前記媒体との間に電流を通流できるように前記媒体に接近して位置されたチップと、
    前記チップと前記媒体との間に電流を付与して前記相変化層の一部分を少なくともスレッシュホールド温度へ加熱するように適応される回路と、
    を備えたデータ記憶装置。
24. 相変化層を含む媒体を消去する方法において、
    ビットセルを消去し、これは、
    第１ドメインを形成し、この第１ドメインの少なくとも一部分は前記ビットセル内に形成され、この第１ドメインの形成は、前記媒体に第１電流を付与して、前記媒体の第１部分を少なくとも結晶化温度に加熱することと、前記第１部分を冷却して、前記第１部分が実質的に結晶構造となるようにすることとを含み、更に、
    １つ以上の付加的なドメインを形成し、これは、前記媒体に電流を付与して、前記媒体の各部分を少なくとも結晶化温度に加熱し、前記各部分は先行するドメインに部分的にオーバーラップすることと、前記各部分を冷却して、前記各部分が実質的に結晶構造となるようにすることとを含む、方法。
25. 前記第１ドメインは、第１中心を含み、そして
    前記１つ以上の付加的なドメインは、それに対応する中心を含み、前記ドメインの各々は、先行するドメインの中心にオーバーラップする、
    請求項１４２に記載の方法。
26. 前記第１電流が前記第１部分に付与されたときに、前記第１部分は温度勾配を含み、
    前記第１部分が冷却されるときに、それにより生じる前記第１ドメインの抵抗率は、前記温度勾配に対応して変化することができ、そして
    前記１つ以上の付加的なドメインは、先行するドメインにオーバーラップし、オーバーラップされない前記先行するドメインの一部分が希望の抵抗率範囲内となるようにする、請求項１４２に記載の方法。
27. 前記媒体に電流を付与するステップは、前記媒体に電圧ポテンシャルを印加することを含む請求項１４２に記載のデータ記憶装置。
28. 前記電圧ポテンシャルは、波形として印加される請求項１４６に記載のデータ記憶装置。
29. 前記波形は、パルス、三角形、鋸歯及び後縁の１つである請求項１４７に記載の方法。
30. 相変化層を含む媒体に情報を記憶する方法において、
    ビットセルを消去し、これは、
    第１ドメインを形成し、この第１ドメインの形成は、前記媒体に電流を付与して、前記媒体の第１部分を少なくともスレッシュホールド温度に加熱することと、前記第１部分を急冷して、前記第１部分が実質的にアモルファス構造となるようにすることとを含み、更に、
    １つ以上の付加的なドメインを形成し、これは、前記媒体に電流を付与して、前記媒体の各部分を少なくともスレッシュホールド温度に加熱し、前記各部分は先行するドメインに部分的にオーバーラップすることと、前記各部分を急冷して、前記各部分が実質的にアモルファス構造となるようにすることとを含む、方法。
31. 相変化層を含む媒体と、
    前記媒体の付近に位置されるチップであって、該チップと媒体との間に電流が通流できるようにするチップと、
    前記媒体の一部分内で前記チップにより形成されたビットセルであって、複数のオーバーラップする結晶ドメインを含むビットセルと、
    を備え、前記ビットセルは、そのビットセルを横切って前記チップを位置し直す間に前記一部分に電流を付与することにより形成される、データ記憶装置。
32. 前記ビットセルは、
    第１中心を有する第１ドメインと、
    前記第１中心にオーバーラップする第２ドメインであって、第２中心を有する第２ドメインと、
    前記第２中心にオーバーラップする第３ドメインと、
    を含む請求項１８３に記載のデータ記憶装置。
33. 前記ビットセルは、
    前記媒体の第１部分に電流を付与したときに形成される第１の温度勾配で変化する第１抵抗率を有する第１ドメインと、
    前記媒体の第２部分に電流を付与したときに形成される第２の温度勾配で変化する第２抵抗率を有する第２ドメインであって、この第２ドメインは、前記第１ドメインにオーバーラップして、オーバーラップされない前記第１ドメインの一部分の抵抗率が希望の抵抗率範囲内に入るようにする第２ドメインと、
    前記媒体の第３部分に電流を付与したときに形成される第３の温度勾配で変化する第３抵抗率を有する第３ドメインであって、この第３ドメインは、前記第２ドメインにオーバーラップして、オーバーラップされない前記第２ドメインの一部分の抵抗率が希望の抵抗率範囲内に入るようにする第３ドメインと、
    を含む請求項１８３に記載のデータ記憶装置。
34. 前記ビットセルは、
    前記媒体の初期部分に電流を付与したときに形成される第１の温度勾配で変化する第１抵抗率を有する初期ドメインと、
    前記媒体の対応部分に電流を付与したときに形成される対応温度勾配で変化する対応抵抗率を各々有する１つ以上の後続ドメインであって、先行するドメインにオーバーラップして、オーバーラップされない前記先行するドメインの一部分の抵抗率が希望の抵抗率範囲内に入るようにする１つ以上の後続ドメインと、
    を含む請求項１８３に記載のデータ記憶装置。
35. 前記相変化材料はカルコゲニドである、請求項１８３に記載のデータ記憶装置。
36. チップと媒体との間に電流が流れるように媒体に電気的に連通して配置されるチップを使用して相変化層を含む媒体内のターゲットビットセルを消去する方法において、
    前記ターゲットビットセルの先縁の上に前記チップを位置させるステップと、
    前記媒体に電流を流して、前記媒体を少なくとも結晶化温度へ加熱するステップと、
    前記ターゲットビットセルの先縁から後縁へ前記ターゲットビットセルを横切って前記チップを移動させるステップと、
    前記ターゲットビットセル内の相変化層が実質的に結晶構造となるように前記ターゲットビットセルが冷却するのを許すステップと、
    を備えた方法。
37. チップと媒体との間に電流が流れるように媒体に電気的に連通して配置されるチップを使用して相変化層を含む媒体内のターゲットビットセルを消去する方法において、
    前記ターゲットビットセルの先縁の上に前記チップを位置させるステップであって、前記ターゲットビットセルの相変化層がアモルファス構造を有するようなステップ、
    を備えた方法。
38. チップと媒体との間に電流が流れるように媒体に電気的に連通して配置されるチップを使用して相変化層を含む媒体内のターゲットビットセルを消去する方法において、
    前記ターゲットビットセルの第１縁の上に前記チップを位置させるステップであって、前記ターゲットビットセルの相変化層がアモルファス構造を有するようなステップと、
    前記媒体に電流を通過させて、前記第１縁の一部分を少なくとも結晶化温度へ加熱するステップと、
    前記第１縁の一部分を冷却して結晶が形成されるようにするステップと、
    前記ターゲットビットセルの第１縁から第２縁へ前記ターゲットビットセルを横切って前記チップを移動させて、前記結晶を前記第１縁から前記第２縁へ引っ張るようにするステップと、
    前記ターゲットビットセル内の相変化層が実質的に結晶構造となるように前記ターゲットビットセルが冷却するのを許すステップと、
    を備えた方法。

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