JP2007507805A - マルチスレッド・コンピュータ・システムにおいてスレッドの実行をイネーブルにするための方法および装置 - Google Patents
マルチスレッド・コンピュータ・システムにおいてスレッドの実行をイネーブルにするための方法および装置 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims abstract description 43
- 239000000872 buffer Substances 0.000 claims description 3
- 238000007667 floating Methods 0.000 claims description 3
- 230000001413 cellular effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000010295 mobile communication Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
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Abstract
Description
Claims (27)
- ハードウェア資源が非実行中のスレッドの命令に対して利用できるか、または利用できることになるかどうかに少なくとも基づいて、前記非実行中のスレッドの実行をイネーブルにする段階を含むことを特徴とする方法。
- 前記ハードウェア資源が前記非実行中のスレッドの前記命令に対して利用できるか、または利用できることになる場合は、長いあるいは潜在的に長いレイテンシを有する命令を実行するスレッドの実行から前記非実行中のスレッドの実行に切り替える段階をさらに含むことを特徴とする請求項1記載の方法。
- 前記ハードウェア資源が前記非実行中のスレッドの前記命令に対して利用できるか、または利用できることになる場合は、実行中のスレッドの実行から前記非実行中のスレッドの実行に切り替える段階をさらに含むことを特徴とする請求項1記載の方法。
- 前記ハードウェア資源が前記非実行中のスレッドの前記命令に対して利用できるか、または利用できることになるかどうかを決定する段階をさらに含むことを特徴とする請求項3記載の方法。
- 前記決定する段階は、
前記非実行中のスレッドの命令ストリームを調査する段階と、
前記命令ストリーム中の前記命令を識別する段階と、
前記命令に関連するハードウェア資源を識別する段階と、
をさらに含み、前記調査する段階は、前記実行中のスレッドの実行の間に生じることを特徴とする請求項4記載の方法。 - 前記イネーブルにする段階は、前記ハードウェア資源がスコアボードに表示されるかどうかに基づいて、前記非実行中のスレッドの実行をイネーブルにする段階を含むことを特徴とする請求項1記載の方法。
- 前記イネーブルにする段階は、レジスタ、キュー、バッファ、機能ユニット、入力/出力(I/O)装置、またはメモリ・サブシステム装置が前記非実行中のスレッドの前記命令に対して利用できるか、または利用できることになるかどうかに基づいて、前記非実行中のスレッドの実行をイネーブルにする段階を含む請求項1記載の方法。
- 前記ハードウェア資源が前記非実行中のスレッドの前記命令に対して利用できる場合は、前記非実行中のスレッドの実行をイネーブルにし、また、前記ハードウェア資源が前記非実行中のスレッドの前記命令に対して利用できない場合は、前記非実行中のスレッドの実行をイネーブルにしない段階をさらに含むことを特徴とする請求項1記載の方法。
- 前記ハードウェア資源が前記非実行中のスレッドの前記命令に対して利用できる場合は、第2の非実行中のスレッドの実行をイネーブルにする段階をさらに含むことを特徴とする請求項1記載の方法。
- 前記ハードウェア資源が前記非実行中のスレッドの前記命令に対して利用できる場合は、少なくとも2つの実行中のスレッドの実行から、前記非実行中のスレッドおよび少なくとも1つの他の非実行中のスレッドの実行に切り替える段階をさらに含むことを特徴とする請求項1記載の方法。
- 第1の保留中のスレッドに対して利用できないハードウェア資源の数に少なくとも基づいて、第1の実行中のスレッドから前記第1の保留中のスレッドに切り替える段階を含むことを特徴とする方法。
- 第2の保留中のスレッドに対して利用できないハードウェア資源の数を決定する段階をさらに含み、切り替える段階は、前記第1の保留中のスレッドに対して利用できないハードウェア資源の数が前記第2の保留中のスレッドに対して利用できないハードウェア資源の数より少ない場合は、前記第1の実行中のスレッドから前記第1の保留中のスレッドに切り替える段階を含むことを特徴とする請求項11記載の方法。
- その上に格納された命令を有する記憶媒体を含む物品は、コンピューティング・プラットフォームによって実行されたとき、
ハードウェア資源が非実行中のスレッドの命令に対して利用できるか、または利用できることになるかどうかに少なくとも基づいて、前記非実行中のスレッドの実行をイネーブルにする結果となることを特徴とする物品。 - 前記命令が実行されたとき、さらに、前記ハードウェア資源が前記非実行中のスレッドの前記命令に対して利用できるか、または利用できるようになる場合に、長いレイテンシの実行中のスレッドの実行から前記非実行中のスレッドの前記実行に切り替える結果となることを特徴とする請求項13記載の物品。
- 前記命令が実行されたとき、さらに、前記ハードウェア資源が前記非実行中のスレッドの前記命令に対して利用できるか、または利用できるようになるかどうかを決定する結果となることを特徴とする請求項13記載の物品。
- ハードウェア資源と、
前記ハードウェア資源が非実行中のスレッドの命令に対して利用することができるか、または利用することができるようになるかどうかに少なくとも基づいて、保留中のスレッドの実行をイネーブルにするためのスレッド・ディスパッチ回路と、
から構成されることを特徴とする装置。 - どのスレッドが実行され、どのスレッドが保留状態のまま残るかを決定するマルチプル・スレッドの命令を調査するために、前記スレッド・ディスパッチ回路が適合されることを特徴とする請求項16記載の装置。
- 前記ハードウェア資源は、算術および論理演算を行なうため、またはロードおよび格納命令を実行するために適合された機能ユニットであることを特徴とする請求項16記載の装置。
- 前記ハードウェア資源は、乗算器、加算器、除算器、整数算術論理演算ユニット(ALU)、浮動小数点演算論理演算ユニット(ALU)、レジスタ、ロード/格納ユニット、メモリ管理ユニット(MMU)、マルチメディア・アクセラレータ、セキュリティ・コプロセッサ、または暗号化コプロセッサであることを特徴とする請求項16記載の装置。
- どのハードウェア資源がマルチプル・スレッドの前記命令に関係しているか決定し、かつ、前記ハードウェア資源が前記マルチプル・スレッドの前記命令対して利用できるかどうか決定するために、前記スレッド・ディスパッチ回路が適合されることを特徴とする請求項16記載の装置。
- マルチプル・スレッドの命令を格納するための命令キャッシュと、
前記スレッド・ディスパッチに結合された命令デコーダと、
レジスタ・ファイル・ユニット内でレジスタの物理的なレジスタ識別を提供し、かつ、各命令にレジスタを割り当てるためのレジスタ・ルックアップと、
をさらに含むことを特徴とする請求項16記載の装置。 - 前記スレッド・ディスパッチ回路は、走行中のスレッドから前記保留中のスレッドに実行を切り替えるために適合されることを特徴とする請求項16記載の装置。
- 予め定められた条件が生じるかどうかを決定する目的で、前記スレッド・ディスパッチ回路は、前記走行中のスレッドの命令を調査するために適合されることを特徴とする請求項22記載の装置。
- 長いレイテンシの命令が生じるかどうかを決定する目的で、前記スレッド・ディスパッチ回路は、前記走行中のスレッドの命令を調査するために適合されることを特徴とする請求項22記載の装置。
- アンテナと、
前記アンテナに結合されたプロセッサであって、前記プロセッサは、
ハードウェア資源、および、
前記ハードウェア資源が前記非実行中のスレッドの命令に対して利用できるか、または利用できることになるかどうかに少なくとも基づいて、保留中のスレッドの実行をイネーブルにするためのスレッド・ディスパッチ回路を含む、プロセッサと、
から構成されることを特徴とするシステム。 - 前記ハードウェア資源は、算術および論理演算を行なうため、またはロードおよび格納命令を実行するために適合された機能ユニットであることを特徴とする請求項25記載のシステム。
- 前記システムはワイヤレス電話を含み、前記ワイヤレス電話は、
前記アンテナと、
前記アンテナに結合された前記プロセッサと、
を含むことを特徴とする請求項25記載のシステム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/677,913 | 2003-10-01 | ||
US10/677,913 US7472390B2 (en) | 2003-10-01 | 2003-10-01 | Method and apparatus to enable execution of a thread in a multi-threaded computer system |
PCT/US2004/032063 WO2005033927A2 (en) | 2003-10-01 | 2004-09-29 | Method and apparatus to enable execution of a thread in a multi-threaded computer system |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007507805A true JP2007507805A (ja) | 2007-03-29 |
JP4951345B2 JP4951345B2 (ja) | 2012-06-13 |
Family
ID=34422143
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006534072A Expired - Fee Related JP4951345B2 (ja) | 2003-10-01 | 2004-09-29 | マルチスレッド・コンピュータ・システムにおいてスレッドの実行をイネーブルにするための方法および装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7472390B2 (ja) |
JP (1) | JP4951345B2 (ja) |
KR (1) | KR100825685B1 (ja) |
WO (1) | WO2005033927A2 (ja) |
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2003
- 2003-10-01 US US10/677,913 patent/US7472390B2/en not_active Expired - Fee Related
-
2004
- 2004-09-29 KR KR1020067008402A patent/KR100825685B1/ko not_active IP Right Cessation
- 2004-09-29 WO PCT/US2004/032063 patent/WO2005033927A2/en active Application Filing
- 2004-09-29 JP JP2006534072A patent/JP4951345B2/ja not_active Expired - Fee Related
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US20050097552A1 (en) | 2005-05-05 |
JP4951345B2 (ja) | 2012-06-13 |
WO2005033927A3 (en) | 2006-04-06 |
US7472390B2 (en) | 2008-12-30 |
KR100825685B1 (ko) | 2008-04-29 |
KR20060081419A (ko) | 2006-07-12 |
WO2005033927A2 (en) | 2005-04-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090119 |
|
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|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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|
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A602 | Written permission of extension of time |
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A521 | Request for written amendment filed |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150316 Year of fee payment: 3 |
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R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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