JP2007328671A - Information processing apparatus - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To reduce a power consumption by restraining a circuit from being needlessly operated in a period of time when data in a link-down state does not flow or when transmission/reception data in a link-up state does not exist. <P>SOLUTION: In this information processing apparatus, an Ethernet processing part reduces the power consumption by restraining the circuit from being needlessly operated in the period of time when the data in a link-down state does not flow or when the transmission/reception data in a link-up state does not exist. In operations of a reception clock control part and a transmission clock control part, a processing time is very short because complicated processing is not included, such as the cutoff of a power source, information saving for state return and clock change. In addition , there is no possibility of deteriorating the performance. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、ＰＣ、サーバ、スイッチ、ルータ等の情報処理装置に係り、特に低消費電力性に配慮した情報処理装置に関する。   The present invention relates to an information processing apparatus such as a PC, a server, a switch, and a router, and more particularly to an information processing apparatus that takes low power consumption into consideration.

特許文献１には、ネットワークに接続される情報処理装置が、ネットワーク接続と周辺Ｉ／Ｏ部からの入力とＣＰＵが実行中の処理動作状態とに応じた３つの省電力モードを持ち、省電力を実現する発明が記載されている。   Patent Document 1 discloses that an information processing apparatus connected to a network has three power saving modes corresponding to network connection, input from a peripheral I / O unit, and a processing operation state being executed by a CPU. An invention for realizing the above is described.

しかし、特許文献１では、省電力モードから通常の状態へ復帰する処理が複雑で、復帰までに長い時間を要すことから、この間の処理が待たされることとなり、情報処理装置の性能が劣化する虞がある。   However, in Patent Document 1, since the process of returning from the power saving mode to the normal state is complicated and takes a long time to return, the process during this time is awaited, and the performance of the information processing apparatus deteriorates. There is a fear.

特開平７-１３４６２８号公報JP-A-7-134628

イーサネット（登録商標）処理部の受信部および送信回路は、データが流れていない時でもタイミング信号が転送されて、必要ない時にも回路が動作して無駄に電力を消費してしまう問題がある。   The reception unit and the transmission circuit of the Ethernet (registered trademark) processing unit have a problem that the timing signal is transferred even when data is not flowing, and the circuit operates even when it is not necessary and consumes power wastefully.

上述した課題は、第１の受信部と、第１の受信部から第１のクロックを受信する受信クロック制御部と、受信クロック制御部から第２のクロックを受信し、第１の受信部からデータを受信する第２の受信部と、を含み、受信クロック制御部は、第２の受信部が動作状態に無いことを検出したとき、第２の受信部への第２のクロックを停止する情報処理装置により、達成できる。   The above-described problem is that the first reception unit, the reception clock control unit that receives the first clock from the first reception unit, the second clock from the reception clock control unit, and the first reception unit And a second reception unit that receives data, and the reception clock control unit stops the second clock to the second reception unit when detecting that the second reception unit is not in an operating state. This can be achieved by the information processing device.

また、第１の送信部と、第１の送信部から第１のクロックを受信する送信クロック制御部と、送信クロック制御部から第２のクロックを受信し、第１の送信部にデータを送信する第２の送信部と、を含み、送信クロック制御部は、第２の送信部が動作状態に無いことを検出したとき、第２の送信部への第２のクロックを停止する情報処理装置により、達成できる。   In addition, the first transmission unit, the transmission clock control unit that receives the first clock from the first transmission unit, and the second clock from the transmission clock control unit, and transmits data to the first transmission unit. An information processing device that stops the second clock to the second transmission unit when the transmission clock control unit detects that the second transmission unit is not in an operating state. Can be achieved.

イーサネット処理部において、リンクダウン状態のデータが流れていない期間および、リンクアップ状態の送受信データが存在しない期間の回路の不要な動作を抑えることで消費電力を抑えた情報処理装置を提供することができる。   To provide an information processing apparatus that suppresses power consumption by suppressing unnecessary operation of a circuit during a period in which data in a link-down state does not flow and a period in which no link-up transmission / reception data exists in an Ethernet processing unit it can.

以下本発明の実施の形態について、実施例を用いて図面を参照しながら説明する。なお、実質同一部位については、同じ参照番号を振り、説明は繰り返さない。ここで、図１はイーサネット処理部と上位装置のブロック図である。図２は受信クロック制御部のフロー図である。図３は受信側の信号のタイミング図である。図４は送信クロック制御部のフロー図である。図５は送信側の信号のタイミング図である。図６はルータのブロック図である。図７はネットワークのブロック図である。   Hereinafter, embodiments of the present invention will be described using examples with reference to the drawings. In addition, about the substantially same site | part, the same reference number is assigned and description is not repeated. Here, FIG. 1 is a block diagram of the Ethernet processing unit and the host device. FIG. 2 is a flowchart of the reception clock control unit. FIG. 3 is a timing diagram of signals on the receiving side. FIG. 4 is a flowchart of the transmission clock control unit. FIG. 5 is a timing diagram of signals on the transmission side. FIG. 6 is a block diagram of the router. FIG. 7 is a block diagram of the network.

図１において、イーサネット処理部１００は、ＭＡＣ受信部３、ＭＡＣ送信部４、ＰＨＹ受信部５、ＰＨＹ送信部６、受信クロック制御部７、送信クロック制御部８から構成される。ＭＡＣ受信部３は、上位受信Ｉ／Ｆ回路３１、受信フレーム処理部３２、受信部３３からなる。ＭＡＣ送信部４は、上位送信Ｉ／Ｆ回路４１、送信フレーム処理部４２、送信回路４３からなる。イーサネット処理部１００は、上位機能部２と双方向接続されている。   In FIG. 1, the Ethernet processing unit 100 includes a MAC reception unit 3, a MAC transmission unit 4, a PHY reception unit 5, a PHY transmission unit 6, a reception clock control unit 7, and a transmission clock control unit 8. The MAC reception unit 3 includes a higher-order reception I / F circuit 31, a reception frame processing unit 32, and a reception unit 33. The MAC transmission unit 4 includes an upper transmission I / F circuit 41, a transmission frame processing unit 42, and a transmission circuit 43. The Ethernet processing unit 100 is bidirectionally connected to the upper function unit 2.

図１のイーサネット処理部は、イーサネットに接続される端末、コンピュータ、スイッチ、ルータなどに含まれる標準的なイーサネット処理部である。イーサネット処理部は、送信側と受信側とに分けることが、可能である。ここでは、まず受信側を説明して、追って送信側を説明する。   The Ethernet processing unit in FIG. 1 is a standard Ethernet processing unit included in a terminal, a computer, a switch, a router, or the like connected to the Ethernet. The Ethernet processing unit can be divided into a transmission side and a reception side. Here, the receiving side will be described first, and the transmitting side will be described later.

ＰＨＹ受信部５は、ネットワークから届いた直列信号である受信データを引き取り、この直列信号からタイミング信号であるＲＸ−ＣＬＫ信号と並列のデータ信号であるＲＸＤ信号に分離する。ここで、ＰＨＹ受信部５が受信データをＭＡＣ受信部３へ転送している間は、ＲＸＤＶ信号が“１”となって受信データが存在することが示される。ＭＡＣ受信部３は、ＰＨＹ受信部５からＲＸＤ信号として渡される受信データを、ＲＸ−ＣＬＫＧ信号をタイミング信号して使って引き取り、上位機能部２へ渡す。   The PHY receiver 5 takes in received data that is a serial signal received from the network, and separates the received data from the serial signal into an RXD signal that is a data signal in parallel with the RX-CLK signal that is a timing signal. Here, while the PHY receiving unit 5 transfers the received data to the MAC receiving unit 3, the RXDV signal becomes “1”, indicating that the received data exists. The MAC receiving unit 3 takes the received data passed from the PHY receiving unit 5 as the RXD signal using the RX-CLKG signal as a timing signal, and passes it to the higher-level function unit 2.

受信部３３は、受信データからイーサネットフレームを組み立てて、受信フレーム処理部３２へ渡す。受信フレーム処理部３２は、受信したフレームを解析して、自分宛のデータであるか否か、誤りがないかなどの判断をして、正しく引き取るべきデータを上位受信Ｉ／Ｆ部３１へ渡す。上位受信Ｉ／Ｆ部３１は、受信データを上位機能部２とのインタフェースを使って受信データを転送する。受信フレーム処理部３２は、フレームの受信開始から、上位受信Ｉ／Ｆ部３１へのデータ転送完了まで、受信クロック制御部７へのＲＸ−ＦＲ信号を、”１”とする。上位受信Ｉ／Ｆ部３１は、データの受信開始から、上位機能部２へのデータ転送完了まで、受信クロック制御部７へのＲＸ−ＵＰ信号を、”１”とする。受信クロック制御部７は、ＲＸＤＶ信号とＲＸ−ＦＲ信号とＲＸ−ＵＰ信号の状態で判断して、入力されるＲＸ−ＣＬＫ信号をＲＸ−ＣＬＫＧ７５として出力するか否か制御する。   The receiving unit 33 assembles an Ethernet frame from the received data and passes it to the received frame processing unit 32. The reception frame processing unit 32 analyzes the received frame, determines whether the data is addressed to itself, and whether there is no error, and passes the data to be correctly acquired to the higher-level reception I / F unit 31. . The upper receiving I / F unit 31 transfers the received data using the interface with the upper function unit 2. The reception frame processing unit 32 sets the RX-FR signal to the reception clock control unit 7 to “1” from the start of frame reception until the completion of data transfer to the upper reception I / F unit 31. The upper reception I / F unit 31 sets the RX-UP signal to the reception clock control unit 7 to “1” from the start of data reception until the completion of data transfer to the upper function unit 2. The reception clock controller 7 determines whether the RX-CLK signal is output as RX-CLKG75 based on the state of the RXDV signal, the RX-FR signal, and the RX-UP signal.

ネットワークから受信したデータは、ＰＨＹ受信部５がネットワークから引き取り、ＭＡＣ受信部３にて処理され、上位機能部２に渡る。従来のイーサネット処理部では、ＰＨＹ受信部５とＭＡＣ受信部３の間の信号は、ＲＸＤＶ（Received Data Valid）信号、ＲＸ−ＣＬＫ（Received Clock）信号、ＲＸＤ（Received Data）信号である。これら信号はＭＩＩ（Media Independent Interface）またはＲＭＩＩ（Reduced MII）と呼ばれるイーサネット処理部の標準インタフェースである。ＲＸＤＶ信号は、ＰＨＹ受信部５とＭＡＣ受信部３の間に受信データが存在することを示し“１”の時にＲＸＤ信号として受信データが流れ、ＲＸ−ＣＬＫＧ（Gated Clock）信号がタイミング信号となってＭＡＣ受信部３が動作して、受信データがＭＡＣ受信部３へ渡される。   Data received from the network is taken from the network by the PHY receiving unit 5, processed by the MAC receiving unit 3, and passed to the higher-level function unit 2. In the conventional Ethernet processing unit, signals between the PHY receiving unit 5 and the MAC receiving unit 3 are an RXDV (Received Data Valid) signal, an RX-CLK (Received Clock) signal, and an RXD (Received Data) signal. These signals are standard interfaces of an Ethernet processing unit called MII (Media Independent Interface) or RMII (Reduced MII). The RXDV signal indicates that received data exists between the PHY receiving unit 5 and the MAC receiving unit 3. When “1”, the received data flows as an RXD signal, and the RX-CLKG (Gated Clock) signal becomes a timing signal. Then, the MAC receiving unit 3 operates and the received data is passed to the MAC receiving unit 3.

受信クロック制御部７は、ＲＸ−ＣＬＫ信号を制御してＲＸ−ＣＬＫＧ信号を生成する。受信クロック制御部７は、受信データがない時、ＲＸ−ＣＬＫＧ信号を生成しない。この結果、ＭＡＣ受信部３の不要な動作を停止させ、電力消費を防ぐことができる。   The reception clock control unit 7 controls the RX-CLK signal to generate an RX-CLKG signal. The reception clock control unit 7 does not generate the RX-CLKG signal when there is no reception data. As a result, unnecessary operations of the MAC receiving unit 3 can be stopped and power consumption can be prevented.

受信クロック制御部７の動作は次の通りである。ＰＨＹ受信部５がデータを受信してＲＸＤＶ信号が“０”から“１”に変化すると、受信クロック制御部７はそれまで止めていたＲＸ−ＣＬＫＧ信号へＲＸ−ＣＬＫ信号を転送する。ＲＸ−ＣＬＫＧ信号は、ＭＡＣ受信部３へタイミング信号として転送される。その後、受信データがＭＡＣ受信部３３に引き取られてＲＸＤＶ信号が“０”となった後、さらに十分にＭＡＣ受信部３に引き取られた時点で、受信クロック制御部７はＲＸ−ＣＬＫＧ信号へのＲＸ−ＣＬＫ信号の転送を停止する。ここで、受信データがＭＡＣ受信部３に十分に引き取られた時点とは、受信部３３が受信データを受信フレーム処理部３２に渡し、さらに受信フレーム処理部３２が受信データを上位受信Ｉ／Ｆ回路３１に渡し、上位受信Ｉ／Ｆ回路３１の処理が終了した時点である。受信部３３が受信フレーム処理部３２に受信データを渡したことは、ＲＸ−ＦＲ（Received Frame）信号にて受信クロック制御部７に伝えられる。上位受信Ｉ／Ｆ回路３１の処理中はＲＸ−ＵＰ（Received UP）信号にて受信クロック制御部７に伝えられる。このように、受信クロック制御部７はＲＸ−ＣＬＫＧ信号へのＲＸ−ＣＬＫ信号の転送を制御し、不要な時間はＭＡＣ受信部３へのタイミング信号を停止させ、電力消費を防ぐことができる。   The operation of the reception clock controller 7 is as follows. When the PHY receiver 5 receives data and the RXDV signal changes from “0” to “1”, the reception clock controller 7 transfers the RX-CLK signal to the RX-CLKG signal that has been stopped. The RX-CLKG signal is transferred to the MAC receiver 3 as a timing signal. After that, when the received data is received by the MAC receiving unit 33 and the RXDV signal becomes “0”, and further fully received by the MAC receiving unit 3, the reception clock control unit 7 converts the RX-CLKG signal into the RX-CLKG signal. The transfer of the RX-CLK signal is stopped. Here, when the received data is sufficiently received by the MAC receiving unit 3, the receiving unit 33 passes the received data to the received frame processing unit 32, and the received frame processing unit 32 further passes the received data to the upper received I / F. This is the time when the process is passed to the circuit 31 and the processing of the upper receiving I / F circuit 31 is completed. That the reception unit 33 has passed the reception data to the reception frame processing unit 32 is transmitted to the reception clock control unit 7 by an RX-FR (Received Frame) signal. During processing of the higher-level reception I / F circuit 31, it is transmitted to the reception clock controller 7 by an RX-UP (Received UP) signal. In this manner, the reception clock control unit 7 controls the transfer of the RX-CLK signal to the RX-CLKG signal, and can stop the timing signal to the MAC reception unit 3 during unnecessary time, thereby preventing power consumption.

図２において、受信クロック制御部７は、電源投入後、まずＲＸ−ＣＬＫＧ信号を停止する（Ｓ２１）。受信クロック制御部７は、ＲＸＤＶ信号とＲＸ−ＦＲ信号とＲＸ−ＵＰ信号の状態を監視し（Ｓ２２）、どれか一つでも”１”となったとき（ＹＥＳ）、ステップ２３に遷移する。ステップ２３では、受信クロック制御部７は、ＲＸ-ＣＬＫ信号をそのままＲＸ-ＣＬＫＧ信号とする。このあと、再度受信クロック制御部７は、ＲＸＤＶ信号とＲＸ−ＦＲ信号とＲＸ−ＵＰ信号の状態を監視し（Ｓ２４）、全て”０”となったとき（ＹＥＳ）、ステップ２１に遷移する。   In FIG. 2, the reception clock controller 7 first stops the RX-CLKG signal after power-on (S21). The reception clock controller 7 monitors the states of the RXDV signal, the RX-FR signal, and the RX-UP signal (S22), and when any one becomes “1” (YES), the process proceeds to step 23. In step 23, the reception clock controller 7 uses the RX-CLK signal as it is as the RX-CLKG signal. Thereafter, the reception clock controller 7 again monitors the states of the RXDV signal, the RX-FR signal, and the RX-UP signal (S24), and when all are “0” (YES), the process proceeds to step 21.

図３において、（ａ）は受信クロック制御部が受信するＲＸＤＶ信号、（ｂ）は受信クロック制御部が受信するＲＸ−ＦＲ信号、（ｃ）は受信クロック制御部が受信するＲＸ−ＵＰ信号、（ｄ）は受信クロック制御部が受信するＲＸ−ＣＬＫ信号（ｅ）は受信クロック制御部が生成するＲＸ−ＣＬＫＧ信号、（ｆ）はＰＨＹ受信部からＭＡＣ受信部へのＲＸＤ信号である。   3, (a) is an RXDV signal received by the reception clock controller, (b) is an RX-FR signal received by the reception clock controller, (c) is an RX-UP signal received by the reception clock controller, (D) is an RX-CLK signal (e) received by the reception clock control unit, an RX-CLKG signal generated by the reception clock control unit, and (f) is an RXD signal from the PHY reception unit to the MAC reception unit.

ＲＸ−ＣＬＫ信号は、受信タイミング信号として常時動作している。ＲＸＤＶ信号は、ＲＸＤ信号と同期して、”１”となる。ＲＸ−ＦＲ信号は、ＲＸＤＶ信号に遅れて、”１”となる。ＲＸ−ＵＰ信号は、ＲＸ−ＦＲ信号に遅れて、”１”となる。受信クロック制御部は、ＲＸＤＶ信号、ＲＸ−ＦＲ信号、ＲＸ−ＵＰ信号のいずれかが、”１”のとき、ＲＸ−ＣＬＫＧ信号をクロックとして、送信する。受信クロック制御部は、ＲＸＤＶ信号、ＲＸ−ＦＲ信号、ＲＸ−ＵＰ信号の全てが、”０”のとき、ＲＸ−ＣＬＫＧ信号を停止し、”０”とする。   The RX-CLK signal always operates as a reception timing signal. The RXDV signal becomes “1” in synchronization with the RXD signal. The RX-FR signal becomes “1” behind the RXDV signal. The RX-UP signal becomes “1” behind the RX-FR signal. The reception clock control unit transmits the RX-CLKG signal as a clock when any of the RXDV signal, the RX-FR signal, and the RX-UP signal is “1”. When the RXDV signal, the RX-FR signal, and the RX-UP signal are all “0”, the reception clock control unit stops the RX-CLKG signal and sets it to “0”.

図１に戻って、イーサネット処理部の送信側を説明しよう。なお、ＭＡＣ送信部は、下流側のＰＨＹ送信部が生成したクロックに基づいて、データを送信する。
上位処理部２からＭＡＣ送信部４が送信データを引き取り、ＴＸ−ＣＬＫＧ（Transmitter Gated Clock）信号をタイミング信号としてＴＸＤ（Transmitter Data）信号で送信データをＰＨＹ送信部６へ渡す。ここでＭＡＣ送信部４がＰＨＹ送信部６へデータを転送している間はＴＸＥＮ（Transmitter Enable）信号が“１”となって送信データが存在することが示される。上位送信Ｉ／Ｆ部４１は、上位機能部２とのインタフェースを使って引き取った送信データを送信フレーム処理部４２に渡す。送信フレーム処理部４２は送信フレームを組み立てて送信回路４３へ渡す。送信回路４３はＴＸ−ＣＬＫＧ信号をタイミング信号として、送信データをＴＸＤ信号をとしてＰＨＹ送信部６へ渡す。上位送信Ｉ／Ｆ部４１は、送信データの検出から送信フレーム処理部４２への転送終了まで、送信クロック制御部８へのＴＸ−ＵＰ（Transmitter UP）信号を、”１”とする。送信フレーム処理部４２は、上位機能部２からの送信データの検出から送信部４２への転送終了まで、送信クロック制御部８へのＴＸ−ＦＲ（Transmitter Frame）信号を、”１”とする。送信クロック制御部８は、ＴＸＥＮ信号とＴＸ−ＦＲ信号とＴＸ−ＵＰ信号の状態で判断して、ＰＨＹ送信部６から入力されるＴＸ−ＣＬＫ信号をＴＸ−ＣＬＫＧ信号として、ＭＡＣ送信部４へ出力する。 Returning to FIG. 1, let us explain the transmission side of the Ethernet processing unit. The MAC transmission unit transmits data based on the clock generated by the downstream PHY transmission unit.
The MAC transmission unit 4 takes the transmission data from the host processing unit 2 and passes the transmission data to the PHY transmission unit 6 using a TXD (Transmitter Data) signal with a TX-CLKG (Transmitter Gated Clock) signal as a timing signal. Here, while the MAC transmission unit 4 transfers data to the PHY transmission unit 6, a TXEN (Transmitter Enable) signal becomes “1”, indicating that transmission data exists. The upper transmission I / F unit 41 passes the transmission data acquired using the interface with the upper function unit 2 to the transmission frame processing unit 42. The transmission frame processing unit 42 assembles the transmission frame and passes it to the transmission circuit 43. The transmission circuit 43 passes the TX-CLKG signal as a timing signal and the transmission data as a TXD signal to the PHY transmission unit 6. The upper transmission I / F unit 41 sets the TX-UP (Transmitter UP) signal to the transmission clock control unit 8 to “1” from detection of transmission data to completion of transfer to the transmission frame processing unit 42. The transmission frame processing unit 42 sets a TX-FR (Transmitter Frame) signal to the transmission clock control unit 8 to “1” from detection of transmission data from the higher-order function unit 2 to completion of transfer to the transmission unit 42. The transmission clock control unit 8 makes a determination based on the state of the TXEN signal, the TX-FR signal, and the TX-UP signal, and uses the TX-CLK signal input from the PHY transmission unit 6 as the TX-CLKG signal to the MAC transmission unit 4. Output.

ネットワークへ送信するデータは、上位機能部２からＭＡＣ送信部４に渡され、さらにＰＨＹ送信部６に渡され、後にネットワークへ送信される。従来のイーサネット処理部では、ＰＨＹ送信部６とＭＡＣ送信部４の間の信号は、ＴＸＥＮ信号、ＴＸ−ＣＬＫ信号、ＴＸＤ信号である。これら信号はＭＩＩまたはＲＭＩＩで規定されるイーサネット処理部の標準インタフェースである。ＴＸＥＮ信号は、ＰＨＹ送信部６とＭＡＣ送信部４の間に送信データが存在することを示し“１”の時にＴＸＤを送信データが流れる。   Data to be transmitted to the network is transferred from the higher-order function unit 2 to the MAC transmission unit 4, further transferred to the PHY transmission unit 6, and later transmitted to the network. In the conventional Ethernet processing unit, signals between the PHY transmission unit 6 and the MAC transmission unit 4 are a TXEN signal, a TX-CLK signal, and a TXD signal. These signals are standard interfaces of the Ethernet processing unit defined by MII or RMII. The TXEN signal indicates that transmission data exists between the PHY transmission unit 6 and the MAC transmission unit 4, and when it is “1”, transmission data flows through TXD.

送信クロック制御部８は、ＴＸ−ＣＬＫ信号を制御してＴＸ−ＣＬＫＧ信号を生成する。この結果、送信データが存在しない時のＭＡＣ送信部４の不要な動作を停止させ、電力消費を防ぐことができる。   The transmission clock control unit 8 generates a TX-CLKG signal by controlling the TX-CLK signal. As a result, unnecessary operation of the MAC transmission unit 4 when there is no transmission data can be stopped, and power consumption can be prevented.

送信クロック制御部８の動作は次の通りである。送信クロック制御部８は、送信回路４３がＴＸＥＮ信号を“１”にする以前の、ＭＡＣ送信部４の送信動作が必要な時点で、それまで停止させていたＴＸ−ＣＬＫＧ信号にＴＸＣＬＫ信号を転送し、ＭＡＣ送信部４のタイミング信号とする。この後、ＭＡＣ送信部４が動作して送信データが上位送信Ｉ／Ｆ回路４１から送信フレーム処理部４２へ渡され、さらに送信回路４３に渡され、ＰＨＹ送信部６に転送される。ＰＨＹ送信部６に送信データが渡され、ＴＸ−ＵＰ信号、ＴＸ−ＦＲ信号、ＴＸＥＮ信号がいずれも“０”となると、送信クロック制御部８はＴＸ−ＣＬＫＧ８５へのＴＸ−ＣＬＫ８４の転送を停止する。   The operation of the transmission clock controller 8 is as follows. The transmission clock control unit 8 transfers the TXCLK signal to the TX-CLKG signal that has been stopped until the transmission operation of the MAC transmission unit 4 is necessary before the transmission circuit 43 sets the TXEN signal to “1”. And the timing signal of the MAC transmitter 4. Thereafter, the MAC transmission unit 4 operates to transmit transmission data from the upper transmission I / F circuit 41 to the transmission frame processing unit 42, further to the transmission circuit 43, and transferred to the PHY transmission unit 6. When transmission data is passed to the PHY transmission unit 6 and the TX-UP signal, the TX-FR signal, and the TXEN signal all become “0”, the transmission clock control unit 8 stops the transfer of the TX-CLK84 to the TX-CLKG85. To do.

ここで、ＭＡＣ送信部４の送信動作が必要な時点とは、送信フレーム処理部４２が上位機能部２からの送信データを検出した時点である。この時点では、送信フレーム処理部４２は、送信クロックを供給されていないが、ＴＸ−ＵＰ信号を立ち上げる。この結果、送信クロック制御部８は、送信クロックとして、ＴＸ−ＣＬＫＧ信号を、ＭＡＣ送信部に送信する。このＴＸ−ＣＬＫＧ信号を用いて、上位送信Ｉ／Ｆ回路４１は、送信データを引き取る。このように、送信クロック制御部８はＴＸ−ＣＬＫＧ信号へのＴＸ−ＣＬＫ信号の転送を制御し、不要な時間はＭＡＣ送信部４へのタイミング信号を停止させ、電力消費を防ぐことができる。   Here, the point in time when the transmission operation of the MAC transmission unit 4 is necessary is a point in time when the transmission frame processing unit 42 detects transmission data from the higher-order function unit 2. At this time, the transmission frame processing unit 42 is not supplied with the transmission clock, but raises the TX-UP signal. As a result, the transmission clock control unit 8 transmits a TX-CLKG signal as a transmission clock to the MAC transmission unit. Using this TX-CLKG signal, the upper transmission I / F circuit 41 takes transmission data. In this way, the transmission clock control unit 8 controls the transfer of the TX-CLK signal to the TX-CLKG signal, and can stop the timing signal to the MAC transmission unit 4 during unnecessary time, thereby preventing power consumption.

図４において、送信クロック制御部８は、電源投入後、まずＴＸ−ＣＬＫＧ信号を停止する（Ｓ４１）。送信クロック制御部８は、ＴＸＥＮ信号とＴＸ−ＦＲ信号とＴＸ−ＵＰ信号の状態を監視し（Ｓ４２）、どれか一つでも”１”となったとき（ＹＥＳ）、ステップ４３に遷移する。ステップ４３では、送信クロック制御部８は、ＴＸ-ＣＬＫ信号をそのままＴＸ-ＣＬＫＧ信号とする。このあと、送信クロック制御部８は、再度ＴＸＥＮ信号とＴＸ−ＦＲ信号とＴＸ−ＵＰ信号の状態を監視し（Ｓ４４）、全て”０”となったとき（ＹＥＳ）、ステップ４１に遷移する。   In FIG. 4, the transmission clock controller 8 first stops the TX-CLKG signal after power-on (S41). The transmission clock control unit 8 monitors the states of the TXEN signal, the TX-FR signal, and the TX-UP signal (S42), and when any one becomes “1” (YES), the process proceeds to step 43. In step 43, the transmission clock control unit 8 uses the TX-CLK signal as it is as the TX-CLKG signal. Thereafter, the transmission clock control unit 8 again monitors the states of the TXEN signal, the TX-FR signal, and the TX-UP signal (S44), and when all become “0” (YES), the process proceeds to step 41.

図５において、（ａ）は送信クロック制御部が受信するＴＸＥＮ信号、（ｂ）は送信クロック制御部が受信するＴＸ−ＦＲ信号、（ｃ）は送信クロック制御部が受信するＴＸ−ＵＰ信号、（ｄ）は送信クロック制御部が受信するＴＸ−ＣＬＫ信号（ｅ）は送信クロック制御部が生成するＴＸ−ＣＬＫＧ信号、（ｆ）はＭＡＣ送信部からＰＨＹ送信部へのＴＸＤ信号である。   5, (a) is a TXEN signal received by the transmission clock control unit, (b) is a TX-FR signal received by the transmission clock control unit, (c) is a TX-UP signal received by the transmission clock control unit, (D) is a TX-CLK signal (e) received by the transmission clock control unit, a TX-CLKG signal generated by the transmission clock control unit, and (f) is a TXD signal from the MAC transmission unit to the PHY transmission unit.

ＴＸ−ＣＬＫ信号は、送信タイミング信号として常時動作している。送信フレーム処理部４２は、送信クロックを供給されていないが、ＴＸ−ＵＰ信号を立ち上げる。ＴＸ−ＵＰ信号が立上ったことを検出した送信クロック制御部は、ＴＸ−ＣＬＫＧ信号をクロックとして、送信する。ＴＸ−ＦＲ信号は、ＴＸ−ＵＰ信号に遅れて、”１”となる。ＴＸＥＮ信号は、ＴＸ−ＦＲ信号に遅れて、”１”となる。ＴＸＤ信号は、ＴＸＥＮ信号と同期して、送信される。送信クロック制御部は、ＴＸＥＮ信号、ＴＸ−ＦＲ信号、ＴＸ−ＵＰ信号の全てが、”０”のとき、ＴＸ−ＣＬＫＧ信号を停止し、”０”とする。   The TX-CLK signal is always operating as a transmission timing signal. The transmission frame processing unit 42 is not supplied with the transmission clock, but raises the TX-UP signal. The transmission clock control unit that has detected that the TX-UP signal has risen transmits the TX-CLKG signal as a clock. The TX-FR signal becomes “1” behind the TX-UP signal. The TXEN signal becomes “1” behind the TX-FR signal. The TXD signal is transmitted in synchronization with the TXEN signal. When all of the TXEN signal, the TX-FR signal, and the TX-UP signal are “0”, the transmission clock control unit stops the TX-CLKG signal and sets it to “0”.

なお、上記動作はリンクアップした通信が可能な状態について述べたが、リンクダウン状態でも同様な効果がある。従来のイーサネット処理部ではリンクダウン時は全くデータが流れないにも関わらず、タイミング信号である、ＲＸ−ＣＬＫ信号およびＴＸ−ＣＬＫ信号は転送され、ＭＡＣ受信部およびＭＡＣ送信部は動作する。本実施例のリンクダウン状態では、受信データは全く存在しないので、受信クロック制御部７はＲＸ−ＣＬＫ信号を停止したままとなり、ＭＡＣ受信部の無駄な電力消費を防ぐことになる。同様に、リンクリンクダウン状態では、送信データは全く存在しないので、送信クロック制御部８はＴＸ−ＣＬＫ信号を停止したままとなり、ＭＡＣ送信部の無駄な電力消費を防ぐことになる。   In addition, although the said operation | movement described the state in which the communication which linked up was possible, the same effect is also obtained in a link down state. In the conventional Ethernet processing unit, although no data flows at the time of link down, the RX-CLK signal and the TX-CLK signal, which are timing signals, are transferred, and the MAC receiving unit and the MAC transmitting unit operate. In the link-down state of this embodiment, since no reception data exists, the reception clock control unit 7 stops the RX-CLK signal and prevents unnecessary power consumption of the MAC reception unit. Similarly, in the link link down state, there is no transmission data, so the transmission clock control unit 8 stops the TX-CLK signal and prevents unnecessary power consumption of the MAC transmission unit.

また、受信クロック制御部および送信クロック制御部の動作は、電源の遮断や、状態復帰のための情報の退避や、クロックの変更など複雑な処理が含まれない。この回路自体の消費電力は非常に低いので省電力の効果が大きい。また処理時間も非常に短いため、性能の劣化などの虞もない。   In addition, the operations of the reception clock control unit and the transmission clock control unit do not include complicated processing such as power-off, saving information for returning the state, and changing the clock. Since the power consumption of this circuit itself is very low, the power saving effect is great. Also, since the processing time is very short, there is no risk of performance degradation.

図６において、ルータ（ネットワーク接続装置）８００は、イーサネットとのインタフェースを８回線持つ構成である。イーサネット処理部１００−１〜１００−８は、いずれも図１を用いて説明したイーサネット処理部であり、それぞれ情報処理装置との間でデータの受信処理および送信処理をする。ルーティング処理部２００は、イーサネット処理部１００から引き取った受信データを解析して、送信先および優先度などを求めるなどの処理をして優先処理部３００へ渡す。また、ルーティング処理部２００は優先処理部３００から引き取った送信データを解析して、正しい送信先のイーサネット処理部１００へデータを渡す。優先処理部３００はルーティング処理部２００から引き取った受信データを一時蓄えて、優先度に従ってスイッチング処理部４００へ受信データを渡す。また優先処置部３００はスイッチング処理部４００から引き取った送信データを一時蓄えて、優先度に従ってルーティング処理部２００に渡す。スイッチング処理部４００は、受信データをルーティング処理部３００から引き取り、その優先度に従ってスイッチング処理して、優先処理部３００へデータを渡す。共通制御部５００は、ルータ内の各部を制御するＣＰＵ、プログラムを格納するメモリ、オペレータとのインタフェース回路など装置としての共通回路である。
したがって、このルータは、低消費電力のイーサネット処理部を８回線備えているので、低消費電力となる効果がある。 In FIG. 6, a router (network connection device) 800 is configured to have eight interfaces with Ethernet. Each of the Ethernet processing units 100-1 to 100-8 is the Ethernet processing unit described with reference to FIG. 1, and performs data reception processing and transmission processing with the information processing apparatus, respectively. The routing processing unit 200 analyzes the received data received from the Ethernet processing unit 100, performs processing such as obtaining the transmission destination and priority, and passes the processing to the priority processing unit 300. Also, the routing processing unit 200 analyzes the transmission data received from the priority processing unit 300 and passes the data to the correct Ethernet processing unit 100 of the transmission destination. The priority processing unit 300 temporarily stores the received data received from the routing processing unit 200 and passes the received data to the switching processing unit 400 according to the priority. Further, the priority processing unit 300 temporarily stores the transmission data received from the switching processing unit 400 and passes it to the routing processing unit 200 according to the priority. The switching processing unit 400 takes received data from the routing processing unit 300, performs switching processing according to the priority, and passes the data to the priority processing unit 300. The common control unit 500 is a common circuit as a device such as a CPU that controls each unit in the router, a memory that stores a program, and an interface circuit with an operator.
Therefore, since this router has eight lines of Ethernet processing units with low power consumption, there is an effect of low power consumption.

図７において、ネットワーク１０００は、７台の端末（ＰＣ）６００とサーバ７００がそれぞれイーサネットにてルータ８００を介して接続された構成である。端末６００−１〜６００−７と、サーバ７００、ルータ８００には、図１を用いて説明したイーサネット処理部１００が適用できる。ここで、端末６００、サーバ７００およびルータ８００は、いずれも情報処理装置である。また、情報処理装置には、スイッチを含む。
したがって、このネットワークは、低消費電力のイーサネット処理部を１６回線備えているので、低消費電力となる効果がある。また、低消費電力の情報処理装置を提供することができる。 In FIG. 7, a network 1000 has a configuration in which seven terminals (PCs) 600 and a server 700 are connected via a router 800 via Ethernet. The Ethernet processing unit 100 described with reference to FIG. 1 can be applied to the terminals 600-1 to 600-7, the server 700, and the router 800. Here, the terminal 600, the server 700, and the router 800 are all information processing apparatuses. The information processing apparatus includes a switch.
Therefore, since this network includes 16 lines of low-power-consumption Ethernet processing units, there is an effect of low power consumption. In addition, an information processing device with low power consumption can be provided.

イーサネット処理部と上位装置のブロック図である。It is a block diagram of an Ethernet processing unit and a host device. 受信クロック制御部のフロー図である。It is a flowchart of a receiving clock control part. 受信側の信号のタイミング図である。It is a timing diagram of the signal on the receiving side. 送信クロック制御部のフロー図である。It is a flowchart of a transmission clock control part. 送信側の信号のタイミング図である。It is a timing diagram of the signal on the transmission side. ルータのブロック図である。It is a block diagram of a router. ネットワークのブロック図である。It is a block diagram of a network.

符号の説明Explanation of symbols

２…上位機能部、３…ＭＡＣ受信部、４…ＭＡＣ送信部、５…ＰＨＹ受信部、６…ＰＨＹ送信部、７…受信クロック制御部、８…送信クロック制御部、３１…上位受信Ｉ／Ｆ部、３２…受信フレーム処理部、３３…受信部、４１…上位送信Ｉ／Ｆ部、４２…送信フレーム処理部、４３…送信回路、１００…イーサネット処理部、２００…ルーティング処理部、３００…優先処理部、４００…スイッチング処理部、５００…共通制御部、６００…端末（ＰＣ）、７００…サーバ、８００…ルータ（ネットワーク接続装置）、１０００…ネットワーク。
DESCRIPTION OF SYMBOLS 2 ... High-order function part, 3 ... MAC reception part, 4 ... MAC transmission part, 5 ... PHY reception part, 6 ... PHY transmission part, 7 ... Reception clock control part, 8 ... Transmission clock control part, 31 ... High-order reception I / F unit, 32 ... reception frame processing unit, 33 ... reception unit, 41 ... upper transmission I / F unit, 42 ... transmission frame processing unit, 43 ... transmission circuit, 100 ... Ethernet processing unit, 200 ... routing processing unit, 300 ... Priority processing unit, 400 ... switching processing unit, 500 ... common control unit, 600 ... terminal (PC), 700 ... server, 800 ... router (network connection device), 1000 ... network.

Claims (6)

第１の受信部と、前記第１の受信部から第１のクロックを受信する受信クロック制御部と、前記受信クロック制御部から第２のクロックを受信し、前記第１の受信部からデータを受信する第２の受信部と、を含む情報処理装置であって、
前記受信クロック制御部は、前記第２の受信部が動作状態に無いことを検出したとき、前記第２の受信部への前記第２のクロックを停止することを特徴とする情報処理装置。 A first receiving unit; a receiving clock control unit that receives a first clock from the first receiving unit; a second clock from the receiving clock control unit; and data from the first receiving unit; A second receiving unit for receiving the information processing device,
The information processing apparatus, wherein the reception clock control unit stops the second clock to the second reception unit when detecting that the second reception unit is not in an operating state. 請求項１に記載の情報処理装置であって、
前記第２の受信部は、前記データからフレームを組み立てることを特徴とする情報処理装置。 The information processing apparatus according to claim 1,
The information processing apparatus, wherein the second receiving unit assembles a frame from the data. 請求項１または請求項２に記載の情報処理装置であって、
さらに、前記第２の受信部に接続されたスイッチング処理部を含むことを特徴とする情報処理装置。 The information processing apparatus according to claim 1 or 2,
The information processing apparatus further includes a switching processing unit connected to the second receiving unit. 第１の送信部と、前記第１の送信部から第１のクロックを受信する送信クロック制御部と、前記送信クロック制御部から第２のクロックを受信し、前記第１の送信部にデータを送信する第２の送信部と、を含む情報処理装置であって、
前記送信クロック制御部は、前記第２の送信部が動作状態に無いことを検出したとき、前記第２の送信部への前記第２のクロックを停止することを特徴とする情報処理装置。 A first transmitter, a transmission clock controller that receives a first clock from the first transmitter, a second clock from the transmission clock controller, and data to the first transmitter An information processing apparatus including a second transmission unit for transmission,
The information processing apparatus, wherein the transmission clock control unit stops the second clock to the second transmission unit when detecting that the second transmission unit is not in an operating state. 請求項４に記載の情報処理装置であって、
前記第２の送信部は、上位から受け取ったデータからフレームを組み立て、前記データを生成することを特徴とする情報処理装置。 The information processing apparatus according to claim 4,
The information processing apparatus, wherein the second transmission unit assembles a frame from data received from a host and generates the data. 請求項４または請求項５に記載の情報処理装置であって、
さらに、前記第２の送信部に接続されたスイッチング処理部を含むことを特徴とする情報処理装置。
An information processing apparatus according to claim 4 or claim 5, wherein
The information processing apparatus further includes a switching processing unit connected to the second transmission unit.
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