JP2007325464A

JP2007325464A - Method, system and program for designing power converter

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Publication number: JP2007325464A
Application number: JP2006155651A
Authority: JP
Inventors: Hiromichi Ohashi; 弘通大橋; Kazuto Takao; 和人高尾; Yusuke Hayashi; 林　　祐輔
Original assignee: National Institute of Advanced Industrial Science and Technology AIST
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2006-06-05
Filing date: 2006-06-05
Publication date: 2007-12-13
Anticipated expiration: 2026-06-05
Also published as: JP4332645B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a high-precision method for designing the loss of a semiconductor element which is required for designing a power converter of high output power density. <P>SOLUTION: In the method for designing a power converter, specifications of the power converter is determined, and its circuit parameter values, semiconductor elements used, and the equivalent circuit of the semiconductor element are determined, and the parameter values of the equivalent circuit of semiconductor element are extracted (S7). Loss of the semiconductor element is calculated (S9) from the parameter data of the equivalent circuit of semiconductor element, the parasitic parameter data of the circuit and the basic parameters of the circuit. While account of the parameter data of the elements of a power conversion circuit are taken into account, optimal values for circuit loss is are decided, and the parasitic parameter data values of the circuit are reset and the parasitic parameter data of the circuit is generated, if they are not attained otherwise the loss of the semiconductor element and the parasitic parameter values of the circuit are outputted as design data (S14), and then a power converter is designed using the optimized loss of the semiconductor element and parasitic parameter data values of the circuit. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、電力変換装置の設計方法及びシステム並びに設計プログラムに関し、特に、電力変換器の高出力電力密度化設計に必要な半導体素子損失設計方法に関する。 The present invention relates to a design method and system for a power conversion device, and a design program, and more particularly, to a semiconductor element loss design method necessary for designing a high output power density of a power converter.

電力変換装置の高電力密度化は，電力変換装置の体積を減少させることにより達成され，その方法は，（１）電力変換装置の損失を低減し，冷却装置体積を小型化する，（２）スイッチング周波数を上昇させ，LCフィルタなどの受動部品体積を小型化する，の2つが基本となる。
上記2つを同時に実現するためには，半導体素子のスイッチング時に発生するスイッチング損失を低減させる必要がある。そのためには，スイッチング時間を短くする，すなわち，スイッチング時の電圧変化率dv/dtおよび，電流変化率di/dtを高くする必要がある。 The high power density of the power converter is achieved by reducing the volume of the power converter, and the method is (1) reducing the loss of the power converter and reducing the volume of the cooling device, (2) The two basics are to increase the switching frequency and reduce the volume of passive components such as LC filters.
In order to realize the above two at the same time, it is necessary to reduce the switching loss that occurs when switching the semiconductor element. For this purpose, it is necessary to shorten the switching time, that is, increase the voltage change rate dv / dt and the current change rate di / dt during switching.

また，電力変換装置の必要機能を満たした上で，冷却装置および，受動部品の体積を理論限界値に達するまでの小型化設計を行うためには，それらを設計する際に必要となる半導体素子の損失を高精度に設計する必要がある。
電力変換器の主回路には，所定の回路動作を実現するために設けられた抵抗R，インダクタンスL，静電容量C，などの真性回路パラメータと，主回路を構成する配線構造を実現する上で必然的に発生する寄生インダクタンスLs，寄生キャパシタンスCsなどの外因性回路パラメータが存在する。スイッチング時には，寄生インダクタンスLsによる誘導電圧Ls・di/dt，寄生キャパシタンスCsによる変位電流Cs・dv/dtがスイッチング時の半導体素子に印加される電圧と流れる電流に影響を与える。その結果として，寄生インダクタンスと寄生キャパシタンスが半導体素子の損失に影響を及ぼす。 In addition, in order to reduce the size of the cooling device and the passive components until they reach the theoretical limit after satisfying the required functions of the power converter, the semiconductor elements required for designing them It is necessary to design the loss with high accuracy.
In the main circuit of the power converter, intrinsic circuit parameters such as a resistance R, an inductance L, and a capacitance C provided for realizing a predetermined circuit operation and a wiring structure constituting the main circuit are realized. There are extrinsic circuit parameters such as parasitic inductance Ls and parasitic capacitance Cs that inevitably occur. During switching, the induced voltage Ls · di / dt due to the parasitic inductance Ls and the displacement current Cs · dv / dt due to the parasitic capacitance Cs affect the voltage applied to the semiconductor element during switching and the flowing current. As a result, parasitic inductance and parasitic capacitance affect the loss of the semiconductor element.

したがって，高電力密度電力変換器を設計するには，寄生インダクタンスと寄生キャパシタンスが半導体素子の損失に及ぼす影響を考慮した高精度な半導体素子設計手法が必要となる。
従来の半導体素子損失の設計方法として，回路シミュレータを用いて，半導体素子に印加される電圧と流れる電流を計算し，両者の積を時間積分して損失を算出する方法が知られている[非特許文献１参照]。
Z. Liang, B. Lu, J. D. van Wyk and F. C. Lee, IEEE trans. on Power Electronics, Vol. 20, No. 3(2005) Therefore, in order to design a high power density power converter, a highly accurate semiconductor element design method that considers the influence of parasitic inductance and parasitic capacitance on the loss of the semiconductor element is required.
As a conventional semiconductor element loss design method, a circuit simulator is used to calculate a voltage applied to a semiconductor element and a flowing current, and calculate a loss by time-integrating the product of the two [non- Patent Document 1].
Z. Liang, B. Lu, JD van Wyk and FC Lee, IEEE trans. On Power Electronics, Vol. 20, No. 3 (2005)

しかしながら，回路シミュレータでは，半導体素子は電圧源，電流源，インダクタ，キャパシタ，抵抗などの電気回路要素を用いて等価回路的に表現されているため，非線形性を有する半導体素子パラメータによって決定される半導体素子のスイッチング挙動および，半導体素子パラメータと回路の寄生インダクタンス，寄生キャパシタンスとの相互作用を完全にシミュレータ上で表現できない。したがって，半導体素子損失を高精度に定量的に設計することは困難である。 However, in the circuit simulator, the semiconductor element is represented by an equivalent circuit using electric circuit elements such as a voltage source, a current source, an inductor, a capacitor, and a resistor, so that the semiconductor is determined by a semiconductor element parameter having nonlinearity. The switching behavior of the elements and the interaction between the semiconductor element parameters and the parasitic inductance and parasitic capacitance of the circuit cannot be expressed completely on the simulator. Therefore, it is difficult to quantitatively design the semiconductor element loss with high accuracy.

また，スイッチング時の電圧・電流の積の積分することにより損失を算出する方法では，損失の構成要素を半導体素子起因の物と回路寄生パラメータ起因の物に分離することはできないので，全損失における，回路寄生パラメータによる損失の割合を知ることはできないので，半導体素子損失を最小化する回路寄生パラメータ値を設計することは困難である。
本発明は、このような点に鑑みてなされたものであり、非線形性を有する半導体素子パラメータと配線構造に由来する寄生インダクタンスと寄生キャパシタンスが半導体素子損失へ与える影響を考慮した電力変換器の高出力電力密度化に必要な半導体素子の損失設計方法を提供することを目的とする。 In addition, in the method of calculating the loss by integrating the product of voltage and current during switching, it is impossible to separate the loss components into those due to semiconductor elements and those due to circuit parasitic parameters. Since it is impossible to know the ratio of loss due to circuit parasitic parameters, it is difficult to design circuit parasitic parameter values that minimize semiconductor element loss.
The present invention has been made in view of the above points, and is a high-performance power converter that takes into account the effects of semiconductor element parameters having nonlinearity and parasitic inductance and parasitic capacitance derived from the wiring structure on semiconductor element loss. It is an object of the present invention to provide a loss design method for semiconductor elements necessary for increasing the output power density.

本発明の電力変換装置の設計方法及びシステム並びに設計プログラムは、電気的仕様及び回路構成を含む電力変換装置の仕様を決定し，この電気的仕様と回路構成を実現するための回路パラメータ値を決定し，電気的仕様と回路構成を実現するために使用する半導体素子を決定し，半導体素子の等価回路を決定し，半導体素子等価回路のパラメータ値を、半導体素子損失を算出するための入力データとして抽出する。回路パラメータ値を，半導体素子損失を算出するための入力データとして，回路寄生パラメータデータと回路基本パラメータデータに分け，半導体素子等価回路パラメータデータと回路寄生パラメータデータと回路基本パラメータを半導体素子損失モデルに抽入し，半導体素子損失を算出する。予め準備した制御パラメータデータやフィルタパラメータを含む電力変換回路構成要素パラメータデータを考慮して，回路損失最適値が達成されているかを判断し，回路損失最適値が達成されていなければ，回路寄生パラメータ値を再設定し，回路寄生パラメータデータを作成し，回路損失最適値が達成されていれば，その時の半導体素子損失と回路寄生パラメータ値を設計データとして出力し，最適化された半導体素子損失と回路寄生パラメータ値を用いて電力変換装置を設計する。 The power converter design method and system and the design program according to the present invention determine the specifications of the power converter including the electrical specifications and the circuit configuration, and determine the circuit parameter values for realizing the electrical specifications and the circuit configuration. The semiconductor element to be used for realizing the electrical specifications and the circuit configuration is determined, the equivalent circuit of the semiconductor element is determined, and the parameter value of the semiconductor element equivalent circuit is used as input data for calculating the semiconductor element loss. Extract. The circuit parameter value is divided into circuit parasitic parameter data and circuit basic parameter data as input data for calculating semiconductor element loss, and the semiconductor element equivalent circuit parameter data, circuit parasitic parameter data, and circuit basic parameter are converted into a semiconductor element loss model. Randomly calculate the semiconductor element loss. Consider power control circuit component parameter data including control parameter data and filter parameters prepared in advance to determine whether the optimum circuit loss value has been achieved. If the optimum circuit loss value has not been achieved, Reset the value, create circuit parasitic parameter data, and if the optimum circuit loss value is achieved, output the semiconductor element loss and circuit parasitic parameter value at that time as design data, A power converter is designed using circuit parasitic parameter values.

即ち、本発明では上記問題を解決するために，次のような手段を採用した。
第1の手段は，非線形性を有する半導体素子パラメータに蓄積される電荷によるエネルギーを理論式として表す。
第2の手段は，寄生インダクタンスと寄生キャパシタンスの蓄積エネルギーを理論式として表す。
第3の手段は，スイッチング波形を決定する半導体素子パラメータと回路パラメータを用いて，スイッチング時に発生するエネルギーを理論式として表す。
第4の手段は，上記3つのエネルギーの理論式を統合した半導体素子損失モデルを作成し，それを用いて半導体素子のスイッチング損失を設計する。
第5の手段は，導通損失は，半導体素子の抵抗と流れる電流および，電力変換装置の仕様で決まる定数を用いて算出する。
第6の手段は，上記の式を用いて半導体素子損失を算出するための数値計算プログラムを作成し，そのプログラムを用いて損失を算出する。 In other words, the present invention employs the following means in order to solve the above problems.
The first means expresses, as a theoretical formula, energy due to charges accumulated in semiconductor element parameters having nonlinearity.
The second means expresses the stored energy of parasitic inductance and parasitic capacitance as a theoretical formula.
The third means uses the semiconductor element parameters and circuit parameters that determine the switching waveform, and expresses the energy generated during switching as a theoretical formula.
The fourth method is to create a semiconductor element loss model that integrates the above three energy theoretical formulas, and to design the switching loss of the semiconductor element.
In the fifth means, the conduction loss is calculated using a resistance determined by the resistance of the semiconductor element and a constant determined by the specifications of the power converter.
The sixth means creates a numerical calculation program for calculating the semiconductor element loss using the above formula, and calculates the loss using the program.

本発明によれば半導体素子の損失設計において、半導体素子の非線形パラメータが半導体素子損失へ与える影響と，スイッチング損失と寄生インダクタンスや寄生キャパシタンスが半導体素子損失へ与える影響を正確に考慮することができ，高精度に半導体素子損失を設計することができる。その結果、従来の半導体素子損失設計方法では実現できなかった次のような多くの効果が本発明を適用する事により実現できる。 According to the present invention, in the loss design of a semiconductor element, it is possible to accurately consider the influence of nonlinear parameters of the semiconductor element on the semiconductor element loss and the influence of switching loss, parasitic inductance, and parasitic capacitance on the semiconductor element loss. Semiconductor element loss can be designed with high accuracy. As a result, the following many effects that cannot be realized by the conventional semiconductor element loss design method can be realized by applying the present invention.

（１）本発明によれば，半導体素子損失の構成要素において，半導体素子パラメータ起因の要素と回路寄生パラメータ起因の要素を分離できるので，両要素間の設計協調が可能になり，半導体素子の特性を最大限に活用できる半導体素子損失設計が可能になる。
（２）本発明によれば，電力変換装置の配線構造設計に伴い発生する回路寄生パラメータが半導体素子損失に与える影響を定量的に算出できるので，電力変換装置の高出力電力密度化に必要な構造設計と半導体素子損失との協調設計による電力変換装置の最適設計が可能になる。
（３）本発明によれば，半導体素子損失の最小値を設計できるので，冷却装置の最小体積化設計ができる。
（４）本発明によれば、研究開発段階の新型半導体素子を将来、実用化した際に使われる実際の電力変換装置に搭載した時の損失と，その損失値を用いて装置の仮想熱設計が正確に算出できるため、製品開発に伴う課題を事前に予測できる。したがって，回路、装置設計に伴う課題を半導体素子開発にフィードバックできるので、研究開発効率が向上する。
（５）また、本発明によれば，半導体素子損失の設計値を用いて，仮想熱設計が可能になるので、新型半導体素子の開発段階から、電力変換装置を実用化の過程で業務を分担する担当部署の責務が予測でき、開発期間の大幅な短縮と効率的な研究開発が可能になる。
以上のように本発明では従来の方法では実現が不可能だった多くの効果を得る事ができる。 (1) According to the present invention, in the component of the semiconductor element loss, the element caused by the semiconductor element parameter and the element caused by the circuit parasitic parameter can be separated. It is possible to design a semiconductor element loss that can make the best use of.
(2) According to the present invention, it is possible to quantitatively calculate the influence of circuit parasitic parameters generated with the wiring structure design of the power conversion device on the semiconductor element loss, which is necessary for increasing the power density of the power conversion device. It is possible to optimally design a power conversion device by collaborative design of structural design and semiconductor element loss.
(3) According to the present invention, since the minimum value of the semiconductor element loss can be designed, the cooling device can be designed to have a minimum volume.
(4) According to the present invention, the virtual thermal design of the device using the loss when the new semiconductor element in the research and development stage is mounted on an actual power converter used when it is put to practical use in the future, and the loss value. Can be calculated accurately, so problems associated with product development can be predicted in advance. Therefore, problems associated with circuit and device design can be fed back to the development of semiconductor elements, thereby improving research and development efficiency.
(5) Further, according to the present invention, virtual thermal design is possible using the design value of the semiconductor element loss, so that the work is shared in the process of putting the power converter into practical use from the development stage of the new semiconductor element. The responsibility of the department in charge can be predicted, and the development period can be greatly shortened and efficient research and development can be achieved.
As described above, the present invention can provide many effects that cannot be realized by the conventional method.

以下，本発明の実施形態を，図面を用いて説明する。
図１は，本発明に関わる半導体素子損失設計法を示すフローチャートである。図１の工程1で，電気的仕様，回路構成などの電力変換装置仕様を決定する。電力変換装置とは、直流から交流へ変換するインバータだけでなく、交流から直流へ変換するコンバータ，直流から直流へ変換するコンバータ，交流から交流へ変換するコンバータ等を含むものである。次に工程２で，工程１で決定した電力変換装置の仕様を実現するための回路パラメータ値を決定する。次に工程３で，工程２で決定した回路パラメータ値の，回路寄生パラメータデータを作成する。次に工程４で，工程２で決定した回路パラメータ値の，回路基本パラメータデータを作成する。 Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a flowchart showing a semiconductor element loss design method according to the present invention. In step 1 of FIG. 1, power converter specifications such as electrical specifications and circuit configuration are determined. The power conversion device includes not only an inverter that converts direct current to alternating current, but also a converter that converts alternating current to direct current, a converter that converts direct current to direct current, a converter that converts alternating current to alternating current, and the like. Next, in step 2, circuit parameter values for realizing the specifications of the power converter determined in step 1 are determined. Next, in step 3, circuit parasitic parameter data of the circuit parameter value determined in step 2 is created. Next, in step 4, circuit basic parameter data of the circuit parameter value determined in step 2 is created.

次に工程５で，工程１で決定した電力変換装置の仕様を実現するための半導体素子を決定する。次に工程６で，工程５で決定した半導体素子の等価回路を決定する。次に工程７で，工程６で決定した半導体素子等価回路のパラメータを抽出する。次に工程８で，工程７で抽出された半導体素子パラメータを半導体素子損失計算に使用する形式にデータ化する。次に工程９で，工程３で作成した回路寄生パラメータデータと，工程４で作成した回路基本パラメータデータと，工程８で作成した半導体素子パラメータデータを半導体素子損失モデルに抽入し，半導体素子損失を算出する。次に工程１２で，予め準備した，制御パラメータデータ１０と，フィルタパラメータデータ１１などの電力変換装置構成要素パラメータを考慮して，工程９で算出した半導体素子損失が最適値を達成しているかを判断する。半導体素子損失最適値が達成されていなければ，工程１３で回路寄生パラメータ値を再設定し，再設定値を回路寄生パラメータデータ３に抽入し，以降の工程を進める。 Next, in step 5, a semiconductor element for realizing the specifications of the power converter determined in step 1 is determined. Next, in step 6, an equivalent circuit of the semiconductor element determined in step 5 is determined. Next, in step 7, the parameters of the semiconductor element equivalent circuit determined in step 6 are extracted. Next, in step 8, the semiconductor element parameters extracted in step 7 are converted into data to be used for semiconductor element loss calculation. Next, in step 9, the circuit parasitic parameter data created in step 3, the circuit basic parameter data created in step 4, and the semiconductor element parameter data created in step 8 are extracted into the semiconductor element loss model, and the semiconductor element loss Is calculated. Next, in step 12, whether the semiconductor element loss calculated in step 9 has achieved the optimum value in consideration of the control parameter data 10 and the power conversion device component parameters such as the filter parameter data 11 prepared in advance. to decide. If the optimum value of the semiconductor element loss is not achieved, the circuit parasitic parameter value is reset in step 13, the reset value is extracted into the circuit parasitic parameter data 3, and the subsequent steps are advanced.

半導体素子損失最適値が達成されていれば，その時の半導体素子損失と回路寄生パラメータ値を設計データとして出力する１４。次に最適化された半導体素子損失と回路寄生パラメータの設計データを用いて，構造設計１５，放熱器設計１６，フィルタ設計１７などの電力変換装置を設計する。 If the optimum value of the semiconductor element loss is achieved, the semiconductor element loss and circuit parasitic parameter value at that time are output as design data 14. Next, using the optimized semiconductor element loss and circuit parasitic parameter design data, a power converter such as the structural design 15, the radiator design 16, and the filter design 17 is designed.

（半導体素子等価回路決定）
図２は，図１に示した，半導体素子等価回路決定６の一例として，MOSFETの等価回路を示す。MOSFETの等価回路は，ドレイン端子１，ソース端子２，ゲート端子３，ドリフト層抵抗４，チャネル抵抗５，ゲート抵抗６，ゲート−ドレイン間キャパシタンス７，ゲート−ソース間キャパシタンス８，ドレイン−ソース間キャパシタンス９から構成される。ゲート−ドレイン間キャパシタンス７，ゲート−ソース間キャパシタンス８，ドレイン−ソース間キャパシタンス９は，ドレイン端子１−ソース端子２間の電圧値によって変化する特性を有する。 (Semiconductor element equivalent circuit determination)
FIG. 2 shows an equivalent circuit of a MOSFET as an example of the semiconductor element equivalent circuit determination 6 shown in FIG. The equivalent circuit of MOSFET is as follows: drain terminal 1, source terminal 2, gate terminal 3, drift layer resistance 4, channel resistance 5, gate resistance 6, gate-drain capacitance 7, gate-source capacitance 8, drain-source capacitance It is composed of nine. The gate-drain capacitance 7, the gate-source capacitance 8, and the drain-source capacitance 9 have characteristics that vary depending on the voltage value between the drain terminal 1 and the source terminal 2.

図３は，図１に示した，半導体素子等価回路決定６の別の例として，IGBTの等価回路を示す。IGBTの等価回路は，コレクタ端子１，エミッタ端子２，ゲート端子３，ドリフト層抵抗４，チャネル抵抗５，ゲート抵抗６，ゲート−コレクタ間キャパシタンス７，ゲート−エミッタ間キャパシタンス８，コレクタ−エミッタ間キャパシタンス９，ドリフト層抵抗４−チャネル抵抗５間のキャパシタンス１０，コレクタ−エミッタ間の電流依存キャパシタンス１１から構成される。ゲート−コレクタ間キャパシタンス７，ゲート−エミッタ間キャパシタンス８，コレクタ−エミッタ間キャパシタンス９は，コレクタ端子１−エミッタ端子２間の電圧値によって変化する特性を有する。ドリフト層抵抗４−チャネル抵抗５間のキャパシタンス１０，コレクタ−エミッタ間の電流依存キャパシタンス１１は，コレクタ電流値によって変化する特性を有する。 FIG. 3 shows an equivalent circuit of an IGBT as another example of the semiconductor element equivalent circuit determination 6 shown in FIG. The equivalent circuit of IGBT is: collector terminal 1, emitter terminal 2, gate terminal 3, drift layer resistance 4, channel resistance 5, gate resistance 6, gate-collector capacitance 7, gate-emitter capacitance 8, collector-emitter capacitance 9, a drift layer resistor 4 and a capacitance 10 between the channel resistor 5 and a current-dependent capacitance 11 between the collector and emitter. The gate-collector capacitance 7, the gate-emitter capacitance 8, and the collector-emitter capacitance 9 have characteristics that vary depending on the voltage value between the collector terminal 1 and the emitter terminal 2. The capacitance 10 between the drift layer resistance 4 and the channel resistance 5 and the current-dependent capacitance 11 between the collector and the emitter have characteristics that vary depending on the collector current value.

（半導体素子等価回路のパラメータ抽出）
図４は，図１に示した，半導体素子等価回路のパラメータ抽出７の一例として，半導体素子の等価回路のパラメータ抽出法を示すフローチャートである。図４の工程1で作業を開始し，工程２で，ゲート電圧閾値Vthを抽出する。次に工程３で，ゲート内部抵抗rGを抽出する。次に工程４で，トランスコンダクタンスgmとドレイン（IGBTの場合は，コレクタ）電流の関係を抽出する。次に工程５で，ゲート入力キャパシタンスCiss（=CGS+CGD，IGBTの場合はCgc+Cge）とドレイン−ソース間電圧VDS（IGBTの場合は，コレクタ−エミッタ間電圧Vce）の関係を抽出する。次に工程６で，ゲート−ドレイン間キャパシタンスCGD（IGBTの場合は，ゲート−コレクタ間キャパシタンスCGC）とドレイン−ソース間電圧VDS（IGBTの場合は，コレクタ−エミッタ間電圧Vce）の関係を抽出する。次に出力キャパシタンスCoss（=CGD+CDS，IGBTの場合はCgc+Cce）とドレイン−ソース間電圧VDS（IGBTの場合は，コレクタ−エミッタ間電圧Vce）の関係を抽出する。次に工程８で，半導体素子がMOSFETかIGBTのどちらかを判断する。MOSFETの場合は，工程１０へ進み，作業を終了する。IGBTの場合は，工程９で，電流依存キャパシタンスとコレクタ電流の関係を抽出する。次に工程１０で作業を終了する。なお，半導体素子パラメータの抽出法は，実測または，デバイスシミュレーションの結果を用いる。 (Parameter extraction of semiconductor device equivalent circuit)
FIG. 4 is a flowchart showing a parameter extraction method for an equivalent circuit of a semiconductor element as an example of parameter extraction 7 for the semiconductor element equivalent circuit shown in FIG. In step 1 of FIG. 4, the operation starts, and in step 2, the gate voltage threshold value Vth is extracted. Next, in step 3, the gate internal resistance rG is extracted. Next, in step 4, the relationship between the transconductance gm and the drain (collector in the case of IGBT) current is extracted. Next, in step 5, the relationship between the gate input capacitance Ciss (= CGS + CGD, Cgc + Cge in the case of IGBT) and the drain-source voltage VDS (in the case of IGBT, the collector-emitter voltage Vce) is extracted. Next, in step 6, the relationship between the gate-drain capacitance CGD (gate-collector capacitance CGC in the case of IGBT) and the drain-source voltage VDS (collector-emitter voltage Vce in the case of IGBT) is extracted. . Next, the relationship between the output capacitance Coss (= CGD + CDS, in the case of IGBT, Cgc + Cce) and the drain-source voltage VDS (in the case of IGBT, the collector-emitter voltage Vce) is extracted. Next, in step 8, it is determined whether the semiconductor element is a MOSFET or an IGBT. In the case of MOSFET, the process proceeds to step 10 and the operation is finished. In the case of an IGBT, in step 9, the relationship between the current dependent capacitance and the collector current is extracted. Next, in step 10, the work is finished. The semiconductor element parameter extraction method uses the result of actual measurement or device simulation.

（半導体素子パラメータデータ作成）
図５は，図1に示した，半導体素子パラメータデータ作成８の一例として，近似式を用いたパラメータデータ作成法を示す。図５の工程１で作業を開始する。次に，トランスコンダクタンスgmとドレイン（IGBTの場合は，コレクタ）電流の関係データ２を用いて，工程３でgmとiDの関係を近似式で表す。次に，ゲート入力キャパシタンスCissとドレイン−ソース間電圧VDS（IGBTの場合は，コレクタ−エミッタ間電圧Vce）の関係データ４を用いて，工程５でCissとvDSの関係を近似式で表す。次に，ゲート−ドレイン間キャパシタンスCGD（IGBTの場合は，ゲート−コレクタ間キャパシタンスCGC）とドレイン−ソース間電圧VDS（IGBTの場合は，コレクタ−エミッタ間電圧Vce）の関係データ６を用いて，工程７でCGDとvDSの関係を近似式で表す。次に工程８で，半導体素子がMOSFETかIGBTのどちらかを判断する。MOSFETの場合は，工程１１へ進み，作業を終了する。IGBTの場合は，電流依存キャパシタンスとコレクタ電流の関係データ９を用いて，工程１０で電流依存キャパシタンスとコレクタ電流の関係を近似式で表す。次に，工程１１で作業を終了する。 (Semiconductor element parameter data creation)
FIG. 5 shows a parameter data creation method using an approximate expression as an example of the semiconductor element parameter data creation 8 shown in FIG. The operation starts in step 1 of FIG. Next, using relational data 2 between transconductance gm and drain (collector in the case of IGBT), the relation between gm and iD is expressed by an approximate expression in step 3. Next, in step 5, the relationship between Ciss and vDS is expressed by an approximate expression using relationship data 4 between gate input capacitance Ciss and drain-source voltage VDS (in the case of IGBT, collector-emitter voltage Vce). Next, using the relational data 6 between the gate-drain capacitance CGD (in the case of IGBT, gate-collector capacitance CGC) and the drain-source voltage VDS (in the case of IGBT, collector-emitter voltage Vce), In step 7, the relationship between CGD and vDS is expressed by an approximate expression. Next, in step 8, it is determined whether the semiconductor element is a MOSFET or an IGBT. In the case of MOSFET, the process proceeds to step 11 and the operation is finished. In the case of IGBT, the relationship between the current dependent capacitance and the collector current is represented by an approximate expression in step 10 using the relational data 9 between the current dependent capacitance and the collector current. Next, in step 11, the work is finished.

図６は，図1に示した，半導体素子パラメータデータ作成８の別の例として，データテーブルを用いたパラメータデータ作成法を示す。図６の工程１で作業を開始する。次に，トランスコンダクタンスgmとドレイン（IGBTの場合は，コレクタ）電流の関係データ２を用いて，工程３でgmとiDの関係をデータテーブルで表す。次に，ゲート入力キャパシタンスCissとドレイン−ソース間電圧VDS（IGBTの場合は，コレクタ−エミッタ間電圧Vce）の関係データ４を用いて，工程５でCissとvDSの関係をデータテーブルで表す。次に，ゲート−ドレイン間キャパシタンスCGD（IGBTの場合は，ゲート−コレクタ間キャパシタンスCGC）とドレイン−ソース間電圧VDS（IGBTの場合は，コレクタ−エミッタ間電圧Vce）の関係データ６を用いて，工程７でCGDとvDSの関係をデータテーブルで表す。次に工程８で，半導体素子がMOSFETかIGBTのどちらかを判断する。MOSFETの場合は，工程１１へ進み，作業を終了する。IGBTの場合は，電流依存キャパシタンスとコレクタ電流の関係データ９を用いて，工程１０で電流依存キャパシタンスとコレクタ電流の関係をデータテーブルで表す。次に，工程１１で作業を終了する。 FIG. 6 shows a parameter data creation method using a data table as another example of the semiconductor element parameter data creation 8 shown in FIG. The operation starts in step 1 of FIG. Next, using the relationship data 2 between the transconductance gm and the drain (collector in the case of IGBT), the relationship between gm and iD is represented in a data table in step 3. Next, using relationship data 4 between the gate input capacitance Ciss and the drain-source voltage VDS (in the case of IGBT, the collector-emitter voltage Vce), the relationship between Ciss and vDS is represented in a data table in step 5. Next, using the relational data 6 between the gate-drain capacitance CGD (in the case of IGBT, gate-collector capacitance CGC) and the drain-source voltage VDS (in the case of IGBT, collector-emitter voltage Vce), In step 7, the relationship between CGD and vDS is represented by a data table. Next, in step 8, it is determined whether the semiconductor element is a MOSFET or an IGBT. In the case of MOSFET, the process proceeds to step 11 and the operation is finished. In the case of IGBT, the relationship data 9 between the current dependent capacitance and the collector current is used, and the relationship between the current dependent capacitance and the collector current is represented in a data table in step 10. Next, in step 11, the work is finished.

（半導体素子損失モデルを用いた損失算出）
次に、図１に示した，半導体素子損失モデルを用いた損失算出９の具体例を説明する。図７は，MOSFETの損失モデル示すために，MOSFETを用いた電力変換装置として，非絶縁型降圧チョッパの等価回路を示す図である。この等価回路は，直流リンクキャパシタ１，ショットキーバリアダイオード２，MOSFET３，ゲートドライブ回路４，ゲート抵抗５，フィルタインダクタ６，フィルタキャパシタ７，負荷抵抗８，主回路高電圧側寄生インダクタンス９，ショットキーバリアダイオードとMOSFET間の寄生インダクタンス１０，主回路とゲート回路に共通の寄生インダクタンス１１，主回路グランド側寄生インダクタンス１２，ハイサイド側寄生キャパシタンス１３，ローサイド側寄生キャパシタンス１４から構成される。 (Loss calculation using semiconductor element loss model)
Next, a specific example of the loss calculation 9 using the semiconductor element loss model shown in FIG. 1 will be described. FIG. 7 is a diagram showing an equivalent circuit of a non-insulated step-down chopper as a power converter using a MOSFET in order to show a MOSFET loss model. This equivalent circuit includes DC link capacitor 1, Schottky barrier diode 2, MOSFET 3, gate drive circuit 4, gate resistor 5, filter inductor 6, filter capacitor 7, load resistor 8, main circuit high voltage side parasitic inductance 9, Schottky It comprises a parasitic inductance 10 between the barrier diode and the MOSFET, a parasitic inductance 11 common to the main circuit and the gate circuit, a main circuit ground side parasitic inductance 12, a high side parasitic capacitance 13, and a low side parasitic capacitance 14.

図８は，MOSFETのターン・オン時のゲート−ソース間電圧１，ドレイン電流２，ドレイン−ソース間電圧３，ターン・オフ時のゲート−ソース間電圧４，ドレイン電流５，ドレイン−ソース間電圧６，ドレイン電流が流れ始める時刻(t₁)7，ドレイン電流が負荷電流に到達する時刻（t₂）8，ドレイン−ソース間電圧がMOSFETのオン電圧に達した時刻（t₃）９，MOSFETのターン・オフが開始する時刻（t₄）10，ドレイン−ソース間電圧が入力電圧に到達する時刻（t₅）11，ドレイン電流がゼロに達した時刻（t₆）12を示す。本半導体素子損失設計方法において半導体素子損失を算出するための，半導体素子損失モデルの一例を以下に示す。
Ploss = a・Ron・IL² + (Esd + Ediode + ELs + ECs + Eon-t + Eoff-t)・fsw
ただし，
a：電力変換装置の仕様で決まるMOSFETの電流通流率
Ron： MOSFETのオン抵抗
IL：電力変換装置の負荷電流
Esd： MOSFETのCoss（=CGD+CDS）に蓄積される電荷の放電によるエネルギー
Ediode：ショットキーバリアダイオードのキャパシタンスに蓄積される電荷の充電によるエネルギー
ELs：図８の回路寄生インダクタンス９，１０，１１，１２に蓄積されるエネルギーの総和
ECs：図８の回路寄生キャパシタンス１３，１４に蓄積されるエネルギーの総和
Eon-t：ターン・オン時間で決定されるスイッチングエネルギー
Eoff-t：ターン・オフ時間で決定されるスイッチングエネルギー
fsw：スイッチング周波数
Ploss：スイッチング素子の導通損失とスイッチング損失の和
である。 FIG. 8 shows the gate-source voltage 1, drain current 2, drain-source voltage 3, MOSFET gate-source voltage 4, drain current 5, drain-source voltage when the MOSFET is turned on. 6, time when drain current begins to flow (t ₁ ) 7, time when drain current reaches load current (t ₂ ) 8, time when drain-source voltage reaches MOSFET on-voltage (t ₃ ) 9, MOSFET 10 shows a time (t ₄ ) 10 at which the turn-off starts, a time (t ₅ ) 11 at which the drain-source voltage reaches the input voltage, and a time (t ₆ ) 12 at which the drain current reaches zero. An example of a semiconductor element loss model for calculating the semiconductor element loss in the present semiconductor element loss design method is shown below.
Ploss = a ・ Ron ・ IL ² + (Esd + Ediode + ELs + ECs + Eon-t + Eoff-t) ・ fsw
However,
a: MOSFET current conduction ratio determined by power converter specifications
Ron: MOSFET on-resistance
IL: Load current of power converter
Esd: Energy due to discharge of charge accumulated in MOSFET Coss (= CGD + CDS)
Ediode: Energy by charging the electric charge accumulated in the capacitance of the Schottky barrier diode
ELs: Sum of energy accumulated in circuit parasitic inductances 9, 10, 11 and 12 in FIG.
ECs: Sum of energy stored in circuit parasitic capacitances 13 and 14 in FIG.
Eon-t: Switching energy determined by turn-on time
Eoff-t: Switching energy determined by turn-off time
fsw: Switching frequency
Ploss: Sum of conduction loss and switching loss of the switching element.

図８のt1からt3の間に，MOSFETのドレイン−ソース間電圧vDSは，入力直流電圧Vccから0Vに変化する。この間に，MOSFETの出力キャパシタンスCossに充電されていた電荷は，MOSFETのチャネル抵抗（図２の５）を通って放電される。EsdはMOSFETの出力キャパシタンスに蓄積される電荷が放電する際に，MOSFETのチャネル抵抗で消費されるエネルギーであるので，出力キャパシタンスとドレイン−ソース間電圧の積，すなわち電荷量をドレイン−ソース電圧で積分することにより求めることができる。積分範囲は0Vからチョッパの入力直流電圧までである。したがって，Esdは以下の式で示される。

Between t1 and t3 in FIG. 8, the drain-source voltage vDS of the MOSFET changes from the input DC voltage Vcc to 0V. During this time, the charge charged in the MOSFET output capacitance Coss is discharged through the MOSFET channel resistance (5 in FIG. 2). Since Esd is the energy consumed by the MOSFET channel resistance when the charge accumulated in the MOSFET output capacitance is discharged, the product of the output capacitance and the drain-source voltage, that is, the amount of charge is the drain-source voltage. It can be obtained by integrating. The integration range is from 0V to the input DC voltage of the chopper. Therefore, Esd is expressed by the following equation.

図８のt2からt3の間に，ショットキーバリアダイオードのアノード−カソード間電圧vdiodeは，0Vから入力直流電圧Vccに変化する。この間に，ショットキーバリアダイオードのキャパシタンスCdiodeはVccに充電される。充電電流はMOSFETのドリフト抵抗（図２の４）とチャネル抵抗（図２の５）を通って放電される。したがって，Ediodeはショットキーバリアダイオードのキャパシタンスとアノード−カソード間電圧の積，すなわち電荷量をアノード−カソード電圧で積分することにより求めることができる。積分範囲は0Vからチョッパの入力直流電圧Vccまでである。したがって，Ediodeは以下の式で示される。

Between t2 and t3 in FIG. 8, the anode-cathode voltage vdiode of the Schottky barrier diode changes from 0V to the input DC voltage Vcc. During this time, the capacitance Cdiode of the Schottky barrier diode is charged to Vcc. The charging current is discharged through the MOSFET drift resistance (4 in FIG. 2) and the channel resistance (5 in FIG. 2). Therefore, the diode can be obtained by integrating the product of the capacitance of the Schottky barrier diode and the anode-cathode voltage, that is, the charge amount by the anode-cathode voltage. The integration range is from 0V to the input DC voltage Vcc of the chopper. Therefore, Eodede is given by

図８のt5からt6の間に，MOSFETのドレイン電流５は，負荷電流ILから0Aに変化する。この間に，図７の回路寄生インダクタンス９，１０，１１，１２に蓄積されていたエネルギーが放電し，MOSFETの抵抗成分で消費される。したがって，ELsは，以下の式で求めることができる。

ただし，
Ls：図７の回路寄生インダクタンス９，１０，１１，１２の総和 Between t5 and t6 in FIG. 8, the drain current 5 of the MOSFET changes from the load current IL to 0A. During this time, the energy stored in the circuit

parasitic inductances

9, 10, 11, and 12 in FIG. 7 is discharged and consumed by the resistance component of the MOSFET. Therefore, ELs can be obtained by the following equation.

However,
Ls: Sum of circuit

parasitic inductances

9, 10, 11, and 12 in FIG.

図８のt2からt3の間に，図７のハイサイド側寄生キャパシタンス１３は，Vccまで充電されるので，その充電エネルギーがMOSFETで消費される。また，図８のt4からt5の間に，図７のローサイド側寄生キャパシタンス１４は，Vccから0に変化するので，放電エネルギーがMOSFETで消費される。ECsは，図７の主回路ハイサイド側寄生キャパシタンス１３の充電エネルギーと，主回路ローサイド側寄生キャパシタンス１４の放電エネルギーの和であるので，以下の式で求めることができる。

ただし，
Cs：図７の回路寄生キャパシタンス１３，１４の和 Since the high-side parasitic capacitance 13 in FIG. 7 is charged up to Vcc between t2 and t3 in FIG. 8, the charging energy is consumed by the MOSFET. Further, since the low side parasitic capacitance 14 in FIG. 7 changes from Vcc to 0 between t4 and t5 in FIG. 8, the discharge energy is consumed by the MOSFET. ECs is the sum of the charging energy of the main circuit high-side parasitic capacitance 13 in FIG. 7 and the discharge energy of the main circuit low-side parasitic capacitance 14, and can be obtained by the following equation.

However,
Cs: Sum of circuit

parasitic capacitances

13 and 14 in FIG.

次に，ターン・オン時間で決定されるスイッチングエネルギーEon-tを算出する式を示す。図８のt1からt2の間において，ゲート−ソース間電圧vGS１は以下の式で表される。

ただし，
VGH：ゲート電圧の最大値
Vth：閾値電圧
RG：ゲート抵抗
gm：トランスコンダクタンス
CGD：ゲートードレイン間キャパシタンス
Ls：主回路寄生インダクタンスの総和
CGS：ゲート−ソース間キャパシタンス
Ls4：主回路とゲート回路の共通配線の寄生インダクタンス（図８の１１）
rG： MOSFETのゲート内部抵抗
RGex：外付けゲート抵抗
rGD：ゲート回路の内部抵抗 Next, an equation for calculating the switching energy Eon-t determined by the turn-on time is shown. Between t1 and t2 in FIG. 8, the gate-source voltage vGS1 is expressed by the following equation.

However,
VGH: Maximum gate voltage
Vth: threshold voltage
RG: Gate resistance
gm: Transconductance
CGD: Gate-drain capacitance
Ls: Sum of main circuit parasitic inductance
CGS: Gate-source capacitance
Ls4: Parasitic inductance of common wiring of main circuit and gate circuit (11 in FIG. 8)
rG: MOSFET gate internal resistance
RGex: External gate resistance
rGD: Internal resistance of gate circuit

また，図８のドレイン電流２は，以下の式で表される。

ただし，［数１１］中のvGSは，［数５］で表される。 Further, the drain current 2 in FIG. 8 is expressed by the following equation.

However, vGS in [Expression 11] is expressed by [Expression 5].

図８のt2からt3の間において，ドレイン−ソース間電圧vDS３は以下の式で表される。

ただし，V*は，t=t2の時のvDSの値である。 Between t2 and t3 in FIG. 8, the drain-source voltage vDS3 is expressed by the following equation.

However, V * is the value of vDS when t = t2.

図８のt1からt3間における，ターン・オン時間で決定されるスイッチングエネルギーEon-tは，以下の式で表される。

ただし，iDは［数１１］，vDSは［数１２］，ELsは［数１３］で表される。 The switching energy Eon-t determined by the turn-on time between t1 and t3 in FIG. 8 is expressed by the following equation.

However, iD is represented by [Formula 11], vDS is represented by [Formula 12], and ELs is represented by [Formula 13].

次に，ターン・オフ時間で決定されるスイッチングエネルギーEoff-tを算出する式を示す。図８のt4からt5の間において，ドレイン−ソース間電圧vDS６は以下の式で表される。

ただし，
Von： MOSFETのオン電圧 Next, an equation for calculating the switching energy Eoff-t determined by the turn-off time is shown. Between t4 and t5 in FIG. 8, the drain-source voltage vDS6 is expressed by the following equation.

However,
Von: MOSFET on-voltage

図８のt5からt6の間において，ゲート−ソース間電圧vGS４は以下の式で表される。

また，図８のt5からt6の間において，ドレイン電流２は，以下の式で表される。

ただし，［数１６］中のvGSは，［数１５］で表される。 Between t5 and t6 in FIG. 8, the gate-source voltage vGS4 is expressed by the following equation.

Further, the drain current 2 is expressed by the following equation between t5 and t6 in FIG.

However, vGS in [Expression 16] is expressed by [Expression 15].

図８のt4からt5間における，ターン・オフ時間で決定されるスイッチングエネルギーEoff-tは，以下の式で表される。

ただし，vDSは［数１４］，iDは［数１６］，ECsは［数４］，Esdは［数１］，Ediodeは［数２］で表される。 The switching energy Eoff-t determined by the turn-off time between t4 and t5 in FIG. 8 is expressed by the following equation.

However, vDS is expressed by [Expression 14], iD is expressed by [Expression 16], ECs is expressed by [Expression 4], Esd is expressed by [Expression 1], and Edode is expressed by [Expression 2].

（バイポーラ素子の半導体素子損失モデル）
次に、図１に示した，半導体素子損失モデルを用いた損失算出９の別の例として，半導体素子がバイポーラ素子，すなわち，スイッチング半導体素子がIGBT，ダイオード素子がPiNダイオードの場合の半導体素子損失モデルを示す。この場合の半導体素子損失モデルの一例を以下に示す。
Ploss = a・Von・IL² + (Esd + Ediode + ELs + ECs + Eon-t + Eoff-t)・fsw
ただし，
a：電力変換装置の仕様で決まるIGBTの電流通流率
Von： IGBTのオン電圧
IL：電力変換装置の負荷電流
Esd： IGBTの内部に蓄積される電荷の放電によるエネルギー
Ediode：PiNダイオードの内部に蓄積される電荷の充電によるエネルギー
ELs：図８の回路寄生インダクタンス９，１０，１１，１２に蓄積されるエネルギーの総和
ECs：図８の回路寄生キャパシタンス１３，１４に蓄積されるエネルギーの総和
Eon-t：ターン・オン時間で決定されるスイッチングエネルギー
Eoff-t：ターン・オフ時間で決定されるスイッチングエネルギー
fsw：スイッチング周波数
Ploss：IGBTの導通損失とスイッチング損失の和
である。 (Semiconductor element loss model of bipolar element)
Next, as another example of the loss calculation 9 using the semiconductor element loss model shown in FIG. 1, the semiconductor element loss when the semiconductor element is a bipolar element, that is, the switching semiconductor element is an IGBT and the diode element is a PiN diode. The model is shown. An example of the semiconductor element loss model in this case is shown below.
Ploss = a ・ Von ・ IL ² + (Esd + Ediode + ELs + ECs + Eon-t + Eoff-t) ・ fsw
However,
a: IGBT current conduction ratio determined by the specifications of the power converter
Von: IGBT on voltage
IL: Load current of power converter
Esd: Energy generated by the discharge of charges accumulated inside the IGBT
Ediode: Energy generated by charging the charge stored inside the PiN diode
ELs: Sum of energy accumulated in circuit parasitic inductances 9, 10, 11 and 12 in FIG.
ECs: Sum of energy stored in circuit parasitic capacitances 13 and 14 in FIG.
Eon-t: Switching energy determined by turn-on time
Eoff-t: Switching energy determined by turn-off time
fsw: Switching frequency
Ploss: Sum of IGBT conduction loss and switching loss.

IGBTはオン状態のときに少数キャリアが内部に蓄積される。この電荷の蓄積量はIGBTのコレクタ電流に依存する。IGBTがターン・オフする時に，この電流依存性を有する蓄積電荷は放電され，これが原因となりスイッチング損失が発生する。また，MOSFETの場合と同様に，IGBTは電圧依存性を有するキャパシタンスが存在する。したがって，Esdは以下の式で示される。

ただし，
Qsd-v：IGBTに蓄積される電圧依存性を持つ電荷量
Qsd-i：IGBTに蓄積される電流依存性を持つ電荷量
vce： IGBTのコレクタ−エミッタ間電圧
isd： IGBTのコレクタ電流
Vcc: 電力変換装置の入力電圧
IL：負荷電流 When the IGBT is on, minority carriers are stored inside. The amount of accumulated charge depends on the collector current of the IGBT. When the IGBT is turned off, the stored charge having this current dependency is discharged, which causes switching loss. As with MOSFETs, IGBTs have a voltage-dependent capacitance. Therefore, Esd is expressed by the following equation.

However,
Qsd-v: Charge dependence on the voltage stored in IGBT
Qsd-i: Current-dependent charge stored in IGBT
vce: IGBT collector-emitter voltage
isd: IGBT collector current
Vcc: Input voltage of power converter
IL: Load current

PiNダイオードもIGBTと同様に，オン状態のときに少数キャリアが内部に蓄積される。この電荷の蓄積量はPiNダイオードのアノード電流に依存する。PiNがターン・オフする時に，この電流依存性を有する蓄積電荷は放電され，この放電電流がIGBTに流れ込みIGBTでスイッチング損失が発生する。また，ショットキーバリアダイオードの場合と同様に，PiNダイオードは電圧依存性を有するキャパシタンスが存在する。したがって，Ediodeは以下の式で示される。

Qdiode-v：PiNダイオード素子に蓄積される電圧依存性を持つ電荷量
Qdiode-i：PiNダイオード素子に蓄積される電流依存性を持つ電荷量
vdiode：PiNダイオード素子のアノード−カソード間電圧
idiode：PiNダイオード素子のアノード電流 Like the IGBT, the PiN diode also stores minority carriers inside when it is on. The amount of accumulated charge depends on the anode current of the PiN diode. When PiN is turned off, the accumulated charge having this current dependency is discharged, and this discharge current flows into the IGBT, causing a switching loss in the IGBT. As in the case of the Schottky barrier diode, the PiN diode has a voltage-dependent capacitance. Therefore, Eodede is given by

Qdiode-v: Charge dependence with voltage dependence stored in PiN diode element
Qdiode-i: Current-dependent charge stored in PiN diode elements
vdiode: PiN diode element anode-cathode voltage
idiode: PiN diode element anode current

本発明における半導体素子損失設計法を示すフローチャートThe flowchart which shows the semiconductor element loss design method in this invention 半導体素子損失を算出する際に使用するバイポーラ素子の等価回路Equivalent circuit of bipolar element used to calculate semiconductor element loss 半導体素子損失を算出する際に使用するユニポーラ素子の等価回路Equivalent circuit of unipolar element used to calculate semiconductor element loss スイッチング素子の等価回路のパラメータ抽出法を示すフローチャートFlow chart showing parameter extraction method for equivalent circuit of switching element 多項式近似式を用いたパラメータデータ作成法を示すフローチャートFlow chart showing parameter data creation method using polynomial approximation データテーブルを用いたパラメータデータ作成法を示すフローチャートFlow chart showing parameter data creation method using data table 非絶縁型降圧チョッパの等価回路Equivalent circuit of non-isolated step-down chopper MOSFETのターン・オン時のゲート−ソース電圧，ドレイン電流および，ドレイン−ソース電圧波形Gate-source voltage, drain current, and drain-source voltage waveform at MOSFET turn-on

Claims

Determining the specifications of the power converter, including electrical specifications and circuit configuration;
Determining circuit parameter values for realizing the electrical specifications and circuit configuration;
Determining a semiconductor element to be used to realize the determined electrical specification and circuit configuration;
Determining an equivalent circuit of the determined semiconductor element;
Extracting the parameter value of the determined semiconductor element equivalent circuit as input data for calculating a semiconductor element loss;
Dividing the circuit parameter value into circuit parasitic parameter data and circuit basic parameter data as input data for calculating semiconductor element loss;
Extracting semiconductor element equivalent circuit parameter data, circuit parasitic parameter data, and circuit basic parameters into a semiconductor element loss model, and calculating a semiconductor element loss;
Determining whether the optimum circuit loss value has been achieved in consideration of power conversion circuit component parameter data including control parameter data and filter parameters prepared in advance;
If the circuit loss optimum value has not been achieved, resetting the circuit parasitic parameter value and creating circuit parasitic parameter data;
If the optimum circuit loss value is achieved, the process of outputting the semiconductor element loss and circuit parasitic parameter values at that time as design data;
A method for designing a power converter, comprising: designing a power converter using optimized semiconductor element loss and circuit parasitic parameter values.

The method for designing a power converter according to claim 1,
IL: Load current of power converter
a: Current conduction ratio of switching semiconductor elements determined by power converter specifications
Ron: On-resistance of the semiconductor element
Esd: Energy from charge and discharge of charge accumulated in switching semiconductor elements
Ediode: Energy due to charge and discharge of charge accumulated in the diode element
ELs: Energy stored in circuit parasitic inductance
ECs: Energy stored in circuit parasitic capacitance
Eon-t: Switching energy determined by turn-on time
Eoff-t: Switching energy determined by turn-off time
fsw: Switching frequency
Ploss: When the sum of switching element conduction loss and switching loss is
Ploss = a ・ Ron ・ IL ² + (Esd + Ediode + ELs + ECs + Eon-t + Eoff-t) ・ fsw
As a design method of a power converter for calculating semiconductor element loss.

The method for designing a power conversion device according to claim 2, wherein the semiconductor element is a unipolar element,
Coss: Output capacity of switching element
vDS: Drain-source voltage of the switching element
Cdiode: Junction capacitance of diode element
vdiode: Anode-cathode voltage of diode element
Vcc: When the input DC voltage of the power converter is
Esd, Edode

As a design method of a power converter for calculating semiconductor element loss.

3. The method for designing a power conversion device according to claim 2, wherein the semiconductor element is a bipolar element.
Qsd-v: The amount of charge with voltage dependence stored in the switching element
Qsd-i: Amount of charge with current dependency stored in switching elements
vce: Switching element collector-emitter voltage
isd: Collector current of the switching element
Qdiode-v: The amount of charge with voltage dependence stored in the diode element
Qdiode-i: Current-dependent charge stored in the diode element
vdiode: Anode-cathode voltage of diode element
idiode: When the anode current of the diode element
Esd, Edode

3. The method of designing a power converter according to claim 2, wherein the sum of circuit parasitic inductances is Ls, and the sum of circuit parasitic capacitances is Cs.

3. The method of designing a power converter according to claim 2, wherein the switching semiconductor element parameter is
CGS: Gate-source capacitance
CGD: Gate-drain capacitance
gm: Transconductance
Vth: threshold voltage
rG: Gate internal resistance circuit parameter
RG: Gate resistance
RGex: Gate external resistor
rGD: Internal resistance of gate circuit
Ls4: Parasitic inductance of the common wiring of the main circuit and gate circuit on the switching element source side
VGH: The gate-source voltage vGS, the drain current iD, and the drain-source voltage vDS are the maximum values of the gate-source voltage.

As Eon-t and Eoff-t

2. The method of designing a power converter according to claim 1, wherein the value of the semiconductor element parameter is determined by measuring the semiconductor element parameter value and using the measured value.

2. The method of designing a power conversion device according to claim 1, wherein the value of the semiconductor element parameter is determined by calculating the semiconductor element parameter with a semiconductor simulator and using the calculation result.

2. The method for designing a power converter according to claim 1, wherein the value of the circuit parasitic parameter is determined by measuring the circuit parasitic parameter value and using the measured value.

2. The method for designing a power converter according to claim 1, wherein the value of the circuit parasitic parameter is determined by calculating a circuit parasitic parameter value with an electromagnetic simulator and using the calculation result.

2. The method of designing a power conversion device according to claim 1, wherein the capacitance of the semiconductor element is expressed as a function of a voltage applied to the semiconductor element, and the transconductance of the semiconductor element is a current flowing through the semiconductor element or the semiconductor A method for designing a power converter, which is formulated as a function of the voltage applied between the gate and source of an element, and the loss of the semiconductor element is calculated using these expressions.

The method for designing a power conversion device according to claim 1, wherein the relationship between the capacitance of the semiconductor element and the voltage applied to the semiconductor element is converted into a data table, and the transconductance of the semiconductor element and the current flowing through the semiconductor element or A method for designing a power converter, in which the relationship between the voltage applied between the gate and source of a semiconductor element is converted into a data table and the loss of the semiconductor element is calculated using the data table.

3. The method for designing a power converter according to claim 1, wherein the relationship between the circuit parameter and the semiconductor element loss is calculated using the semiconductor element loss minimizing model formula according to claim 3, and the calculation result is calculated as a semiconductor element loss design. A method for designing a power converter that creates a database as data and calculates the loss of semiconductor elements using the database.

Means for determining the specifications of the power converter including electrical specifications and circuit configuration;
Means for determining circuit parameter values for realizing the electrical specifications and circuit configuration;
Means for determining a semiconductor element to be used to realize the determined electrical specification and circuit configuration;
Means for determining an equivalent circuit of the determined semiconductor element;
Means for extracting a parameter value of the determined semiconductor element equivalent circuit as input data for calculating a semiconductor element loss;
Means for dividing the circuit parameter value into circuit parasitic parameter data and circuit basic parameter data as input data for calculating a semiconductor element loss;
Means for extracting semiconductor element equivalent circuit parameter data, circuit parasitic parameter data, and circuit basic parameters into a semiconductor element loss model, and calculating semiconductor element loss;
Means for determining whether the optimum circuit loss value has been achieved in consideration of control parameter data and power conversion circuit component parameter data including filter parameters prepared in advance;
If the circuit loss optimum value has not been achieved, resetting the circuit parasitic parameter value and creating circuit parasitic parameter data;
If the optimum circuit loss value is achieved, a means for outputting the semiconductor element loss and circuit parasitic parameter values at that time as design data;
A power converter design system comprising: means for designing a power converter using optimized semiconductor element loss and circuit parasitic parameter values;

Procedures for determining the specifications of the power converter, including electrical specifications and circuit configuration;
A procedure for determining circuit parameter values for realizing the electrical specifications and circuit configuration;
A procedure for determining a semiconductor device to be used to realize the determined electrical specifications and circuit configuration;
A procedure for determining an equivalent circuit of the determined semiconductor element;
A procedure for extracting the parameter value of the determined semiconductor element equivalent circuit as input data for calculating a semiconductor element loss;
A procedure for dividing the circuit parameter value into circuit parasitic parameter data and circuit basic parameter data as input data for calculating semiconductor element loss;
A procedure for calculating semiconductor element loss by extracting semiconductor element equivalent circuit parameter data, circuit parasitic parameter data, and circuit basic parameters into a semiconductor element loss model,
A procedure for determining whether the optimum circuit loss value has been achieved in consideration of power conversion circuit component parameter data including control parameter data and filter parameters prepared in advance;
If the circuit loss optimum value is not achieved, reset the circuit parasitic parameter value and create the circuit parasitic parameter data.
If the optimum circuit loss value has been achieved, the procedure for outputting the semiconductor element loss and circuit parasitic parameter values at that time as design data;
A design program for a power conversion device that executes each procedure comprising the steps of designing a power conversion device using optimized semiconductor element loss and circuit parasitic parameter values.