JP2007274837A - System for reducing power accumulation capacity deviation - Google Patents

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Hisanori Terajima
久憲 寺嶋
Norihiko Morihara
徳彦 森原
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a system for reducing power accumulation capacity deviation which is inexpensive and has high accuracy using an oscillation circuit, a multi-stage transformer and rectifiers. <P>SOLUTION: In the system 1 for reducing power accumulation capacity deviation, a plurality of power accumulation elements are connected in series. The system 1 is provided with the oscillation circuit 11 to which a total serial voltage V<SB>SP</SB>of each of accumulation capacity elements CE<SB>P</SB>is input; the multi-stage transformer 12 in which an output of the oscillation circuit is input into a primary circuit and equal voltages of a plurality of stages are output from a secondary circuit; and the plurality of rectifying circuits 13 for independently inputting an equal output of each stage of the multi-stage transformer and feedback-supplying a DC power to each of the accumulation capacity elements. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、直列接続された複数の電池，コンデンサ等の複蓄電要素またはモジュール間の蓄電容量偏差を軽減することができる蓄電容量偏差軽減システムに関する。   The present invention relates to a storage capacity deviation reduction system that can reduce storage capacity deviation between multiple storage elements or modules such as a plurality of batteries and capacitors connected in series.

一般に、同一プロセスで製造された電池やコンデンサにおいては、その蓄電容量と端子電圧に強い相関があり、一般には、端子電圧が蓄電容量の多少と結びついている。従来の蓄電容量偏差軽減技術では、この相関を用いて端子電圧の均等化、すなわち蓄電容量（たとえば電池では、残存容量）の偏差軽減を図っている。   In general, in a battery or a capacitor manufactured by the same process, there is a strong correlation between the storage capacity and the terminal voltage, and the terminal voltage is generally associated with a certain amount of the storage capacity. In the conventional storage capacity deviation reduction technology, this correlation is used to equalize the terminal voltage, that is, to reduce the deviation of the storage capacity (for example, the remaining capacity in a battery).

従来、蓄電容量偏差軽減技術として、充電時に容量偏差の軽減を行うもの（特許文献１：）、複数コイルを有するトランスとスイッチング回路を組み合わせて各蓄電素子の充電容量バラツキを補正するもの（特許文献２：特開２００１−２８６０７２）、特許文献２の技術を改良したもの（特許文献３：特開２００１−３３９８６５）が知られている。
特開２００３−２８９６２９ 特開２００１−２８６０７２ 特開２００１−３３９８６５ Conventionally, as a storage capacity deviation reduction technique, a technique for reducing the capacity deviation during charging (Patent Document 1 :), a technique for correcting a variation in charge capacity of each storage element by combining a transformer having a plurality of coils and a switching circuit (Patent Document) 2: Japanese Patent Laid-Open No. 2001-286072) and an improvement of the technique of Patent Document 2 (Patent Document 3: Japanese Patent Laid-Open No. 2001-339865) are known.
JP 2003-289629 A JP 2001-286072 A JP 2001-339865 A

しかし、特許文献１の蓄電容量偏差軽減技術では、先に満充電に達した蓄電素子の過充電を熱消費で防止しているため、エネルギー効率が悪い。
また、特許文献２や特許文献３の蓄電容量偏差軽減技術では、エネルギーロスが少ないが、多くのスイッチ素子が必要で精密な制御を必要とするという問題がある。 However, in the storage capacity deviation reduction technique of Patent Document 1, overcharging of the storage element that has already reached full charge is prevented by heat consumption, so that energy efficiency is poor.
In addition, the storage capacity deviation reduction techniques of Patent Document 2 and Patent Document 3 have a problem that energy loss is small, but many switch elements are required and precise control is required.

本発明は、上記の問題を解決するために提案されたものであって、発振回路、多段トランスおよび整流器を用いて、低価格、高精度の蓄電容量偏差軽減システムを提供することを目的とする。   The present invention has been proposed to solve the above-described problem, and an object thereof is to provide a low-cost, high-accuracy storage capacity deviation reduction system using an oscillation circuit, a multistage transformer, and a rectifier. .

本発明者は、蓄電要素の端子電圧（「蓄電要素電圧」と言う）の均等化が、蓄電要素の容量偏差軽減に直接寄与することに着目した。そして、総蓄電要素を直列接続したときの電圧（「総蓄電要素電圧」）に対応する交流電圧を発振回路により発生させ、この総蓄電要素電圧を多段トランスにより均等分割し、各蓄電要素に帰還させる（すなわち、各蓄電要素を充電する）ことにより、容量偏差を効率よく軽減することができるとの知見を得て本発明をなすに至った。   The inventor has focused on the fact that equalization of the terminal voltage of the power storage element (referred to as “power storage element voltage”) directly contributes to the reduction of the capacity deviation of the power storage element. Then, an AC voltage corresponding to the voltage when the total storage elements are connected in series (“total storage element voltage”) is generated by an oscillation circuit, and this total storage element voltage is equally divided by a multi-stage transformer and fed back to each storage element The present invention has been made by obtaining knowledge that capacity deviation can be efficiently reduced by charging (that is, charging each power storage element).

本発明は、（１）から（４）を要旨とする。
（１）「直列に複数の蓄電要素を接続した蓄電容量偏差軽減システムにおいて、
前記各蓄電要素の合計直列電圧が入力される発振回路と、
一次回路に前記発振回路の出力が入力され、二次回路から複数段の均等電圧を出力する多段トランスと、
前記多段トランスの各段の均等出力をそれぞれ入力し、前記各蓄電要素に直流電力をフィードバック供給する複数の整流回路と、
を備えたことを特徴とする蓄電容量偏差軽減システム。」
多段トランスの二次回路の整流出力は、Ｍ個の蓄電要素の合計電圧に比例し、かつ各蓄電要素の電圧の平均値を出力値とする系を構成する。したがって、電圧の低い蓄電要素には大電流がフィードバックされ、電圧の高い蓄電要素には小電流がフィードバックされ、各蓄電要素の容量偏差が軽減され、全ての蓄電要素の容量の均等化を常に保つことができる。 The gist of the present invention is (1) to (4).
(1) “In a storage capacity deviation reduction system in which a plurality of storage elements are connected in series,
An oscillation circuit to which the total series voltage of the respective storage elements is input;
The output of the oscillation circuit is input to a primary circuit, and a multistage transformer that outputs a plurality of stages of equal voltages from the secondary circuit;
A plurality of rectifier circuits that input the equal output of each stage of the multi-stage transformer, and feed back DC power to each power storage element;
A storage capacity deviation reduction system characterized by comprising: "
The rectified output of the secondary circuit of the multistage transformer is proportional to the total voltage of the M power storage elements, and constitutes a system in which the average value of the voltages of the power storage elements is the output value. Therefore, a large current is fed back to the low voltage storage element, and a small current is fed back to the high voltage storage element, the capacity deviation of each storage element is reduced, and the capacity of all the storage elements is always equalized. be able to.

（２）「前記蓄電要素が、バッテリー、コンデンサまたはこれらを組合わせたモジュールからなることを特徴とする（１）に記載の蓄電容量偏差軽減システム。」 (2) “The storage capacity deviation reducing system according to (1), wherein the storage element includes a battery, a capacitor, or a module in which these are combined.”

（３） 前記多段トランスの二次回路出力が各蓄電要素の出力電圧の平均値を超える値となるように構成したことを特徴とする（１）または（２）に記載の蓄電容量偏差軽減システム。」
帰還構成を利用して発振回路、多段トランス、二次回路、発振回路の順に流れる巡回電流を増し、この巡回電流で帰還充電インピーダンスを下げて蓄電要素の容量偏差軽減を早めることができる。 (3) The storage capacity deviation reduction system according to (1) or (2), characterized in that the secondary circuit output of the multi-stage transformer has a value exceeding an average value of output voltages of the respective storage elements. . "
By using the feedback configuration, the cyclic current flowing in the order of the oscillation circuit, the multi-stage transformer, the secondary circuit, and the oscillation circuit can be increased, and the feedback charge impedance can be lowered by this cyclic current to reduce the capacity deviation of the storage element.

（４）「前記多段トランスが複数であり、
前記発振回路の出力が前記各多段トランスの一次回路に入力され、前記各多段トランスの二次回路から複数段の均等電圧を出力することを特徴とする（１）から（３）の何れかに記載の蓄電容量偏差軽減システム。」
蓄電要素が多く、一個の多段トランスでは所要の二次回路数を具備できない場合、複数の多段トランスを用いて、二次回路の合計段数で蓄電要素数をまかなうことができる。この場合も全ての多段トランスの一次回路には全蓄電要素電圧に比例した発振電圧を入力し、いずれの多段トランスの二次側出力にも同一電圧を発生させることができる。 (4) “There are a plurality of the multistage transformers,
Any one of (1) to (3), wherein an output of the oscillation circuit is input to a primary circuit of each multistage transformer, and a plurality of stages of equal voltages are output from a secondary circuit of each multistage transformer. The described storage capacity deviation reduction system. "
When there are many power storage elements and a single multistage transformer cannot provide the required number of secondary circuits, a plurality of multistage transformers can be used to cover the number of power storage elements with the total number of stages of secondary circuits. In this case as well, an oscillating voltage proportional to the total storage element voltage is input to the primary circuits of all the multistage transformers, and the same voltage can be generated at the secondary side output of any multistage transformer.

（５）「前記発振回路が矩形波を発生することを特徴とする（１）から（４）の何れかに記載の蓄電容量偏差軽減システム。」 (5) “The storage capacity deviation reducing system according to any one of (1) to (4), wherein the oscillation circuit generates a rectangular wave.”

本発明では、各蓄電要素の端子電圧の値とは無関係に、充電電圧は全ての蓄電要素について同一としてある。したがって、各蓄電要素の端子電圧の多少に応じて充電電流が自動的に調整され、蓄電要素電圧の均等化がなされる。また、充電エネルギーの経路（充電回路）にはスイッチ素子を使わないようにもでき、この場合には充電時の損失もなく、安価、安定でかつ信頼性の高い蓄電容量偏差軽減システムが実現できる。   In the present invention, the charging voltage is the same for all power storage elements regardless of the value of the terminal voltage of each power storage element. Therefore, the charging current is automatically adjusted according to the degree of the terminal voltage of each power storage element, and the power storage element voltage is equalized. In addition, it is possible to eliminate the use of a switching element in the charging energy path (charging circuit). In this case, there is no loss during charging, and an inexpensive, stable and highly reliable storage capacity deviation reduction system can be realized. .

図１は、本発明の蓄電容量偏差軽減システムの基本構成を示すブロック図である。図１において、蓄電容量偏差軽減システム１は直列に複数の蓄電要素ＣＥ1，ＣＥ2，・・・，ＣＥMを接続したもので、発振回路１１と、多段トランス１２と、整流回路Ａ1，Ａ2，・・・，ＡM（符号１３で代表して示す）とからなる。 FIG. 1 is a block diagram showing a basic configuration of a storage capacity deviation reduction system of the present invention. In FIG. 1, a storage capacity deviation reduction system 1 includes a plurality of storage elements CE 1 , CE 2 ,..., CE M connected in series, and includes an oscillation circuit 11, a multistage transformer 12, a rectifier circuit A 1 , A 2 ,..., A M (represented by reference numeral 13).

発振回路１１の入力端子には、蓄電要素ＣＥ1，ＣＥ2，・・・，ＣＥM（ＣＥqで代表して示す）合計直列電圧（後述する電源パックＳＰの電圧ＶSP）が加えられ、出力端子から交流矩形波電圧Ｕを出力する。なお、蓄電要素ＣＥqは、バッテリー、コンデンサまたはこれらを組合わせたモジュールである。また、発振回路１１の出力波形は、矩形波、正弦波等とすることができるが、効率の点から矩形波とすることが望ましい。 The input terminal of the oscillation circuit 11, the power storage element CE 1, CE 2, · · ·, (representatively shown by CE q) CE M Total series voltage (the voltage V SP to be described later power pack SP) is added, An AC rectangular wave voltage U is output from the output terminal. The power storage element CE q is a battery, a capacitor, or a module combining these. The output waveform of the oscillation circuit 11 can be a rectangular wave, a sine wave, or the like, but is preferably a rectangular wave from the viewpoint of efficiency.

多段トランス１２の一次回路１２１には、発振回路１１の出力が入力され、二次回路１２２から複数段の均等電圧を出力する。二次回路１２２は、多段の二次巻き線Ｗ1，Ｗ2，・・・，ＷM（Ｗrで代表して示す）から構成されている。ここで各二次巻き線の巻き数は同じである（Ｎ2）。
本実施形態では、多段トランスの二次回路１２２の出力は、各蓄電要素ＣＥの出力電圧ＶCEの平均値を超える値となるように構成されている。 The output of the oscillation circuit 11 is input to the primary circuit 121 of the multistage transformer 12, and a plurality of stages of equal voltages are output from the secondary circuit 122. The secondary circuit 122 includes multi-stage secondary windings W 1 , W 2 ,..., W M (represented by W r ). Here, the number of turns of each secondary winding is the same (N 2 ).
In the present embodiment, the output of the secondary circuit 122 of the multistage transformer is configured to have a value that exceeds the average value of the output voltage V CE of each power storage element CE.

整流回路Ａ1，Ａ2，・・・，ＡM（Ａsで代表して示す）は多段トランス１２の各段（二次巻き線Ｗr）の均等出力をそれぞれ入力し、蓄電要素ＣＥpに直流電力をフィードバック供給する。
図１の回路では、まず直列接続された蓄電要素ＣＥ1，ＣＥ2，・・・，ＣＥMの全体（以下、「電源パックＳＰ」と称する）の出力を発振回路１１により交流矩形波に変換する。この交流矩形波を多段トランス１２に供給し、多段トランス１２の二次回路の出力を各整流回路１３により整流して蓄電要素ＣＥpにそれぞれ帰還する。 The rectifier circuits A 1 , A 2 ,..., A M (represented by A s ) input the equal outputs of the respective stages (secondary windings W r ) of the multi-stage transformer 12 respectively, and the electric storage element CE p DC power is fed back to
In the circuit of Figure 1, series-connected storage element CE 1, CE 2 First, ..., overall CE M (hereinafter, "power pack SP" hereinafter) converts the output of the AC rectangular wave by the oscillation circuit 11 To do. The AC rectangular wave supplied to the multistage transformer 12 feeds back the outputs of the secondary circuit of the multistage transformer 12 to the power storage element CE p rectified by the respective rectifier circuits 13.

交流矩形波電圧Ｕと、電源パックＳＰの電圧ＶSPとの間に、
Ｕ＝ｋ×ＶSP
ｋ：比例定数
の関係がある。
多段トランス１２の巻線比ｎをＮ1／Ｎ2（Ｎ1：一次側巻線数，Ｎ2：二次側巻線数）とすれば、多段トランス１２の出力Ｕは、
Ｕ／ｎ＝ｋ×ＶSP／ｎ （１）
となる。 Between the AC rectangular wave voltage U and the voltage V SP of the power pack SP,
U = k × V SP
k: There is a proportional constant relationship.
If the winding ratio n of the multistage transformer 12 is N 1 / N 2 (N 1 : number of primary side windings, N 2 : number of secondary side windings), the output U of the multistage transformer 12 is
U / n = k × V SP / n (1)
It becomes.

電源パックＳＰ（電圧ＶSP）は、蓄電要素ＣＥ1，ＣＥ2，・・・，ＣＥM（電圧Ｖ1E，Ｖ2E，・・・，ＶME）がＭ個直列接続されて構成されるので、ＶSP＝ΣＶjE（ｊは１からＭ）となる。
ここで、ｋおよびｎをｋ／ｎ＝１／Ｍとなるように選べば、二次回路１２２の出力は、
ｋ×ＶSP／ｎ＝ＶSP／Ｍ＝Σ（ＶE）／Ｍ （２）
となり、蓄電要素電圧ＶEの平均値ＶAVEを与える。二次回路１２２の各段（二次巻き線Ｗr）には蓄電要素の平均値ＶAVEが等しく現れる。この結果、端子電圧が平均値ＶAVEよりも低い蓄電要素ＣＥp1（ｐ1＝１，２，・・・，Ｍの何れか）には充電が行われるが、平均値ＶAVEよりも高い蓄電要素ＣＥp2（ｐ2＝１，２，・・・，Ｍの何れか）には充電が行われない。 The power pack SP (voltage V SP ) is configured by connecting M power storage elements CE 1 , CE 2 ,..., CE M (voltages V 1E , V 2E ,..., V ME ) in series. , V SP = ΣV jE (j is 1 to M).
Here, if k and n are selected so that k / n = 1 / M, the output of the secondary circuit 122 is
k × V SP / n = V SP / M = Σ (V E ) / M (2)
Thus, the average value V AVE of the storage element voltage V E is given. At each stage (secondary winding W r ) of the secondary circuit 122, the average value V AVE of the storage elements appears equally. As a result, the power storage element CE p1 (p 1 = 1, 2,..., M) whose terminal voltage is lower than the average value V AVE is charged, but the power storage is higher than the average value V AVE. The element CE p2 (p 2 = 1, 2,..., M) is not charged.

多段トランス１２の二次巻き線Ｗr（ｒ＝１，２，・・・，Ｍ）の出力電圧はｋ×ＶSP／ｎであり、蓄電要素ＣＥ1，ＣＥ2，・・・，ＣＥMの平均電圧ＶAVE（ＶSP／Ｍ）である。ここで、
ｋ×ＶSP／ｎ−ＶSP／Ｍ （３）
は、発振回路１１→多段トランス１２→整流器１３→蓄電要素ＣＥp→発振回路１１の経路を流れる巡回電流と、当該経路のインピーダンスとの積に相応するエネルギー消費量である。 Secondary winding W r of the multi-stage transformer 12 (r = 1,2, ···, M) output voltage is k × V SP / n, storage element CE 1, CE 2, ···, CE M Average voltage V AVE (V SP / M). here,
k × V SP / n−V SP / M (3)
Is the energy consumption corresponding to the product of the cyclic current flowing through the path of the oscillation circuit 11 → the multistage transformer 12 → the rectifier 13 → the storage element CE p → the oscillation circuit 11 and the impedance of the path.

《第１実施形態》
図２により、本発明の第１実施形態（上記の基本構成に基づく具体的な蓄電容量偏差軽減システムの実施形態）を説明する。図２のシステムでは、発振回路１１として、マルチバイブレータ１１Ａが使用され、整流回路１３として全波整流回路Ａ1，Ａ2，・・・，ＡMが使用されている。マルチバイブレータ１１Ａは、２つのトランジスタＴｒ1，Ｔｒ2と、２つのＣＲ回路（Ｃ1，Ｒ1とＣ2，Ｒ2）とからなる。また、全波整流回路ＡsとしてダイオードＤ1〜Ｄ4からなるブリッジ回路が採用されている。 << First Embodiment >>
A first embodiment of the present invention (a specific embodiment of a storage capacity deviation reduction system based on the above basic configuration) will be described with reference to FIG. In the system of FIG. 2, as an oscillation circuit 11, multivibrator 11A is used, the full-wave rectifier circuit A 1, A 2, ···, A M is used as a rectifier circuit 13. The multivibrator 11A includes two transistors Tr 1 and Tr 2 and two CR circuits (C 1 , R 1 and C 2 , R 2 ). The bridge circuit composed of diodes D 1 to D 4 as the full-wave rectifier circuit A s is employed.

矩形波を出力するマルチバイブレータ１１Ａは、電源を電源パックＳＰとして多段トランス１２を直接駆動することができる。多段トランス１２の二次回路１２１の合計値は、再びマルチバイブレータ１１Ａの電源電圧値となる。なお、前述したように、（ｋ×ＶSP／ｎ）−（ＶSP／Ｍ）が電力消費される。
なお、マルチバイブレータ１１Ａに代えて、他の発振回路を用いることができる。
たとえば、発振回路１１として、マルチバイブレータ１１Ａに代えて、低電力の矩形波発振回路を用いることもできる。 The multivibrator 11A that outputs a rectangular wave can directly drive the multistage transformer 12 with the power supply as the power pack SP. The total value of the secondary circuit 121 of the multistage transformer 12 becomes the power supply voltage value of the multivibrator 11A again. As described above, (k × V SP / n) − (V SP / M) is consumed.
Note that another oscillation circuit can be used in place of the multivibrator 11A.
For example, a low-power rectangular wave oscillation circuit can be used as the oscillation circuit 11 instead of the multivibrator 11A.

《第２実施形態》
本発明の第２実施形態を図３および図４により説明する。
図３では、多段トランス１２の二次巻き線Ｗqを中点タップ付巻線として、整流器１３（ダイオードブリッジ）の半減化を図っている。
半導体ダイオード等の整流素子は０．２Ｖ程度の順方向電圧を有し、その値にはバラツキと温度特性がある、元来大きくない蓄電要素電圧偏差を均等化するための回路にとって、このバラツキ、温度特性を減少させることには大きな意味がある。図３では、同時に動作するダイオードは２個（Ｄ1，Ｄ3またはＤ2，Ｄ4）であり、整流後の充電電圧誤差はダイオード２個分である。 << Second Embodiment >>
A second embodiment of the present invention will be described with reference to FIGS.
In Figure 3, the secondary winding W q of the multistage transformer 12 as the midpoint tapped winding, thereby achieving a half of the rectifier 13 (diode bridge).
A rectifier such as a semiconductor diode has a forward voltage of about 0.2 V, and the value has variations and temperature characteristics. For a circuit for equalizing a storage element voltage deviation which is not originally large, this variation, Decreasing the temperature characteristic has great significance. In FIG. 3, there are two diodes (D 1 , D 3 or D 2 , D 4 ) that operate simultaneously, and the charge voltage error after rectification is two diodes.

図４では、多段トランスＡrの二次側巻線Ｗrの巻き数は倍の２Ｎ2であり、中点タップで二次電圧を二分してある。この結果、同時に動作するダイオードは１個（Ｄ1またはＤ2）であり、整流後の充電電圧誤差が半減する。 In FIG. 4, the number of turns of the secondary winding W r of the multi-stage transformer A r is 2N 2 , and the secondary voltage is divided into two at the midpoint tap. As a result, the number of diodes operating simultaneously is one (D 1 or D 2 ), and the charge voltage error after rectification is halved.

《第３実施形態》
本発明の第３実施形態を図５により説明する。本実施形態では、蓄電要素ＣＥPの数が多い場合を示す。
多段トランスの巻線数には限界があり、１個の多段トランスに数十個の二次巻線を設けることは現実的でない。蓄電要素ＣＥPの数が多い場合にも、各蓄電要素には全蓄電要素の電圧に比例した電圧を帰還させればよいことから、多段トランスの一次回路側には電源パックＳＰの電圧ＶSPに比例した発振回路１１の出力、即ち交流電圧を加え、適度な二次巻線数を有する多段トランスを複数個使用することができる。 << Third Embodiment >>
A third embodiment of the present invention will be described with reference to FIG. In the present embodiment, a case where the number of power storage elements CE P is large.
The number of windings of the multistage transformer is limited, and it is not practical to provide several tens of secondary windings in one multistage transformer. Even when the number of power storage elements CE P is large, the voltage V SP of the power pack SP is provided on the primary circuit side of the multi-stage transformer because it is sufficient to feed back a voltage proportional to the voltage of all the power storage elements to each power storage element. It is possible to use a plurality of multi-stage transformers having an appropriate number of secondary windings by applying an output of the oscillation circuit 11 proportional to the frequency, that is, an AC voltage.

図５では、蓄電要素数が３０の場合の例を示す。この場合には、４個の多段トランス１２（１），１２（２），１２（３），１２（４）が使用され、それぞれ８個の二次巻き線を有している。多段トランス１２（４）では、７番目と８番目の二次巻き線は使用しないので図示はしていない。
多段トランスは（１），１２（２），１２（３），１２（４）は全て同一の発振回路１１により駆動される。
多段トランス１２（１），１２（２），・・・，１２（４）として仕様が同一のものを使用しているので、各二次巻線の出力電圧は全て同一である。
このように、全ての蓄電要素ＣＥには同一電圧が帰還され、帰還電圧より端子電圧の低い蓄電要素には充電がなされ、帰還電圧より高い端子電圧を有する蓄電要素は均等化回路への放電のみがなされる。 In FIG. 5, the example in case the number of electrical storage elements is 30 is shown. In this case, four multi-stage transformers 12 (1), 12 (2), 12 (3), 12 (4) are used, each having eight secondary windings. In the multi-stage transformer 12 (4), the seventh and eighth secondary windings are not used and are not shown.
The multistage transformers (1), 12 (2), 12 (3), and 12 (4) are all driven by the same oscillation circuit 11.
Since the same specifications are used as the multistage transformers 12 (1), 12 (2),..., 12 (4), the output voltages of the secondary windings are all the same.
In this way, the same voltage is fed back to all the storage elements CE, the storage elements having a terminal voltage lower than the feedback voltage are charged, and the storage elements having a terminal voltage higher than the feedback voltage are only discharged to the equalization circuit. Is made.

《第４実施形態》
本発明の第４実施形態を図６により説明する。本実施形態でも、第３実施形態と同様、蓄電要素ＣＥPの数が多い場合を示す。本実施形態では、一次側電圧を２電圧に分割して積み重ねている。
単に分割しただけでは、分割されたそれぞれのブロック内では容量偏差が軽減されるが、ブロック間の偏差は軽減できない。そこでトランスにはブロック内蓄電素子数より多い二次回路を設け、二次回路出力を他ブロックの蓄電素子の一部に供給する。こうしてブロック内、ブロック間の偏差を軽減できる。 << 4th Embodiment >>
A fourth embodiment of the present invention will be described with reference to FIG. In this embodiment also, similarly to the third embodiment, showing a case where the number of power storage elements CE P is large. In this embodiment, the primary side voltage is divided into two voltages and stacked.
By simply dividing, the capacity deviation is reduced in each divided block, but the deviation between the blocks cannot be reduced. Therefore, the transformer is provided with a secondary circuit larger than the number of power storage elements in the block, and the secondary circuit output is supplied to a part of the power storage elements of other blocks. In this way, the deviation within and between blocks can be reduced.

本実施形態では、多段トランス１２（１），１２（２）は二次巻き線数が１０個であり、１０対１の巻線比を有しており、１６個の蓄電要素ＣＥ1からＣＥ15を駆動する。
蓄電要素が１６個で、二次巻き線数が全体で２０個であるので、多段トランス１２（１）の２つの二次巻き線（Ｗ9およびＷ10）と、多段トランス１２（２）の２つの二次巻き線（Ｗ1およびＷ2）は、蓄電要素ＣＥ7およびＣＥ8に重複して使われ、多段トランス１２（２）の２つの二次巻き線（Ｗ1およびＷ2）と、多段トランス１２（１）の２つの二次巻き線（Ｗ9およびＷ10）は、蓄電要素ＣＥ9およびＣＥ10に重複して使われる。
なお、１０対１の巻線比を有しかつ１１個以上の二次巻き線を設けておき、一部の蓄電要素には重複して二次電圧を与えることで全体を均等化することもできる。
《実測例》
図７に、充電電圧が異なる４つの電池ＣＥ1，ＣＥ2，ＣＥ3，ＣＥ4（すなわち、Ｍ＝４）の蓄電容量偏差を軽減した実験例を示す。図７では、４電池の電池間電圧の偏差も合わせて表示してある。
図７では、電池ＣＥ1，ＣＥ2，ＣＥ3，ＣＥ4の初期電圧は、約４．１Ｖ，４．０Ｖ，３．９Ｖ，３．８Ｖであり、これらの電池を、第１実施形態において示した蓄電容量偏差軽減システム１を用いて平均化を行った。図７からわかるように、平均化を開始すると直ちに平均化の効果が現れ、平均化開始から約３０から４０時間を経過したときには、偏差は０［Ｖ］に近くなり、実用に即した平均化が行われたことがわかり、本発明の効果が実証された。 In the present embodiment, a multi-stage transformer 12 (1), 12 (2) is a 10 number of secondary windings, has a turns ratio of 10: 1, CE sixteen storage element CE 1 Drive 15
Since the number of storage elements is 16 and the number of secondary windings is 20 in total, the two secondary windings (W 9 and W 10 ) of the multi-stage transformer 12 ( 1 ) and the multi-stage transformer 12 (2) two secondary windings (W 1 and W 2) is used to duplicate the storage element CE 7 and CE 8, multistage two secondary winding of the transformer 12 (2) and (W 1 and W 2) The two secondary windings (W 9 and W 10 ) of the multi-stage transformer 12 (1) are used redundantly for the power storage elements CE 9 and CE 10 .
It is also possible to equalize the whole by providing a secondary voltage that has a winding ratio of 10 to 1 and 11 or more secondary windings are provided to some of the storage elements. it can.
《Measurement example》
FIG. 7 shows an experimental example in which the storage capacity deviation of four batteries CE 1 , CE 2 , CE 3 , and CE 4 (that is, M = 4) having different charging voltages is reduced. In FIG. 7, the deviation of the inter-battery voltage of 4 batteries is also displayed.
In FIG. 7, the initial voltages of the batteries CE 1 , CE 2 , CE 3 , and CE 4 are about 4.1 V, 4.0 V, 3.9 V, and 3.8 V, and these batteries are referred to in the first embodiment. Averaging was performed using the storage capacity deviation reduction system 1 shown. As can be seen from FIG. 7, when the averaging is started, the effect of the averaging immediately appears, and when about 30 to 40 hours have elapsed from the start of the averaging, the deviation becomes close to 0 [V], and the averaging according to practical use is performed. As a result, the effect of the present invention was demonstrated.

本発明の蓄電容量偏差軽減システムの基本構成を示すブロック図である。It is a block diagram which shows the basic composition of the electrical storage capacity deviation reduction system of this invention. 本発明の第１実施形態（上記の基本構成に基づく具体的な蓄電容量偏差軽減システムの実施形態）の説明図である。It is explanatory drawing of 1st Embodiment (Embodiment of the concrete electrical storage capacity deviation reduction system based on said basic structure) of this invention. 本発明の第２実施形態を示す説明図である。It is explanatory drawing which shows 2nd Embodiment of this invention. 本発明の第２実施形態において整流後の充電電圧誤差を半減させるための構成（トランスおよび整流器）を示す図である。It is a figure which shows the structure (transformer and rectifier) for halving the charging voltage error after rectification in 2nd Embodiment of this invention. 本発明の第３実施形態を示す説明図である。It is explanatory drawing which shows 3rd Embodiment of this invention. 本発明の第４実施形態を示す説明図である。It is explanatory drawing which shows 4th Embodiment of this invention. 第１実施形態による実測例を示すグラフである。It is a graph which shows the example of measurement by a 1st embodiment.

符号の説明Explanation of symbols

１ 蓄電容量偏差軽減システム
１１ 発振回路
１２ 多段トランス
１３（Ａp：ｐ＝１，１，・・・，Ｍ） 整流回路
ＣＥq（ｑ＝１，１，・・・，Ｍ） 蓄電要素
Ｗr（ｒ＝１，１，・・・，Ｍ） 二次巻き線

1 storage capacity deviation mitigation system 11 oscillation circuit 12 multistage transformer 13 (A p: p = 1,1 , ···, M) rectifier circuit CE q (q = 1,1, ··· , M) storage element W r (R = 1,1, ..., M) Secondary winding

Claims (5)

直列に複数の蓄電要素を接続した蓄電容量偏差軽減システムにおいて、
前記各蓄電要素の合計直列電圧が入力される発振回路と、
一次回路に前記発振回路の出力が入力され、二次回路から複数段の均等電圧を出力する多段トランスと、
前記多段トランスの各段の均等出力をそれぞれ入力し、前記各蓄電要素に直流電力をフィードバック供給する複数の整流回路と、
を備えたことを特徴とする蓄電容量偏差軽減システム。 In a storage capacity deviation reduction system in which a plurality of storage elements are connected in series,
An oscillation circuit to which the total series voltage of the respective storage elements is input;
The output of the oscillation circuit is input to a primary circuit, and a multistage transformer that outputs a plurality of stages of equal voltages from the secondary circuit;
A plurality of rectifier circuits that input the equal output of each stage of the multi-stage transformer, and feed back DC power to each power storage element;
A storage capacity deviation reduction system characterized by comprising: 前記蓄電要素が、バッテリー、コンデンサまたはこれらを組合わせたモジュールからなることを特徴とする請求項１に記載の蓄電容量偏差軽減システム。   The storage capacity deviation reduction system according to claim 1, wherein the storage element includes a battery, a capacitor, or a module in which these are combined. 前記多段トランスの二次回路出力が各蓄電要素の出力電圧の平均値を超える値となるように構成したことを特徴とする請求項１または２に記載の蓄電容量偏差軽減システム。   The storage capacity deviation reduction system according to claim 1 or 2, wherein a secondary circuit output of the multi-stage transformer is configured to have a value exceeding an average value of output voltages of the storage elements. 前記多段トランスが複数であり、
前記発振回路の出力が前記各多段トランスの一次回路に入力され、前記各多段トランスの二次回路から複数段の均等電圧を出力することを特徴とする請求項１から３の何れかに記載の蓄電容量偏差軽減システム。 A plurality of the multi-stage transformers;
The output of the said oscillation circuit is input into the primary circuit of each said multistage transformer, and the equal voltage of a multistage is output from the secondary circuit of each said multistage transformer, The any one of Claim 1 to 3 characterized by the above-mentioned. Storage capacity deviation reduction system. 前記発振回路が矩形波を発生することを特徴とする請求項１から４の何れかに記載の蓄電容量偏差軽減システム。

5. The storage capacity deviation reduction system according to claim 1, wherein the oscillation circuit generates a rectangular wave.

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