JP2007251824A - 中継装置及びコンピュータプログラム - Google Patents
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Abstract
【課題】どのようなデータを受信した場合であっても同時スイッチングの発生を回避することができ、インパルスノイズによるデバイスの誤作動を防止することができる中継装置及びコンピュータプログラムを提供する。
【解決手段】フレーム単位で受信したデータを暗号化し、暗号化されたデータをシリアル/パラレル変換して所定の処理を実行し、実行後のデータをパラレル/シリアル変換して、復号したデータを外部へ転送する。変換されたパラレルデータを一時記憶するラッチ部と、受信したデータを次に受信する後続のデータと比較してビット反転するか否かを判断する判断部と、変換されたシリアルデータをビット反転する反転部とを備える。判断部は、ビット反転したパラレルデータを、後続のデータとして受信したと判断した場合、受信した後続のデータを一時記憶しない旨の信号をラッチ部へ送信し、ビット反転する旨の信号を反転部へ送信する。
【選択図】図6
【解決手段】フレーム単位で受信したデータを暗号化し、暗号化されたデータをシリアル/パラレル変換して所定の処理を実行し、実行後のデータをパラレル/シリアル変換して、復号したデータを外部へ転送する。変換されたパラレルデータを一時記憶するラッチ部と、受信したデータを次に受信する後続のデータと比較してビット反転するか否かを判断する判断部と、変換されたシリアルデータをビット反転する反転部とを備える。判断部は、ビット反転したパラレルデータを、後続のデータとして受信したと判断した場合、受信した後続のデータを一時記憶しない旨の信号をラッチ部へ送信し、ビット反転する旨の信号を反転部へ送信する。
【選択図】図6
Description
本発明は、内部に存在する複数のバスのすべての信号が同時にスイッチングすることを回避し、デバイスの誤作動を未然に防止する中継装置及びコンピュータプログラムに関する。
複数の装置間でデータ通信を行う場合、複数の装置からのデータを複数のポートを介して中継して、それぞれ所望の外部装置へ中継する中継装置が多々開発されている。図1は、従来の中継装置の構成を示すブロック図である(特許文献1参照)。
図1に示すように従来の中継装置は、複数の受信ポートを介して複数の外部装置からデータを受信ブロック11にて受信する。受信ブロック11では、暗号化部111にて受信したデータをスクランブル化することにより、シリアル/パラレル変換部112で変換された複数のパラレルデータが同時にスイッチングするのを回避している。内部ロジック部12では、転送すべきか否かを判断する処理、条件に応じてデータを追加又は削除する処理等を実行し、送信ブロック13へ送られる。
送信ブロック13では、パラレル/シリアル変換部132にて複数のパラレルデータを一のシリアルデータに終端させ、復号部131にてデスクランブルすることにより送信データとして外部の装置へ転送する。
暗号化部111にて受信したデータをスクランブル化することにより、シリアル/パラレル変換部112で変換された複数のパラレルデータは、ビット列が連続したデータとなる可能性が低い。したがって、同時にスイッチングする可能性が低く、メモリに対する読み書きが同時に発生する可能性が低下することから、電流の急激な増加に起因して発生するインパルスノイズによるデバイスの誤作動を未然に防止することができる。
特開平4−017422号公報
しかし、上述した従来の中継装置では、暗号化部111にて受信したデータをスクランブル化することにより、シリアル/パラレル変換部112で変換された複数のパラレルデータを不連続なビット列になるようにしているが、スクランブル化アルゴリズムは一定であることから、受信したデータによっては、スクランブル化した後であってもビット列が連続した状態で出力される場合も生じ得る。この場合、同時にスイッチングするビットが多くなることから、メモリに対する読み書きが同時に多数発生した場合に生じる電流の急激な増加に起因してインパルスノイズが生じ、デバイスが誤作動する可能性が残されているという問題点があった。
本発明は斯かる事情に鑑みてなされたものであり、どのようなデータを受信した場合であっても同時スイッチングの発生を回避することができ、インパルスノイズによるデバイスの誤作動を防止することができる中継装置及びコンピュータプログラムを提供することを目的とする。
上記目的を達成するために第1発明に係る中継装置は、フレーム単位で受信したデータを暗号化し、暗号化されたデータをシリアル/パラレル変換して所定の処理を実行し、実行後のデータをパラレル/シリアル変換して、復号したデータを外部へ送信する中継装置において、シリアル/パラレル変換されたデータをフレーム単位で一時記憶するラッチ部と、受信したデータを次に受信する後続のデータと比較してビット反転するか否かを判断する判断部と、パラレル/シリアル変換したデータをビット反転する反転部とを備え、前記判断部は、受信しているシリアル/パラレル変換されたデータをビット反転したデータを、後続のデータとして受信したか否かを判断する手段と、該手段で後続のデータとして受信したと判断した場合、受信した後続のデータを一時記憶しない旨の信号を前記ラッチ部へ送信する手段と、ビット反転する旨の信号を前記反転部へ送信する手段とを備えることを特徴とする。
また、第2発明に係る中継装置は、第1発明において、前記判断部は、受信しているシリアル/パラレル変換されたデータの一部をビット反転したデータを、後続のデータとして受信したか否かを判断する手段と、該手段で後続のデータとして受信したと判断した場合、受信した後続のデータを一時記憶しない旨の信号を前記ラッチ部へ送信する手段と、ビット反転されていないビットを反転し、他のビットを反転しない旨の信号を前記反転部へ送信する手段とを備えることを特徴とする。
また、第3発明に係る中継装置は、第1又は第2発明において、前記判断部は、受信したシリアル/パラレル変換されたデータ及び次に受信した後続のシリアル/パラレル変換されたデータを一時記憶する手段を備えることを特徴とする。
また、第4発明に係るコンピュータプログラムは、フレーム単位で受信したデータを暗号化し、暗号化されたデータをシリアル/パラレル変換して所定の処理を実行し、実行後のデータをパラレル/シリアル変換して、復号したデータを外部へ送信する中継装置で実行することが可能なコンピュータプログラムにおいて、前記コンピュータを、シリアル/パラレル変換されたデータをフレーム単位で一時記憶する手段、及び受信したデータを次に受信する後続のデータと比較してビット反転するか否かを判断する判断手段として機能させ、前記判断手段を、受信しているシリアル/パラレル変換されたデータをビット反転したデータを、後続のデータとして受信したか否かを判断し、後続のデータとして受信したと判断した場合、受信した後続のデータを一時記憶せず、パラレル/シリアル変換した後にビット反転するよう機能させることを特徴とする。
また、第5発明に係るコンピュータプログラムは、第4発明において、前記判断手段を、受信しているシリアル/パラレル変換されたデータの一部をビット反転したデータを、後続のデータとして受信したか否かを判断し、後続のデータとして受信したと判断した場合、受信した後続のデータを一時記憶せず、パラレル/シリアル変換した後にビット反転されていないビットを反転し、他のビットを反転しない指示を送信するよう機能させることを特徴とする。
第1発明及び第4発明では、フレーム単位で受信したデータを暗号化し、暗号化されたデータをシリアル/パラレル変換して所定の処理を実行し、実行後のデータをパラレル/シリアル変換して、復号したデータを外部へ送信する。シリアル/パラレル変換されたデータをフレーム単位でラッチ(一時記憶)し、受信したデータを次に受信する後続のデータと比較してビット反転するか否かを判断する。受信しているシリアル/パラレル変換されたデータをビット反転したデータを、後続のデータとして受信した場合、受信した後続のデータをラッチすることなく、受信しているデータをシリアルデータへ復元した後にビット反転する。これにより、ビット反転された後続のデータを受信した場合には、すべてのバスについて同時にスイッチングすることが無く、所定の処理を実行した後にビット反転する旨を示す信号、例えば反転ビット(1ビット)のみを送信ブロックへ送信すれば足りる。したがって、メモリを大量に使用することなく、受信したデータを外部へ転送することが可能となる。また、同時にスイッチングすることがなく、メモリに対する読み書きが同時に発生する可能性がないことから、電流の急激な増加に起因して発生するインパルスノイズによるデバイスの誤作動が発生することがなく、デバイスの安定的な稼動を担保することが可能となる。
第2発明及び第5発明では、受信しているシリアル/パラレル変換されたデータの一部をビット反転したデータを、後続のデータとして受信したか否かを判断し、後続のデータとして受信したと判断した場合、受信した後続のデータをラッチせず、ビット反転されていないビットを反転し、他のビットを反転しないようにする。これにより、一部がビット反転された後続のデータを受信した場合であっても、多くのバスが同時にスイッチングすることが無く、所定の処理を実行した後にビット反転する旨を示す信号、例えば反転しないビット位置を示す信号を送信ブロックへ送信すれば足りる。したがって、メモリ使用量を削減しつつ、受信したデータを外部へ転送することが可能となる。また、メモリに対する読み書きが同時に発生するバスが少ないことから、電流の増加を抑制することができ、インパルスノイズによるデバイスの誤作動が発生することがなく、デバイスの安定的な稼動を担保することが可能となる。
第3発明では、受信したシリアル/パラレル変換されたデータ及び次に受信した後続のシリアル/パラレル変換されたデータを一時記憶する。これにより、ビット列が全て反転しているか否か、あるいはどのビットが反転しているか等を正確に把握することが可能となる。
第1発明及び第4発明によれば、ビット反転された後続のデータを受信した場合には、すべてのバスについて同時にスイッチングすることが無く、所定の処理を実行した後にビット反転する旨を示す信号、例えば反転ビット(1ビット)のみを送信ブロックへ送信すれば足りる。したがって、メモリを大量に使用することなく、受信したデータを外部へ転送することが可能となる。また、同時にスイッチングすることがなく、メモリに対する読み書きが同時に発生する可能性がないことから、電流の急激な増加に起因して発生するインパルスノイズによるデバイスの誤作動が発生することがなく、デバイスの安定的な稼動を担保することが可能となる。
第2発明及び第5発明によれば、一部がビット反転された後続のデータを受信した場合であっても、多くのバスが同時にスイッチングすることが無く、所定の処理を実行した後にビット反転する旨を示す信号、例えば反転しないビット位置を示す信号を送信ブロックへ送信すれば足りる。したがって、メモリ使用量を削減しつつ、受信したデータを外部へ転送することが可能となる。また、メモリに対する読み書きが同時に発生するバスが少ないことから、電流の増加を抑制することができ、インパルスノイズによるデバイスの誤作動が発生することがなく、デバイスの安定的な稼動を担保することが可能となる。
第3発明によれば、ビット列が全て反転しているか否か、あるいはどのビットが反転しているか等を正確に把握することが可能となる。
以下、本発明をその実施の形態を示す図面に基づいて詳述する。
(実施の形態1)
図2は、本発明の実施の形態1に係る中継装置1の構成を示すブロック図である。なお、本実施の形態1ではバスが16個(16ビット)の中継装置1を例に挙げて説明するが、バス線の数は特に限定されるものではなく、8個でも4個でも、あるいは32個、64個であっても良い。図2に示すように本発明の実施の形態1に係る中継装置1は、複数の受信ポートを有する受信ブロック11、転送すべきか否かを判断する処理、条件に応じてデータを追加又は削除する処理等を実行する内部ロジック部12、複数の送信ポートを有する送信ブロック13及び受信するデータを常時監視し、受信したデータを次に受信する後続のデータと比較してビット反転するか否かを判断する判断部14で構成されている。
図2は、本発明の実施の形態1に係る中継装置1の構成を示すブロック図である。なお、本実施の形態1ではバスが16個(16ビット)の中継装置1を例に挙げて説明するが、バス線の数は特に限定されるものではなく、8個でも4個でも、あるいは32個、64個であっても良い。図2に示すように本発明の実施の形態1に係る中継装置1は、複数の受信ポートを有する受信ブロック11、転送すべきか否かを判断する処理、条件に応じてデータを追加又は削除する処理等を実行する内部ロジック部12、複数の送信ポートを有する送信ブロック13及び受信するデータを常時監視し、受信したデータを次に受信する後続のデータと比較してビット反転するか否かを判断する判断部14で構成されている。
受信ブロック11は、フレーム単位で受信したデータを暗号化(スクランブル化)する暗号化部111、暗号化されたシリアルデータを16ビットのパラレルデータに変換するシリアル/パラレル変換部112及び変換されたパラレルデータをラッチ(一時記憶)するラッチ部113を備えている。図3は、暗号化部111の構成を示すブロック図である。
暗号化部111は、少なくともフレームの始点及び終点を検出するフレームモニタ31及びフレーム演算回路32を備えており、フレーム単位で所定の演算多項式を用いて受信データを暗号化する。すなわち、フレームモニタ31がフレームの始点を検出した場合、フレーム演算回路32を有効化し、受信されたデータは所定の演算多項式により暗号化される。演算多項式は特に限定されるものではなく、例えばCRC−16の生成多項式である(数1)を用いて暗号化する。
Y(x)=x16+x15+x2 +1 ・・・ (数1)
フレームモニタ31がフレームの終点を検出した場合、フレーム演算回路32を無効化し、暗号化処理を実行しない。暗号化部111で処理されたシリアルデータは、シリアル/パラレル変換部112にてパラレルデータに変換され、16個のバスへビットデータとして送信される。
本実施の形態1では、内部ロジック部12の前にラッチ部113を備えており、シリアル/パラレル変換部112からのパラレルデータを一時記憶(ラッチ)する。ラッチされたパラレルデータは、ラッチ部113から送信すべき旨の信号、例えば‘OPEN’信号を判断部14から受信した場合に内部ロジック部12へ送信し、ラッチ部113から送信しない旨の信号、例えば‘CLOSE’信号を判断部14から受信した場合には内部ロジック部12へ送信しない。
内部ロジック部12では、受信したデータを転送すべきか否かを判断する処理、あるいは所定の条件に応じてデータを追加又は削除する処理等を実行する。内部ロジック部12で処理されたパラレルデータは、送信ブロック13へ送信される。
送信ブロック13は、暗号化された16ビットのパラレルデータを一のシリアルデータへ終端させるパラレル/シリアル変換部132及び暗号化されたデータを復号(デスクランブル)する復号部131の他、シリアルデータを反転する反転部133を備えている。図4は、復号部131の構成を示すブロック図である。
復号部131は、少なくともフレームの始点及び終点を検出するフレームモニタ41及びフレーム逆演算回路42を備えており、フレーム単位で所定の逆演算多項式を用いて暗号化データを復号する。すなわち、フレームモニタ41がフレームの始点を検出した場合、フレーム逆演算回路42を有効化し、受信されたデータは所定の逆演算多項式により復号される。逆演算多項式は特に限定されるものではなく、例えばCRC−16の生成多項式である(数1)を用いて暗号化した場合には、(数2)を満たす逆行列T-1(x)となる。
(x16+x15+x2 +1)×T-1(x)=1 ・・・ (数2)
フレームモニタ41がフレームの終点を検出した場合、フレーム逆演算回路42を無効化し、復号処理を実行しない。復号部131で処理されたシリアルデータは、複数の送信ポートを介して外部の装置へ送信される。
判断部14は、受信したXフレームのデータとX+1フレームのデータとを比較し、Xフレームのデータと、後続のX+1フレームのデータをビット反転したデータとが一致するか否かを判断し、ラッチ部113で一時記憶してあるデータを送信するか否か、反転部133でビット反転するか否かを判断する。図5は、判断部14の構成を示すブロック図である。
判断部14は、XフレームのデータQを第1のメモリ141に一時記憶しておく。そして、後続のX+1フレームのデータを受信し、第1のメモリ142へ一時記憶し、反転回路143により、X+1フレームのデータをビット反転する。そして、比較回路144にて、X+1フレームのデータをビット反転したデータPとXフレームのデータQとが一致しているか否かを判断し、データPとデータQとが一致している場合には、ラッチ部113に対して‘CLOSE’信号を送信し、反転ビットZをビット反転する旨を示す‘1’に設定して反転部133へ送信する。なお、Xフレームのデータ及びX+1フレームのデータは、判断部14内で一時記憶するものに限定されるものではない。
判断部14は、データPとデータQとが一致しない場合には、ラッチ部113に対して‘OPEN’信号を送信し、反転ビットZをビット反転しない旨を示す‘0’に設定して反転部133へ送信する。図6は、データPとデータQとが一致している場合の、中継装置1の動作を示すブロック図である。
図6に示すように、Xフレームの受信データが‘5555’であるのに対して、X+1フレームの受信データが‘AAAA’である場合、判断部14はデータPとデータQとが一致していると判断し、ラッチ部113に対して‘CLOSE’信号を送信し、反転ビットZをビット反転する旨を示す‘1’に設定して反転部133へ送信する。したがって、内部ロジック部12に対しては、X+1フレームの受信データは送信されず、Xフレームの受信データが送信され、所定の演算処理後、パラレル/シリアル変換部132にてシリアルデータへ終端される。終端されたシリアルデータは、反転部133にてビット反転され、復号部131にて復号された後、外部の装置へ送信される。
このように、Xフレームの受信データとX+1フレームの受信データとを比較した場合、全てのビットで反転していることが確認できた場合、同時スイッチングをすることなく、内部ロジック部12での処理を実行し、反転ビット(1ビット)のみを反転部133へ送信する。したがってメモリを大量に使用することなく、消費電力を抑制することが可能となる。
以上のように本実施の形態1によれば、ビット反転された後続のデータ(X+1フレームのデータ)を受信した場合には、すべてのバスについて同時にスイッチングすることが無く、所定の処理を実行した後にビット反転する旨を示す信号、例えば反転ビット(1ビット)のみを送信ブロック13へ送信すれば足りる。したがって、メモリを大量に使用することなく、受信したデータを外部へ転送することが可能となる。また、同時にスイッチングすることがなく、メモリに対する読み書きが同時に発生する可能性がないことから、電流の急激な増加に起因して発生するインパルスノイズによるデバイスの誤作動が発生することがなく、デバイスの安定的な稼動を担保することが可能となる。
(実施の形態2)
以下、本発明の実施の形態2に係る中継装置1について図面を参照しながら詳述する。図7は、本発明の実施の形態2に係る中継装置1のXフレームのデータを受信した構成を示すブロック図である。なお、本実施の形態2でも、実施の形態1と同様、バスが16個(16ビット)の中継装置1を例に挙げて説明するが、バス線の数は特に限定されるものではなく、8個でも4個でも、あるいは32個、64個であっても良い。なお、実施の形態1に係る中継装置1と同一の機能を有する部分については、同一の符号を付することにより、詳細な説明を省略する。
以下、本発明の実施の形態2に係る中継装置1について図面を参照しながら詳述する。図7は、本発明の実施の形態2に係る中継装置1のXフレームのデータを受信した構成を示すブロック図である。なお、本実施の形態2でも、実施の形態1と同様、バスが16個(16ビット)の中継装置1を例に挙げて説明するが、バス線の数は特に限定されるものではなく、8個でも4個でも、あるいは32個、64個であっても良い。なお、実施の形態1に係る中継装置1と同一の機能を有する部分については、同一の符号を付することにより、詳細な説明を省略する。
受信ブロック11は、フレーム単位で受信したデータを暗号化(スクランブル化)する暗号化部111、暗号化されたシリアルデータを16ビットのパラレルデータに変換するシリアル/パラレル変換部112及び変換されたパラレルデータをラッチ(一時記憶)するラッチ部113を備えている。暗号化部111の構成は実施の形態1と同様である。
本実施の形態2では、内部ロジック部12の前にラッチ部113を備えており、シリアル/パラレル変換部112からのパラレルデータを一時記憶(ラッチ)する。ラッチされたパラレルデータは、ラッチ部113から送信すべき旨の信号、例えば‘OPEN’信号を判断部14から受信した場合に内部ロジック部12へ送信し、ラッチ部113から送信しない旨の信号、例えば‘CLOSE’信号を判断部14から受信した場合には内部ロジック部12へ送信しない。
内部ロジック部12では、受信したデータを転送すべきか否かを判断する処理、あるいは所定の条件に応じてデータを追加又は削除する処理等を実行する。内部ロジック部12で処理されたパラレルデータは、送信ブロック13へ送信される。
送信ブロック13は、暗号化された16ビットのパラレルデータを一のシリアルデータへ終端させるパラレル/シリアル変換部132及び暗号化されたデータを復号(デスクランブル)する復号部131の他、シリアルデータを反転する反転部133を備えている。復号部131の構成は実施の形態1と同様である。
判断部14は、受信したXフレームのデータとX+1フレームのデータとを比較し、Xフレームのデータと、後続のX+1フレームのデータをビット反転したデータとが一致するか否かを判断し、ラッチ部113で一時記憶してあるデータを送信するか否か、反転部133でビット反転するか否かを判断する。図8は、判断部14の構成を示すブロック図である。
判断部14は、XフレームのデータQを第1のメモリ141に一時記憶しておく。そして、後続のX+1フレームのデータを受信し、第1のメモリ142へ一時記憶し、反転回路143により、X+1フレームのデータをビット反転する。そして、比較回路144にて、X+1フレームのデータをビット反転したデータPとXフレームのデータQとが一致しているか否かを判断し、データPとデータQとが一致している場合には、ラッチ部113に対して‘CLOSE’信号を送信し、反転ビットZをビット反転する旨を示す‘10000’に設定して反転部133へ送信する。なお、Xフレームのデータ及びX+1フレームのデータは、判断部14内で一時記憶するものに限定されるものではない。
判断部14は、データPとデータQとが一致しない場合には、一致しないビット位置を特定し(本実施例では‘00111’)、ラッチ部113に対して‘OPEN’信号を送信し、反転ビットZをビット反転しないビット位置を示す‘00111’に設定して反転部133へ送信する。図9は、データPとデータQとが一致している場合の、中継装置1の動作を示すブロック図である。
図9に示すように、Xフレームの受信データが‘5555’であるのに対して、X+1フレームの受信データが‘AA2A’である場合、判断部14はデータPとデータQとが一致していないビット位置‘00111’のみを反転しないものと判断し、ラッチ部113に対して‘CLOSE’信号を送信し、反転ビットZをビット反転しないビット位置を示す‘00111’に設定して反転部133へ送信する。したがって、内部ロジック部12に対しては、X+1フレームの受信データは送信されず、Xフレームの受信データが送信され、所定の演算処理後、パラレル/シリアル変換部132にてシリアルデータへ終端される。終端されたシリアルデータは、反転部133にて指定されたビット以外のビットが反転され、復号部131にて復号された後、外部の装置へ送信される。
このように、Xフレームの受信データとX+1フレームの受信データとを比較した場合、一部のビットで反転していることが確認できた場合であっても、同時スイッチングをすることなく、内部ロジック部12での処理を実行し、反転しないビット位置を指定するビット(5ビット)のみを反転部133へ送信する。したがって、反転している15ビットのデータをラッチ開放して送信する場合よりもメモリ使用量を削減することができ、消費電力を抑制することが可能となる。なお、上述の例では、Xフレームのデータと、後続のX+1フレームのデータをビット反転したデータとが一致するか否かを判断した場合、16ビット中1ビットのみが一致するときを例に挙げて説明しているが、1ビットのみに限定されるものではなく、転送されるビット数を削減することができるビット数で有る限りにおいて、複数ビットが一致しても良い。
以上のように本実施の形態2によれば、一部がビット反転された後続のデータを受信した場合であっても、多くのバスが同時にスイッチングすることが無く、所定の処理を実行した後にビット反転する旨を示す信号、例えば反転しないビット位置を示す信号を送信ブロックへ送信すれば足りる。したがって、メモリ使用量を削減しつつ、受信したデータを外部へ転送することが可能となる。また、メモリに対する読み書きが同時に発生するバスが少ないことから、電流の増加を抑制することができ、インパルスノイズによるデバイスの誤作動が発生することがなく、デバイスの安定的な稼動を担保することが可能となる。
(実施の形態3)
以下、本発明の実施の形態3に係る中継装置1について図面を参照しながら詳述する。本実施の形態3は、上述した実施の形態1に係る中継装置1をソフトウェアによる制御により具現化する点に特徴を有する。図10は、本発明の実施の形態3に係る中継装置1の受信ブロック11を構成するマイクロコンピュータ11aの構成を示すブロック図である。
以下、本発明の実施の形態3に係る中継装置1について図面を参照しながら詳述する。本実施の形態3は、上述した実施の形態1に係る中継装置1をソフトウェアによる制御により具現化する点に特徴を有する。図10は、本発明の実施の形態3に係る中継装置1の受信ブロック11を構成するマイクロコンピュータ11aの構成を示すブロック図である。
マイクロコンピュータ11aは、少なくともCPU101、ROM102、RAM103、シリアルポート104、及びパラレルポート105を備えている。CPU101は、内部バス106を介してマイクロコンピュータ11aの上述したようなハードウェア各部と接続されており、上述したハードウェア各部を制御するとともに、ROM102に記憶されているコンピュータプログラムに従って、種々のソフトウェア的機能を実行する。
RAM103は、SRAM、フラッシュメモリ等で構成され、コンピュータプログラムの実行時に発生する一時的なデータを記憶する。シリアルポート104は内部バス106に接続されており、LAN、WAN等のケーブルに接続されることにより、転送するシリアルデータを受信する。パラレルポート105は内部バス106に接続されており、受信したシリアルデータをシリアル/パラレル変換したパラレルデータを内部ロジック部12へ、反転するか否か又は反転しないビット位置を示す反転ビットZを送信ブロック13を構成するマイクロコンピュータ13aへ、それぞれ送信する。
図11は、本発明の実施の形態3に係る中継装置1の送信ブロック13を構成するマイクロコンピュータ13aの構成を示すブロック図である。マイクロコンピュータ13aは、少なくともCPU121、ROM122、RAM123、パラレルポート124、及びシリアルポート125を備えている。CPU121は、内部バス126を介してマイクロコンピュータ13aの上述したようなハードウェア各部と接続されており、上述したハードウェア各部を制御するとともに、ROM122に記憶されているコンピュータプログラムに従って、種々のソフトウェア的機能を実行する。
RAM123は、SRAM、フラッシュメモリ等で構成され、コンピュータプログラムの実行時に発生する一時的なデータを記憶する。パラレルポート124は内部バス126に接続されており、内部ロジック部12で処理されたパラレルデータ、及び受信ブロック11を構成するマイクロコンピュータ11aから反転するか否か又は反転しないビット位置を示す反転ビットZを受信する。シリアルポート125は、内部バス106に接続されており、LAN、WAN等のケーブルに接続されることにより、受信したパラレルデータをパラレル/シリアル変換して一のシリアルデータへ終端されたシリアルデータを外部の装置へ転送する。
図12は、本発明の実施の形態3に係る中継装置1の受信ブロック11を構成するマイクロコンピュータ11aのCPU101の処理手順を示すフローチャートである。マイクロコンピュータ11aのCPU101は、Xフレームのシリアルデータをシリアルポート104から受信し(ステップS1201)、受信したシリアルデータを暗号化(スクランブル化)した後(ステップS1202)、パラレルデータへ変換してRAM103へ記憶する(ステップS1203)。
CPU101は、前のフレームのパラレルデータ、すなわちX−1フレームのパラレルデータがRAM103に記憶されているか否かを判断し(ステップS1204)、CPU101が、X−1フレームのパラレルデータがRAM103に記憶されていないと判断した場合(ステップS1204:NO)、CPU101は、後続のフレームであるX+1フレームのデータを受信する(ステップS1205、1201)。CPU101が、X−1フレームのパラレルデータがRAM103に記憶されていると判断した場合(ステップS1204:YES)、CPU101は、Xフレームのパラレルデータをビット反転してRAM103に記憶する(ステップS1206)。CPU101は、記憶したビット反転されたXフレームのパラレルデータと、X−1フレームのパラレルデータとが一致しているか否かを判断する(ステップS1207)。
CPU101が、X−1フレームのパラレルデータと一致していると判断した場合(ステップS1207:YES)、CPU101は、反転ビットZを‘1’に設定し(ステップS1208)、RAM103に記憶してあるXフレームのパラレルデータ及び反転ビットZを送信する(ステップS1209)。CPU101が、X−1フレームのパラレルデータと一致していないと判断した場合(ステップS1207:NO)、CPU101は、反転ビットZを‘0’に設定し(ステップS1210)、ビット反転したXフレームのパラレルデータ及び反転ビットZを送信する(ステップS1211)。
CPU101は、処理を終了するか否かを判断し(ステップS1212)、CPU101が、処理を終了しないと判断した場合(ステップS1212:NO)、CPU101は、処理をステップS1201へ戻し、上述した処理を繰り返す。CPU101が、処理を終了すると判断した場合(ステップS1212:YES)、CPU101は処理を終了する。
図13は、本発明の実施の形態3に係る中継装置1の送信ブロック13を構成するマイクロコンピュータ13aのCPU121の処理手順を示すフローチャートである。マイクロコンピュータ13aのCPU121は、受信ブロック11からパラレルデータ及び反転ビットZを受信し(ステップS1301)、反転ビットZが‘1’であるか否かを判断する(ステップS1302)。
CPU121が、反転ビットZが‘1’であると判断した場合(ステップS1302:YES)、CPU121は、受信したパラレルデータをビット反転する(ステップS1303)。CPU121が、反転ビットZが‘0’であると判断した場合(ステップS1302:NO)、CPU121は、ステップS1303をスキップし、パラレルデータをシリアルデータへ変換し(ステップS1304)、外部の装置へ送信する(ステップS1305)。
以上のように本実施の形態3によれば、ビット反転された後続のデータ(X+1フレームのデータ)を受信した場合には、パラレルデータが同時にスイッチングされることが無く、所定の処理を実行した後にビット反転する旨を示す信号、例えば反転ビット(1ビット)のみを送信ブロック13へ送信すれば足りる。したがって、メモリを大量に使用することなく、受信したデータを外部へ転送することが可能となる。また、同時にスイッチングすることがなく、メモリに対する読み書きが同時に発生する可能性がないことから、電流の急激な増加に起因して発生するインパルスノイズによるデバイスの誤作動が発生することがなく、デバイスの安定的な稼動を担保することが可能となる。
(実施の形態4)
以下、本発明の実施の形態4に係る中継装置1について図面を参照しながら詳述する。本実施の形態4は、上述した実施の形態2に係る中継装置1をソフトウェアによる制御により具現化する点に特徴を有する。本発明の実施の形態3に係る中継装置1の受信ブロック11を構成するマイクロコンピュータ11aの構成、及び送信ブロック13を構成するマイクロコンピュータ13aの構成は、実施の形態3と同様であることから、同一の符号を付することにより詳細な説明を省略する。
以下、本発明の実施の形態4に係る中継装置1について図面を参照しながら詳述する。本実施の形態4は、上述した実施の形態2に係る中継装置1をソフトウェアによる制御により具現化する点に特徴を有する。本発明の実施の形態3に係る中継装置1の受信ブロック11を構成するマイクロコンピュータ11aの構成、及び送信ブロック13を構成するマイクロコンピュータ13aの構成は、実施の形態3と同様であることから、同一の符号を付することにより詳細な説明を省略する。
図14は、本発明の実施の形態4に係る中継装置1の受信ブロック11を構成するマイクロコンピュータ11aのCPU101の処理手順を示すフローチャートである。マイクロコンピュータ11aのCPU101は、Xフレームのシリアルデータをシリアルポート104から受信し(ステップS1401)、受信したシリアルデータを暗号化(スクランブル化)した後(ステップS1402)、パラレルデータへ変換してRAM103へ記憶する(ステップS1403)。
CPU101は、前のフレームのパラレルデータ、すなわちX−1フレームのパラレルデータがRAM103に記憶されているか否かを判断し(ステップS1404)、CPU101が、X−1フレームのパラレルデータがRAM103に記憶されていないと判断した場合(ステップS1404:NO)、CPU101は、後続のフレームであるX+1フレームのデータを受信する(ステップS1405、1401)。CPU101が、X−1フレームのパラレルデータがRAM103に記憶されていると判断した場合(ステップS1404:YES)、CPU101は、Xフレームのパラレルデータをビット反転して(ステップS1406)、X−1フレームのパラレルデータと一致しているか否かを判断する(ステップS1407)。
CPU101が、X−1フレームのパラレルデータと一致していると判断した場合(ステップS1407:YES)、CPU101は、反転ビットZを‘10000’に設定し(ステップS1408)、RAM103に記憶してあるXフレームのパラレルデータ及び反転ビットZを内部ロジック部12へ送信する(ステップS1411)。CPU101が、X−1フレームのパラレルデータと一致していないと判断した場合(ステップS1407:NO)、CPU101は、一致していないビット位置を特定し(ステップS1409)、反転ビットZを一致していないビット位置、例えば‘00111’に設定して(ステップS1410)、Xフレームのパラレルデータ及び反転ビットを送信する(ステップS1411)。
CPU101は、処理を終了するか否かを判断し(ステップS1412)、CPU101が、処理を終了しないと判断した場合(ステップS1412:NO)、CPU101は、処理をステップS1401へ戻し、上述した処理を繰り返す。CPU101が、処理を終了すると判断した場合(ステップS1412:YES)、CPU101は処理を終了する。
図15は、本発明の実施の形態4に係る中継装置1の送信ブロック13を構成するマイクロコンピュータ13aのCPU121の処理手順を示すフローチャートである。マイクロコンピュータ13aのCPU121は、受信ブロック11からパラレルデータ及び反転ビットZを受信し(ステップS1501)、反転ビットZが‘10000’であるか否かを判断する(ステップS1502)。
CPU121が、反転ビットZが‘10000’であると判断した場合(ステップS1502:YES)、CPU121は、受信したパラレルデータをビット反転する(ステップS1503)。CPU121が、反転ビットZが‘10000’ではないと判断した場合(ステップS1502:NO)、CPU121は、反転ビットZに指定されているビット位置、例えば‘00111’のみビット反転し(ステップS1504)、パラレルデータをシリアルデータへ変換して(ステップS1505)、外部の装置へ送信する(ステップS1506)。
以上のように本実施の形態4によれば、一部がビット反転された後続のデータを受信した場合であっても、同時にスイッチングすることが無く、所定の処理を実行した後にビット反転する旨を示す信号、例えば反転しないビット位置を示す信号を送信ブロック13へ送信すれば足りる。したがって、メモリ使用量を削減しつつ、受信したデータを外部へ転送することが可能となる。また、メモリに対する読み書きが同時に発生するバスが少ないことから、電流の増加を抑制することができ、インパルスノイズによるデバイスの誤作動が発生することがなく、デバイスの安定的な稼動を担保することが可能となる。
1 中継装置
11 受信ブロック
11a、13a マイクロコンピュータ
12 内部ロジック部
13 送信ブロック
14 判断部
101、121 CPU
104、125 シリアルポート
105、124 パラレルポート
111 暗号化部
112 シリアル/パラレル変換部
113 ラッチ部
131 復号部
132 パラレル/シリアル部
133 反転部
11 受信ブロック
11a、13a マイクロコンピュータ
12 内部ロジック部
13 送信ブロック
14 判断部
101、121 CPU
104、125 シリアルポート
105、124 パラレルポート
111 暗号化部
112 シリアル/パラレル変換部
113 ラッチ部
131 復号部
132 パラレル/シリアル部
133 反転部
Claims (5)
- フレーム単位で受信したデータを暗号化し、暗号化されたデータをシリアル/パラレル変換して所定の処理を実行し、実行後のデータをパラレル/シリアル変換して、復号したデータを外部へ送信する中継装置において、
シリアル/パラレル変換されたデータをフレーム単位で一時記憶するラッチ部と、
受信したデータを次に受信する後続のデータと比較してビット反転するか否かを判断する判断部と、
パラレル/シリアル変換したデータをビット反転する反転部と
を備え、
前記判断部は、
受信しているシリアル/パラレル変換されたデータをビット反転したデータを、後続のデータとして受信したか否かを判断する手段と、
該手段で後続のデータとして受信したと判断した場合、受信した後続のデータを一時記憶しない旨の信号を前記ラッチ部へ送信する手段と、
ビット反転する旨の信号を前記反転部へ送信する手段と
を備えることを特徴とする中継装置。 - 前記判断部は、
受信しているシリアル/パラレル変換されたデータの一部をビット反転したデータを、後続のデータとして受信したか否かを判断する手段と、
該手段で後続のデータとして受信したと判断した場合、受信した後続のデータを一時記憶しない旨の信号を前記ラッチ部へ送信する手段と、
ビット反転されていないビットを反転し、他のビットを反転しない旨の信号を前記反転部へ送信する手段と
を備えることを特徴とする請求項1記載の中継装置。 - 前記判断部は、
受信したシリアル/パラレル変換されたデータ及び次に受信した後続のシリアル/パラレル変換されたデータを一時記憶する手段
を備えることを特徴とする請求項1又は2に記載の中継装置。 - フレーム単位で受信したデータを暗号化し、暗号化されたデータをシリアル/パラレル変換して所定の処理を実行し、実行後のデータをパラレル/シリアル変換して、復号したデータを外部へ送信する中継装置で実行することが可能なコンピュータプログラムにおいて、
前記コンピュータを、
シリアル/パラレル変換されたデータをフレーム単位で一時記憶する手段、及び
受信したデータを次に受信する後続のデータと比較してビット反転するか否かを判断する判断手段
として機能させ、
前記判断手段を、
受信しているシリアル/パラレル変換されたデータをビット反転したデータを、後続のデータとして受信したか否かを判断し、
後続のデータとして受信したと判断した場合、受信した後続のデータを一時記憶せず、パラレル/シリアル変換した後にビット反転するよう機能させることを特徴とするコンピュータプログラム。 - 前記判断手段を、
受信しているシリアル/パラレル変換されたデータの一部をビット反転したデータを、後続のデータとして受信したか否かを判断し、
後続のデータとして受信したと判断した場合、受信した後続のデータを一時記憶せず、パラレル/シリアル変換した後にビット反転されていないビットを反転し、他のビットを反転しない指示を送信するよう機能させることを特徴とする請求項4記載のコンピュータプログラム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006075439A JP2007251824A (ja) | 2006-03-17 | 2006-03-17 | 中継装置及びコンピュータプログラム |
US11/495,605 US20070217521A1 (en) | 2006-03-17 | 2006-07-31 | Relay unit and storage medium having stored therein computer program |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006075439A JP2007251824A (ja) | 2006-03-17 | 2006-03-17 | 中継装置及びコンピュータプログラム |
Publications (1)
Publication Number | Publication Date |
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JP2007251824A true JP2007251824A (ja) | 2007-09-27 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006075439A Withdrawn JP2007251824A (ja) | 2006-03-17 | 2006-03-17 | 中継装置及びコンピュータプログラム |
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JP (1) | JP2007251824A (ja) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102005013322B3 (de) * | 2005-03-22 | 2006-10-05 | Infineon Technologies Ag | Schaltung zur Erzeugung eines Datenbitinvertierungsflags (DBI) |
-
2006
- 2006-03-17 JP JP2006075439A patent/JP2007251824A/ja not_active Withdrawn
- 2006-07-31 US US11/495,605 patent/US20070217521A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20070217521A1 (en) | 2007-09-20 |
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