JP2007240390A - Inspection method and device for semiconductor integrated circuit - Google Patents
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Abstract
Description
本発明は、BIST技術を用いた半導体集積回路の検査方法および半導体集積回路の検査装置に関する。 The present invention relates to a semiconductor integrated circuit inspection method and a semiconductor integrated circuit inspection apparatus using BIST technology.
従来、半導体集積回路の検査は、LSIテスタ等、専用の検査設備を用いて行なうのが一般的であった。すなわち、検査設備内の記憶装置に格納された検査ビット列を半導体集積回路に供給し、それに応じて半導体集積回路から出力される検査応答ビット列を、検査設備内の記憶装置に格納された期待値と比較して、良否判定を行なうというものである。また、半導体集積回路上に実装された読み出し専用記憶装置に関しては、検査ビット列として読み出しアドレスを供給し、検査応答ビット列として格納データが出力され、全てのデータを期待値と比較して読み出し専用記憶装置の良否判定を行なう。 Conventionally, a semiconductor integrated circuit is generally inspected using a dedicated inspection facility such as an LSI tester. That is, the inspection bit string stored in the storage device in the inspection facility is supplied to the semiconductor integrated circuit, and the inspection response bit string output from the semiconductor integrated circuit in response to the inspection bit string and the expected value stored in the storage device in the inspection facility In comparison, pass / fail judgment is performed. In addition, for a read-only storage device mounted on a semiconductor integrated circuit, a read address is supplied as a check bit string, storage data is output as a check response bit string, and all data is compared with an expected value to read-only storage device The pass / fail judgment is performed.
近年、半導体製造プロセスの微細化の進展に伴い、半導体の回路集積度が年々向上している。大規模な半導体集積回路では、検査に必要な検査ビット列および検査応答ビット列の期待値が長大になり、これを格納するために検査設備の記憶装置に必要とされる容量も大幅に増加して検査設備のコストを押し上げている。同時に、検査に要する時間も大幅に増加しており、半導体集積回路の総コスト中の多くの割合を検査コストが占めるまでに至っている。 In recent years, with the progress of miniaturization of semiconductor manufacturing processes, the degree of semiconductor circuit integration has been improved year by year. In a large-scale semiconductor integrated circuit, the expected value of the inspection bit string and inspection response bit string necessary for the inspection becomes long, and the capacity required for the storage device of the inspection facility for storing this is greatly increased. Increases the cost of equipment. At the same time, the time required for the inspection has been greatly increased, and the inspection cost has occupied a large proportion of the total cost of the semiconductor integrated circuit.
以上の状況を改善するための手法の1つとして、組み込み自己検査(BIST:Built−In Self−Test)技術が挙げられる。
BISTでは、検査ビット列および検査応答ビット列の期待値を半導体集積回路上に実装するため、検査設備内の記憶装置の容量を大きくする必要はない。
One technique for improving the above situation is a built-in self-test (BIST) technique.
In BIST, since the expected values of the inspection bit string and the inspection response bit string are mounted on the semiconductor integrated circuit, it is not necessary to increase the capacity of the storage device in the inspection facility.
また、検査設備と半導体集積回路の間の信号のやり取りとしては、自己検査の動作の起動および検査結果の確認等、ごく少数に限られる。したがって、多くの信号線を扱わない検査設備でも複数の半導体集積回路を同時測定でき、検査設備コストの低減や実質的な検査時間の短縮に繋がる。 Further, the exchange of signals between the inspection facility and the semiconductor integrated circuit is limited to a very small number such as the start of the self-inspection operation and the confirmation of the inspection result. Accordingly, a plurality of semiconductor integrated circuits can be measured simultaneously even in an inspection facility that does not handle many signal lines, leading to a reduction in inspection facility costs and a substantial reduction in inspection time.
読み出し専用記憶装置を対象とするBIST技術に関しては、一般に、読み出し専用記憶装置から読み出された全データの期待値を簡単な回路で生成することは困難なため、通常は、読み出された全データに対する圧縮シグネチャ等を算出し、最終的に残った同シグネチャのみ期待値と比較することにより良否判定を行なう(例えば、特許文献1、特許文献2、特許文献3参照)。
Regarding BIST technology for read-only storage devices, it is generally difficult to generate the expected value of all data read from the read-only storage device with a simple circuit. A compression signature or the like for the data is calculated, and a pass / fail judgment is performed by comparing only the same remaining signature with an expected value (see, for example,
以下、図12,図13を用いて従来の読み出し専用記憶装置のBIST技術について説明する。
図12は従来の読み出し専用記憶装置におけるBISTの構成例を示す図であり、図13は従来の検査応答ビット列に対して圧縮シグネチャの期待値を算出する過程を示す図である。
Hereinafter, the BIST technique of the conventional read-only storage device will be described with reference to FIGS.
FIG. 12 is a diagram illustrating a configuration example of a BIST in a conventional read-only storage device, and FIG. 13 is a diagram illustrating a process of calculating an expected value of a compression signature for a conventional test response bit string.
図12において、検査ビット列供給部1200、検査対象回路1210、圧縮シグネチャ算出部1230および良否判定部1240からなる。
検査ビット列供給部1200は、検査ビット列1201として読み出しアドレス信号1201を発生し、検査対象回路1210に供給する。
In FIG. 12, a test bit
The inspection bit
検査対象回路1210は4ビット幅データ
「0100」、「1011」、「1001」、「0010」
を格納する1つのROMモジュールであり、読み出しアドレス信号に従い格納されたデータを出力する。ここで、読み出しアドレス信号は、検査対象回路1210の全アドレスを昇順に推移していくものとし、この順序に従って格納されたデータが読み出される。こうして読み出しデータ1211は同順序に配列されて
「0100 1011 1001 0010」
という検査応答ビット列1212を構成する。
The
Is stored in the ROM module, and the stored data is output in accordance with the read address signal. Here, the read address signal assumes that all addresses of the circuit under
The test
圧縮シグネチャ算出部1230は、検査応答ビット列1212に対する圧縮シグネチャを算出する。以下、圧縮シグネチャについて簡単に説明する。
検査応答ビット列1212はxの多項式として表現される。これをF(x)とすると、以下のようになる。
The compression
The inspection
F(x)= x14+x11+x9+x8+x7+x4+x
ここで、xkの乗数kは検査応答ビット列1212の何ビット目であるかを表し、ここでは検査応答ビット列1212は16ビットであるので、kは0〜15となる。xkの係数は、検査応答ビット列1212の各ビットの値である。
F (x) = x 14 + x 11 + x 9 + x 8 + x 7 + x 4 + x
Here, the multiplier k of xk represents the number of bits in the inspection
次に、圧縮シグネチャ算出部1230の特性を表す多項式をP(x)とし、ここでは
P(x)= x4+x+1
となるものを使用するものとする。
Next, a polynomial representing the characteristics of the compressed
Shall be used.
圧縮シグネチャの多項式表示をR(x)とすると、R(x)は
F(x)= Q(x)P(x)+ R(x)
という除算形式における剰余に相当する部分として得られる。ここで、Q(x)は、xの多項式である。
When R (x) is a polynomial representation of the compression signature, R (x) is F (x) = Q (x) P (x) + R (x)
It is obtained as a part corresponding to the remainder in the division format. Here, Q (x) is a polynomial of x.
R(x)は、図13に示すような筆算を行うことにより求められる。ただし、ここで使用される演算はmodulo2によるものであり、加算、減算および乗算は次のように定義される。
R (x) is obtained by performing writing as shown in FIG. However, the operation used here is based on
加算:0+0=0
0+1=1+0=1
1+1=0
減算:0−0=0
0−1=1−0=1
1−1=0
乗算:0・0=0
0・1=1・0=0
1・1=1
筆算を実行した結果は
x14+x11+x9+x8+x7+x4+x
=(x10+x6+x5+x4)(x4+x+1)+ x
となり、R(x)は次のようになる。
Addition: 0 + 0 = 0
0 + 1 = 1 + 0 = 1
1 + 1 = 0
Subtraction: 0-0 = 0
0-1 = 1-0 = 1
1-1 = 0
Multiplication: 0 · 0 = 0
0 · 1 = 1 · 0 = 0
1 ・ 1 = 1
The result of the calculation is x 14 + x 11 + x 9 + x 8 + x 7 + x 4 + x
= (X 10 + x 6 + x 5 + x 4 ) (x 4 + x + 1) + x
And R (x) is as follows.
R(x)= 0x3+0x2+1x+0
この計算で得られた「0010」というビット列は、圧縮シグネチャの期待値1241として別途格納される。
R (x) = 0x 3 + 0x 2 + 1x + 0
The bit string “0010” obtained by this calculation is separately stored as the
圧縮シグネチャ算出部1230は、上記の除算を回路動作により実現する。回路構成としては線形フィードバックシフトレジスタ(LFSR:Linear Feedback Shift Register)と呼ばれるもので、図12に示すように4つのフリップフロップFF3〜FF0によるシフトレジスタ構成の中に、2つの排他的論理和(XOR:eXclusive OR)回路を挿入したものである。回路動作としては、初期状態として全てのフリップフロップが0である状態から動作を開始し、検査応答ビット列1212を先頭から1ビットずつ入力するのに応じて状態が推移していく。検査応答ビット列1212の最終ビットを入力した後の状態、すなわち、4つのフリップフロップFF3〜FF0に格納されている値が圧縮シグネチャ1231となる。
The compression
良否判定部1240は、圧縮シグネチャ算出部1230が出力する圧縮シグネチャ1231と圧縮シグネチャの期待値1241とをビットごとに比較し、全ビットが一致した場合に良否判定結果1242として「パス」を出力する。不一致があった場合は、良否判定結果1242として「フェイル」を出力する。
The pass /
なお、良否判定部1240および圧縮シグネチャの期待値1241を半導体集積回路上に実装せず、圧縮シグネチャ算出部1230の圧縮シグネチャ1231を半導体集積回路の外部端子から出力する場合もある。この場合、圧縮シグネチャの期待値1241は、半導体集積回路外部の検査設備が持つ記憶装置に格納されており、良否判定部1240の役割も同検査設備が担うことになる。
しかしながら、図12に示す従来の読み出し専用記憶装置のBIST構成では、圧縮シグネチャの期待値1241が検査応答ビット列1212の内容に依存するため、検査対象回路1210の変更により圧縮シグネチャの期待値1241の内容にも変更が生じる。
However, in the BIST configuration of the conventional read-only storage device shown in FIG. 12, since the expected
検査対象回路1210が読み出し専用記憶装置である場合、格納されたデータの変更により期待値1241も変更が必要になる。このため、通常、良否判定部1240は任意の値同士の比較を可能とするために大掛かりな回路構成となり、半導体集積回路の面積の増加に繋がるという問題点があった。
When the
一方、良否判定部1240を半導体集積回路上に実装せず、圧縮シグネチャの期待値1241とともに半導体集積回路外部の検査設備に機能分担させた場合には、検査対象回路1210の変更に伴い、同検査設備内の記憶装置に格納された圧縮シグネチャの期待値1241を変更しなければならない。
On the other hand, when the pass /
検査対象回路1210が読み出し専用記憶装置である場合、格納されたデータの変更は比較的頻繁に発生するため、同検査設備側での圧縮シグネチャの期待値1241の変更作業は煩雑なものとなるという問題点があった。
When the
本発明の目的は、以上のような問題点を解消するためになされたものであり、BIST技術を用いた検査の際に、比較器を大幅に簡単化して半導体集積回路の面積の増加を最小限に抑え、かつ、検査対象回路の変更に伴う半導体集積回路外部の検査設備における変更作業が不要な半導体集積回路の検査方法および半導体集積回路の検査装置を提供することである。 An object of the present invention is to solve the above-described problems, and in the inspection using the BIST technique, the comparator is greatly simplified to minimize the increase in the area of the semiconductor integrated circuit. It is an object of the present invention to provide a semiconductor integrated circuit inspection method and a semiconductor integrated circuit inspection apparatus which are limited to the above and do not require a change operation in an inspection facility outside the semiconductor integrated circuit due to the change of the inspection target circuit.
上記の目的を達成するために、請求項1記載の半導体集積回路の検査方法は、検査装置を用いて半導体集積回路上の検査対象回路の検査を組み込み自己検査により行なう半導体集積回路の検査方法であって、前記検査対象回路に対して所定の検査ビット列を供給して第1の検査応答ビット列を出力する工程と、前記第1の検査応答ビット列の直後に付加ビット列を組み込んで第2の検査応答ビット列を生成する工程と、前記第2の検査応答ビット列から圧縮シグネチャを算出する工程と、前記圧縮シグネチャの値と圧縮シグネチャの期待値との一致を確認することにより前記検査対象回路の良品/不良品の判定を行なう工程とを有し、前記検査対象回路が良品の場合に、前記圧縮シグネチャの期待値が常に特定の値に留まるように、前記付加ビット列を前記第1の検査応答ビット列の値に応じて選定することを特徴とする。
請求項2記載の半導体集積回路の検査方法は、請求項1記載の半導体集積回路の検査方法において、前記検査対象回路が読み出し専用記憶装置であることを特徴とする。
In order to achieve the above object, a method for inspecting a semiconductor integrated circuit according to
According to a second aspect of the present invention, there is provided a method for inspecting a semiconductor integrated circuit according to the first aspect, wherein the circuit to be inspected is a read-only memory device.
請求項3記載の半導体集積回路の検査方法は、検査装置を用いて半導体集積回路上の検査対象回路の検査を組み込み自己検査により行なう半導体集積回路の検査方法であって、複数の前記検査対象回路に対して所定の検査ビット列を供給して得られる出力値を直列に接続して第1の検査応答ビット列を出力する工程と、前記第1の検査応答ビット列の直後を含む複数の直列接続箇所に対応する付加ビット列を組み込んで第2の検査応答ビット列を生成する工程と、前記第2の検査応答ビット列を最終ビットが組み込んだ付加ビット列となるような単位に分割してそれぞれの単位毎に圧縮シグネチャを算出する工程と、前記それぞれの圧縮シグネチャの値と対応する圧縮シグネチャの期待値との一致を確認することにより前記各検査対象回路の良品/不良品の判定を行なう工程とを有し、前記各検査対象回路が良品の場合に、前記それぞれの圧縮シグネチャの期待値が常に特定の値に留まるように、前記各付加ビット列を前記第1の検査応答ビット列の値に応じて選定することを特徴とする。
5. The semiconductor integrated circuit inspection method according to
請求項4記載の半導体集積回路の検査方法は、請求項3記載の半導体集積回路の検査方法において、前記検査対象回路が複数の読み出し専用記憶装置であることを特徴とする。
請求項5記載の半導体集積回路の検査装置は、検査装置を用いて半導体集積回路上の検査対象回路の検査を組み込み自己検査により行なう半導体集積回路の検査装置であって、検査ビット列を生成して前記検査対象回路に出力する検査ビット列供給部と、前記検査ビット列を入力して前記検査対象回路が生成する第1の検査応答ビット列の直後に付加ビット列を組み込んで得られる第2の検査応答ビット列を出力する付加ビット列組み込み部と、前記第2の検査応答ビット列から圧縮シグネチャを算出して出力する圧縮シグネチャ算出部と、前記圧縮シグネチャの値と圧縮シグネチャの期待値との一致を確認することにより前記検査対象回路の良品/不良品の判定を行なう良否判定部とを有し、前記検査対象回路が良品の場合に、前記圧縮シグネチャの期待値が常に特定の値に留まるように、前記付加ビット列を前記第1の検査応答ビット列の値に応じて選定することを特徴とする。
According to a fourth aspect of the present invention, there is provided a method for inspecting a semiconductor integrated circuit according to the third aspect, wherein the circuit to be inspected is a plurality of read-only storage devices.
The semiconductor integrated circuit inspection apparatus according to
請求項6記載の半導体集積回路の検査装置は、請求項5記載の半導体集積回路の検査装置において、前記検査対象回路が読み出し専用記憶装置であることを特徴とする。
請求項7記載の半導体集積回路の検査装置は、検査装置を用いて半導体集積回路上の検査対象回路の検査を組み込み自己検査により行なう半導体集積回路の検査装置であって、検査ビット列を生成して複数の前記検査対象回路に出力する検査ビット列供給部と、前記検査ビット列を入力して出力する前記各検査対象回路の出力値を直列に接続して生成する第1の検査応答ビット列の直後を含む複数の直列接続箇所に対応する付加ビット列を組み込んで得られる第2の検査応答ビット列を出力する付加ビット列組み込み部と、最終ビットが前記付加ビット列となるような単位に分割された前記第2の検査応答ビット列に対してそれぞれの単位毎に圧縮シグネチャを算出して出力する圧縮シグネチャ算出部と、前記それぞれの圧縮シグネチャの値と対応する圧縮シグネチャの期待値との一致を確認することにより前記検査対象回路の良品/不良品の判定を行なう良否判定部とを有し、前記各検査対象回路が良品の場合に、前記それぞれの圧縮シグネチャの期待値が常に特定の値に留まるように、前記付加ビット列を前記第1の検査応答ビット列の値に応じて選定することを特徴とする。
According to a sixth aspect of the present invention, there is provided the semiconductor integrated circuit inspection apparatus according to the fifth aspect, wherein the circuit to be inspected is a read-only storage device.
The semiconductor integrated circuit inspection apparatus according to
請求項8記載の半導体集積回路の検査装置は、請求項7記載の半導体集積回路の検査装置において、前記検査対象回路が複数の読み出し専用記憶装置であることを特徴とする。
請求項9記載の半導体集積回路の検査装置は、請求項6または請求項8のいずれかに記載の半導体集積回路の検査装置において、前記読み出し専用記憶装置の格納データを区別するために用いるビアのレイヤが、前記付加ビット列組み込み部の付加ビット列の格納データを区別するために用いるビアと同じレイヤで形成されることを特徴とする。
The semiconductor integrated circuit inspection apparatus according to
A semiconductor integrated circuit inspection device according to
請求項10記載の半導体集積回路の検査装置は、請求項5または請求項6または請求項7または請求項8または請求項9のいずれかに記載の半導体集積回路の検査装置において、前記付加ビット列が前記検査対象回路の任意の回路中に格納されることを特徴とする。
The semiconductor integrated circuit inspection device according to
請求項11記載の半導体集積回路の検査装置は、請求項6または請求項8または請求項9のいずれかに記載の半導体集積回路の検査装置において、前記付加ビット列が前記読み出し専用記憶装置に格納されることを特徴とする。
The semiconductor integrated circuit inspection device according to
以上により、BIST技術による半導体集積回路の検査において、比較器を大幅に簡単化して半導体集積回路の面積の増加を最小限に抑え、かつ、検査対象回路の変更に伴う半導体集積回路外部の検査設備における変更作業が不要な半導体集積回路の検査方法および半導体集積回路の検査装置を提供することができる。 As described above, in the inspection of the semiconductor integrated circuit by the BIST technology, the comparator is greatly simplified to minimize the increase in the area of the semiconductor integrated circuit, and the inspection facility outside the semiconductor integrated circuit accompanying the change of the inspection target circuit It is possible to provide a semiconductor integrated circuit inspection method and a semiconductor integrated circuit inspection apparatus that do not require any change work.
以上のように、半導体装置のBIST技術を用いた検査の際に、検査対象データに付加ビット列を付加し、圧縮シグネチャを算出して圧縮シグネチャの期待値と比較して良否判定を行なうことにより、検査対象回路に変更があったとしても、付加ビット列を選定して圧縮シグネチャの期待値が変更しないように検査することができ、検査対象回路の変更に伴う半導体集積回路外部の検査設備における変更作業が不要となる。また、圧縮シグネチャの期待値を変更する必要がないため、比較器を大幅に簡単化して半導体集積回路の面積の増加を最小限に抑えることができる。 As described above, when the semiconductor device is inspected using the BIST technology, an additional bit string is added to the data to be inspected, a compressed signature is calculated, and compared with the expected value of the compressed signature, thereby determining pass / fail. Even if there is a change in the circuit to be inspected, the additional bit string can be selected to inspect the compression signature so that the expected value does not change. Is no longer necessary. In addition, since it is not necessary to change the expected value of the compressed signature, the comparator can be greatly simplified to minimize the increase in the area of the semiconductor integrated circuit.
本発明は、LSIテスタ等の検査装置を用いて、半導体集積回路に構成された読み取り専用記憶装置等の検査対象回路をBIST技術等の組み込み自己検査技術により検査する半導体集積回路の検査方法および半導体集積回路の検査装置であり、まず、アドレスデータ等の検査ビット列を入力することにより検査対象回路が出力する検査応答ビット列に対して付加ビット列を組み込む。次に、付加ビット列を組み込んだ検査応答ビット列より、あらかじめ定められた要領で圧縮シグネチャを算出して、圧縮シグネチャの期待値と比較することにより良否判定を行なうものである。 The present invention relates to a semiconductor integrated circuit inspection method and a semiconductor in which an inspection target circuit such as a read-only storage device configured in a semiconductor integrated circuit is inspected by a built-in self-inspection technique such as a BIST technique using an inspection apparatus such as an LSI tester This is an integrated circuit testing device. First, an additional bit string is incorporated into a test response bit string output by a circuit to be tested by inputting a test bit string such as address data. Next, a compression signature is calculated from a test response bit string incorporating the additional bit string in a predetermined manner, and a pass / fail judgment is made by comparing with an expected value of the compression signature.
この時、検査対象回路が変更された時でも、圧縮シグネチャの期待値を変更しないように付加ビット列を選定することにより、良否判定を行なう回路が1つの圧縮シグネチャの期待値に対して比較を行なう回路構成ですむために簡略化でき、半導体集積回路全体の面積の増加を抑制することができる。また、圧縮シグネチャの期待値を変更する必要がないため、外部の検査設備に格納される期待値の変更の必要は全くなく、検査対象回路の変更に伴う半導体集積回路外部の検査設備における変更作業が不要とすることができる。 At this time, even when the circuit to be inspected is changed, by selecting the additional bit string so as not to change the expected value of the compressed signature, the circuit for determining pass / fail compares with the expected value of one compressed signature. The circuit configuration can be simplified and the increase in the area of the entire semiconductor integrated circuit can be suppressed. In addition, since it is not necessary to change the expected value of the compressed signature, there is no need to change the expected value stored in the external inspection facility, and the change work in the inspection facility outside the semiconductor integrated circuit in accordance with the change of the inspection target circuit Can be unnecessary.
以下、各実施の形態における半導体集積回路の検査方法および半導体集積回路の検査装置について、検査対象回路が読み取り専用記憶装置である場合を例として説明する。
まず、本発明の第1の実施の形態を図1,図8,図9に基づいて説明する。
Hereinafter, a semiconductor integrated circuit inspection method and a semiconductor integrated circuit inspection apparatus in each embodiment will be described by taking as an example the case where the inspection target circuit is a read-only storage device.
First, a first embodiment of the present invention will be described based on FIG. 1, FIG. 8, and FIG.
図1は第1の実施の形態における半導体集積回路の検査方法に関する説明図、図8は第1の実施の形態における圧縮シグネチャの期待値算出過程を示す図、図9は第1の実施の形態における圧縮シグネチャの期待値算出過程を示す図であり、図8とは第1の検査応答ビット列が異なる場合を示す図である。 FIG. 1 is an explanatory diagram relating to a method for inspecting a semiconductor integrated circuit according to the first embodiment, FIG. 8 is a diagram illustrating a process for calculating an expected value of a compressed signature according to the first embodiment, and FIG. 9 is a diagram illustrating the first embodiment. FIG. 9 is a diagram illustrating a process of calculating an expected value of a compressed signature in FIG. 8 and a diagram illustrating a case where a first check response bit string is different from that in FIG. 8.
図1において、ステップ100は検査ビット列供給過程であり、検査ビット列を発生し、半導体集積回路上の検査対象回路に対して供給する。
ステップ110は検査対象回路動作過程であり、半導体集積回路上の検査対象回路が、検査ビット列を入力されたことによる回路動作の結果として第1の検査応答ビット列111を出力する。本実施の形態では、第1の検査応答ビット列111として図12と同じ16ビットのビット列を使用するものとする。
In FIG. 1, step 100 is a test bit string supply process, in which a test bit string is generated and supplied to a test target circuit on a semiconductor integrated circuit.
Step 110 is a test target circuit operation process, and the test target circuit on the semiconductor integrated circuit outputs a first test
ステップ120は付加ビット列組み込み過程であり、第1の検査応答ビット列111の後に付加ビット列121を組み込んで第2の検査応答ビット列122として出力する。
ステップ130は圧縮シグネチャ算出過程であり、第2の検査応答ビット列122に対して、従来技術と同様に圧縮シグネチャ131を算出し、出力する。本実施の形態では、圧縮シグネチャを算出するための回路構成として図12と同じものを使用するものとする。
Step 120 is an additional bit string incorporation process, in which an
Step 130 is a compression signature calculation process, and a
140は良否判定過程であり、圧縮シグネチャ131が圧縮シグネチャの期待値141と一致する場合に検査対象回路を良品と判定し、一致しない場合に不良品と判定する。
以下、第1の検査応答ビット列111の値に応じて、付加ビット列121を適切に選択することにより、圧縮シグネチャ131の期待値が特定の値に留まるようにできることを示す。
Reference numeral 140 denotes a pass / fail judgment process. When the
Hereinafter, it is shown that the expected value of the
図8は、第1の検査応答ビット列111の値を
「0100 1011 1001 0010」
とした場合に、付加ビット列121として
「d3d2d1d0」
を組み込んで得られる第2の検査応答ビット列122
「0100 1011 1001 0010 d3d2d1d0」
に対して圧縮シグネチャを算出する過程を示したものである。
FIG. 8 shows the value of the first test
In this case, “d 3 d 2 d 1 d 0 ” is added as the
The second test
"0100 1011 1001 0010 d 3 d 2 d 1 d 0 "
Shows a process of calculating a compression signature.
筆算による多項式の除算の手順は図13と同様であるため、ここでは変数dを含むmodulo2演算について説明する。modulo2演算では加算と減算は等価であるので、ここでは演算記号は加算のみで代表させて表記する。
Since the procedure for dividing the polynomial by writing is the same as that in FIG. 13, the
加算/減算:d=0のとき、d+0=0+d=0+0=0
d+1=0+1=1 1+d=1+0=1
d=1のとき、d+0=1+0=1 0+d=0+1=1
d+1=1+d=1+1=0
乗算: d=0のとき、d・0=0・d=0・0=0
d・1=0・1=0 1・d=1・0=0
d=1のとき、d・0=1・0=0 0・d=0・1=0
d・1=1・d=1・1=1
であるので、
加算/減算:d+0=0+d=d d+1=1+d=/d
乗算: d・0=0・d=0 d・1=1・d=/d
が成り立つ。ここで、/dはdの反転を意味する。なお、反転演算に関しては、
/(/d)=d
が成り立つ。
Addition / subtraction: When d = 0, d + 0 = 0 + d = 0 + 0 = 0
d + 1 = 0 + 1 = 1 1 + d = 1 + 0 = 1
When d = 1, d + 0 = 1 + 0 = 1 0 + d = 0 + 1 = 1
d + 1 = 1 + d = 1 + 1 = 0
Multiplication: When d = 0, d · 0 = 0 · d = 0 · 0 = 0
d · 1 = 0 · 1 = 0 1 · d = 1 · 0 = 0
When d = 1, d · 0 = 1 · 0 = 0 0 · d = 0 · 1 = 0
d · 1 = 1 · d = 1 · 1 = 1
So
Addition / subtraction: d + 0 = 0 + d = d d + 1 = 1 + d = / d
Multiplication: d · 0 = 0 · d = 0 d · 1 = 1 · d = / d
Holds. Here, / d means inversion of d. For inversion operations,
/ (/ D) = d
Holds.
以上を適用すると、圧縮シグネチャの期待値として
「d3 /d2 /d1 d0」
が得られる。圧縮シグネチャの期待値の各ビット位置に付加ビット列121の各ビット値が独立して含まれているので、付加ビット列の値を適切に選択することにより、圧縮シグネチャの期待値を任意の値に設定できることが分かる。一例として d3=1、d2=0、d1=0、d0=1 とすると、圧縮シグネチャの期待値は
「1111」
となる。
Applying the above, the expected value of the compression signature is “d 3 / d 2 / d 1 d 0 ”
Is obtained. Since each bit value of the
It becomes.
次に、図9は、第1の検査応答ビット列111の値を
「1001 0101 1100 0011」
とした場合に、付加ビット列121として
「d3d2d1d0」
を組み込んで得られる第2の検査応答ビット列122
「1001 0101 1100 0011 d3d2d1d0」
に対して圧縮シグネチャを算出する過程を示したものである。
Next, FIG. 9 shows the value of the first test
In this case, “d 3 d 2 d 1 d 0 ” is added as the
The second test
"1001 0101 1100 0011 d 3 d 2 d 1 d 0 "
Shows a process of calculating a compression signature.
筆算による多項式の除算の手順は図13と同様であるため、除算操作の詳細な説明は省略する。
除算の結果、圧縮シグネチャの期待値として
「/d3 d2 /d1 /d0」
が得られる。図8の場合と同様、圧縮シグネチャの期待値の各ビット位置に付加ビット列121の各ビット値が独立して含まれているので、付加ビット列の値を適切に選択することにより、圧縮シグネチャの期待値を任意の値に設定できることが分かる。
Since the procedure for dividing the polynomial by writing is the same as in FIG. 13, a detailed description of the division operation is omitted.
As a result of the division, the expected value of the compression signature is “/ d 3 d 2 / d 1 / d 0 ”
Is obtained. As in the case of FIG. 8, since each bit value of the
先に設定した圧縮シグネチャの期待値と同じ値にするには、付加ビット列121の各ビット値をd3=0、d2=1、d1=0、d0=0 とすればよいことが分かる。
以上のように、第1の検査応答ビット列の値に応じて適切に選択された付加ビット列を組み込む過程を備えることにより、圧縮シグネチャの期待値を任意の値に設定することができる。そのため、検査対象回路が変更された場合でも、変更後の第1の検査応答ビット列の値に応じて付加ビット列の値を適切に選択すれば、圧縮シグネチャの期待値を先に設定した値に据え置くことができる。したがって、検査対象回路の良否判定を行なう過程における圧縮シグネチャの期待値との比較操作が大幅に簡単化される。また、同過程を半導体集積回路の外部に配置する場合、検査対象回路に変更があったとしても、外部の検査設備に格納される期待値の変更の必要は全くない。
In order to make the same value as the expected value of the compression signature set earlier, it is only necessary to set each bit value of the
As described above, an expected value of the compressed signature can be set to an arbitrary value by including a process of incorporating an additional bit string appropriately selected according to the value of the first test response bit string. Therefore, even if the circuit to be inspected is changed, if the value of the additional bit string is appropriately selected according to the value of the first inspection response bit string after the change, the expected value of the compression signature is deferred to the previously set value. be able to. Therefore, the comparison operation with the expected value of the compressed signature in the process of determining pass / fail of the circuit to be inspected is greatly simplified. Further, when the same process is arranged outside the semiconductor integrated circuit, there is no need to change the expected value stored in the external inspection facility even if the inspection target circuit is changed.
次に、本発明の第2の実施の形態を図2,図10に基づいて説明する。
図2は第2の実施の形態における半導体集積回路の検査方法に関する説明図、図10は第2の実施の形態における圧縮シグネチャの期待値算出過程を示す図である。
Next, a second embodiment of the present invention will be described with reference to FIGS.
FIG. 2 is an explanatory diagram relating to a semiconductor integrated circuit inspection method according to the second embodiment, and FIG. 10 is a diagram illustrating a process for calculating an expected value of a compressed signature according to the second embodiment.
図2において、ステップ200は検査ビット列供給過程であり、検査ビット列を発生し、半導体集積回路上の検査対象回路に対して供給する。
ステップ210は検査対象回路動作過程であり、半導体集積回路上の検査対象回路が、検査ビット列を入力されたことによる回路動作の結果として第1の検査応答ビット列211を出力する。本実施の形態では、検査対象回路が2つの読み出し専用記憶装置(4ビット×4ワード)からなるものとし、検査ビット列供給過程ステップ200からの検査ビット列として読み出しアドレス信号を供給され、全格納データを順次出力するものとする。すなわち、第1の検査応答ビット列211として、第1の実施の形態で使用した2つの16ビットのビット列を並べて得られる32ビットのビット列を使用する。
In FIG. 2, step 200 is a test bit string supply process, in which a test bit string is generated and supplied to a test target circuit on a semiconductor integrated circuit.
Step 210 is a test target circuit operation process, and the test target circuit on the semiconductor integrated circuit outputs the first test
ステップ220は付加ビット列組み込み過程であり、第1の検査応答ビット列211に付加ビット列を組み込んで第2の検査応答ビット列222として出力する。本実施の形態では、各読み出し専用記憶装置からの全格納データの読み出しを完了するごとに付加ビット列を組み込み、第2の検査応答ビット列222を生成するものとする。すなわち、第1の検査応答ビット列の途中(この場合は最初の読み出し専用記憶装置からの全格納データの直後)に付加ビット列2211を、最後に付加ビット列2212を組み込み、第2の検査応答ビット列とする。
Step 220 is an additional bit string incorporation process, in which the additional bit string is incorporated into the first check
ステップ230は圧縮シグネチャ算出過程であり、第2の検査応答ビット列222に対して、第2の検査応答ビット列222を最終ビットが組み込んだ付加ビット列となるような単位に分割して、それぞれの単位毎に圧縮シグネチャ2311および2312を算出し、出力する。圧縮シグネチャを算出するための回路構成としては、図12と同じものを使用する。
Step 230 is a compression signature calculation process. The second check
ステップ240は良否判定過程であり、圧縮シグネチャ2311および2312の算出値の値がそれぞれ対応する期待値2411および2412と一致する場合に検査対象回路を良品と判定し、一致しない場合に不良品と判定する。
Step 240 is a pass / fail determination process. When the calculated values of the
以下、第1の検査応答ビット列211の途中および後に付加ビット列2211および2212を組み込むにあたり、各付加ビット列の値を適切に選択することにより、付加ビット列ごとに圧縮シグネチャの期待値2411および2412が特定の値に留まるようにできることを示す。
Hereinafter, when incorporating the
図10は、第1の検査応答ビット列211の値
「0100 1011 1001 0010
1001 0101 1100 0011」
に対して、付加ビット列2211、2212として
「d13 d12 d11 d10」
「d23 d22 d21 d20」
を組み込んで得られる第2の検査応答ビット列222
「0100 1011 1001 0010 d13 d12 d11 d10
1001 0101 1100 0011 d23 d22 d21 d20」
に対して圧縮シグネチャを算出する過程を示したものである。
FIG. 10 shows the value “0100 1011 1001 0010” of the first inspection
1001 0101 1100 0011 "
On the other hand, “d 13 d 12 d 11 d 10 ” as
"D 23 d 22 d 21 d 20"
The second test
“0100 1011 1001 0010 d 13 d 12 d 11 d 10
1001 0101 1100 0011 d 23 d 22 d 21 d 20 "
Shows a process of calculating a compression signature.
筆算による多項式の除算は図13と同様であるため、除算操作の詳細な説明は省略する。
除算の結果、付加ビット列2211までを含む第2の検査応答ビット列222に対する圧縮シグネチャの期待値2411として
「d13 /d12 /d11 d10」
が得られる。圧縮シグネチャの期待値の各ビット位置に付加ビット列2211の各ビット値が独立して含まれているので、付加ビット列の値を適切に選択することにより、期待値を任意の値に設定できることが分かる。一例として、付加ビット列2211をd13=1、d12=0、d11=0、d10=1 とすると、圧縮シグネチャの期待値2411は
「1111」
となる。
Since the division of the polynomial by writing is the same as in FIG. 13, a detailed description of the division operation is omitted.
As a result of the division, “d 13 / d 12 / d 11 d 10 ” is used as the expected
Is obtained. Since each bit value of the
It becomes.
次に、付加ビット列2211を上記の値に確定させて得られる第2の検査応答ビット列222に対して、さらに除算を進めると、付加ビット列2212までを含む第2の検査応答ビット列222に対する圧縮シグネチャの期待値2412として
「/d23 /d22 /d21 /d20」
が得られる。先の場合と同様、圧縮シグネチャの期待値の各ビット位置に付加ビット列2212の各ビット値が独立して含まれているので、付加ビット列の値を適切に選択することにより、圧縮シグネチャの期待値を任意の値に設定できることが分かる。
Next, when the division further proceeds with respect to the second check
Is obtained. As in the previous case, since each bit value of the
先に設定した圧縮シグネチャの期待値(ここでは「1111」)と同じ値にするには、付加ビット列2212をd23=0、d22=0、d21=0、d20=0 とすればよいことが分かる。
In order to make the same value as the expected value (here, “1111”) of the compression signature set earlier, the
以上より、付加ビット列ごとに圧縮シグネチャの期待値2411および2412が特定の値に留まるようにできることが示された。良否判定部は、圧縮シグネチャ算出部が出力する圧縮シグネチャ2311および2312を常に同じ圧縮シグネチャの期待値と比較するだけでよいので、その回路構成が大幅に簡単化される。
From the above, it has been shown that the expected
なお、本実施の形態では、2つの読み出し専用記憶装置からの読み出しデータの検査の際に、各読み出し専用記憶装置からの読み出しデータの直後にそれぞれに対応する付加ビット列を組み込む場合について説明したが、元の検査応答ビット列の途中に2つ以上の付加ビット列を組み込む場合も、圧縮シグネチャの期待値が特定の値に留まるように付加ビット列の値を選択することが同様の手順により可能である。 In the present embodiment, the case where the corresponding additional bit strings are incorporated immediately after the read data from each read-only storage device when the read data from the two read-only storage devices is inspected has been described. Even when two or more additional bit strings are incorporated in the middle of the original test response bit string, the value of the additional bit string can be selected by the same procedure so that the expected value of the compression signature remains at a specific value.
以上のように、第1の検査応答ビット列の先頭ビットから各付加ビット列の最終ビットまでを含む各部分ビット列の値に応じて、それぞれ適切に選択された各付加ビット列を組み込む過程を備えることにより、各圧縮シグネチャの期待値を全て同一の任意の値に設定することができる。そのため、検査対象回路が変更された場合でも、変更後の第1の検査応答ビット列について、先頭ビットから各付加ビット列の最終ビットまでを含む各部分ビット列の値に応じて、対応する付加ビット列の値をそれぞれ適切に選択すれば、各圧縮シグネチャの期待値の全てを先に設定した値に据え置くことができる。したがって、検査対象回路の良否判定を行なう過程における圧縮シグネチャの期待値との比較操作が大幅に簡単化される。また、同過程を半導体集積回路の外部に配置する場合、検査対象回路に変更があったとしても、外部の検査設備に格納される期待値の変更の必要は全くなくなる。 As described above, by including a process of incorporating each appropriately selected additional bit string according to the value of each partial bit string including the first bit of the first check response bit string to the last bit of each additional bit string, The expected value of each compression signature can be set to the same arbitrary value. Therefore, even when the circuit to be inspected is changed, the value of the corresponding additional bit string is changed according to the value of each partial bit string including the first bit to the last bit of each additional bit string for the changed first inspection response bit string If each is appropriately selected, all of the expected values of each compression signature can be deferred to the previously set values. Therefore, the comparison operation with the expected value of the compressed signature in the process of determining pass / fail of the circuit to be inspected is greatly simplified. Further, when the same process is arranged outside the semiconductor integrated circuit, it is not necessary to change the expected value stored in the external inspection facility even if the inspection target circuit is changed.
さらに、第1の検査応答ビット列の途中に付加ビット列を組み込み、第1の検査応答ビット列の先頭ビットから付加ビット列の最終ビットまでを含む部分ビット列に対して圧縮シグネチャを算出して良否判定を行なうため、付加ビット列を組み込む箇所を選択することにより、良否判定における不良箇所を限定することが可能である。 Further, an additional bit string is incorporated in the middle of the first check response bit string, and a compression signature is calculated for a partial bit string including the first bit of the first check response bit string to the last bit of the additional bit string to determine pass / fail. By selecting a place where the additional bit string is incorporated, it is possible to limit a defective place in the pass / fail judgment.
次に、本発明の第3の実施の形態を図3に基づいて説明する。
図3は第3の実施の形態における半導体集積回路の検査装置を示す構成図である。
図3において、本実施の形態における半導体集積回路の検査装置は、検査ビット列供給部300、検査対象回路310、付加ビット列組み込み部320、圧縮シグネチャ算出部330および良否判定部340からなる。
Next, a third embodiment of the present invention will be described with reference to FIG.
FIG. 3 is a block diagram showing a semiconductor integrated circuit inspection apparatus according to the third embodiment.
3, the semiconductor integrated circuit inspection apparatus according to the present embodiment includes a test bit
検査ビット列供給部300は、検査ビット列301として読み出しアドレス信号を発生し、検査対象回路310に供給する。
検査対象回路310は4ビット幅データ
「0100」、「1011」、「1001」、「0010」
を格納する、読み出し専用記憶装置として、例えば1つのROMモジュールであり、読み出しアドレス信号301に従い格納されたデータを出力する。ここで、読み出しアドレス信号301は、検査対象回路310の全アドレスを昇順に推移していくものとし、この順序に従って格納されたデータが読み出される。こうして読み出しデータ311は同順序に配列されて
「0100 1011 1001 0010」
という第1の検査応答ビット列312を構成する。
The inspection bit
The
As a read-only storage device, for example, a single ROM module outputs stored data in accordance with a read
The first test
320は付加ビット列組み込み部であり、第1の検査応答ビット列312の後に付加ビット列321
「d3 d2 d1 d0」
を組み込み、
「0100 1011 1001 0010 d3 d2 d1 d0」
という第2の検査応答ビット列322として出力する。
"D 3 d 2 d 1 d 0"
Embedded
"0100 1011 1001 0010 d 3 d 2 d 1 d 0 "
Is output as a second inspection
330は圧縮シグネチャ算出部であり、第2の検査応答ビット列322に対して圧縮シグネチャ331を算出し、出力する。本実施の形態では、圧縮シグネチャ331を算出するための回路構成として図12と同じものを使用する。
340は良否判定部であり、圧縮シグネチャ331の値が圧縮シグネチャの期待値341と一致する場合に検査対象回路310を良品と判定し、一致しない場合に不良品と判定し、良否判定結果342として出力する。
本構成によれば、図8の除算結果により圧縮シグネチャの期待値341として
「d3 /d2 /d1 d0」
が得られる。期待値の各ビット位置に付加ビット列321の各ビット値が独立して含まれているので、付加ビット列の値を適切に選択することにより、期待値341を任意の値に設定できることが分かる。一例として、付加ビット列321の各ビットを d3=1、d2=0、d1=0、d0=1 とすると、圧縮シグネチャの期待値341は
「1111」
となる。
According to this configuration, “d 3 / d 2 / d 1 d 0 ” is obtained as the expected
Is obtained. Since each bit value of the
It becomes.
検査対象回路310の変更に伴い第1の検査応答ビット列312に変更が発生しても、付加ビット列321を適当に選択することにより、圧縮シグネチャの期待値341が特定の値に留まるようにすることができることは第1の実施の形態で示した通りであり、同様の効果を奏する。
Even if a change occurs in the first inspection
次に、本発明の第4の実施の形態を図4,図11に基づいて説明する。
図4は第4の実施の形態における半導体集積回路の検査装置を示す構成図、図11は第4の実施の形態におけるMISRの動作を説明する図である。
Next, a fourth embodiment of the present invention will be described with reference to FIGS.
FIG. 4 is a block diagram showing a semiconductor integrated circuit inspection apparatus in the fourth embodiment, and FIG. 11 is a diagram for explaining the operation of the MISR in the fourth embodiment.
図4において、本実施の形態における半導体集積回路の検査装置は、検査ビット列供給部400、検査対象回路4101および4102、付加ビット列組み込み部420、圧縮シグネチャ算出部430および良否判定部440からなる。
4, the semiconductor integrated circuit inspection apparatus according to the present embodiment includes an inspection bit
検査ビット列供給部400は、検査ビット列401として読み出しアドレス信号およびモジュール選択信号を発生し、検査対象回路4101および4102に供給する。
検査対象回路4101および4102はともに、例えば4ビット幅データを4個格納するROMモジュールであり、それぞれ
4101:「0100」、「1011」、「1001」、「0010」
4102:「1001」、「0101」、「1100」、「0011」
を格納し、検査ビット列401中のモジュール選択信号および読み出しアドレス信号に従い格納されたデータを出力する。ここで、検査ビット列401は、検査対象回路4101、4102の順でROMモジュールを選択し、各ROMモジュールにおいて全アドレスを昇順に推移していくものとし、この順序に従って格納されたデータが読み出される。こうして各ROMモジュールからの読み出しデータ4111および4112は同順序に配列されて
「0100
1011
1001
0010
1001
0101
1100
0011」
という4ビット幅の第1の検査応答ビット列412を構成する。
The inspection bit
Both the
4102: “1001”, “0101”, “1100”, “0011”
And the stored data is output in accordance with the module selection signal and the read address signal in the
1011
1001
0010
1001
0101
1100
0011 ''
The first test
420は付加ビット列組み込み部であり、第1の検査応答ビット列412の検査対象回路4101、4102それぞれの直後に対応する付加ビット列4211および4212
「d13 d12 d11 d10」
「d23 d22 d21 d20」
を組み込み、
「0100
1011
1001
0010
d13d12d11d10
1001
0101
1100
0011
d23d22d21d20」
という第2の検査応答ビット列422として出力する。
"D 13 d 12 d 11 d 10"
"D 23 d 22 d 21 d 20"
Embedded
“0100
1011
1001
0010
d 13 d 12 d 11 d 10
1001
0101
1100
0011
d 23 d 22 d 21 d 20 "
Is output as a second inspection
430は圧縮シグネチャ算出部であり、第2の検査応答ビット列422に対して圧縮シグネチャ431を算出し、出力する。本実施の形態では、圧縮シグネチャを算出するための回路構成として、図12で使用したLFSRを元に多ビット入力に拡張した多入力シグネチャレジスタ(MISR:Multi−Input Signature Register)を採用する。
A compression
440は良否判定部であり、圧縮シグネチャ431の値が圧縮シグネチャの期待値4411および4412と一致する場合に検査対象回路410を良品と判定し、一致しない場合に不良品と判定し、良否判定結果442として出力する。
ここで、図11を用いて図4のMISRの動作を説明する。
図11は、各時刻におけるMISRのフリップフロップFF3〜FF0の入力および状態を示したものである。1行が1つの時刻に対応し、時刻とともに下の行へと推移していく。
Here, the operation of the MISR of FIG. 4 will be described with reference to FIG.
FIG. 11 shows the inputs and states of the flip-flops FF3 to FF0 of the MISR at each time. One line corresponds to one time, and moves to a lower line with the time.
まず、初期状態では、MISRの各フリップフロップは全て0である。次の時刻において、各フリップフロップの状態は次のように求められる。
FF3の状態:
前の時刻のFF3の入力「0」とFF2の状態「0」とのXOR → 「0」
FF2の状態:
前の時刻のFF2の入力「1」とFF1の状態「0」とのXOR → 「1」
FF1の状態:
前の時刻のFF1の入力「0」とFF0の状態「0」とFF3の状態「0」との
XOR → 「0」
FF0の状態:
前の時刻のFF0の入力「0」とFF3の状態「0」のXOR → 「0」
以上の操作を繰り返して、付加ビット列4211を入力した次の時刻の各フリップフロップの状態として
「/d13 /d12 d11 /d10」
が得られる。これが、付加ビット列4211までを含む第2の検査応答ビット列422に対する圧縮シグネチャの期待値4411となる。圧縮シグネチャの期待値4411の各ビット位置に付加ビット列4211の各ビット値が独立して含まれているので、付加ビット列の値を適切に選択することにより、圧縮シグネチャの期待値4411を任意の値に設定できることが分かる。一例として付加ビット列4111の各ビットを d13=0、d12=0、d11=1、d10=0 とすると、圧縮シグネチャの期待値4411は
「1111」
となる。
First, in the initial state, all flip-flops of the MISR are all zero. At the next time, the state of each flip-flop is determined as follows.
State of FF3:
XOR between the input “0” of FF3 at the previous time and the state “0” of FF2 → “0”
State of FF2:
XOR between input “1” of FF2 at the previous time and state “0” of FF1 → “1”
State of FF1:
XOR of input “0” of FF1 at the previous time, state “0” of FF0 and state “0” of FF3 → “0”
State of FF0:
XOR of FF0 input “0” and FF3 state “0” at previous time → “0”
The above operation is repeated, and the state of each flip-flop at the next time when the
Is obtained. This is the compression signature expected
It becomes.
次に、付加ビット列4211を上記の値に確定させて得られる第2の検査応答ビット列422に対して、さらに回路動作を進めると、付加ビット列4212までを含む第2の検査応答ビット列422に対する圧縮シグネチャの期待値4412として
「d23 d22 d21 /d20」
が得られる。先の場合と同様、圧縮シグネチャの期待値4412の各ビット位置に付加ビット列4212の各ビット値が独立して含まれているので、付加ビット列の値を適切に選択することにより、圧縮シグネチャの期待値4412を任意の値に設定できることが分かる。
Next, when the circuit operation further proceeds with respect to the second check
Is obtained. As in the previous case, since each bit value of the
先に設定した圧縮シグネチャの期待値4411(ここでは「1111」)と同じ値にするには、付加ビット列4111の各ビットをd23=1、d22=1、d21=1、d20=0 とすればよいことが分かる。 In order to make the same value as the expected value 4411 (here, “1111”) of the compression signature set previously, each bit of the additional bit string 4111 is set to d 23 = 1, d 22 = 1, d 21 = 1, d 20 = It can be seen that 0 is sufficient.
以上より、付加ビット列ごとに圧縮シグネチャの期待値4411および4412が特定の値に留まるようにできることが示された。良否判定部440は、圧縮シグネチャ算出部430が出力する圧縮シグネチャを常に同じ圧縮シグネチャの期待値と比較するだけでよいので、その回路構成が大幅に簡単化される。
From the above, it has been shown that the expected
以上のように、第1の検査応答ビット列の先頭ビットから各付加ビット列の最終ビットまでを含む各部分ビット列の値に応じて、それぞれ適切に選択された付加ビット列を組み込む付加ビット列組み込み部を備えることにより、各圧縮シグネチャの期待値を全て同一の任意の値に設定することができる。そのため、検査対象回路が変更された場合でも、変更後の第1の検査応答ビット列について、先頭ビットから各付加ビット列の最終ビットまでを含む各部分ビット列の値に応じて、対応する付加ビット列の値をそれぞれ適切に選択すれば、各圧縮シグネチャの期待値の全てを先に設定した値に据え置くことができる。したがって、検査対象回路の良否判定部における圧縮シグネチャの期待値との比較回路構成が大幅に簡単化される。また、良否判定部を半導体集積回路の外部に配置する場合、検査対象回路に変更があったとしても、外部の検査設備に格納される期待値の変更の必要は全くなくなる。 As described above, it is provided with an additional bit string incorporation unit that incorporates an appropriately selected additional bit string according to the value of each partial bit string including the first bit of the first check response bit string to the last bit of each additional bit string. Thus, the expected values of the respective compression signatures can all be set to the same arbitrary value. Therefore, even when the circuit to be inspected is changed, the value of the corresponding additional bit string is changed according to the value of each partial bit string including the first bit to the last bit of each additional bit string for the changed first inspection response bit string If each is appropriately selected, all of the expected values of each compression signature can be deferred to the previously set values. Therefore, the circuit configuration for comparison with the expected value of the compressed signature in the pass / fail judgment unit of the circuit to be inspected is greatly simplified. Further, when the pass / fail judgment unit is arranged outside the semiconductor integrated circuit, even if the circuit to be inspected is changed, there is no need to change the expected value stored in the external inspection facility.
なお、本実施の形態では、2つの読み出し専用記憶装置からの読み出しデータの検査の際に、各読み出し専用記憶装置からの読み出しデータの直後にそれぞれに対応する付加ビット列を組み込む場合について説明したが、元の検査応答ビット列の途中に2つ以上の付加ビット列を組み込む場合も、圧縮シグネチャの期待値が特定の値に留まるように付加ビット列の値を選択することが同様の構成により可能である。 In the present embodiment, the case where the corresponding additional bit strings are incorporated immediately after the read data from each read-only storage device when the read data from the two read-only storage devices is inspected has been described. Even when two or more additional bit strings are incorporated in the middle of the original inspection response bit string, it is possible to select the value of the additional bit string so that the expected value of the compression signature remains at a specific value.
さらに、第1の検査応答ビット列の途中に付加ビット列を組み込み、第1の検査応答ビット列の先頭ビットから付加ビット列の最終ビットまでを含む部分ビット列に対して圧縮シグネチャを算出して良否判定を行なうため、付加ビット列を組み込む箇所を選択することにより、良否判定における不良箇所を限定することが可能である。 Further, an additional bit string is incorporated in the middle of the first check response bit string, and a compression signature is calculated for a partial bit string including the first bit of the first check response bit string to the last bit of the additional bit string to determine pass / fail. By selecting a place where the additional bit string is incorporated, it is possible to limit a defective place in the pass / fail judgment.
次に、本発明の第5の実施の形態を図5に基づいて説明する。
図5は第5の実施の形態における半導体集積回路の検査装置を示す構成図であり、図3または図4における検査対象回路310、4101あるいは4102におけるデータ表現の構造、付加ビット組み込み部320、420内の付加ビット生成の構造について説明している。
Next, a fifth embodiment of the present invention will be described with reference to FIG.
FIG. 5 is a block diagram showing a semiconductor integrated circuit inspection apparatus according to the fifth embodiment. The data representation structure in the
図5における、本実施の形態における半導体集積回路の検査装置において、510は検査対象回路であり、読み出し専用記憶装置で構成されている。データを格納する領域においては、配線レイヤによるビット線515に対し、ワード線516が直交して配置され、両者の交差する場所にNチャネルMOSトランジスタ517が配置されている。
In the semiconductor integrated circuit inspection apparatus in this embodiment shown in FIG. 5, 510 is a circuit to be inspected, and is composed of a read-only storage device. In the data storage area, the
トランジスタ517のソース側は接地され、ドレイン側はビット線515と対向しており、ビア518を介してビット線515と接続する場合と、ビアがない場合がある。
ビット線515は、格納データの読み出しに先立って電源電位側の電位に設定され、読み出し動作によってワード線516が活性化されるとトランジスタ517がON状態になる。ビア518がある場合は、トランジスタ517を通じてビット線515の電荷が接地側へ流れるため、ビット線515の電位は低下する。ビアがない場合はビット線515の電位は保持される。以上により、格納データ「0」あるいは「1」が区別される。
The source side of the
The
520は付加ビット列組み込み部であり、特に付加ビット列521の生成の構成を示す。ここで、付加ビット列521として「0100」という値を持つものとする。
付加ビット列521の各ビット信号は、それぞれ配線パターン5231〜5234の電位を反映している。配線パターン5231〜5234は、それぞれ電源電位側に接続している配線パターン5241〜5244と対向しており、同時に、接地電位側に接続している配線パターン5251〜5254と対向している。
Each bit signal of the
各配線パターン間は、検査対象回路510のビア518と同じレイヤであるビア5261〜5264を介して、それぞれ配線パターン5231と5251、5232と5242、5233と5253、5234と5254が接続され、「0100」という付加ビット列521の値を生成する。
The
本構成により、第3および第4の実施の形態で得られる効果に加えて、読み出し専用記憶装置が特定のマスクレイヤを用いて格納データを表現する構成であり、付加ビット列組み込み部における付加ビット列が同じマスクレイヤを用いて実現されたものであるため、検査対象回路510の変更に応じて付加ビット列521を変更する際に必要となるマスク変更コストが最低限で抑えられるという経済的効果も得られる。
With this configuration, in addition to the effects obtained in the third and fourth embodiments, the read-only storage device uses a specific mask layer to represent the stored data, and the additional bit sequence in the additional bit sequence embedding unit is Since this is realized by using the same mask layer, an economic effect is obtained in that the mask change cost required when changing the
次に、第6の実施の形態を図6に基づいて説明する。
図6は第6の実施の形態における半導体集積回路の検査装置を示す構成図である。
図6において、本実施の形態における半導体集積回路の検査装置は、検査ビット列供給部600、検査対象回路610、付加ビット列組み込み部620、圧縮シグネチャ算出部630および良否判定部640からなる。
Next, a sixth embodiment will be described with reference to FIG.
FIG. 6 is a block diagram showing a semiconductor integrated circuit inspection apparatus according to the sixth embodiment.
6, the semiconductor integrated circuit inspection apparatus according to the present embodiment includes a test bit
検査ビット列供給部600は、検査ビット列601として読み出しアドレス信号を発生し、検査対象回路610に供給する。
検査対象回路610は4ビット幅データ
「0100」、「1011」、「1001」、「0010」
を格納する、読み出し専用記憶装置として、例えば1つのROMモジュールであり、読み出しアドレス信号である検査ビット列601に従い格納されたデータを出力する。ここで、読み出しアドレス信号は、検査対象回路610の全アドレスを昇順に推移していくものとし、この順序に従って格納されたデータが読み出される。こうして読み出しデータ611は同順序に配列されて
「0100 1011 1001 0010」
という第1の検査応答ビット列612を構成する。
The inspection bit
The
As a read-only storage device, for example, one ROM module outputs data stored in accordance with a
The first inspection
620は付加ビット列組み込み部であり、第1の検査応答ビット列612の直後に付加ビット列621
「d3 d2 d1 d0」
を組み込み、
「0100 1011 1001 0010 d3 d2 d1 d0」
という第2の検査応答ビット列622として出力する。
"D 3 d 2 d 1 d 0"
Embedded
"0100 1011 1001 0010 d 3 d 2 d 1 d 0 "
Is output as a second test
ここで、付加ビット列621は、検査対象回路610の第5の格納データとして実現されており、第1〜第4の格納データの読み出し動作に続いて第5の格納データである付加ビット列を読み出すことにより、第2の検査応答ビット列622が生成される。
Here, the
630は圧縮シグネチャ算出部であり、第2の検査応答ビット列622に対して圧縮シグネチャ631を算出し、出力する。本実施の形態では、圧縮シグネチャ631を算出するための回路構成として図12と同じものを使用する。
A compression
640は良否判定部であり、圧縮シグネチャ631の値が圧縮シグネチャの期待値641と一致する場合に検査対象回路610を良品と判定し、一致しない場合に不良品と判定し、良否判定結果642として出力する。
本構成による半導体集積回路装置における圧縮シグネチャ631の算出および良否判定の動作は、第3の実施の形態と全く同じであるので詳細は省略する。第3の実施の形態で得られる効果に加えて、付加ビット組み込み部620の構成要素が検査対象回路610に吸収合併されるため、回路面積が削減されるという効果も得られる。
Since the calculation of the
次に、本発明の第7の実施の形態を図7に基づいて説明する。
図7は第7の実施の形態における半導体集積回路の検査装置を示す構成図である。
図7において、本実施の形態における半導体集積回路の検査装置は、検査ビット列供給部700、検査対象回路710、付加ビット列組み込み部720、圧縮シグネチャ算出部730および良否判定部740からなる。
Next, a seventh embodiment of the present invention will be described with reference to FIG.
FIG. 7 is a block diagram showing a semiconductor integrated circuit inspection apparatus according to the seventh embodiment.
7, the semiconductor integrated circuit inspection apparatus according to the present embodiment includes a test bit
検査ビット列供給部700は、検査ビット列701として読み出しアドレス信号を発生し、検査対象回路710に供給する。
検査対象回路710は4ビット幅データ
「0100」、「1011」、「1001」、「0010」
を格納する1つのROMモジュールであり、読み出しアドレス信号である検査ビット列701に従い格納されたデータを出力する。ここで、読み出しアドレス信号は、検査対象回路710の全アドレスを昇順に推移していくものとし、この順序に従って格納されたデータが読み出される。こうして読み出しデータ711は同順序に配列されて
「0100 1011 1001 0010」
という第1の検査応答ビット列712を構成する。
The inspection bit
The
And outputs data stored in accordance with a
The first inspection
720は付加ビット列組み込み部であり、第1の検査応答ビット列712の後に付加ビット列721
「d3 d2 d1 d0」
を組み込み、
「0100 1011 1001 0010 d3 d2 d1 d0」
という第2の検査応答ビット列722として出力する。
"D 3 d 2 d 1 d 0"
Embedded
"0100 1011 1001 0010 d 3 d 2 d 1 d 0 "
Is output as a second inspection
ここで、付加ビット列721は、検査対象回路710内の格納データ以外の場所に別途格納されたデータとして実現されており、通常の格納データの読み出し動作モードとは別の動作モードで読み出すことが出来る。第2の検査応答ビット列722を生成するに際し、まず第1〜第4の格納データの読み出し動作を行い、続いて、動作モードを切り替えて付加ビット列の読み出し動作を行なう。
Here, the
730は圧縮シグネチャ算出部であり、第2の検査応答ビット列722に対して圧縮シグネチャ731を算出し、出力する。本実施の形態では、圧縮シグネチャ731を算出するための回路構成として図12と同じものを使用する。
A compression
740は良否判定部であり、圧縮シグネチャ731の値が圧縮シグネチャの期待値741と一致する場合に検査対象回路710を良品と判定し、一致しない場合に不良品と判定し、良否判定結果742として出力する。
本構成による半導体集積回路装置における圧縮シグネチャの算出および良否判定の動作は、第3の実施の形態と全く同じであるので詳細は省略する。第3の実施の形態で得られる効果に加えて、付加ビット組み込み部720の構成要素が検査対象回路610に吸収合併されるため、回路面積が削減されるという効果も得られる。さらに、検査対象回路がデータ格納領域を全て使い切っており、付加ビット列のためのデータ格納領域が残されていない場合にも有効である。
The operation of compression signature calculation and pass / fail judgment in the semiconductor integrated circuit device according to the present configuration is exactly the same as that of the third embodiment, and the details are omitted. In addition to the effects obtained in the third embodiment, the components of the additional
以上の説明では、検査対象回路として読み取り専用記憶装置を例に説明したが、その他一般的なロジック回路を検査対象回路としても、同様の構成で検査を行なうことにより、同様の効果を奏することができる。 In the above description, the read-only storage device has been described as an example of the circuit to be inspected. However, even when other general logic circuits are used as the circuit to be inspected, the same effect can be obtained by performing the inspection with the same configuration. it can.
本発明は、比較器を大幅に簡単化して半導体集積回路の面積の増加を最小限に抑え、かつ、検査対象回路の変更に伴う半導体集積回路外部の検査設備における変更作業が不要となり、BIST技術を用いた半導体集積回路の検査方法および半導体集積回路の検査回路等に有用である。 The present invention greatly simplifies the comparator to minimize the increase in the area of the semiconductor integrated circuit, and eliminates the need to change the inspection equipment outside the semiconductor integrated circuit in accordance with the change of the circuit to be inspected. It is useful for a semiconductor integrated circuit inspection method using semiconductor and a semiconductor integrated circuit inspection circuit.
121、2211、2212 付加ビット列
122、222 第2の検査応答ビット列
131、2311、2312 圧縮シグネチャ
141、2411、2412 圧縮シグネチャの期待値
300、400、600、700、1200 検査ビット列供給部
301、401、601、701、1201 検査ビット列
310、4101、4102、510、610、710、1210 検査対象回路
311、4111、4112、611、711、1211 読み出しデータ
312、412、612、712 第1の検査応答ビット列
1212 検査応答ビット列
320、420、520、620、720 付加ビット列組み込み部
321、4211、4212、521、621、721 付加ビット列
322、422、622、722 第2の検査応答ビット列
330、430、630、730、1230 圧縮シグネチャ算出部
331、431、631、731、1231 圧縮シグネチャ
340、440、640、740、1240 良否判定部
341、4411、4412、641、741、1241 圧縮シグネチャの期待値
342、442、642、742、1242 良否判定結果
FF0、FF1、FF2、FF3 フリップフロップ
XOR0、XOR1、XOR2、XOR3 排他的論理和(eXclusive OR)回路
515 ビット線
516 ワード線
517 トランジスタ
518 ビア
5231、5232、5233、5234 配線パターン
5241、5242、5243、5244 配線パターン
5251、5252、5253、5254 配線パターン
5261、5262、5263、5264 ビア
121, 2121, 2122 Additional bit string 122, 222 Second test response bit string 131, 231, 2312 212 Compressed signature 141, 2411, 2412 Expected value of compressed signature 300, 400, 600, 700, 1200 Test bit string supply unit 301, 401, 601, 701, 1201 Inspection bit string 310, 4101, 4102, 510, 610, 710, 1210 Inspection target circuit 311, 4111, 4112, 611, 711, 1211 Read data 312, 412, 612, 712 First inspection response bit string 1212 Inspection response bit string 320, 420, 520, 620, 720 Additional bit string incorporation unit 321, 4211, 4212, 521, 621, 721 Additional bit string 322, 422, 622, 722 Second inspection response Answer bit string 330, 430, 630, 730, 1230 Compression signature calculation unit 331, 431, 631, 731, 1231 Compression signature 340, 440, 640, 740, 1240 Pass / fail judgment unit 341, 4411, 4412, 641, 741, 1241 Compression Expected value of signature 342, 442, 642, 742, 1242 Pass / fail judgment results FF0, FF1, FF2, FF3 Flip-flop XOR0, XOR1, XOR2, XOR3 Exclusive OR (eXclusive OR) circuit 515 Bit line 516 Word line 517 Transistor 518 Vias 5231, 5232, 5233, 5234 Wiring patterns 5241, 5242, 5243, 5244 Wiring patterns 5251, 5252, 5253, 5254 Wiring patterns 5261, 5262, 5263, 5264 Via
Claims (11)
前記検査対象回路に対して所定の検査ビット列を供給して第1の検査応答ビット列を出力する工程と、
前記第1の検査応答ビット列の直後に付加ビット列を組み込んで第2の検査応答ビット列を生成する工程と、
前記第2の検査応答ビット列から圧縮シグネチャを算出する工程と、
前記圧縮シグネチャの値と圧縮シグネチャの期待値との一致を確認することにより前記検査対象回路の良品/不良品の判定を行なう工程と
を有し、前記検査対象回路が良品の場合に、前記圧縮シグネチャの期待値が常に特定の値に留まるように、前記付加ビット列を前記第1の検査応答ビット列の値に応じて選定することを特徴とする半導体集積回路の検査方法。 A method for inspecting a semiconductor integrated circuit in which inspection of a circuit to be inspected on a semiconductor integrated circuit is performed by self-inspection using an inspection apparatus,
Supplying a predetermined inspection bit string to the circuit to be inspected and outputting a first inspection response bit string;
Incorporating an additional bit string immediately after the first test response bit string to generate a second test response bit string;
Calculating a compressed signature from the second test response bit string;
Determining whether the circuit to be inspected is non-defective / defective by confirming a match between the value of the compression signature and the expected value of the compression signature, and when the circuit to be inspected is non-defective, the compression A test method for a semiconductor integrated circuit, wherein the additional bit string is selected according to a value of the first test response bit string so that an expected value of a signature always remains a specific value.
複数の前記検査対象回路に対して所定の検査ビット列を供給して得られる出力値を直列に接続して第1の検査応答ビット列を出力する工程と、
前記第1の検査応答ビット列の直後を含む複数の直列接続箇所に対応する付加ビット列を組み込んで第2の検査応答ビット列を生成する工程と、
前記第2の検査応答ビット列を最終ビットが組み込んだ付加ビット列となるような単位に分割してそれぞれの単位毎に圧縮シグネチャを算出する工程と、
前記それぞれの圧縮シグネチャの値と対応する圧縮シグネチャの期待値との一致を確認することにより前記各検査対象回路の良品/不良品の判定を行なう工程と
を有し、前記各検査対象回路が良品の場合に、前記それぞれの圧縮シグネチャの期待値が常に特定の値に留まるように、前記各付加ビット列を前記第1の検査応答ビット列の値に応じて選定することを特徴とする半導体集積回路の検査方法。 A method for inspecting a semiconductor integrated circuit in which inspection of a circuit to be inspected on a semiconductor integrated circuit is performed by self-inspection using an inspection apparatus,
Connecting a series of output values obtained by supplying a predetermined inspection bit string to the plurality of inspection target circuits and outputting a first inspection response bit string;
Incorporating the additional bit string corresponding to a plurality of serial connection locations including immediately after the first test response bit string to generate a second test response bit string;
Dividing the second test response bit string into units such that the final bit is an additional bit string and calculating a compression signature for each unit;
Determining whether each circuit to be inspected is non-defective / defective by confirming a match between the value of each compressed signature and the expected value of the corresponding compressed signature, and each circuit to be inspected is non-defective In the case of the semiconductor integrated circuit, the additional bit string is selected according to the value of the first test response bit string so that the expected value of each compression signature always remains a specific value. Inspection method.
検査ビット列を生成して前記検査対象回路に出力する検査ビット列供給部と、
前記検査ビット列を入力して前記検査対象回路が生成する第1の検査応答ビット列の直後に付加ビット列を組み込んで得られる第2の検査応答ビット列を出力する付加ビット列組み込み部と、
前記第2の検査応答ビット列から圧縮シグネチャを算出して出力する圧縮シグネチャ算出部と、
前記圧縮シグネチャの値と圧縮シグネチャの期待値との一致を確認することにより前記検査対象回路の良品/不良品の判定を行なう良否判定部と
を有し、前記検査対象回路が良品の場合に、前記圧縮シグネチャの期待値が常に特定の値に留まるように、前記付加ビット列を前記第1の検査応答ビット列の値に応じて選定することを特徴とする半導体集積回路の検査装置。 A semiconductor integrated circuit inspection apparatus that performs inspection of a circuit to be inspected on a semiconductor integrated circuit using an inspection apparatus and performs self-inspection.
An inspection bit string supply unit that generates an inspection bit string and outputs the inspection bit string to the circuit to be inspected;
An additional bit string incorporation unit that inputs the inspection bit string and outputs a second inspection response bit string obtained by incorporating the additional bit string immediately after the first inspection response bit string generated by the circuit to be inspected;
A compression signature calculation unit that calculates and outputs a compression signature from the second test response bit string;
A non-defective / non-defective determination unit for determining whether the circuit to be inspected is good or not by confirming a match between the value of the compression signature and the expected value of the compression signature, and when the circuit to be inspected is non-defective, An inspection apparatus for a semiconductor integrated circuit, wherein the additional bit string is selected according to a value of the first inspection response bit string so that an expected value of the compression signature always remains a specific value.
検査ビット列を生成して複数の前記検査対象回路に出力する検査ビット列供給部と、
前記検査ビット列を入力して出力する前記各検査対象回路の出力値を直列に接続して生成する第1の検査応答ビット列の直後を含む複数の直列接続箇所に対応する付加ビット列を組み込んで得られる第2の検査応答ビット列を出力する付加ビット列組み込み部と、
最終ビットが前記付加ビット列となるような単位に分割された前記第2の検査応答ビット列に対してそれぞれの単位毎に圧縮シグネチャを算出して出力する圧縮シグネチャ算出部と、
前記それぞれの圧縮シグネチャの値と対応する圧縮シグネチャの期待値との一致を確認することにより前記検査対象回路の良品/不良品の判定を行なう良否判定部と
を有し、前記各検査対象回路が良品の場合に、前記それぞれの圧縮シグネチャの期待値が常に特定の値に留まるように、前記付加ビット列を前記第1の検査応答ビット列の値に応じて選定することを特徴とする半導体集積回路の検査装置。 A semiconductor integrated circuit inspection apparatus that performs inspection of a circuit to be inspected on a semiconductor integrated circuit using an inspection apparatus and performs self-inspection.
A test bit string supply unit that generates a test bit string and outputs the test bit string to the plurality of circuits to be tested;
It is obtained by incorporating additional bit strings corresponding to a plurality of serially connected locations including immediately after the first test response bit string generated by connecting the output values of each circuit to be inspected that are input and output the test bit string in series. An additional bit string incorporation section for outputting a second test response bit string;
A compression signature calculation unit that calculates and outputs a compression signature for each unit with respect to the second test response bit string divided into units such that a final bit becomes the additional bit string;
A pass / fail judgment unit for judging whether the circuit to be inspected is non-defective / defective by confirming a match between the value of each of the compressed signatures and an expected value of the corresponding compressed signature. In the case of a non-defective product, the additional bit string is selected according to the value of the first inspection response bit string so that the expected value of each compression signature always remains a specific value. Inspection device.
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